KR101109028B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 239
- 238000000034 method Methods 0.000 title claims description 161
- 238000005530 etching Methods 0.000 claims abstract description 251
- 239000003990 capacitor Substances 0.000 claims abstract description 138
- 239000012535 impurity Substances 0.000 claims abstract description 97
- 238000011049 filling Methods 0.000 claims abstract description 64
- 239000000758 substrate Substances 0.000 claims description 145
- 239000004020 conductor Substances 0.000 claims description 69
- 230000004888 barrier function Effects 0.000 claims description 58
- 239000001257 hydrogen Substances 0.000 claims description 58
- 229910052739 hydrogen Inorganic materials 0.000 claims description 58
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 57
- 239000000463 material Substances 0.000 claims description 20
- 238000005498 polishing Methods 0.000 claims description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 abstract description 128
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 59
- 230000015572 biosynthetic process Effects 0.000 abstract description 31
- 230000007774 longterm Effects 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 71
- 238000004519 manufacturing process Methods 0.000 description 61
- 229920002120 photoresistant polymer Polymers 0.000 description 61
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 39
- 238000010586 diagram Methods 0.000 description 33
- 238000000206 photolithography Methods 0.000 description 30
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 27
- 229910052721 tungsten Inorganic materials 0.000 description 27
- 239000010937 tungsten Substances 0.000 description 27
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 26
- 238000005229 chemical vapour deposition Methods 0.000 description 26
- 229910052782 aluminium Inorganic materials 0.000 description 24
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 24
- 239000010936 titanium Substances 0.000 description 23
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 20
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 19
- 238000002955 isolation Methods 0.000 description 16
- 238000005240 physical vapour deposition Methods 0.000 description 16
- 230000006866 deterioration Effects 0.000 description 15
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 15
- 238000000137 annealing Methods 0.000 description 14
- 238000002161 passivation Methods 0.000 description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 12
- 239000001301 oxygen Substances 0.000 description 12
- 229910052760 oxygen Inorganic materials 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 11
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 10
- 239000012298 atmosphere Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 229910052757 nitrogen Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910000838 Al alloy Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000011084 recovery Methods 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 230000018044 dehydration Effects 0.000 description 4
- 238000006297 dehydration reaction Methods 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000010948 rhodium Substances 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910004541 SiN Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 2
- 239000000395 magnesium oxide Substances 0.000 description 2
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910052762 osmium Inorganic materials 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 229910052703 rhodium Inorganic materials 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- 229910016909 AlxOy Inorganic materials 0.000 description 1
- 229910018182 Al—Cu Inorganic materials 0.000 description 1
- -1 Pt (platinum) Chemical class 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 229910052702 rhenium Inorganic materials 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000000779 smoke Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은, 강유전체 커패시터를 가지고, 플러그 형성시에 위치 어긋남이 발생해도 수분이나 불순물이 모이는 오목부가 발생하는 일이 없고, 미세화해도 장기간에 걸친 신뢰성을 확보할 수 있는 반도체 장치 및 그 제조 장법을 제공하는 것을 과제로 한다.
이러한 과제를 해결하기 위한 수단으로서, 제 1 층간 절연막(121)을 형성한 후, 그 위에 SiON으로 이루어지는 에칭 스토퍼막(122)을 형성한다. 이어서, 에칭 스토퍼막의 상면으로부터 고농도 불순물 영역(118)에 도달하는 콘택트홀을 형성하고, 그 콘택트홀 내에 W를 충전해서 플러그(124)를 형성한다. 그 후, 강유전체 커패시터(131) 및 제 2 층간 절연막(132) 등을 형성한 후, 층간 절연막(132)의 상면으로부터 플러그(124)에 도달하는 콘택트홀을 형성하고, 그 콘택트홀 내에 W를 충전해서 플러그(134)를 형성한다. 이에 따라, 위치 어긋남이 발생해서도, 층간 절연막(121)이 에칭되는 것이 회피된다.
강유전체 커패시터, 플러그, 절연막, 스토퍼막
Description
본 발명은 한 쌍의 전극 간에 강유전체막을 끼워서 구성된 강유전체 커패시터를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 강유전체의 히스테리시스 특성을 이용해서 정보를 기억하는 강유전체 커패시터를 구비한 메모리(Ferroelectric Random Access Memory:이하, 「FeRAM」이라 함)의 개발이 진척되고 있다. FeRAM은 전원을 꺼도 정보가 소실되지 않는 불휘발성 메모리이고, 고집적도, 고속구동, 고내구성 및 저소비전력을 실현할 수 있다는 뛰어난 특성을 가지고 있다.
강유전체 커패시터의 강유전체막 재료로서는, 잔류 분극 양이 큰 PZT(Pb(Zr, Ti)O3)나 SBT(SrBi2Ta2O9) 등의 페로브스카이트(perovskite) 결정 구조를 가지는 강유전체 산화물이 주로 이용되고 있다. 이들 강유전체 산화물의 잔류 분극 양은 10~30μC/㎠정도이다.
도 1은 종래의 강유전체 커패시터를 가지는 반도체 장치의 일례를 나타내는 모식도이다. 반도체 기판(10)은 소자 분리막(11)에 의해 복수의 소자 영역으로 분 리되어 있고, 각 소자 영역에는 전자회로를 구성하는 트랜지스터(T) 및 기타의 소자가 형성되어 있다.
트랜지스터(T)는, 반도체 기판(10)에 불순물을 선택적으로 주입해서 형성된 한 쌍의 고농도 불순물 영역(소스/드레인)(18)과, 그들 한 쌍의 고농도 불순물 영역(18) 사이의 영역 위에 형성된 게이트 절연막(도시 생략)과, 게이트 절연막의 위에 형성된 게이트 전극(14)에 의해 구성되어 있다. 반도체 기판(10)의 위에는 스토퍼층(20)이 형성되어 있고, 트랜지스터(T) 및 소자 분리막(11)은 이 스토퍼층(20)으로 덮여 있다. 또한, 스토퍼층(20) 위에는 제 1 층간 절연막(21)이 형성되어 있다. 이 층간 절연막(21) 내에는, 층간 절연막(21)의 상면으로부터 트랜지스터(T)의 한쪽의 고농도 불순물 영역(18)에 도달하는 W(텅스텐) 플러그(22)가 형성되어 있다.
층간 절연막(21)의 위에는, 하부 전극(26a), 강유전체막(27) 및 상부 전극(28a)을 아래로부터 이 순서로 적층한 구조의 강유전체 커패시터(30)가 형성되어 있다. 이 강유전체 커패시터(30)는 제 1 층간 절연막(21) 위에 형성된 제 2 층간 절연막(31)으로 덮여 있다.
제 2 층간 절연막(31)의 위에는 제 1 배선층의 배선(37)이 형성되어 있다. 이들 배선(37) 중 하나는 층간 절연막(31)의 상면으로부터 강유전체 커패시터(30)의 상부 전극(28a)에 연결하는 W 플러그(33a)를 통해 상부 전극(28a)에 전기적으로 접속되고, 다른 하나는 층간 절연막(31)의 상면으로부터 강유전체 커패시터(30)의 하부 전극(26a)에 연결하는 W 플러그(33b)를 통해 하부 전극(26a)에 전기적으로 접 속되고, 또 다른 하나는 층간 절연막(31)을 상하 방향으로 관통하는 W 플러그(33c)를 통해 W 플러그(22)에 전기적으로 접속되어 있다.
제 1 배선층의 배선(37) 및 제 2 층간 절연막(31)의 위에는 제 3 층간 절연막(40)이 형성되어 있다. 이 제 3 층간 절연막(40)의 위에는 제 2 배선층의 배선(42)이 형성되어 있고, 이들 배선(42) 중 소정의 배선은 층간 절연막(40)을 상하 방향으로 관통하는 W 플러그(41)를 통해 제 1 배선층의 배선(37)과 전기적으로 접속되어 있다.
제 2 배선층의 배선(42) 및 제 3 층간 절연막(40)의 위에는 제 4 층간 절연막(46)이 형성되어 있다. 이 제 4 층간 절연막(46)의 위에는 제 3 배선층의 배선(48) 및 단자(49)가 형성되어 있다. 제 3 배선층의 배선(48) 중 소정의 배선은 층간 절연막(46)을 상하 방향으로 관통하는 W 플러그(47)를 통해 제 2 배선층의 배선(42)에 전기적으로 접속되어 있다.
제 3 배선층의 배선(48) 및 제 4 층간 절연막(46) 위에는 제 1 패시베이션막(51), 제 2 패시베이션막(52) 및 보호막(53)이 아래로부터 이 순서로 적층되어 있다. 그리고, 단자(49) 위의 제 1 패시베이션막(51), 제 2 패시베이션막(52) 및 보호막(53)은 선택적으로 제거되어, 단자(49)의 표면이 노출되어 있다.
이 도 1에 나타낸 바와 같이, 종래는 트랜지스터(T)의 고농도 불순물 영역(18)과 제 1 배선층의 배선(37) 사이가 상하 방향으로 늘어선 2개의 W 플러그(22, 33c)에 의해 접속되어 있다. 이것은, 제 1 배선층의 배선(37)과 고농도 불순물 영역(18) 사이에 2개의 층간 절연막(21, 31)이 개재되어, 제 1 배선층의 배 선(37)과 고농도 불순물 영역(18)의 간격이 길어지므로, 층간 절연막(31)의 상면으로부터 고농도 불순물 영역(18)에 도달하는 콘택트홀을 형성하려 하면 에칭 시간이 길어져서, 강유전체 커패시터(30)에 큰 대미지를 주게 되기 때문이다. 즉, 에칭 시간이 길어짐으로써, 강유전체 커패시터(30)가 플라스마 대미지를 받아 특성이 열화한다. 또한, 상부 전극(28a) 및 하부 전극(26a)에 도달하는 콘택트홀과 고농도 불순물 영역(18)에 도달하는 콘택트홀을 동시에 형성하려 하면, 고농도 불순물 영역(18)에 도달하는 콘택트홀을 완성하기 전에 상부 전극(28a) 및 하부 전극(26a)이 에칭되게 된다. 고농도 불순물 영역(18)에 도달하는 콘택트홀을 단독으로 형성하는 것도 생각할 수 있지만, 고(高)애스팩트(aspect)(콘택트홀의 직경에 대해 에칭 깊이가 깊음)로 되므로, 에칭량이 안정하지 않다(컨트롤 에칭이 곤란함)는 문제가 있다.
도 1에 나타낸 바와 같이, 제 1 배선층의 배선(37)과 고농도 불순물 영역(18) 사이를 개별적으로 형성되는 2개의 W 플러그(22, 33c)로 접속함으로써, 층간 절연막의 에칭시에 강유전체 커패시터(30)에 주는 대미지를 억제할 수 있고, 양호한 강유전체 특성을 얻을 수 있다.
이 경우, 도 1에 나타낸 바와 같이, 하측의 W 플러그(22)의 크기(직경)를 상측의 W 플러그(33c)의 크기(직경)보다도 약간 크게 하고 있다. 이것은, 층간 절연막(31)의 상면으로부터 W 플러그(22)에 도달하는 콘택트홀을 포토리소그래피법에 의해 형성할 때에, 약간의 위치 어긋남이 발생해도, 콘택트홀을 W 플러그(22)의 바로 위에 확실하게 형성하기 위함이다. 이에 따라, 층간 절연막(31)에 콘택트홀을 형성할 때에, 층간 절연막(21)을 에칭하게 되는 것을 방지할 수 있다.
또한, 본 발명에 관계되는 것으로 생각되는 종래 기술로서는, 특허문헌 1 내지 4에 기재된 것이 있다. 특허문헌 1에는 폴리실리콘에 의해 형성된 플러그(폴리실리콘 플러그)의 상부에, 폴리실리콘보다도 큰 형상의 실리사이드 패드를 형성하고, 그 실리사이드 패드를 통해 상층의 플러그와 폴리실리콘 플러그를 전기적으로 접속한 반도체 장치가 기재되어 있다.
특허문헌 2에는, 플러그를 형성한 후, 기판의 상측 전체면에 제 1 도전막 및 제 2 도전막을 순차적으로 형성하고, 제 2 도전막을 소정의 형상으로 패터닝한 후, 그 제 2 도전막을 마스크로 해서 제 1 도전막을 등방성 에칭하고, 소정의 플러그의 위에 제 1 도전막으로 이루어지는 접속 패드를 형성하는 반도체 장치의 제조 방법이 기재되어 있다. 플러그와 제 2 도전막(배선)은 접속 패드를 통해 전기적으로 접속된다.
특허문헌 3에는, 스택형 커패시터를 가지는 반도체 장치에서, 기판 표면의 불순물 영역과 알루미늄 배선 사이의 콘택트홀을 다결정 실리콘으로 매립한 구조가 기재되어 있다. 특허문헌 4에는, 등방성 에칭과 이방성 에칭을 조합시켜, 상부의 직경이 큰 콘택트 플러그를 형성하는 방법이 기재되어 있다.
상술한 바와 같이, 종래는, 포토리소그래피 공정에서 발생하는 위치 어긋남을 고려해서, 플러그(22)의 크기(직경)를, 그 위에 형성되는 콘택트홀의 크기(직경)보다도 약간 크게 하고 있었다. 그러나, 반도체 장치의 가일층 미세화(고집적화)에 따라, 도 2의 (a)에 나타낸 바와 같이, 콘택트홀(31a)의 위치가 플러그(22) 의 위치로부터 어긋나게 되는 경우가 발생하게 되었다.
이렇게 콘택트홀(31a)의 위치가 플러그(22)의 위치로부터 어긋나게 되면, 콘택트홀(31a) 형성시에 층간 절연막(21) 중 플러그(22)의 상부 근방의 부분이 에칭되어, 오목부(21a)가 발생한다. 통상, 콘택트홀(31a)의 형성이 완료되면, 전체면에 배리어 메탈(글루(glue) 레이어)을 형성해서 콘택트홀(31a)의 벽면을 배리어 메탈로 덮지만, 도 2의 (b)에 나타낸 바와 같이 오목부(21a)가 발생한 개소에서는 배리어 메탈(33g)이 오목부(21a)의 안쪽까지 충전되지 않아, 오목부(21a)가 매립되지 않고 남겨진다.
이 오목부(21a)에 수분이나 불순물이 모이면, 그 후의 열처리 공정에서 수분이나 불순물이 층간 절연막(21, 31) 중에 확산해서 강유전체막(27)에 도달하여, 강유전체 커패시터(30)의 특성을 크게 열화시키는 원인이 된다. 또한, 제조 직후에 불량이 없더라도, 반도체 장치의 장기간에 걸친 사용에 의해 수분이나 불순물이 층간 절연막(21, 31) 중에 확산해서, 강유전체 커패시터(30)나 트랜지스터(T)의 특성을 열화시키는 경우도 있다.
오목부(21a)의 발생을 방지하기 위해 플러그(22)의 사이즈를 더 크게 하는 것도 고려할 수 있지만, 그렇게 하면 반도체 장치의 미세화가 저해된다는 문제가 발생한다.
특허문헌 1:일본국 특허 공개 제2001-210711호 공보
특허문헌 2:일본국 특허 공개 평10-289950호 공보
특허문헌 3:일본국 특허 공개 평05-243517호 공보
특허문헌 4:일본국 특허 공개 평08-236476호 공보
본 발명의 목적은 플러그 형성시에 위치 어긋남이 발생해도 수분이나 불순물이 모이는 오목부가 발생하는 일이 없고, 미세화해도 장기간에 걸친 신뢰성을 확보할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 관점에 의하면, 반도체 기판과, 상기 반도체 기판에 형성된 트랜지스터와, 상기 반도체 기판 위에 형성되고 상기 트랜지스터를 덮는 제 1 절연막과, 상기 제 1 절연막의 위에 형성된 에칭 스토퍼막과, 상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터를 구성하는 불순물 영역에 도달하는 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 1 플러그와, 상기 에칭 스토퍼막의 위에 형성된 강유전체 커패시터와, 상기 에칭 스토퍼막의 위에 형성되고 상기 강유전체 커패시터의 위를 덮는 제 2 절연막과, 상기 제 2 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 2 플러그를 가지는 반도체 장치가 제공된다.
본 발명의 다른 관점에 의하면, 반도체 기판에 트랜지스터를 형성하는 공정과, 상기 반도체 기판의 위에 상기 트랜지스터를 피복하는 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막의 위에 에칭 스토퍼막을 형성하는 공정과, 상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터를 구성하는 불순물 영역에 도달하는 제 1 콘택트홀을 형성하는 공정과, 상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 제 1 플러그를 형성하는 공정과, 상기 에칭 스토퍼막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과, 상기 에칭 스토퍼막의 위에 상기 강유전체 커패시터를 피복하는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과, 상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판과, 상기 반도체 기판에 형성된 트랜지스터와, 상기 반도체 기판의 위에 형성되고 상기 트랜지스터를 덮는 제 1 절연막과, 상기 제 1 절연막의 위에 형성된 에칭 스토퍼막과, 상기 에칭 스토퍼막의 위에 형성된 제 2 절연막과, 상기 제 2 절연막의 상면으로부터 상기 트랜지스터를 구성하는 불순물 영역에 도달하는 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 1 플러그와, 상기 제 2 절연막의 위에 형성된 강유전체 커패시터와, 상기 제 2 절연막의 위에 형성되고 상기 강유전체 커패시터를 덮는 제 3 절연막과, 상기 제 3 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 2 플러그를 가지는 반도체 장치가 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판에 트랜지스터를 형성하는 공정과, 상기 반도체 기판의 위에 상기 트랜지스터를 덮는 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막의 위에 에칭 스토퍼막을 형성하는 공정과, 상기 에칭 스토퍼막의 위에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막의 상면으로부터 상기 트랜지스터를 구성하는 불순물 영역에 도달하는 제 1 콘택트홀을 형성하는 공정과, 상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 제 1 플러그를 형성하는 공정과, 상기 제 2 절연막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과, 상기 제 2 절연막의 위에 상기 강유전체 커패시터를 덮는 제 3 절연막을 형성하는 공정과, 상기 제 3 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과, 상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판과, 상기 반도체 기판에 형성된 트랜지스터와, 상기 반도체 기판의 위에 형성되고 상기 트랜지스터를 덮는 제 1 절연막과, 상기 제 1 절연막의 위에 형성된 에칭 스토퍼막과, 상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀과, 상기 에칭 스토퍼막의 위에 형성되고, 상기 제 1 콘택트홀에 정합하는 위치에 상기 콘택트홀보다도 큰 직경의 개구를 가지는 제 2 절연막과, 상기 제 1 콘택트홀 내 및 상기 개구부 내에 도전체 재료를 충전해서 형성된 제 1 플러그와, 상기 제 2 절연막의 위에 형성된 강유전체 커패시터와, 상기 제 2 절연막의 위에 형성되고 상기 강유전체 커패시터를 덮는 제 3 절연막과, 상기 제 3 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀과, 상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 2 플러그를 가지는 반도체 장치가 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판에 트랜지스터를 형성하는 공정과, 상기 반도체 기판의 위에 상기 트랜지스터를 덮는 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막의 위에 에칭 스토퍼막을 형성하는 공정과, 상기 에칭 스토퍼막의 위에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막에 상기 에칭 스토퍼막을 노출하는 개구부를 형성하는 공정과, 상기 개구부의 내측에, 상기 개구부의 직경보다도 작은 직경으로 상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀을 형성하는 공정과, 상기 제 1 콘택트홀 내 및 상기 개구부 내에 도전체 재료를 충전해서 제 1 플러그를 형성하는 공정과, 상기 제 2 절연막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과, 상기 제 2 절연막의 위에 상기 강유전체 커패시터를 덮는 제 3 절연막을 형성하는 공정과, 상기 제 3 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과, 상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판에 트랜지스터를 형성하는 공정과, 상기 반도체 기판의 위에 상기 트랜지스터를 덮는 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막의 위에 에칭 스토퍼막을 형성하는 공정과, 상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀을 형성하는 공정과, 상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 플러그 축부(軸部)를 형성하는 공정과, 상기 에칭 스토퍼막의 위에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막을 에칭해서, 상기 플러그 축부를 노출하는 개구부를 상기 플러그 축부보다도 큰 직경으로 형성하는 공정과, 상기 개구부에 도전체 재료를 충전해서, 상기 플러그 축부와 일체가 되어 제 1 플러그를 구성하는 플러그 두부(頭部)를 형성하는 공정과, 상기 제 2 절연막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과, 상기 제 2 절연막의 위에 상기 강유전체 커패시터를 덮는 제 3 절연막을 형성하는 공정과, 상기 제 3 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과, 상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판에 트랜지스터를 형성하는 공정과, 상기 반도체 기판의 위에 상기 트랜지스터를 덮는 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막의 위에 에칭 스토퍼막을 형성하는 공정과, 상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀을 형성하는 공정과, 상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 플러그 축부를 형성하는 공정과, 상기 에칭 스토퍼막 및 상기 트랜지스터 축부의 위에 도전체막을 형성하는 공정과, 상기 도전체막을 패터닝해서, 상기 플러그 축부보다도 직경이 크고, 상기 플러그 축부와 일체로 되어 제 1 플러그를 구성하는 플러그 두부를 형성하는 공정과, 상기 반도체 기판의 상측 전체면에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막을 연마해서 상기 제 1 플러그를 노출시키는 공정과, 상기 제 2 절연막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과, 상기 제 2 절연막의 위에 상기 강유전체 커패시터를 덮는 제 3 절연막을 형성하는 공정과, 상기 제 3 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과, 상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판과, 상기 반도체 기판의 위에 형성된 트랜지스터와, 상기 반도체 기판의 위에 형성되어 상기 트랜지스터를 덮는 제 1 절연막과, 상기 제 1 절연막의 위에 형성된 강유전체 커패시터와, 상기 제 1 절연막의 위에 형성되고 상기 강유전체 커패시터를 덮는 제 2 절연막과, 상기 제 2 절연막의 위에 형성된 에칭 스토퍼막과, 상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀과, 상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 1 플러그와, 상기 에칭 스토퍼막의 위에 형성된 제 3 절연막과, 상기 제 3 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀과, 상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 2 플러그를 가지는 반도체 장치가 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판에 트랜지스터를 형성하는 공정과, 상기 반도체 기판의 위에 상기 트랜지스터를 덮는 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과, 상기 제 1 절연막의 위에 상기 강유전체 커패시터를 덮는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막의 위에 에칭 스토퍼막을 형성하는 공정과, 상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀을 형성하는 공정과, 상기 제 1 콘택트홀 내에 반도체 재료를 충전해서 제 1 플러그를 형성하는 공정과, 상기 에칭 스토퍼막의 위에 제 3 절연막을 형성하는 공정과, 상기 제 3 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과, 상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판과, 상기 반도체 기판에 형성된 트랜지스터와, 상기 반도체 기판의 위에 형성되고 상기 트랜지스터를 덮는 제 1 절연막과, 상기 제 1 절연막의 위에 형성된 강유전체 커패시터와, 상기 제 1 절연막의 위에 형성되고 상기 강유전체 커패시터를 덮는 제 2 절연막과, 상기 제 2 절연막의 위에 형성된 에칭 스토퍼막과, 상기 에칭 스토퍼막의 위에 형성된 제 3 절연막과, 상기 제 3 절연막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀과, 상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 1 플러그와, 상기 제 3 절연막의 위에 형성된 제 4 절연막과, 상기 제 4 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀과, 상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 2 플러그를 가지는 반도체 장치가 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판에 트랜지스터를 형성하는 공정과, 상기 반도체 기판의 위에 상기 트랜지스터를 덮는 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과, 상기 제 1 절연막의 위에, 상기 강유전체 커패시터를 덮는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막의 위에 에칭 스토퍼막을 형성하는 공정과, 상기 에칭 스토퍼막의 위에 제 3 절연막을 형성하는 공정과, 제 3 절연막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀을 형성하는 공정과, 상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 제 1 플러그를 형성하는 공정과, 상기 제 3 절연막의 위에 제 4 절연막을 형성하는 공정과, 상기 제 4 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과, 상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판과, 상기 반도체 기판에 형성된 트랜지스터와, 상기 반도체 기판의 위에 형성되고 상기 트랜지스터를 덮는 제 1 절연막과, 상기 제 1 절연막의 위에 형성된 강유전체 커패시터와, 상기 제 1 절연막의 위에 형성되고 상기 강유전체 커패시터를 덮는 제 2 절연막과, 상기 제 2 절연막의 위에 형성된 에칭 스토퍼막과, 상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀과, 상기 에칭 스토퍼막의 위에 형성되고, 상기 제 1 콘택트홀에 정합하는 위치에 상기 제 1 콘택트홀보다도 큰 직경의 개구부를 가지는 제 3 절연막과, 상기 제 1 콘택트홀 내 및 상기 개구부 내에 도전체 재료를 충전해서 형성된 제 1 플러그와, 상기 제 3 절연막의 위에 형성된 제 4 절연막과, 상기 제 4 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀과, 상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 2 플러그를 가지는 반도체 장치가 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판에 트랜지스터를 형성하는 공정과, 상기 반도체 기판의 위에 상기 트랜지스터를 덮는 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과, 상기 제 1 절연막의 위에, 상기 강유전체 커패시터를 덮는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막의 위에 에칭 스토퍼막을 형성하는 공정과, 상기 에칭 스토퍼막의 위에 제 3 절연막을 형성하는 공정과, 상기 제 3 절연막에, 상기 에칭 스토퍼막을 노출하는 개구부를 형성하는 공정과, 상기 개구부의 내측에 상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀을 상기 개구부보다도 작은 직경으로 형성하는 공정과, 상기 제 1 콘택트홀 내 및 상기 개구부 내에 도전체 재료를 충전해서 제 1 플러그를 형성하는 공정과, 상기 제 3 절연막의 위에 제 4 절연막을 형성하는 공정과, 상기 제 4 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과, 상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 반도체 장치의 제조 방법이 제공된다.
본 발명에서는, 트랜지스터의 불순물 영역에 접속하는 플러그의 상면이 에칭 스토퍼막의 상면과 동일 또는 거의 동일한 평면 위에 위치하므로, 에칭 스토퍼막의 아래쪽의 절연막이 보호되고, 수분 또는 불순물이 모이는 오목부의 발생이 회피된다. 이에 따라, 강유전체 커패시터의 특성 열화가 회피되고, 반도체 장치의 신뢰성이 향상된다.
도 1은 종래의 강유전체 커패시터를 가지는 반도체 장치의 일례를 나타내는 모식도.
도 2의 (a) 및 도 2의 (b)는 종래의 문제점을 나타내는 모식도.
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 4는 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 1).
도 5는 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 2).
도 6은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 3).
도 7은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 4).
도 8은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 5).
도 9는 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 6).
도 10은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 7).
도 11은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 8).
도 12는 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 9).
도 13은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 10).
도 14는 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 11).
도 15는 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 12).
도 16은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 13).
도 17은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 14).
도 18은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 15).
도 19는 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 16).
도 20은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 17).
도 21은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도(그 18).
도 22는 본 발명의 제 2 실시예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 23은 본 발명의 제 3 실시예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 24는 본 발명의 제 4 실시예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 25는 제 4 실시예의 반도체 장치의 제 1 제조 방법을 나타내는 단면도(그 1).
도 26은 제 4 실시예의 반도체 장치의 제 1 제조 방법을 나타내는 단면도(그 2).
도 27은 제 4 실시예의 반도체 장치의 제 1 제조 방법을 나타내는 단면도(그 3).
도 28은 제 4 실시예의 반도체 장치의 제 1 제조 방법을 나타내는 단면도(그 4).
도 29는 제 4 실시예의 반도체 장치의 제 1 제조 방법을 나타내는 단면도(그 5).
도 30은 제 4 실시예의 반도체 장치의 제 1 제조 방법을 나타내는 단면도(그 6).
도 31은 제 4 실시예의 반도체 장치의 제 2 제조 방법을 나타내는 단면도(그 1).
도 32는 제 4 실시예의 반도체 장치의 제 2 제조 방법을 나타내는 단면도(그 2).
도 33은 제 4 실시예의 반도체 장치의 제 2 제조 방법을 나타내는 단면도(그 3).
도 34는 제 4 실시예의 반도체 장치의 제 2 제조 방법을 나타내는 단면도(그 4).
도 35는 제 4 실시예의 반도체 장치의 제 2 제조 방법을 나타내는 단면도(그 5).
도 36은 제 4 실시예의 반도체 장치의 제 2 제조 방법을 나타내는 단면도(그 6).
도 37은 제 4 실시예의 반도체 장치의 제 3 제조 방법을 나타내는 단면도(그 1).
도 38은 제 4 실시예의 반도체 장치의 제 3 제조 방법을 나타내는 단면도(그 2).
도 39는 제 4 실시예의 반도체 장치의 제 3 제조 방법을 나타내는 단면도(그 3).
도 40은 제 4 실시예의 반도체 장치의 제 3 제조 방법을 나타내는 단면도(그 4).
도 41은 제 4 실시예의 반도체 장치의 제 3 제조 방법을 나타내는 단면도(그 5).
도 42는 제 4 실시예의 반도체 장치의 제 3 제조 방법을 나타내는 단면도(그 6).
도 43은 본 발명의 제 5 실시예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 44는 본 발명의 제 6 실시예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 45는 제 6 실시예의 변형예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 46은 본 발명의 제 7 실시예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 47은 제 7 실시예의 변형예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 48은 본 발명의 제 8 실시예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 49는 제 8 실시예의 변형예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 50은 본 발명의 제 9 실시예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 51은 제 9 실시예의 변형예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 52는 본 발명의 제 10 실시예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 53은 제 10 실시예의 변형예에 따른 반도체 장치의 구조를 나타내는 모식도.
도 54는 수소 배리어막, 수분 배리어막 및 에칭 스토퍼막을 반도체 기판 위의 일 부분에만 배치한 예를 나타내는 상면도.
도 55는 반도체 기판의 상측 전체면에 수소 배리어막, 수분 배리어막 및 에칭 스토퍼막 등의 막을 형성한 후, 스크라이브 영역의 막을 에칭에 의해 제거한 예를 나타내는 상면도.
이하, 본 발명의 실시예에 대해, 첨부의 도면을 참조해서 설명한다.
(제 1 실시예)
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치의 구조를 나타내는 모식도이다. 반도체 기판(110)은 소자 분리막(111)에 의해 복수의 소자 영역으로 분리되어 있고, 각 소자 영역에는 전자회로를 구성하는 트랜지스터(T) 및 기타의 소자가 형성되어 있다.
트랜지스터(T)는 반도체 기판(110)에 불순물을 선택적으로 주입해서 형성된 한 쌍의 고농도 불순물 영역(118)과, 그들 한 쌍의 고농도 불순물 영역(118) 사이 의 영역 위에 형성된 게이트 절연막(도시 생략)과, 게이트 절연막 위에 형성된 게이트 전극(114)에 의해 구성되어 있다. 반도체 기판(110)의 위에는 스토퍼층(120)이 형성되어 있고, 트랜지스터(T) 및 소자 분리막(111)은 이 스토퍼층(120)으로 덮여 있다. 또한, 스토퍼층(120)의 위에는 제 1 층간 절연막(121)이 형성되어 있다. 이 층간 절연막(121)의 상면은 평탄화 처리되어 있다. 이 층간 절연막(121)의 위에는 SiON으로 이루어지는 에칭 스토퍼막(122)이 형성되어 있다.
층간 절연막(121) 내에는, 에칭 스토퍼막(122)의 상면으로부터 트랜지스터(T)의 한쪽의 고농도 불순물 영역(118)에 도달하는 플러그(124)가 형성되어 있다. 또한, 에칭 스토퍼막(122)의 위에는 SiON막(125)과, TEOS(산화 실리콘)막(126)과, 산화 알루미늄(예를 들면, Al2O3)으로 이루어지는 수소 배리어막(127)이 아래로부터 이 순서로 적층되어 있다.
수소 배리어막(127)의 위에는, 하부 전극(128a), 강유전체막(129) 및 상부 전극(130a)을 아래로부터 이 순서로 적층한 구조의 강유전체 커패시터(131)가 형성되어 있다. 이 강유전체 커패시터(131)는 수소 배리어막(127) 위에 형성된 제 2 층간 절연막(132)으로 덮여 있다.
제 2 층간 절연막(132)의 표면은 평탄화되어 있고, 이 층간 절연막(132) 위에는 제 1 배선층의 배선(138)이 소정의 패턴으로 형성되어 있다. 이들 배선(138) 중 하나는 층간 절연막(132)의 상면으로부터 강유전체 커패시터(131)의 상부 전극(130a)에 도달하는 콘택트홀을 통해 상부 전극(130a)에 전기적으로 접속되고, 다 른 하나는 층간 절연막(132)의 상면으로부터 강유전체 커패시터(131)의 하부 전극(128a)에 도달하는 콘택트홀을 통해 하부 전극(128a)에 전기적으로 접속되고, 또 다른 하나는 층간 절연막(132)을 상하 방향으로 관통하는 플러그(134)를 통해 플러그(124) 및 고농도 불순물 영역(118)에 전기적으로 접속되어 있다.
층간 절연막(132) 및 제 1 배선층의 배선(138)의 위에는 산화알루미늄(예를 들면, Al2O3)으로 이루어지는 수소 배리어막(139)이 형성되어 있고, 그 수소 배리어막(139) 위에는 제 3 층간 절연막(140)이 형성되어 있다. 이 층간 절연막(140) 내에는, 층간 절연막(140)을 상하 방향으로 관통해서 제 1 배선층의 배선(137)에 전기적으로 접속하는 복수의 플러그(141)가 형성되어 있다. 또한, 층간 절연막(140)의 위에는, 제 2 배선층의 복수의 배선(142)이 형성되어 있다. 도 3에 나타낸 바와 같이, 이들 배선(142) 중 소정의 배선은 플러그(141)를 통해 제 1 배선층의 배선(138)에 전기적으로 접속되어 있다.
제 3 층간 절연막(140) 및 제 2 배선층의 배선(142) 위에는, 제 4 층간 절연막(143)이 형성되어 있다. 이 제 4 층간 절연막(143) 내에는, 층간 절연막(143)을 상하 방향으로 관통하고 제 2 배선층의 배선(142)에 전기적으로 접속한 복수(도 3에서는 하나만 도시함)의 플러그(144)가 형성되어 있다. 또한, 층간 절연막(143)의 위에는, 제 3 배선층의 배선(145) 및 단자(146)가 형성되어 있다. 이들 제 3 배선층의 배선(145) 중 소정의 배선은, 플러그(144)를 통해 제 2 배선층의 배선(142)에 전기적으로 접속되어 있다.
제 4 층간 절연막(143) 및 제 3 배선층의 배선(145) 위에는, 제 1 패시베이션막(147), 제 2 패시베이션막(148) 및 보호막(149)이 아래로부터 이 순서로 적층되어 있다. 그리고, 단자(146) 위의 제 1 패시베이션막(147), 제 2 패시베이션막(148) 및 보호막(149)은 선택적으로 제거되어, 단자(146)의 표면이 노출해 있다.
이렇게, 본 실시예의 반도체 장치는, 제 1 층간 절연막(121)의 위에 SiON으로 이루어지는 에칭 스토퍼막(122)이 형성되어 있는 것, 플러그(124)가 에칭 스토퍼막(122)의 상면으로부터 고농도 불순물 영역(118)까지의 사이에 형성되어 있는 것, 및 플러그(124)와 플러그(134)의 접속부가 에칭 스토퍼막(122)의 상면과 동일 평면 위에 위치해 있는 것을 특징으로 하고 있다.
본 실시예의 반도체 장치는, 플러그(124)와 플러그(134)의 접속부가 에칭 스토퍼막(122)의 상면과 동일 평면 위에 있기 때문에, 플러그(134) 형성시, 즉 층간 절연막(132)에 플러그(124)에 통하는 콘택트홀을 형성할 때에, 층간 절연막(121)이 에칭되는 것을 방지할 수 있다.
또한, 수소 배리어막(127, 139)은 층간 절연막(121) 또는 층간 절연막(140) 중의 수분 및 수소가 강유전체 커패시터(131)에까지 이동해서 강유전체 커패시터(131)의 특성이 열화되는 것을 방지하기 위해 설치되어 있다. 또한, 도 3에 나타낸 바와 같이, 산화알루미늄(Al2O3)으로 이루어지는 수소 배리어막(127)의 위에 하부 전극(128a)을 형성하면, 하부 전극(128a)의 배향성이 향상되고, 그 위에 형성되는 강유전체막(129)의 배향성도 향상된다는 효과도 있다. 본 발명에서, 이들 수 소 배리어막(127, 139)은 필수적이진 않지만, 장기간에 걸쳐 강유전체 커패시터(131)의 특성을 유지하기 위해, 도 3에 나타낸 바와 같이 수소 배리어막(127, 139)을 설치하는 것이 바람직하다.
도 4 내지 도 21은, 제 1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 또한, 이하의 설명에서는, 본 발명을 플래너(planer)형 강유전체 커패시터를 가지는 FeRAM의 제조에 적용한 예에 관해서 설명한다. 또한, 도 4 내지 도 21에서는, 주변 회로 형성 영역, 메모리 셀 형성 영역 및 단자 형성 영역에서의 단면을 나타내고 있다. 또한, 이하의 설명에서는, 메모리 셀이 n형 트랜지스터에 의해 구성되어 있는 것으로 한다.
우선, 도 4에 나타내는 구조를 형성할 때까지의 공정을 설명한다. 반도체 기판(실리콘 기판)(110)의 소정의 영역에, 공지의 LOCOS(Local Oxidation of Silicon)법에 의해 소자 분리막(111)을 형성하고, 이 소자 분리막(111)에 의해 반도체 기판(110)을 복수의 소자 영역으로 분리한다. 소자 분리막(111)은 공지의 STI(Shallow Trench Isolation)법에 의해 형성해도 된다.
이어서, 반도체 기판(110)의 n형 트랜지스터 형성 영역(메모리 셀 형성 영역 및 주변 회로 형성 영역의 n형 트랜지스터 형성 영역:이하, 동일함)에 붕소(B) 등의 p형 불순물을 도입하고, p웰(112)을 형성한다. 또한, 반도체 기판(110)의 p형 트랜지스터 형성 영역(주변 회로 형성 영역의 p형 트랜지스터 형성 영역:이하, 동일함)에 인(P) 등의 n형 불순물을 도입하고, n웰(도시 생략)을 형성한다.
이어서, p웰(112) 및 n웰(도시 생략)의 표면을 열산화시켜, 게이트 절연막 (도시 생략)을 형성한다. 그 후에, CVD(Chemical Vapor Deposition)법에 의해, 반도체 기판(11O)의 상측 전체면에 실리콘막(폴리실리콘막 또는 어모퍼스 실리콘막)을 형성하고, 이 실리콘막을 포토리소그래피법에 의해 패터닝하고, 게이트 전극(실리콘 배선)(114)을 형성한다.
또한, p웰(112)의 위쪽에는 n형 불순물을 도입한 게이트 전극을 형성하고, n웰(도시 생략)의 위쪽에는 p형 불순물을 도입한 게이트 전극을 형성하는 것이 바람직하다. 또한, 도 4에 나타난 바와 같이, 메모리 셀 형성 영역에서는, 1개의 p웰(112) 위에 2개의 게이트 전극(114)이 서로 평행하게 배치된다.
이어서, 게이트 전극(114)을 마스크로 해서, n형 트랜지스터 형성 영역의 p웰(112)에 인(P) 또는 비소(As) 등의 n형 불순물을 얕게 이온 주입해서, n형 저농도 불순물 영역(116)을 형성한다. 이와 동일하므로, 게이트 전극(114)을 마스크로 해서, p형 트랜지스터 형성 영역의 n웰(도시 생략)에 붕소(B) 등의 p형 불순물을 얕게 이온 주입해서, p형 저농도 불순물 영역(도시 생략)을 형성한다.
이어서, 게이트 전극(114)의 양측에 사이드월(117)을 형성한다. 이 사이드월(117)은 CVD법에 의해 반도체 기판(110)의 상측 전체면에 SiO2 또는 SiN 등으로 이루어지는 절연막을 형성한 후, 그 절연막을 에치백함으로써 형성된다.
그 후, 게이트 전극(114) 및 사이드월(117)을 마스크로 해서 n형 트랜지스터 형성 영역의 p웰(112)에 인(P) 또는 비소(As) 등의 n형 불순물을 이온 주입하고, n형 고농도 불순물 영역(118)을 형성한다. 이와 동일하므로, p형 트랜지스터 형성 영역의 게이트 전극 및 사이드월을 마스크로 해서 n웰(도시 생략)에 붕소(B) 등의 p형 불순물을 이온 주입해서, p형 고농도 불순물 영역(도시 생략)을 형성한다. 이렇게 해서, 각 트랜지스터 형성 영역에, LDD(Lightly Doped Drain) 구조의 소스/드레인을 가지는 트랜지스터(T)가 형성된다.
또한, 게이트 전극(114) 및 n형 고농도 불순물 영역(118)의 표면에는, 콘택트층으로서, 코발트 실리사이드 또는 티탄 실리사이드 등의 금속 규화물(실리사이드)층을 형성하는 것이 바람직하다.
이어서, 플라스마 CVD법에 의해, 반도체 기판(110)의 상측 전체면에 스토퍼층(120)으로서 예를 들면 SiON막을 200nm의 두께로 형성하고, 스토퍼층(120) 위에 플라스마 CVD법에 의해 제 1 층간 절연막(121)으로서 예를 들면 TEOS-NSG(Tetra-Ethyl-Ortho-Silicate-Nondoped Silicate Glass:SiO)막을 60O㎚의 두께로 형성한다. 그 후, CMP(Chemical Mechanical Polishing:화학적 기계 연마)법에 의해 층간 절연막(121)을 약 200nm 연마해서 표면을 평탄화한다.
이어서, 층간 절연막(121)의 위에, CVD법에 의해 SiON으로 이루어지는 에칭 스토퍼막(122)을 100nm의 두께로 형성한다. 이 에칭 스토퍼막(122)은, 후술하는 제 2 층간 절연막(l32)에 콘택트홀을 형성하는 에칭 공정에서, 제 1 층간 절연막(121)이 에칭되는 것을 방지하기 위해 형성하는 것이다. 이 에칭 스토퍼막(122)은, 제 2 층간 절연막(132)을 구성하는 TEOS-NSG막보다도 에칭 레이트가 낮은 절연 재료에 의해 형성하면 되고, 예를 들면 SiN에 의해 형성해도 된다. 본 실시예에서는, 에칭 스토퍼막(122)의 두께를 20nm~150nm로 한다.
에칭 스토퍼막(122)을, 산화알루미늄(AlxOy), 산화 티탄(TiOx), 산화지르코늄(ZrOx), 산화마그네슘(MgOx) 및 MgTiOx 등의 금속산화물에 의해 형성할 수도 있다. 이들 금속산화물에 의해 에칭 스토퍼막(122)을 형성한 경우에는, 에칭 스토퍼막(122)이 수소 배리어막으로서도 기능해서 층간 절연막(121) 중에 포함되는 수분 및 수소의 상층으로의 확산이 방지되어, FeRAM의 신뢰성을 가일층 향상시킬 수 있다. 다만, 에칭 스토퍼막(122)을 상술한 금속산화물에 의해 형성하는 경우에는, 막 두께를 100nm이하로 하는 것이 바람직하다. 금속산화물로 이루어지는 에칭 스토퍼막(122)의 두께가 100nm를 넘으면, 후속 공정에서 W 플러그(124)를 형성할 때에 에칭 스토퍼막(122)을 개구하는 것이 곤란해진다.
이어서, 도 5에 나타내는 구조를 형성할 때까지의 공정을 설명한다. 상기의 공정에서 에칭 스토퍼막(122)을 형성한 후, 에칭 스토퍼막(122)의 위에 포토레지스트를 도포해서 포토레지스트막(123)을 형성한다. 그리고, 이 포토레지스트막(123)에 대해서 노광 및 현상 처리를 실시해서, 소정의 위치에 에칭 스토퍼막(122)을 노출하는 개구부(123a)를 형성한다. 그 후, 포토레지스트막(123)을 마스크로 해서 에칭을 실시하고, 에칭 스토퍼막(122)의 상면으로부터 고농도 불순물 영역(118)(트랜지스터(T)의 소스/드레인)에 도달하는 콘택트홀(121a)을 형성한다. 이 콘택트홀(121a)의 직경은, 예를 들면 0.55㎛로 한다.
또한, 본 실시예에서는, 도 5에 나타낸 바와 같이, 주변 회로 형성 영역에서, 고농도 불순물 영역(118)에 통하는 콘택트홀(121a)과 동시에, 에칭 스토퍼막(122)의 상면으로부터 소자 분리막(111) 위의 게이트 전극(실리콘 배선)(114)에 도달하는 콘택트홀(121a)을 형성하고 있다.
이어서, 도 6에 나타낸 구조를 형성할 때까지의 공정을 설명한다. 콘택트홀(121a)의 형성에 사용한 포토레지스트막(123)을 제거한 후, 반도체 기판(110)의 상측 전체면에, 예를 들면 PVD(Physical Vapor Deposition)법에 의해, 두께가 20nm인 Ti막과 두께가 50nm인 TiN막(모두 도시 생략)을 순차적으로 형성한다. 이에 따라, 콘택트홀(121a)의 벽면이 Ti막 및 TiN막에 의해 덮인다. 그 후, 반도체 기판(110)의 상측 전체면에, 예를 들면 CVD법에 의해, W(텅스텐)를 퇴적시켜, 에칭 스토퍼막(122)의 위에 W막을 형성하는 동시에, 콘택트홀(121a) 내에 W를 충전한다.
이어서, CMP법에 의해, 에칭 스토퍼막(122) 위의 W막, TiN막 및 Ti막을 제거한다. 이렇게 해서, 콘택트홀(121a) 내에 W가 충전되어 이루어지는 W 플러그(124)가 형성된다. 이 경우, 도 6에 나타낸 바와 같이, W 플러그(124)의 상면 및 에칭 스토퍼막(122)의 상면은, 동일 평면 위에 위치된다.
그 후, 질소 및 산소를 포함하는 분위기 중에서 350℃의 온도에서 2분간 플라스마 어닐을 실시한 후, 플라스마 CVD법에 의해, 반도체 기판(110)의 상측 전체면에 SiON막(125)을 100㎚의 두께로 형성하여, W 플러그(124)의 산화를 방지한다. 또한, 일반적으로 플라스마 CVD법에 의해 형성된 SiON막은 수분이 투과하기 어렵다는 성질이 있으므로, SiON막(125)은 상하 방향으로의 수분의 이동을 저지하는 수분 배리어층으로서도 기능한다.
이어서, 도 7에 나타내는 구조를 형성할 때까지의 공정을 설명한다. 상기의 공정에서 수분 배리어막(125)을 형성한 후, CVD법에 의해, SiON막(125)의 위에 TEOS(산화 실리콘)막(126)을 100nm의 두께로 형성한다. 그 후, 탈수 처리로서, 질소 유량이 2리터/분인 분위기 중에서 650℃의 온도로 30분간 열처리를 실시한다. 이어서, 예를 들면 CVD법에 의해, TEOS막(126)의 위에 산화알루미늄(예를 들면, Al2O3)을 20nm의 두께로 퇴적하여, 수소 배리어막(127)을 형성한다. 그 후, 산소 유량이 2리터/분인 분위기 중에서 60초간 열처리(RTA 처리)를 실시한다.
이어서, 도 8에 나타내는 구조를 형성할 때까지의 공정을 설명한다. 상기의 공정에서 수소 배리어막(127)을 형성한 후, 수소 배리어막(127) 위에 강유전체 커패시터의 하부 전극으로 되는 도전체막(128)을 형성한다. 이 도전체막(128)은, 예를 들면 Pt(백금), Ir(이리듐), Ru(루데늄), Rh(로듐), Re(레늄), Os(오스뮴) 및 Pd(팔라듐) 등의 금속, 또는 이들 금속의 산화물(도전성 산화물)에 의해 형성된다. 본 실시예에서는, 수소 배리어막(127)의 위에, PVD법에 의해 Pt를 155nm의 두께로 퇴적시켜 도전체막(128)을 형성하는 것으로 한다.
이어서, 도전체막(128)의 위에 강유전체막(129)을 형성한다. 강유전체막(129)은, PZT, PLZT, BLT, 또는 SBT 등에 의해 형성하면 된다. 본 실시예에서는, 도전체막(128)의 위에, PVD법에 의해 PZT를 150~200nm의 두께로 퇴적시켜 강유전체막(129)을 형성하는 것으로 한다.
이렇게 해서 강유전체막(129)을 형성한 후, 산소함유 분위기 중에서 RTA 처리해서 강유전체막(129)을 결정화한다. 본 실시예에서는, RTA 장치 내에 산소 가스를 0.025 리터/분의 유량으로 공급하고, 예를 들면 565℃의 온도에서 90초간 가 열하는 것으로 한다.
그 후, 강유전체막(129) 위에, 강유전체 커패시터의 상부 전극이 되는 도전체막(130)을 형성한다. 도전체막(130)은, 예를 들면 Pt, Ir, Ru, Rh, Re, Os 및 Pd 등의 금속, 또는 그들 금속의 산화물(도전성 산화물)에 의해 형성된다. 본 실시예에서는 강유전체막(129)의 위에, IrO2를 50nm의 두께로 퇴적시켜 제 1 IrO2막을 형성한다. 그 후, 반도체 기판(110)을 RTA 장치 내에 탑재하고, 산소 가스 공급량이 0.025리터/분, 온도가 725℃, 처리 시간이 20초인 조건에서 RTA처리를 실시한다. 이어서, 제 1 IrO2막 위에, PVD법에 의해 IrO2를 200nm의 두께로 퇴적시켜 제 2 IrO2막을 형성한다. 이렇게 해서, 제 1 및 제 2 IrO2막을 적층한 구조의 도전체막(130)을 형성한다.
이어서, 도 9에 나타내는 구조를 형성할 때까지의 공정에 관해서 설명한다. 상기의 공정에서 도전체막(130)을 형성한 후, 포토리소그래피법에 의해, 강유전체 커패시터의 상부 전극 형성 영역을 덮는 레지스트막(도시 생략)을 형성한다. 그 후, 이 레지스트막을 마스크로 해서 도전체막(130)을 에칭해서, 상부 전극(130a)을 형성한다. 이어서, 상부 전극(130a)의 위의 레지스트막을 제거한다.
이어서, 강유전체막(129)의 회복 어닐을 실시한다. 즉, 반도체 기판(110)을 가열로 내에 탑재하고, 산소 공급량이 20리터/분, 온도가 650℃, 처리 시간이 60분간인 조건에서 열처리를 행한다.
강유전체막(129)의 회복 어닐 처리 후, 포토리소그래피법에 의해, 강유전체 커패시터 형성 영역의 위쪽을 덮는 레지스트막(도시 생략)을 형성한다. 그리고, 이 레지스트막을 마스크로 하여 강유전체막(129)을 에칭해서, 강유전체막(129)을 소정의 형상으로 한다. 그 후, 레지스트막을 제거한다.
이어서, 반도체 기판(11O)을 가열로 내에 탑재하고, 강유전체막(129)의 회복 어닐을 실시한다. 이 회복 어닐은, 예를 들면 가열로 내에의 산소 공급량이 20리터/분, 온도가 350℃, 처리 시간이 60분간인 조건에서 행한다.
이어서, 도 10에 나타낸 구조를 형성할 때까지의 공정에 관해서 설명한다. 상기의 공정에서 강유전체막(129)을 패터닝한 후, 포토리소그래피법에 의해, 강유전체 커패시터의 하부 전극 형성 영역의 위쪽을 덮는 레지스트막(도시 생략)을 형성한다. 그리고, 이 레지스트막을 마스크로 하여 도전체막(128)을 에칭해서, 하부 전극(128a)을 형성한다. 그 후, 레지스트막을 제거한다.
이어서, 반도체 기판(110)을 가열로 내에 탑재하고, 강유전체막(129)의 회복 어닐을 실시한다. 이 회복 어닐은, 예를 들면 가열로 내로의 산소 공급량이 20리터/분, 온도가 650℃, 처리 시간이 60분간인 조건에서 행한다. 이렇게 해서, 강유전체 커패시터(131)가 완성된다.
이어서, 반도체 기판(110)의 상측 전체면에, 예를 들면 플라스마 CVD법에 의해 TEOS-NSG를 1500nm의 두께로 퇴적시켜 층간 절연막(132)을 형성하고, 이 층간 절연막(132)에 의해 강유전체 커패시터(131)를 덮는다. 그 후, CMP법에 의해 층간 절연막(132)의 상면을 평탄화한다.
또한, 도 10에는 도시 생략하였지만, 강유전체 커패시터(131)를 형성한 후, PVD법에 의해, 기판(110)의 상측 전체면에 수소 배리어막(산화알루미늄막)을 예를 들면 20nm의 두께로 형성하는 것이 바람직하다. 이에 따라, 강유전체 커패시터(131)로의 수분 및 수소의 진입을 가일층 확실하게 방지할 수 있다. 이 수소 배리어막을 형성한 경우는, 산소 분위기 중에서 550℃의 온도에서 60분간 열처리를 실시한다. 본원의 다른 실시예에서도, 이와 동일하므로 강유전체 커패시터를 형성한 후, 반도체 기판의 상측 전체면에 수소 배리어막을 형성하는 것이 바람직하다.
이어서, 도 11에 나타내는 구조를 형성할 때까지의 공정에 관해서 설명한다. 상기의 공정에서 층간 절연막(132)의 표면을 평탄화한 후, 예를 들면 질소 및 산소를 포함하는 분위기 중에서 350℃의 온도에서 2분간 플라스마 어닐을 실시해서, 층간 절연막(132)의 표면을 질화 처리한다. 그 후, 층간 절연막(132)의 위에 포토레지스트를 도포해서 포토레지스트막(133)을 형성한다. 그리고, 이 포토레지스트막(133)을 노광 및 현상 처리해서, 소정의 위치에 개구부(133a)를 형성한다. 그 후, 이 포토레지스트막(133)을 마스크로 하여 에칭 처리를 실시해서, 층간 절연막(132)의 상면으로부터 W 플러그(124)에 도달하는 콘택트홀(132a)을 형성한다. 이 콘택트홀(132a)의 직경은 W 플러그(124) 형성시의 콘택트홀(121a)의 직경(0.55㎛)보다도 약간 작게 하는 것이 바람직하다. 본 실시예에서는, 콘택트홀(132a)의 직경을 0.5㎛로 한다.
이 콘택트홀(132a) 형성시에 위치 어긋남이 발생해도, W 플러그(124)의 주위에는 에칭 스토퍼막(122)이 형성되어 있기 때문에, 층간 절연막(121)이 에칭되는 것이 회피된다. 이에 따라, 층간 절연막이 에칭되어 오목부가 발생하고, 오목부에 모인 수분이나 불순물에 의해 강유전체 커패시터의 특성을 열화시킨다는 문제(도 2 참조)가 해소된다.
이어서, 도 12에 나타낸 구조를 형성할 때까지의 공정에 관해서 설명한다. 콘택트홀(132a)의 형성에 이용한 레지스트막(133)을 제거한 후, 반도체 기판(110)의 상측 전체면에, 예를 들면 PVD법에 의해, 두께가 20nm인 Ti막과 두께가 50nm인 TiN막(모두 도시 생략)을 순차적으로 형성하여, 콘택트홀(132a)의 벽면을 이들 Ti막 및 TiN막으로 덮는다. 그 후, 반도체 기판(110)의 상측 전체면에, 예를 들면 CVD법에 의해 W(텅스텐)를 퇴적시켜, 층간 절연막(132) 위에 W막을 형성하는 동시에, 콘택트홀(132a) 내에 W를 충전한다.
이어서, CMP법에 의해, 층간 절연막(132)의 위의 W막, TiN막 및 Ti막을 제거한다. 이렇게 해서, 콘택트홀(132a) 내에 W가 충전되어 이루어지는 W 플러그(134)가 형성된다. 이어서, 예를 들면 질소 및 산소를 포함하는 분위기 중에서 350℃의 온도에서 2분간 플라스마 어닐을 실시해서, 층간 절연막(132)의 표면을 질화 처리한 후, 층간 절연막(132)의 위에 CVD법에 의해 SiON막(135)을 100nm의 두께로 형성해서, W 플러그(134)의 산화를 방지한다.
이어서, 도 13, 도 14, 도 15에 나타내는 구조를 형성할 때까지의 공정에 관해서 설명한다. 상기의 공정에 의해 SiON막(135)을 형성한 후, 도 13에 나타낸 바와 같이 SiON막(135) 위에 포토레지스트를 도포해서 포토레지스트막(136)을 형성한다. 그리고, 이 포토레지스트막(136)을 노광 및 현상 처리해서, 소정의 위치에 개구부를 형성한다. 그 후, 이 포토레지스트막(136)을 마스크로 하여 에칭 처리를 실시해서, SiON막(135)의 상면으로부터 강유전체 커패시터(131)의 상부 전극(130a) 및 하부 전극(128a)에 도달하는 콘택트홀(132b)을 각각 형성한다. 이어서, 포토레지스트막(136)을 제거한 후, 강유전체막(129)의 회복 어닐을 실시한다. 이 회복 어닐은, 예를 들면 산소 분위기 중에서 500℃의 온도에서 60분간 가열함으로써 행해진다.
이어서, 도 14에 나타낸 바와 같이, SiON막(135)을 에칭에 의해 제거한다. 그 후, 도 15에 나타낸 바와 같이, 반도체 기판(110)의 상측 전체면에 예를 들면 PVD법에 의해 TiN을 150nm, Al-Cu 합금을 550nm, Ti를 5nm, TiN을 150nm의 두께로 순차적으로 퇴적시키고, 층간 절연막(132) 위에 알루미늄막(137)을 형성하는 동시에, 콘택트홀(132b) 내에 알루미늄을 충전한다.
이어서, 도 16에 나타낸 구조를 형성할 때까지의 공정에 관해서 설명한다. 상기의 공정에서 알루미늄막(137)을 형성한 후, 포토리소그래피법 및 에칭법을 이용해서 알루미늄막(137)을 패터닝하여, 제 1 배선층의 배선(138)을 형성한다. 본 실시예에서는, 강유전체 커패시터(131)의 상부 전극(130a)은, 배선(138), W 플러그(134) 및 W 플러그(124)를 통해 트랜지스터(T)의 고농도 불순물 영역(118)에 전기적으로 접속된다. 이렇게 해서, 제 1 배선층의 배선(138)을 형성한 후, 예를 들면 질소 공급량이 20리터/분, 온도가 350℃, 처리 시간이 30분간인 조건에서 열처리를 실시한다. 그 후, 반도체 기판(110)의 상측 전체면에, PVD법에 의해, 수소 배리어막(139)으로서 산화알루미늄(예를 들면, Al2O3)막을 20nm의 두께로 형성한다.
이어서, 도 17, 도 18에 나타낸 구조를 형성할 때까지의 공정에 관해서 설명한다. 상기의 공정에서 수소 배리어막(139)을 형성한 후, 예를 들면 플라스마 CVD법에 의해 TEOS-NSG를 약 2600㎚의 두께로 퇴적시켜, 도 17에 나타낸 바와 같이 층간 절연막(140)을 형성한다. 그 후, CMP법에 의해, 층간 절연막(140)의 표면을 연마해서 평탄화한다. 이어서, 포토리소그래피법 및 에칭법을 이용해서, 층간 절연막(140)의 상면으로부터 제 1 배선층의 배선(138)에 도달하는 콘택트홀을 형성한다. 그리고, 반도체 기판(110)의 상측 전체면에 Ti막을 20nm, TiN막을 50nm의 두께로 형성한 후, CVD법에 의해 반도체 기판(110)의 상측 전체면에 W(텅스텐)를 퇴적시켜 콘택트홀 내에 W를 매립하고, 그 후 층간 절연막(140)이 노출할 때까지 CMP연마하고, W 플러그(141)를 형성한다.
이어서, 제 1 배선층의 배선 형성시와 동일한 방법에 의해, 반도체 기판(110)의 상측 전체면에 알루미늄막을 형성한다. 그리고, 이 알루미늄막을 패터닝하여, 도 18에 나타낸 바와 같이, 제 2 배선층의 배선(142)을 형성한다. 이 도 18에 나타낸 바와 같이, 제 2 배선층의 배선(142) 중 소정의 배선은, W 플러그(141), 제 1 배선층의 배선(138), W 플러그(134) 및 W 플러그(124)를 통해 트랜지스터(T)(고농도 불순물층(118))에 전기적으로 접속된다.
이어서, 도 19에 나타낸 구조를 형성할 때까지의 공정에 관해서 설명한다. 상기의 공정에서 제 2 배선층의 배선(142)을 형성한 후, 예를 들면 플라스마 CVD법에 의해 TEOS-NSG를 약 2200㎚의 두께로 퇴적시켜, 제 2 배선층의 배선(142)을 덮는 층간 절연막(143)을 형성한다. 그 후, CMP법에 의해 층간 절연막(143)의 표면 을 평탄화한다. 이어서, 포토리소그래피법 및 에칭법을 이용해서, 층간 절연막(143)의 상면으로부터 제 2 배선층의 배선(142)에 도달하는 콘택트홀을 형성하고, 이 콘택트홀 내에 W(텅스텐)를 충전해서 W 플러그(144)를 형성한다. 그 후, 반도체 기판(110)의 상측 전체면에 알루미늄막을 형성하고, 이 알루미늄막을 패터닝해서, 제 3 배선층의 배선(145) 및 단자(146)를 형성한다.
이어서, 도 20에 나타낸 구조를 형성할 때까지의 공정에 관해서 설명한다. 상기의 공정에서 제 3 배선층의 배선(145) 및 단자(146)를 형성한 후, 플라스마 CVD법에 의해, 반도체 기판(110)의 상측 전체면에 TEOS-NSG를 약 100nm의 두께로 퇴적시켜, 배선(145) 및 단자(146)를 덮는 제 1 패시베이션막(147)을 형성한다. 그리고, 이 제 1 패시베이션막(147)에 대해서 질소 분위기 중에서 플라스마 어닐을 실시한다. 어닐시의 온도는 예를 들면 350℃, 처리 시간은 예를 들면 2분간으로 한다.
그 후, 제 1 패시베이션막(147) 위에 예를 들면 플라스마 CVD법에 의해, SiN을 350㎚의 두께로 퇴적시켜, 제 2 패시베이션막(148)을 형성한다.
이어서, 도 21에 나타낸 구조를 형성할 때까지의 공정에 관해서 설명한다. 상기의 공정에서 제 1 및 제 2 패시베이션막(147, 148)을 형성한 후, 포토리소그래피법 및 에칭법을 이용해서 단자(146)의 위의 제 1 및 제 2 패시베이션막(147, 148)을 제거한다. 그 후, 반도체 기판(110)의 상측 전체면에 감광성 폴리이미드를 약 3.6㎛의 두께로 도포해서 보호막(149)을 형성한다. 그리고, 노광 및 현상 처리를 실시해서, 보호막(149)에 단자(146)가 노출하는 개구부(149a)를 형성한다. 이 어서, 예를 들면 질소 분위기 중에서 310℃의 온도에서 40분간 열처리하고, 보호막(149)을 구성하는 폴리이미드를 경화시킨다. 이렇게 해서, 본 실시예에 따른 반도체 장치(FeRAM)가 완성된다. 또한, 보호막(149)은 비감광성 폴리이미드에 의해 형성해도 된다.
본 실시예에서는, 도 11에 나타낸 바와 같이, 제 1 층간 절연막(121)의 위에 에칭 스토퍼막(122)을 형성하므로, 제 2 층간 절연막(132)에 플러그(124)에 연결하는 콘택트홀(132a)을 형성할 때에 위치 어긋남이 발생해도, 제 1 층간 절연막(121)이 에칭되는 일은 없고, 도 2에 나타낸 바와 같은 오목부(21a)는 발생하지 않는다. 따라서, 오목부(21a)에 모이는 수분이나 불순물에 의한 특성의 열화가 회피되어, 반도체 장치(FeRAM)의 장기간에 걸친 신뢰성을 확보할 수 있다.
또한, 본 실시예에서는, 강유전체 커패시터(131)의 아래쪽 및 위쪽에 수소 배리어막(127, 139)이 형성되어 있으므로, 강유전체 커패시터(131)로의 수분 및 수소의 진입을 보다 확실하게 방지할 수 있다. 이에 따라, 강유전체 커패시터(131)의 특성의 열화를 억제할 수 있고, 반도체 장치의 신뢰성이 가일층 향상된다.
(제 2 실시예)
도 22는 본 발명의 제 2 실시예에 따른 반도체 장치의 구조를 나타내는 모식도이다. 본 실시예가 제 1 실시예와 다른 점은, 에칭 스토퍼막(122)의 위에 TEOS(산화 실리콘)막(211)이 형성되어 있는 것, 플러그(124)와 플러그(134)의 접속부가 TEOS막(211)의 상면과 동일 평면 위에 위치하고 있는 것, 및 제 1 배선층의 배선(138)과 강유전체 커패시터(131)의 상부 전극(130a) 및 하부 전극(128a) 사이 가 W 플러그(212)에 의해 접속되어 있는 것에 있고, 그 밖의 구성은 기본적으로 제 1 실시예와 동일하므로, 도 22에서 도 3과 동일한 것에는 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
본 실시예에서는, 에칭 스토퍼막(122)을 형성한 후, 이 에칭 스토퍼막(122)의 위에 CVD법에 의해 TEOS막(211)을 50~100nm의 두께로 형성한다. 그 후, 포토리소그래피법 및 에칭법을 이용해서, TEOS막(211)의 상면으로부터 고농도 불순물 영역(118)에 도달하는 콘택트홀을 형성하고, 이 콘택트홀 내에 W(텅스텐)를 충전해서 W 플러그(124)를 형성한다. 그 후, 제 1 실시예와 동일하므로, SiON막(125), TEOS막(126) 및 수소 배리어막(127)을 형성하고, 또한 강유전체 커패시터(131) 및 층간 절연막(132)을 형성한다.
이어서, 층간 절연막(132) 위에 포토레지스트막을 형성하고, 노광 및 현상 처리를 실시해서, 포토레지스트막 중 플러그(124)의 위쪽의 부분에 개구부를 형성한다. 그리고, 이 포토레지스트막을 마스크로 해서 에칭을 실시하고, 층간 절연막(132)의 상면으로부터 플러그(124)에 도달하는 콘택트홀을 형성한다. 이어서, 포토레지스트막을 제거한 후, 콘택트홀 내에 W(텅스텐)를 충전해서, W 플러그(124)에 전기적으로 접속하는 W 플러그(134)를 형성한다.
또한, 콘택트홀 형성시에 위치 어긋남이 발생해서 TEOS막(211)이 에칭되는 것을 생각할 수 있지만, TEOS막(211)은 50~100nm로 매우 얇고, 또한 그 아래에 에칭 스토퍼막(122)이 형성되어 있기 때문에, 도 2에 나타낸 바와 같은 큰 오목부의 발생이 회피된다.
이어서, 반도체 기판(110)의 상측 전체면에 SiON막(도시 생략)을 형성한다. 그리고, 이 SiON막 위에 포토레지스트막을 형성하고, 노광 및 현상 처리를 실시해서, 포토레지스트막 중 강유전체 커패시터(131)의 상부 전극(130a) 및 하부 전극(128a)의 위쪽의 부분에 개구부를 형성한다. 그리고, 이 포토레지스트막을 마스크로 하여 에칭을 실시해서, 층간 절연막(132)의 상면으로부터 강유전체 커패시터(131)의 상부 전극(130a) 및 하부 전극(128a)에 도달하는 콘택트홀을 각각 형성한다. 이어서, 포토레지스트막 및 SiON막을 제거한 후, 콘택트홀 내에 W(텅스텐)를 충전해서, 강유전체 커패시터(131)의 상부 전극(130a) 및 하부 전극(128a)에 전기적으로 접속되는 W 플러그(212)를 각각 형성한다.
그 후의 공정은 제 1 실시예와 동일하므로, 여기에서는 설명을 생략한다. 본 실시예에서도, 제 1 실시예와 동일한 효과를 얻을 수 있다.
(제 3 실시예)
도 23은 본 발명의 제 3 실시예에 따른 반도체 장치의 구조를 나타내는 모식도이다. 본 실시예가 제 1 실시예와 다른 점은, 에칭 스토퍼막(122)의 위에 SiON막(221)이 형성되어 있는 것, 플러그(124)와 플러그(134)의 접속부가 SiON막(221)의 상면과 동일한 평면 위에 위치하고 있는 것, 및 제 1 배선층의 배선(138)과 강유전체 커패시터(131)의 상부 전극(130a) 및 하부 전극(128a) 사이가 W 플러그(212)에 의해 접속되어 있는 것에 있고, 그 밖의 구성은 기본적으로 제 1 실시예와 동일하므로, 도 23에서 도 3과 동일한 것에는 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
본 실시예에서는, 에칭 스토퍼막(122)을 형성한 후, 이 에칭 스토퍼막(122) 위에 플라스마 CVD법에 의해 SiON막(221)을 50~100nm의 두께로 형성한다. 그 후, 포토리소그래피법 및 에칭법을 이용해서, SiON막(221)의 상면으로부터 고농도 불순물 영역(118)에 도달하는 콘택트홀을 형성하고, 이 콘택트홀 내에 W(텅스텐)를 충전해서 W 플러그(124)를 형성한다. 그 후, 제 1 실시예와 동일하게, SiON막(125), TEOS막(126) 및 수소 배리어막(127)을 형성하고, 강유전체 커패시터(131) 및 층간 절연막(132)을 형성한다.
이어서, 층간 절연막(132) 위에 포토레지스트막을 형성하고, 노광 및 현상 처리를 실시해서, 포토레지스트막 중 플러그(124)의 위쪽의 부분에 개구부를 형성한다. 그리고, 이 포토레지스트막을 마스크로 하여 에칭을 실시해서, 층간 절연막(132)의 상면으로부터 플러그(124)에 도달하는 콘택트홀을 형성한다. 이어서, 포토레지스트막을 제거한 후, 콘택트홀 내에 W(텅스텐)를 충전해서, 플러그(124)에 전기적으로 접속하는 W 플러그(134)를 형성한다.
이어서, 반도체 기판(110)의 상측 전체면에 SiON막(도시 생략)을 형성한다. 그리고, 이 SiON막 위에 포토레지스트막을 형성하고, 노광 및 현상 처리를 실시해서, 포토레지스트막 중 강유전체 커패시터(131)의 상부 전극(130a) 및 하부 전극(128a)의 위쪽의 부분에 개구부를 형성한다. 그리고, 이 포토레지스트막을 마스크로 하여 에칭을 실시해서, 층간 절연막(132)의 상면으로부터 강유전체 커패시터(131)의 상부 전극(130a) 및 하부 전극(128a)에 도달하는 콘택트홀을 각각 형성한다. 이어서, 포토레지스트막 및 SiON막을 제거한 후, 콘택트홀 내에 W(텅스텐) 를 충전해서, 강유전체 커패시터(131)의 상부 전극(130a) 및 하부 전극(128a)에 전기적으로 접속하는 W 플러그(212)를 각각 형성한다.
그 후의 공정은 제 1 실시예와 동일하므로, 여기에서는 설명을 생략한다. 본 실시예에서도, 제 1 실시예와 동일한 효과를 얻을 수 있다.
(제 4 실시예)
도 24는 본 발명의 제 4 실시예에 따른 반도체 장치의 구조를 나타내는 모식도이다. 본 실시예가 제 1 실시예와 다른 점은, 트랜지스터(T)의 고농도 불순물 영역(118)과 전기적으로 접속되는 플러그의 상부 형상이 다른 것에 있고, 그 밖의 구조는 기본적으로 제 1 실시예와 동일하므로, 도 24에서 도 3과 동일한 것에는 동일한 부호를 부여하고 있다.
본 실시예에서는, 도 24에 나타낸 바와 같이, 에칭 스토퍼막(122)의 위에 TEOS(산화실리콘)막(242)이 형성되어 있고, 그 위에 SiON막(125), TEOS막(126) 및 수소 배리어막(127)이 형성되어 있다. 플러그(241)는 TEOS막(242)의 상면으로부터 트랜지스터(T)의 고농도 불순물 영역(118)에 도달하는 콘택트홀 내에 W(텅스텐)를 충전해서 형성되어 있고, 이 플러그(241)의 두부(頭部)(에칭 스토퍼막(122)보다도 위의 부분)는, 다른 부분(축부(軸部))보다 큰 직경으로 형성되어 있다. 예를 들면, 축부의 직경은 0.55㎛, 두부의 직경은 0.7㎛이다.
본 실시예에서는, 제 1 실시예와 동일한 효과를 얻을 수 있는 것에 추가해서, 플러그(241)의 두부의 직경이 크게 형성되어 있으므로, 그 위에 형성되는 플러그(134)와의 사이에 위치 어긋남이 발생해도, 플러그(241, 134) 사이의 전기적 접 속을 양호한 상태로 유지할 수 있다.
이하, 본 실시예의 반도체 장치의 제조 방법을 세 가지 설명한다. 또한, 이하의 설명에서는, 본 발명을 플래너(planer)형 강유전체 커패시터를 가지는 FeRAM에 적용한 예에 대해서 설명하고 있다.
(제 1 제조 방법)
도 25 내지 도 30은 본 실시예의 반도체 장치의 제 1 제조 방법을 공정순으로 나타내는 단면도이다.
우선, 제 1 실시예와 동일한 방법에 의해, 도 25에 나타낸 바와 같이 반도체 기판(110)에 소자 분리막(111), p웰(112), 게이트 전극(114), 저농도 불순물 영역(116), 사이드월(117), 고농도 불순물 영역(118), 스토퍼층(120) 및 제 1 층간 절연막(121)을 형성한다. 그 후, CVD법에 의해 층간 절연막(121) 위에 에칭 스토퍼막(122)으로서 SiON막을 100nm의 두께로 형성하고, 또한 그 위에 CVD법에 의해 TEOS막(242)을 100nm의 두께로 형성한다.
이어서, 도 26에 나타낸 바와 같이 TEOS막(242) 위에 포토레지스트를 도포하고, 포토레지스터막(243)을 형성한다. 그리고, 이 포토레지스트막(243)을 노광 및 현상 처리해서, 소정의 영역에 개구부(243a)를 형성한다. 그 후, 포토레지스트막(243)을 마스크로 하여 TEOS막(242)을 에칭해서, 개구부(242a)를 형성한다.
이어서, 포토레지스트막(243)을 제거한 후, 도 27에 나타낸 바와 같이 반도체 기판(110)의 상측 전체면에 포토레지스트를 도포해서, 포토레지스트막(244)을 형성한다. 그리고, 이 포토레지스트막(244)을 노광 및 현상 처리해서 개구 부(244a)를 형성한다. 이 개구부(244a)는 TEOS막(242)의 개구부(242a)에 정합하는 위치에, 개구부(242a)보다도 약간 작은 직경으로 형성한다. 본 실시예에서는 개구부(242a)의 직경이 0.7㎛, 개구부(244a)의 직경은 0.55㎛로 한다. 또한, 여기에서는 베이스에 단차가 있으므로, 반사 방지막(BARC)을 도포한 후에 포토레지스트막을 형성한 편이 패턴을 정밀도 있게 잘 형성할 수 있다. 어느 쪽의 수법을 이용해도 된다.
이어서, 도 28에 나타낸 바와 같이, 포토레지스트막(244)을 마스크로 하여 에칭을 실시해서, 에칭 스토퍼막(122)의 상면으로부터 고농도 불순물 영역(118)(트랜지스터(T)의 소스/드레인)에 도달하는 콘택트홀(121a)을 형성한다. 여기에서는, 에칭 스토퍼막(122)의 상면으로부터 고농도 불순물 영역(118)에 도달하는 콘택트홀(121a)과 동시에, 에칭 스토퍼막(122)의 상면으로부터 주변 회로 형성 영역의 소자 분리막(111) 위의 게이트 전극(실리콘 배선)(114)에 도달하는 콘택트홀(121a)을 형성하고 있다.
이어서, 포토레지스트막(244)을 제거한 후, 반도체 기판(110)의 상측 전체면에, 예를 들면 PVD 법에 의해, 두께가 20nm인 Ti막과 두께가 50nm인 TiN막(모두 도시 생략)을 형성하고, 콘택트홀(121a)의 벽면을 이들 Ti막 및 TiN막으로 피복한다. 그 후, 반도체 기판(110)의 상측 전체면에 예를 들면 CVD법에 의해 W(텅스텐)를 퇴적시켜, TEOS막(242) 위에 W막을 형성하는 동시에, 콘택트홀(121a) 내에 W를 충전한다. 그리고, CMP법에 의해 TEOS막(242) 위의 W막, TiN막 및 Ti막을 제거한다. 이에 따라, 도 29에 나타낸 바와 같이, 콘택트홀(121a) 내에 W가 충전되어 이루어 지는 W 플러그(241)가 형성된다. 이 W 플러그(241)는 그 상부(두부)의 직경이 다른 부분(축부)의 직경보다도 큰 형상(리벳 형상)으로 된다. CMP 처리 후, 질소 및 산소를 포함하는 분위기 중에서 350℃의 온도에서 2분간 플라스마 어닐을 실시한다.
이어서, 도 30에 나타낸 바와 같이, 플라스마 CVD법에 의해, 반도체 기판(110)의 상측 전체면에 두께가 100nm인 SiON막(125)을 형성한다. 그 후, SiON막(125)의 위에, CVD법에 의해 TEOS막(126)을 100nm인 두께로 형성한다. 그리고, 질소 유량이 2리터/분, 온도가 650℃인 조건에서 30분간 가열하는 탈수 처리를 실시한다. 이어서, TEOS막(126)의 위에, PVD법에 의해 산화알루미늄(예를 들면, Al2O3)으로 이루어지는 수소 배리어막(127)을 형성한다. 그 후의 공정은 제 1 실시예와 동일하므로, 여기에서는 설명을 생략한다.
(제 2 제조 방법)
도 31 내지 도 36은 본 실시예의 반도체 장치의 제 2 제조 방법을 공정순으로 나타내는 단면도이다.
우선, 제 1 실시예와 동일한 방법에 의해, 도 31에 나타낸 바와 같이, 반도체 기판(110)에 소자 분리막(111), p웰(112), 게이트 전극(114), 저농도 불순물 영역(116), 사이드월(117), 고농도 불순물 영역(118), 스토퍼층(120) 및 제 1 층간 절연막(121) 등을 형성한다. 그 후, CVD법에 의해 층간 절연막(121) 위에 에칭 스토퍼막(122)으로서 SiON막을 100nm의 두께로 형성한다.
이어서, 도 32에 나타낸 바와 같이 에칭 스토퍼막(122)의 위에 포토레지스트를 도포해서 포토레지스트막(251)을 형성한다. 그리고, 이 포토레지스트막(251)을 노광 및 현상 처리해서, 소정의 영역에 직경이 0.55㎛인 개구부(251a)를 형성한다. 그 후, 포토레지스트막(251)을 마스크로 해서 에칭을 실시하고, 에칭 스토퍼막(122)의 상면으로부터 고농도 불순물 영역(118)에 도달하는 콘택트홀(121a)을 형성한다. 여기에서는, 에칭 스토퍼막(122)의 상면으로부터 고농도 불순물 영역(118)에 도달하는 콘택트홀(121a)과 동시에, 에칭 스토퍼막(122)의 상면으로부터 주변 회로 형성 영역의 소자 분리막(111) 위의 게이트 전극(실리콘 배선)(114)에 도달하는 콘택트홀(121a)을 형성하고 있다.
이어서, 포토레지스터막(251)을 제거한 후, 반도체 기판(110)의 상측 전체면에, 예를 들면 PVD법에 의해, 두께가 20㎚인 Ti막과 두께가 50㎚인 TiN막(모두 도시 생략)을 형성하고, 콘택트홀(121a)의 벽면을 이들 Ti막 및 TiN막으로 피복한다. 그 후, 반도체 기판(110)의 상측 전체면에 예를 들면 CVD법에 의해 W(텅스텐)를 퇴적시켜, 에칭 스토퍼막(122) 위에 W막을 형성하는 동시에, 콘택트홀(121a) 내에 W를 충전한다. 그리고, CMP법에 의해 에칭 스토퍼막(122) 위의 W막, TiN막 및 Ti막을 제거한다. 이에 따라, 도 33에 나타낸 바와 같이, 콘택트홀(121a) 내에 W가 충전되어 이루어지는 W 플러그(241)(다만, 두부의 부분을 제외함)가 형성된다.
이어서, 도 34에 나타낸 바와 같이, CVD법에 의해, 반도체 기판(110)의 상측 전체면에 TEOS막(242)을 100㎚의 두께로 형성한다. 그리고, 이 TEOS막(242)의 위에 포토레지스트막(252)을 형성하고, 이 포토레지스트막(252)을 노광 및 현상 처리 해서, W 플러그(241)에 정합하는 위치에, 직경이 0.7㎛인 개구부(252a)를 형성한다. 그 후, 포토레지스트막(252)을 마스크로 해서 TEOS막(242)을 에칭해서, W 플러그(241)가 노출하는 개구부(242a)를 형성한다. 그 후, 포토레지스트막(252)을 제거한다.
이어서, 반도체 기판(110)의 상측 전체면에 두께가 20㎚인 Ti막과 두께가 50㎚인 TiN막(모두 도시 생략)을 형성한다. 그 후, 반도체 기판(110)의 상측 전체면에 CVD법에 의해 W(텅스텐)를 퇴적시켜, TEOS막(242) 위에 W막을 형성하는 동시에, 개구부(242a) 내에 W를 충전한다. 그리고, CMP법에 의해 TEOS막(242) 위의 W막, TiN막 및 Ti막을 제거한다. 이에 따라, 도 35에 나타낸 바와 같이, W 플러그(241)의 두부가 형성되고, W 플러그(241)의 형상이 리벳 형상으로 된다. 그 후, 질소 및 산소를 포함하는 분위기 중에서 350℃의 온도에서 2분간 플라스마 어닐을 실시한다.
이어서, 도 36에 나타낸 바와 같이, 플라스마 CVD법에 의해, 반도체 기판(110)의 상측 전체면에 두께가 100㎚인 SiON막(125)을 형성한다. 그 후, SiON(125)의 위에, CVD법에 의해 TEOS막(126)을 100㎚의 두께로 형성한다. 그리고, 질소 유량이 2리터/분, 온도가 650℃인 조건에서 30분간 가열하는 탈수 처리를 실시한다. 이어서, TEOS막(126)의 위에, PVD법에 의해 산화 알루미늄(예를 들면, Al2O3)으로 이루어지는 수소 배리어막(127)을 형성한다. 그 후의 공정은 제 1 실시예와 동일하므로, 여기에서는 설명을 생략한다.
(제 3 제조 방법)
도 37 내지 도 42는, 본 실시예의 반도체 장치의 제 3 제조 방법을 공정순으로 나타내는 단면도이다. 또한, 여기에서는, TEOS막(242)을 대신해서, SiON, SiN 또는 산화알루미늄으로 이루어지는 절연막을 형성하고 있다.
우선, 제 1 실시예와 동일한 방법에 의해, 도 37에 나타낸 바와 같이, 반도체 기판(110)에 소자 분리막(111), p웰(112), 게이트 전극(114), 저농도 불순물 영역(116), 사이드월(117), 고농도 불순물 영역(118), 스토퍼층(120) 및 제 1 층간 절연막(121) 등을 형성한다. 그 후, CVD법에 의해 층간 절연막(121)의 위에 에칭 스토퍼막(122)으로서 SiON막을 100nm의 두께로 형성한다.
이어서, 도 38에 나타낸 바와 같이, 에칭 스토퍼막(122) 위에 포토레지스트막(261)을 노광 및 현상 처리해서, 소정의 영역에 직경이 0.55㎛인 개구부(261a)를 형성한다. 그리고, 이 포토레지스트막(261)을 마스크로 하여 에칭을 실시해서, 에칭 스토퍼막(122)의 상면으로부터 고농도 불순물 영역(118)에 도달하는 콘택트홀(121a)을 형성한다. 여기에서는, 에칭 스토퍼막(122)의 상면으로부터 고농도 불순물 영역(118)에 도달하는 콘택트홀(121a)과 동시에, 에칭 스토퍼막(122)의 상면으로부터 주변 회로 형성 영역의 소자 분리막(111) 위의 게이트 전극(실리콘 배선)(114)에 도달하는 콘택트홀(121a)을 형성하고 있다.
이어서, 포토레지스트막(261)을 제거한 후, 반도체 기판(110)의 상측 전체면에, 예를 들면 PVD법에 의해, 두께가 20nm인 Ti막과 두께가 50nm인 TiN막(모두 도시 생략)을 형성해서, 콘택트홀(121a)의 벽면을 이들 Ti막 및 TiN막으로 피복한다. 그 후, 반도체 기판(110)의 상측 전체면에 예를 들면 CVD법에 의해 W(텅스텐)를 퇴적시켜, 에칭 스토퍼막(122) 위에 W막을 형성하는 동시에, 콘택트홀(121a) 내에 W를 충전한다. 그리고, CMP법에 의해 에칭 스토퍼막(122) 위의 W막, TiN막 및 Ti막을 제거한다. 이에 따라, 도 39에 나타낸 바와 같이, 콘택트홀(121) 내에 W가 충전되어 이루어지는 W 플러그(241)(다만, 두부의 부분을 제외함)가 형성된다.
이어서, 반도체 기판(110)의 상측 전체면에, 예를 들면 PVD법에 의해 TiN막(도시 생략)을 50㎚의 두께로 형성한다. 그 후, 도 40에 나타낸 바와 같이 반도체 기판(110)의 상측 전체면에, 예를 들면 CVD법에 의해 W(텅스텐)막(262)을 200㎚의 두께로 형성한다. 그리고, W막(262) 위에 포토레지스트를 도포하고, 노광 및 현상 처리를 실시해서, W막(262) 위의 소정의 영역을 덮는 포토레지스트막(263)을 형성한다. 이 포토레지스트막(263)은, W 플러그(241)의 위쪽에 지름이 0.7㎛의 크기로 형성된다.
이어서, 포토레지스트막(263)을 마스크로 해서 W막(262)을 에칭한다. 이에 따라, 도 41에 나타낸 바와 같이, W 플러그(241)의 두부가 형성되고, W 플러그의 형상이 리벳 형상으로 된다. 그 후, 포토레지스트막(263)을 제거한다.
이어서, 반도체 기판(110)의 상측 전체면에, W 플러그의 산화를 방지하기 위한 절연막(264)을 형성한다. 절연막(264)은 SiON, SiN 또는 산화알루미늄(Al2O3 등)에 의해 형성된다. 여기에서는, 절연막(264)을 산화알루미늄에 의해 형성하는 것으로 한다. 반도체 기판(100)의 상측 전체면에 절연막(264)을 형성한 후, W 플 러그(241)가 노출할 때까지 절연막(264)을 연마하고, 표면을 평탄화한다.
이어서, 도 42에 나타낸 바와 같이, 플라스마 CVD법에 의해, 반도체 기판(110)의 상측 전체면에 두께가 100㎚인 SiON막(125)을 형성한다. 그 후, SiON막(125)의 위에, CVD법에 의해 TEOS막(126)을 100nm의 두께로 형성한다. 그리고, 질소 유량이 2리터/분, 온도가 650℃인 조건에서, 30분간 가열하는 탈수 처리를 실시한다. 이어서, TEOS막(126)의 위에, PVD법에 의해, 산화알루미늄(예를 들면 Al2O3)으로 이루어지는 수소 배리어막(127)을 형성한다. 그 후의 공정은 제 1 실시예와 동일하므로, 여기에서는 설명을 생략한다.
(제 5 실시예)
도 43은 본 발명의 제 5 실시예에 따른 반도체 장치의 구조를 나타내는 모식도이다. 본 실시예가 제 4 실시예와 다른 점은, 에칭 스토퍼막(122)의 위에 SiON막(271)이 형성되어 있는 것에 있고, 그 밖의 구성은 기본적으로 제 4 실시예와 동일하므로, 도 43에서 도 24와 동일한 것에는 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
본 실시예에서는, 에칭 스토퍼막(122)을 형성한 후, 에칭 스토퍼막(122) 위에 SiON막(271)을 형성한다. 그리고, 이 SiON막(271)을 포토리소그래피법 및 에칭법에 의해 가공해서, 소정의 영역에 에칭 스토퍼막(122)을 노출하는 개구부를 형성한다. 그 후, 포토리소그래피법 및 에칭법에 의해, 개구부에 노출한 에칭 스토퍼막(122)의 상면으로부터 고농도 불순물 영역(118)에 도달하는 콘택트홀을 형성한 다.
이어서, 반도체 기판(110)의 상측 전체면에 TiN막 및 Ti막을 형성해서 콘택트홀의 벽면을 이들 TiN막 및 Ti막으로 피복한 후, 반도체 기판(110)의 상측 전체면에 W(텅스텐)를 퇴적시키고, 콘택트홀 내에 W를 매립한다. 그 후, CMP법에 의해, 에칭 스토퍼막(122)이 노출될 때까지 연마한다. 이렇게 해서, 상부가 폭이 넓은 리벳 형상의 W 플러그(241)가 형성된다.
그 후의 공정은 제 4 실시예와 동일하므로, 여기에서는 설명을 생략한다. 본 실시예에서도, 제 4 실시예와 동일한 효과를 얻을 수 있다.
또한, 본 실시예의 반도체 장치를, 제 4 실시예에서 설명한 제 2 제조 방법 또는 제 3 제조 방법에 의해 형성하는 것도 가능하다.
(제 6 실시예)
도 44는 본 발명의 제 6 실시예에 따른 반도체 장치의 구조를 나타내는 모식도이다. 본 실시예가 제 1 실시예와 다른 점은, 에칭 스토퍼막이 강유전체 커패시터(131)의 상측에 배치되어 있는 것에 있고, 그 밖의 구성은 기본적으로 제 1 실시예와 동일하므로, 도 44에서 도 3과 동일한 것에는 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
도 44에 나타낸 바와 같이, 본 실시예에서는, 제 1 실시예와 동일한 방법에 의해, 반도체 기판(110)에 소자 분리막(111), 트랜지스터(T), 스토퍼층(120) 및 제 1 층간 절연막(121)을 형성한다. 그 후, 층간 절연막(121)의 상면을 CMP법에 의해 평탄화한 후, TEOS막(126) 및 수소 배리어막(127)을 형성한다.
이어서, 수소 배리어막(127)의 위에, 하부 전극(128a), 강유전체막(129) 및 상부 전극(130a)에 의해 구성되는 강유전체 커패시터(131)를 형성한다. 그 후, 필요에 따라, 반도체 기판(110)의 상측 전체면에 산화알루미늄(Al2O3)막(도시 생략)을 형성하고, 이 산화알루미늄막에 의해 강유전체 커패시터(131)를 덮는다.
이어서, 반도체 기판(110)의 상측 전체면에 TEOS-NSG로 이루어지는 층간 절연막(311)을 형성한다. 그 후, 층간 절연막(311)의 표면을 CMP법에 의해 연마하고 평탄화한다. 그리고, 이 층간 절연막(311)의 위에, SiON으로 이루어지는 에칭 스토퍼막(312)을 예를 들면 100㎚의 두께로 형성한다.
이어서, 에칭 스토퍼막(312)의 위에 포토레지스트막을 형성하고, 이 포토레지스트막을 노광 및 현상 처리해서, 소정의 위치에 개구부를 형성한다. 그 후, 이 포토레지스트막을 마스크로 해서 에칭을 실시하고, 에칭 스토퍼막(312)의 표면으로부터 고농도 불순물층(118)에 도달하는 콘택트홀을 형성한다. 이어서, 이 콘택트홀의 벽면을 Ti막 및 TiN막에 의해 피복한 후, 콘택트홀 내에 W(텅스텐)를 충전해서, 고농도 불순물 영역(118)에 전기적으로 접속한 플러그(313)를 형성한다. 그 후, 플라스마 CVD법에 의해, 에칭 스토퍼막(312)의 위에, TEOS-NSG로 이루어지는 층간 절연막(314)을 형성한다.
이어서, 포토리소그래피법 및 에칭법을 이용해서, 층간 절연막(314)의 상면으로부터 플러그(313)에 도달하는 콘택트홀을 형성하고, 이 콘택트홀 내에 W(텅스텐)를 충전해서, 플러그(313)와 전기적으로 접속하는 플러그(315)를 형성한다. 그 후, 기판(110)의 상측 전체면에, 배리어 메탈로서 TiN막(도시 생략)을 형성한다.
이어서, 포토리소그래피법 및 에칭법에 의해, 층간 절연막(314)의 상면으로부터 강유전체 커패시터(131)의 상부 전극(130a) 및 하부 전극(128a)에 도달하는 콘택트홀을 각각 형성한다. 그 후, 반도체 기판(110)의 상측 전체면에 알루미늄(알루미늄 합금)막을 형성하는 동시에, 콘택트 홀 내에 알루미늄을 매립한다. 그리고, 포토리소그래피법 및 에칭법에 의해 알루미늄막을 패터닝하고, 제 1 배선층의 배선(138)을 형성한다.
그 후의 공정은 제 1 실시예와 동일하므로, 여기에서는 설명을 생략한다. 본 실시예에서도, 제 1 실시예와 동일한 효과를 얻을 수 있다.
도 45는 제 6 실시예의 변형예를 나타내는 모식도이다. 이 도 45에 나타낸 바와 같이 에칭 스토퍼막(312)의 아래에 캡층(351)으로서 두께가 50~100nm인 산화막을 형성해도 된다. 강유전체 커패시터(131) 위에 형성된 층간 절연막(311)을 CMP법에 의해 연마하면, 층간 절연막(311)에 보이드(공간)가 발생하고, 이 공간 내에 수분 또는 수소가 침입해서 강유전체 커패시터(131)의 특성이 열화하는 원인으로 되는 경우가 있다. 도 45에 나타낸 바와 같이, 층간 절연막(311)의 위에 캡층(351)을 형성하고 보이드를 메운 후에 에칭 스토퍼막(312)을 형성함으로써, 강유전체 커패시터(131)의 특성 열화를 보다 확실하게 방지할 수 있다.
또한, 에칭 스토퍼막(312)의 위쪽에, 수소 배리어막(도시 생략)을 형성해도 된다. 이에 따라, 강유전체 커패시터(131)로의 수분 및 수소의 침입을 더 확실하게 방지할 수 있고, 강유전체 커패시터(131)의 특성 열화를 보다 확실하게 방지할 수 있다.
(제 7 실시예)
도 46은 본 발명의 제 7 실시예에 따른 반도체 장치의 구조를 나타내는 모식도이다. 본 실시예가 제 6 실시예와 다른 점은, 에칭 스토퍼막(312)의 위에 TEOS(산화 실리콘)막(321)이 형성되어 있는 것에 있고, 그 밖의 구성은 기본적으로 제 6 실시예와 동일하므로, 도 46에서 도 44와 동일한 것에는 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
본 실시예에서는, 에칭 스토퍼막(312)을 형성한 후, CVD법에 의해 에칭 스토퍼막(312) 위에 TEOS막(321)을 예를 들면 100㎚의 두께로 형성한다. 그 후, 포토리소그래피법 및 에칭법에 의해, TEOS막(321)의 상면으로부터 고농도 불순물 영역(118)에 도달하는 콘택트홀을 형성하고, 이 콘택트홀 내에 W(텅스텐)를 충전해서 플러그(313)를 형성한다.
이어서, 플라스마 CVD법에 의해, 반도체 기판(110)의 상측 전체면에 TEOS-NSG로 이루어지는 층간 절연막(314)을 형성한다. 그 후, 포토리소그래피법 및 에칭법을 이용해서, 층간 절연막(314)의 상면으로부터 플러그(313)에 도달하는 콘택트홀을 형성하고, 이 콘택트홀 내에 W(텅스텐)를 충전해서, 플러그(313)와 전기적으로 접속하는 플러그(315)를 형성한다.
이어서, 포토리소그래피법 및 에칭법에 의해, 층간 절연막(314)의 상면으로부터 강유전체 커패시터(131)의 상부 전극(130a) 및 하부 전극(128a)에 도달하는 콘택트홀을 각각 형성한다. 그 후, 반도체 기판(110)의 상측 전체면에 알루미늄 (알루미늄 합금)막을 형성하는 동시에, 콘택트홀 내에 알루미늄을 매립한다. 그리고, 포토리소그래피법 및 에칭법에 의해 알루미늄막을 패터닝해서, 제 1 배선층의 배선(138)을 형성한다.
그 후의 공정은 제 1 실시예와 동일하므로, 여기에서는 설명을 생략한다. 본 실시예에서도, 제 1 실시예와 동일한 효과를 얻을 수 있다.
도 47은 제 7 실시예의 변형예를 나타내는 모식도이다. 이 도 47에 나타낸 바와 같이, 에칭 스토퍼막(312)의 아래에 캡층(351)으로서 두께가 50~100㎚인 산화막을 형성해도 된다. 이에 따라, CMP 처리시에 발생한 층간 절연막(311)의 보이드를 메울 수 있고, 강유전체 커패시터(131)의 특성 열화를 보다 확실하게 방지할 수 있다.
또한, 에칭 스토퍼막(312)의 위쪽에, 수소 배리어막(도시 생략)을 형성해도 된다. 이에 따라, 강유전체 커패시터(131)로의 수분 및 수소의 침입을 보다 확실하게 방지할 수 있고, 강유전체 커패시터(131)의 특성 열화를 보다 확실하게 방지할 수 있다.
(제 8 실시예)
도 48은 본 발명의 제 8 실시예에 따른 반도체 장치의 구조를 나타내는 모식도이다. 본 실시예가 제 6 실시예와 다른 점은, 에칭 스토퍼막(312)의 위에 SiON으로 이루어지는 수분 배리어막(322)이 형성되어 있는 것에 있고, 그 밖의 구성은 기본적으로 제 6 실시예와 동일하므로, 도 48에서 도 44와 동일한 것에는 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
본 실시예에서는, 에칭 스토퍼막(312) 및 W 플러그(313)를 형성한 후, 플라스마 CVD법에 의해 에칭 스토퍼막(312)의 위에 SiON막(322)을, 예를 들면 100㎚의 두께로 형성한다. 그 후, 플라스마 CVD법에 의해, SiON막(322)의 위에 TEOS-NSG로 이루어지는 층간 절연막(314)을 형성한다.
이어서, 포토리소그래피법 및 에칭법을 이용해서, 층간 절연막(314)의 상면으로부터 플러그(313)에 도달하는 콘택트홀을 형성하고, 이 콘택트홀 내에 W(텅스텐)를 충전해서, 플러그(313)와 전기적으로 접속하는 플러그(315)를 형성한다. 그 후, 기판의(110)의 상측 전체면에, 배리어 메탈로서 TiN막(도시 생략)을 형성한다.
이어서, 포토리소그래피법 및 에칭법에 의해, 층간 절연막(314)의 상면으로부터 강유전체 커패시터(131)의 상부 전극(130a) 및 하부 전극(128a)에 도달하는 콘택트홀을 각각 형성한다. 그 후, 반도체 기판(110)의 상측 전체면에 알루미늄(알루미늄 합금)막을 형성하는 동시에, 콘택트홀 내에 알루미늄을 매립한다. 그리고, 포토리소그래피법 및 에칭법에 의해 알루미늄막을 패터닝해서, 제 1 배선층의 배선(138)을 형성한다.
그 후의 공정은 제 1 실시예와 동일하므로, 여기에서는 설명을 생략한다. 본 실시예에서도, 제 1 실시예와 동일한 효과를 얻을 수 있다.
도 49는 제 8 실시예의 변형예를 나타내는 모식도이다. 이 도 49에 나타낸 바와 같이, 에칭 스토퍼막(312)의 아래에 캡층(351)으로서 두께가 50~100㎚인 산화막을 형성해도 된다. 이에 따라, CMP 처리시에 발생한 층간 절연막(311)의 보이드를 메울 수 있고, 강유전체 커패시터(131)의 특성 열화를 보다 확실하게 방지할 수 있다.
또한, 에칭 스토퍼막(312)의 위쪽에, 수소 배리어막(도시 생략)을 형성해도 된다. 이에 따라, 강유전체 커패시터(131)로의 수분 및 수소의 침입을 더 확실하게 방지할 수 있고, 강유전체 커패시터(131)의 특성 열화를 보다 확실하게 방지할 수 있다.
(제 9 실시예)
도 50은 본 발명의 제 9 실시예에 따른 반도체 장치의 구조를 나타내는 모식도이다. 본 실시예가 제 6 실시예와 다른 점은, 고농도 불순물 영역(118)에 접속된 플러그의 단면 형상이 다른 것에 있고, 그 밖의 구성은 기본적으로 제 6 실시예와 동일하므로, 도 50에서 도 44와 동일한 것에는 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
본 실시예에서는, 에칭 스토퍼막(312)을 형성한 후, 에칭 스토퍼막(312)의 위에 TEOS막(331)을 형성한다. 그리고, 예를 들면 도 26 내지 도 28에 나타내는 방법을 이용해서 TEOS막(311)에 개구부를 형성하고, 그 개구부의 내측에 노출한 에칭 스토퍼막(312)의 상면으로부터 고농도 불순물 영역(118)에 도달하는 콘택트홀을 형성하고, 그 콘택트홀 내에 W(텅스텐)를 충전해서, 상부의 직경이 다른 부분의 직경보다 큰 리벳 형상의 W 플러그(332)를 형성한다.
이어서, 플라스마 CVD법에 의해, TEOS막(331)의 위에 TEOS-NSG로 이루어지는 층간 절연막(314)을 형성한다. 그리고, 이 층간 절연막(314)의 상면으로부터 플러그(313)에 도달하는 콘택트홀을 형성하고, 이 콘택트홀 내에 W(텅스텐)를 충전해 서, 플러그(313)와 전기적으로 접속하는 플러그(315)를 형성한다.
이어서, 포토리소그래피법 및 에칭법에 의해, 층간 절연막(314)의 상면으로부터 강유전체 커패시터(131)의 상부 전극(130a) 및 하부 전극(128a)에 도달하는 콘택트홀을 각각 형성한다. 그리고, 반도체 기판(110)의 상측 전체면에 알루미늄(알루미늄 합금)막을 형성하는 동시에, 콘택트홀 내에 알루미늄을 매립한다. 그 후, 포토리소그래피법 및 에칭법에 의해 알루미늄막을 패터닝하고, 제 1 배선층의 배선(138)을 형성한다.
그 후의 공정은 제 1 실시예와 동일하므로, 여기에서는 설명을 생략한다. 본 실시예에서도, 제 1 실시예와 동일한 효과를 얻을 수 있다. 또한, 리벳 형상의 W 플러그(332)는 제 4 실시예에서 설명한 제 2 제조 방법 또는 제 3 제조 방법에 의해 형성해도 된다.
도 51은 제 9 실시예의 변형예를 나타내는 모식도이다. 이 도 51에 나타낸 바와 같이, 에칭 스토퍼막(312)의 아래에 캡층(351)으로서 두께가 50~100㎚인 산화막을 형성해도 된다. 이에 따라, CMP 처리시에 발생한 층간 절연막(311)의 보이드를 메울 수 있고, 강유전체 커패시터(131)의 특성 열화를 보다 확실하게 방지할 수 있다.
또한, 에칭 스토퍼막(312)의 위쪽에, 수소 배리어막(도시 생략)을 형성해도 된다. 이에 따라, 강유전체 커패시터(131)로의 수분 및 수소의 침입을 더 확실하게 방지할 수 있고, 강유전체 커패시터(131)의 특성 열화를 보다 확실하게 방지할 수 있다.
(제 10 실시예)
도 52는 본 발명의 제 10 실시예에 따른 반도체 장치의 구조를 나타내는 모식도이다. 본 실시예가 제 9 실시예와 다른 점은, 에칭 스토퍼막(312)의 위에 SiON막(341)이 형성되어 있는 것에 있고, 그 밖의 구성은 기본적으로 제 9 실시예와 동일하므로, 도 52에서 도 50과 동일한 것에는 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
본 실시예에서는, 에칭 스토퍼막(312)을 형성한 후, 에칭 스토퍼막(312) 위에 SiON막(341)을 형성한다. 그리고, 이 SiON막(341)을 포토리소그래피법 및 에칭법에 의해 가공해서, 소정의 영역에 에칭 스토퍼막(312)을 노출하는 개구부를 형성한다. 그 후, 포토리소그래피법 및 에칭법에 의해, 개구부에 노출한 에칭 스토퍼막(312)의 상면으로부터 고농도 불순물 영역(118)에 도달하는 콘택트홀을 형성한다. 그리고, 이 콘택트홀 내에 W(텅스텐)를 충전해서, 상부의 직경이 다른 부분의 직경보다도 큰 리벳 형상의 W 플러그(332)를 형성한다.
이어서, 플라스마 CVD법에 의해, SiON막(341)의 위에 TEOS-NSG로 이루어지는 층간 절연막(314)을 형성한다. 그리고, 이 층간 절연막(314)의 상면으로부터 플러그(332)에 도달하는 콘택트홀을 형성하고, 이 콘택트홀 내에 W(텅스텐)를 충전해서, 플러그(332)와 전기적으로 접속하는 플러그(315)를 형성한다.
이어서, 포토리소그래피법 및 에칭법에 의해, 층간 절연막(314)의 상면으로부터 강유전체 커패시터(131)의 상부 전극(130a) 및 하부 전극(128a)에 도달하는 콘택트홀을 각각 형성한다. 그리고, 반도체 기판(110)의 상측 전체면에 알루미늄 (알루미늄 합금)막을 형성하는 동시에, 콘택트홀 내에 알루미늄을 매립한다. 그 후, 포토리소그래피법 및 에칭법에 의해 알루미늄막을 패터닝해서, 제 1 배선층의 배선(138)을 형성한다.
그 후의 공정은 제 1 실시예와 동일하므로, 여기에서는 설명을 생략한다. 본 실시예에서도, 제 1 실시예와 동일한 효과를 얻을 수 있다.
도 53은 제 10 실시예의 변형예를 나타내는 모식도이다. 이 도 53에 나타낸 바와 같이, 에칭 스토퍼막(312)의 아래에 캡층(351)으로서 두께가 50~100nm인 산화막을 형성해도 된다. 이에 따라, CMP 처리시에 발생한 층간 절연막(311)의 보이드를 메울 수 있고, 강유전체 커패시터(131)의 특성 열화를 보다 확실하게 방지할 수 있다.
또한, 에칭 스토퍼막(312)의 위쪽에, 수소 배리어막(도시 생략)을 형성해도 된다. 이에 따라, 강유전체 커패시터(131)로의 수분 및 수소의 침입을 더 확실하게 방지할 수 있고, 강유전체 커패시터(131)의 특성 열화를 보다 확실하게 방지할 수 있다.
(그 밖의 실시예)
상기 실시예에서는 모두 수소 배리어막(수소 배리어막(127, 134)), SiON막(SiON막(125, 135, 221, 271, 322, 341)) 및 에칭 스토퍼막(에칭 스토퍼막(122, 312))을 절단하는 공정이 없고, 이들 막이 반도체 기판의 상측 전체면에 형성되어 있는 것으로 하고 있다. 그러나, 도 54에 나타낸 바와 같이, 이들 막을 반도체 기판 위의 일부에만 배치해도 되고, 도 54는, 반도체 기판의 1칩 만큼의 칩 형성 영 역(410)을 나타내는 상면도이고, 411은 메모리 셀 형성 영역, 412는 주변 회로 영역, 413은 단자 형성 영역을 나타내고 있다. 이 도 54에서는 도면 중 메쉬(mesh)로 표시한 부분, 즉 메모리 셀 형성 영역(411)에만 수소 배리어 막, SiON막 및 에칭 스토퍼막을 형성한 예를 나타내고 있다.
또한, 도 55에 나타낸 바와 같이, 스크라이브 영역(420)에는 수소 배리어 막, SiON막 및 에칭 스토퍼막이 존재하지 않도록 해도 된다. 즉, CVD법 등에 의해 반도체 기판의 상측 전체면에 이들 막을 형성한 후, 에칭에 의해 스크라이브 영역(420)의 막을 제거해도 된다.
또한, 상술한 실시예에서는 모두 본 발명을 플래너형 강유전체 커패시터를 가지는 FeRAM에 적용한 경우에 대해서 설명했지만, 본 발명을 스택형 커패시터를 가지는 FeRAM에 적용할 수 있는 것은 물론이다.
Claims (25)
- 반도체 기판과,상기 반도체 기판에 형성된 트랜지스터와,상기 반도체 기판의 위에 형성되고 상기 트랜지스터를 덮는 제 1 절연막과,상기 제 1 절연막의 위에 형성되며, 수분 및 수소에 대한 배리어성을 갖는 에칭 스토퍼막과,상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터를 구성하는 불순물 영역에 도달하는 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 1 플러그와,상기 에칭 스토퍼막의 위에 형성된 강유전체 커패시터와,상기 에칭 스토퍼막의 위에 형성되고 상기 강유전체 커패시터의 위를 덮는 제 2 절연막과,상기 제 2 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 2 플러그를 가지는 것을 특징으로 하는 반도체 장치.
- 반도체 기판에 트랜지스터를 형성하는 공정과,상기 반도체 기판의 위에 상기 트랜지스터를 피복하는 제 1 절연막을 형성하는 공정과,상기 제 1 절연막의 위에 수분 및 수소에 대한 배리어성을 갖는 에칭 스토퍼막을 형성하는 공정과,상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터를 구성하는 불순물 영역에 도달하는 제 1 콘택트홀을 형성하는 공정과,상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 제 1 플러그를 형성하는 공정과,상기 에칭 스토퍼막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과,상기 에칭 스토퍼막의 위에 상기 강유전체 커패시터를 피복하는 제 2 절연막을 형성하는 공정과,상기 제 2 절연막의 상면으로부터 상기 제 1 트랜지스터에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과,상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판과,상기 반도체 기판에 형성된 트랜지스터와,상기 반도체 기판의 위에 형성되고 상기 트랜지스터를 덮는 제 1 절연막과,상기 제 1 절연막의 위에 형성되며, 수분 및 수소에 대한 배리어성을 갖는 에칭 스토퍼막과,상기 에칭 스토퍼막의 위에 형성된 제 2 절연막과,상기 제 2 절연막의 상면으로부터 상기 트랜지스터를 구성하는 불순물 영역에 도달하는 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 1 플러그와,상기 제 2 절연막의 위에 형성된 강유전체 커패시터와,상기 제 2 절연막의 위에 형성되고 상기 강유전체 커패시터를 덮는 제 3 절연막과,상기 제 3 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 2 플러그를 가지는 것을 특징으로 하는 반도체 장치.
- 반도체 기판에 트랜지스터를 형성하는 공정과,상기 반도체 기판의 위에 상기 트랜지스터를 덮는 제 1 절연막을 형성하는 공정과,상기 제 1 절연막의 위에 수분 및 수소에 대한 배리어성을 갖는 에칭 스토퍼막을 형성하는 공정과,상기 에칭 스토퍼막의 위에 제 2 절연막을 형성하는 공정과,상기 제 2 절연막의 상면으로부터 상기 트랜지스터를 구성하는 불순물 영역에 도달하는 제 1 콘택트홀을 형성하는 공정과,상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 제 1 플러그를 형성하는 공정과,상기 제 2 절연막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과,상기 제 2 절연막의 위에 상기 강유전체 커패시터를 덮는 제 3 절연막을 형성하는 공정과,상기 제 3 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과,상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판과,상기 반도체 기판에 형성된 트랜지스터와,상기 반도체 기판의 위에 형성되고 상기 트랜지스터를 덮는 제 1 절연막과,상기 제 1 절연막의 위에 형성된 에칭 스토퍼막과,상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀과,상기 에칭 스토퍼막의 위에 형성되고, 상기 제 1 콘택트홀에 정합하는 위치에 상기 제 1 콘택트홀보다도 큰 직경의 개구부를 가지는 제 2 절연막과,상기 제 1 콘택트홀 내 및 상기 개구부 내에 도전체 재료를 충전해서 형성된 제 1 플러그와,상기 제 2 절연막의 위에 형성된 강유전체 커패시터와,상기 제 2 절연막의 위에 형성되고 상기 강유전체 커패시터를 덮는 제 3 절연막과,상기 제 3 절연막 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀과,상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 2 플러그를 가지는 것을 특징으로 하는 반도체 장치.
- 반도체 기판에 트랜지스터를 형성하는 공정과,상기 반도체 기판의 위에 상기 트랜지스터를 덮는 제 1 절연막을 형성하는 공정과,상기 제 1 절연막의 위에 에칭 스토퍼막을 형성하는 공정과,상기 에칭 스토퍼막의 위에 제 2 절연막을 형성하는 공정과,상기 제 2 절연막에 상기 에칭 스토퍼막을 노출하는 개구부를 형성하는 공정과,상기 개구부의 내측에, 상기 개구부의 직경보다도 작은 직경으로, 상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀을 형성하는 공정과,상기 제 1 콘택트홀 내 및 상기 개구부 내에 도전체 재료를 충전해서 제 1 플러그를 형성하는 공정과,상기 제 2 절연막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과,상기 제 2 절연막의 위에 상기 강유전체 커패시터를 덮는 제 3 절연막을 형성하는 공정과,상기 제 3 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과,상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판에 트랜지스터를 형성하는 공정과,상기 반도체 기판의 위에 상기 트랜지스터를 덮는 제 1 절연막을 형성하는 공정과,상기 제 1 절연막의 위에 에칭 스토퍼막을 형성하는 공정과,상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀을 형성하는 공정과,상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 플러그 축부(軸部)를 형성하는 공정과,상기 에칭 스토퍼막의 위에 제 2 절연막을 형성하는 공정과,상기 제 2 절연막을 에칭해서, 상기 플러그 축부를 노출하는 개구부를 상기 플러그 축부보다도 큰 직경으로 형성하는 공정과,상기 개구부에 도전체 재료를 충전해서, 상기 플러그 축부와 일체가 되어 제 1 플러그를 구성하는 플러그 두부(頭部)를 형성하는 공정과,상기 제 2 절연막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과,상기 제 2 절연막의 위에 상기 강유전체 커패시터를 덮는 제 3 절연막을 형성하는 공정과,상기 제 3 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과,상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판에 트랜지스터를 형성하는 공정과,상기 반도체 기판의 위에 상기 트랜지스터를 덮는 제 1 절연막을 형성하는 공정과,상기 제 1 절연막의 위에 에칭 스토퍼막을 형성하는 공정과,상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀을 형성하는 공정과,상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 플러그 축부를 형성하는 공정과,상기 에칭 스토퍼막 및 상기 트랜지스터 축부의 위에 도전체막을 형성하는 공정과,상기 도전체막을 패터닝해서, 상기 플러그 축부보다도 직경이 크고, 상기 플러그 축부와 일체가 되어 제 1 플러그를 구성하는 플러그 두부를 형성하는 공정과,상기 반도체 기판의 상측 전체면에 제 2 절연막을 형성하는 공정과,상기 제 2 절연막을 연마해서 상기 제 1 플러그를 노출시키는 공정과,상기 제 2 절연막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과,상기 제 2 절연막의 위에 상기 강유전체 커패시터를 덮는 제 3 절연막을 형성하는 공정과,상기 제 3 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과,상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판과,상기 반도체 기판의 위에 형성된 트랜지스터와,상기 반도체 기판의 위에 형성되고 상기 트랜지스터를 덮는 제 1 절연막과,상기 제 1 절연막의 위에 형성된 강유전체 커패시터와,상기 제 1 절연막의 위에 형성되고 상기 강유전체 커패시터를 덮는 제 2 절연막과,상기 제 2 절연막의 위에 형성되며, 수분 및 수소에 대한 배리어성을 갖는 에칭 스토퍼막과,상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀과,상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 1 플러그와,상기 에칭 스토퍼막의 위에 형성된 제 3 절연막과,상기 제 3 절연막 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀과,상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 2 플러그를 가지는 것을 특징으로 하는 반도체 장치.
- 반도체 기판에 트랜지스터를 형성하는 공정과,상기 반도체 기판의 위에 상기 트랜지스터를 덮는 제 1 절연막을 형성하는 공정과,상기 제 1 절연막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과,상기 제 1 절연막의 위에 상기 강유전체 커패시터를 덮는 제 2 절연막을 형성하는 공정과,상기 제 2 절연막의 위에 수분 및 수소에 대한 배리어성을 갖는 에칭 스토퍼막을 형성하는 공정과,상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀을 형성하는 공정과,상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 제 1 플러그를 형성하는 공정과,상기 에칭 스토퍼막의 위에 제 3 절연막을 형성하는 공정과,상기 제 3 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과,상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판과,상기 반도체 기판에 형성된 트랜지스터와,상기 반도체 기판의 위에 형성되고 상기 트랜지스터를 덮는 제 1 절연막과,상기 제 1 절연막의 위에 형성된 강유전체 커패시터와,상기 제 1 절연막의 위에 형성되고 상기 강유전체 커패시터를 덮는 제 2 절연막과,상기 제 2 절연막의 위에 형성되며, 수분 및 수소에 대한 배리어성을 갖는 에칭 스토퍼막과,상기 에칭 스토퍼막의 위에 형성된 제 3 절연막과,상기 제 3 절연막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀과,상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 1 플러그와,상기 제 3 절연막의 위에 형성된 제 4 절연막과,상기 제 4 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀과,상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 2 플러그를 가지는 것을 특징으로 하는 반도체 장치.
- 반도체 기판에 트랜지스터를 형성하는 공정과,상기 반도체 기판의 위에 상기 트랜지스터를 덮는 제 1 절연막을 형성하는 공정과,상기 제 1 절연막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과,상기 제 1 절연막의 위에, 상기 강유전체 커패시터를 덮는 제 2 절연막을 형성하는 공정과,상기 제 2 절연막의 위에 수분 및 수소에 대한 배리어성을 갖는 에칭 스토퍼막을 형성하는 공정과,상기 에칭 스토퍼막의 위에 제 3 절연막을 형성하는 공정과,상기 제 3 절연막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀을 형성하는 공정과,상기 제 1 콘택트홀 내에 도전체 재료를 충전해서 제 1 플러그를 형성하는 공정과,상기 제 3 절연막의 위에 제 4 절연막을 형성하는 공정과,상기 제 4 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과,상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판과,상기 반도체 기판에 형성된 트랜지스터와,상기 반도체 기판의 위에 형성되고 상기 트랜지스터를 덮는 제 1 절연막과,상기 제 1 절연막의 위에 형성된 강유전체 커패시터와,상기 제 1 절연막의 위에 형성되고 상기 강유전체 커패시터를 덮는 제 2 절연막과,상기 제 2 절연막의 위에 형성된 에칭 스토퍼막과,상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀과,상기 에칭 스토퍼막의 위에 형성되고, 상기 제 1 콘택트홀에 정합하는 위치에 상기 제 1 콘택트홀보다도 큰 직경의 개구부를 가지는 제 3 절연막과,상기 제 1 콘택트홀 내 및 상기 개구부 내에 도전체 재료를 충전해서 형성된 제 1 플러그와,상기 제 3 절연막의 위에 형성된 제 4 절연막과,상기 제 4 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀과,상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 형성된 제 2 플러그를 가지는 것을 특징으로 하는 반도체 장치.
- 반도체 기판에 트랜지스터를 형성하는 공정과,상기 반도체 기판의 위에 상기 트랜지스터를 덮는 제 1 절연막을 형성하는 공정과,상기 제 1 절연막의 위에, 하부 전극, 강유전체막 및 상부 전극에 의해 구성되는 강유전체 커패시터를 형성하는 공정과,상기 제 1 절연막의 위에, 상기 강유전체 커패시터를 덮는 제 2 절연막을 형성하는 공정과,상기 제 2 절연막의 위에 에칭 스토퍼막을 형성하는 공정과,상기 에칭 스토퍼막의 위에 제 3 절연막을 형성하는 공정과,상기 제 3 절연막에, 상기 에칭 스토퍼막을 노출하는 개구부를 형성하는 공정과,상기 개구부의 내측에, 상기 에칭 스토퍼막의 상면으로부터 상기 트랜지스터의 불순물 영역에 도달하는 제 1 콘택트홀을 상기 개구부보다도 작은 직경으로 형성하는 공정과,상기 제 1 콘택트홀 내 및 상기 개구부 내에 도전체 재료를 충전해서 제 1 플러그를 형성하는 공정과,상기 제 3 절연막의 위에 제 4 절연막을 형성하는 공정과,상기 제 4 절연막의 상면으로부터 상기 제 1 플러그에 도달하는 제 2 콘택트홀을 에칭법에 의해 형성하는 공정과,상기 제 2 콘택트홀 내에 도전체 재료를 충전해서 제 2 플러그를 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2007/053138 WO2008102438A1 (ja) | 2007-02-21 | 2007-02-21 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100004976A KR20100004976A (ko) | 2010-01-13 |
| KR101109028B1 true KR101109028B1 (ko) | 2012-02-09 |
Family
ID=39709724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020097017358A KR101109028B1 (ko) | 2007-02-21 | 2007-02-21 | 반도체 장치 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US8212300B2 (ko) |
| JP (1) | JP5399232B2 (ko) |
| KR (1) | KR101109028B1 (ko) |
| WO (1) | WO2008102438A1 (ko) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101109028B1 (ko) * | 2007-02-21 | 2012-02-09 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
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| US6734477B2 (en) | 2001-08-08 | 2004-05-11 | Agilent Technologies, Inc. | Fabricating an embedded ferroelectric memory cell |
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| JP4785030B2 (ja) | 2005-01-18 | 2011-10-05 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
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| KR101109028B1 (ko) * | 2007-02-21 | 2012-02-09 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
-
2007
- 2007-02-21 KR KR1020097017358A patent/KR101109028B1/ko active IP Right Grant
- 2007-02-21 JP JP2009500034A patent/JP5399232B2/ja not_active Expired - Fee Related
- 2007-02-21 WO PCT/JP2007/053138 patent/WO2008102438A1/ja active Application Filing
-
2009
- 2009-08-21 US US12/545,469 patent/US8212300B2/en not_active Expired - Fee Related
-
2012
- 2012-02-14 US US13/396,129 patent/US8796043B2/en not_active Expired - Fee Related
-
2014
- 2014-06-20 US US14/310,407 patent/US9305996B2/en not_active Expired - Fee Related
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| KR20020064135A (ko) * | 2001-01-31 | 2002-08-07 | 후지쯔 가부시끼가이샤 | 용량 소자 및 그 제조 방법, 및 반도체 장치 |
| KR20060089938A (ko) * | 2005-02-03 | 2006-08-10 | 삼성전자주식회사 | 수직한 게이트 전극의 트랜지스터들을 구비하는 반도체장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100019348A1 (en) | 2010-01-28 |
| WO2008102438A1 (ja) | 2008-08-28 |
| US8796043B2 (en) | 2014-08-05 |
| KR20100004976A (ko) | 2010-01-13 |
| US9305996B2 (en) | 2016-04-05 |
| US20140299965A1 (en) | 2014-10-09 |
| JP5399232B2 (ja) | 2014-01-29 |
| JPWO2008102438A1 (ja) | 2010-05-27 |
| US8212300B2 (en) | 2012-07-03 |
| US20120146185A1 (en) | 2012-06-14 |
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20141230 Year of fee payment: 4 |
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