KR101429160B1 - 멀티비트 메모리 소자 - Google Patents
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Abstract
본 발명의 실시 형태는 멀티비트 메모리 소자에 관한 것이다.
본 발명의 실시 형태에 따른 멀티비트 메모리 소자는, 기판; 상기 기판 상에 배치된 제1전극; 상기 기판 및 상기 제1전극 상에 배치되고, 이력현상을 나타내는 전기적으로 분극 가능한 물질을 포함하는 제1메모리부; 상기 제1메모리부 상에 배치된 반도체부; 상기 반도체부 일측 상에 배치된 소스전극; 상기 반도체부 타측 상에 배치된 드레인전극; 상기 반도체부 상에 배치되고, 상기 소스전극 및 상기 드레인전극 사이에 위치하고, 상기 이력현상을 나타내는 전기적으로 분극 가능한 물질을 포함하는 제2메모리부; 및 상기 제2메모리부 상에 배치되는 제2전극; 을 포함하고, 상기 제1전극에 제1동작전압이 인가되고, 상기 제2전극에 제2동작전압이 인가되지 않으면, 상기 반도체부에는 전류 ID1가 흐르고, 상기 제1전극에 상기 제1동작전압이 인가되지 않고, 상기 제2전극에 상기 제2동작전압이 인가되면, 상기 반도체부에는 전류 ID2가 흐르고, 상기 제1전극에 제1동작전압이 인가되고, 상기 제2전극에 제2동작전압이 인가되면, 상기 반도체부에는 전류 ID3(ID1+ID2)가 흐르고, 상기 전류 ID1은 상기 전류 ID2보다 큰 전류이다.
본 발명의 실시 형태에 따른 멀티비트 메모리 소자는, 기판; 상기 기판 상에 배치된 제1전극; 상기 기판 및 상기 제1전극 상에 배치되고, 이력현상을 나타내는 전기적으로 분극 가능한 물질을 포함하는 제1메모리부; 상기 제1메모리부 상에 배치된 반도체부; 상기 반도체부 일측 상에 배치된 소스전극; 상기 반도체부 타측 상에 배치된 드레인전극; 상기 반도체부 상에 배치되고, 상기 소스전극 및 상기 드레인전극 사이에 위치하고, 상기 이력현상을 나타내는 전기적으로 분극 가능한 물질을 포함하는 제2메모리부; 및 상기 제2메모리부 상에 배치되는 제2전극; 을 포함하고, 상기 제1전극에 제1동작전압이 인가되고, 상기 제2전극에 제2동작전압이 인가되지 않으면, 상기 반도체부에는 전류 ID1가 흐르고, 상기 제1전극에 상기 제1동작전압이 인가되지 않고, 상기 제2전극에 상기 제2동작전압이 인가되면, 상기 반도체부에는 전류 ID2가 흐르고, 상기 제1전극에 제1동작전압이 인가되고, 상기 제2전극에 제2동작전압이 인가되면, 상기 반도체부에는 전류 ID3(ID1+ID2)가 흐르고, 상기 전류 ID1은 상기 전류 ID2보다 큰 전류이다.
Description
본 발명은 멀티비트 메모리 소자에 관한 것이다.
멀티비트 메모리 소자는 '00', '01', '10' 및 '11'의 4가지 논리상태를 저장할 수 있는 메모리 소자이다.
종래의 멀티비트 메모리 소자는 전압이 인가될 때 서로 접해 있는 둘 이상의 메모리부에서 전기장(electric filed)으로 인한 간섭이 발생하는 문제가 있었다. 이러한 간섭이 발생하는 문제로 인해 종래의 멀티비트 메모리 소자는 정확한 결과 값이 출력되지 않는 경우가 있었다.
특히, 간섭이 발생하는 멀티비트 메모리 소자는 크기가 줄어들수록 간섭에 의한 오작동이 늘어나기 때문에 메모리 소자의 크기를 줄이는데 한계가 있었다. 따라서, 종래의 멀티비트 메모리 소자는 크기를 줄이는데 한계가 있었기 때문에 메모리 소자의 집적도를 향상시키기에 어려움이 있었다. 여기서, 집적도는 단위 면적당 또는 한 개의 회로당 포함되는 소자의 수이다.
이러한 문제들로 인해 간섭이 발생하지 않는 멀티비트 메모리 소자의 연구가 필요하게 되었고, 메모리 소자의 크기를 줄여도 정상 동작할 수 있는 멀티비트 메모리 소자의 연구가 필요하게 되었다.
본 발명은 메모리부 사이에 간섭이 발생하지 않는 멀티비트 메모리 소자를 제공한다.
또한, 본 발명은 메모리 소자의 크기를 줄여도 정상 동작할 수 있는 멀티비트 메모리 소자를 제공한다.
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본 발명의 실시 형태에 따른 멀티비트 메모리 소자는 기판; 상기 기판 상에 배치된 제1전극; 상기 기판 및 상기 제1전극 상에 배치되고, 이력현상을 나타내는 전기적으로 분극 가능한 물질을 포함하는 제1메모리부; 상기 제1메모리부 상에 배치된 반도체부; 상기 반도체부 일측 상에 배치된 소스전극; 상기 반도체부 타측 상에 배치된 드레인전극; 상기 반도체부 상에 배치되고, 상기 소스전극 및 상기 드레인전극 사이에 위치하고, 상기 이력현상을 나타내는 전기적으로 분극 가능한 물질을 포함하는 제2메모리부; 및 상기 제2메모리부 상에 배치되는 제2전극; 을 포함하고, 상기 제1전극에 제1동작전압이 인가되고, 상기 제2전극에 제2동작전압이 인가되지 않으면, 상기 반도체부에는 전류 ID1가 흐르고, 상기 제1전극에 상기 제1동작전압이 인가되지 않고, 상기 제2전극에 상기 제2동작전압이 인가되면, 상기 반도체부에는 전류 ID2가 흐르고, 상기 제1전극에 제1동작전압이 인가되고, 상기 제2전극에 제2동작전압이 인가되면, 상기 반도체부에는 전류 ID3(ID1+ID2)가 흐르고, 상기 전류 ID1은 상기 전류 ID2보다 큰 전류이다.
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여기서, 상기 제1메모리부 및 상기 제2메모리부는 강유전체(ferroelectrics) 또는 일렉트렛(electret) 물질을 포함할 수 있다.
여기서, 상기 제1메모리부의 면적과 상기 제2메모리부의 면적은 서로 다를 수 있다.
여기서, 상기 제1메모리부의 물질과 상기 제2메모리의 물질 서로 다를 수 있다.
여기서, 상기 제1메모리부와 상기 제2메모리부는 서로 다른 제조방법으로 제조될 수 있다.
여기서, 상기 제1메모리부의 물질과 상기 제2메모리의 물질 서로 다를 수 있다.
여기서, 상기 제1메모리부와 상기 제2메모리부는 서로 다른 제조방법으로 제조될 수 있다.
본 발명의 실시 형태에 따른 멀티비트 메모리 소자는 메모리부 사이에 간섭이 발생하지 않도록 할 수 있기 때문에 정확한 결과 값을 얻을 수 있는 이점이 있다.
또한, 본 발명의 실시 형태는 메모리 소자의 크기를 줄여도 정상 동작할 수 있기 때문에 집적도를 향상시킬 수 있는 이점이 있다.
도 1은 본 발명의 멀티비트 메모리 소자의 단면도이다.
도 2는 본 발명의 멀티비트 메모리 소자의 분극-전압 이력곡선이다.
도 3은 본 발명의 멀티비트 메모리 소자의 동작을 설명하기 위한 개념도이다.
도 4는 도 1의 멀티비트 메모리 소자의 전기장 분포이다.
도 5 내지 도 7은 제1실시 형태에 따른 멀티비트 메모리 소자의 여러 예를 설명하기 위한 사시도이다.
도 8은 제2실시 형태에 따른 멀티비트 메모리 소자의 개념도이다.
도 9는 제3실시 형태에 따른 멀티비트 메모리 소자의 사시도이다.
도 10은 도 9에 도시된 멀티비트 메모리 소자를 a-a' 방향으로 자른 단면도이다.
도 11은 도 10에 도시된 멀티비트 메모리 소자의 전류-전압 그래프이다.
도 2는 본 발명의 멀티비트 메모리 소자의 분극-전압 이력곡선이다.
도 3은 본 발명의 멀티비트 메모리 소자의 동작을 설명하기 위한 개념도이다.
도 4는 도 1의 멀티비트 메모리 소자의 전기장 분포이다.
도 5 내지 도 7은 제1실시 형태에 따른 멀티비트 메모리 소자의 여러 예를 설명하기 위한 사시도이다.
도 8은 제2실시 형태에 따른 멀티비트 메모리 소자의 개념도이다.
도 9는 제3실시 형태에 따른 멀티비트 메모리 소자의 사시도이다.
도 10은 도 9에 도시된 멀티비트 메모리 소자를 a-a' 방향으로 자른 단면도이다.
도 11은 도 10에 도시된 멀티비트 메모리 소자의 전류-전압 그래프이다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
본 발명에 따른 실시 형태의 설명에 있어서, 어느 한 element가 다른 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
본 발명의 실시 형태를 설명하기에 앞서, 본 발명의 멀티비트 메모리 소자의 기본적인 원리에 대하여 설명하도록 한다.
도 1은 본 발명의 멀티비트 메모리 소자의 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 멀티비트 메모리 소자는 제1전극(100), 제2전극(200), 제3전극(300), 제1메모리부(400), 제2메모리부(500) 및 저유전체(600)를 포함할 수 있다.
먼저, 도 1에 도시된 멀티비트 메모리 소자의 구조를 설명하면, 제1전극(100)은 제3전극(300)과 이격되어 배치된다. 또한, 제1전극(100) 및 제3전극(300) 사이에는 제2전극(200)이 배치된다. 제1메모리부(400)는 제1전극(100)과 제2전극(200) 사이에 배치된다. 제2메모리부(500)는 제2전극(200)과 제3전극(300) 사이에 배치된다. 저유전체(600)는 제2전극(200) 상에 배치되고, 제2메모리부(500)의 옆에 위치한다.
제1전극(100) 및 제3전극(300)은 애노드(anode)이고, 제2전극(200)은 캐소드(cathode)일 수 있다. 제1전극(100)과 제3전극은(300)은 전기적으로 연결된다.
제1전극(100), 제2전극(200) 및 제3전극(300)은 금속(metal), 산화물 전극(oxide conductor), 산화물 반도체(oxide semiconductor), 전도성 고분자(conducting polymer), 유기물 반도체(organic semiconductor), 무기물 반도체(inorganic semiconductor), 탄소나노튜브(carbon nanotube) 및 그 유도체(derivative), 풀로렌(fullerene, C60) 및 그 유도체, 그래핀(graphene) 및 그 유도체 중 하나 이상을 포함할 수 있다.
제1메모리부(400) 및 제2메모리부(500)는 분극-전압, 전류-전압 또는 정전용량-전압 관계를 나타내는 특성곡선에서 이력현상(hysteresis)을 나타내는 전기적으로 분극(polarization) 가능한 강유전체(ferroelectrics) 또는 일렉트렛(electret) 물질을 포함할 수 있다. 여기서, 이력현상은 어떤 물리량이 그 때의 물리조건만으로는 일의적으로 결정되지 않고, 그 이전에 그 물질이 경과해 온 상태의 변화과정에 의존하는 현상이다.
강유전체 또는 일렉트렛 물질은 Pb(Zr,Ti)O3 (PZT), SrBi2Ta2O9 (SBT), BaMgF4, Sr2(Ta,Nb)2O7 (STN) 등의 무기물을 포함할 수 있으며, 폴리비닐이딘 플루오라이드(PVDF: Polyvinylidene fluoride), 홀수 나일론(odd-numbered nylon), 폴리우레아(Polyurea), 폴리티오우레아(polythiourea), 폴리우레탄(polyurethane), 폴리청화비닐리덴(PVCN: polyvinylidene cyanide), 폴리아크릴로나이트릴(PAN: Polyacrylonitrile) 등의 유기물을 포함할 수 있다. 또한, 강유전체 또는 일렉트렛 물질은 상기 무기물에 다른 원소(element)를 소량 첨가한 물질, 상기 무기물을 분말 또는 나노(nano) 입자 형태로 상기 유기물에 첨가시킨 물질, 상기 유기물을 기본으로 하는 공중합체(copolymer) 및 상기 유기물을 기본으로 하고 고분자와 섞은 물질 등을 포함할 수 있다.
여기서, 상기 소량 첨가는 전체 구성 물질의 50% 이하를 포함하는 것을 의미하며, 상기 기본으로 함은 전체 구성 물질의 50% 이상을 포함하는 것을 의미한다. 또한, 제1메모리부(400)와 제2메모리부(500)는 서로 다른 물질을 포함할 수 있다.
제1메모리부(400) 및 제2메모리부(500)는 전기적인 신호에 의해 스위칭(switching)되는 영역의 면적이 서로 다를 수 있다. 또한, 제1메모리부(400)와 제2메모리부(500)는 서로 다른 동작전압 범위를 가질 수 있다. 여기서, 동작전압은 제1메모리부(400) 및 제2메모리부(500)에서 분극이 스위칭되는데 필요한 전압량이다. 제1메모리부(400)와 제2메모리부(500)는 스위칭되는 영역의 면적이 다르기 때문에, 제1메모리부(400) 또는 제2메모리부(500)에서 스위칭이 일어났을 때 '01' 또는 '10'의 논리상태를 구별할 수 있다. 또한, 제1메모리부(400)와 제2메모리부(500)는 서로 다른 동작전압 범위를 가지기 때문에, 제1메모리부(400)와 제2메모리부(500)는 4가지 논리상태를 보여준다. 4가지 논리상태에 관한 내용은 도 2 및 도 3에서 설명하도록 한다.
구체적으로, 제1메모리부(400) 및 제2메모리부(500)의 스위칭되는 분극값 및 동작전압을 다르게 하는 방법은 제1메모리부(400) 및 제2메모리부(500)의 면적을 다르게 하거나, 제1메모리부(400) 및 제2메모리부(500)의 구성 물질이나 제조방법 또는 두께를 달리하는 방법들이 사용될 수 있다.
제1메모리부(400) 및 제2메모리부(500)는 회전 도포(spin coating) 방법, 스프레이(spray) 방법, 프린팅(printing) 방법, 잉크젯(ink-jet) 방법, 랑뮈어-블라젯(Langmuir-Blodgett) 방법, 진공 증착(evaporation) 방법, 스퍼터링(sputtering) 방법, 원자층 증착(atomic layer deposition, ALD) 방법 및 전사(transferring) 방법 중 하나 이상의 방법으로 제조될 수 있다. 여기서, 제1메모리부(400)와 제2메모리부(500)는 같은 방법으로 제조되거나, 서로 다른 방법으로 제조될 수 있다.
저유전체(600)는 저유전율(low dielectric constant)을 갖는 물질을 포함하거나 또는 공기로 채워질 수 있다.
저유전체(600)는 제1메모리부(400) 및 제2메모리부(500)의 유전 상수(dielectric constant)보다 작은 유전율을 가지는 절연 물질을 포함한다. 구체적으로, 저유전체(600)는 불소 첨가 산화실리콘(SiOF), 유기 고분자 불소 수지(PTFE: Polytetra fluoroethylene), 폴리이미드계 수지(Polyimides resin), 벤조사이클로부텐(BCB: Benzocyclobutene), 유기 SOG(Spin on Glass), 수소 함유 SOG(HSQ: Hydrogen Silsesquioxane) 등일 수 있다.
이하에서는 본 발명의 멀티비트 메모리 소자의 동작을 설명하도록 한다.
도 2는 본 발명의 멀티비트 메모리 소자의 분극-전압 이력곡선이고, 도 3은 본 발명의 멀티비트 메모리 소자의 동작을 설명하기 위한 개념도이다. 구체적으로, 도 2의 가로축은 제2전극(200)에 인가되는 전압(V)이다. 또한, 도 2의 세로축은 제1메모리부(400)와 제2메모리부(500)의 분극(P)을 나타낸다.
도 2 및 도 3을 참조하여 '00', '01', '10', '11'의 논리상태를 설명하면, 제2전극(200)에 인가되는 전압(V)이 -VS<V<-VC2이면, 제1메모리부(400)와 제2메모리부(500)의 쌍극자가 제2전극(200) 방향으로 향하게 된다. 따라서, 제1메모리부(400)와 제2메모리부(500)는 잔류분극(Pr11) 상태가 되고, 제1메모리부(400)와 제2메모리부(500)의 논리상태는 '11'일 수 있다.
제2전극(200)에 인가되는 전압(V)이 +VC1<V<+VC2이면, 제1메모리부(400)에서 스위칭이 일어나게 되어 제1메모리부(400)의 쌍극자가 제1전극(100) 방향으로 향하게 되고, 제2메모리부(500)에서는 스위칭이 일어나지 않아 제2메모리부(500)의 쌍극자가 상기와 같은 제2전극(200) 방향으로 향하게 된다. 따라서, 제1메모리부(400)와 제2메모리부(500)는 잔류분극(Pr01) 상태가 되고, 제1메모리부(400)와 제2메모리부(500)의 논리상태는 '01'일 수 있다.
제2전극(200)에 인가되는 전압(V)이 +VC2<V<+VS이면, 제1메모리부(400)에서 스위칭이 일어났으므로 추가적인 스위칭이 일어나지 않아 제1메모리부(400)의 쌍극자가 상기와 같은 제1전극(100)으로 향하게 되고, 제2메모리부(500)에서는 스위칭이 일어나게 되어 제2메모리부(500)의 쌍극자가 제3전극(300)으로 향하게 된다. 따라서, 제1메모리부(400)와 제2메모리부(500)는 잔류분극(Pr00) 상태가 되고, 제1메모리부(400)와 제2메모리부(500)의 논리상태는 '00'일 수 있다.
제2전극(200)에 인가되는 전압(V)이 -VC2<V<-VC1이면, 제1메모리부(400)에서 스위칭이 일어나게 되어 제1메모리부(400)의 쌍극자가 제2전극(200)으로 향하게 되고, 제2메모리부(500)에서는 스위칭이 일어나지 않아 제2메모리부(500)의 쌍극자가 상기와 같은 제3전극(300)으로 향하게 된다. 따라서, 제1메모리부(400)와 제2메모리부(500)는 잔류분극(Pr10) 상태가 되고, 이때의 제1메모리부(400)와 제2메모리부(500)의 논리상태는 '10'일 수 있다.
상기의 내용을 참조하면, 제2전극(200)에 양전압(+)이 인가되면 제1메모리부(400)는 제2메모리부(500)보다 먼저 스위칭되고, 제2전극(200)에 음전압(-)이 인가되도 제1메모리부(400)는 제2메모리부(500)보다 먼저 스위칭됨을 알 수 있다. 여기서, 제1메모리부(400)가 제2메모리부(500)보다 먼저 스위칭되는 것은 이해를 돕기 위한 하나의 예시 일뿐 반드시 한정되지 않으며, 본 발명의 멀티비트 메모리 소자의 구조 및 제조방법에 따라 제2메모리부(500)가 제1메모리부(400)보다 먼저 스위칭될 수 있다.
이와 같이 본 발명의 멀티비트 메모리 소자는 제2전극(200)에 인가되는 전압(V)에 따라서 제1메모리부(400)와 제2메모리부(500)의 논리상태는 '11', '01', '00', '10'의 순서로 반복될 수 있다.
이하에서는 본 발명의 멀티비트 메모리 소자의 전기장 분포를 확인하여 본 발명의 멀티비트 메모리 소자의 간섭에 대해서 설명하도록 한다.
도 4는 도 1의 멀티비트 메모리 소자의 전기장 분포이다. 구체적으로, 도 4는 제1전극(100) 및 제3전극(300)에 0V를 인가하고, 제2전극(200)에 +8V를 인가하였을 때(논리상태 '01')의 전기장 분포이다. 여기서, 항전계는 0.75MV/cm 로 설정하였다. 도 4에서 붉은 화살표 영역은 항전계(coercive electric field, Ec) 이상의 전기장이 인가되는 영역을 나타내고 있다.
도 4를 참조하면, 제1메모리부(400)에서는 항전계 이상 붉은 화살표가 균일하게 분포되는 것을 확인할 수 있다. 또한, 제2메모리부(500)에서는 붉은 화살표가 거의 포함되지 않는 것을 확인할 수 있다. 따라서, 본 발명의 멀티비트 메모리 소자는 두 메모리간의 간섭이 발생하지 않는 것을 확인할 수 있다.
이와 같이, 본 발명의 멀티비트 메모리 소자는 간섭이 발생하지 않기 때문에 정확한 결과 값을 출력할 수 있다. 또한, 본 발명의 멀티비트 메모리 소자는 간섭이 발생하지 않기 때문에 메모리 소자의 크기를 줄여도 정상 동작할 수 있는 이점이 있다.
이하 첨부된 도면을 참조하여 도 1에 도시된 멀티비트 메모리 소자가 적용된 본 발명의 실시 형태에 따른 멀티비트 메모리 소자를 설명한다.
이하에서는 상기에서 설명한 구성요소들 중 동일한 구성요소들은 동일한 도면번호를 사용하였다. 따라서, 동일한 구성요소들에 대한 설명은 생략하고, 상기 구성요소들과 다른 구성요소들에 대해서 설명하도록 한다.
<제1실시 형태>
도 5 내지 도 7은 제1실시 형태에 따른 멀티비트 메모리 소자의 사시도이다. 구체적으로, 도 5의 멀티비트 메모리 소자는 수동 매트릭스 - 어드레스 메모리 소자로 사용될 수 있다. 또한, 도 6은 도 5를 변형한 일 예이고, 도 7은 도 6을 변형한 일 예이다.
도 5에 도시된 바와 같이, 도 5의 멀티비트 메모리 소자는 제1전극라인(101, 102, 103, 104), 제2전극라인(201, 202, 203, 204), 제3전극라인(301, 302, 303, 304), 제1메모리부(400) 및 제2메모리부(500)를 포함할 수 있다.
제1전극라인(101, 102, 103, 104)은 도 1의 제1전극(100)일 수 있다. 또한, 제2전극라인(201, 202, 203, 204)은 도 1의 제2전극(200)일 있다. 그리고, 제3전극라인(301, 302, 303, 304)은 도 1의 제3전극(300)일 수 있다.
먼저 도 5를 참조하여 제1실시 형태에 따른 멀티비트 메모리 소자를 설명하면, 제1전극라인(101, 102, 103, 104)은 가로의 길이보다 세로의 길이가 길게 형성된다. 제1전극라인(101, 102, 103, 104) 각각은 평행하게 배치될 수 있다.
제1메모리부(400)는 제1전극라인(101, 102, 103, 104) 상에 배치되고, 제1전극라인(101, 102, 103, 104) 전체를 덮을 수 있는 충분한 크기일 수 있다.
제2전극라인(201, 202, 203, 204)은 세로의 길이보다 가로의 길이가 길게 형성된다. 제2전극라인(201, 202, 203, 204) 각각은 평행하고, 제1메모리부(400) 상에 배치될 수 있다.
제2메모리부(500)는 제2전극라인(201, 202, 203, 204) 상에 배치되고, 제2전극라인(201, 202, 203, 204) 전체를 덮을 수 있는 충분한 크기일 수 있다.
제3전극라인(301, 302, 303, 304)은 가로의 길이보다 세로의 길이가 길게 형성된다. 제3전극라인(301, 302, 303, 304) 각각은 평행하고, 제2메모리부(500) 상에 배치될 수 있다.
제1전극라인(101, 102, 103, 104)과 제3전극라인(301, 302, 303, 304)은 동일한 전기적 신호를 인가할 수 있는 장치에 연결될 수 있다. 즉, 제1전극라인(101, 102, 103, 104)과 제3전극라인(301, 302, 303, 304)은 전기적으로 연결될 수 있다.
도 5의 우측 아래에 도시된 단면도를 참조하면, 제1전극라인(103), 제2전극라인(202) 및 제3전극라인(303)이 교차되는 지점은 도 1의 멀티비트 메모리 소자와 비슷한 형태를 보이는 것을 확인할 수 있다. 따라서, 제1전극라인(101, 102, 103, 104), 제2전극라인(201, 202, 203, 204) 및 제3전극라인(301, 302, 303, 304)이 교차되는 지점들은 상기에서 설명한 도 1의 멀티비트 메모리 소자와 동일한 형태와 동일한 특성을 가질 수 있다.
도 6은 도 5를 변형한 일 예이다. 구체적으로, 도 6은 도 5에서 제2메모리부(500)를 변형한 일 예이다. 이하에서는 제2메모리부(500') 위주로 설명하도록 한다.
도 6에 도시된 바와 같이, 제2메모리부(500')는 복수의 메모리부들을 포함할 수 있다. 복수의 메모리부들은 제1전극라인(101, 102, 103, 104), 제2전극라인(201, 202, 203, 204) 및 제3전극라인(301, 302, 303, 304)이 교차되는 지점에 각각 배치될 수 있다. 여기서, 도 6의 제2메모리부(500')는 도 5의 제2메모리부(500)를 식각 또는 패터닝 공정을 진행한 형태일 수 있다.
제2메모리부(500')의 가로 길이는 제3전극라인(301, 302, 303, 304)의 가로 길이와 비슷할 수 있다. 제2메모리부(500')의 가로 길이와 제3전극라인(301, 302, 303, 304)의 길이가 비슷하면 멀티비트 메모리 소자의 동작 시보다 정확한 메모리 동작이 가능할 수 있다. 따라서, 도 6의 멀티비트 메모리 소자는 도 5의 멀티비트 메모리 소자보다 정확한 메모리 동작이 가능하다.
도 7은 도 6을 변형한 일 예이다. 구체적으로, 도 7은 도 6에서 저유전체(600)을 추가한 일 예이다. 이하에서는 저유전체(600) 위주로 설명하도록 한다.
도 7에 도시된 바와 같이, 도 7의 멀티비트 메모리 소자는 도 6의 제2메모리부(500') 사이에 배치된 저유전체(600)를 더 포함할 수 있다. 저유전체(600)는 도 1에서 설명한 저유전체일 수 있다. 저유전체(600)가 복수의 메모리부들 사이에 배치되면 제2메모리부(500")의 구조가 도 5 및 도 6의 제2메모리부(500, 500')보다 안정적인 구조가 될 수 있다. 또한, 제2메모리부(500")가 안정적인 구조가 되기 때문에 도 7의 멀티비트 메모리 소자는 안정적으로 동작될 수 있다.
이와 같이 도 5에서의 제1실시 형태에 따른 멀티비트 메모리 소자는 간섭이 발생하지 않는 다수의 메모리 소자들의 배열로 인해 높은 집적도를 가질 수 있는 이점이 있다. 또한, 도 6 및 도 7에서와 같이 제2메모리부의 형태를 변형하여 정확한 동작으로 동작할 수 있는 이점이 있고, 안정적으로 동작할 수 있는 이점이 있다.
<제2 실시 형태>
도 8은 제2실시 형태에 따른 멀티비트 메모리 소자의 개념도이다. 구체적으로, 도 8의 멀티비트 메모리 소자는 1 트랜지스터 - 1 커페시터로 구성된 메모리 소자이다.
도 8에 도시된 바와 같이, 제2실시 형태에 따른 멀티비트 메모리 소자는 제1전극(100), 제2전극(200), 제3전극(300), 제1메모리부(400), 제2메모리부(500), 셀 트랜지스터(CT: Cell Transistor) 및 신호 처리부(SP: Signal Processor)를 포함할 수 있다.
제2전극(200)은 전극라인(E)과 전기적으로 연결될 수 있다.
셀 트랜지스터(CT)는 소스, 드레인 및 게이트를 포함할 수 있다. 소스는 제1전극(100) 및 제3전극(300)과 전기적으로 연결된다. 드레인은 비트라인(BL: Bit Line)과 전기적으로 연결된다. 게이트는 워드라인(WL: Word Line)과 전기적으로 연결된다. 게이트는 연결된 워드라인(WL)에 의해 개폐된다. 여기서, 상기 소스 및 드레인의 연결은 반드시 상기와 같이 한정되는 것은 아니며, 소스에 비트라인(BL)이 연결되고, 드레인에 제1전극(100) 및 제3전극(300)이 연결될 수 있다.
신호 처리부(SP)는 비트라인(BL)과 전기적으로 연결되고, 비트라인(BL)을 이용하여 셀 트랜지스터(CT)와 전기적으로 연결될 수 있다. 신호 처리부(SP)는 비교부(CP: Comparator, 미도시) 및 멀티플렉서(MUX: Multiplexer, 미도시)를 포함할 수 있다.
전극라인(E)에 전압이 인가되면 워드라인(WL)에 전기적 신호가 인가되어 셀 트랜지스터(CT)가 작동한다. 제1전극(100) 및 제3전극(300)이 비트라인(BL)과 연결되면, 제1메모리부(400) 및 제2메모리부(500)에 저장된 전하량에 따라 전하 분배에 의해 비트라인(BL)의 전위가 변하게 된다. 이때, 비트라인(BL)에 연결된 신호 처리부(SP)의 비교부(CP)에서 비트라인(BL)의 전위를 비교하여 비교신호를 멀티플렉서(MUX)에 출력하고, 멀티플렉서(MUX)는 입력된 비교신호를 통해 제1메모리부(400) 및 제2메모리부(500)의 논리상태를 판별하게 된다. 따라서, 제2실시 형태에 따른 멀티비트 메모리 소자는 셀 트랜지스터(CT) 및 신호 처리부(SP)를 포함하여 각 메모리 소자의 데이터를 판별하고 제어할 수 있다.
여기서, 제1메모리부(400)에서 전달되는 전하량과 제2메모리부(500)에서 전달되는 전하량의 크기는 다를 수 있다. 따라서, 제2실시 형태에 따른 멀티비트 메모리 소자는 4가지 논리상태를 가질 수 있다.
이와 같이, 제2실시 형태에 따른 멀티비트 메모리 소자는 간섭이 발생하지 않는 이점이 있다. 또한, 제2실시 형태에 따른 멀티비트 메모리 소자는 메모리 소자 각각을 제어할 수 있는 이점이 있다.
<제3실시 형태>
도 9는 제3실시 형태에 따른 멀티비트 메모리 소자의 사시도이고, 도 10은 도 9에 도시된 멀티비트 메모리 소자를 a-a' 방향으로 자른 단면도이다. 구체적으로, 도 9의 멀티비트 메모리 소자는 1 트랜지스터로 구성된 메모리 소자이다.
도 9 및 도 10에 도시된 바와 같이, 제3실시 형태에 따른 멀티비트 메모리 소자는 기판(10), 제1전극(100), 제2전극(200), 제1메모리부(400), 제2메모리부(500), 반도체부(700), 소스전극(800) 및 드레인전극(900)을 포함할 수 있다.
먼저 제3실시 형태에 따른 멀티비트 메모리 소자의 구조를 설명하면, 제1전극(100)은 기판(10) 상에 배치된다. 제1메모리부(400)는 제1전극(100) 및 기판(10) 상에 배치된다. 반도체부(700)는 제1메모리부(400) 상에 배치된다. 소스전극(800)은 반도체부(700)의 일측 상에 배치된다. 드레인전극(900)은 반도체부(700)의 타측 상에 위치하고, 소스전극(800)과 이격되어 배치된다. 제2메모리부(500)는 소스전극(800) 및 드레인전극(900) 사이에 위치하고, 반도체부(700) 상에 배치된다. 제2전극(200)은 제2메모리부(500) 상에 배치된다.
기판(10)은 실리콘 웨이퍼(silicon wafer), 유리(glass), 플라스틱(plastic), 종이(paper), 금속 호일(metal foil) 등을 포함할 수 있다.
반도체 층(700)은 실리콘(silicone), 갈륨-비소 화합물(GaAs), 게르마늄(Ge), 유기 반도체(organic semiconductor) 물질을 포함할 수 있다. 또한, 반도체 층(700)은 탄소나노튜브 및 그 유도체, 풀로렌 및 그 유도체, 그래핀 및 그 유도체 중 하나 이상을 포함할 수 있다.
반도체 층(700)은 회전 도포, 스프레이 방식, 프린팅 방식, 잉크젯 방식, 랑뮈어-블라젯 방법, 진공 증착, 스퍼터링, 원자층 증착, 전사 방식에 의해 배치될 수 있다.
도 11은 도 10에 도시된 멀티비트 메모리 소자의 전류-전압 그래프이다. 구체적으로, 도 11의 가로축은 소스전극과 드레인전극 사이에 인가되는 전압이다. 또한, 도 11의 세로축은 소스전극과 드레인전극 사이에 흐르는 전류이다.
도 10 및 도 11을 참조하면, 제1메모리부(400) 및 제2메모리부(500)는 제1전극(100) 및 제2전극(200)에 의해 제어된다. 구체적으로, 제1메모리부(400)의 분극의 방향을 변경하려면 제1전극(100)에 제1동작전압을 인가한다. 또한, 제2메모리부(500)의 분극의 방향을 변경하려면 제2전극(200)에 제2동작전압을 인가한다. 여기서, 상기 제1동작전압과 상기 제2동작전압은 같을 수 있고, 상기 제1동작전압과 상기 제2동작전압은 서로 다를 수 있다.
반도체부(700)는 전류가 흐를 수 있다. 이때, 전류는 소스전극(800)에서 드레인전극(900)으로 흐를 수 있다. 반도체부(700)에 흐르는 전류는 0, ID1, ID2, ID3(ID1+ID2) 중 하나의 값일 수 있다. 여기서, 상기 0, ID1, ID2, ID3 값들은 ID3> ID1> ID2>0일 수 있다. 여기서, 이해의 증진을 위해 ID1은 ID2보다 크다고 설명했지만, 반드시 이에 한정되지 않으며, ID2은 ID1보다 클 수 있다.
구체적으로, 반도체부(700)에 흐르는 전류 0은 제1전극(100)에 제1동작전압이 인가되지 않고, 제2전극(200)에 제2동작전압이 인가되지 않을 때, 반도체부(700)에서 흐를 수 있는 전류의 값이다.
반도체부(700)에 흐르는 전류 ID2은 제2전극(200)에 제2동작전압이 인가되고, 제1전극(100)에 제1동작전압이 인가되지 않을 때, 반도체부(700)에서 흐를 수 있는 전류의 값이다.
반도체부(700)에 흐르는 전류 ID1은 제1전극(100)에 제1동작전압이 인가되고, 제2전극(200)에 제2동작전압이 인가되지 않을 때, 반도체부(700)에서 흐를 수 있는 전류의 값이다.
반도체부(700)에 흐르는 전류 ID3은 제1전극(100)에 제1동작전압이 인가되고, 제2전극(200)에 제2동작전압이 인가될 때 반도체부(700)에서 흐를 수 있는 전류의 값이다.
이와 같이, 제3실시 형태에 따른 멀티비트 메모리 소자는 간섭이 발생하지 않는 이점이 있다. 또한, 제3실시 형태에 따른 멀티비트 메모리 소자는 도 11에 도시된 바와 같이 4가지의 메모리 상태(0, ID1, ID2, ID3)를 저장할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 형태 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 형태의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 형태에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 제1전극 200: 제2전극
300: 제3전극 400: 제1메모리부
500: 제2메모리부 600: 저유전체
300: 제3전극 400: 제1메모리부
500: 제2메모리부 600: 저유전체
Claims (12)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 기판;
상기 기판 상에 배치된 제1전극;
상기 기판 및 상기 제1전극 상에 배치되고, 이력현상을 나타내는 전기적으로 분극 가능한 물질을 포함하는 제1메모리부;
상기 제1메모리부 상에 배치된 반도체부;
상기 반도체부 일측 상에 배치된 소스전극;
상기 반도체부 타측 상에 배치된 드레인전극;
상기 반도체부 상에 배치되고, 상기 소스전극 및 상기 드레인전극 사이에 위치하고, 상기 이력현상을 나타내는 전기적으로 분극 가능한 물질을 포함하는 제2메모리부; 및
상기 제2메모리부 상에 배치되는 제2전극;
을 포함하고,
상기 제1전극에 제1동작전압이 인가되고, 상기 제2전극에 제2동작전압이 인가되지 않으면, 상기 반도체부에는 전류 ID1가 흐르고,
상기 제1전극에 상기 제1동작전압이 인가되지 않고, 상기 제2전극에 상기 제2동작전압이 인가되면, 상기 반도체부에는 전류 ID2가 흐르고,
상기 제1전극에 제1동작전압이 인가되고, 상기 제2전극에 제2동작전압이 인가되면, 상기 반도체부에는 전류 ID3(ID1+ID2)가 흐르고,
상기 전류 ID1은 상기 전류 ID2보다 큰 전류인,
멀티비트 메모리 소자. - 삭제
- 제7항에 있어서,
상기 제1메모리부 및 상기 제2메모리부는 강유전체(ferroelectrics) 또는 일렉트렛(electret) 물질을 포함하는, 멀티비트 메모리 소자. - 제7항에 있어서,
상기 제1메모리부의 면적과 상기 제2메모리부의 면적은 서로 다른, 멀티비트 메모리 소자. - 제7항에 있어서,
상기 제1메모리부의 물질과 상기 제2메모리의 물질은 서로 다른, 멀티비트 메모리 소자. - 제7항에 있어서,
상기 제1메모리부와 상기 제2메모리부는 서로 다른 제조방법으로 제조된, 멀티비트 메모리 소자.
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