JP5572165B2 - グラフェンメモリセルおよびその製造方法 - Google Patents

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Description

本発明は、一般にはメモリセルおよびメモリセルの製造方法に関する。特に、しかし排他的ではなく、本発明は、グラフェン系（graphene-base）メモリセルおよびその製造方法に関する。
メモリ、特に不揮発性メモリは、高性能デジタルカメラ、ｍｐ３プレーヤ、フラッシュデバイスやカード、携帯電話、個人用デジタル補助装置（ＰＤＡ）、および超小型ノートブックパーソナルコンピュータ（ＰＣ）のために大きな需要があり、これらには高密度、超小型、および低消費電力の記憶デバイスが、大きなハードディスクデバイスに代わって必要となる。
例示の不揮発性メモリデバイスはＮＡＮＤフラッシュメモリである。本質的に、ＮＡＮＤフラッシュメモリのそれぞれのメモリセルは、制御ゲートに加えて（フローティングゲートと呼ばれる）追加のゲートを有するシリコンの金属酸化物半導体電界効果トランジスタ（Ｓｉ ＭＯＳＦＥＴ）を含む。フローティングゲートは絶縁層で囲まれ、この絶縁層はホット電子のトンネルによりフローティングゲート中に入る電荷をトラップする。フローティングゲート中の電荷の存在および不存在は、ＭＯＳＦＥＴチャネルを通って流れる電流に影響し、これは、メモリセルが「１」または「０」のいずれのデータ値を保持するかを決定するために測定される。
ＮＡＮＤフラッシュメモリは、そのハードディスクデバイスより速い速度や小型の構造、簡単な回路設計、およびその挑戦的な拡張性により急速に増える容量のために、近年、１０億ドルの産業に成長した。ＮＡＮＤフラッシュの主な欠点は、その遅いランダムアクセス時間であり、これは最初のバイト対して２５μｓである。ＮＡＮＤフラッシュは、制限された書き込み消去サイクルを有し、これはブロック０に対して１００，０００サイクルであり、他のブロックに対して保証はない。ＮＡＮＤフラッシュに関する他の欠点は、ブロック消去の必要性であり、これはＮＡＮＤフラッシュの各ビットが１から０に変化できても、特定のブロックの１ビットを０から１に変える必要があれば、ブロック（２１１２バイト）全体を消去しなければならないことを意味する。ＮＡＮＤフラッシュは、また書き込みプロセスおよび消去プロセスについて高電圧（２０Ｖ）を必要とする。
他の不揮発性メモリは、強誘電体ＲＡＭ（ＦｅＲＡＭ）であり、これはデータの蓄積に強誘電体のキャパシタを用いる。ＦｅＲＡＭでは、「１」または「０」のデータ値が２つの対向する極性状態で表され、電力なしに保持できる。ＮＡＮＤフラッシュと異なり、ＲｅＲＡＭは、読み出し電圧より高い磁気的な書き込み電圧を必要とする。更に、読み出しと書き込みの双方は、ＦｅＲＡＭではビット単位（bit-by-bit）で行える。それらの２つの長所は、ＦｅＲＡＭがＮＡＮＤフラッシュより少ない電力消費と、よりバランスのある読み出しおよび書き込み動作を可能にする。ＦｅＲＡＭの速度は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と互換性があるが、ＮＡＮＤフラッシュよりずっと速い。ＦｅＲＡＭセルの読み出しは、セルを特別の状態（例えば「０」状態）にして行われる。セルが既に「０」である場合、出力ラインには電荷は検出されない。セルが「１」の場合、反対の状態への力が、出力ラインに短い電流パルスを生じさせる。セルのデータ値は、このようにこのパルスの存在または不存在から特定される。しかしながら、ＦｅＲＡＭの主な欠点は、「１」状態の読み出しプロセスが破壊的であり、続く再書き込みプロセスは、状態を「１」に戻す必要があることである。また、ＦｅＲＡＭの拡張性も明確ではない。
一般的に、本発明は、作動媒体としてグラフェンを含むメモリセルに関する。揮発性の動作は、公知のゲート誘電体を用いたグラフェンのスイッチングにより行われ、一方、不揮発性の動作は、強誘電体層をゲート誘電体として用いたグラフェンのスイッチングにより行われる。
１つの特定の表現では、本発明は、メモリセルのデータ値を表す制御可能な抵抗状態を有するグラフェン層を含むメモリセルに関する。
好適には、メモリセルは、更に、抵抗状態を制御するように形成された強誘電体層を含む。
好適には、グラフェン層は、強誘電体層がゼロの残留分極を有するように消極した場合に、高抵抗状態となるように形成され、強誘電体層がゼロでない残留分極を有するように分極した場合に、低抵抗状態となるように形成される。他の形態では、メモリセルは、更に強誘電体層と電気的に接続された上部電極を含み、強誘電体の消極のために非対称な電圧スイープが上部電極に与えられた場合に、グラフェン層が高抵抗状態になるように形成され、強誘電体の分極のために対称な電圧スイープが上部電極に与えられた場合に、グラフェン層が低抵抗状態になるように形成される。
好適には、高抵抗状態と低抵抗状態は、５００％より大きい抵抗変化率を有する。５０％の抵抗変化率はこの目的のために十分であるが、抵抗状態により表されるデータ値（例えば０および１）の明確な描写ができるために、これは有利である。
好適には、第１の形態では、グラフェン層は、導電性基板上の、強誘電体層と誘電体層との間に配置される。この形態では、方法は、好適には、更に、強誘電体層の上に上部電極を形成する工程を含む。第２の形態では、強誘電体層は、導電性基板上の、グラフェン層と誘電体層との間に配置される。第２の形態では、好適には（基板を用いる）誘電体の上に下部電極を有する。第３の形態では、強誘電体層は、グラフェン層と導電性酸化物基板との間に配置される。第１の形態と第３の形態では、導電性基板と導電性酸化物基板が、下部電極として提供される。
好適には、グラフェン層は、ゼロより高いバックグラウンドドーピングレベルを含む。これは、対照的な書き込みプロセスを、有利に実行できるようにする。一の形態では、メモリセルの上部電極に正電圧パルスが与えられた場合、グラフェン層が高抵抗状態になり、上部電極に負電圧パルスが与えられた場合、低抵抗状態になるようにする。バックグラウウンドドーピングレベルは、一の形態では、ＳｉＣ基板上のエピタキシャルグラフェンとしてグラフェン層を形成することにより達成しても良い。他の形態では、グラフェン層は、ドナーまたはアクセプタの分子を用いてドープされ、強誘電体層の一の表面上に配置され、強誘電体層の反対の表面上に電極が形成される。
バックグラウンドドーピングレベルは、好適には、抵抗状態の抵抗変化率を調整するように制御できても良い。これは、有利には、複数の抵抗変化率が、複数のデータのビットを表すために使用される。
好適には、第１の形態では、グラフェン層は、グラフェン酸化物から化学的に誘導しても良い。第２の形態では、グラフェン層は、化学的に変形させたグラフェン、例えばグラファン（graphane）でも良い。第３の形態では、グラフェン層は、化学気相堆積（ＣＶＤ）、低圧ＣＶＤ、またはプラズマ強化ＣＶＤにより、銅、ニッケル、コバルト、または他の表面上に成長させてもよく、これにより大型のグラフェンが可能となる。第４の形態では、バルク状のグラフェンから機械的に剥がされる。膜厚については、グラフェン層は、１層、２層、３層または他のゲート調整が可能な膜厚である。
好適には、グラフェンは、本来的に２次元のシート、またはナノスケールの大きさにパターニングされたドット、ドットアレイ、ナノワイヤ、またはナノワイヤアレイである。グラフェン層は、本質的なエネルギバンド構造または横方向の閉じ込め、歪応力、または電場により設計されたバンドギャップを有しても良い。
好適には、グラフェン層は、トップゲート、サイドゲート、バックゲート、またはトップゲート、バックゲート、およびサイドゲートの１またはそれ以上の組み合わせで開閉される。
好適には、メモリセルは、弾力性のあるおよび／または透明の基板上に形成される。
好適には、グラフェン層の配置は、強誘電体層と直接接触、および非常に薄い絶縁層により強誘電体層から分離、から選択された１つである。
好適には、メモリセルは、更にグラフェン層と強誘電体層との交互のスタックを含み、それぞれの層が分離して接触する（接触可能である）。３次元のメモリ構造が実現できるため、有利である。
他の特別な表現では、本発明は、メモリセルのデータ値を表す制御可能な抵抗状態を有するグラフェン層を形成する工程を含むメモリセルの製造方法に関する。
好適には、この方法は、更に、抵抗状態を制御するように形成された強誘電体層を形成する工程を含む。
好適には、第１の形態において、形成工程は、導電性基板上の誘電体層の上にグラフェン層を配置する工程と、グラフェン層の上に強誘電体薄膜を形成する工程とを含む。この形態では、この方法は、更に、強誘電体薄膜上に上部電極を形成する工程を含む。第２の形態では、形成工程は、導電性基板上の誘電体層の上に強誘電体薄膜を形成する工程と、強誘電体薄膜上にグラフェン層を配置する工程とを含む。この形態では、この方法は、更に、強誘電体薄膜と誘電体層との間に下部電極を形成する工程を含む。第３の形態では、形成工程は、導電性酸化物の上にエピタキシャル強誘電体薄膜を形成する工程と、強誘電体薄膜上にグラフェン層を配置する工程とを含む。この形態では、導電性酸化物は下部電極として機能する。
好適には、バックグラウンドドーピングが望まれる場合、形成工程は、強誘電体基板上にグラフェン層を堆積する工程と、ドナーまたはアクセプタの分子を用いてグラフェン層をドーピングする工程とを含む。代わりとしてまたは追加として、ＳｉＣ基板上にエピタキシャルグラフェンを成長させてもよい。強誘電体バックグラウンドゲートが用いられても良い。
好適には、第１の形態では、形成工程は、グラフェン酸化物からグラフェン層を化学的に誘導する工程を含む。第２の形態では、形成工程は、グラフェン層を形成するためにグラファンを化学的に変形する工程を含む。第３の形態では、形成工程は、化学気相堆積（ＣＶＤ）、低圧ＣＶＤ、またはプラズマ強化ＣＶＤを用いて、銅、ニッケル、コバルト、または他の表面上にグラフェン層を成長する工程を含み、この方法は大型のグラフェンを可能にする。第４の形態では、形成工程は、バルク状のグラフェンから機械的に剥がされる。膜厚については、グラフェン層は、１層、２層、３層または他のゲート調整が可能な膜厚である。
好適には、形成工程は、１層、２層、３層または他のゲート調整が可能な膜厚でグラフェン層を形成する工程を含む。
好適には、形成工程は、本来的に２次元のシートとしてグラフェン層を形成する工程、またはナノスケールの大きさのドット、ドットアレイ、ナノワイヤ、またはナノワイヤアレイにパターニングする工程を含む。
好適には、形成工程は、弾力性のあるおよび／または透明の基板上に層を形成する工程を含む。
好適には、形成工程は、強誘電体層と直接接触するグラフェン層を形成する工程、または非常に薄い絶縁層により強誘電体層からグラフェン層を分離する工程を含む。好適には、この方法は、更に、グラフェン層と強誘電体層との交互のスタックを形成する工程を含む。
記載から明らかなように、本発明の具体例は、低バイアスの書き込みおよび読み出しプロセスの利益を得て、それゆえにメモリセルを用いるデバイスの電力消費を低減するメモリセルを提供する。更に、本発明のメモリセルからのデータの読み出しは破壊的ではなく、再書き込みプロセスを避けることができ、これによりスイッチング時間を増加させて電力の使用を減らす。それらの要素は、後に述べる多くの要素と組み合わされた場合に、高性能、速いアクセス時間、高信頼性、低電力消費、および不揮発性を可能にするメモリデバイスとなる。本発明は、また、弾力性および／または透明の基板とポリマーの強誘電体を用いることにより、費用効率が高く、弾力的なエレクトロニクスについて不揮発性メモリの解決を提供する。それらのまたは他の関連する長所は、以下の記載から当業者に明らかになるであろう。
メモリセルの限定的でない好適な具体例が、添付された以下の図面を参照しながら説明される。
メモリセルの１つの具体例の断面の概略図である。 メモリセルの１つの具体例の透視切断面の概略図である。 グラフェン層の場依存性の抵抗を示すグラフである。 （Ａ）（Ｂ）ゼロ分極（即ち、ビット「１」）および非ゼロ分極（即ち、ビット「０」）におけるグラフェン層の抵抗を示す、抵抗と電場の関係のグラフである。 （Ｃ）（Ｄ）異なる初期状態からメモリセル中に「１」状態の書き込みを示す、２つの連続した分極と電場の関係（Ｐ−Ｅ）のヒステリシスループである。 （Ｅ）（Ｆ）異なる初期状態からメモリセル中に「０」状態の書き込みを示す、２つの連続した分極と電場の関係（Ｐ−Ｅ）のヒステリシスループである。 メモリセルの代わりの具体例の断面の概略図である。 メモリセルの代わりの具体例の断面の概略図である。 弾力性および／または透明な基板とポリマー強誘電体を用いた弾力性メモリセルの透視切断面の概略図である。 −８５Ｖと８５Ｖの間のゲート電圧スイープを用いた、グラフェン−強誘電体メモリセルのグラフェン抵抗とゲート電圧の関係のヒステリシスループを示すグラフである。 （Ａ）〜（Ｄ）様々なデータ値の変化、即ちメモリセル中のビット書き込みに影響するグラフェン抵抗とゲート電圧の関係のヒステリシスループを示すグラフである。 （Ａ）（Ｂ）非静電的にバイアスされたメモリセルと静電的にバイアスされたメモリセルの断面の概略図、ヒステリシスループ、およびグラフである。 （Ａ）（Ｂ）（Ｃ）断面の概略図と、静電バイアスに続くヒステリシスループ中の変化、およびメモリセルへの「１」および「０」の書き込み動作を示す。 （Ａ）（Ｂ）静電バイスを有するメモリセルの２つの具体例の断面の概略図である。 セル当たり複数のビットのデータ記憶についての抵抗変化率とバックグラウンドドーピングレベルの関係のグラフである。
図１Ａおよび図１Ｂを参照しながら、メモリセル１０の、１つの好適な具体例を示す。メモリセル１０は、導電性基板１２と、導電性基板１２の上の誘電体層１４を含む。グラフェンシートを含むグラフェン層１６は、誘電体層１４の上に配置され、強誘電体の薄膜を含む強誘電体層１８により覆われる。グラフェン層１６は、メモリセル１０のソース領域１５およびドレイン領域１７に電気的に接続される。強誘電体層１８に電気的に接続された上部電極２０と、誘電体層に電気的に接続された下部電極２２（導電性基板）は、メモリセル１０の２つの択一的なゲート領域を形成する。メモリセル１０との接続のために、コンタクト２４がグラフェン層１６の上に形成される。上記層の配置は、金属／強誘電体／グラフェンの積層構造を有する不揮発性メモリセルとなる。
グラフェン層１６はグラフェンを含み、これは２次元の六方晶系構造を有する炭素原子の層である。グラフェンの独特の特性の１つは、場依存導電性であることが分かっている。図２のグラフを参照すると、この場依存導電性は、異なる抵抗とゲート電圧の関係の、逆Ｖ字型グラフとして示される。ゲート電圧で形成される電場に依存して、グラフェン中の電荷キャリアが、最小導電性ポイント（即ち、Ｖ形状のピーク、またはディラックポイントとしても知られる）を横切って正孔から電子に連続して変わることができる。結果として、グラフェン−誘電体−ゲート構造を形成するために、単体のグラフェンシートが、導電性基板（例えばシリコンウエハ）の上の誘電体層上に配置された場合、接地されたグラフェンシートを有する導電性基板に与えられたバイアスは、導電性と共に、電荷キャリア濃度の変化となった。
本発明のグラフェンの応用は、グラフェン層の異なる抵抗状態を用いてデータ値（例えば、磁気データ記憶）を表すことにより、グラフェンの場依存導電性を用いる。しかしながら、グラフェンの異なる抵抗状態は、外部場がスイッチオフとなる限り保持できない。この場依存電気抵抗の揮発特性を克服するために、本発明の一の好適な具体例は、強誘電体層の残された場を用いて、グラフェン層の特別な抵抗状態を設定する。
以下に説明するように、１つの好適な具体例では、２値の「０」と「１」が、グラフェン層の異なる抵抗状態で表され、それらの状態は、強誘電体層の分極の大きさにより不揮発な方法で切り替えられる。
上記配置の好適な動作が、図３の（Ａ）から（Ｆ）に示される。図３（Ａ）（Ｂ）の抵抗と分極の関係のグラフ（これは、また、グラフェン層の場依存抵抗を示す）を参照すると、ゼロ残留分極Ｐｍｉｎと非ゼロ残留分極−Ｐｒにおける強誘電体層の設定は、グラフェン層の２つの特別な抵抗状態となる。示された具体例では、２値の情報は、それぞれ「１」のデータ値を表す高抵抗状態（抵抗Ｒ１を有する）と、「０」のデータ値を表す低抵抗値（抵抗Ｒ０を有する）である。蓄積された２つの値の読み出しが要求された場合、必要なのはグラフェン層の抵抗の検出である。メモリ値は強誘電体層に保持されるため、データ値の読み出しが破壊的でなく、消極または異なる分極されるまでの時間、残留分極を保持することは評価される。
図３（Ｃ）（Ｄ）は、２値の「１」を好適な形態のメモリセルに書き込む操作を示す。図３（Ｃ）（Ｄ）のグラフを参照すると、２つの異なる分極と電場の関係（Ｐ−Ｅ）のヒステリシスループが示される。図３（Ｃ）では、強誘電体層が−Ｐｒの残留分極で最初に分極され、一方、図３（Ｄ）では、強誘電体層がゼロ分極で最初に分極される。双方の場合、強誘電体層に、０からＶｍａｘへ、ＶｍａｘからＶＥＣへ、ＶＥＣから０へ戻る非対称なＶＴＧスイープを有する小さいヒステリシスループが行われる。この小さなヒステリシスループは、強誘電体層中の分極を最小にし、メモリセルをビット「１」に設定し、初期状態から独立する。残留分極は、与えられた電場に対応する１の方向に整列した強誘電体層中の電気双極子の結果であることが評価され、ＥＣは強誘電体の保持力である
図３（Ｅ）（Ｆ）は、２値の「０」を好適な形態のメモリセルに書き込む操作を示す。上述のように、図３（Ｅ）（Ｆ）は、強誘電体層の、２つの異なる分極と電場の関係（Ｐ−Ｅ）のヒステリシスループを示す。図３（Ｅ）では、強誘電体層が−Ｐｒの残留分極で最初に分極され、一方、図３（Ｆ）では、強誘電体層がゼロ分極で最初に分極される。ビット「０」を書き込むために、強誘電体層に、０からＶｍａｘへ、Ｖｍａｘから−Ｖｍａｘへ、−Ｖｍａｘから０へ戻る対称なＶＴＧスイープを有する大きなヒステリシスループが行われる。この大きなヒステリシスループは、強誘電体層中の残留分極を最大にし、メモリセルをビット「０」に設定し、初期状態から独立する。少なくとも高抵抗状態と低抵抗状態との間の大きさのオーダーの抵抗変化が再現されて達成できることが見出された。前のように、蓄積された値の読み出しが要求された場合、必要なことはグラフェン層の抵抗の検出である。
メモリセルの代わりに好適な具体例が、図４Ａおよび図４Ｂに示される。図４Ａでは、強誘電体層１８が誘電体層１４の上に形成され、一方、図４Ｂでは、強誘電体層１８が導電性酸化物層１４の上に形成され、グラフェン層１６がエピタキシャル強誘電体層１８の上に形成される。それらの構成中の上部電極２０は、強誘電体層１８の下に（即ち、図４Ａでは強誘電体層１８と誘電体層１４との間に、図４Ｂでは強誘電体層１８と導電性ペロブスカイト酸化物層１４との間に）ある。それらの具体例の配置は、強誘電体層１８の熱処理を可能にする。
揮発性の具体例のメモリセルの作製は、データ値を表す異なる抵抗状態を有するグラフェン層を形成する工程を含む。不揮発性の具体例のメモリセルの作製は、（１つの具体例が、基板のような強誘電体層を用いるが）典型的には基板上にグラフェン層と強誘電体層とを形成する工程を含み、強誘電体層は、グラフェン層の抵抗状態を制御して設定できるように形成される。１の好適な具体例では、図４Ｃに示すように、メモリセルは弾力性および／または透明の基板１２上に形成される。図１Ａの具体例のために、この方法は、導電性基板１２を用いる下部電極を形成する工程と、導電性基板１２上にグラフェン層１６を形成する工程と、グラフェン層１６上に強誘電体層１８を形成する工程とを含む。１の例では、この方法は、金属の熱蒸着で下部電極を形成する工程と、電子ビームリソグラフィで下部電極をパターニングする工程とを含む。１またはそれ以上の追加のトップゲート、サイドゲート、バックゲートまたはそれらの組み合わせが、同様に形成される。好適な形態の方法は、ポリ（ビニリデンフルオライド−トリフルオロエチレン）（Ｐ（ＶＤＦ−ＴｒＦＥ））をグラフェン層上または誘電体層上にスピンコートし、強誘電体層を形成する工程を含む。強誘電体層上のグラフェン層の配置は、強誘電体層に直接接触、および非常に薄い絶縁層による分離、から選択される１つである。
グラフェン層は、１またはそれ以上の以下の方法で作製される。グラフェン酸化物からの化学的な誘導、化学的に変形させたグラフェン（例えばグラファン）からの作製、および銅、ニッケル、コバルト、または他の表面上への化学気相堆積（ＣＶＤ）、低圧ＣＶＤ、またはプラズマ誘起ＣＶＤで、これは大型グラフェンを可能にする。グラフェン層は、または、バルク状のグラフェンから機械的に剥がされる。グラフェン層の膜厚は、１層、２層、３層または他のゲート調整が可能な膜厚からなるグループから選択される。
グラフェン層は、本来的に２次元のシート、またはナノスケールの大きさにパターニングされたドット、ドットアレイ、ナノワイヤ、またはナノワイヤアレイである。バンドギャップに関して、グラフェン層は、本質的なエネルギバンド構造または横方向の閉じ込め、歪応力、または電場により設計されたバンドギャップを有する。
図１のメモリセルの１つの試料について、トップゲート（即ち、上部電極）の電圧ＶＴＧの関数として、グラフェン抵抗Ｒのための電気的なヒステリシスループが、図５に示される。トップゲートが閉じたループでスイープされた場合、抵抗測定において顕著なヒステリシスがあることが注目される。ヒステリシスの振れは、最大抵抗Ｒｍａｘと最小抵抗Ｒｍｉｎとの間に示される。試験された試料について、抵抗変化率ΔＲ／Ｒ＝（Ｒｍａｘ−Ｒｍｉｎ）／Ｒｍｉｎは、３５０％より大きくなった。
好適な具体例では、最大抵抗ピークＲｍａｘは、データ値「１」を表し、一方、データ値「０」は、ＲＰｒで表される。図６（Ａ）および（Ｄ）に示すように、完全に対称なＶＴＧスイープに対応する大きなヒステリシスループは、メモリに、現状から独立した「０」を設定する。図６（Ａ）では、「０」は「０」に再度書き換えられ、一方、図６（Ｄ）では、データ値は「１」から「０」にリセットされる。対照的に、メモリセルへの「１」の書き込みは、ＶＴＧが０に戻った場合、強誘電体層中の分極を最小にするために、非対称なＶＴＧスイープを用いた小さなヒステリシスループを必要とする。図６（Ｂ）および図６（Ｃ）に示すように、小さなヒステリシスループは、グラフェンチャネルの抵抗状態をＲｍａｘ近くに設定し、「１」または「０」の初期状態から独立する。このように、大きなまたは小さなヒステリシスループを用いた場合、本発明のメモリセル中で、不揮発性のスイッチングまたは値に設定の実現が可能となる。初めに概説したように、メモリセル中に設定された情報の読み出しは、単に、１ｎＡと同じ程度に低い励起電流を用いてセル抵抗を測定することにより行うことができる。
上記具体例は、グラフェン層中で高抵抗状態と低抵抗状態との間の可逆的な不揮発性スイッチングが、大きなまたは小さなヒステリシスループを実行することにより実現できることを明確に示す。抵抗ヒステリシスループと、高抵抗状態と低抵抗状態との間のスイッチングは、強誘電体薄膜によるグラフェン中への電気双極子誘起ドーピング（即ち、ヒステリシス強誘電体ドーピング）による。データのために準備された試料中で、抵抗変化ΔＲ／Ｒは５００％を越え（即ち、高抵抗状態の抵抗は、低抵抗状態の抵抗の６倍より大きい）、強誘電体／グラフェン界面の品質、グラフェン中の荷電子キャリア移動度の改良により、および強誘電体薄膜の残留分極の増加により、更に改良できるであろう。強誘電体層の残留分極を増加するための１つのアプローチは、より大きな電場を与えることである。代わりのアプローチは、強誘電体基板上にグラフェンシートを直接形成するものであり、これはより高い残留分極を有する他の強誘電体材料の使用を可能とする。他のアプローチは、２分子層グラフェン（bilayer graphene）またはグラフェンナノリボンを用いることにより、グラフェン層中のバンドギャップを開けることである。
上記具体例は、非対称の書き込み方法（即ち、異なるヒステリシスループ）用いて行うことができるが、非対称の書き込み方法の要求は、メモリのデバイス操作および回路設計、およびデータ蓄積応用を複雑にする。これに取り組むために、本発明の更に好適な具体例は、静電バイアス技術を実行する。特に、この代わりの具体例では、グラフェン層中へのヒステリシス強誘電体ドーピングは、強誘電体の分極前に、グラフェン層中のバックグラウンドドーピングレベル（ここではｎｂａｃｋ）を導入することにより、間接的に変更される。ｎｂａｃｋは、静電力／バイアスを、電気双極子フリッピング（flipping）および非対称な残留分極Ｐｒ’とＰｒ’’を強誘電体層中に形成する。
静電バイアス技術の効果は、図７（Ａ）（Ｂ）に、非静電バイアス技術と関連して示される。双方の図面において、強誘電体層は、その電気双極子の方向を示す矢印とともに示す。図７（Ａ）は、静電バイアスの無い場合の効果である。強誘電体ゲートは、グラフェン中に、反対の符号を有する、２つの対称なゼロ場ドーピングレベルを導入する。対称な電圧スイープでは、グラフェン中の二極性の場依存コンダクタンスにより、抵抗変化が見られない。図７（Ｂ）は、静電バイアスの有る場合の効果である。簡単に記載するために、グラフェン中のバックグラウンドドーピングｎｂａｃｋの結果としても静電バイアスは、ヒステリシス強誘電体ドーピングを間接的に変化させ（静電バイアスは、強誘電体ゲートの結果として形成できる）、対称電圧スイープを用いて２つの異なる抵抗状態が実現できる。この具体例中の抵抗変化率（ΔＲ／Ｒ）は、以下の式（１）を用いて決定される。
静電バイアス効果を用いて、メモリセル中の対称ビット書き込みが、対称な電圧パルスを用いて実現でき、これは、電圧パルスを与えて、電圧パルスを強誘電体層中の電気双極子の方向を変えることにより、書き込み手続を簡略化する。これは、図８（Ａ）から（Ｃ）に示される。図８（Ａ）は、ゼロより大きなｎｂａｃｋと、強誘電体層中に非対称の残留分極Ｐｒ’およびＰｒ’’を形成するｎｂａｃｋの結果の効果を有するグラフェン層を備えたメモリセルの断面の概略図を示す。図８（Ｂ）（Ｃ）に関して、この具体例中のメモリセルは、正電圧パルスが上部電極に与えられた場合に、「０」から「１」にメモリ状態をスイッチすることができる。正パルスの後に、強誘電体中の分極はＰｒ’で残り、（図７（Ｂ）に示すように）グラフェン層を高抵抗値Ｒ１に設定する。逆に、「１」から「０」にスイッチするために、負電圧パルスが上部電極に与えられる。負パルスの後、強誘電体中の分極がＰｒ’’に残り、（図７（Ｂ）に示すように）グラフェン層を低抵抗値Ｒ０に設定する。逆に、静電バイアスが無く、グラフェンの場依存コンダクタンスが双極で無い場合、（図７（Ａ）に示すように）Ｐｒおよび−Ｐｒの対称な残留分極により、対称な書き込みは、同じ抵抗状態となる。
静電バイアスを用いるメモリセルの２つの具体例が、図９（Ａ）（Ｂ）に示される。図９（Ａ）では、メモリセルは、図１（Ａ）の構造と同じ構造を有するが、炭化シリコン（ＳｉＣ）基板１２上のエピタキシャルグラフェン１６の成長により形成される。この具体例では、グラフェン層１６は、ＳｉＣの表面再構成を制御する制御方法で、基板１２によりドープされる（好適な具体例では多くドープされ、層１６中の正イオンにより表される）。図９（Ｂ）では、グラフェン層１６が、基板として働く強誘電体層１８を用いて、強誘電体層１８上の化学気相堆積（ＣＶＤ）または機械剥離により形成される。この具体例では、グラフェン層１６が、ペンタセン（pentacene）、ルブレン（rubrene）、またはテトラシアノキノジメタン（tetracyanoquinodimethane（TCNQ））のようなドナー／アクセプタ分子２６により（好適な具体例では大量に）ドープされて、強誘電体層１８の一の表面上に配置されるとともに、強誘電体層１８の対向する表面上に形成された下部電極２２を有する。
本発明の他の代わりの具体例では、グラフェン中のバックグラウンドドーピングレベルまたはｎｂａｃｋが制御され、メモリセル中の抵抗変化率（ΔＲ／Ｒ）は、連続して統制される。ｎｂａｃｋは、基板にバックゲート電圧（ＶＢＧ）を与えることで制御できる。不揮発性応用のために、調整可能なｎｂａｃｋが、強誘電体バックゲートを用いて形成される。そのようなゲート調整可能なΔＲ／Ｒは、セル当たり複数ビットのデータ記憶が可能になり有利である。ゲート調整可能なΔＲ／Ｒは、図１０に示され、これは、ｎｂａｃｋと結果の抵抗変化率ΔＲ／Ｒの間の関係を示す。ここで、ｎ０（Ｐｒ／ｅ）は、ｎｂａｃｋ＝０の場合の、グラフェン中のゼロ場強誘電体ドーピングを表す。特に、ｎｂａｃｋを漸次変化させることで、ΔＲ／Ｒが０から１０００％まで（高移動度の試料は、例えば１００００％を越えるようなより大きな範囲で）連続して調整される。異なるΔＲ／Ｒ値が、次に複数ビットの情報記憶を表すように使用される。ｎｂａｃｋの調整が、Ｒ１とＲ０に対して異なる値を有する異なるヒステリシスループを形成するため、これは可能である。Ｒ１とＲ０のそれぞれのセットは、１つの特定のΔＲ／Ｒにより１ビットの記憶を可能とするため、複数のセットのＲ１とＲ０は、複数のビットへの記憶を可能にする。例えば、３セットのＲ１とＲ０が検出可能であれば、３ビットの記憶（即ち、００、０１、および１０）が実行される。図１０の例では、セル当たり１０ビットの調整が示され、ここでは各ΔＲ／Ｒの１００％の変化が、ビットとして規定される。２進情報と比較して、セル当たり１０ビットの記憶は、同じユニットセルサイズで、５倍までデータ記憶容量が増加する。これは強化でき、抵抗変化率が１００００以上の非常に高移動度のデバイスを用いるとなおさら実現できる。更に、バンドギャップの開き（band gap opening）（例えば、横方向の閉じ込め、リボン、ドット、および対抗アレイ（antidote array））が使用された場合、所望の変化がグラフェンバンド構造中に形成される（例えば、水素化、電場誘起ギャップ、例えば二重層）。
本発明から生じる利益は、上述の説明から明らかであろう。例えば、グラフェン層の場依存電気抵抗を用いることにより、メモリセルは現状のＤＲＡＭに匹敵するのに十分な速さとなる。グラフェン層が強誘電体層により制御された場合、結果のメモリもまた不揮発性である。本発明のメモリセルの書き込みおよび読み出しプロセスは、低仕事バイアスで実現でき、これがメモリセルを用いるデバイスの電力消費を低減できる。グラフェン−Ｐ（ＶＤＦ−ＴｒＦＥ）メモリの場合、例えば読み出しでは、グラフェンワーキングチャネルの抵抗値を読むために、数１０μＶが必要であり、一方、１０Ｖより小さいワーキングバイアスが、Ｐ（ＶＤＦ−ＴｒＦＥ）の膜厚を１００ｎｍより小さく限定することで達成される。有機強誘電体層も、弾力性のある透明エレクトロニクスを用いた簡単な集積のために可能であり、同時にキャップ層およびパッシベーション層として働く。更に、本発明のメモリセルからのデータ読み出しは、破壊的ではなく、これによりそれに続く再書き込みは不要である。これはスイッチングサイクルを増加させ、電力使用を低減する。安定した、化学的に不活性なグラフェンの特性により、本発明のメモリセルは、従来のデータ記憶と比較した場合でさえも信頼性のあるデータ記憶手段を提供する。非常に高い電荷キャリア移動度を有するグラフェンは、また、メモリセルに、典型的には数１０フェムト秒の非常に速い読み出し速度を与える。実際に働くデバイスの設計の制約により、それらの速度が使用されなくても、それらがより遅い速度の大きさのオーダーで使用された場合、それらのデバイスが非常に高い移動度を有するという事実は、大きな省電力に変わる。グラフェン層の敏感な場依存電気抵抗と強誘電体層の速いスイッチング時間（数１０ナノ秒）とを組み合わせた場合、それらの要因は、高性能、速いアクセス時間、高信頼性、低電力消費、および不揮発性を有するメモリデバイスを提供できる。グラフェン−強誘電体メモリセルでは、Ｐ（ＶＤＦ−ＴｒＦＥ）は不揮発性データ記憶のために、費用効率が高い解決法を用いて、弾力性のあるエレクトロニクスと共に集積するために好ましい。一方、チタン酸ジルコン酸鉛（ＰＺＴ）系材料のような無機強誘電体は、高性能、高速読み出しおよび書き込みグラフェン強誘電体メモリが必要な場合に好ましい（ＰＺＴ系材料の場合、スイッチング速度は２８０ｐｓと同程度に速くできる）。換言すれば、強誘電体ゲートは、無機材料または有機材料から形成されても良い。
これを要約すると、以下のようになる。
１．グラフェンメモリは、材料の、電気的に本質的な性質に依存する。キャリア濃度は、電場効果に手段により調整できる。大きなキャリア濃度（高ドーピング）において、デバイス抵抗は低い。低キャリア濃度（小さなドーピング）において、デバイス抵抗は小さい。ドーピングに依存せずに、グラフェンのキャリア移動度は大きい。２つの抵抗状態が、情報を記憶するために使用できる。高抵抗状態は、情報の１ビットに寄与し、低抵抗はコンプリメンタリビット（complimentary bit）に寄与する。
２．デバイス状態は、１の状態から他の状態に、電気ゲートにより形成される電界効果によるキャリア濃度の変化によりスイッチできる。
３．電界効果は、揮発性ゲートでも不揮発性ゲートでも実現できる。
４．揮発性ゲートが存在する場合、メモリは揮発性メモリである。不揮発性ゲートの場合は、メモリは不揮発性メモリである。
５．不揮発性ゲートは、強誘電体材料により実現できる。
６．デバイス操作は、１つのゲートのみが、他のアンドープ（中性）グラフェン上で働くように行うことができる。これは、非対称な書き込みスキームに繋がる。
７．デバイス操作は、既に帯電したグラフェンシートに対して強誘電体ゲートを用いても良い。この帯電は、多くの方法（例えばＳｉＣのような基板誘起、バックゲート誘起（揮発性でも不揮発性でも）、化学ドーピング誘起、または他のそれらの組み合わせ）で達成できる。ここではこれを、「静電バイアス（electrostatic bias）」と呼び、単純な読み出し書き込みスキームに繋がる（対称書き込み）。
８．静電バイアスの場合、多くの桁で変化する（少なくとも１０００％、非常に高品質な試料では１０００００％、バンドギャップ操作試料では１００００％以上）調整可能なΔＲ／Ｒを達成することが可能である。静電バイアスのためのコンプリメンタリゲートは、原理的に揮発性であることが可能である。
多層グラフェンメモリセルの形成も可能である。この代わりの具体例の構造は、グラフェンと強誘電体ゲートの交互スタックからなり、それぞれの層は分離して接触し、それゆえに３Ｄメモリアーキテクチュアが得られる。ここではそれぞれの層はユニットセルを形成する。これは、例えば、グラフェンと強誘電体ゲートを１層ずつ（layer-by-layer）スピンコートすることにより、グラフェンまたはグラフェン酸化物を用いて実施される。
更に代わりの具体例では、（もし、グラフェンがゲート用コンタクト金属として使用された場合）透明で弾力性がある誘起強誘電体材料が、グラフェンに基づく弾力性のある透明な電子デバイスのための、キャップ層を形成するために使用される。
上記説明は、限定的でない好適な具体例を示すが、当業者に理解されるように、これは、請求の範囲から離れることなく、設計、構成、または操作において、変化または変形しても良い。例えば、好適な具体例は不揮発性構造と操作を参照して記載されたが、これは揮発性操作としては本質ではなく、強誘電体ゲート誘電体を必要としないことも考えられる。また、強誘電体ゲートが使用された場合、２値の値である「１」と「０」のそれぞれを規定するのに、ゼロ残留分極と非ゼロ残留分極が用いられることも本質ではない。必要または望めば、一の残留分極が、その分極においてグラフェンシートの残留抵抗が一のデータ値を表し、（他の値の抵抗となる）分極の不存在が、他のデータ値を表す。非ゼロの残留分極から、実質的にゼロの分極への変化は、公知の分極技術により行われる。更に、図３（Ａ）および（Ｂ）のグラフのｘ軸は、強誘電体層の分極として記載されたが、ｘ軸がボトムゲート電圧（図１ＡのＶＢＧ）、またはトップゲート電圧（図１ＡのＶＴＧ）を表しても良いことを当業者は認識するであろう。換言すれば、グラフェン層の場依存抵抗特性は、強誘電体層の分極に加えて、メモリセルのトップゲートとボトムゲートに与えられる電圧の観点から表しても良い。絶縁性基板が所望された場合、これは弾力性および／または透明でも良い。もしバックゲートが所望された場合、絶縁層によりグラフェンから分離された高い導電性層を含むボトムゲート構造上に、グラフェンが載るような配置でも良い。例えば上記変化は、請求の範囲に含まれることを意図する。

Claims (39)

  1. メモリセルのデータ値を表す制御可能な抵抗状態を有するグラフェン層と、抵抗状態を制御するように形成された強誘電体層と、を含み、
    グラフェン層は、０より大きなバックグラウンドドーピングレベルを含み、バックグラウンドドーピングレベルは、強誘電体層の分極前に導入された不揮発性メモリセル。
  2. 強誘電体層がゼロ残留分極を有する場合に高抵抗状態になるようにグラフェン層が形成され、強誘電体層がゼロでない残留分極を有する場合に低抵抗状態になるようにグラフェン層が形成された請求項１に記載の不揮発性メモリセル。
  3. 更に、強誘電体層に電気的に接続された上部電極を含み、非対称の電圧スイープが上部電極に与えられた場合に高抵抗状態になるようにグラフェン層が形成され、対称の電圧スイープが上部電極に与えられた場合に低抵抗状態になるようにグラフェン層が形成された請求項１に記載の不揮発性メモリセル。
  4. 高抵抗状態と低抵抗状態が、５００％より大きな抵抗変化率を有する請求項２または３に記載の不揮発性メモリセル。
  5. グラフェン層が、導電性基板上の、強誘電体層と誘電体層との間に配置される請求項１〜４のいずれかに記載の不揮発性メモリセル。
  6. 強誘電体層が、導電性基板上の、グラフェン層と誘電体層との間に配置される請求項１〜４のいずれかに記載の不揮発性メモリセル。
  7. 更に、導電性基板を用いた下部電極を含む請求項５または６に記載の不揮発性メモリセル。
  8. グラフェン層が、導電性酸化物基板上の、エピタキシャル強誘電体層の上に配置される請求項１〜４のいずれかに記載の不揮発性メモリセル。
  9. メモリセルの上部電極に正電圧パルスが与えられた場合に高抵抗状態になるようにグラフェン層が形成され、メモリセルの上部電極に負電圧パルスが与えられた場合に低抵抗状態になるようにグラフェン層が形成された請求項１に記載の不揮発性メモリセル。
  10. グラフェン層が、ＳｉＣ基板上のエピタキシャルグラフェンである請求項１または２に記載の不揮発性メモリセル。
  11. グラフェン層が、ドナー分子またはアクセプタ分子によりドープされて、強誘電体層の一の表面上に配置され、電極が、強誘電体層の対向面上に形成される請求項１または２に記載の不揮発性メモリセル。
  12. バックグラウンドドーピングレベルが、抵抗状態の抵抗変化率を調整するように制御可能な請求項２〜４のいずれかに記載の不揮発性メモリセル。
  13. 複数の抵抗変化率が、データの複数ビットを表す請求項１２に記載の不揮発性メモリセル。
  14. グラフェン層が、グラフェン酸化物から化学的に誘導される請求項１または２に記載の不揮発性メモリセル。
  15. グラフェン層が、化学的に変更されたグラフェンである請求項１または２に記載の不揮発性メモリセル。
  16. グラフェン層が、銅、ニッケル、コバルト、または他の表面上への化学気相堆積（ＣＶＤ）、低圧ＣＶＤ、またはプラズマ誘起ＣＶＤにより成長され、大規模のグラフェンを可能とする請求項１または２に記載の不揮発性メモリセル。
  17. グラフェン層が、１層、２層、３層、または他のゲート調整が可能な膜厚である請求項１または２に記載の不揮発性メモリセル。
  18. グラフェン層が、本来の２次元シート、またはナノスケール寸法にパターニングされたドット、ドットアレイ、ナノワイヤ、またはナノワイヤアレイである請求項１または２に記載の不揮発性メモリセル。
  19. グラフェン層が、固有のバンドギャップ構造を有し、または横方向の閉じ込め、応力歪、または電場により設計されたバンドギャップを有する請求項１または２に記載の不揮発性メモリセル。
  20. グラフェン層が、トップゲート、サイドゲート、バックゲート、またはトップゲート、バックゲートおよびサイドゲートの１またはそれ以上の組み合わせである請求項１または２に記載の不揮発性メモリセル。
  21. メモリセルが、弾力性および／または透明の基板上に形成された請求項１または２に記載の不揮発性メモリセル。
  22. グラフェン層の配置が、強誘電体層と直接接触、および非常に薄い絶縁層により強誘電体層から分離、から選択された１つである請求項２に記載の不揮発性メモリセル。
  23. 更に、グラフェン層と強誘電体層の交互のスタックを含み、それぞれの層が分離して接触する請求項１〜２２のいずれかに記載の不揮発性メモリセル。
  24. メモリセルのデータ値を表す、制御可能な抵抗状態を有するグラフェン層を形成する工程と、抵抗状態を制御するための強誘電体層を形成する工程と、を含み、
    グラフェン層は、０より大きなバックグラウンドドーピングレベルを含み、
    更に、バックグラウンドドーピングレベルを、強誘電体層の分極前に導入する工程を含む不揮発性メモリセルの製造方法。
  25. 強誘電体層を形成する工程は、導電性基板上の誘電体層の上にグラフェン層を配置する工程と、グラフェン層の上に強誘電体薄膜を形成する工程とを含む請求項２４に記載の方法。
  26. グラフェン層を形成する工程は、ＳｉＣ基板上にエピタキシャルグラフェンを成長する工程を含む請求項２４に記載の方法。
  27. 強誘電体層を形成する工程は、導電性基板上の誘電体層の上に強誘電体薄膜を形成する工程と、強誘電体薄膜上にグラフェン層を配置する工程とを含む請求項２４に記載の方法。
  28. 強誘電体層を形成する工程は、強誘電体層上にグラフェン層を堆積する工程と、ドナーまたはアクセプタの分子を用いてグラフェン層をドーピングする工程とを含む請求項２４に記載の方法。
  29. 更に、誘電体層の上に上部電極を形成する工程を含む請求項２４に記載の方法。
  30. 更に、強誘電体層と誘電体層との間に、上部電極を形成する工程を含む請求項２９に記載の方法。
  31. グラフェン層を形成する工程は、グラフェン酸化物からグラフェン層を化学的に誘導する工程を含む請求項２４に記載の方法。
  32. グラフェン層を形成する工程は、グラフェン層を形成するためにグラファンを化学的に変形する工程を含む請求項２４に記載の方法。
  33. グラフェン層を形成する工程は、化学気相堆積（ＣＶＤ）、低圧ＣＶＤ、またはプラズマ強化ＣＶＤを用いて、銅、ニッケル、コバルト、または他の表面上に、グラフェン層を成長し、大規模のグラフェンを可能にする工程を含む請求項２４に記載の方法。
  34. グラフェン層を形成する工程は、１層、２層、３層または他のゲート調整が可能な膜厚としてグラフェン層を形成する工程を含む請求項２４に記載の方法。
  35. グラフェン層を形成する工程は、本来的に２次元のシートとしてグラフェン層を形成する工程、またはナノスケールの大きさのドット、ドットアレイ、ナノワイヤ、またはナノワイヤアレイにパターニングする工程を含む請求項２４に記載の方法。
  36. グラフェン層と強誘電体層は、弾力性のある透明の基板上に形成される請求項２４に記載の方法。
  37. 強誘電体層を形成する工程は、強誘電体層と直接接触するグラフェン層を形成する工程、または非常に薄い絶縁層により強誘電体層からグラフェン層を分離する工程を含む請求項２４に記載の方法。
  38. 更に、グラフェン層と強誘電体層との交互のスタックを形成する工程を含む請求項２４に記載の方法。
  39. グラフェン層は、導電性基板上の、強誘電体層と誘電体層との間に配置され、メモリセルは更に、強誘電体層に電気的に接続された上部電極を含む請求項１に記載の不揮発性メモリセル。
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