KR101919420B1 - 그래핀 스위칭 소자를 이용한 메모리 어레이 - Google Patents
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Abstract
그래핀 스위칭 소자를 이용한 메모리 어레이가 개시된다. 개시된 메모리 어레이는 매트릭스 형태로 배열된 복수의 그래핀 스위칭 소자와, 각 컬럼의 상기 그래핀 스위칭 소자의 게이트 전극과 연결된 복수의 워드라인과, 각 로우의 상기 그래핀 스위칭 소자의 드레인 전극과 연결된 복수의 비트라인과, 각 컬럼의 상기 그래핀 스위칭 소자의 소스 전극과 연결된 복수의 소스라인을 구비한다. 상기 그래핀 스위칭 소자는 상기 소스 전극으로부터 상기 드레인 전극 방향에서 상기 드레인 전극 및 채널 사이에 쇼트키 배리어가 형성된다.
Description
그래핀 스위칭 소자를 메모리 셀로 이용한 메모리 어레이 구조에 관한 것이다.
일반적인 메모리 소자의 단위 셀(unit cell)은 스토리지 노드 및 스위칭 소자를 포함하여 구성된다. 예컨대, DRAM (dynamic random access memory)은 하나의 트랜지스터 및 하나의 커패시터로 이루어진다.
그래핀은 2차원 육방정계 (2-dimensional hexagonal) 탄소구조를 가지며, 반도체를 대체할 수 있는 새로운 물질로 최근에 전세계적으로 활발히 연구가 진행되고 있다. 특히, 그래핀은 제로 갭 반도체(zero gap semiconductor)로 스위칭 소자로 이용하기 위해서는 그래핀 또는 그래핀을 채용한 구조에 밴드갭을 형성하여야 한다. 이러한 그래핀을 포함하는 그래핀 소자는 스위칭 소자일 수 있다.
그래핀 쇼트키 다이오드는 그래핀 소자로소 쇼트기 다이오드 역할을 하는 소자이다.
본 발명의 일 실시예에 따른 그래핀 스위칭 소자를 이용한 메모리 어레이는 별도의 스토리지 노드 없이 스위칭 소자로만 구성한 메모리 어레이를 제공한다.
본 발명에 따른 그래핀 스위칭 소자를 이용한 메모리 소자는:
매트릭스 형태로 배열된 복수의 그래핀 스위칭 소자;
각 컬럼의 상기 그래핀 스위칭 소자의 게이트 전극과 연결된 복수의 워드라인;
각 로우의 상기 그래핀 스위칭 소자의 드레인 전극과 연결된 복수의 비트라인; 및
각 컬럼의 상기 그래핀 스위칭 소자의 소스 전극과 연결된 복수의 소스라인;을 구비하며,
상기 그래핀 스위칭 소자는 상기 소스 전극으로부터 상기 드레인 전극 방향에서 상기 드레인 전극 및 채널 사이에 쇼트키 배리어가 형성된다.
일 실시예에 따른 상기 그래핀 스위칭 소자는:
도전성 반도체 기판;
상기 기판 상에서 서로 이격되게 제1영역 및 제2영역에 각각 배치된 상기 소스 전극 및 절연층;
상기 소스전극 및 상기 절연층 사이의 상기 기판 상에서 에서 상기 절연층 상으로 연장되며 상기 채널인 세미-메탈층;
상기 세미-메탈층 상에서 상기 절연층과 마주보는 상기 소스 전극;
상기 세미-메탈층을 덮는 게이트 옥사이드; 및
상기 게이트 옥사이드 상의 상기 게이트 전극;을 구비하며,
상기 기판은 상기 세미-메탈층과 상기 드레인 전극 사이에 상기 쇼트기 배리어를 형성한다.
상기 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, 반도체 탄소나노튜브, MoS2, IZO, GIZO 중 어느 하나로 형성될 수 있다.
상기 드레인 전극은 상기 세미-메탈층과 이격되며, 그 간격은 1nm - 30nm일 수 있다.
상기 드레인 전극 및 소스 전극은 각각 금속 또는 폴리실리콘으로 이루어질 수 있다.
상기 게이트 전극에 인가되는 전압에 따라 상기 기판의 상기 쇼트키 배리어가 변할 수 있다.
상기 세미-메탈층은 그래핀 또는 금속성 CNT 메쉬일 수 있다.
상기 그래핀층은 1층 내지 4층의 그래핀으로 이루어질 수 있다.
다른 실시예에 따른 상기 그래핀 스위칭 소자는:
도전성 반도체 기판 상의 제1영역 및 제2영역에 각각 배치된 상기 소스 전극 및 절연층;
상기 제1영역 및 상기 제2영역 사이에서 상기 반도체 기판의 표면에 형성된 복수의 메탈 입자;
상기 복수의 메탈 입자 상에서 상기 절연층 상으로 연장된 세미-메탈층;
상기 제2영역의 상기 세미-메탈층 상에서 상기 절연층과 마주보는 상기 소스 전극;
상기 세미-메탈층을 덮는 게이트 옥사이드; 및
상기 게이트 옥사이드 상의 상기 게이트 전극;을 구비하며,
상기 반도체 기판은 상기 세미-메탈층과 상기 소스 전극 사이에 상기 쇼트키 배리어를 형성한다.
상기 기판에서 상기 복수의 메탈 입자에 대응되게 형성된 복수의 홈과, 상기 복수의 홈을 채운 절연물질을 더 구비할 수 있다.
일 국면에 따르면, 상기 메탈 입자는 상기 절연물질에 임베드되어서 그 상면이 상기 세미-메탈층과 접촉할 수 있다.
다른 국면에 따르면, 상기 메탈 입자는 상기 절연물질 상에 배치되어서 그 상면이 상기 세미-메탈층과 접촉할 수 있다.
또 다른 국면에 따르면, 상기 메탈 입자 및 상기 세미-메탈층 사이에 배치된 유기막을 더 포함할 수 있다.
상기 유기막은 아미노기, 수산기, 수소 이온으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 유기물로 이루어질 수 있다.
상기 유기막은 대략 1nm ~3nm 두께를 가질 수 있다.
상기 메탈 입자는 대략 1nm ~ 10nm 크기를 가질 수 있다.
상기 메탈 입자는 대략 10nm ~ 30nm 간격으로 배치될 수 있다.
본 발명의 실시예에 따른 그래핀 스위칭 소자를 이용한 메모리 어레이는 별도의 스토리지 노드 없이 메모리 어레이를 구성하므로, 메모리 어레이의 구조를 단순화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 그래핀 스위칭 소자를 이용한 메모리 어레이의 구조를 개략적으로 보여주는 회로도이다.
도 2는 도 1에 적용된 그래핀 스위칭 소자의 일 실시예를 개괄적으로 보여주는 단면도이다.
도 3a 내지 도 3d는 도 2의 그래핀 스위칭 소자의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 4는 도 2의 n형 그래핀 스위칭 소자의 I-V 특성 곡선이다.
도 5는 도 2의 p형 그래핀 스위칭 소자의 I-V 특성 곡선이다.
도 6은 게이트 전압 인가에 따른 도 2의 그래핀 스위칭 소자의 드레인 전류 특성을 도시한 그래프이다.
도 7은 프로그래밍 전압 인가 여부에 따른 드레인 전류 특성을 보여주는 그래프이다.
도 8은 읽기 동작을 설명하는 회로도이다.
도 9는 도 1에 적용된 그래핀 스위칭 소자의 다른 실시예를 개괄적으로 보여주는 단면도이다.
도 10은 도 9의 스위칭 소자의 작용을 설명하는 도면이다.
도 11은 도 9의 그래핀 스위칭 소자의 일 변형예를 개괄적으로 보여주는 단면도이다.
도 12은 도 9의 그래핀 스위칭 소자의 다른 변형예인 그래핀 스위칭 소자를 개괄적으로 보여주는 단면도이다.
도 2는 도 1에 적용된 그래핀 스위칭 소자의 일 실시예를 개괄적으로 보여주는 단면도이다.
도 3a 내지 도 3d는 도 2의 그래핀 스위칭 소자의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 4는 도 2의 n형 그래핀 스위칭 소자의 I-V 특성 곡선이다.
도 5는 도 2의 p형 그래핀 스위칭 소자의 I-V 특성 곡선이다.
도 6은 게이트 전압 인가에 따른 도 2의 그래핀 스위칭 소자의 드레인 전류 특성을 도시한 그래프이다.
도 7은 프로그래밍 전압 인가 여부에 따른 드레인 전류 특성을 보여주는 그래프이다.
도 8은 읽기 동작을 설명하는 회로도이다.
도 9는 도 1에 적용된 그래핀 스위칭 소자의 다른 실시예를 개괄적으로 보여주는 단면도이다.
도 10은 도 9의 스위칭 소자의 작용을 설명하는 도면이다.
도 11은 도 9의 그래핀 스위칭 소자의 일 변형예를 개괄적으로 보여주는 단면도이다.
도 12은 도 9의 그래핀 스위칭 소자의 다른 변형예인 그래핀 스위칭 소자를 개괄적으로 보여주는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 그래핀 스위칭 소자를 이용한 메모리 어레이(100)의 구조를 개략적으로 보여주는 회로도이다.
도 1을 참조하면, 메모리 어레이(100)는 매트릭스 어레이일 수 있다. 각 메모리 셀(110)은 그래핀 스위칭 소자이며, 후술된다. 그래핀 스위칭 소자는 다이오드 역할과 트랜지스터 역할을 한다. 도 1에서는 각 메모리 셀(110)을 편의상 다이오드로 도시하였다. 각 메모리 셀(110)은 전계효과 트랜지스터 구조를 가진다.
각 메모리 셀(110)은 소스 전극(S), 드레인 전극(D) 및 게이트 전극(G)을 구비한다. 동일한 열에 있는 게이트 전극들(G)은 워드라인(WL)에 연결되며, 워드라인들(WL)은 제1 컬럼 구동부(120)에 연결된다.
동일한 로우에 있는 드레인 전극들(D)은 비트라인(BL)에 연결되고, 비트라인들(BL)은 로우 구동부(130)에 연결된다.
동일한 컬럼에 있는 소스 전극들(S)은 소스 라인(SL)에 연결되며, 소스라인들(SL)은 제2 컬럼 구동부(140)에 연결된다.
각 메모리 셀(110)은 반도체 배리어를 포함하는 튜너블 배리어를 구비한 그래핀 스위칭 소자일 수 있다.
도 2는 도 1의 메모리 셀인 반도체 배리어를 포함하는 튜너블 배리어를 구비한 그래핀 스위칭 소자(200)를 개괄적으로 보여주는 단면도이다.
도 2를 참조하면, 기판(210) 상의 제1영역에 제1전극(251)이 배치되며, 제1영역과 이격된 제2영역에 절연층(220)이 형성되어 있다. 기판(210) 상에서 제1전극(251)과 이격되며 제1영역과 제2영역 사이로부터 연장되어서 절연층(220) 상으로 그래핀층(230)이 형성된다. 그래핀층(230) 및 제1전극(251) 사이의 이격 거리(d)는 대략 1nm - 30nm 두께로 형성될 수 있다. 그리고, 제2영역에서 그래핀층(230)을 사이에 두고 절연층(220)과 마주보게 제2전극(252)이 형성된다. 기판(210) 상에는 그래핀층(230)의 일부를 덮는 게이트 옥사이드(260)가 형성되어 있다. 게이트 옥사이드(260) 상에는 게이트 전극(270)이 형성된다.
도 2에서는 그래핀층(230)을 채널로 사용하였으나 본 발명은 이에 한정되지 않는다. 예컨대, 밴드갭이 없는 반도체로 이루어진 세미-메탈층, 예컨대 금속 CNT 메쉬(metallic CNT mesh)층으로 이루어질 수도 있다. 편의상, 이하에서는 그래핀층을 예시하였으며, 그래핀층은 금속 CNT 메쉬를 포함하는 세미-메탈층으로 대체하여도 된다.
제1전극(251)과 제2전극(252)은 각각 드레인 전극 및 소스 전극일 수 있다. 제1전극(251)과 제2전극(252)은 금속 또는 폴리실리콘으로 형성될 수 있다.
기판(210)은 반도체 기판이다. 반도체 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, 반도체 CNT (semiconducting CNT), MoS2, IZO, GIZO 등으로 형성될 수 있다. 반도체 기판(210)은 n형 불순물 또는 p형 불순물 중 어느 하나로 도핑된다. 반도체 기판(210)은 도 2에서 보듯이 그래핀층(230)을 사이에 두고 게이트 전극(270)과 마주보도록 배치된다. 따라서, 게이트 전압에 의해 반도체 기판(210)의 에너지 밴드가 영향을 받는다. 따라서, 기판(210)은 튜너블 배리어이며, 반도체 배리어로도 칭한다.
기판(210)에는 제2전극(252)과의 접촉 영역에 제1우물(212)이 형성된다. 제1우물(212)은 기판(210)과 동일한 극성으로 고농도로 도핑된다. 예컨대, 기판(210)이 도 2에서처럼 n+ 도핑된 경우, 제1우물(212)은 n++ 영역이 된다. 그래핀 스위칭 소자(200)는 반도체 배리어인 반도체 기판(210)의 극성에 따라서 n형 트랜지스터 또는 p형 트랜지스터인 유니폴라 트랜지스터일 수 있다. 즉, 반도체 기판(210)이 도 2에서처럼 n형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(200)는 n형 트랜지스터가 될 수 있다. 한편, 반도체 기판(210)이 p형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자는 p형 트랜지스터가 된다. 이때, 제1우물(212)는 p++ 영역이 된다.
도 2의 그래핀 스위칭 소자(200)가 n형 트랜지스터인 경우, 제2전극(252)은 소스 전극이며, 제1전극(251)은 드레인 전극이 된다.
게이트 옥사이드(260)는 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
그래핀층(230)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀이 전사된 후 패터닝되어 형성될 수 있다. 그래핀층(230)은 1층 내지 4층의 그래핀으로 이루어질 수 있다. 그래핀층(230)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다.
도 3a 내지 도 3d는 도 2의 그래핀 스위칭 소자(200)의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 3a 및 도 3b는 n형 그래핀 스위칭 소자의 작용을 설명하는 도면이다. 도 3a는 게이트 전압을 인가하기 전의 상태이며, 도 3b는 게이트 전압을 인가한 상태를 도시한 도면이다.
도 3a를 참조하면, 게이트 전극(270)에 게이트 전압이 인가되지 않은 상태에서, 반도체 기판(210)의 양측에 각각 그래핀층(230)과 제1전극(251)이 각각의 일함수에 상응하여 에너지 밴드 구조가 형성된다. 그래핀 스위칭 소자는 n형 반도체 기판(210)을 포함하므로, 메인 캐리어는 전자가 된다. 제1전극(251) 및 그래핀층(230) 사이의 반도체 기판(210)은 이들 사이의 에너지 장벽이 된다. 본 발명에서는 반도체 기판(210)을 반도체 배리어로도 칭한다. 그래핀층(230)과 반도체 기판(210) 사이의 에너지 갭(Eg)에 의해 캐리어의 이동이 제한된다. 도 3a 및 도 3b에서, EF는 그래핀층(230)의 페르미 에너지 준위를 가리킨다.
도 3b를 참조하면, 제1전극(251) 및 제2전극(252)에 소정의 전압을 인가한 상태에서, 게이트 전극(270)에 소정의 포지티브 게이트 전압(+Vg)을 인가하면, 반도체 기판(210)의 에너지 갭(Eg)이 점선으로 도시된 것처럼 낮아진다. 따라서, 그래핀층(230)으로부터 전자가 용이하게 제1전극(251)으로 이동한다. 이는 게이트 전압에 의해 그래핀 스위칭 소자(200)에 전류가 흐르는 것을 의미하며, 따라서, 그래핀 스위칭 소자(200)는 전계효과 트랜지스터의 역할을 한다. 그래핀층(230)은 캐리어 통로가 되며, 전통적인 전계효과 트랜지스터의 채널과는 구별된다.
한편, 에너지 갭(Eg)의 감소로, 반도체 기판(210)의 터널링 효과에 의해 전자는 반도체 기판(210)을 통과하여 이동될 수도 있다.
게이트 전압이 증가함에 따라서 반도체 기판(210)의 에너지 갭(Eg)은 더 낮아진다. 따라서, 반도체 기판(210)의 에너지 갭(Eg)은 조절가능하다.
도 4는 도 2의 n형 그래핀 스위칭 소자의 I-V 특성 곡선이다.
도 4를 참조하면, 소스-드레인 전압이 포지티브일 때, 게이트 전압이 증가함에 따라 에너지 갭이 감소하면서 드레인 전류가 화살표 A 방향으로 증가한다.
한편, 도 3a 및 도 3b에서, n형 반도체 기판(210)을 포함한 그래핀 스위칭 소자(200)에서 소스-드레인 전압으로 네거티브 전압이 인가되면, 전자가 에너지 장벽없이 잘 흐르지만, 포지티브 전압이 인가되면 에너지 장벽으로 인해 전류가 잘 흐르지 않는다. 따라서, 그래핀 스위칭 소자(200)는 다이오드 작용을 한다. 그래핀 스위칭 소자(200)는 그래핀 쇼트키 다이오드라 칭할 수 있다. 소스-드레인 전압으로 네거티브 전압을 인가한 상태에서 게이트 전압의 증가로 에너지 장벽의 크기가 조절되어, 드레인 전류는 화살표 B 방향으로 증가하므로, 다이오드 특성이 조절될 수 있다.
도 3c 및 도 3d는 p형 그래핀 스위칭 소자의 작용을 설명하는 도면이다. 도 3c는 게이트 전압을 인가하기 전의 상태이며, 도 3d는 게이트 전압을 인가한 상태를 도시한 도면이다.
도 3c를 참조하면, 게이트 전극(270)에 전압이 인가되지 않은 상태에서, 반도체 기판(210)의 양측에 각각 그래핀층(230)과 제1전극(251)이 각각의 일함수에 상응하여 에너지 밴드 구조가 형성된다. 그래핀 스위칭 소자는 p형 반도체 기판(210)을 포함하므로, 메인 캐리어는 정공이 된다. 제1전극(251) 및 그래핀층(230) 사이의 반도체 기판(210)은 이들 사이의 에너지 장벽이 된다. 그래핀층(230)과 반도체 기판(210) 사이의 에너지 갭(Eg)에 의해 캐리어의 이동이 제한된다. 도 3c 및 도 3d에서, EF는 그래핀층(230)의 페르미 에너지 준위를 가리킨다.
도 3d를 참조하면, 제1전극(251) 및 제2전극(252)에 소정의 전압을 인가한 상태에서, 게이트 전극(270)에 소정의 네거티브 게이트 전압(-Vg)을 인가하면, 반도체 기판(210)의 에너지 갭(Eg)이 점선으로 도시된 것처럼 작아진다. 따라서, 그래핀층(230)으로부터 정공이 용이하게 제1전극(251)으로 이동한다. 이는 게이트 전압에 의해 그래핀 스위칭 소자(200)에 전류가 흐르는 것을 의미하며, 따라서, 그래핀 스위칭 소자(200)는 전계효과 트랜지스터의 역할을 한다.
한편, 에너지 갭(Eg)의 감소로, 반도체 기판(210)의 터널링 효과에 의해 정공은 반도체 기판(210)을 통과하여 이동될 수도 있다.
게이트 전압이 증가함에 따라서 반도체 기판(210)의 에너지 갭(Eg)은 더 낮아진다. 따라서, 반도체 기판(210)의 에너지 갭(Eg)은 조절가능하다.
도 5는 도 2의 p형 그래핀 스위칭 소자의 I-V 특성곡선이다.
도 5를 참조하면, 소스-드레인 전압이 네거티브일 때, 게이트 전압이 증가함에 따라 에너지 갭이 감소하면서 드레인 전류가 화살표 C 방향으로 증가한다.
한편, 도 3c 및 도 3d에서, p형 반도체 기판(210)을 포함한 그래핀 스위칭 소자(200)의 소스-드레인 전압으로 포지티브 전압이 인가되면, 정공이 에너지 장벽 없이 잘 흐르지만, 네거티브 전압을 인가하면 에너지 장벽으로 인해 정공이 잘 흐르지 않는다. 따라서, 그래핀 스위칭 소자(200)는 다이오드 작용을 한다. 그래핀 스위칭 소자(200)는 그래핀 쇼트키 다이오드라 칭할 수 있다. 소스-드레인 전압으로 포지티브 전압을 인가한 상태에서, 게이트 전압의 증가로 에너지 장벽의 크기가 낮게 조절되어, 정공은 화살표 D 방향으로 증가하므로, 다이오드 특성이 조절될 수 있다.
다시 도 1 및 도 2를 참조하면, 각 메모리 셀은 그래핀 스위칭 소자(200)일 수 있다. 도 1 및 도 2에서, n형 그래핀 스위칭 소자(200)인 경우, 제1전극(251)은 드레인 전극일 수 있으며, 제2전극(252)은 소스 전극일 수 있다. p형 그래핀 스위칭 소자(200)인 경우에도, 제1전극(251)이 드레인 전극이고, 제2전극(252)이 소스 전극일 수 있다.
도 6은 게이트 전압 인가에 따른 도 2의 그래핀 스위칭 소자의 드레인 전류 특성을 도시한 그래프이다. 도 6에서 보면, 게이트 전압, 즉, 프로그래밍 전압에 따라서 드레인 전류가 변하는 것을 알 수 있다.
도 7은 프로그래밍 전압 인가 여부에 따른 드레인 전류 특성을 보여주는 그래프이다. 프로그래밍 전압으로는 ON 전압으로 -4 V를 인가하였으며, OFF 전압으로 4 V 전압을 인가하였다. 그래핀 스위칭 소자에 ON 프로그래밍 전압이 인가된 경우 상대적으로 저저항 상태로 되어서 드레인 전류가 상대적으로 높다. 반면에, 그래핀 쇼트키 다이오드에 OFF 프로그래밍 전압이 인가된 경우, 상대적으로 고저항 상태가 되어서 드레인 전류가 상대적으로 낮다. 따라서, 드레인 전극에 소정 전압, 예컨대 1 V 전압을 인가한 상태에서 레퍼런스 전류(REF) 보다 높게 드레인 전류가 검출되면, ON 상태로 읽히며, 레퍼런스 전류(REF) 보다 낮게 드레인 전류가 검출되면, OFF 상태로 읽히게 된다. ON 상태를 "1" 데이터가 저장된 것으로 하고, OFF 상태를 "0" 데이터가 저장된 것으로 하면, 그래핀 스위칭 소자는 하나의 소자로 별도의 저장부 없이 메모리 역할을 수행하게 된다.
도 1의 그래핀 스위칭 소자 메모리 어레이의 구동방법을 도면들을 참조하여 설명한다. 이하에서는 n형 그래핀 스위칭 소자를 예를 들어 설명한다.
쓰기
로우 구동부로부터 데이터를 기록하려는 메모리 셀을 지나는 비트라인에 선택 전압을 인가한다. 제1 컬럼 구동부로부터 데이터를 기록하려는 메모리 셀을 지나는 워드라인에 쓰기 전압을 인가한다. 이에 따라, 데이터를 기록하려는 메모리 셀이 선택된다. 쓰기전압으로는 예컨대 -4 V 전압을 인가한다. 쓰기 전압 인가로 메모리 셀은 저저항 상태가 되며, 데이터 "1"이 기록된다. 쓰기 전압 인가 이전의 메모리 셀은 고저항 상태이며, 데이터 "0"이 기록된다.
읽기
도 8은 읽기 동작을 설명하는 회로도이다. 로우 구동부로부터 데이터를 읽으려는 메모리 셀을 지나는 비트라인(BL2)에 선택 전압을 인가한다. 선택전압은 예컨대 0.2V 이다. 제2 컬럼 구동부로부터 데이터를 읽으려는 메모리 셀을 지나는 소스 라인(SL0)에 읽기 전압을 인가한다. 읽기 전압은 1 V 전압일 수 있다. 데이터를 읽으려는 메모리 셀을 지나는 소스 라인 외의 소스 라인에 선택전압과 동일한 전압을 인가할 수 있다. 이에 따라, 데이터를 읽으려는 메모리 셀이 선택된다.
데이터를 읽으려는 메모리 셀은 M1일 수 있다. M2~M4 메모리는 M1 메모리 셀 주위의 메모리 셀이다. M1이 고저항 상태인 "OFF" 상태이며, M2 - M4 가 저저항 상태인 "ON" 상태일 수 있다. 고저항 상태인 M1을 경유하는 읽기 경로(실선으로 표시)는 고저항 상태 데이터를 읽는다. 만일, 저저항 상태로 이루어진 M3로부터 M4, M4로부터 M2를 거친 경로(점선으로 표시)가 M1을 지나는 경로보다 저항이 낮으면, 읽기에서 오류가 발생될 수 있다. 그러나, M3 및 M2 경로는 순방향으로 다이오드가 배치되어 저항이 낮지만, M4 메모리에서는 역방향으로 다이오드가 읽히므로 M3 - M4 - M2 경로가 더 저항이 많이 걸리므로, 본 메모리 어레이에서는 읽기에서 오류가 발생되지 않는다.
읽은 드레인 전류가 미리 정해진 레퍼런스 전류(REF) 보다 큰 경우, 데이터 "1"이 읽혀진다. 읽은 드레인 전류가 미리 정해진 레퍼런스 전류(REF) 보다 작은 경우, 데이터 "0"이 읽혀진다.
지우기
로우 구동부로부터 데이터를 지우려는 메모리 셀을 지나는 비트라인에 선택 전압을 인가한다. 제1 컬럼 구동부로부터 데이터를 지우려는 메모리 셀을 지나는 워드라인에 지우기 전압을 인가한다. 이에 따라, 데이터를 기록하려는 메모리 셀이 선택된다. 지우기 전압으로는 예컨대 4 V 전압을 인가한다. 지우기 전압 인가로 메모리 셀은 고저항 상태가 되며, 데이터 "0"이 기록된다.
도 9는 도 1의 메모리 셀인 반도체 배리어를 포함하는 튜너블 배리어를 구비한 그래핀 스위칭 소자(300)를 개괄적으로 보여주는 단면도이다.
도 9를 참조하면, 반도체 기판(310) 상의 제1영역에 제1전극(321)이 배치되며, 제1영역과 이격된 제2영역에 절연층(340)이 형성되어 있다. 기판(310) 상에서 제1영역과 제2영역 사이의 제3영역으로부터 연장되어서 절연층(340) 상으로 그래핀층(350)이 형성된다. 그래핀층(350)은 제1전극(321)과 이격되게 배치된다. 그래핀층(350) 및 제1전극(321) 사이의 이격 거리(d)는 대략 1nm - 30nm 두께로 형성될 수 있다. 그리고, 제2영역에서 그래핀층(350)을 사이에 두고 절연층(340)과 마주보게 제2전극(322)이 형성된다.
도 9에서는 절연층(340)이 기판(310)의 표면 상에 형성되어 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 기판(310)의 표면을 산화하여 절연층을 형성할 수도 있다.
기판(210)에는 제1전극(351)과의 접촉 영역에 제1우물(511)이 형성된다. 제1우물(311)은 기판(210)과 동일한 극성으로 고농도로 도핑된다. 예컨대, 기판(310)이 도 9에서처럼 n+ 도핑된 경우, 제1우물(311)은 n++ 영역이 된다. 그래핀 스위칭 소자(300)는 반도체 배리어인 반도체 기판(310)의 극성에 따라서 n형 트랜지스터 또는 p형 트랜지스터인 유니폴라 트랜지스터일 수 있다. 즉, 반도체 기판(310)이 도 9에서처럼 n형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(300)는 n형 트랜지스터가 된다. 한편, 반도체 기판(210)이 p형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자는 p형 트랜지스터가 된다. 이때, 제1우물(311)는 p++ 영역이 된다. 기판(310)의 표면에는 복수의 홈(312)이 형성되어 있으며, 각 홈(312)에는 메탈 입자(330)가 그래핀층(350)과 접촉되게 배치된다. 홈(312)에는 메탈 입자(330)의 주위를 둘러싸는 절연물질(314)이 형성되어 메탈 입자(330)가 기판(310)과 접촉되는 것을 방지한다. 메탈 입자(330)는 Pt, Au, Pd, Co, Y, Gd, Ca, Ti 등으로 형성될 수 있다. 메탈 입자(330)는 대략 1nm - 10nm 크기를 가질 수 있다. 메탈 입자(330)는 대략 10nm - 30nm 간격으로 형성될 수 있다.
홈(312)은 상대적으로 길이가 긴 트렌치일 수 있으며, 이 경우, 메탈 입자(330)는 단면비가 1-10 정도의 크기로 형성될 수 있다.
기판(310) 상에는 그래핀층(350)의 일부를 덮는 게이트 옥사이드(360)가 형성되어 있다. 게이트 옥사이드(360) 상에는 게이트 전극(370)이 형성된다.
제1전극(321)과 제2전극(322)은 각각 소스 전극 및 드레인 전극 중 서로 다른 하나일 수 있다. 제1전극(321)과 제2전극(322)은 금속 또는 폴리실리콘으로 형성될 수 있다.
기판(310)은 반도체 기판이다. 기판(310)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, 2차원적 반도체로서 단일층인 MoS2, IZO, GIZO 등으로 형성될 수 있다. 기판(310)은 n형 불순물 또는 p형 불순물 중 어느 하나로 도핑된다. 기판(310)은 도 8에서 보듯이 그래핀층(350)을 사이에 두고 게이트 전극(370)과 마주보도록 배치된다. 따라서, 게이트 전압에 의해 기판(310)의 에너지 밴드가 영향을 받는다.
게이트 옥사이드(360)는 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
그래핀층(350)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀이 전사된 후 패터닝되어 형성될 수 있다. 그래핀층(350)은 1층 내지 4층의 그래핀으로 이루어질 수 있다. 그래핀층(350)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다.
도 10은 스위칭 소자(300)에서의 메탈 입자의 작용을 설명하는 도면이다. 도 10에서 블랙 원은 메탈 입자(310)를 가리킨다. 반도체 기판(310)이 예컨대, n-type Si 기판이며, 메탈 입자(310)가 실리콘 보다 일함수가 낮은 금속으로 형성된 경우, 메탈 입자(330)의 위치에서의 그래핀층(350)의 페르미 레벨은 메탈 입자(330)의 페르미 레벨인 레벨 1 (L1)에 고정되며, 그래핀층(350)의 페르미 레벨인 레벨 3 (L3) 보다 낮다. 따라서, 제1 그래프 (G1)에서 보듯이, 반도체 기판(300)의 위치에 따라, 그래핀층(350)의 페르미 레벨은 메탈 입자(310)의 페르미 레벨(L1)과 그래핀층(350)의 페르미 레벨(L3) 사이에서 일정한 곡선으로 표현될 수 있다. 레벨 2 (L2)는 게이트 전압이 인가되지 않은 상태에서의 그래핀층(330)의 평균 페르미 레벨을 나타낸다.
게이트 전극(370)에 포지티브 게이트 전압을 인가함에 따라 그래핀층(350)의 페르미 레벨이 레벨 5 (L5)로 증가하여 제2 그래프 (G2)에서 보듯이, 메탈 입자(330)의 페르미 레벨 (L1)과 그래핀층(350)의 페르미 레벨 (L5) 사이의 곡선의 크기가 증대한다. 레벨 4 (L4)는 포지티브 게이트 전압을 인가한 상태에서의 그래핀층(350)의 평균 페르미 레벨을 나타낸다.
따라서, 메탈 입자(330)가 없는 그래핀 스위칭 소자는 구동전류가 레벨 3 (L3) 및 레벨 5 (L5) 사이에서 일어나는 데 비하여, 메탈 입자(330)가 있는 그래핀 스위칭 소자에서는 구동전류가 레벨 2 (L2) 및 레벨 4 (L4)에서 일어난다. 메탈 입자(330)로 인해서 구동전류의 크기가 낮아지며, 따라서, 그래핀 스위칭 소자의 동작 전력이 작아진다.
반도체 기판(300)이 예컨대, p-type 기판이며, 메탈 입자(310)가 기판(300) 보다 일함수가 높은 금속으로 형성된 경우도 구동전류가 낮아져서 스위칭 소자의 동작전력이 작아지며, 상세한 설명은 생략한다.
도 9의 그래핀 스위칭 다이오드(300)를 이용한 메모리 어레이의 구동방법은 도 2의 그래핀 스위칭 다이오드(200)를 이용한 메모리 어레이의 구동방법과 실질적으로 동일하므로 상세한 설명은 생략한다.
도 11은 도 9의 그래핀 스위칭 소자의 일 변형예인 그래핀 스위칭 소자(400)를 개괄적으로 보여주는 단면도이다. 그래핀 스위칭 소자(300)와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 11을 참조하면, 반도체 기판(310)의 표면에는 복수의 홈(412)이 형성되어 있으며, 각 홈(412)에는 절연물질(414)이 채워져 있다. 절연물질(414) 상에는 메탈 입자(430)가 그래핀층(350)과 접촉되게 배치된다. 그래핀층(350)은 메탈 입자(430)를 감싸면서 기판(310)과 접촉되게 형성된다. 메탈 입자(430)는 Pt, Au, Pd, Co, Y, Gd, Ca, Ti 등으로 형성될 수 있다. 메탈 입자(430)는 대략 1nm - 10nm 크기를 가질 수 있다. 메탈 입자(430)는 대략 10nm - 30nm 간격으로 형성될 수 있다.
기판(310) 상에는 그래핀층(350)의 일부를 덮는 게이트 옥사이드(360)가 형성되어 있다. 게이트 옥사이드(360) 상에는 게이트 전극(370)이 형성된다.
튜너블 배리어를 포함하는 그래핀 스위칭 소자(400)의 작용은 전술한 그래핀 스위칭 소자(300)로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
도 12는 도 9의 그래핀 스위칭 소자의 다른 변형예인 그래핀 스위칭 소자(500)를 개괄적으로 보여주는 단면도이다. 그래핀 스위칭 소자(300)와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 12을 참조하면, 기판(310)의 표면에는 복수의 홈(312)이 형성되어 있으며, 각 홈(312)에는 메탈 입자(330)가 그래핀(350)과 접촉되게 배치된다. 홈(312)에는 메탈 입자(330)의 주위를 둘러싸는 절연물질(314)이 형성되어 메탈 입자(330)가 기판(310)과 접촉되는 것을 방지한다. 메탈 입자(330)는 Pt, Au, Pd, Co, Y, Gd, Ca, Ti 등으로 형성될 수 있다. 메탈 입자(330)는 대략 1nm - 10nm 크기를 가질 수 있다. 메탈 입자(330)는 대략 10nm - 30nm 간격으로 형성될 수 있다.
기판(310) 상에는 제3영역에서 기판(310) 및 그래핀층(350) 사이에 유기막(380)이 배치된다. 유기막(380)은 아미노기, 수산기 또는 수소 이온을 포함하는 유기물로 이루어질 수 있다. 아미노기를 포함하는 유기물로는 1-Pyrenebutanamine, Cysteamine, 3-Aminopropyltriethoxysilane 등이 사용될 수 있다. 수산기를 포함하는 유기물로는 7-hydrobenzo (a) pyrene, 1-pyrenebutanol 등이 사용될 수 있다.
유기막(380)은 터널링이 가능한 두께, 예컨대 1nm - 3nm 두께로 형성될 수 있다. 유기막(380)은 기판(310)의 표면에 채워지지 않은 본드(dangling bond)와 결합하여 기판(310)의 그래핀층(350)의 페르미 레벨을 변경할 수 있다. 특히, 메탈 입자(330)과 결합하여 그래핀층(350)의 페르미 레벨의 변경폭을 증가시킬 수 있다.
도 12의 튜너블 배리어를 구비한 그래핀 스위칭 소자(500)의 작용은 실질적으로 도 9의 튜너블 배리어를 구비한 그래핀 스위칭 소자(300)의 작용으로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
도 12의 그래핀 스위칭 소자(500)는 유기막이 스위칭 소자(500)에 적용되는 것을 보여주었으나, 본 발명은 이에 한정되지 않는다. 예컨대, 도 12의 유기막은 도 11의 스위칭 소자(400)에서 반도체 기판(310) 및 그래핀층(350) 사이에서 메탈 입자(330)를 덮도록 배치될 수 있으며, 상세한 설명은 생략한다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 메모리 어레이 110; 메모리 셀
120: 제1 컬럼 구동부 130: 로우 구동부
140: 제2 컬럼 구동부 BL: 비트라인
SL: 소스 라인 WL: 워드라인
120: 제1 컬럼 구동부 130: 로우 구동부
140: 제2 컬럼 구동부 BL: 비트라인
SL: 소스 라인 WL: 워드라인
Claims (25)
- 매트릭스 형태로 배열된 복수의 그래핀 스위칭 소자;
각 컬럼의 상기 그래핀 스위칭 소자의 게이트 전극과 연결된 복수의 워드라인;
각 로우의 상기 그래핀 스위칭 소자의 드레인 전극과 연결된 복수의 비트라인; 및
각 컬럼의 상기 그래핀 스위칭 소자의 소스 전극과 연결된 복수의 소스라인;을 구비하며,
상기 그래핀 스위칭 소자는 상기 소스 전극으로부터 상기 드레인 전극 방향에서 상기 드레인 전극 및 채널 사이에 쇼트키 배리어가 형성되며,
상기 그래핀 스위칭 소자는:
도전성 반도체 기판;
상기 기판의 표면 상에서 서로 이격되게 제1영역 및 제2영역에 각각 배치된 상기 드레인 전극 및 절연층;
상기 드레인 전극 및 상기 절연층 사이의 상기 기판의 상기 표면 바로 위에서 상기 절연층 상으로 연장되며 상기 드레인 전극과 이격되며 상기 채널인 세미-메탈층;
상기 세미-메탈층 상에서 상기 절연층과 마주보는 상기 소스 전극;
상기 세미-메탈층을 덮는 게이트 옥사이드; 및
상기 게이트 옥사이드 상의 상기 게이트 전극;을 구비하며,
상기 기판은 상기 세미-메탈층과 상기 드레인 전극 사이에 상기 쇼트키 배리어를 형성하는 그래핀 스위칭 소자를 이용한 메모리 어레이. - 삭제
- 제 1 항에 있어서,
상기 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, 반도체 탄소나노튜브, MoS2, IZO, GIZO를 포함하는 메모리 어레이. - 제 1 항에 있어서,
상기 드레인 전극은 상기 세미-메탈층과 이격된 메모리 어레이. - 제 1 항에 있어서,
상기 세미-메탈층과 상기 드레인 전극 사이의 갭은 1nm - 30nm인 메모리 어레이. - 제 1 항에 있어서,
상기 드레인 전극 및 소스 전극은 금속 또는 폴리실리콘으로 이루어진 메모리 어레이. - 제 1 항에 있어서,
상기 게이트 전극에 인가되는 전압에 따라 상기 쇼트키 배리어가 변하는 메모리 어레이. - 제 1 항에 있어서,
상기 세미-메탈층은 그래핀층 또는 금속성 CNT 메쉬인 메모리 어레이. - 제 8 항에 있어서,
상기 그래핀층은 1층 내지 4층의 그래핀으로 이루어진 메모리 어레이. - 매트릭스 형태로 배열된 복수의 그래핀 스위칭 소자;
각 컬럼의 상기 그래핀 스위칭 소자의 게이트 전극과 연결된 복수의 워드라인;
각 로우의 상기 그래핀 스위칭 소자의 드레인 전극과 연결된 복수의 비트라인; 및
각 컬럼의 상기 그래핀 스위칭 소자의 소스 전극과 연결된 복수의 소스라인;을 구비하며,
상기 그래핀 스위칭 소자는 상기 소스 전극으로부터 상기 드레인 전극 방향에서 상기 드레인 전극 및 채널 사이에 쇼트키 배리어가 형성되며,
상기 그래핀 스위칭 소자는:
도전성 반도체 기판 상의 제1영역 및 제2영역에 각각 배치된 상기 드레인 전극 및 절연층;
상기 제1영역 및 상기 제2영역 사이에서 상기 반도체 기판의 표면에 형성된 복수의 메탈 입자;
상기 복수의 메탈 입자 상에서 상기 절연층 상으로 연장된 세미-메탈층;
상기 제2영역의 상기 세미-메탈층 상에서 상기 절연층과 마주보는 상기 소스 전극;
상기 세미-메탈층을 덮는 게이트 옥사이드; 및
상기 게이트 옥사이드 상의 상기 게이트 전극;을 구비하며,
상기 반도체 기판은 상기 세미-메탈층과 상기 드레인 전극 사이에 상기 쇼트키 배리어를 형성하는 그래핀 스위칭 소자를 이용한 메모리 어레이. - 제 10 항에 있어서,
상기 기판의 상기 표면에서 상기 복수의 메탈 입자에 대응되게 형성된 복수의 홈과, 상기 복수의 홈을 채운 절연물질을 더 구비한 메모리 어레이. - 제 11 항에 있어서,
상기 메탈 입자는 상기 절연물질에 임베드되어서 그 상면이 상기 세미-메탈층과 접촉하는 메모리 어레이. - 제 11 항에 있어서,
상기 메탈 입자는 상기 절연물질 상에 배치되어서 그 상면이 상기 세미-메탈층과 접촉하는 메모리 어레이. - 제 11 항에 있어서,
상기 메탈 입자 및 상기 세미-메탈층 사이에 배치된 유기막을 더 포함하는 메모리 어레이. - 제 14 항에 있어서,
상기 유기막은 아미노기, 수산기, 수소 이온으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 유기물로 이루어진 메모리 어레이. - 제 14 항에 있어서,
상기 유기막은 1nm ~3nm 두께를 가진 메모리 어레이. - 제 10 항에 있어서,
상기 메탈 입자는 1nm ~ 10nm 크기를 가진 메모리 어레이. - 제 10 항에 있어서,
상기 메탈 입자는 10nm ~ 30nm 간격으로 배치된 메모리 어레이. - 제 10 항에 있어서,
상기 반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, MoS2, IZO, GIZO로 이루어진 그룹으로부터 선택된 반도체로 이루어진 메모리 어레이. - 제 10 항에 있어서,
상기 드레인 전극은 상기 세미-메탈층과 이격된 메모리 어레이. - 제 10 항에 있어서,
상기 세미-메탈층과 상기 드레인 전극 사이의 갭은 1nm - 30nm인 메모리 어레이. - 제 10 항에 있어서,
상기 소스 전극 및 드레인 전극은 금속 또는 폴리실리콘으로 이루어진 메모리 어레이. - 제 10 항에 있어서,
상기 게이트 전극에 인가되는 게이트 전압에 따라 상기 쇼트키 배리어가 변하는 메모리 어레이. - 제 10 항에 있어서,
상기 세미-메탈층은 그래핀층 또는 금속성 CNT 메쉬인 메모리 어레이. - 제 24 항에 있어서,
상기 세미-메탈층은 1층 내지 4층의 그래핀으로 이루어진 메모리 어레이.
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