KR101910579B1 - 튜너블 배리어를 구비한 그래핀 스위칭 소자 - Google Patents
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Abstract
튜너블 배리어를 구비한 그래핀 스위칭 소자가 개시된다. 개시된 그래핀 스위칭 소자는 도전성 반도체 기판 상에서 서로 이격된 제1영역 및 제2영역에 각각 배치된 제1 전극 및 절연층과, 상기 절연층 상에서 상기 제1 전극을 향하여 상기 기판 상으로 연장되며 상기 제1 전극과 이격된 그래핀층과, 상기 그래핀층 상에서 상기 절연층과 마주보는 제2 전극과, 상기 그래핀층 상방의 게이트 전극과, 상기 그래핀층 하부와 접촉하는 상기 기판의 영역이 불순물로 도핑된 제1 우물을 포함한다.
상기 제1 우물은 상기 그래핀층과 상기 제1 전극 사이에 에너지 장벽을 형성한다.
상기 제1 우물은 상기 그래핀층과 상기 제1 전극 사이에 에너지 장벽을 형성한다.
Description
온-커런트(on-current)가 향상된 그래핀 스위칭 소자에 관한 것이다.
그래핀은 2차원 육방정계 (2-dimensional hexagonal) 탄소구조를 가지며, 반도체를 대체할 수 있는 새로운 물질로 최근에 전세계적으로 활발히 연구가 진행되고 있다. 특히, 그래핀은 제로 갭 반도체(zero gap semiconductor)로 스위칭 소자로 이용하기 위해서는 그래핀 또는 그래핀을 채용한 구조에 밴드갭을 형성하여야 한다. 이러한 그래핀을 포함하는 그래핀 소자는 스위칭 소자일 수 있다.
그래핀 스위칭 소자를 다이오드로 이용시 순방향 바이어스 인가시에는 포화(saturation)가 일어나지 않아서 낮은 출력 컨덕턴스(output conductance)에 의해 최대 오실레이션 주기(maximum oscilation frequency)가 나오지 않아 증폭기와 같은 아날로그 회로에 적용하기 어렵다. 반면에 역방향에서는 출력 컨덕턴스가 양호하나 온-커런트가 낮아서 트랜스컨덕턴스(transconductance)가 작게 되며, 따라서 컷오프 주기(cut-off frequency)가 낮아서 저잡음 증폭기(low-noise amplifier)와 같은 RF(radio frequency) 회로에 응용하기가 어렵다.
본 발명의 실시예는 온-커런트 특성이 개선된 튜너블 배리어를 구비한 그래핀 스위칭 소자를 제공한다.
본 발명의 일 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자는:
도전성 반도체 기판;
상기 기판 상에서 서로 이격된 제1영역 및 제2영역에 각각 배치된 제1 전극 및 절연층;
상기 절연층 상에서 상기 제1 전극을 향하여 상기 기판 상으로 연장되며 상기 제1 전극과 이격된 그래핀층;
상기 그래핀층 상에서 상기 절연층과 마주보는 제2 전극;
상기 그래핀층을 덮는 게이트 절연층;
상기 게이트 절연층 상의 게이트 전극; 및
상기 그래핀층 하부와 접촉하는 상기 기판의 영역이 불순물로 도핑된 제1 우물;을 구비하며,
상기 제1 우물은 상기 그래핀층과 상기 제1 전극 사이에 에너지 장벽을 형성한다.
상기 제1우물은 연장되어서 상기 제1 전극 하부와 접촉할 수 있다.
상기 제1우물은 상기 기판 보다 높은 농도로 상기 불순물이 도핑될 수 있다.
상기 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, 반도체 탄소나노튜브, MoS2, IZO, GIZO로 이루어질 수 있다.
상기 제1 전극 및 상기 그래핀층 사이에 1nm - 30nm의 갭이 형성될 수 있다.
상기 게이트 전극에 인가되는 전압에 따라 상기 에너지 장벽이 변할 수 있다.
본 발명의 다른 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자는:
반도체 기판 상의 제1영역 및 제2영역에 각각 배치된 제1전극 및 절연층;
상기 제1영역 및 상기 제2영역 사이에서 상기 반도체 기판의 표면에 형성된 복수의 메탈 입자;
상기 복수의 메탈 입자 상에서 상기 절연층 상으로 연장되며 상기 제1전극과 이격된 그래핀층;
상기 제2영역의 상기 그래핀층 상에서 상기 절연층과 마주보는 제2전극;
상기 그래핀층을 덮는 게이트 절연층;
상기 게이트 절연층 상의 게이트 전극; 및
상기 그래핀층 하부와 접촉하는 상기 기판의 영역이 불순물로 도핑된 제1 우물;을 구비하며,
상기 제1 우물은 상기 그래핀층과 상기 제1전극 사이에 에너지 장벽을 형성한다.
일 국면에 따르면, 상기 기판에서 상기 복수의 메탈 입자에 대응되게 형성된 복수의 홈과, 상기 복수의 홈을 채운 절연물질을 더 구비할 수 있다.
상기 제1우물은 상기 복수의 홈을 내포하도록 형성될 수 있다.
다른 국면에 따르면, 상기 메탈 입자는 상기 절연물질에 임베드되어서 그 상면이 상기 그래핀층과 접촉할 수 있다.
또 다른 국면에 따르면, 상기 메탈 입자는 상기 절연물질 상에 배치되어서 그 상면이 상기 그래핀층과 접촉할 수 있다.
상기 메탈 입자 및 상기 그래핀층 사이에 배치된 유기막을 더 포함할 수 있다.
상기 유기막은 아미노기, 수산기, 수소 이온으로 이루어질 수 있다.
상기 유기막은 대략 1nm ~3nm 두께를 가질 수 있다.
상기 메탈 입자는 대략 1nm ~ 10nm 크기를 가질 수 있다.
상기 메탈 입자는 대략 10nm ~ 30nm 간격으로 배치될 수 있다.
본 발명의 실시예에 따른 그래핀 스위칭 소자는 다이오드 특서을 가지며, 역 바이어스 전압 인가시, 온-커런트가 향상되며, 따라서 RF 회로에 적용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자를 개략적으로 보여주는 단면도이다.
도 2는 본 발명의 튜너블 배리어를 구비한 그래핀 스위칭 소자를 개략적으로 설명하는 개념도이다.
도 3a 및 도 3b는 도 1의 그래핀 스위칭 소자의 제1우물이 p++ 영역인 경우의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 3c 및 도 3d는 도 1의 그래핀 스위칭 소자의 제1우물이 n++ 영역인 경우의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 4는 본 발명의 그래핀 스위칭 소자의 제1 우물의 도핑농도 변화에 따른 드레인 전류의 변화를 시뮬레이션한 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자의 구조를 개략적으로 보여주는 단면도이다.
도 6은 도 5의 스위칭 소자에서의 메탈 입자의 작용을 설명하는 도면이다.
도 7은 또 다른 실시예에 따른 그래핀 스위칭 소자의 구조를 개략적으로 보여주는 단면도이다.
도 2는 본 발명의 튜너블 배리어를 구비한 그래핀 스위칭 소자를 개략적으로 설명하는 개념도이다.
도 3a 및 도 3b는 도 1의 그래핀 스위칭 소자의 제1우물이 p++ 영역인 경우의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 3c 및 도 3d는 도 1의 그래핀 스위칭 소자의 제1우물이 n++ 영역인 경우의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 4는 본 발명의 그래핀 스위칭 소자의 제1 우물의 도핑농도 변화에 따른 드레인 전류의 변화를 시뮬레이션한 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자의 구조를 개략적으로 보여주는 단면도이다.
도 6은 도 5의 스위칭 소자에서의 메탈 입자의 작용을 설명하는 도면이다.
도 7은 또 다른 실시예에 따른 그래핀 스위칭 소자의 구조를 개략적으로 보여주는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자(100)를 개략적으로 보여주는 단면도이다.
도 1을 참조하면, 기판(110) 상의 제1영역에 제1 전극(151)이 배치되며, 제1영역과 이격된 제2영역에 절연층(120)이 형성되어 있다. 기판(110) 상에서 제1 전극(151)과 이격되며 제1영역과 제2영역 사이로부터 연장되어서 절연층(120) 상으로 그래핀층(130)이 형성된다. 그래핀층(130) 및 제1 전극(151) 사이의 갭(G)은 대략 1nm - 30nm 일 수 있다. 제2영역에서 그래핀층(130)을 사이에 두고 절연층(120)과 마주보게 제2 전극(152)이 형성된다. 기판(110) 상에는 그래핀층(130)의 일부를 덮는 게이트 절연층(160)가 형성되어 있다. 게이트 절연층(160) 상에는 게이트 전극(170)이 형성된다.
제1 전극(151)과 제2 전극(152)은 금속 또는 폴리실리콘으로 형성될 수 있다.
기판(110)은 반도체 기판이다. 반도체 기판(110)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, 반도체 CNT (semiconducting CNT), MoS2, IZO, GIZO 등으로 형성될 수 있다. 반도체 기판(110)은 n형 불순물 또는 p형 불순물 중 어느 하나로 도핑된다. 도 1의 실시예에서, 반도체 기판(110)은 p형 불순물을 포함한다. 반도체 기판(110)은 도 1에서 보듯이 그래핀층(130)을 사이에 두고 게이트 전극(170)과 마주보도록 배치된다. 따라서, 게이트 전압에 의해 반도체 기판(110)의 에너지 밴드가 영향을 받는다. 따라서, 기판(110)은 튜너블 배리어이며, 반도체 배리어로도 칭한다.
기판(110)에는 그래핀층(130) 하부로부터 제1 전극(151) 하부로 연장되며, 그래핀층(130) 및 제1 전극(151)와 접촉하는 제1우물(111)이 형성된다. 제1우물(111)은 기판(110) 보다 고농도로 도핑된다. 예컨대, 기판(110)이 도 1에서처럼 p 도핑된 경우, 제1우물(111)은 p++ 영역이 된다. 제1우물(111)은 불순물 농도가 1019~1021 인 영역일 수 있다. 제1우물(111)의 불순물 농도를 1019 미만으로 할 경우 온-커런트 향상 효과가 적을 수 있다(도 4 참조). 그래핀 스위칭 소자(100)는 반도체 배리어가 형성되는 제1 우물(111)의 극성에 따라서 p형 트랜지스터 또는 n형 트랜지스터인 유니폴라 트랜지스터일 수 있다. 즉, 제1 우물(111)이 도 1에서처럼 p형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(100)는 p형 트랜지스터가 될 수 있다. 제1전극(151) 및 제2전극(152)은 각각 드레인 전극 및 소스 전극일 수 있으며, 그래핀층(130)은 채널 역할을 할 수 있다. 한편, 반도체 기판(110)이 n형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자는 n형 트랜지스터가 된다. 이때, 제1우물(111)은 n++ 영역이 된다.
게이트 절연층(160)은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
그래핀층(130)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀이 전사된 후 패터닝되어 형성될 수 있다. 그래핀층(130)은 1층 내지 4층의 그래핀으로 이루어질 수 있다. 그래핀층(130)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다.
도 2는 본 발명의 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자의 I-V 특성을 개략적으로 보여주는 그래프이다.
도 2를 참조하면, p형 그래핀 스위칭 소자는 포지티브 드레인 전압을 인가시 전류가 잘 흐르며, 네거티브 드레인 전압을 인가시 상대적으로 전류가 잘 흐르지 않는다. 즉, 다이오드 특성을 가진다.
한편, 순방향 전압인 포지티브 드레인 전압을 인가시, 드레인 전류가 포화되지 않는 대신에 역방향 전압인 네거티브 드레인 전압을 인가시 드레인 전류가 포화가 된다. 그러나, 역방향 전압 인가시, 온-커런트가 낮아서 RF 회로에 응용하기가 어렵다.
반면에, 본 발명의 실시예에 따른 그래핀 스위칭 소자는 제1우물의 형성으로 역방향 바이어스 전압 인가시, 그래핀층으로부터 제1 전극으로 흐르는 캐리어의 흐름이 양호해져 도 2에서 화살표 A로 표시하였듯이 온-커런트가 향상된다. 따라서, 본 발명의 실시예에 따른 그래핀 스위칭 소자를 RF 회로 등에 적용할 수 있다.
도 3a 및 도 3b는 도 1의 그래핀 스위칭 소자(100)의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 3a는 드레인 전압 및 게이트 전압을 인가하기 전의 상태이며, 도 3b는 드레인 전압 및 게이트 전압을 인가한 상태를 도시한 도면이다.
도 3a를 참조하면, 드레인 전압 및 게이트 전압이 인가되지 않은 상태에서, p형 반도체 기판(110)의 제1우물(111)과 그래핀층(130)이 각각의 일함수에 상응하여 에너지 밴드 구조가 형성된다. 그래핀 스위칭 소자는 p형 반도체 기판(110)을 포함하므로, 메인 캐리어는 정공이 된다. 반도체 기판(110)의 제1우물(111)에 제1 전극(151) 및 그래핀층(130) 사이의 에너지 장벽이 형성된다. 본 발명에서는 반도체 기판(110)을 반도체 배리어 또는 쇼트키 장벽으로도 칭한다. 그래핀층(130)과 반도체 기판(110) 사이의 에너지 장벽(Eb)에 의해 캐리어의 이동이 제한된다. 에너지 장벽(Eb)은 에너지 장벽으로도 칭한다. 도 3a 및 도 3b에서, EF는 그래핀층(130)의 페르미 에너지 준위를 가리킨다.
도 3b를 참조하면, 제1 전극(152)에 네거티브 전압을 인가하면, 소스-드레인 사이에 역 바이어스 전압이 걸리며, 따라서 에너지 장벽이 커진다. 한편, 에너지 장벽의 두께가 얇아진다.
게이트 전극(170)에 소정의 마이너스 게이트 전압(-Vg)을 인가하면, 그래핀층(130)의 페르미 레벨이 화살표로 도시된 것처럼 아래로 이동하면서 반도체 기판(110)의 에너지 장벽(Eb)이 작아지며, 이때, 터널링 두께가 더 얇아진다. 따라서, 그래핀층(130)으로부터 정공이 반도체 기판(110)으로 터널링하는 것이 용이해질 수 있다.
한편, 제1우물(111)의 도핑 농도가 증가할수록 공핍 영역이 감소되며, 에너지 장벽(Eb)의 폭이 감소한다. 이 도핑농도가 증가하면, 에너지 장벽(Eb)의 폭 감소로 터널링 전류가 증가하며, 따라서 온-커런트가 증가한다.
게이트 전압의 크기에 따라서 반도체 기판(110)의 에너지 장벽(Eb)은 조절가능하다. 반도체 기판(110)의 에너지 장벽은 조절가능하므로 튜너블 배리어로도 칭할 수 있다.
도 3c 및 도 3d는 도 1의 그래핀 스위칭 소자(100)의 제1우물(111)이 n++ 영역인 경우의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 3c는 드레인 전압 및 게이트 전압을 인가하기 전의 상태이며, 도 3d는 드레인 전압 및 게이트 전압을 인가한 상태를 도시한 도면이다.
도 3c를 참조하면, 드레인 전압 및 게이트 전압이 인가되지 않은 상태에서, n형 제1우물과 그래핀층(130)이 각각의 일함수에 상응하여 에너지 밴드 구조가 형성된다. 그래핀 스위칭 소자는 메인 캐리어는 전자가 된다. 반도체 기판(110)의 제1우물(111)에 제1 전극(151) 및 그래핀층(130) 사이의 에너지 장벽이 형성된다. 본 발명에서는 반도체 기판(110)의 제1우물(111)을 반도체 배리어로도 칭한다. 그래핀층(130)과 제1우물(111) 사이의 에너지 장벽(Eb)에 의해 캐리어의 이동이 제한된다. 도 3c 및 도 3d에서, EF는 그래핀층(130)의 페르미 에너지 준위를 가리킨다.
도 3d를 참조하면, 제1 전극(152)에 네거티브 전압을 인가하면, 소스-드레인 사이에 역 바이어스 전압이 걸리며, 따라서 에너지 장벽이 커진다. 한편, 에너지 장벽은 얇아진다.
게이트 전극(170)에 소정의 플러스 게이트 전압(+Vg)을 인가하면, 그래핀층(130)의 페르미 레벨이 화살표로 도시된 것처럼 위로 이동하면서 반도체 기판(110)의 에너지 장벽(Eb)이 작아지며, 이때, 터널링 두께가 더 얇아진다. 따라서, 그래핀층(130)으로부터 전자가 반도체 기판(110)의 제1우물로 터널링하는 것이 용이해질 수 있다.
게이트 전압의 크기에 따라서 반도체 기판(110)의 에너지 장벽(Eb)은 조절될 수 있다. 따라서, 그래핀 스위칭 소자(100)의 에너지 장벽(Eb)은 조절가능하다. 반도체 기판(110)의 에너지 장벽은 조절가능하므로 튜너블 배리어로도 칭할 수 있다.
도 4는 본 발명의 그래핀 스위칭 소자의 제1 우물의 도핑농도 변화에 따른 드레인 전류의 변화를 시뮬레이션한 그래프이다.
도 4를 참조하면, 역방향 전압인 마이너스 드레인 전압 인가시, p형 기판의 우물(도 1의 참조번호 111)의 도핑 농도를 1017 부터 1020 까지 증가시킴에 따라서, 드레인 전류가 상승되는 것을 알 수 있다. 즉, 온-커런트가 상승한다.
상술한 실시예에서는 p형 우물을 구비한 그래핀 스위칭 소자를 예시하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, n형 우물을 구비한 그래핀 스위칭 소자에도 적용이 가능하며, 상세한 설명은 생략한다.
도 5는 본 발명의 다른 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자(200)를 개략적으로 보여주는 단면도이다.
도 5를 참조하면, 반도체 기판(210) 상의 제1영역에 제1 전극(251)이 배치되며, 제1영역과 이격된 제2영역에 절연층(220)이 형성되어 있다. 기판(210) 상에서 제1영역과 제2영역 사이의 제3영역으로부터 연장되어서 절연층(220) 상으로 그래핀층(230)이 형성된다. 그래핀층(230)은 제1 전극(251)과 이격되게 배치된다. 그래핀층(230) 및 제1 전극(251) 사이의 갭(G)은 대략 1nm - 30nm 일 수 있다. 그리고, 제2영역에서 그래핀층(230)을 사이에 두고 절연층(220)과 마주보게 제2 전극(252)이 형성된다.
도 5에서는 절연층(220)이 기판(210)의 표면 상에 형성되어 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 기판(210)의 표면을 산화하여 절연층을 형성할 수도 있다.
기판(210)의 표면에는 복수의 홈(212)이 형성되어 있으며, 각 홈(212)에는 메탈 입자(215)가 그래핀층(230)과 접촉되게 배치된다. 홈(212)에는 메탈 입자(215)의 주위를 둘러싸는 절연물질(214)이 형성되어 메탈 입자(215)가 기판(210)과 접촉되는 것을 방지한다. 메탈 입자(215)는 Pt, Au, Pd, Co, Y, Gd, Ca, Ti 등으로 형성될 수 있다. 메탈 입자(215)는 대략 1nm - 10nm 크기를 가질 수 있다. 메탈 입자(215)는 대략 10nm - 30nm 간격으로 형성될 수 있다.
홈(212)은 상대적으로 길이가 긴 트렌치일 수 있으며, 이 경우, 메탈 입자(215)는 단면비가 1-10 정도의 크기로 형성될 수 있다.
기판(210)에는 그래핀층(230) 하부로부터 제1 전극(252) 하부로 연장되며, 그래핀층(230) 및 제1 전극(252)과 접촉하는 제1우물(211)이 형성된다. 제1우물(211)은 홈(212)을 내포하도록 형성될 수 있다.
제1우물(211)은 기판(210) 보다 고농도로 도핑된다. 예컨대, 기판(210)이 도 1에서처럼 n 도핑된 경우, 제1우물(211)은 n++ 영역이 된다. 제1우물(211)은 불순물 농도가 1019~1021 인 영역일 수 있다. 기판(210)은 p 도핑될 수도 있다. 그래핀 스위칭 소자(200)는 반도체 배리어가 형성되는 제1 우물(211)의 극성에 따라서 n형 트랜지스터 또는 p형 트랜지스터인 유니폴라 트랜지스터일 수 있다. 즉, 제1 우물(211)이 도 5에서처럼 n형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(200)는 n형 트랜지스터가 될 수 있다. 제1전극(251) 및 제2전극(252)은 각각 드레인 전극 및 소스 전극일 수 있으며, 그래핀층(230)은 채널 역할을 할 수 있다. 한편, 제1우물(211)이 p형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자는 p형 트랜지스터가 된다. 이때, 제1우물(211)은 p++ 영역이 된다.
기판(210) 상에는 그래핀층(230)의 일부를 덮는 게이트 절연층(260)이 형성되어 있다. 게이트 절연층(260) 상에는 게이트 전극(270)이 형성된다.
제2 전극(252)과 제1 전극(251)은 금속 또는 폴리실리콘으로 형성될 수 있다.
기판(210)은 반도체 기판이다. 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, 2차원적 반도체로서 단일층인 MoS2, IZO, GIZO 등으로 형성될 수 있다. 기판(210)은 n형 불순물 또는 p형 불순물 중 어느 하나로 도핑된다. 기판(210)은 도 5에서 보듯이 그래핀층(230)을 사이에 두고 게이트 전극(270)과 마주보도록 배치된다. 따라서, 게이트 전압에 의해 기판(210)의 에너지 밴드가 영향을 받는다.
게이트 절연층(260)은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
그래핀층(230)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀이 전사된 후 패터닝되어 형성될 수 있다. 그래핀층(230)은 1층 내지 4층의 그래핀으로 이루어질 수 있다. 그래핀층(230)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다.
도 6은 스위칭 소자(200)에서의 메탈 입자의 작용을 설명하는 도면이다. 도 6에서 블랙 원은 메탈 입자(215)를 가리킨다. 반도체 기판(210)의 제1우물(211)이 n형 불순물로 도핑되며, 메탈 입자(215)가 실리콘 보다 일함수가 높은 금속으로 형성된 경우, 메탈 입자(215)의 위치에서의 그래핀층(230)의 페르미 레벨은 메탈 입자(215)의 페르미 레벨인 레벨 1 (L1)에 고정되며, 그래핀층(230)의 페르미 레벨인 레벨 3 (L3) 보다 낮다. 따라서, 제1 그래프 (G1)에서 보듯이, 반도체 기판(200)의 위치에 따라, 그래핀층(230)의 페르미 레벨은 메탈 입자(210)의 페르미 레벨(L1)과 그래핀층(230)의 페르미 레벨(L3) 사이에서 일정한 곡선으로 표현될 수 있다. 레벨 2 (L2)는 게이트 전압이 인가되지 않은 상태에서의 그래핀층(230)의 평균 페르미 레벨을 나타낸다.
게이트 전극(270)에 포지티브 게이트 전압을 인가함에 따라 그래핀층(230)의 페르미 레벨이 레벨 5 (L5)로 증가하여 제2 그래프 (G2)에서 보듯이, 메탈 입자(215)의 페르미 레벨 (L1)과 그래핀층(230)의 페르미 레벨 (L5) 사이의 곡선의 크기가 증대한다. 레벨 4 (L4)는 포지티브 게이트 전압을 인가한 상태에서의 그래핀층(230)의 평균 페르미 레벨을 나타낸다.
따라서, 메탈 입자(215)가 없는 그래핀 스위칭 소자는 구동전류가 레벨 3 (L3) 및 레벨 5 (L5) 사이에서 일어나는 데 비하여, 메탈 입자(215)가 있는 그래핀 스위칭 소자에서는 구동전류가 레벨 2 (L2) 및 레벨 4 (L4)에서 일어난다. 메탈 입자(215)로 인해서 구동전류의 크기가 낮아지며, 따라서, 그래핀 스위칭 소자의 동작 전력이 작아진다.
반도체 기판(200)의 제1우물(211)이 예컨대, p-type 불순물로 도핑되며, 메탈 입자(210)가 기판(200) 보다 일함수가 낮은 금속으로 형성된 경우도 구동전류가 낮아져서 스위칭 소자의 동작전력이 작아지며, 상세한 설명은 생략한다.
도 5의 n형 그래핀 스위칭 소자의 작용은 도 3c 및 도 3d로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
도 5 및 도 6의 실시예에서는 제1우물이 n형 불순물로 도핑된 것을 예시하였으나, 본 발명은 이에 국한되지 않는다. 예컨대 제1우물이 p형 불순물로 도핑될 수 있으며, 그 작용은 도 3a 및 도 3b로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
도 7은 도 5의 그래핀 스위칭 소자의 일 변형예인 그래핀 스위칭 소자(300)를 개략적으로 보여주는 단면도이다. 그래핀 스위칭 소자(200)와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 7을 참조하면, 반도체 기판(210)의 표면에는 복수의 홈(312)이 형성되어 있으며, 각 홈(312)에는 절연물질(314)이 채워져 있다. 절연물질(314) 상에는 메탈 입자(315)가 그래핀층(230)과 접촉되게 배치된다. 그래핀층(230)은 메탈 입자(315)를 감싸면서 기판(210)과 접촉되게 형성된다. 메탈 입자(315)는 Pt, Au, Pd, Co, Y, Gd, Ca, Ti 등으로 형성될 수 있다. 메탈 입자(315)는 대략 1nm - 10nm 크기를 가질 수 있다. 메탈 입자(315)는 대략 10nm - 30nm 간격으로 형성될 수 있다.
기판(210) 상에는 그래핀층(230)의 일부를 덮는 게이트 절연층(260)이 형성되어 있다. 게이트 절연층(260) 상에는 게이트 전극(270)이 형성된다.
기판(210)에는 그래핀층(230) 하부로부터 제1 전극(252) 하부로 연장되며, 그래핀층(230) 및 제1 전극(252)과 접촉하는 제1우물(211)이 형성된다. 제1우물(211)은 홈(312)을 내포하도록 형성될 수 있다.
제1우물(211)은 기판(210) 보다 고농도로 도핑된다. 예컨대, 기판(210)이 도 7에서처럼 n 도핑된 경우, 제1우물(211)은 n++ 영역이 될 수 있다. 기판(210)은 p 도핑될 수도 있다. 그래핀 스위칭 소자(200)는 반도체 배리어가 형성되는 제1 우물(211)의 극성에 따라서 n형 트랜지스터 또는 p형 트랜지스터인 유니폴라 트랜지스터일 수 있다. 즉, 제1 우물(211)이 도 7에서처럼 n형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(200)는 n형 트랜지스터가 될 수 있다. 한편, 제1우물(211)이 p형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자는 p형 트랜지스터가 된다. 이때, 제1우물(211)은 p++ 영역이 된다.
튜너블 배리어를 포함하는 그래핀 스위칭 소자(300)의 작용은 전술한 그래핀 스위칭 소자(200)로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 그래핀 스위칭 소자 110; 반도체 기판
111: 제1우물 120: 절연층
130: 그래핀층 151: 제1전극
152: 제2전극 160: 게이트 절연층
170: 게이트 전극 G: 갭
111: 제1우물 120: 절연층
130: 그래핀층 151: 제1전극
152: 제2전극 160: 게이트 절연층
170: 게이트 전극 G: 갭
Claims (18)
- 도전성 반도체 기판;
상기 기판 상에서 서로 이격된 제1영역 및 제2영역에 각각 배치된 제1 전극 및 절연층;
상기 절연층 상에서 상기 제1 전극을 향하여 상기 기판 상으로 연장되며 상기 제1 전극과 이격된 그래핀층;
상기 그래핀층 상에서 상기 절연층과 마주보는 제2 전극;
상기 그래핀층을 덮는 게이트 절연층;
상기 게이트 절연층 상의 게이트 전극; 및
상기 그래핀층 하부와 접촉하는 상기 기판의 영역이 불순물로 도핑된 제1 우물;을 구비하며,
상기 제1 우물은 상기 그래핀층과 상기 제1 전극 사이에 에너지 장벽을 형성하는 튜너블 배리어를 구비한 그래핀 스위칭 소자. - 제 1 항에 있어서,
상기 제1우물은 연장되어서 상기 제1 전극 하부와 접촉하는 그래핀 스위칭 소자. - 제 1 항에 있어서,
상기 제1우물은 상기 기판 보다 높은 농도로 상기 불순물이 도핑된 그래핀 스위칭 소자. - 제 1 항에 있어서,
상기 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, 반도체 탄소나노튜브, MoS2, IZO, GIZO로 이루어진 그룹으로부터 선택된 반도체로 이루어진 그래핀 스위칭 소자. - 제 1 항에 있어서,
상기 제1 전극 및 상기 그래핀층 사이에 1nm - 30nm의 갭이 형성된 그래핀 스위칭 소자. - 제 1 항에 있어서,
상기 게이트 전극에 인가되는 전압에 따라 상기 에너지 장벽이 변하는 그래핀 스위칭 소자. - 반도체 기판 상의 제1영역 및 제2영역에 각각 배치된 제1전극 및 절연층;
상기 제1영역 및 상기 제2영역 사이에서 상기 반도체 기판의 표면에 형성된 복수의 메탈 입자;
상기 복수의 메탈 입자 상에서 상기 절연층 상으로 연장되며 상기 제1전극과 이격된 그래핀층;
상기 제2영역의 상기 그래핀층 상에서 상기 절연층과 마주보는 제2전극;
상기 그래핀층을 덮는 게이트 절연층;
상기 게이트 절연층 상의 게이트 전극; 및
상기 그래핀층 하부와 접촉하는 상기 기판의 영역이 불순물로 도핑된 제1 우물;을 구비하며,
상기 제1 우물은 상기 그래핀층과 상기 제1전극 사이에 에너지 장벽을 형성하는 튜너블 배리어를 구비한 그래핀 스위칭 소자. - 제 7 항에 있어서,
상기 제1우물은 연장되어서 상기 제1 전극 하부와 접촉하는 그래핀 스위칭 소자. - 제 7 항에 있어서,
상기 제1우물은 상기 기판 보다 높은 농도로 상기 불순물이 도핑된 그래핀 스위칭 소자. - 제 7 항에 있어서,
상기 기판에서 상기 복수의 메탈 입자에 대응되게 형성된 복수의 홈과, 상기 복수의 홈을 채운 절연물질을 구비한 그래핀 스위칭 소자. - 제 10 항에 있어서,
상기 제1우물은 상기 복수의 홈을 내포하도록 형성된 그래핀 스위칭 소자. - 제 10 항에 있어서,
상기 메탈 입자는 상기 절연물질에 임베드되어서 그 상면이 상기 그래핀층과 접촉하는 그래핀 스위칭 소자. - 제 10 항에 있어서,
상기 메탈 입자는 상기 절연물질 상에 배치되어서 그 상면이 상기 그래핀층과 접촉하는 그래핀 스위칭 소자. - 제 7 항에 있어서,
상기 메탈 입자는 1nm ~ 10nm 크기를 가진 그래핀 스위칭 소자. - 제 14 항에 있어서,
상기 메탈 입자는 10nm ~ 30nm 간격으로 배치된 그래핀 스위칭 소자. - 제 7 항에 있어서,
상기 반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체, MoS2, IZO, GIZO로 이루어진 그룹으로부터 선택된 반도체로 이루어진 그래핀 스위칭 소자. - 제 7 항에 있어서,
상기 그래핀층 및 상기 제1전극 사이에 1nm - 30nm 갭이 형성된 그래핀 스위칭 소자. - 제 7 항에 있어서,
상기 게이트 전극에 인가되는 게이트 전압에 따라 상기 에너지 장벽이 변하는 그래핀 스위칭 소자.
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