KR20120029256A - 반도체 발광소자 및 이를 제조하는 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 반도체 발광소자는, 그래핀을 포함하는 전자차단층을 구비함으로써 전자의 오버플로잉을 차단하여 발광 효율이 떨어지는 것을 억제할 수 있다. 또한, 미리 성장된 그래핀을 활성층상에 전사시킴으로써 우수한 에피 결정성을 유지할 수도 있다.
Description
반도체 발광소자 및 이를 제조하는 방법에 관한 기술로서, 그래핀을 이용한 반도체 발광소자 및 이를 제조하는 방법에 관한 것이다.
반도체 발광소자는 전류가 가해지면 p, n형 반도체의 접합 부분에서 전자와 정공의 재결합에 기하여, 다양한 색상의 빛을 발생시킬 수 있는 반도체 장치이다. 이러한 반도체 발광소자는 필라멘트에 기초한 발광소자에 비해 긴 수명, 낮은 전원, 우수한 초기 구동 특성, 높은 진동 저항 등의 여러 장점을 갖기 때문에 그 수요가 지속적으로 증가하고 있다.
일반적으로 질화물 반도체는 풀컬러 디스플레이(full color display), 이미지 스캐너(image scanner), 각종 신호시스템 및 광통신 기기에 광원으로 제공되는 녹색 또는 청색 발광소자, 또는 레이저 소자에 널리 사용되고 있다. 또한, 이러한 질화물 반도체 발광소자가 개발된 후에, 많은 기술적 발전이 이루어져 그 활용 범위가 확대되었으며 일반조명 및 전장용 광원으로 많은 연구가 진행되고 있다. 특히, 종래에는 질화물 반도체 발광소자는 주로 저전류/저출력의 모바일 제품에 적용되는 부품으로 사용되었으나, 최근에는 점차 그 활용 범위가 고전류/고출력 분야로 확대되고 있다.
본 발명의 일 실시예는 반도체 발광소자 및 이를 제조하는 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 반도체 발광소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 형성된 활성층; 상기 활성층 상에 형성되며, 그래핀(graphene)을 포함하는 전자차단층; 및 상기 전자차단층 상에 형성된 제2 도전형 반도체층을 포함한다.
본 발명의 일 측에 따른 반도체 발광소자에서, 상기 전자차단층의 밴드갭 에너지는 4.1 내지 5.2 eV일 수 있다.
본 발명의 일 측에 따른 반도체 발광소자에서, 상기 전자차단층의 밴드갭 에너지는 상기 활성층의 밴드갭 에너지보다 0.4 내지 0.8 eV 클 수 있다.
본 발명의 일 측에 따른 반도체 발광소자에서, 상기 전자차단층의 두께는 10 nm 내지 200 nm일 수 있다.
본 발명의 다른 실시예에 따른 반도체 발광소자 제조방법은, 기판상에 제1 도전형 반도체층을 형성하는 단계; 상기 제1 도전형 반도체층 상에 활성층을 형성하는 단계; 상기 활성층 상에 그래핀(graphene)을 포함하는 전자차단층을 형성하는 단계; 및 상기 전자차단층 상에 제2 도전형 반도체층을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 발광소자는, 그래핀을 포함하는 전자차단층을 구비함으로써 전자의 오버플로잉을 차단하여 발광 효율이 떨어지는 것을 억제할 수 있다. 또한, 미리 성장된 그래핀을 활성층 상에 전사시킴으로써 우수한 에피 결정성을 유지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 발광소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 발광소자의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 발광소자의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 발광소자의 단면도이다.
도 5는 그래핀의 육각형 평면구조를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 발광소자의 전자차단층에 사용되는 그래핀을 제조하는 방법을 나타내는 흐름도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 발광소자의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 발광소자의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 발광소자의 단면도이다.
도 5는 그래핀의 육각형 평면구조를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 발광소자의 전자차단층에 사용되는 그래핀을 제조하는 방법을 나타내는 흐름도이다.
실시예의 설명에 있어서, 각 기판, 층 및 막 등이 각 기판, 층 또는 막 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 구성요소의 상 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
이하에서는 하기의 도면을 참조하여 본 발명의 일 실시예에 따른 반도체 발광소자를 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 발광소자의 단면도이다.
도 1을 참조하면, 일 실시예에 따른 발광소자는 기판(100), 제1 도전형 반도체층(300), 활성층(400), 전자차단층(500) 및 제2 도전형 반도체층(600)을 포함한다.
상기 기판(100)은 버퍼층(200) 또는 제1 도전형 반도체층(300)을 성장시키기 위해 제공된다. 상기 기판(100)은 유리 기판 또는 사파이어(sapphire) 기판과 같은 절연성 기판일 수 있으며, Si, SiC, ZnO와 같은 도전성 기판일 수 있다. 또한, 상기 기판(100)은 상기 제1 도전형 반도체층(300)을 성장시키기에 적합한 것이면 이에 한정되지 않는다.
상기 기판(100)상에 버퍼층(200)이 형성될 수 있다. 상기 버퍼층(200)은 상기 기판(100)과 상기 제1 도전형 반도체층(300) 사이의 격자 부정합을 완화하고, 열팽창계수의 차이를 극복하기 위해 형성된다. 또한, 상기 버퍼층(200)은 도핑없이 저온으로 형성될 수 있으며, 상기 버퍼층(200)은 상기 기판(100)이 도전성 기판인 경우에는 생략될 수 있다. 상기 버퍼층(200)은 InAlGaN 계열이나 SiC 계열의 재료로 형성될 수 있다.
상기 제1 도전형 반도체층(300)은 상기 기판(100)상에 형성된다. 상기 제1 도전형 반도체층(300)은 III-V족 화합물일 수 있다. 상기 제1 도전형 반도체층(300)은 GaN일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 도전형 반도체층(300)은 n-도핑될 수 있다. 여기서, n-도핑이라 함은 V족 원소를 도핑한 것을 의미하며, n형 불순물의 예로는 Si, Ge, Se, Te 또는 C 등이 있다. 상기 제1 도전형 반도체층(300)은 n-GaN일 수 있다. 상기 제1 도전형 반도체층(300)을 통해 전자가 활성층(400)으로 이동된다.
상기 활성층(400)은 상기 제1 도전형 반도체층(300) 상에 형성된다. 상기 활성층(400)은 전자와 정공이 재결합하여 발광하도록 양자장벽층과 양자우물층이 교대로 반복된 적층구조로 형성될 수 있다. 즉, 상기 활성층(400)은 하나의 양자 우물층(single quantum well)이나 복수개의 양자 우물층(multi quantum wells)으로 구성될 수 있다. 상기 활성층(400)은 원하는 발광 파장에 따라 그 조성이 달라질 수 있다. 상기 양자장벽층은 GaN으로 이루어지며, 상기 양자우물층은 InGaN으로 이루어질 수 있다.
상기 활성층(400) 상에 전자차단층(500)이 형성된다. 상기 전자차단층(500)은 상기 활성층(400) 보다 밴드갭 에너지가 크다. 상기 전자차단층(500)의 밴드갭 에너지는 상기 활성층(400)의 밴드갭 에너지보다 0.4 eV 내지 0.8 eV 높을 수 있다. 이는, 전자가 정공에 비하여 이동 속도가 매우 빨라 활성층(400)을 통과하여 제2 도전형 반도체층(600)으로 누설될 확률이 높기 때문에 이를 방지하기 위함이다. 즉, 상기 전자차단층(500)은 전자가 상기 제2 도전형 반도체층(600)으로 오버플로잉되지 않도록 한다. 따라서, 전자의 오버플로잉을 방지함으로써, 전자누설전류가 감소되는 반면 발광 효율은 향상될 수 있다.
상기 전자차단층(500)은 그래핀(graphene)으로 형성될 수 있으나, 상기 활성층(400)보다 밴드갭 에너지가 큰 물질이라면 이에 제한되지는 않는다. 도 5a 내지 도 5b와 같이 그래핀은 탄소들이 벌집 모양의 육각형 그물처럼 배열된 원자 구조를 갖는 흑연의 일부를 의미한다. 상기 그래핀은 구조적으로는 He원자조차 투과할 수 없는 완벽한 결정성을 갖고 있으며, 크라우딩 형태이고, 평면에 평행하여 강한 공유결합에 참여하는 전자들의 상태인 σ-오비탈 및 평면에 수직한 전자의 상태인 π-오비탈에 의한 전자구조를 갖는다.
또한, 상기 그래핀의 밴드갭 에너지는 4.1 내지 5.2 eV 정도로 상당히 높다. 따라서, 전자차단층(500)에 밴드갭 에너지가 높은 그래핀을 사용함으로써, 상기 활성층(400)에서 정공과 결합하지 못한 전자가 하기의 제2 도전형 반도체층(600)으로 오버플로잉(overflowing)되는 것을 차단할 수 있다. 이로 인해, 본 발명의 일 실시예에 따른 반도체 발광소자에서는 오버플로잉에 의해 발광 효율이 떨어지는 것을 억제할 수 있다.
특히, GaN을 이용한 반도체 발광소자에서 자외선 발광소자와 같이 단파장 영역의 소자를 구현하기 위해서는 전자차단층의 밴드갭 에너지가 커야 하는데, 본 발명의 일 실시예에 따른 반도체 발광소자는 밴드갭 에너지가 큰 그래핀을 사용함으로써 발광 파장을 단파장으로 만드는 데에 더욱 효과적이다.
또한, 미리 성장된 그래핀을 활성층 상에 전사시킴으로써 우수한 에피 결정성을 유지할 수 있어서 고품질의 박막을 수득할 수 있다. 즉, GaN에 Al을 도핑할 경우에는 Al의 원자가 크기 때문에 GaN층에 스트레스를 주어 전위 결함(dislocation defect)이 발생하는데, 이미 성장된 그래핀을 활성층 상에 전사시키면 반데르 발스 힘에 의해 상기 활성층 상에 증착되기 때문에 우수한 에피 결정성을 유지할 수 있게 된다.
그리고, 상기 전자차단층(500)의 두께가 두꺼울수록 전자의 오버플로잉을 차단할 수 있으며, 상기 전자차단층(500)의 두께는 10 nm 내지 200 nm일 수 있다. 바람직하게, 상기 전자차단층(500)의 두께는 50 nm 내지 100 nm일 수 있다.
따라서, 본 발명의 일 실시예에 따른 반도체 발광소자는 전자차단층(500)에 밴드갭 에너지가 큰 그래핀을 사용하고, 상기 전자차단층(500)의 두께를 두껍게 함으로써 전자가 제2 도전형 반도체층(600)으로 오버플로잉되는 것을 차단할 수 있다. 결국, 전자의 오버플로잉을 차단함으로써 발광 효율이 감소되는 것을 방지할 수 있다. 나아가, 전자차단층(500)으로 그래핀을 사용함으로써 제조단가를 감소시킬 수 있다.
상기 전자차단층(500) 상에 제2 도전형 반도체층(600)이 형성될 수 있다. 상기 제2 도전형 반도체층(600)은 III-V족 화합물일 수 있다. 상기 제2 도전형 반도체층(600)은 p-도핑될 수 있다. 여기서, p-도핑이라 함은 III족 원소를 도핑한 것을 의미하며, p형 불순물의 예로는 Mg, Zn 또는 Be 등이 있다. 특히, 상기 제2 도전형 반도체층(600)에는 Mg 불순물이 도핑될 수 있다. 상기 제2 도전형 반도체층(600)은 GaN일 수 있다. 상기 제2 도전형 반도체층(600)을 통해 정공이 활성층(400)으로 이동된다.
또한, 본 발명의 일 실시예에 따른 발광소자에서, 상기 제2 도전형 반도체층(600) 상에 투명 전극(700)이 형성될 수 있다. 상기 투명 전극(700)은 Ni/Au와 같은 투명 금속층으로 형성되거나, ITO와 같은 전도성 산화물로 형성될 수 있다.
상기 투명 전극(700) 상에 P형 전극(710)이 형성되고, 제1 도전형 반도체층(300) 상에 N형 전극(720)이 형성된다. 상기 P형 전극 및 N형 전극은 Ti/Al 등 다양한 금속 재료로 형성될 수 있다. 상기 P형 전극(710)을 통해 정공이 공급되며, 상기 N형 전극(720)을 통해 전자가 공급된다. 이렇게 공급된 정공 및 전자는 활성층(400)에서 결합함으로써 빛 에너지를 발생시킨다.
도 2는 본 발명의 다른 실시예에 따른 반도체 발광소자의 단면도이다. 도 3은 본 발명의 다른 실시예에 따른 반도체 발광소자의 단면도이다. 도 4는 본 발명의 다른 실시예에 따른 반도체 발광소자의 단면도이다.
도 2 내지 도 4에서는 중복된 설명을 피하기 위해, 수직형 반도체 발광소자 및 그래핀을 포함하는 전자차단층에 대해서 설명하기로 한다.
도 2 내지 도 4에서의 반도체 발광소자는 도 1의 반도체 발광소자와 달리 수직형 반도체 발광소자로서, 그래핀을 이용한 전자차단층(500)이 제2 도전형 반도체층(600) 및 활성층(400) 사이에 배치된다.
먼저, 도 2에서의 수직형 반도체 발광소자는 사파이어 기판상에서 제1 도전형 반도체층(300), 활성층(400), 전자차단층(500), 제2 도전형 반도체층(600)이 형성된 후, p형 전극(710), 배리어층(800), 금속 본딩층(900) 및 서브 마운트 기판(1000)이 부착된다. 그런 다음, 제1 반도체층(300)으로부터 사파이어 기판을 분리한 후에 제1 반도체층(300) 표면에 요철 구조를 형성한 후 n형 전극(720)이 형성되며, 도 2에서와 같은 반도체 발광소자 구조를 얻을 수 있다.
도 2에서의 수직형 반도체 발광소자에서는, p형 전극(710) 및 n형 전극(720)이 반도체층의 적층 방향으로 서로 마주보도록 배치되어 있어서, 발광면적을 확대할 수 있다. 또한, 전자차단층(500)에 그래핀을 사용함으로써, 상기 전자차단층(500)의 밴드갭 에너지가 상기 활성층(400)의 밴드갭 에너지보다 0.4 eV 내지 0.8 eV 높을 수 있다. 이로 인해, 상기 전자차단층(500)은 전자가 상기 제2 도전형 반도체층(600)으로 오버플로잉되지 않도록 한다. 따라서, 전자의 오버플로잉을 방지함으로써, 전자누설전류가 감소되는 반면 발광 효율은 향상될 수 있다.
도 3에서의 수직형 반도체 발광소자에서는, 사파이어 기판상에서 제1 도전형 반도체층(300), 활성층(400), 전자차단층(500), 제2 도전형 반도체층(600)이 형성된 후, 제2 도전형 반도체층(600)부터 제1 도전형 반도체층(300)까지 메사 식각을 수행하고, 식각된 영역에 n형 전극(720)을 형성한다. n형 전극(720) 및 제2 도전형 반도체층(600) 상에 유전체층(730)을 형성하고, 유전체층(730) 중 제2 도전형 반도체층(600)에 대응되는 부분을 식각하고, 그 식각된 영역에 p형 전극(710)을 형성한다. 그런 다음, 유전체층(731)을 형성한 후에 금속 본딩층(900) 및 서브 마운트 기판(1000)을 부착한다. 그런 다음, 제1 반도체층(300)으로부터 사파이어 기판을 분리한 후에 제1 반도체층(300) 표면에 요철 구조를 형성하고, p형 전극(710)을 외부 회로와 연결시키기 위해 p-패드부(740)를 형성하면, 도 5와 같은 반도체 발광소자 구조를 얻을 수 있다.
도 4에서의 수직형 반도체 발광소자에서는, 사파이어 기판상에서 제1 도전형 반도체층(300), 활성층(400), 전자차단층(500), 제2 도전형 반도체층(600)이 형성된 후, 제2 도전형 반도체층(600)부터 제1 도전형 반도체층(300)까지 메사 식각을 수행하고, 식각된 영역에 n형 전극(720)을 형성한다. n형 전극(720) 및 제2 도전형 반도체층(600) 상에 유전체층(730)을 형성하고, 유전체층(730) 중 제2 도전형 반도체층(600)에 대응되는 부분을 식각하고, 그 식각된 영역에 p형 전극(710)을 형성한다. 그런 다음, p형 전극(710) 상에 유전체층(731) 및 금속 본딩층(900)을 형성한 후 일부를 식각하여 절연층(733)을 형성한다. 이후에, 서브 마운트 기판(1000)을 부착하고, 일부를 식각하여 절연층(733)을 사이에 두고 n형 전극(720) 및 p형 전극(710)을 형성하면, 도 6과 같은 반도체 발광소자 구조를 얻을 수 있다.
따라서, 도 2 내지 도 4의 발광면적을 확대하기 위한 수직형 반도체 발광소자 구조에서도 전자차단층에 그래핀을 사용함으로써, 전자의 오버플로잉을 차단하여 발광 효율이 떨어지는 것을 억제할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 발광소자를 제조하는 방법에 대해 설명하기로 한다.
본 발명의 일 실시예에 따른 반도체 발광소자를 제조하는 방법은 하기와 같이 간단히 설명하며, 그래핀을 형성하는 방법에 대해서는 도 6을 참조하여 상세하게 설명하도록 한다.
본 발명의 일 실시예에 따른 반도체 발광소자를 제조하는 방법은, 먼저 기판(100)을 준비한다. 상기 기판(100)은 실리콘 기판, 사파이어 기판, SiC 기판, 폴리-AlN 기판 및 Si-Al 기판으로 이루어진 그룹으로부터 선택될 수 있으나, 이에 제한되지 않는다.
상기 기판(100)상에 격자 부정합을 해소하기 위해 버퍼층(200)을 형성한다. 상기 기판(100)이 도전성일 경우에는, 버퍼층(200)이 형성되지 않을 수 있다. 상기 버퍼층(200)은 MOCVD(metal organic chemical vapour deposition)법을 사용하여 형성되며, 상기 버퍼층(200)을 형성하는 공정의 온도는 500 내지 600℃일 수 있다.
그런 다음, 상기 버퍼층(200) 상에 제1 도전형 반도체층(300)을 형성한다. 상기 제1 도전형 반도체층(300)은 n-도핑된 n-GaN층으로 형성하며, Si를 도펀트로 사용한다. 상기 Si의 소스로서 SiH4 또는 Si2H4 등의 불활성 가스를 사용할 수 있다. 상기 제1 도전형 반도체층(300)도 MOCVD법을 사용하여 형성되며, 상기 제1 도전형 반도체층(300)을 형성하는 공정의 온도는 1000 내지 1200℃일 수 있다. 이러한 공정에서, 질소의 전구체로 암모니아를 사용하는데, 상기 암모니아는 열적으로 매우 안정하기 때문에, 고온에서도 매우 작은 양의 암모니아만이 열분해되어 상기 제1 도전형 반도체층(300)의 재료인 GaN의 성장에 기여한다.
상기 제1 도전형 반도체층(300)의 상면에 GaN으로 이루어진 양자장벽층 및 InGaN으로 이루어진 양자우물층을 포함하는 활성층(400)을 형성한다. 상기 활성층(400)은 MOCVD법에 의해 형성될 수 있으나 이에 제한되지 않으며, 이때 공정 온도는 600 내지 850℃일 수 있다.
상기 활성층(400) 상에 그래핀으로 이루어진 전자차단층(500)을 형성한다. 상기 전자차단층(500)은 하기와 같이 성장된 그래핀을 전사시킴으로써 인접하는 활성층(400)과의 반데르 발스 힘에 의해 증착된다. 또한, 상기 전자차단층(500)은 상기 활성층(400) 상에서 그래핀을 에피택셜 성장(epitaxial growth)시켜서 형성될 수도 있다.
도 6을 참조하면, 상기 그래핀은 열적 화학기상증착법(Thermal Chemical Vapour Deposition)에 의해 형성된다. 먼저, 반응기의 챔버 내 튜브 안에다가 구리 호일(copper foil)을 준비한다(S100). 상기 챔버 내에 메탄 가스를 공급하면서 온도를 1000℃까지 상승시킨다(S200). 이때, 메탄 가스가 탄소 및 수소 원자로 열분해되고(S300), 분해된 탄소 원자가 상기 구리 호일 상으로 확산된다(S400). 탄소 원자가 구리 호일 상으로 확산된 후에, 10℃/초의 속도로 상온(room temperature)까지 냉각시킨다(S500). 확산된 상기 탄소 원자가 석출됨으로써 그래핀이 단일층으로 형성된다(S600). 상기 형성된 그래핀의 두께는 0.34 nm 정도이다. 상기 그래핀의 층 및 두께는 메탄 가스의 양, 메탄 가스를 열분해하는 온도 및 냉각 시간 등을 변경함으로써 조절될 수 있다.
또한, 상기 구리 호일 대신에 니켈 호일(nickel foil)을 사용할 수 있으며, 상기 메탄 가스 공급시, 수소 및 아르곤 기체를 함께 공급할 수 있다. 그래핀을 형성하는 공정의 압력은 500 mTorr이고, 공정 시간은 2시간일 수 있다.
상기 전자차단층(500) 상에 제2 도전형 반도체층(600)을 형성하며, 상기 제2 도전형 반도체층(600)은 p-도핑된 p-GaN층으로 형성한다. 상기 제2 도전형 반도체층(600)도 제1 도전형 반도체층(300)과 마찬가지로 MOCVD법으로 형성하며, 이때 공정 온도는 900 내지 1100℃일 수 있다.
이후 상기 제2 도전형 반도체층(600) 상에 투명 전극(700)을 형성하고, 상기 제1 도전형 반도체층(300)의 일부까지 메사 식각을 한 후 상기 투명 전극(700) 상에 P형 전극(710)을 형성하고, 상기 제1 도전형 반도체층(300) 상에 N형 전극(720)을 형성한다.
상기 버퍼층(200), 제1 도전형 반도체층(300), 활성층(400), 제2 도전형 반도체층(600)은 금속유기화학 기상증착법(MOCVD : Metal Organic Chemical Vapor Deposition) 외에도, 분자빔 성장법(MBE : Molecular Beam Epitaxy) 및 수소화물 기상성장법(HVPE : Hydride Vapor Phase Epitaxy) 등 다양한 기술을 사용하여 형성될 수 있다.
본 발명의 일 실시예에서는 수평 구조의 반도체 발광소자(도 1)에도 적용될 수 있고, 상기 기판이 제거되어 전극이 반도체층의 적층 방향으로 서로 마주보도록 배치된 수직 구조의 반도체 발광소자(도 2 내지 도 4)에도 적용될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 기판, 200 : 버퍼층
300 : 제1 도전형 반도체층 400 : 활성층
500 : 전자차단층 600 : 제2 도전형 반도체층
700 : 투명전극 710, 720 : p형 전극, n형 전극
730, 731 : 유전체층 733 : 절연층
740 : p형 패드부 800: 배리어층
900 : 금속 본딩층 1000 : 서브 마운트 기판
300 : 제1 도전형 반도체층 400 : 활성층
500 : 전자차단층 600 : 제2 도전형 반도체층
700 : 투명전극 710, 720 : p형 전극, n형 전극
730, 731 : 유전체층 733 : 절연층
740 : p형 패드부 800: 배리어층
900 : 금속 본딩층 1000 : 서브 마운트 기판
Claims (7)
- 제1 도전형 반도체층;
상기 제1 도전형 반도체층 상에 형성된 활성층;
상기 활성층 상에 형성되며, 그래핀(graphene)을 포함하는 전자차단층; 및
상기 전자차단층 상에 형성된 제2 도전형 반도체층을 포함하는 반도체 발광소자. - 제1항에 있어서,
상기 전자차단층의 밴드갭 에너지는 4.1 내지 5.2 eV인 것을 특징으로 하는 반도체 발광소자. - 제1항에 있어서,
상기 전자차단층의 밴드갭 에너지는 상기 활성층의 밴드갭 에너지보다 0.4 내지 0.8 eV 큰 것을 특징으로 하는 반도체 발광소자. - 제1항에 있어서,
상기 전자차단층의 두께는 10 nm 내지 200 nm인 것을 특징으로 하는 반도체 발광소자. - 기판상에 제1 도전형 반도체층을 형성하는 단계;
상기 제1 도전형 반도체층 상에 활성층을 형성하는 단계;
상기 활성층 상에 그래핀(graphene)을 포함하는 전자차단층을 형성하는 단계; 및
상기 전자차단층 상에 제2 도전형 반도체층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법. - 제1항에 있어서,
상기 전자차단층은, 상기 전자차단층의 밴드갭 에너지가 4.1 내지 5.2 eV인 것을 특징으로 하는 반도체 발광소자. - 제1항에 있어서,
상기 전자차단층의 두께는 10 nm 내지 200 nm인 것을 특징으로 하는 반도체 발광소자.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8877572B2 (en) | 2012-07-27 | 2014-11-04 | Samsung Electronics Co., Ltd. | Graphene device manufacturing apparatus and graphene device manufacturing method using the apparatus |
| US9048310B2 (en) | 2012-10-29 | 2015-06-02 | Samsung Electronics Co., Ltd. | Graphene switching device having tunable barrier |
| KR20150060264A (ko) * | 2013-11-26 | 2015-06-03 | 엘지이노텍 주식회사 | 발광소자 |
| KR102235466B1 (ko) | 2020-11-02 | 2021-04-02 | 덕흥 주식회사 | 스프링이 삽입된 볼 너트 접촉 곡면의 래핑장치 및 이 래핑장치를 이용한 래핑방법 |
-
2010
- 2010-09-16 KR KR1020100091237A patent/KR20120029256A/ko not_active Application Discontinuation
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