KR20140092605A - 질화물 반도체 발광 소자 - Google Patents

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KR20140092605A
KR20140092605A KR1020130004852A KR20130004852A KR20140092605A KR 20140092605 A KR20140092605 A KR 20140092605A KR 1020130004852 A KR1020130004852 A KR 1020130004852A KR 20130004852 A KR20130004852 A KR 20130004852A KR 20140092605 A KR20140092605 A KR 20140092605A
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Abstract

본 발명은 발광 소자에 관한 것으로 특히, 실리콘 기판을 이용하여 제작할 수 있는 질화물 반도체 발광 소자에 관한 것이다. 이러한 본 발명은, 실리콘 반도체를 포함하는 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하고, 제 1도핑 농도를 가지는 제 1전도성의 질화물 반도체를 포함하는 제 1반도체층; 상기 제 1반도체층 상에 위치하고 제 2도핑 농도를 가지는 제 1전도성의 질화물 반도체를 포함하는 제 2반도체층; 상기 제 1반도체층과 제 2반도체층 사이에 위치하고, 상기 제 1도핑 농도와 제 2도핑 농도 사이에서 변화하는 도핑 농도를 가지는 질화물 반도체를 포함하는 제 3반도체층; 상기 제 3반도체층 상에 위치하는 활성층; 및 상기 활성층 상에 위치하는 제 2전도성의 제 4반도체층; 상기 제 1반도체층 또는 제 2반도체층과 전기적으로 연결되는 제 1전극; 및 상기 제 4반도체층과 전기적으로 연결되는 제 2전극을 포함하여 구성될 수 있다.

Description

질화물 반도체 발광 소자 {Nitride-based semiconductor light emitting device}
본 발명은 발광 소자에 관한 것으로 특히, 실리콘 기판을 이용하여 제작할 수 있는 질화물 반도체 발광 소자에 관한 것이다.
발광 다이오드(light emitting diode; LED)로 대표되는 발광 소자는 전기 에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드를 주기율표상에서 3족과 5족의 원소가 화합하여 생성될 수 있는 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자 소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색 발광 소자, 녹색 발광 소자, 자외선 발광 소자 등은 상용화되어 널리 사용되고 있다.
이러한 질화물 반도체를 이용한 발광 소자는 사파이어나 실리콘 카바이드(SiC)와 같은 물질의 이종 기판 상에 주로 구현이 되는데, 최근 실리콘(Si) 기판과 같은 전도성을 가지는 기판 상에 질화물 반도체를 이용한 발광 소자를 구현하는 기술이 시도되고 있다.
대형 실리콘 웨이퍼 상에서 질화 갈륨(GaN)을 성장시키는 기술을 이용하면 최신 반도체 제조에도 적용이 가능할 뿐만 아니라 현재 이용되고 있는 방식보다 비용 측면에서 개선이 가능하다.
Si 기판은 대구경으로 갈수록 가격과 품질면에서 사파이어 기판 대비 경쟁력을 가지는 기판으로서, 전기 전도성과 방열 특성이 좋고 칩 가공이 쉽다는 특성을 가진다.
그러나, 이와 같은 실리콘 반도체는 질화물 반도체와 열팽창 계수 및 격자 상수 차이로 인하여 두꺼운 질화물 반도체 막을 성장하는데 한계를 가지며, 도펀트를 늘려서 전도성을 향상시키는데 있어서 큰 제약을 가질 수 있다.
따라서, 실리콘 반도체 상에 질화물 반도체를 고품질로 안정되게 성장시킬 수 있는 방안이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 실리콘 반도체를 이용한 기판을 이용하여 발광 소자를 제작함에 있어서, 도펀트의 급격한 변화에 의하여 발생하는 응력에 의한 크랙의 발생을 최소화할 수 있는 질화물 반도체 발광 소자를 제공하기 위한 것이다.
상기 기술적 과제를 이루기 위한 제 1관점으로서, 본 발명은, 실리콘 반도체를 포함하는 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하고, 제 1도핑 농도를 가지는 제 1전도성의 질화물 반도체를 포함하는 제 1반도체층; 상기 제 1반도체층 상에 위치하고 제 2도핑 농도를 가지는 제 1전도성의 질화물 반도체를 포함하는 제 2반도체층; 상기 제 1반도체층과 제 2반도체층 사이에 위치하고, 상기 제 1도핑 농도와 제 2도핑 농도 사이에서 변화하는 도핑 농도를 가지는 질화물 반도체를 포함하는 제 3반도체층; 상기 제 3반도체층 상에 위치하는 활성층; 및 상기 활성층 상에 위치하는 제 2전도성의 제 4반도체층; 상기 제 1반도체층 또는 제 2반도체층과 전기적으로 연결되는 제 1전극; 및 상기 제 4반도체층과 전기적으로 연결되는 제 2전극을 포함하여 구성될 수 있다.
상기 기술적 과제를 이루기 위한 제 2관점으로서, 본 발명은, 도전성 지지층; 상기 도전성 지지층 상에 위치하는 결합 금속층; 상기 결합 금속층 상에 위치하는 제 1전극; 상기 제 1전극 상에 위치하고, 제 1전도성의 질화물 반도체를 포함하는 제 1반도체층; 상기 제 1반도체층 상에 위치하는 활성층; 상기 활성층 상에 위치하고, 제 1도핑 농도를 가지는 제 2전도성의 질화물 반도체를 포함하는 제 2반도체층; 상기 제 1반도체층 상에 위치하고, 제 2도핑 농도를 가지는 제 2전도성의 질화물 반도체를 포함하는 제 3반도체층; 상기 제 2반도체층과 제 3반도체층 사이에 위치하고, 상기 제 1도핑 농도와 제 2도핑 농도 사이에서 변화하는 도핑 농도를 가지는 질화물 반도체를 포함하는 제 4반도체층; 상기 제 4반도체층과 전기적으로 연결되는 제 2전극; 및 상기 제 4반도체층의 적어도 일부에 형성된 광 추출 구조를 포함하여 구성될 수 있다.
본 발명은 다음과 같은 효과가 있는 것이다.
n-형 반도체층 내에서 Si 도핑 농도가 변화는 구간마다 점차적인 혹은 계단식의 단계를 두어 Si 농도 변화에 따른 급격한 응력을 최소화함으로써 Si 농도가 변화하여도 크랙이 발생하지 않도록 할 수 있고, 결과적으로 Si 기판을 이용하여 형성하는 발광 소자에서 높은 수율을 얻을 수 있는 것이다.
이와 같은 박막 구조는 크랙 제어뿐만 아니라 급격한 응력 차이로 인하여 생길 수 있는 내부 전위 밀도를 줄이는 측면에서도 효과적일 수 있으며, 내부 양자 효율을 추가적으로 향상시킬 수 있다.
또한, 수직형 발광 소자를 제작하기 위한 공정의 수행시 박막 내에 내재 되어 있는 응력을 줄일 수 있어 공정 시 발생할 수 있는 크랙의 발생 원인을 제거할 수 있는 것이다.
결국, 실리콘 반도체 기판 상에 고 농도의 도펀트를 이용하여 크랙의 발생 없이 n-형 질화물 반도체층을 두껍게 형성하는 것이 가능한 것이다.
즉, 이러한 이종 기판을 통하여 실리콘(Si) 기판을 사용하는 발광 소자에서의 가장 큰 문제 중 하나인 크랙 문제를 크게 개선 시킬 수 있어 향후 실리콘 기판을 기반으로 한 발광 소자 및 전자소자 개발에 상당한 진보를 가져올 수 있는 효과가 있는 것이다.
도 1은 질화물 반도체 발광 소자 제작을 위한 박막 구조의 일례를 나타내는 단면도이다.
도 2 내지 도 4는 제 1반도체층 내지 제 3반도체층 사이에서의 도핑 농도의 변화를 나타내는 그래프이다.
도 5 및 도 6은 각각 박막 구조에 따른 크랙의 발생을 나타내는 사진이다.
도 7은 도 1의 박막 구조를 이용하여 제작한 수평형 발광 소자의 일례를 나타내는 단면도이다.
도 8은 도 1의 박막 구조를 이용하여 제작한 수직형 발광 소자의 일례를 나타내는 단면도이다.
도 9는 도 8의 일부 확대도이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
도 1은 질화물 반도체 발광 소자 제작을 위한 박막 구조의 일례를 나타내는 단면도이다.
도시하는 바와 같이, 발광 소자 박막 구조는, 실리콘 반도체(Si)를 포함하는 기판(10)과, 이 기판(10) 상에 위치하는 버퍼층(20, 30)을 포함한다.
실리콘 반도체 기판(10)은 일반적인 반도체 공정에서 가장 광범위하게 사용되고 있는 기판으로서, 대형 웨이퍼의 제작이 가능하고 열전도도가 우수한 특징이 있다.
이러한 실리콘 반도체 기판(10)은 모든 방위의 기판(10)이 이용될 수 있고, 두께도 한정되지 않는다.
그러나, 경우에 따라, 면 방위는 {111}인 것이 유리할 수 있다. 면 방위가 {111}인 실리콘 반도체 기판(10)의 면은 약 3.8403Å의 격자상수를 갖는다. 반면 면 방위가 {100}인 실리콘 반도체 기판(10)의 면은 약 5.40Å의 격자상수를 갖는다. 따라서 질화 갈륨(GaN)의 격자상수가 약 3.189Å인 점을 감안하면 실리콘 반도체 기판(10)의 면 방위는 {111}인 것이 유리할 수 있다.
이러한 실리콘 반도체 기판(10) 상에 위치하는 버퍼층(20, 30)은 질화 알루미늄(AlN) 또는 알리미늄 질화 갈륨(AlGaN)을 사용할 수 있다.
또한, 이러한 버퍼층(20, 30)은 AlN을 포함하는 제 1버퍼층(20)과, AlGaN을 포함하는 제 2버퍼층(30)을 포함할 수 있다.
제 1버퍼층(20)은 질화물 반도체 형성을 위한 핵 생성층으로 작용할 수 있다. 이러한 핵 생성층은 제 2버퍼층(30)을 형성하기 위한 초기 결정 성장 조건을 결정하고, 상부에 형성되는 질화 갈륨층에 포함된 갈륨(Ga) 원자가 멜트 백(melt-back) 현상에 의해 기판(10)으로 침투하는 것을 방지할 수 있다.
AlGaN을 포함하는 제 2버퍼층(30)은 기판(10)에서 멀어질수록 알루미늄(Al) 조성이 적어질 수 있으며, 이러한 Al 조성은 연속적으로 적어질 수도 있고, 단계적으로 적어질 수도 있다. 이러한 Al 조성은 제 2버퍼층(30)의 두께에 따라, 갈륨(Ga) 대비 0.1에서 0.9 사이의 조성을 가질 수 있으며, 0.2 내지 0.6 사이에서 조절되는 것이 유리하다. 또한, 버퍼층(30)은 전체 두께에 걸쳐 단일 조성을 가지는 것도 가능함은 물론이다.
이러한 제 2버퍼층(30)은 실리콘 반도체 기판(10) 상에 질화 갈륨(GaN)으로 대표되는 질화물 반도체 박막을 형성하는 과정에서 질화 갈륨 박막과 실리콘 반도체 기판(10) 사이의 격자상수 부정합과 열팽창 계수의 차이로 인해 발생되는 결정 결함(주로 전위 결함)을 감소시키고, 질화 갈륨 박막에 야기되는 응력을 해소하여 질화 갈륨 박막에 크랙이 발생하는 것을 방지할 수 있다.
이와 같은 제 2버퍼층(30)의 두께는 100 nm에서 1.5 ㎛ 사이의 값을 가질 수 있다.
이러한 제 2버퍼층(30) 상에는 제 1전도성의 질화물 반도체를 포함하는 제 1전도성 반도체층(40)이 위치한다.
이때, 제 1전도성 반도체층(40)은 제 1반도체층(41), 제 2반도체층(42) 및 제 3반도체층(43)을 포함할 수 있다.
보다 상세하게, 제 1도핑 농도를 가지고 제 1전도성의 질화물 반도체를 포함하는 제 1반도체층(41)이 위치한다. 이하, 제 1전도성은 n-형인 것을 예로 설명한다. 따라서, 제 2전도성은 p-형일 수 있다. 그러나 제 1전도성이 p-형이 될 수도 있음은 물론이다. 한편, 제 1전극, 제 2전극 등은 n-형 전극, p-형 전극과 같이 표현될 수 있다.
또한, 제 1반도체층(41) 상에는 제 2도핑 농도를 가지는 n-형의 질화물 반도체를 포함하는 제 2반도체층(42)가 위치한다.
이러한 제 1반도체층(41)과 제 2반도체층(42) 사이에는 제 1도핑 농도와 제 2도핑 농도 사이에서 변화하는 도핑 농도를 가지는 n-형의 제 3반도체층(43)이 위치하게 된다.
여기서, 제 1반도체층(41)의 제 1도핑 농도는 제 2반도체층(42)의 제 2도핑 농도보다 클 수 있다. 예를 들어, 제 1도핑 농도는 대략 7×1018/㎤ 일 수 있고, 제 2도핑 농도는 대략 5×1018/㎤ 일 수 있다.
또한, 제 1반도체층(41)의 두께는 제 2반도체층(42)보다 얇을 수 있다. 이러한 제 1반도체층(41)과 제 2반도체층(42)의 도핑 농도의 변화 및/또는 두께의 변화는 응력에 의한 크랙의 방지 및 전류 퍼짐 중 적어도 하나 이상의 특성을 향상시키기 위하여 설정될 수 있다.
즉, 이러한 제 1반도체층(41)과 제 2반도체층(42)의 두께 및 도핑 농도의 변화를 통하여 소자의 크랙을 방지하고 전류 퍼짐을 향상시킬 수 있는 것이다.
또한, 고성능의 발광 소자의 제작을 위해서, 이와 같이, 목적에 따라, 하나의 전도성 반도체 내에서 도핑 농도를 변경시킬 수 있다.
이때, 제 1반도체층(41)과 제 2반도체층(42) 사이에 위치하는 제 3반도체층(43)은, 도핑 농도가 제 1도핑 농도와 제 2도핑 농도 사이에서 선형적 또는 단계적으로 변화할 수 있다.
이러한 제 3반도체층(43) 상에는 다중 양자 우물 구조를 가지는 활성층(50)이 위치할 수 있다. 활성층(50)은 발광 파장에 따라 적정량의 알루미늄(Al) 또는 인듐(In)이 포함된 질화물 반도체로 형성될 수 있다.
그리고, 활성층(50) 상에는 제 2전도성(예를 들어, p-형)의 질화물 반도체로 이루어지는 제 4반도체층(60)이 위치한다.
경우에 따라, 활성층(50)과 제 4반도체층(60) 사이에 AlGaN과 같은 물질을 포함하는 전자 장벽층(61)이 구비될 수 있다.
도 2 내지 도 4에서는 이러한 제 1반도체층(41) 내지 제 3반도체층(43) 사이에서의 도핑 농도의 변화를 나타내고 있다.
도시하는 바와 같이, 이러한 도핑 농도의 단계적 변화는, 도 2에서와 같이, 선형적으로 변화할 수 있다. 즉, 제 1도핑 농도에서 제 2도핑 농도로 연속적으로 선형적으로 변화할 수 있다.
이와 같이, Si 농도가 변화하는 구간을 가지는 제 3반도체층(43)의 두께는 10 nm 내지 500 nm 사이의 두께를 가질 수 있고, 농도가 높은 쪽에서 낮은 쪽, 그리고 낮은 쪽에서 높은 쪽으로 변화하는 상태 모두를 포함할 수 있다.
또한, 제 3반도체층(43)에서의 농도의 시작점은 농도가 변화하는 첫 지점과 나중 지점을 연결하는 형태로 가질 수 있다. 즉, 제 1도핑 농도와 제 도핑 농도 사이에서 연속적으로 변화하는 형태를 가지도록 할 수 있다.
한편, 도 3 및 도 4와 같이, 단계적으로 변화할 수도 있는데, 도 3에서와 같이, 다단계적으로 계단 형상으로 변화할 수 있고, 도 4에서와 같이, 일단계로 변화할 수도 있다.
이때, 제 3반도체층(43)에서 농도가 변화하는 구간을 2 단계 내지 30 단계로 나누어 Si 농도가 변화하는 폭은 단계별로 나누어 계단식의 농도 변화를 가지도록 할 수 있다.
이 경우에도 제 3반도체층(43)의 두께는 10 nm 내지 500 nm 사이의 두께를 가질 수 있고, 농도가 높은 쪽에서 낮은 쪽, 그리고 낮은 쪽에서 높은 쪽으로 변화하는 상태 모두를 포함할 수 있다.
한편, 제 3반도체층(43)이 초격자 구조를 가지도록 할 수도 있다. 즉, n-형으로 도핑된 GaN(n-GaN)과 도핑이 되지 않은 GaN(un-GaN)을 교대로 성장하게 되면, 이 제 3반도체층(43)은 n-GaN과 un-GaN의 중간 정도의 응력을 가지게 되므로 급격한 응력 차를 해소할 수 있다.
또한 n-GaN 부분에서는 도핑 농도가 일정할 수도 있고, 또는 계단식으로 점차적으로 변화할 수도 있다. 이때, 도핑 농도가 변화하는 경우에는 그 구간의 농도의 시작은 농도가 변화하는 첫 지점과 나중 지점을 연결하는 형태를 가질 수 있다.
이때, 각 초격자 구조에서 un-GaN과 n-GaN의 1 주기의 두께는 1 nm 내지 50 nm 사이의 두께를 가질 수 있다.
위에서 언급한 바와 같이, 발광 소자의 구조에 따라, 도펀트인 Si의 도핑 농도를 변경하는 구간이 발생할 수 있으며, 이때, 이러한 도핑 농도가 급격하게 변화하는 구간에서는 이러한 급격히 변화하는 도펀트에 의한 급격한 응력이 발생할 수 있으며, 이는 크랙(crack)의 발생으로 이어질 수 있다.
이러한 크랙의 발생은 Si 기판 위의 박막 성장에 있어서 수율 및 누설 전류에 영향을 줄 수 있으므로, 제 3반도체층(43)에서 도핑 농도가 급격히 변화하지 않도록 제어함으로써 이러한 급격한 응력의 발생을 방지할 수 있는 것이다.
도 5는 이러한 제 3반도체층(43)을 적용하지 않은 상태의 박막 구조를 나타내고, 도 6에서는 제 3반도체층(43)을 적용한 상태의 박막 구조를 나타내고 있다. 도시하는 바와 같이, 도핑 농도가 제 1도핑 농도 및 제 2도핑 농도 사이에서 선형적 또는 단계적으로 변화하는 제 3반도체층(43)을 적용하는 경우에 크랙의 발생이 감소함을 알 수 있다.
이와 같이, n-형 반도체층(41, 42, 43) 내에서 Si 농도가 변화는 구간마다 점차적인 혹은 계단식의 단계를 두어 Si 농도 변화에 따른 급격한 응력을 최소화함으로써 Si 농도가 변화하여도 크랙이 발생하지 않도록 할 수 있고, 결과적으로 Si 기판(10)을 이용하여 형성하는 발광 소자에서 높은 수율을 얻을 수 있는 것이다.
위에서 언급한 예에서는, 제 1반도체층(41) 및 제 2반도체층(42) 사이에서 도핑 농도가 한번 변화하는 예를 기술하고 있으나, 이와 같이, 도핑 농도가 변화하는 구간이 더 포함될 수도 있고, 이렇게 도핑 농도가 변화하는 구간에는 이 두 도핑 농도 사이에서 변화하는 도핑 농도를 가지는 제 3반도체층(43)이 구비될 수 있는 것이다.
이와 같은 박막 구조는 크랙 제어뿐만 아니라 급격한 응력 차이로 인하여 생길 수 있는 내부 전위 밀도를 줄이는 측면에서도 효과적일 수 있으며, 내부 양자 효율을 추가적으로 향상시킬 수 있다.
또한, 수직형 발광 소자를 제작하기 위한 공정의 수행시 박막 내에 내재 되어 있는 응력을 줄일 수 있어 공정 시 발생할 수 있는 크랙의 발생 원인을 제거할 수 있는 것이다.
도 7에서는 이와 같은 박막 구조를 이용하여 제작된 수평형 발광 소자의 예를 나타내고 있다.
도시하는 바와 같이, 박막 구조의 p-형 반도체층(60) 상측에 투명 전극(71)을 형성하고, 이 투명 전극(71) 상에 p-형 전극(70)을 형성할 수 있다.
또한, n-형 반도체층(40)의 일부가 드러나도록 식각하고, 이 드러난 n-형 반도체층(40)의 면에 n-형 전극(80)을 형성할 수 있다.
도 8에서는 위에서 설명한 박막 구조를 이용하여 제작된 수직형 발광 소자의 예를 나타내고 있다.
도 1의 박막 구조 상에 p-형 전극(72), 결합 금속층(73) 및 도전성 지지층(74)을 순차적으로 형성하고, 이 도전성 지지층(74)으로 박막 구조가 지지되는 상태에서 기판(10)을 제거한다.
그리고, 기판(10)을 제거하여 드러난 n-형 반도체층(40)의 적어도 일부를 이용하여 광 추출 구조(90)을 제작한 후, n-형 전극(81)을 형성하면 도 8과 같은 수직형 발광 소자 구조가 이루어지는 것이다.
이때, 버퍼층(20, 30) 중 적어도 일부를 이용하여 광 추출 구조(90)를 제작할 수 있다. 즉, 버퍼층(20, 30)을 제거하지 않고, 이 버퍼층(20, 30)을 이용하여 광 추출 구조(90)를 제작할 수 있다.
따라서, 도 9에서 도시하는 바와 같이, 광 추출 구조(90)에는 제 1버퍼층(20) 및 제 2버퍼층(30) 중 적어도 하나가 존재할 수 있다. 즉, AlN 물질 및 AlGaN 물질 중 적어도 일부가 존재할 수 있다.
이러한 광 추출 구조(90)를 제작함에 있어서, 실리콘 기판(10) 상에 질화물 반도체를 형성하는 경우에는 n-형 반도체층(40)의 두께가 상대적으로 얇을 수 있으므로, 버퍼층(20, 30)의 적어도 일부를 이용하여 광 추출 구조(90)를 제작할 수 있는 것이다.
이상에서 설명한 수평형 또는 수직형 발광 소자 구조에서는 도 1 내지 도 6을 참조하여 설명한 박막 구조의 특성이 모두 적용될 수 있음은 물론이다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10: 실리콘 반도체 기판 20: 제 1버퍼층
30: 제 2버퍼층 40: 제 1전도성(n-형) 반도체층
41: 제 1반도체층 42: 제 2반도체층
43: 제 3반도체층 50: 활성층
60: 제 2전도성(p-형) 반도체층 61: 전자 장벽층
70, 72: p-형 전극 71: 투명 전극
73: 결합 금속층 74: 도전성 지지층
80, 81: n-형 전극 90: 광 추출 구조

Claims (10)

  1. 실리콘 반도체를 포함하는 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하고, 제 1도핑 농도를 가지는 제 1전도성의 질화물 반도체를 포함하는 제 1반도체층;
    상기 제 1반도체층 상에 위치하고 제 2도핑 농도를 가지는 제 1전도성의 질화물 반도체를 포함하는 제 2반도체층;
    상기 제 1반도체층과 제 2반도체층 사이에 위치하고, 상기 제 1도핑 농도와 제 2도핑 농도 사이에서 변화하는 도핑 농도를 가지는 질화물 반도체를 포함하는 제 3반도체층;
    상기 제 3반도체층 상에 위치하는 활성층; 및
    상기 활성층 상에 위치하는 제 2전도성의 제 4반도체층;
    상기 제 1반도체층 또는 제 2반도체층과 전기적으로 연결되는 제 1전극; 및
    상기 제 4반도체층과 전기적으로 연결되는 제 2전극을 포함하여 구성되는 것을 특징으로 하는 질화물 반도체 발광 소자.
  2. 제 1항에 있어서, 상기 제 3반도체층은, 도핑 농도가 상기 제 1도핑 농도와 제 2도핑 농도 사이에서 선형적 또는 단계적으로 변화하는 것을 특징으로 하는 질화물 반도체 발광 소자.
  3. 제 2항에 있어서, 상기 도핑 농도의 단계적 변화는, 일단계 또는 다단계로 변화하는 것을 특징으로 하는 질화물 반도체 발광 소자.
  4. 제 1항에 있어서, 상기 버퍼층은,
    AlN을 포함하는 제 1버퍼층; 및
    AlGaN을 포함하는 제 2버퍼층을 포함하는 것을 특징으로 하는 질화물 반도체 발광 소자.
  5. 제 1항에 있어서, 상기 제 1도핑 농도는, 제 2도핑 농도보다 높은 것을 특징으로 하는 질화물 반도체 발광 소자.
  6. 제 1항에 있어서, 상기 제 1반도체층은, 제 2반도체층보다 두꺼운 것을 특징으로 하는 질화물 반도체 발광 소자.
  7. 도전성 지지층;
    상기 도전성 지지층 상에 위치하는 결합 금속층;
    상기 결합 금속층 상에 위치하는 제 1전극;
    상기 제 1전극 상에 위치하고, 제 1전도성의 질화물 반도체를 포함하는 제 1반도체층;
    상기 제 1반도체층 상에 위치하는 활성층;
    상기 활성층 상에 위치하고, 제 1도핑 농도를 가지는 제 2전도성의 질화물 반도체를 포함하는 제 2반도체층;
    상기 제 1반도체층 상에 위치하고, 제 2도핑 농도를 가지는 제 2전도성의 질화물 반도체를 포함하는 제 3반도체층;
    상기 제 2반도체층과 제 3반도체층 사이에 위치하고, 상기 제 1도핑 농도와 제 2도핑 농도 사이에서 변화하는 도핑 농도를 가지는 질화물 반도체를 포함하는 제 4반도체층;
    상기 제 4반도체층과 전기적으로 연결되는 제 2전극; 및
    상기 제 4반도체층의 적어도 일부에 형성된 광 추출 구조를 포함하여 구성되는 것을 특징으로 하는 질화물 반도체 발광 소자.
  8. 제 7항에 있어서, 상기 제 4반도체층은, 도핑 농도가 상기 제 1도핑 농도와 제 2도핑 농도 사이에서 선형적 또는 단계적으로 변화하는 것을 특징으로 하는 질화물 반도체 발광 소자.
  9. 제 8항에 있어서, 상기 도핑 농도의 단계적 변화는, 일단계 또는 다단계로 변화하는 것을 특징으로 하는 질화물 반도체 발광 소자.
  10. 제 7항에 있어서, 상기 광 추출 구조에는, AlN을 포함하는 제 1층 및 AlGaN을 포함하는 제 2층 중 적어도 하나가 포함되는 것을 특징으로 하는 질화물 반도체 발광 소자.
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CN109037409A (zh) * 2018-07-20 2018-12-18 西安电子科技大学 n型GaN层对称掺杂的GaN高效发光二极管及制备方法

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