KR100793443B1 - 질화물계 화합물 반도체용 기판 구조체 및 그 제조방법 - Google Patents

Abstract

본 발명은 질화물계 화합물 반도체용 기판 구조체 및 그 제조방법에 관한 것으로서, 기판 구조체는 실리콘기판과, 실리콘 기판 위에 500 내지 650℃의 증착 온도에서 인에 대해 붕소를 6 이상의 비율로 형성한 제1저온 BP층과, 제1저온 BP층 위에 350 내지 400℃의 증착 온도에서 인에 대해 붕소를 1 대 1의 비율로 형성한 제2저온 BP층과, 제2저온 BP층 위에 850 내지 1100℃의 증착 온도에서 인과 붕소를 형성시킨 고온 BP층을 갖는다. 이러한 질화물계 화합물 반도체용 기판 구조체 및 그 제조방법에 의하면, 버퍼층 위에 형성할 질화물 또는 질화갈륨계 박막층의 기판과의 격자부정합 및 열팽창계수의 차이에 의한 결함을 억제할 수 있어 양질의 질화물계 화합물 반도체 소자를 형성할 수 있다.

Description

질화물계 화합물 반도체용 기판 구조체 및 그 제조방법{substrate structure for semiconductor device based on nitride and method of manufacturing the same}

도 1은 본 발명에 따른 제조방법에 따라 제조된 질화물계 화합물 반도체 기판 구조체를 나타내 보인 단면도이고,

도 2는 본 발명의 제조방법에 따라 에칭 처리된 실리콘 기판에 대해 도식적으로 나타내 보인 사시도이고,

도 3는 경면 처리된 실리콘 기판에 대해 에칭처리 전의 표면을 촬상한 사진이고,

도 4는 도 3의 경면 처리된 실리콘 기판에 대해 에칭처리후의 표면을 촬상한 사진이고,

도 5는 실리콘 단결정으로부터 절단된 실리콘 웨이퍼에 대해 비 경면처리된 상태에서 에칭처리한 후의 표면을 촬상한 사진이고,

도 6은 본 발명에 따라 실리콘 기판 위에 버퍼층을 형성한 시편의 외관을 촬상한 사진이고,

도 7은 도 6의 시편에 대한 단층을 촬상한 SEM사진이고,

도 8은 도 6의 시편의 표면을 촬상한 SEM사진이고,

도 9는 도 6의 시편의 엑스선 회절 스펙트럼의 결과를 나타내 보인 그래프이고,

도 10은 본 발명에 따른 기판 구조체를 이용하여 형성한 발광소자의 일 예를 나타내 보인 단면도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

120: 실리콘 기판 131: 저온 BP층

131a: 제1저온BP층 131b: 제2저온BP층

134: 고온BP층

본 발명은 질화물계 화합물 반도체용 기판 구조체 및 그 제조방법에 관한 것으로서, 상세하게는 증착되는 질화물계 화합물의 기판과의 격자부정합 및 열팽창계수의 차이에 의한 결함을 억제시킬 수 있도록 된 질화물계 화합물 반도체용 기판 구조체 및 그 제조방법에 관한 것이다.

질화물계 화합물 반도체는 질화갈륨(GaN), 질화알루미늄(AlN) 및 질화인듐(InN)과 같은 화합물을 주성분으로 하여 형성된 반도체로서 열적 및 화학적으로 안정하고 에너지 밴드갭이 커서 트랜지스터 류 예를 들면 HBT(Heterojunction Bipolar Transistor), HEMT(High Electron Mobility Transistor) 등의 전자소자의 재료로 이용되고 있다. 또한, 질화물계 화합물 반도체 재료 중 GaN, AlN은 직접 천 이형 반도체로 실온에서 에너지 밴드 갭이 커 청색 및 녹색의 가시광 영역에서 자외선 파장대역의 빛을 발생하므로 고휘도의 발광다이오드 및 레이저 다이오드와 같은 발광소자의 재료로 이용되고 있다.

그런데 GaN 등의 질화물계 화합물 반도체 물질은 융점이 2400℃ 이상으로 높고, 질소의 분해압이 10만 기압 정도로 매우 높아 용융성장방법에 의해 단결정 상으로 성장시키기가 어렵다.

따라서, 일반적으로 사파이어 모기판 상에 단결정 상의 질화물계 화합물 반도체를 이종에피택셜(heteroepitaxial) 방법으로 성장시켜 기판으로 사용할 수 있는 구조가 널리 이용되고 있다.

즉, 육방정 구조를 갖는 사파이어 기판상에 AlGaN, AlN 등의 질화물계 화합물을 약 400℃ 내지 900℃의 비교적 저온에서 성장시켜 버퍼층을 형성한 후 그 위에 이종 에피텍셜 방법으로 형성하고자 하는 질화물계 화합물 박막층을 성장시키는 방법을 적용한다.

이러한 구조에 통상적으로 사용되는 2인치(inch) 사파이어 웨이퍼는 사파이어 단결정으로부터 약 0.6mm 두께로 절단하여 래핑과 수차례의 단계적인 연마과정을 거쳐 두께 0.43mm 표면 미세 거칠기가 수나노미터(nm) 레벨 이하로 경면화 처리된 것을 주로 이용한다.

그런데, 종래의 사파이어 기판에 이종 에피텍셜 방법으로 성장된 질화물계 화합물 반도체 예를 들면 GaN을 주성분으로하여 형성되는 발광층은 사파이어 모기판과의 격자부정합과 열팽창계수의 차이가 커 결정 성장된 질화물계 화합물 박막은 크랙이 발생될 뿐만 아니라 결정 결함이 많이 존재하여 전자 소자의 동작특성을 저하시키는 문제점이 있다.

또한, 사파이어는 전기적으로 부도체이고 경도가 매우 높아 기계적인 가공이 어려워 발광소자의 경우 n형 전극과 p형 전극을 동일 면상으로 형성하기 위해 발광층을 계단형으로 일부를 제거해야 하기 때문에 제작이 복잡해지고 발광부의 일부 면적의 손실에 의해 광생성 효율을 저하시키는 구조적인 문제점을 안고 있다.

이러한 문제점을 개선코자 최근에는 입방정 결정구조인 다이아몬드 결정구조의 Si, GaAs, GaP 등의 섬아연광형 구조의 Ⅲ-Ⅴ족 화합물반도체결정을 기판으로서 이용하고 있다.

상기에 열거한 소재로 된 입방정 단결정 구조를 갖는 것을 기판으로 사용하면 도전성을 제공하기 때문에 전극 형성이 용이하고, 그에 따른 발광면적의 손실을 피할 수 있다. 또한 다이아몬드 구조 및 섬아연광형의 단결정은 결정방향으로 명확한 벽개성이 있으므로 레이저 다이오드 제작시 광공진면의 형성이 용이한 장점을 제공한다.

특히, 다이아몬드 구조인 실리콘(Si)은 [110] 결정방향으로 명확한 벽개성을 갖고 있으며, 사파이어 단결정에 비하여 양산성이 뛰어날 뿐만 아니라 직경 4인치에서 12인치까지의 대구경 결정도 양산되고 있으므로 가격 경쟁력에서 월등히 유리하고, 축적된 실리콘 웨이퍼 제조기술과 반도체 장비를 장비를 활용할 수 있다는 장점이 있다.

따라서 최근에는 상기에 열거한 입방적 결정구조의 소재 중 실리콘(Si) 단결 정을 기판으로하여 Ⅲ족 질화물반도체 발광소자를 제조하는 기술이 개발되고 있다.

그런데, 질화물계 발광소자의 경우 실리콘 기판 위에 형성하고자 하는 Ⅲ족 질화물반도체 박막층 예를 들면 GaN층은 육방정 결정구조를 갖고 있어, 실리콘 기판과의 격자 부정합 및 열팽창 계수의 차이에 의한 결함을 억제할 수 있는 적절한 버퍼층이 요구된다.

실리콘 기판 위에 형성되는 종래의 버퍼층으로는 앞서 설명된 AlN층, 또는 BP층이 있다.

특히, BP층의 경우 실리콘 기판과의 격자 부정합에 의한 결함을 보다 억제할 수 있는 구조가 요구되고 있다. 즉, 실리콘의 격자상수는 5.431 에 비해 BP의 격자상수는 4.538 으로 격자상수의 차가 매우 거 결정간 격자 부정합에 의한 계면부위의 전위밀도가 높아지는 문제점이 있다. 또한, 현재까지 알려진 BP층을 버퍼층으로 사용한 GaN-BP-Si계 Ⅲ족 질화물반도체 구조에서는 각 결정의 열팽창계수 차에 의해 발생하는 크랙을 제어하기가 어려워 실용화에 이르지 못하고 있는 실정이다.

한편, 발광효율 및 전기적 성능을 개선코자 사파이어 기판의 표면을 포토리소그라피 및 건식 에칭에 의해 수 ㎛ 크기의 일정한 형태의 패턴을 형성하는 기술이 알려져 있으나, 공정이 복잡하고, 생산성이 떨어지는 문제가 있다.

본 발명은 상기와 같은 문제점을 개선하기 위하여 창안된 것으로서, 실리콘 모기판과의 격자부정합 및 열팽창계수의 차이에 의한 결함을 억제시킬 수 있는 버퍼층을 갖는 질화물계 화합물 반도체 기판 구조체 및 그 제조방법을 제공하는데 그 목적이 있다.

본 발명의 또 다른 목적은 발광효율을 높이도록 실리콘 모기판의 표면 거칠기를 균일하게 얻기 위한 처리를 용이하게 수행할 수 있는 질화물계 화합물 반도체 기판 구조체의 제조방법을 제공하는 것이다.

상기의 목적을 달성하기 위하여 본 발명에 따른 질화물계 화합물 반도체 기판 구조체는 실리콘기판과; 상기 실리콘 기판 위에 500 내지 650℃의 증착 온도에서 인에 대해 붕소를 6 내지 8의 비율로 형성한 제1저온 BP층과; 상기 제1저온 BP층 위에 350 내지 400℃의 증착 온도에서 인에 대해 붕소를 1 대 1의 비율로 형성한 제2저온 BP층과; 상기 제2저온 BP층 위에 850 내지 1100℃의 증착 온도에서 인과 붕소로 형성시킨 고온 BP층;을 갖는다.

바람직하게는 상기 제1 및 제2 저온 BP층 전체 두께에 대해 상기 제1저온 BP층의 두께는 10% 이하로 형성된다.

또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 질화물계 화합물 반도체용 기판 구조체의 제조방법은 실리콘 기판을 KOH 100중량부를 기준으로 C₃H₈O 200 내지 250중량부 및 H₂O 2000 내지 3000중량부의 비로 상호 혼합한 에칭 용액으로 표면을 에칭처리한다.

바람직하게는 상기 에칭처리된 실리콘 기판 위에 붕소(B)와 인(P)으로 된 BP 버퍼층을 형성하는 단계;를 더 포함한다.

더욱 바람직하게는 상기 BP버퍼층 형성단계는 가. 상기 실리콘 기판 위에 350 내지 650℃의 증착 온도에서 저온성장시키는 저온 BP층 형성단계와; 나. 저온 BP층 위에 850 내지 1100℃의 증착 온도에서 고온성장시키는 고온 BP층형성단계;를 포함한다.

또한, 상기 저온 BP층 형성단계는 500 내지 650℃의 증착 온도에서 인에 대해 붕소를 6 내지 8의 비율로 형성하는 제1저온 BP층 형성단계와; 상기 제1저온 BP층 위에 350 내지 400℃의 증착 온도에서 붕소와 인을 1:1의 비율로 제2저온 BP층을 형성하는 단계;를 포함하고, 상기 저온 BP층 전체 두께에 대해 상기 제1저온 BP층의 두께는 10% 이하로 형성된다.

이하, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시 예에 따른 질화물계 화합물 반도체 기판 구조체 및 그 제조방법을 더욱 상세하게 설명한다.

도 1은 본 발명에 따른 질화물계 화합물 반도체용 기판 구조체를 나타내 보인 단면도이다.

도 1을 참조하면, 기판 구조체는 실리콘 기판(120), 저온BP층(131) 및 고온 BP층(134)을 갖는 구조로 되어 있다.

실리콘 기판(120)은 후술되는 에칭용액에 의해 표면이 에칭처리된 것이 적용된다.

또한 실리콘 기판(120)은 n형 또는 p형 도펀트가 첨가된 것이 적용될 수 있음은 물론이다. 이러한 실리콘 기판(120)은 전극을 형성할 수 있는 장점을 제공한다. 즉, p형의 실리콘 기판(120)에는 p형의 전극을 n형의 실리콘기판(120)에는 n형 의 전극을 구성할 수 있다.

버퍼층(130)은 저온BP층(131) 및 고온 BP층(134)으로 형성된 복합층으로 되어 있다. 또한, 저온 BP층(131)은 제1저온BP층(131a)과 제2저온BP층(131b)으로 되어 있다.

제1저온BP층(131a)은 Ⅲ족 원소인 붕소(B)와 Ⅴ족 원소인 인(P)으로 형성되되 붕소와 인의 원자비가 인을 1로 하였을 때 붕소가 6 이상 바람직하게는 6 내지 8로 형성된다.

즉, 제1저온 BP층(131a)은 B_xP_y로 표현시 x는 6 이상이고, y는 0 < y ≤ 2로 적용된다. 이러한 조건을 만족하는 화합물의 예로서는 B₆P, B₁₂P₂호, B₁₃P₂ 등이 있다.

제1저온 BP층(131a)은 500 내지 650℃의 증착 온도에서 공지된 증착방법 예를 들면 기상에피텍셜 성장법(VPE) 또는 유기금속열분해 기상에피텍시 성장법(MOVPE)에 의해 형성하면 된다.

제1저온 BP층(131a)은 저온 BP층(131)의 전체 두께에 대해 10% 미만으로 형성한다. 바람직하게는 제1저온 BP층(131a)은 1 내지 5nm의 두께로 형성한다.

제2저온BP층(131b)은 붕소(B)와 인(P)으로 형성되되 붕소와 인의 원자비가 인을 1로 하였을 때 붕소가 1이 되게 형성한다. 즉, 제2저온 BP층(131b)은 BP로 형성한다.

제2저온 BP층(131b)은 350 내지 400℃의 증착 온도에서 공지된 증착방법 예 를 들면 기상에피텍셜 성장법(VPE) 또는 유기금속열분해 기상에피텍시 성장법(MOVPE)에 의해 형성하면 된다.

제2저온 BP층(131b)은 50nm이하로 형성하는 것이 바람직하다.

고온 BP층(134)은 붕소(B)와 인(P)으로 형성하되, 저온 BP층(131) 보다 높은 고온 즉, 850 내지 1100℃의 증착 온도에서 형성한다.

고온 BP층(134)은 수 마이크로미터 이하, 바람직하게는 0. 1 내지 0. 3㎛의 두께로 형성한다.

고온 BP층(134)도 예를 들면 기상에피텍셜 성장법(VPE) 또는 유기금속열분해 기상에피텍시 성장법(MOVPE)에 의해 형성하면 된다.

제2저온 BP층(131b) 및 고온BP층(134)은 BP이외에도 Ⅲ족 원소인 Ga과 In을 첨가한 다원계 혼정 형태로 형성할 수도 있다.

또한 저온 BP층(131) 및 고온BP층(134)은 n형 또는 p형의 반도체 특성을 갖도록 n형 또는 p형의 불순물이 첨가될 수 있음은 물론이다.

즉, 본 발명에 따른 기판구조체를 이용하여 발광다이오드 소자 제작시 버퍼층(130)도 반도체 특성을 갖도록 박막 성장시 불순물을 도핑할 수 있다. 일 예로서, 버퍼층(130)은 제Ⅳ족 원소인 Si, Sn과, 제Ⅵ족 원소인 Se, S와 같은 n형 불순물 도핑에 의해 n형의 버퍼층(130)을 형성할 수 있다. 또한, 제Ⅱ족 원소인 Zn, Be, Mg 등의 p형 불순물의 도핑에 의해 p형의 버퍼층(130)을 형성할 수도 있다.

버퍼층(130)의 두게는 수㎛ 이하로 형성되는 것이 바람직하다.

참조부호 140은 저온 및 고온 BP층(131)(134)을 갖는 기판 구조체에 의해 후 속되어 형성하는 성장층으로 적용된 GaN층으로 성장 특성을 알아보기 위해 적용한 것이다.

이러한 질화물계 화합물 반도체용 기판 구조체의 제조방법을 설명한다.

먼저, 실리콘 기판(120)을 표면처리한다.

실리콘 기판(120)의 표면처리는 에칭용액으로서, KOH 100중량부를 기준으로 C₃H₈O 200 내지 250중량부, H₂O 2000 내지 3000중량부로 혼합한 에칭용액을 적용하면 된다. 여기서 물(H₂O)은 순수한 물(Deionized water)을 적용하는 것이 바람직하다.

이러한 에칭용액을 80 내지 120도의 온도로 유지하면서 50분 정도 실리콘 기판(120)을 에칭한다.

상기 에칭용액은 단결정 실리콘 기판(120)의 상호 다른 결정면에 대해 에칭속도가 다른 특성을 갖고 있다.

즉, 상기 에칭용액으로 실리콘기판(120)을 에칭하게 되면, 단결정 실리콘 기판(120)의 {100} 결정면에 대한 에칭 속도가 {111}면에 대한 에칭 속도에 비해 약 100배 정도 빨라 도 2에 도식적으로 나타내 보인 바와 같이 피라미드 형태의 그루브(groove)를 규칙적으로 형성할 수 있다. 도시된 예에서는 에칭처리에 의해 {100} 결정면의 상면이 되는 평탄면(120a)에 대해 {111} 결정면이 삼각형상으로 돌출되게 형성된 돌기(120b)를 갖는 구조로 되어 있다.

바람직하게는 에칭 처리된 실리콘 기판(120)의 돌기(120b)는 수백 nm미터 내 지 수 마이크로미터가 되게 형성한다.

한편, 상기 에칭액에 의한 표면처리를 확인하기 위해 도 3에 도시된 경면처리된 실리콘 기판에 대해 앞서 설명된 조건으로 에칭한 후 촬상한 사진이 도 4에 도시되어 있고, 실리콘 단결정으로부터 절단한 실리콘 웨이퍼의 표면을 경면 처리하지 않은 상태에서 상기 에칭액으로 에칭처리한 후 촬상한 표면이 도 5에 도시되어 있다. 도 4 및 도 5를 통해 알 수 있는 바와 같이 실리콘 기판(120)의 표면에 규칙적인 그루부가 형성됨을 알 수 있고, 거칠기를 확인하기 위해 측정한 TTV(Total Thickness Variation)는 5㎛ 였다.

이러한 표면 구조의 실리콘 기판(120)은 유효 표면적이 넓어지며 발광소자에 적용시 발광효율을 높일 수 있다.

다음은 실리콘 기판(120) 위에 제1저온BP층(131a) 및 제2저온BP층(131b)을 순차적으로 형성한다.

제1저온 BP층(131a)은 앞서 설명된 바와 같이 B의 원자비율이 큰 BxPy 결정구조로 형성하되 후속되어 형성되는 제2저온BP층(131b)을 포함한 저온BP층(131) 전체 두께에 대해 10% 이하가 되게 형성한다.

이러한 제1저온BP층(131a)과 제2저온BP층(131b) 상호 간의 정량적인 비율은 BxPy로 된 제1저온BP층(131a)이 저온 BP층(131) 전체에 대해 10% 이하 바람직하게는 5 내지 9%로 하였을 때 버퍼층(130) 위에 형성하고자 하는 성장층 예를 들면, Ⅲ족 질화물반도체 발광부로서 적용되는 GaN층(140)이 양질의 박막으로 형성되었다.

이러한 구조에서 제1저온 BP층(131a)의 결정구조인 BxPy 결정에 있어서 분자를 구성하고 있는 B원자의 수가 많아지게 되면 이 분자가 점유하는 체적이 커져 전체 버퍼층(130)에서 응력에 의한 변형을 초래하게 된다. 특히, 이러한 양적인 제어를 위해 x는 6 이상이고 y가 2 이하인 BxPy 결정이 적용된다. 예를 들면, 앞서 설명된 바와 같이 B₆P, B₁₂P₂, B₁₃P₂ 등의 결정이 이에 해당된다.

BxPy 결정 중 B₁₃P₂는 BP로부터 이하의 반응식1에 의해 생성된다.

<반응식 1>

52BP ---> 4 B₁₃P₂ ＋ 11 P₄

상기 반응식 1로부터 B₁₃P₂는 BP의 열분해에 의해 생성됨을 알 수 있고, 이러한 반응은 반응온도가 높을수록 반응속도가 빠르다. 따라서, 저온BP층(131) 형성시 제1저온 BP층(131a)을 이루는 B₁₃P₂ 등의 BxPy 결정의 함유량을 적절함 범위 내로 억제하고 이후 제2저온 BP층(131b)을 이루는 BP계 Ⅲ-Ⅴ족 화합물반도체 결정을 늘리기 위해서는 성장온도를 비교적 낮게 적용하되 제1저온BP층(131a) 형성온도 보다 제2저온 BP층 형성온도(131b)를 더 낮게 적용한다.

일 예로서, PCl₃와 BCl₃를 원료로 하는 기상에피텍시 성장법(VPE)에서는 성장시 제1저온BP층(131a) 형성시는 증착온도 500 내지 550℃에서 수행하고, 제2저온BP층(131b) 형성시는 증착온도 350 내지 400℃에서 수행한다. 또 다르게는 B₂H₆와 PH₃를 가스원으로 하는 유기금속열분해기상 에피텍시 성장법(MOVPE)을 적용하는 경 우 제1저온BP층(131a) 형성시는 증착온도 600 내지 650℃에서 수행하고, 제2저온BP층(131b) 형성시는 증착온도 350 내지 400℃에서 수행한다.

이러한 저온 성장에 의해 형성된 제1 및 제2저온 BP층(131a)(131b)은 실리콘 단결정 기판(120)과의 접합 계면에서 제1저온 BP층(131a)은 단결정 형태로 실리콘 기판(120)의 격자상수와 거의 같은 결정으로 일정높이 형성되어 접합 계면에서의 격자부정합성을 흡수하며 그 상부에 비정질형태로 형성되는 제2저온 BP층(131b)과의 연속성을 갖게 하는 역할을 한다.

또한, 이러한 저온 BP층(131)은 결정결함이 억제되게 제어하는 작용을 한다. 이를 설명하면, 실리콘 단결정 기판(120) 위에 앞서 설명된 저온 BP층(131)을 형성하게 되면 실리콘 단결정 기판(120)과의 접합 계면에서 격자부정합성에 기인하는 전위결함이 발생한다. 이러한 전위결함은 저온 BP층(131)의 비정질체로 형성되는 제2저온BP층(131b)에 의해 계면에서 발생한 전위결함의 전파를 억제하게 된다.

다음은 제2저온BP층(131b) 위에 고온 BP층(134)을 형성한다.

고온 BP층(134)은 제2저온 BP층(131b) 위에 850 내지 1100℃의 증착 온도에서 인과 붕소로 형성시키면 된다.

도 6은 실리콘 기판(120) 위에 저온BP층(131) 및 고온BP층(134)을 형성한 후 외관을 촬상한 사진이고, 도 7은 SEM으로 촬상한 단면사진이고, 도 8은 SEM으로 표면에 대해 촬상한 사진이다. 여기서 고온BP층(134)은 제2저온BP층(131b) 위에 1030℃에서 성장시켰다. 도 6 내지 도 8을 통해 알 수 있는 바와 같이 크랙 발생이 없는 치밀한 버퍼층(130)이 형성됨을 확인 할 수 있다.

또한, 도 9는 도 6에 도시된 시료에 대해 x선 회절분석기를 이용하여 측정한 X선 회절스펙트럼이다.

도 9을 통해 알 수 있는 바와 같이 실리콘 단결정 기판(120)의 {004} 결정면으로부터의 회절 피크가 나타나 있고, BP막의 {200} 결정면으로부터의 회절 피크와 {400} 결정면으로부터의 회절 피크가 나타난다. B₁₃P₂로 동정되는 회절 피크는 그 양이 적어 나타나지 않았다. 이러한 결과로부터 제2저온BP층(131b)이 입방정인 BP를 주 결정체로 구성되어 있으므로 그 위에 고온성장한 고온 BP층(134)도 입방정 BP 단결정임을 알 수 있다.

< 제작예>

이하에서는 도 1의 기판 구조체를 기본으로 하여 발광소자를 제작한 예를 도 10을 참조하여 설명한다.

먼저, 도 10을 참조하면, 실리콘 기판 위에 제1저온BP층(131a), 제2저온 BP층(131b), 고온 BP층(134), n형 GaN층(140), n형 GaInN층(150), p형 AlGaN층(160) 및 p형 콘택트층(170)이 순차적으로 적층된 구조로 되어 있다.

실리콘 기판(120)은 인(P)를 도핑한 n형의 실리콘 단결정기판이 적용되었다.

저온 BP층(131)은 VPE법에 의한 BCl₃-PCl₃-H₂ 반응계에서 앞서 설명된 증착 온도조건을 적용하여 막 두께 300Å 정도로 성장시켰다. BCl₃에 대한 PCl₃의 공급량 비율(PCl₃ / BCl₃)는 7000%로 적용하였다.

저온BP층(131)을 성장하는 과정에서 디실란 가스와 H₂ 혼합가스를 사용하여 버퍼층(130)에 Si를 도핑하였다. 이렇게 제작된 저온 BP층(130)은 실리콘기판(120)과의 접합계면으로부터 두께 30Å 영역은 BxPy로 이루어진 단결정구조였으며, 그 위에는 BP로 이루어진 비정질체의 제2저온 BP층(131b)로 구성되었다.

저온 BP층(131)을 X선 회절분석법에 의해 측정한 결과 제1저온BP층(131a)은 단결정체였으며, B₆P, B₁₃P₂ 등으로 동정되었으며 그 양적인 비율은 저온BP층(131)의 10% 이내 였다.

고온 BP층(134)은 저온 BP층(131)의 표면에 VPE법에 의해 960℃의 온도에서 0.2㎛ 두께로 형성하였다. 고온BP층(134)을 성장하는 과정에서 디실란 가스와 H₂ 혼합가스를 사용하여 고온BP층(134)이 n형이 되도록 제어하였다.

고온 BP층 위에는 발광부(140)(150)(160)가 형성되어 있다. 바람직하게는 발광부(140)(150)(160)는 버퍼층(130)의 주된 층이 입방정 구조이기 때문에 발광부(140)(150)(160)의 각 층도 입방정 구조를 갖는 층으로 형성하는 것이 바람직하다.

일 예로서, 발광부(140)(150)(160)는, 입방정인 n형 Al_aGa_bN(0≤a, b≤1, a＋b＝1)으로 된 하부 클래드층과, 그 위에 입방정인 n형 Ga_cIn_dN(0≤c, d≤1, c＋d＝1)으로 된 활성층 및 입방정인 p형 Al_aGa_bN(0≤a, b≤1, a＋b＝1)으로 된 상부 클래드층으로 형성된다.

본 제작예에서는 고온BP층(134)의 위에 1.0㎛ 두께의 Si 도핑된 n형 GaN층(140), 0.06㎛ 두께의 Ga_{0 .94}In_{0 .06}N으로된 발광층(150), 및 1.0㎛ 두께의 p형의 Al_0.9Ga_0.1N층(160)을 순차적으로 성장시켰다.

p형 콘택트층(170)은 0.10㎛ 두께의 Mg 도핑한 p형 GaN으로 형성하였다.

양전극(190)은 p형 콘택트층(170)의 표면 위에 Au소재로 형성하였다.

음전극(180)은 n형 실리콘 단결정 기판(120)의 저면에 Al을 증착하여 형성하였다.

이러한 구조의 발광소자에 대해 양전극(190)과 음전극(180)을 통해 전원을 인가한 결과 청자색의 발광을 확인하였다.

또한, 순방향 전류를 20mA로 인가하였을때 중심파장이 약 430nm로 측정되었고, 발광 스팩트럼의 반치폭은 12nm 정도로 단색성이 뛰어난 특성을 나타냈다. 순방향 전압은 2.6V, 역방향 전압은 15V으로 매우 양호한 pn 접합특성의 발광소자가 형성되었다.

지금까지 설명된 바와 같이 본 발명에 따른 질화물계 화합물 반도체용 기판 구조체 및 그 제조방법에 의하면, 버퍼층 위에 형성할 질화물 또는 질화갈륨계 박막층의 기판과의 격자부정합 및 열팽창계수의 차이에 의한 결함을 억제할 수 있어 양질의 질화물계 화합물 반도체 소자를 형성할 수 있다.

Claims (6)

1. 질화물계 화합물 반도체용 기판 구조체에 있어서,

   실리콘기판과;

   상기 실리콘 기판 위에 500 내지 650℃의 증착 온도에서 인에 대해 붕소를 6 내지 8의 비율로 형성한 제1저온 BP층과;

   상기 제1저온 BP층 위에 350 내지 400℃의 증착 온도에서 인에 대해 붕소를 1 대 1의 비율로 형성한 제2저온 BP층과;

   상기 제2저온 BP층 위에 850 내지 1100℃의 증착 온도에서 인과 붕소로 형성시킨 고온 BP층;을 갖는 것을 특징으로 하는 질화물계 화합물 반도체용 기판 구조체.
2. 제1항에 있어서,

   상기 제1 및 제2 저온 BP층 전체 두께에 대해 상기 제1저온 BP층의 두께는 10% 이하로 형성되는 것을 특징으로 하는 질화물계 반도체용 기판 구조체.
3. 질화물계 화합물 반도체용 기판 구조체의 제조방법에 있어서,

   실리콘 기판을 KOH 100중량부를 기준으로 C₃H₈O 200 내지 250중량부 및 H₂O 2000 내지 3000중량부의 비로 상호 혼합한 에칭 용액으로 표면을 에칭처리하는 것 을 특징으로 하는 질화물계 화합물 반도체용 기판 구조체의 제조방법.
4. 제3항에 있어서,

   상기 에칭처리된 실리콘 기판 위에 붕소(B)와 인(P)으로 된 BP 버퍼층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 질화물계 화합물 반도체용 기판 구조체의 제조방법.
5. 제4항에 있어서, 상기 BP버퍼층 형성단계는

   가. 상기 실리콘 기판 위에 350 내지 650℃의 증착 온도에서 저온성장시키는 저온 BP층 형성단계와;

   나. 저온 BP층 위에 850 내지 1100℃의 증착 온도에서 고온성장시키는 고온 BP층형성단계;를 포함하는 것을 특징으로 하는 질화물계 화합물 반도체용 기판 구조체의 제조방법.
6. 제5항에 있어서, 상기 저온 BP층 형성단계는

   500 내지 650℃의 증착 온도에서 인에 대해 붕소를 6 내지 8의 비율로 형성하는 제1저온 BP층 형성단계와;

   상기 제1저온 BP층 위에 350 내지 400℃의 증착 온도에서 붕소와 인을 1:1의 비율로 제2저온 BP층을 형성하는 단계;를 포함하고,

   상기 저온 BP층 전체 두께에 대해 상기 제1저온 BP층의 두께는 10% 이하로 형성되는 것을 특징으로 하는 질화물계 반도체용 기판 구조체의 제조방법.

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