KR102098250B1 - 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법 - Google Patents

반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법 Download PDF

Info

Publication number
KR102098250B1
KR102098250B1 KR1020130125542A KR20130125542A KR102098250B1 KR 102098250 B1 KR102098250 B1 KR 102098250B1 KR 1020130125542 A KR1020130125542 A KR 1020130125542A KR 20130125542 A KR20130125542 A KR 20130125542A KR 102098250 B1 KR102098250 B1 KR 102098250B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor
buffer
silicon substrate
nucleation
Prior art date
Application number
KR1020130125542A
Other languages
English (en)
Other versions
KR20150046450A (ko
Inventor
김준연
탁영조
김재균
김주성
박영수
채수희
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020130125542A priority Critical patent/KR102098250B1/ko
Priority to US14/484,456 priority patent/US9337381B2/en
Priority to JP2014214243A priority patent/JP2015082662A/ja
Priority to CN201410562329.7A priority patent/CN104576861B/zh
Priority to EP14189626.6A priority patent/EP2869333B1/en
Publication of KR20150046450A publication Critical patent/KR20150046450A/ko
Application granted granted Critical
Publication of KR102098250B1 publication Critical patent/KR102098250B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/002—Devices characterised by their operation having heterojunctions or graded gap
    • H01L33/0025—Devices characterised by their operation having heterojunctions or graded gap comprising only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen

Abstract

개시된 반도체 버퍼 구조체는 실리콘 기판; 상기 실리콘 기판 상에 형성된 핵생성층; 상기 핵생성층 위에 형성된 것으로, 조성비가 일정한 BxAlyInzGa1-x-y-zN (0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)으로 이루어진 제1층과, 상기 제1층 상에, 상기 핵생성층과 동일한 재질로 형성된 제2층과 상기 제2층 상에, 상기 제1층과 동일한 재질과 조성비로 이루어진 제3층을 포함하는 버퍼층;을 포함한다.

Description

반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법{Semiconductor buffer structure, semiconductor device employing the same and method of manufacturing semiconductor device using the semiconductor buffer structure}
본 개시는 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법에 관한 것이다.
질화물계 반도체 소자를 형성하기 위한 기판으로 사파이어 기판이 많이 사용된다. 하지만, 사파이어 기판은 가격이 비싸고, 단단해서 칩 제작에 어려움이 있으며, 전기 전도성이 낮다. 그리고, 사파이어 기판을 대구경으로 하여 에피 성장 시, 낮은 열 전도도로 인해 고온에서 기판 자체의 휨 현상이 발생하여 대면적으로 제작하는 것이 어렵다. 이러한 한계를 극복하기 위해, 사파이어 기판 대신 실리콘 기판을 활용한 질화물계 반도체 소자의 개발이 이루어지고 있다. 실리콘 기판은 사파이어 기판에 비해 열전도도가 높기 때문에 고온에서 성장하는 질화물 박막 성장 온도에서도 기판의 휨 정도가 크지 않아 대구경의 박막 성장이 가능하다.
그러나, 실리콘 기판에 질화물 박막을 성장 시, 기판과 박막 사이의 격자 상수 불일치로 인해 전위 밀도(dislocation density)가 커지고, 열팽창 계수의 차이에 의해 생기는 인장응력으로 인해 크랙(crack)이 발생된다. 이에 따라, 실리콘 기판 상에 높은 결정성을 가지며 크랙이 발생되지 않는 질화물 박막층을 성장시키기 위한 다양한 버퍼층 구조들이 제시되고 있다.
버퍼층은 실리콘 기판과 이 위에 형성하고자 하는 타겟층, 예를 들어, 질화물 반도체 박막 간의 격자 및 열팽창 계수의 차이를 완충하는 역할을 한다. 실리콘 기판 위에 GaN과 같은 질화물 반도체 박막을 성장시키고자 할 때, 먼저, AlN으로 된 핵생성층을 실리콘 기판 상에 성장시키고, 이를 스도 기판(psuedo-substrate)으로 하여 GaN 박막을 성장시키게 된다. 이 때, GaN 박막의 전위(dislocation) 및 크랙을 완화하기 위해 버퍼층을 핵생성층 위에 형성하게 된다.
GaN 박막이 LED나 파워 소자 등으로 적용될 때, 성능을 향상시키기 위해서 전위가 적은 형태로 성장되어야 하며, 또한, 크랙을 방지하기 위해서 압축 응력(compressive stress)이 인가되게 성장되어야 한다. 하지만, GaN 박막이 성장되면서 전위 꺾임(dislocation bending)에 의해 응력은 인장 응력(tensile stress) 쪽으로 전개(evolution)되며, 결함이 많은 경우 성장이 되면서 크랙이 발생하게 된다. 따라서, 버퍼층의 중요한 역할은 스트레스 제어 뿐 아니라, 버퍼층 내에서 전위(dislocation)를 많이 제거할 수 있어야 한다. 이를 위하여, 통상, AlN 핵생성층(nucleation layer)과 GaN 박막 사이에 AlN부터 GaN 박막 사이의 격자 상수를 가지며 이 값이 스텝 그레이드(step grade) 형태나 연속 그레이드(continuous grade) 형태로 변하는 버퍼층 구조가 제시된 바 있다.
본 개시는 질화물계 반도체 박막 내의 크랙 발생을 줄일 수 있는 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용하는 반도체 소자 제조방법을 제시한다.
일 유형에 따르는 반도체 버퍼 구조체는 실리콘 기판; 상기 실리콘 기판 상에 형성된 핵생성층; 상기 핵생성층 위에 형성된 것으로, 조성비가 일정한 질화물 반도체 물질로 이루어진 제1층과, 상기 제1층 상에, 상기 핵생성층과 동일한 재질로 형성된 제2층과 상기 제2층 상에, 상기 제1층과 동일한 재질과 조성비로 이루어진 제3층을 포함하는 버퍼층;을 포함한다.
상기 핵생성층은 AlN으로 이루어질 수 있다.
상기 버퍼층은 제3층 상에, 상기 핵생성층과 동일한 재질로 이루어진 제4층과, 상기 제4층 상에, 상기 제1층과 동일한 재질과 조성비로 이루어진 제5층을 더 포함할 수 있다.
상기 제1층의 두께는 10nm에서 1000nm 사이의 범위일 수 있다.
상기 제1층은 BxAlyInzGa1 -x-y- zN (0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)으로 이루어질 수 있다.
상기 제2층의 두께는 1nm에서 200nm 사이의 범위일 수 있다.
상기 버퍼층에는 압축 응력이 형성될 수 있다.
또한, 일 유형에 따르는 반도체 소자는 실리콘 기판; 상기 실리콘 기판 상에 형성된 핵생성층; 상기 핵생성층 위에 형성된 것으로, 조성비가 일정한 질화물 반도체 물질로 이루어진 제1층과, 상기 제1층 상에 형성된 것으로, 상기 핵생성층과 동일한 재질로 이루어진 제2층과, 상기 제2층 상에 형성된 것으로, 상기 제1층과 동일한 재질과 조성비로 이루어진 제3층을 포함하는 버퍼층; 상기 버퍼층 상에 형성된 질화물 반도체층;을 포함한다.
상기 핵생성층은 AlN으로 이루어질 수 있다.
상기 버퍼층은 상기 제3층 상에, 상기 핵생성층과 동일한 재질로 이루어진 제4층과, 상기 제4층 상에, 상기 제1층과 동일한 재질과 조성비로 이루어진 제5층을 더 포함할 수 있다.
상기 제1층은 BxAlyInzGa1 -x-y- zN (0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)으로 이루어질 수 있다.
상기 제2층의 두께는 1nm에서 200nm 사이의 범위일 수 있다.
상기 버퍼층은 상기 질화물 반도체층에 압축 응력을 인가할 수 있다.
상기 반도체 소자는 상기 질화물 반도체층 위에 형성된 소자층을 더 포함할 수 있으며, 상기 소자층은 LED(Light Emitting Diode), LD(Laser Diode), FET(Field Effect Transistor), HEMT(High Electron Mobility Transistor) 또는 쇼트키 다이오드(Schottky Diode)를 포함할 수 있다.
또한, 일 유형에 따르는 반도체 소자 제조방법은 실리콘 기판을 준비하는 단계; 상기 실리콘 기판 상에 핵생성층을 형성하는 단계; 상기 핵생성층 위에, 조성비가 일정한 질화물 반도체 물질로 이루어진 제1층과, 상기 제1층 상에, 상기 핵생성층과 동일한 재질로 형성된 제2층과, 상기 제2층 상에, 상기 제1층과 동일한 재질과 조성비로 이루어진 제3층을 포함하는 버퍼층을 형성하는 단계; 상기 버퍼층 상에, 질화물 반도체층을 형성하는 단계;를 포함한다.
상기 반도체 소자 제조방법은 상기 질화물 반도체층 상에 소자층을 형성하는 단계;를 더 포함할 수 있다.
상기 핵생성층을 AlN으로 형성할 수 있다.
상기 버퍼층을 형성하는 단계는 상기 제3층 상에, 상기 핵생성층과 동일한 재질로 이루어진 제4층을 형성하는 단계; 상기 제4층 상에, 상기 제1층과 동일한 재질과 조성비로 이루어진 제5층을 형성하는 단계;를 더 포함할 수 있다.
상기 제1층의 두께를 10nm에서 1000nm 사이의 범위로 형성할 수 있다.
상기 제1층은 BxAlyInzGa1 -x-y- zN (0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)으로 이루어질 수 있다.
상기 제2층의 두께를 1nm에서 200nm 사이의 범위로 형성할 수 있다.
상기 반도체 소자 제조방법은 상기 실리콘 기판을 제거하는 단계;를 더 포함할 수 있다.
상기 실리콘 기판을 제거할 때, 상기 핵생성층과 상기 버퍼층의 적어도 일부가 함께 제거될 수 있다.
상기 실리콘 기판이 제거되며 노출된 면에 요철 패턴을 형성하는 단계를 더 포함할 수 있다.
상술한 반도체 버퍼 구조체는 실리콘 기판 상에 결함밀도가 낮은 질화물 반도체 박막을 성장할 수 있는 버퍼층 구조를 제시한다.
상술한 반도체 버퍼 구조체 상에 질화물계 반도체 박막을 성장할 때, 질화물계 반도체 박막 내의 크랙이 감소되므로, 실리콘 기판을 사용하여 대면적의 반도체 소자를 제작할 수 있다.
도 1은 실시예에 따른 반도체 버퍼 구조체의 개략적인 구조를 보이는 단면도이다.
도 2는 도 1의 반도체 버퍼 구조체에 포함된 버퍼층의 Ga 조성을 보인다.
도 3a 및 도 3b는 각각 비교예 1, 비교예 2에 따른 버퍼층의 Ga 조성을 보인다.
도 4는 비교예 1, 비교예 2 및 실시예의 버퍼층 상에 형성된 GaN 박막의 (002) 방향, (102) 방향의 결정성을 보인 그래프이다.
도 5는 비교예 1, 비교예 2 및 실시예에 따른 버퍼층이 타겟층에 인가하는 스트레스를 보인 그래프이다.
도 6은 실시예에 따른 버퍼층의 표면 형상을 보이는 AFM(Atomic Force Microscope) 이미지이다.
도 7은 비교예 1에 따른 버퍼층의 표면 형상을 보이는 AFM 이미지이다.
도 8은 다른 실시예에 따른 반도체 버퍼 구조체의 개략적인 구조를 보이는 단면도이다.
도 9는 도 8의 반도체 버퍼 구조체의 버퍼층의 Ga 조성을 보인 그래프이다.
도 10은 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
도 11은 다른 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
도 12는 또 다른 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
도 13은 또 다른 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
도 14는 또 다른 실시예에 따른 반도체 소자의 개략적인 구조를 보이는 단면도이다.
도 15a 내지 도 15j는 도 14의 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 실시예에 따른 반도체 버퍼 구조체(100)의 개략적인 구조를 보이는 단면도이다.
반도체 버퍼 구조체(100)는 실리콘 기판(110), 실리콘 기판(110) 상에 형성된 핵생성층(120) 및 핵생성층(120) 상에 형성된 버퍼층(130)을 포함한다.
실리콘 기판(110)으로는 Si(111) 결정면을 가지는 기판이 사용될 수 있다.
핵생성층(120)은 결정 성장의 핵을 형성하기 위한 층으로, 실리콘 기판(110)과 버퍼층(130)이 반응하여 생기는 멜트 백(melt-back) 현상을 방지한다. melt-back현상은 버퍼층(130)에 함유된 Ga이 실리콘 기판(110)과 접촉하여 반응하는 현상을 말하며, melt-back 현상이 발생하게 되면 반도체 소자의 결정성이 무너지게 된다. 또한, 핵생성층(120)은 상부에 성장될 버퍼층(130)이 잘 웨팅(wetting)될 수 있게 하는 역할을 수행할 수도 있다. 핵생성층(120)은 AlN으로 이루어질 수 있다.
버퍼층(130)은 조성비가 일정한 질화물 반도체 물질, 예를 들어 AlInGaN 또는 BAlInGaN과 같은 단일 조성 물질로 이루어진 층 내에, 핵생성층(120)의 재질과 동일한 적어도 하나의 층이 삽입된 구조를 갖는다. 버퍼층(130)은 조성비가 일정한 BxAlyInzGa1 -x-y- zN (0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)으로 이루어진 제1층(131)과, 제1층(131) 상에, 핵생성층(120)과 동일한 재질로 형성된 제2층(132)과 제2층(132) 상에, 제1층(131)과 동일한 재질과 조성비로 이루어진 제3층(133)을 포함한다.
제2층(132)은 AlN으로 이루어질 수 있다. 또한, 1~200nm의 두께로 형성될 수 있으며, 예를 들어, 5~100nm의 두께 범위로, 또는 10~50nm의 두께 범위로 형성될 수 있다.
제1층(131)과 제3층(133)은 10~1000nm 범위의 두께로 형성될 수 있고, 예를 들어, 50~500nm 두께로 형성될 수 있다.
제1층(131), 제2층(132), 제3층(133)의 두께는 상술한 범위에서 버퍼층(130) 전체적으로 압축 응력을 형성하고 또한 결함을 감소시킬 수 있도록 다양한 범위로 선택될 수 있다.
버퍼층(130)은 실리콘 기판(110)과 이 위에 형성하고자 하는 타겟층, 예를 들어, 질화물 반도체 박막 간의 격자 상수 및 열팽창 계수의 차이를 완충하는 역할을 할 뿐 아니라, 버퍼층(130)을 이루는 층들 간의 계면에서 전위(dislocation)을 벤딩(bending)시켜 결함을 줄이는 역할을 한다.
결함 감소는 격자 상수의 차가 큰 계면에서 전위(dislocation)가 꺾이거나(bending) 반 루프(half loop)를 형성하는 형태로 이루어지게 된다. 이러한 성질을 이용하여 본 실시예에서는, 버퍼층(130) 내에서 격자 상수의 차를 크게 유지하는 것을 결함을 줄이는 방법으로 사용하고 있으며, 즉, 버퍼 구조 내부에 격자 상수 차이가 큰 스텝을 삽입하는 형태를 제안한 것이다.
도 2는 도 1의 반도체 버퍼 구조체에 포함된 버퍼층(120)의 갈륨(Ga) 조성을 보인다.
도 2를 참조하면, 제1층(131), 제3층(133)은 0보다 크고 1보다 작은 비율로 갈륨(Ga)을 함유하고 있으며, 예를 들어, 갈륨(Ga) 비율은 0.2에서 0.7사이의 값을 가질 수 있다. 제1층(131)과 제3층(133) 사이의 제2층(132)은 갈륨(Ga)이 함유되지 않은 형태인 AlN으로 형성된다. 제2층(312)은 갈륨(Ga)이 소정 비율로 함유된 버퍼 구조 내에서 격자 상수 차이를 최대화하는 물질로 삽입되어, 계면에서의 전위 꺾임(dislocation bending)을 유도하고, 또한, 스트레스 제어를 도모한다.
제1층(131), 제3층(133)은 단일 조성으로 이루어져, 즉, 조성비의 변화가 없고 일정하여, 층 내에서 동일한 격자 상수를 형성한다. 또한, 타겟층인 GaN보다는 작은 격자 상수를 형성하여 타겟층에 압축 응력을 인가할 수 있다.
도 3a 및 도 3b는 각각 비교예 1, 비교예 2에 따른 버퍼층의 갈륨(Ga) 조성을 보인다.
비교예 1은 AlN과 GaN 사이에 graded AlGaN 형태로 버퍼층이 형성된 구조이고, 비교예 2는 GaN 층 내부에 AlN층이 삽입된 구조이다.
도 4는 비교예 1, 비교예 2 및 실시예에 따른 버퍼층 상에 형성된 GaN 박막의 (002) 방향, (102) 방향의 결정성을 보인 그래프이다.
GaN 박막은 30nm의 AlN층 위에 순차적으로, 1um 두께의 GaN층, 30nm 두께의 Al0.6Ga0.4N층, 30 nm두께의 GaN층, 0.25 um 두께의 GaN층, 3um 두께, 도핑농도 5ⅹ1018 cm-3의 n-GaN층이 적층된 구조이다.
도 4를 참조하면, 실시예의 경우, X선 회절(X-ray diffraction) 측정에서, (002) 방향, (102) 방향의 반치폭(FWHM, full width at half maximum)이 모두 비교예 1, 비교예 2에 비해 작아졌음을 알 수 있다. 구체적으로, 비교예 1에 비해 (002)/(102) 방향의 반치폭이 351"/512"에서 327"/442"로 개선되었고, 비교예 2에 비해 (002)/(102) 방향의 반치폭이 480"/680"에서 327"/442"로 개선되었다. 이와 같이 반치폭이 감소한 것은 곧 결정성이 개선되었음을 의미하며, 약 5ⅹ1018 cm-2 이하의 전위 밀도에 대응한다.
도 5는 비교예 1, 비교예 2 및 실시예에 따른 버퍼층이 타겟층에 인가하는 스트레스를 보인 그래프이다.
버퍼층 면이 형성하는 곡률을 분석한 것으로, 곡률이 양(+)인 경우 압축 응력, 곡률이 음(-)인 경우 인장 응력에 해당한다.
도 5를 참조하면, 실시예의 경우 비교예들에 비해 압축 응력이 우세하게 나타남을 볼 수 있다. 구체적으로, 8인치, 1.5T의 웨이퍼(wafer)에서 비교예 1 대비 곡률 차이가 약 20km-1 정도, 비교예 2 대비 곡률 차이가 약 23km-1 정도로 압축 응력이 더 걸린다. 이러한 압축 응력은 버퍼층 위에 성장시키고자 하는 타겟층에 형성되는 인장 응력을 보상하는 역할을 할 수 있다.
도 4 및 도 5를 통해, 실시예에 따른 버퍼층 내에서 전위(dislocation)가 상대적으로 많이 제거되어 그 위에 올라가는 층에서의 응력 전개(stress evolution)가 적어져, 결정성과 압축 응력이 모두 향상되었음을 알 수 있다.
이러한 현상이 나타나는 이유는 도 6 및 도 7의 버퍼층 표면 형태(morphology)를 통해서도 확인할 수 있다.
도 6 및 도 7은 각각 실시예에 따른 버퍼층의 표면 형태, 비교예 1에 따른 버퍼층의 표면 형태를 보이는 AFM 이미지이다.
도 6 및 도 7을 참조하면, 실시예의 경우, 비교예 1에 비해 크기가 큰 기둥(column) 형태로 성장되어 있다. 이러한 경우, 이 위에 성장되는 GaN 박막 증착 과정에서 서로 다른 기둥이 합쳐짐(merge)에 의한 에지형 전위(edge type dislocation)가, 크기가 작은 기둥(column) 위로 GaN 박막이 성장되는 경우보다 적게 생성된다. 이것은 도 4의 그래프에서, 스크류 전위(screw dislocation)와 연관된 (002) 방향의 값보다는 혼합 및 에지형 전위(mixed & edge type dislocation)을 의미하는 (102) 방향의 값이 보다 더 개선되는 것으로도 명확히 나타나고 있다.
도 8은 다른 실시예에 따른 반도체 버퍼 구조체(100')의 개략적인 구조를 보이는 단면도이고, 도 9는 도 8의 반도체 버퍼 구조체(100')의 버퍼층의 갈륨(Ga) 조성을 보인 그래프이다.
반도체 버퍼 구조체(100')는 실리콘 기판(110), 핵생성층(120), 버퍼층(130)을 포함하며, 버퍼층(130)은 일정한 조성비의, BxAlyInzGa1 -x-y- zN (0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)으로 이루어진 제1층(131)과, 제1층(131) 상에 핵생성층(120)과 동일한 재질로 형성된 제2층(132)과, 제2층(132) 상에, 제1층(131)과 동일한 재질과 조성비의 물질로 형성된 제3층(133)을 포함한다. 또한, 버퍼층(130)은 제3층(133) 상에, 핵생성층(120)과 동일한 재질로 형성된 제4층(134)과, 제4층(134) 상에, 제1층(131)과 동일한 재질과 조성비로 형성된 제5층(135)을 더 포함한다.
즉, 제1층(131), 제3층(133), 제5층(135)은 일정한 조성비의, BxAlyInzGa1 -x-y- zN (0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)로 이루어지며, 제2층(132), 제4층(134)은 AlN으로 이루어질 수 있다.
본 실시예의 반도체 버퍼 구조체(100')는 BxAlyInzGa1 -x-y- zN층 (0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1) 내부에 복수의 AlN층이 삽입된 형태를 예시한 것이며, 또한, AlN층이 다른 개수로 더 삽입되는 형태도 가능하다.
도 10은 실시예에 따른 반도체 소자(1000)의 개략적인 구조를 보이는 단면도이다.
반도체 소자(1000)는 실리콘 기판(110), 실리콘 기판(110) 상에 형성된 핵생성층(120), 핵생성층(120) 위에 형성된 것으로, 조성비가 일정한 BxAlyInzGa1 -x-y- zN (0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)으로 이루어진 이루어진 제1층(131)과, 제1층(131) 상에, 핵생성층(120)과 동일한 재질로 이루어진 제2층(132)과, 제2층(132) 상에, 제1층(131)과 동일한 재질과 조성비로 형성된 제3층(133)을 포함하는 버퍼층(130)과, 버퍼층(130) 상에 형성된 질화물 반도체층(140)을 포함한다.
버퍼층(130)은 실리콘 기판(110)에 질화물 반도체층(140)을 성장시, 크랙, 전위 등의 결함이 적은 성장을 위해 구비되는 것으로, 도 1의 버퍼층(130) 구조 외에, 도 8의 버퍼층(130') 구조로 변형될 수도 있다.
질화물 반도체층(140)은 단층 또는 복수층 구조로 이루어질 수 있으며, 갈륨을 함유하는 질화물, Alx1Iny1Ga1 -x1-y1N(0≤x1,y1≤1, x1+y1<1)을 포함할 수 있으며, 예를 들어, GaN, InGaN, 또는 AlInGaN 중 어느 하나를 포함할 수 있다. 질화물 반도체층(140)은 언도핑 또는 도핑을 선택적으로 할 수 있다. 예를 들어, 질화물 반도체층(140)은 복수의 서로 다른 타입의 도핑층을 포함하여 이루어질 수 있고, 예를 들어, 발광 다이오드의 PN 접합 구조를 형성할 수 있다.
실시예에 따른 반도체 버퍼 구조체(100)는 다양한 종류의 반도체 소자를 형성하기 위한 템플릿으로 사용될 수 있다. 예를 들어, 질화물 반도체층(140)은 발광 소자(Light emitting diode, LED), 쇼트키 다이오드(Schottky diode), 레이저 다이오드(Laser diode, LD), 전계 효과 트랜지스터(Field Effect Transistor, FET) 또는 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT) 등과 같은 소자층을 이룰 수 있다. 또는, 질화물 반도체층(140) 상에 질화물 반도체 기반의, 상기한 소자층이 형성될 수도 있다.
한편, 실리콘 기판(110)은 반도체 소자의 제작 중 또는 제작 후에 제거될 수 있다.
도 11은 다른 실시예에 따른 반도체 소자(1001)의 개략적인 구조를 보이는 단면도이다.
본 실시예에 따른 반도체 소자(1001)는 발광 소자로서, 실리콘 기판(110), 실리콘 기판(110) 상에 형성된 핵생성층(120), 핵생성층(120) 상에 형성된 버퍼층(130) 상에 형성된 질화물 반도체층(140)을 포함하며, 질화물 반도체층(140)은 제1형 반도체층(150), 활성층(160), 제2형 반도체층(170)으로 구성되어 있다. 버퍼층(130)과 제1형 반도체층(150) 사이에, 도핑되지 않은 질화물 반도체층이 더 구비될 수도 있다.
제1형 반도체층(150)은 제1형으로 도핑된 반도체층으로, Ⅲ-Ⅴ족 질화물 반도체 물질로 형성될 수 있으며, 예를 들어, n형 불순물이 도핑된 AlxGayInzN (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)으로 된 반도체 물질로 형성될 수 있다. n형 불순물로 Si, Ge, Se, Te 등이 사용될 수 있다.
제2형 반도체층(170)은 제2형으로 도핑된 반도체층으로, Ⅲ-Ⅴ족 질화물 반도체 물질로 형성될 수 있으며, 예를 들어, p형 불순물이 도핑된 AlxGayInzN (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)으로 된 반도체 물질로 형성될 수 있다. p형 불순물로는 Mg, Zn, Be, Cd, Ba, Ca 등이 사용될 수 있다.
활성층(160)은 전자-정공 결합에 의해 빛을 발광하는 층으로, 활성층(160)의 에너지 밴드갭(band gap)에 해당하는 만큼의 에너지가 빛의 형태로 방출될 수 있다. 활성층(160)은 AlxGayInzN에서 x, y, z 값을 주기적으로 변화시켜 띠 간격을 조절하여 만든 단일양자우물 (single quantum well) 또는 다중양자우물(multi quantum well) 구조로 이루어질 수 있다. 예를 들어, 양자우물층과 장벽층이 InGaN/GaN, InGaN/InGaN, InGaN/AlGaN 또는 InGaN/InAlGaN의 형태로 쌍을 이루어 양자우물구조를 형성할 수 있으며, InGaN층에서의 In 몰분율에 따라 밴드갭 에너지가 제어되어 발광 파장 대역이 조절될 수 있다. 통상적으로, In의 몰분율이 1% 변화할 때 발광 파장은 약 5nm 정도 시프트된다.
제1형 반도체층(150)과 제2형 반도체층(170)은 단층 구조로 도시되었으나, 복수층으로 이루어질 수도 있다.
도 11의 반도체 소자는 활성층(160)에서 전자, 정공이 재결합되도록 전류를 주입하는 다양한 형태의 전극 구조를 포함할 수 있으며, 도 12 내지 도 14는 이러한 예들을 보인다.
도 12는 또 다른 실시예에 따른 반도체 소자(1002)의 개략적인 구조를 보이는 단면도이다.
제2형 반도체층(170), 활성층(160), 제1형 반도체층(150)의 소정 영역을 식각하여 드러난 제1형 반도체층(150) 상에 형성된 제1전극(191)이 형성되어 있고, 제2형 반도체층(170) 상에 제2전극(192)이 형성되어 있다. 제2형 반도체층(170)과 제2전극(192) 사이에는 투명전극층(180)이 더 형성될 수 있다.
이와 같은 형태의 칩 구조를 에피 업(epi-up) 구조라고 한다.
제1전극(191), 제2전극(192)은 Ag, Al, Ni, Cr, Pd, Cu, Pt, Sn, W, Au, Rh, Ir, Ru, Mg, Zn 등의 금속의 단일 물질 또는 합금으로 이루어질 수 있다. 또는, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 이루어질 수도 있다.
투명 전극층(180)은 투명 전도성 산화물(TCO, transparent conductive oxide)로 이루어질 수 있으며, 예를 들어, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminium Zinc Oxide), ZnO, GZO(ZnO:Ga), In2O3, SnO2, CdO, CdSnO4, Ga2O3 등으로 이루어질 수 있다.
도 13은 또 다른 실시예에 따른 반도체 소자(1003)의 개략적인 구조를 보이는 단면도이다.
반도체 소자(1003)는 수직 구조의 발광 소자로서, 에피 성장에 사용된 실리콘 기판(110), 핵생성층(120), 버퍼층(130)이 제거된 형태이고, 지지기판(207)이 제2형 반도체층(170) 쪽에 접합되어 있다.
실리콘 기판(110), 핵생성층(120), 버퍼층(130)이 제거되고 드러난 제1형 반도체층(150)의 상면은 광 추출효율을 높이기 위해 텍스처링(texturing) 되어 요철 패턴을 가지는 요철면(150a)을 이루고 있다. 요철 패턴은 도시된 형태에 한정되는 것은 아니며 다양한 주기, 높이, 형상을 가질 수 있고, 또한, 불규칙한 패턴으로 형성될 수도 있다.
도면에서는 실리콘 기판(110), 핵생성층(120), 버퍼층(130)이 모두 제거된 형태로 도시되어 있으나, 버퍼층(130)의 적어도 일부는 제1형 반도체층(150) 상에 잔류할 수 있고, 제1형 반도체층(150)과 함께 텍스처링 되어 요철면(150a)을 형성할 수 있다.
제1형 반도체층(150) 상에 제1전극(201)이 형성되고, 제2형 반도체층(170) 하면에 제2전극(203)이 형성되며, 제2전극(203)과 지지 기판(207) 사이에는 본딩 메탈층(205)이 형성되어 있다. 본딩 메탈층(205)은 예를 들어, Au/Sn으로 이루어질 수 있다. 지지 기판(207)은 Si 기판이나, SiAl 기판이 사용될 수 있다. 지지 기판(207)의 하면에는 백 메탈층(209)이 형성되어 있다.
도 14는 또 다른 실시예에 따른 반도체 소자(1004)의 개략적인 구조를 보이는 단면도이다.
반도체 소자(1004)는 수직-수평 구조의 발광 소자로서, 에피 성장에 사용된 실리콘 기판(110), 핵생성층(120), 버퍼층(130)이 제거된 형태이고, 지지 기판(225)이 제2형 반도체층(170) 쪽에 접합되어 있다.
실리콘 기판(110), 핵생성층(120), 버퍼층(130)이 제거되고 드러난 제1형 반도체층(150)의 상면은 광 추출효율을 높이기 위해 텍스처링(texturing) 되어 요철면(150a)을 형성하고 있다. 또한, 도면에서는 실리콘 기판(110), 핵생성층(120), 버퍼층(130)이 모두 제거된 형태로 도시되어 있으나, 버퍼층(130)의 적어도 일부는 제1형 반도체층(150) 상에 잔류할 수 있고, 제1형 반도체층(150)과 함께 텍스처링 될 수도 있다.
제1형 반도체층(150)에 접하는 제1전극(215)을 형성하기 위해 제1형 반도체층(150), 활성층(160)을 관통하는 복수의 비어홀이 형성되어 있으며, 제2형 반도체층(170) 상에 제2전극(213)이 형성되어 있다. 제2전극(213) 상에는 전극 패드(229)와의 연결을 위한 금속층(217)이 형성되어 있다. 제1 패시베이션층(210)이 복수의 비어홀의 측면과 제2형 반도체층(170)의 상면 일부를 덮는 형태로 형성되고, 제2 패시베이션층(219)이 금속층(217)을 덮는 형태로 형성되어 있다. 배리어 메탈층(221)이 제1전극(215)과 연결되며 복수의 비어홀을 채우는 형태로 형성되어 있다.
지지 기판(225)의 상면에는 본딩 메탈층(223)이, 지지 기판(225)의 하면에는 백 메탈층(227)이 형성되어 있다.
도 15a 내지 도 15j는 도 14의 반도체 소자(1004)를 제조하는 방법을 설명하는 도면들이다.
도 15a를 참조하면, 먼저, 실리콘 기판(110), 핵생성층(120), 버퍼층(130), 제1형 반도체층(150), 활성층(160), 제2형 반도체층(170)을 순차 형성한다. 이 때, 버퍼층(130)과 제1형 반도체층(150) 사이에 도핑되지 않은 질화물 반도체층을 더 형성할 수도 있다. 다음, 제1형 반도체층(150), 활성층(160)을 관통하여 제2형 반도체층(170)의 일부를 드러내는 복수의 비어홀(VH)을 형성한다.
실리콘 기판(110) 상에 핵생성층(120), 버퍼층(130), 제1형 반도체층(150), 활성층(160), 제2형 반도체층(170)을 형성하는 공정은 유기금속 기상 성장법(MOCVD), 분자선 성장법(MBE), 하이드라이드 기상 성장법(HVPE) 등의 잘 알려진 반도체 성장법에 따라 형성할 수 있다.
제1형 반도체층(150), 제2형 반도체층(170)의 형성시에는 불순물 가스를 함께 공급하여 n형 또는 p형으로 도핑한다. n형 불순물로는 Si, Ge, Se, Te 가, p형 불순물로는 Zn, Cd, Be, Mg, Ca, Ba등이 사용될 수 있다.
다음, 도 15b를 참조하면, 제2형 반도체층(170)의 상면 및 비어홀(VH) 내면을 따라 제1 패시베이션층(210)을 형성한다. 제1 패시베이션층(210)은 절연물질, 예를 들어, SiO2, Al2O3를 증착하여 형성할 수 있다.
다음, 도 15c를 참조하면, 제2형 반도체층(170) 상의 제1 패시베이션층(210)의 일부를 식각하여 드러난 제2형 반도체층(170) 상에 제2전극(213)을 형성한다.
다음, 도 15d를 참조하면, 제1형 반도체층(150) 상의 제1 패시베이션층(210) 일부를 식각하여 드러난 제1형 반도체층(150) 상에 제1전극(215)을 형성하며, 이 때, 금속 물질을 증착, 스퍼터링, 도금하는 방법 등을 사용할 수 있다.
다음, 도 15e를 참조하면, 제2전극(213) 상에 금속층(217)을 더 형성한다. 금속층(217)은 이후에, 제2전극(213)에 전극패드를 연결하기 위한 것이다.
다음, 도 15f를 참조하면, 절연 물질을 사용하여, 금속층(217)을 덮는 제2 패시베이션층(219)을 형성한다.
다음, 도 15g를 참조하면, 제1전극(215)과 연결되며 복수의 비어홀(VH)을 전체적으로 채우고 또한, 제2 패시베이션층(219)을 덮는 형태로 배리어 메탈층(221)을 형성한다. 제1 패시베이션층(210), 제2 패시베이션층(219)에 의해, 배리어 메탈층(221)은 제2전극(213), 활성층(160), 제2형 반도체층(170)과는 절연되며, 제1전극(215)과 전기적으로 연결된다.
다음, 도 15h를 참조하면, 배리어 메탈층(221) 상에 지지 기판(225)을 부착한다. 지지 기판(225)으로는 Si기판, SiAl 기판이 사용될 수 있다. 지지 기판(225)의 상면에는 백 메탈층(227)이 형성되며, 지지 기판(225)과 배리어 메탈층(221) 사이에는 본딩 메탈층(223)이 형성된다.
다음, 도 15i와 같이, 실리콘 기판(110), 핵형성층(120), 버퍼층(130)을 제거한다. 실리콘 기판(110)의 제거에는 식각, 연마 등의 방법이 사용될 수 있다. 도면에서는 핵생성층(120)과 버퍼층(130)이 완전히 제거된 것으로 도시되었으나, 핵생성층(120), 버퍼층(130)이 완전히 제거되지 않고, 제1형 반도체층(150) 상에 일부 잔류할 수도 있다.
다음, 도 15j와 같이 제1형 반도체층(150)의 상부를 텍스쳐링하여 요철면(150a)을 형성한다. 이 때, 버퍼층의 일부가 제1형 반도체층(150) 상에 일부 잔류하는 경우, 함께 텍스처링 되어 요철면(150a)을 이룰 수 있다.
다음, 금속층(217)을 드러내기 위해 제1형 반도체층(150), 활성층(160), 제2형 반도체층(170)의 일부를 식각하고, 드러난 금속층(217) 상에 전극 패드(229)를 형성한다.
지금까지, 본 발명의 이해를 돕기 위하여 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
100, 100'..반도체 버퍼 구조체
110...실리콘 기판 120...핵생성층
130, 130'..버퍼층 131...제1층
132...제2층 133...제3층
134...제4층 135...제5층
140...질화물 반도체층 150...제1형 반도체층
160...활성층 170...제2형 반도체층
180...투명전극층 191, 201, 215...제1전극
192, 203, 213...제2전극 205, 223...본딩 메탈층
209, 227...백 메탈층 210...제1 패시베이션층
217...금속층 219...제2 패시베이션층
221...배리어 메탈층 225...지지기판
229...전극 패드 1000, 1001, 1002, 1003...반도체 소자

Claims (25)

  1. 실리콘 기판과 질화물 반도체층 사이에 배치되는 반도체 버퍼 구조체로서,
    상기 실리콘 기판 상에 형성된 핵생성층;
    상기 핵생성층 위에 형성된 것으로,
    조성비가 일정한 질화물 반도체 물질로 이루어지며, 상기 질화물 반도체층의 격자 상수보다 작은 제1 격자 상수를 가지는 제1층과,
    상기 제1층 상에 직접 배치되며, 상기 핵생성층과 동일한 재질로 형성되며, 상기 핵생성층의 격자 상수와 동일한 제2 격자 상수를 가지는 제2층과
    상기 제2층 상에 직접 배치되며, 상기 제1층과 동일한 재질과 조성비로 형성되며, 상기 제1 격자 상수와 동일한 제3 격자 상수를 가지는 제3층을 포함하는 버퍼층;을 포함하는 반도체 버퍼 구조체.
  2. 제1항에 있어서,
    상기 핵생성층은 AlN으로 이루어진 반도체 버퍼 구조체.
  3. 제1항에 있어서,
    상기 제3층 상에, 상기 핵생성층과 동일한 재질로 이루어진 제4층과,
    상기 제4층 상에, 상기 제1층과 동일한 재질과 조성비로 이루어진 제5층을 더 포함하는 반도체 버퍼 구조체.
  4. 제1항에 있어서,
    상기 제1층의 두께는 10nm에서 1000nm 사이의 범위이며,
    상기 제2층의 두께는 1nm에서 200nm 사이의 범위인 반도체 버퍼 구조체.
  5. 제1항에 있어서,
    상기 제1층은 BxAlyInzGa1 -x-y- zN (0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)으로 이루어진 반도체 버퍼 구조체.
  6. 제1항에 있어서,
    상기 버퍼층에는 압축 응력이 형성되는 반도체 버퍼 구조체.
  7. 실리콘 기판;
    질화물 반도체층; 및
    상기 실리콘 기판과 상기 질화물 반도체층 사이에 배치되며, 제1항 내지 제6항 중 어느 한 항에 따른 반도체 버퍼 구조체;를 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 질화물 반도체층 위에 형성된 소자층을 더 포함하며,
    상기 소자층은 LED(Light Emitting Diode), LD(Laser Diode), FET(Field Effect Transistor), HEMT(High Electron Mobility Transistor) 또는 쇼트키 다이오드(Schottky Diode)를 포함하는 반도체 소자.
  9. 실리콘 기판을 준비하는 단계;
    상기 실리콘 기판 상에 핵생성층을 형성하는 단계;
    상기 핵생성층 위에, 조성비가 일정한 질화물 반도체 물질로 이루어진 제1층과, 상기 제1층 상에 직접 배치되며, 상기 핵생성층과 동일한 재질로 형성된 제2층과, 상기 제2층 상에 직접 배치되며, 상기 제1층과 동일한 재질과 조성비로 이루어진 제3층을 포함하는 버퍼층을 형성하는 단계;
    상기 버퍼층 상에, 질화물 반도체층을 형성하는 단계;를 포함하며,
    상기 제1층은 상기 질화물 반도체층의 격자 상수보다 작은 제1 격자 상수를 가지며, 상기 제2층은 상기 핵생성층과 동일한 제2 격자 상수를 가지며, 상기 제3층은 상기 제1 격자 상수와 동일한 제3 격자 상수를 가지는 반도체 소자 제조방법.
  10. 제9항에 있어서,
    상기 실리콘 기판을 제거하는 단계; 및
    상기 실리콘 기판이 제거되며 노출된 면에 요철 패턴을 형성하는 단계;를 더 포함하는 반도체 소자 제조방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR1020130125542A 2013-10-21 2013-10-21 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법 KR102098250B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020130125542A KR102098250B1 (ko) 2013-10-21 2013-10-21 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법
US14/484,456 US9337381B2 (en) 2013-10-21 2014-09-12 Semiconductor buffer structure, semiconductor device including the semiconductor buffer structure, and method of manufacturing the semiconductor device using the semiconductor buffer structure
JP2014214243A JP2015082662A (ja) 2013-10-21 2014-10-21 半導体バッファ構造体、それを含む半導体素子及び半導体バッファ構造体を利用した半導体素子の製造方法
CN201410562329.7A CN104576861B (zh) 2013-10-21 2014-10-21 半导体缓冲结构、半导体器件以及制造半导体器件的方法
EP14189626.6A EP2869333B1 (en) 2013-10-21 2014-10-21 Semiconductor device including a semiconductor buffer structure, and method of manufacturing the semiconductor device using the semiconductor buffer structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130125542A KR102098250B1 (ko) 2013-10-21 2013-10-21 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법

Publications (2)

Publication Number Publication Date
KR20150046450A KR20150046450A (ko) 2015-04-30
KR102098250B1 true KR102098250B1 (ko) 2020-04-08

Family

ID=51743362

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130125542A KR102098250B1 (ko) 2013-10-21 2013-10-21 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법

Country Status (5)

Country Link
US (1) US9337381B2 (ko)
EP (1) EP2869333B1 (ko)
JP (1) JP2015082662A (ko)
KR (1) KR102098250B1 (ko)
CN (1) CN104576861B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104779330B (zh) * 2015-04-29 2018-03-27 安徽三安光电有限公司 一种发光二极管结构及其制备方法
KR102388284B1 (ko) * 2015-05-26 2022-04-19 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자
KR102382886B1 (ko) * 2015-05-26 2022-04-05 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자
CN108026638B (zh) 2015-10-21 2020-08-07 爱沃特株式会社 具备SiC层的化合物半导体基板
JP6925117B2 (ja) * 2016-11-18 2021-08-25 エア・ウォーター株式会社 化合物半導体基板の製造方法および化合物半導体基板
KR20180070781A (ko) 2016-12-16 2018-06-27 삼성전자주식회사 질화물 반도체 기판의 형성 방법 및 반도체 소자의 제조 방법
US10720520B2 (en) * 2017-06-21 2020-07-21 Infineon Technologies Austria Ag Method of controlling wafer bow in a type III-V semiconductor device
US20210151314A1 (en) * 2017-12-19 2021-05-20 Sumco Corporation Method for manufacturing group iii nitride semiconductor substrate
TWI780167B (zh) * 2018-06-26 2022-10-11 晶元光電股份有限公司 半導體基底以及半導體元件
TWI671801B (zh) * 2018-08-01 2019-09-11 環球晶圓股份有限公司 磊晶結構
CN109346532A (zh) * 2018-09-26 2019-02-15 深圳市晶相技术有限公司 半导体器件及其制作方法
CN109830580B (zh) * 2019-01-29 2021-10-08 华灿光电（浙江）有限公司 氮化镓基发光二极管外延片及其制造方法
CN110783395B (zh) * 2019-11-06 2022-10-14 錼创显示科技股份有限公司 半导体结构
KR20210145587A (ko) 2020-05-25 2021-12-02 삼성전자주식회사 버퍼 구조체를 포함하는 반도체 발광 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005158889A (ja) * 2003-11-21 2005-06-16 Sanken Electric Co Ltd 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372608B1 (en) 1996-08-27 2002-04-16 Seiko Epson Corporation Separating method, method for transferring thin film device, thin film device, thin film integrated circuit device, and liquid crystal display device manufactured by using the transferring method
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
JP3606015B2 (ja) 1997-07-23 2005-01-05 豊田合成株式会社 ３族窒化物半導体素子の製造方法
US7208725B2 (en) 1998-11-25 2007-04-24 Rohm And Haas Electronic Materials Llc Optoelectronic component with encapsulant
JP3906654B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
EP2276059A1 (en) 2000-08-04 2011-01-19 The Regents of the University of California Method of controlling stress in gallium nitride films deposited on substrates
US6649287B2 (en) 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
US6956250B2 (en) 2001-02-23 2005-10-18 Nitronex Corporation Gallium nitride materials including thermally conductive regions
EP1420463A4 (en) 2001-08-22 2008-11-26 Sony Corp NITRID SEMICONDUCTOR ELEMENT AND METHOD FOR THE PRODUCTION THEREOF
JP2003218034A (ja) 2002-01-17 2003-07-31 Sony Corp 選択成長方法、半導体発光素子及びその製造方法
JP3815335B2 (ja) 2002-01-18 2006-08-30 ソニー株式会社 半導体発光素子及びその製造方法
KR100499129B1 (ko) 2002-09-02 2005-07-04 삼성전기주식회사 발광 다이오드 및 그 제조방법
US7002182B2 (en) 2002-09-06 2006-02-21 Sony Corporation Semiconductor light emitting device integral type semiconductor light emitting unit image display unit and illuminating unit
US7115896B2 (en) 2002-12-04 2006-10-03 Emcore Corporation Semiconductor structures for gallium nitride-based devices
US6975703B2 (en) 2003-08-01 2005-12-13 General Electric Company Notched transmission target for a multiple focal spot X-ray source
KR100714639B1 (ko) 2003-10-21 2007-05-07 삼성전기주식회사 발광 소자
KR100506740B1 (ko) 2003-12-23 2005-08-08 삼성전기주식회사 질화물 반도체 발광소자 및 그 제조방법
KR100664985B1 (ko) 2004-10-26 2007-01-09 삼성전기주식회사 질화물계 반도체 소자
US7446345B2 (en) 2005-04-29 2008-11-04 Cree, Inc. Light emitting devices with active layers that extend into opened pits
KR100680700B1 (ko) 2005-07-11 2007-02-09 가톨릭대학교 산학협력단 평판형 ｘ선원을 이용한 디지털 ｘ선 영상 시스템 및 이를이용한 ｘ선 영상 검출방법
KR100665222B1 (ko) 2005-07-26 2007-01-09 삼성전기주식회사 확산재료를 이용한 엘이디 패키지 및 그 제조 방법
KR100661614B1 (ko) 2005-10-07 2006-12-26 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100723247B1 (ko) 2006-01-10 2007-05-29 삼성전기주식회사 칩코팅형 ｌｅｄ 패키지 및 그 제조방법
KR100735325B1 (ko) 2006-04-17 2007-07-04 삼성전기주식회사 발광다이오드 패키지 및 그 제조방법
RU2326993C2 (ru) 2006-07-25 2008-06-20 Самсунг Электро-Меканикс Ко., Лтд. Способ выращивания монокристалла нитрида на кремниевой пластине, нитридный полупроводниковый светоизлучающий диод, изготовленный с его использованием, и способ такого изготовления
KR100930171B1 (ko) 2006-12-05 2009-12-07 삼성전기주식회사 백색 발광장치 및 이를 이용한 백색 광원 모듈
US8362503B2 (en) 2007-03-09 2013-01-29 Cree, Inc. Thick nitride semiconductor structures with interlayer structures
KR100855065B1 (ko) 2007-04-24 2008-08-29 삼성전기주식회사 발광 다이오드 패키지
KR100982980B1 (ko) 2007-05-15 2010-09-17 삼성엘이디 주식회사 면 광원 장치 및 이를 구비하는 ｌｃｄ 백라이트 유닛
US7598108B2 (en) * 2007-07-06 2009-10-06 Sharp Laboratories Of America, Inc. Gallium nitride-on-silicon interface using multiple aluminum compound buffer layers
KR101164026B1 (ko) 2007-07-12 2012-07-18 삼성전자주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100891761B1 (ko) 2007-10-19 2009-04-07 삼성전기주식회사 반도체 발광소자, 그의 제조방법 및 이를 이용한 반도체발광소자 패키지
JP5117283B2 (ja) 2008-05-29 2013-01-16 古河電気工業株式会社 半導体電子デバイス
JP5100427B2 (ja) * 2008-02-07 2012-12-19 古河電気工業株式会社 半導体電子デバイス
KR101332794B1 (ko) 2008-08-05 2013-11-25 삼성전자주식회사 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
US20100117118A1 (en) 2008-08-07 2010-05-13 Dabiran Amir M High electron mobility heterojunction device
KR20100030470A (ko) 2008-09-10 2010-03-18 삼성전자주식회사 다양한 색 온도의 백색광을 제공할 수 있는 발광 장치 및 발광 시스템
KR101530876B1 (ko) 2008-09-16 2015-06-23 삼성전자 주식회사 발광량이 증가된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
US8008683B2 (en) 2008-10-22 2011-08-30 Samsung Led Co., Ltd. Semiconductor light emitting device
JP5453780B2 (ja) 2008-11-20 2014-03-26 三菱化学株式会社 窒化物半導体
JP5477685B2 (ja) * 2009-03-19 2014-04-23 サンケン電気株式会社 半導体ウェーハ及び半導体素子及びその製造方法
JP5758293B2 (ja) 2009-06-24 2015-08-05 日亜化学工業株式会社 窒化物半導体発光ダイオード
DE102009047881B4 (de) 2009-09-30 2022-03-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer epitaktisch hergestellten Schichtstruktur
CN102822397A (zh) 2010-03-31 2012-12-12 日本碍子株式会社 外延基板以及外延基板的制造方法
TWI562195B (en) 2010-04-27 2016-12-11 Pilegrowth Tech S R L Dislocation and stress management by mask-less processes using substrate patterning and methods for device fabrication
KR20120032329A (ko) * 2010-09-28 2012-04-05 삼성전자주식회사 반도체 소자
TWI459460B (zh) 2010-11-24 2014-11-01 Univ Nat Taiwan 半導體微奈米柱的製作方法與應用
US8772758B2 (en) 2011-05-13 2014-07-08 The Regents Of The University Of California Suppression of inclined defect formation and increase in critical thickness by silicon doping on non-c-plane (Al,Ga,In)N
US8778783B2 (en) 2011-05-20 2014-07-15 Applied Materials, Inc. Methods for improved growth of group III nitride buffer layers
US20120300168A1 (en) 2011-05-23 2012-11-29 Raytheon Company Optically transparent conductors
US20130026480A1 (en) 2011-07-25 2013-01-31 Bridgelux, Inc. Nucleation of Aluminum Nitride on a Silicon Substrate Using an Ammonia Preflow
KR20130062736A (ko) 2011-12-05 2013-06-13 삼성전자주식회사 실리콘 기판, 이를 채용한 에피 구조체 및 실리콘 기판의 제조 방법
KR20130081956A (ko) 2012-01-10 2013-07-18 삼성전자주식회사 질화물 반도체층 성장 방법
KR101926609B1 (ko) 2012-06-12 2018-12-10 삼성전자 주식회사 질화갈륨계 반도체 소자 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005158889A (ja) * 2003-11-21 2005-06-16 Sanken Electric Co Ltd 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子

Also Published As

Publication number Publication date
EP2869333A1 (en) 2015-05-06
EP2869333B1 (en) 2019-12-04
KR20150046450A (ko) 2015-04-30
CN104576861A (zh) 2015-04-29
JP2015082662A (ja) 2015-04-27
US20150111369A1 (en) 2015-04-23
US9337381B2 (en) 2016-05-10
CN104576861B (zh) 2019-04-12

Similar Documents

Publication Publication Date Title
KR102098250B1 (ko) 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법
US8703512B2 (en) Light emitting device and method of manufacturing the same
TWI420698B (zh) 半導體發光元件之製造方法
WO2006004271A1 (en) Iii-nitride compound emiconductor light emitting device
US8030680B2 (en) Nitride semiconductor light-emitting device and method for manufacturing the same
KR20220100554A (ko) 자외선 발광 소자
TWM274645U (en) III-nitride based semiconductor device with low-resistance ohmic contacts
WO2015171705A1 (en) Nucleation and buffer layers for group iii-nitride based semiconductor devices
US8324634B2 (en) Epitaxial wafer and manufacturing method thereof
KR20120029276A (ko) 질화물 단결정 제조 방법, 이를 이용한 질화물 반도체 발광 소자 및 그 제조 방법
KR102347387B1 (ko) 자외선 발광 소자
CN110838538B (zh) 一种发光二极管元件及其制备方法
US9315920B2 (en) Growth substrate and light emitting device comprising the same
JP5314257B2 (ja) 低欠陥の半導体基板、半導体発光素子、およびそれらの製造方法
US8878213B2 (en) Semiconductor light emitting device
JP2009135532A (ja) 半導体基板、半導体素子、半導体素子の製造方法及び半導体基板の製造方法
KR100814920B1 (ko) 수직구조 질화물계 반도체 발광소자 및 그 제조방법
US10256368B2 (en) Semiconductor substrate for controlling a strain
KR100838756B1 (ko) 질화물계 반도체 발광소자의 제조방법
KR20140092605A (ko) 질화물 반도체 발광 소자
KR102591151B1 (ko) 비발광 3족 질화물 반도체 소자를 제조하는 방법
EP2728629B1 (en) Hetero-Substrate for nitride-Based Semiconductor Light Emitting Device, and Method for Manufacturing the same
KR102591150B1 (ko) 비발광 3족 질화물 반도체 소자를 제조하는 방법
KR102591149B1 (ko) 비발광 3족 질화물 반도체 적층체를 제조하는 방법
KR20120131292A (ko) 발광소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant