CN104576861A - 半导体缓冲结构、半导体器件以及制造半导体器件的方法 - Google Patents

半导体缓冲结构、半导体器件以及制造半导体器件的方法 Download PDF

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Abstract

本发明提供半导体缓冲结构、半导体器件以及制造半导体器件的方法。该半导体缓冲结构包括硅衬底、形成在硅衬底上的成核层以及形成在成核层上的缓冲层。缓冲层包括由具有均匀的组分比的氮化物半导体材料形成的第一层、在第一层上的由与成核层相同的材料形成的第二层以及在第二层上的由与第一层相同的材料以相同的组分比形成的第三层。

Description

半导体缓冲结构、半导体器件以及制造半导体器件的方法
技术领域
本发明构思涉及半导体缓冲结构、包括半导体缓冲结构的半导体器件和/或使用半导体缓冲结构制造半导体器件的方法。
背景技术
作为用于形成氮化物基半导体器件的衬底，经常使用蓝宝石衬底。然而，蓝宝石衬底通常是昂贵的而且具有高硬度，它们通常不适合芯片制造。蓝宝石衬底一般也具有低电导率。在大尺寸蓝宝石衬底的外延生长中，由于蓝宝石的低热导率，衬底在高温下弯曲。因此，难以制造大面积的蓝宝石衬底。为了克服这样的局限，已经开发了使用硅衬底代替蓝宝石衬底的氮化物基半导体器件。硅衬底由于具有比蓝宝石衬底高的热导率，即使在生长氮化物薄膜所需的高温下也不需要弯曲得如蓝宝石衬底那么多。于是，用硅衬底生长大尺寸薄膜是可能的。
然而，当氮化物薄膜生长在硅衬底上时，位错密度由于硅衬底与薄膜之间的晶格常数的差异而增加，而且裂纹可由于硅衬底与薄膜之间的热膨胀系数的差异所导致的张应力而产生。因此，已经提出了能够避免裂纹同时在硅衬底上具有高结晶度的用于生长氮化物薄膜层的各种缓冲层结构。
缓冲层弥补硅衬底与将要形成在其上的目标层(例如，氮化物半导体薄膜)之间的晶格常数差异和热膨胀系数差异。为了在硅衬底上生长诸如GaN的氮化物半导体薄膜，在硅衬底上通常生长AlN成核层，并且使用所得的在GaN上具有AlN的衬底作为伪衬底(pseudo-substrate)来生长GaN薄膜。为了减少GaN薄膜中的位错和裂纹，缓冲层通常形成在成核层上。
当GaN薄膜被用于发光二极管(LED)或功率器件时，GaN薄膜为了性能提高而必须生长为具有低位错，并且为了避免裂纹而必须生长为接收压应力。然而，随着GaN薄膜的生长，由于位错弯曲，应力演化为张应力，如果存在过多的位错，则在GaN薄膜的生长期间产生裂纹。因此，使用缓冲层的主要目的是应力控制和从缓冲层消除位错。为此，可以提出具有在AlN成核层与GaN薄膜之间的晶格常数的缓冲层结构，其中晶格常数以阶梯等级或连续等级的形式变化。
发明内容
至少一个示例实施方式包括能够减少氮化物基半导体薄膜中的裂纹的半导体缓冲结构、包括半导体缓冲结构的半导体器件以及使用半导体缓冲结构制造半导体器件的方法。
根据至少一个示例实施方式，一种半导体缓冲结构包括硅衬底、形成在硅衬底上的成核层以及形成在成核层上的缓冲层，缓冲层包括由具有均匀的组分比的氮化物半导体材料形成的第一层、在第一层上的由与成核层相同的材料形成的第二层以及在第二层上的由与第一层相同的材料以相同的组分比形成的第三层。
成核层可以由AlN构成。
半导体缓冲结构可以还包括在第三层上的由与成核层相同的材料形成的第四层以及在第四层上的由与第一层相同的材料以相同的组分比形成的第五层。
第一层的厚度可以在10nm-1000nm的范围内。
第一层可以由BxAlyInzGa1-x-y-zN(0≤x<1，0<y<1，0≤z<1，0≤x+y+z<1)形成。
第二层的厚度可以在1nm-200nm范围内。
压应力可以形成在缓冲层上。
根据至少一个示例实施方式，一种半导体器件包括硅衬底、形成在硅衬底上的成核层、形成在成核层上的缓冲层以及形成在缓冲层上的氮化物半导体层，缓冲层包括由具有均匀的组分比的氮化物半导体材料形成的第一层、在第一层上的由与成核层相同的材料形成的第二层以及在第二层上的由与第一层相同的材料以相同的组分比形成的第三层。
成核层可以由AlN形成。
缓冲层可以还包括在第三层上的由与成核层相同的材料形成的第四层以及在第四层上的由与第一层相同的材料以相同的组分比形成的第五层。
第一层可以由BxAlyInzGa1-x-y-zN(0≤x<1，0<y<1，0≤z<1，0≤x+y+z<1)形成。
第二层的厚度可以在1nm-200nm范围内。
缓冲层可以施加压应力到氮化物半导体层。
半导体器件可以还包括形成在氮化物半导体层上的器件层，器件层可以包括发光二极管(LED)、激光二极管(LD)、场效应晶体管(FET)、高电子迁移率晶体管(HEMT)以及肖特基二极管中的一种。
根据至少一个示例实施方式，一种制造半导体器件的方法包括提供硅衬底、在硅衬底上形成成核层、在成核层上形成缓冲层、以及在缓冲层上形成氮化物半导体层，缓冲层包括由具有均匀的组分比的氮化物半导体材料形成的第一层、在第一层上的由与成核层相同的材料形成的第二层以及在第二层上的由与第一层相同的材料以相同的组分比形成的第三层。
该方法可以还包括在氮化物半导体层上形成器件层。
该方法可以还包括去除硅衬底。
在去除硅衬底时，成核层和缓冲层的至少一部分可以被一起去除。
该方法可以还包括在通过去除硅衬底而暴露的表面上形成凹凸图案。
根据至少一个示例实施方式，一种半导体缓冲结构包括衬底、在衬底上的成核层、在成核层上的氮化物半导体层以及在成核层与氮化物半导体层之间的缓冲层，成核层包括第一材料，缓冲层配置为补偿衬底与氮化物半导体层之间的晶格常数差异和热膨胀系数差异中的至少一个。
附图说明
通过以下结合附图的详细说明，本发明构思的至少一个示例实施方式将被更清楚地理解，在附图中：
图1是示出根据示例实施方式的半导体缓冲结构的截面图；
图2示出包括在图1中示出的示例半导体缓冲结构中的缓冲层的镓(Ga)组分；
图3A和图3B分别示出在比较示例1和比较示例2中的缓冲层的Ga组分；
图4是示出形成在比较示例1、比较示例2和本公开的示例实施方式的缓冲层上的GaN薄膜的(002)方向和(102)方向的结晶度的图形；
图5是示出在比较示例1、比较示例2和示例实施方式中由缓冲层施加到目标层的应力的图形；
图6示出原子力显微镜(AFM)图像，其示出根据示例实施方式的缓冲层的形貌；
图7示出AFM图像，其示出在比较示例1中的缓冲层的形貌；
图8是示出根据另一示例实施方式的半导体缓冲结构的截面图；
图9是示出图8中示出的半导体缓冲结构的缓冲层的Ga组分的图形；
图10是示出根据示例实施方式的半导体器件的截面图；
图11是示出根据另一示例实施方式的半导体器件的截面图；
图12是示出根据另一示例实施方式的半导体器件的截面图；
图13是示出根据另一示例实施方式的半导体器件的截面图；
图14是示出根据另一示例实施方式的半导体器件的截面图；
图15A至图15J是描述制造图14中示出的半导体器件的示例方法的视图；以及
图16是示出根据至少一个示例实施方式的制造半导体器件的方法的流程图。
具体实施方式
现在将详细参考至少一个示例实施方式，其示例在附图中示出，其中相同的附图标记始终指示相同的元件。在这点上，示例实施方式可以具有不同的形式并且不应理解为限于在此阐述的描述。因此，以下仅参照附图描述至少一个示例实施方式以说明示例特征。诸如“......中的至少一个”的表述当出现在一列元件之后时，其修饰整列元件而不修饰该列中的单个元件。
在下文，将参考附图描述根据本公开的至少一个示例实施方式的半导体缓冲结构、包括半导体缓冲结构的半导体器件以及制造半导体器件的方法。在附图中相似的附图标记始终指代相似的部件，而且在附图中每个部件的尺寸为了描述的清晰和便利而可以被夸大。以下描述的实施方式仅是示例性的，根据实施方式的各种修改是可能的。在下面的描述中，诸如“在......之上”或“在......上”的表述可以包括“以无接触的方式在......上”以及“以接触的方式直接在......上”。
将理解，当一元件被称为“在”另一元件“上”，“连接到”或“联接到”另一元件时，它可以直接在另一元件上、直接连接到或联接到另一元件，或者可以存在插入元件。相反，当一元件被称为“直接在”另一元件“上”、“直接连接到”或者“直接联接到”另一元件时，没有插入元件存在。如在此使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。此外，将理解，当一层被称为在另一层之下时，它可以直接在另一层之下，或者也可以存在一个或多个插入层。此外，也将理解，当一层被称为在两个层“之间”时，它可以是两个层之间仅有的层，或者也可以存在一个或多个插入层。
将理解，尽管术语“第一”、“第二”等在这里可以被用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应该被这些术语限制。这些术语仅被用于区分一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分。因此，在下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分而不背离至少一个示例实施方式的教导。
在附图中，为了图示的清晰，层和区域的尺寸可以被夸大。相似的附图标记始终指代相似的元件。相同的附图标记在说明书中始终指示相同的部件。
为了便于描述，空间关系术语，诸如“在......之下”、“在......下面”、“下”、“在......之下”、“上”等等，在这里可以被用于描述一个元件或特征与其他元件或特征如图中所示的关系。将理解，空间关系术语旨在包括除图中所示的取向之外器件在使用或操作中的不同的取向。例如，如果在图中的器件被翻转，被描述为“在”其他元件或特征“下面”或“之下”的元件将取向为在其他元件或特征“之上”。因此，示例性术语“在......之下”可以包括之上和之下两个取向。器件可以被不同地取向(旋转90度或在其他的取向)，这里使用的空间关系描述语被相应地解释。
在此使用的术语仅仅是为了描述特定实施方式的目的，而非旨在限制示例实施方式。如在此使用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文清楚地另有指示。将进一步理解，术语“包括”和/或“包含”当在本说明书中使用时，指明所述特征、整体、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组的存在或增加。
在此参考截面图示描述至少一个示例实施方式，截面图示是至少一个示例实施方式的理想化实施方式(和中间结构)的示意图。因而，例如由制造技术和/或公差引起的图示形状的偏离是可能发生的。因此，示例实施方式不应理解为限于在此示出的区域的特定形状，而是包括例如由制造引起的形状的偏差。例如，示出为矩形的注入区域通常具有圆化或弯曲的特征和/或在其边缘的注入浓度的梯度，而不是从注入区域至非注入区域的二元变化。同样地，通过注入形成的掩埋区可以导致在掩埋区与通过其发生注入的表面之间的区域内的一些注入。因此，在图中示出的区域本质上是示意性的，它们的形状并非旨在示出器件的区域的实际形状，并非旨在限制示例实施方式的范围。
除非另外限定，否则在此使用的所有术语(包括技术术语和科学术语)具有与示例实施方式所属领域的普通技术人员通常理解的相同的含义。将进一步理解，术语(诸如那些在通用词典中限定的术语)应该理解为具有与它们在相关技术的上下文中的含义一致的含义，而不应理解为理想化或过度形式化的含义，除非在此明确地如此限定。如在此使用的，诸如“......中的至少一个”的表述当出现在一列元件之后时，其修饰整列元件而不修饰该列中的单个元件。
现在将详细参考实施方式，其示例在附图中示出，其中相同的附图标记始终指示相同的元件。在这点上，本实施方式可以具有不同的形式并且不应理解为限于在此阐述的描述。因此，以下仅参照附图描述实施方式以说明本描述的示例实施方式。
图1是示出根据至少一个示例实施方式的半导体缓冲结构100的截面图。
半导体缓冲结构100可以包括硅衬底110、形成在硅衬底110上的成核层120以及形成在成核层120上的缓冲层130。
硅衬底110可以是具有Si 111晶面的衬底。
为了形成晶体生长的核以及防止由于硅衬底110与缓冲层130之间的反应而发生的回熔现象(melt-back phenomenon)而提供成核层120。回熔现象是指包含在缓冲层130中的Ga与硅衬底110接触反应的现象。如果发生回熔现象，则半导体器件的结晶毁坏。成核层120也可以允许生长在成核层120上的缓冲层130良好浸润。成核层120可以由AlN制成。
缓冲层130被构造为使得由与成核层120的材料相同的材料形成的一个或多个层被插入到由具有均匀的组分比的氮化物半导体材料(像单一组分的材料，诸如AlInGaN或者BAlInGaN)形成的层中。缓冲层130可以包括由具有均匀的组分比的BxAlyInzGa1-x-y-zN(0≤x<1，0<y<1，0≤z<1，0≤x+y+z<1)形成的第一层131、在第一层131上的由与成核层120相同的材料形成的第二层132、以及在第二层132上的由与第一层131的材料和组分比相同的材料和相同的组分比形成的第三层133。
第二层132可以由AlN形成。第二层132可以形成为具有1-200nm的厚度，例如5nm-100nm或者10nm-50nm的厚度。
第一层131和第三层133可以形成为具有10nm-1000nm的厚度，例如，50nm-500nm的厚度。
第一层131、第二层132和第三层133的厚度可以在上述范围当中的各个范围内选择以在整个缓冲层130上形成压应力并减少位错。
缓冲层130弥补硅衬底110与将要形成在其上的目标层(例如，氮化物半导体薄膜)之间的晶格常数和热膨胀系数的差异，也通过弯曲在缓冲层130的第一层131至第三层133之间的界面中的位错而减少位错。
位错减少是通过弯曲在具有大晶格常数差异的界面中的位错或者形成半环而实现的。通过使用这个特征，在当前的示例实施方式中，在缓冲层130中保持大的晶格常数差异以减少位错。即，为了减少位错，晶格常数差异大的台阶被插入到缓冲结构中。
图2示出根据至少一个示例实施方式的包括在图1中示出的半导体缓冲结构中的缓冲层130的镓(Ga)组分。
参照图2，第一层131和第三层133以0-1的比率包含Ga，例如，Ga的比率可以在0.2和0.7之间。第一层131和第三层133之间的第二层132由不包含Ga的AlN形成。第二层132被插入以最大化具有期望(或者，备选地，预定)比率的Ga的缓冲结构中的晶格常数差异，从而导致位错弯曲和促进应力控制。
第一层131和第三层133分别具有单一组分，其中第一层131和第三层133的每个具有均匀的组分比，因此在其中形成相同的晶格常数。第一层131和第三层133可以形成比目标层GaN小的晶格常数，因此在目标层上施加压应力。
图3A和图3B分别示出在比较示例1和比较示例2中的缓冲层的Ga组分。
比较示例1示出其中缓冲层在AlN和GaN之间形成为梯度AlGaN的形式的结构。比较示例2示出其中AlN层被插入到GaN层中的结构。
图4是示出形成在比较示例1、比较示例2和本公开的至少一个示例实施方式的缓冲层上的GaN薄膜的(002)方向和(102)方向的结晶度的图形。
GaN薄膜被构造为使得具有大约1μm的厚度的GaN层、具有大约30nm的厚度的Al0.6Ga0.4N层、具有大约30nm的厚度的GaN层、具有大约0.25μm的厚度的GaN层、以及具有大约3μm的厚度和大约5×1018cm-3的掺杂浓度的n-GaN层被顺序地层叠在具有30nm的厚度的AlN层上。
参照图4，在X射线衍射测量中，在示例实施方式中在(002)和(102)方向的半高宽(FWHM)小于在比较示例1和比较示例2中的FWHM。更具体而言，在示例实施方式中在(002)/(102)方向的FWHM与比较示例1相比从351″/512″改善为327″/442″，并且与比较示例2相比从480″/680″改善为327″/442″。因而，FWHM减小意味着结晶度改善，并且相应于大约5×1018cm-2或更小的位错密度。
图5是示出在比较示例1、比较示例2和示例实施方式中由缓冲层施加到目标层的应力的图形。
分析了由缓冲层的表面形成的曲率，其中正(+)曲率相应于压应力而负(-)曲率相应于张应力。
参照图5，示例实施方式具有实质上比比较示例1和比较示例2的相应的压缩强度大的压缩强度。更具体而言，在8英寸和1.5T晶片中，存在与比较示例1的大约20km-1的曲率差和与比较示例2的大约23km-1的曲率差，使得更大的压应力被施加到示例实施方式。此压应力可以补偿将要生长在缓冲层上的目标层上形成的张应力。
从图4和图5可以看出，更多位错被从根据示例实施方式的缓冲层消除，因此在缓冲层的上层上的应力演化减少，由此改善结晶度和压应力两者。
这种现象的原因可以从图6和图7中示出的缓冲层的形貌获知。
图6和图7分别示出显示了根据示例实施方式的缓冲层的形貌的原子力显微镜(AFM)图像和显示了在比较示例1中的缓冲层的形貌的AFM图像。
参考图6和图7，根据示例实施方式的缓冲层生长为大于比较示例1的柱的形式。在这种情况下，在层叠生长在根据示例实施方式的缓冲层上的GaN薄膜的工艺中，基于不同柱的合并的刃型位错少于GaN薄膜生长在具有更小的柱结构的层上的情况。这个特征也可以从图4中示出的图形清楚地看出，其中当与涉及螺旋位错的(002)方向的值相比时，表示混合和刃型位错的(102)方向的值被进一步改善。
图8是示出根据另一示例实施方式的半导体缓冲结构100'的截面图。图9是示出图8中示出的半导体缓冲结构100'的缓冲层的Ga组分的图形。
半导体缓冲结构100'可以包括硅衬底110、成核层120和缓冲层130'。缓冲层130可以包括由具有均匀的组分比的BxAlyInzGa1-x-y-zN(0≤x<1，0<y<1，0≤z<1，0≤x+y+z<1)形成的第一层131、在第一层131上的由与成核层120相同的材料形成的第二层132、以及在第二层132上的由与第一层131的材料和组分比相同的材料和相同的组分比形成的第三层133。缓冲层130'可以还包括在第三层133上的由与成核层120相同的材料形成的第四层134和在第四层134上的由与第一层131的材料和组分比相同的材料和相同的组分比形成的第五层135。
即，第一层131、第三层133和第五层135包含具有均匀的恒定比率的BxAlyInzGa1-x-y-zN(0≤x<1，0<y<1，0≤z<1，0≤x+y+z<1)，第二层132和第四层134可以由AlN形成。
根据示例实施方式的半导体缓冲结构100’被构造为使得多个AlN层被插入到BxAlyInzGa1-x-y-zN层(0≤x<1，0<y<1，0≤z<1，0≤x+y+z<1)中，并且其他数目的AlN层可以被进一步插入。
上述半导体缓冲结构提供一种缓冲层结构，在该缓冲层结构中具有位错密度的氮化物半导体薄膜可以生长在硅衬底上。
当氮化物基半导体薄膜被生长在上述半导体缓冲结构上时，在氮化物基半导体薄膜中的裂纹减少，由此用硅衬底制造大尺寸的半导体器件。
图10是示出根据示例实施方式的半导体器件1000的截面图。
半导体器件1000可以包括硅衬底110、形成在硅衬底110上的成核层120、形成在成核层120上的缓冲层130、以及形成在缓冲层130上的氮化物半导体层140。缓冲层130可以包括由具有均匀的组分比的BxAlyInzGa1-x-y-zN(0≤x<1，0<y<1，0≤z<1，0≤x+y+z<1)形成的第一层131、在第一层131上的由与成核层120相同的材料形成的第二层132、以及在第二层132上的由与第一层131相同的材料和相同的组分比形成的第三层133。
当在硅衬底110上生长氮化物半导体层140时，为了以很少的缺陷诸如裂纹或者位错进行生长而提供缓冲层130，图1中示出的缓冲层130也可以被修改为图8示出的缓冲层130'。
氮化物半导体层140可以由单层或者多个层形成，并且包括含Ga的氮化物Alx1Iny1Ga1-x1-y1N(0≤x1，y1≤1，x1+y1<1)，例如，GaN、InGaN和AlInGaN中的至少一个。对于氮化物半导体层140，可以选择性地使用非掺杂或掺杂。例如，氮化物半导体层140可以包括不同类型的多个掺杂层，并可以形成例如发光二极管(LED)的PN结结构。
根据示例实施方式的半导体缓冲结构100可以用作用于形成多种类型的半导体器件的模板。例如，氮化物半导体层140可以形成器件层，诸如LED、肖特基二极管、激光二极管(LD)、场效应晶体管(FET)、或者高电子迁移率晶体管(HEMT)。基于氮化物半导体的器件层也可以形成在氮化物半导体层140上。
硅衬底110可以在半导体器件1000的制造期间或者之后被去除。
图11是示出根据另一示例实施方式的半导体器件1001的截面图。
根据示例实施方式的半导体器件1001是发光器件，并且可以包括硅衬底110、形成在硅衬底110上的成核层120、形成在成核层120上的缓冲层130以及形成在缓冲层130上的氮化物半导体层140。氮化物半导体层140可以包括第一类型半导体层150、有源层160以及第二类型半导体层170。未掺杂的氮化物半导体层可以被进一步提供在缓冲层130和第一类型半导体层150之间。
第一类型半导体层150是第一类型的掺杂半导体层，并且可以由III-V族氮化物半导体材料形成，例如，由掺杂有n型杂质的AlxGayInzN(0≤x≤1，0≤y≤1，0≤z≤1，x+y+z＝1)形成的半导体材料，该n型杂质可以是Si、Ge、Se或者Te。
第二类型半导体层170是第二类型的掺杂半导体层，并且可以由III-V族氮化物半导体材料形成，例如，由掺杂有p型杂质的AlxGayInzN(0≤x≤1，0≤y≤1，0≤z≤1，x+y+z＝1)形成的半导体材料，该p型杂质可以是Mg、Zn、Be、Cd、Ba、或者Ca。
有源层160是基于电子-空穴复合而发光的层。相应于有源层160的能带隙的能量可以以光的形式发射。通过周期性地改变AlxGayInzN中的x、y和z的值以调节能带隙，有源层160可以具有单量子阱或者多量子阱的结构。例如，量子阱层和势垒层可以以InGaN/GaN、InGaN/InGaN、InGaN/AlGaN或者InGaN/InAlGaN的形式而成对以形成量子阱结构。带隙能量根据InGaN层中的In摩尔分数而被控制，从而调节发光波段。通常，当In摩尔分数改变大约1％时，发光波长移动大约5nm。
虽然第一类型半导体层150和第二类型半导体层170示出为单层结构，但它们也可以由多个层构成。
在图11中示出的半导体器件1001可以具有用于使有源层160中的电子和空穴复合而注入电流的各种形式的电极结构，如图12至图14所示。
图12是示出根据示例实施方式的半导体器件1002的截面图。
参照图12，第一电极191形成在通过蚀刻第二类型半导体层170、有源层160和第一类型半导体层150的期望(或者预定)区域而暴露的第一类型半导体层150上，第二电极192形成在第二类型半导体层170上。透明电极层180可以进一步形成在第二类型半导体层170和第二电极192之间。
上述类型的芯片结构被称为上外延(epi-up)结构。
第一电极191和第二电极192可以由单金属材料形成，诸如Ag、Al、Ni、Cr、Pd、Cu、Pt、Sn、W、Au、Rh、Ir、Ru、Mg、或者Zn、或者其合金。第一电极191和第二电极192可以形成为具有两个或更多层的结构，诸如Ni/Ag、Zn/Ag、Ni/Al、Zn/Al、Pd/Ag、Pd/Al、Ir/Ag、Ir/Au、Pt/Ag、Pt/Al、或者Ni/Ag/Pt。
透明电极层180可以由透明导电氧化物(TCO)形成，并且也可以由例如铟锡氧化物(ITO)、铟锌氧化物(IZO)、铝锌氧化物(AZO)、ZnO、ZnO:Ga(GZO)、In2O3、SnO2、CdO、CdSnO4、或者Ga2O3形成。
图13是示出根据本公开的示例实施方式的半导体器件1003的截面图。
半导体器件1003是具有垂直结构的发光器件，从其去除了用于外延生长的硅衬底110、成核层120和缓冲层130并且其中支撑衬底207被朝向第二类型半导体层170接合。
在去除硅衬底110、成核层120和缓冲层130之后暴露的第一类型半导体层150的顶表面通过纹理化而形成具有起伏(seesaw)或凹凸图案的起伏或者交替凹凸表面150a，以改善光提取效率。凹凸图案不限于示出的形式，也可以具有各种间隔、高度和形状，并且可以形成为不规则图案。
虽然在图13中硅衬底110、成核层120和缓冲层130全部被去除，但是缓冲层130的至少一部分可以保留在第一类型半导体层140上，并可以通过与第一类型半导体层150一起被纹理化而形成凹凸表面150a。
第一电极201形成在第一类型半导体层150上，第二电极203形成在第二类型半导体层170的底表面上。接合金属层205形成在第二电极203和支撑衬底207之间。接合金属层205可以由例如Au/Sn形成。支撑衬底207可以是Si衬底或SiAl衬底。背部金属层209形成在支撑衬底207的底表面上。
图14是示出根据示例实施方式的半导体器件1004的截面图。
参照图14，半导体器件1004是具有垂直水平结构的发光器件，从其去除了用于外延生长的硅衬底110、成核层120和缓冲层130并且其中支撑衬底225被朝向第二类型半导体层170接合。
在去除硅衬底110、成核层120和缓冲层130之后暴露的第一类型半导体层150的顶表面通过纹理化而形成凹凸表面150a，以改善光提取效率。虽然在图14中示出硅衬底110、成核层120和缓冲层130全部被去除，但缓冲层130的至少一部分可以保留在第一类型半导体层150上，并可以与第一类型半导体层150一起被纹理化。
为了形成接触第一类型半导体层150的第一电极215，形成穿过第一类型半导体层150和有源层160的多个通路孔(未示出)。第二电极213形成在第二类型半导体层170上。用于与电极焊盘229连接的金属层217形成在第二电极213上。第一钝化层210形成为覆盖多个通路孔的侧部和第二类型半导体层170的顶表面的一部分，第二钝化层219形成为覆盖金属层217。阻挡金属层221与第一电极215连接并填充多个通路孔。
接合金属层223形成在支撑衬底225的顶表面上，背部金属层227形成在支撑衬底225的底表面上。
图15A至图15J是用于描述制造图14中示出的半导体器件1004的示例方法的视图。
参照图15A，顺序地形成硅衬底110、成核层120、缓冲层130、第一类型半导体层150、有源层160和第二类型半导体层170。未掺杂的氮化物半导体层可以进一步形成在缓冲层130和第一类型半导体层150之间。然后，形成穿过第二类型半导体层170和有源层160的多个通路孔(VH)以暴露第一类型半导体层150的一部分。
在硅衬底110上形成成核层120、缓冲层130、第一类型半导体层150、有源层160和第二类型半导体层170的工艺可以使用已知的半导体生长方法，诸如金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、混合气相处延(HVPE)等等。
当形成第一类型半导体层150和第二类型半导体层170时，为了n型或p型掺杂，也供给n型杂质或p型杂质的掺杂气体。n型杂质可以是Si、Ge、Se、或Te，p型杂质可以是Zn、Cd、Be、Mg、Ca、或Ba。
参照图15B，第一钝化层210沿着第二类型半导体层170的顶表面和VH的内表面形成。第一钝化层210可以通过在第二类型半导体层170的表面上以及沿着VH的壁和底侧沉积例如SiO2、Al2O3等等的绝缘材料而形成。
参照图15C，第二电极213形成在通过蚀刻第二类型半导体层170上的第一钝化层210的一部分而暴露的第二类型半导体层170上。
参照图15D，通过沉积、溅射或镀覆金属材料，第一电极215形成在通过蚀刻第一类型半导体层150上的第一钝化层210的一部分而暴露的第一类型半导体层150上。
参照图15E，金属层217进一步形成在第二电极213上。金属层217可以被用于将电极焊盘连接到第二电极213。
参照图15F，使用绝缘材料形成覆盖金属层217的第二钝化层219。
参照图15G，阻挡金属层221形成为与第一电极215连接，以整体上填充VH并且覆盖第二钝化层219。阻挡金属层221通过第一钝化层210和第二钝化层219与第二电极213、有源层160和第二类型半导体层170绝缘并与第一电极215电连接。
参照图15H，支撑衬底225附接在阻挡金属层221上。支撑衬底225可以是Si衬底、SiAl衬底等等。背部金属层227形成在支撑衬底225的顶表面上，接合金属层223形成在支撑衬底225和阻挡金属层221之间。
参照图15I，硅衬底110、成核层120和缓冲层130被去除。为了去除硅衬底110，可以使用蚀刻或研磨。虽然在图15I中示出成核层120和缓冲层130被完全去除，但成核层120和缓冲层130可以不被完全去除而可以部分地保留在第一类型半导体层150上。
参照图15J，第一类型半导体层150的顶部被纹理化以形成凹凸表面150a。如果缓冲层130的一部分保留在第一类型半导体层150上，则缓冲层130的该部分也可以被纹理化从而共同形成凹凸表面150a。
为了暴露金属层217，第一类型半导体层150、有源层160和第二类型半导体层170被部分地蚀刻，电极焊盘229形成在暴露的金属层217上。
图16是示出根据至少一个示例实施方式的制造半导体器件的方法的流程图。在图16中，该方法始于S100，其中提供硅衬底。在S110，成核层形成在硅衬底上。在S120，包括具有均匀的组分比的氮化物半导体材料的第一缓冲层形成在成核层上。在S130，第二缓冲层形成在第一缓冲层上。在S140，第三缓冲层形成在第二缓冲层上。在S150，氮化物半导体层形成在第三缓冲层上。在S160，器件层形成在氮化物半导体层上。在S170，硅衬底被去除以暴露氮化物半导体层的至少一部分和缓冲层的至少一部分。在S170，起伏图案形成在氮化物半导体层的暴露表面和缓冲层的暴露表面上。
为了便于理解各种示例特征，已经描述并在附图中示出了半导体缓冲结构、包括半导体缓冲结构的半导体器件以及使用半导体缓冲结构制造半导体器件的方法的至少一个示例实施方式。然而，应该理解，所公开的至少一个示例实施方式仅旨在示出本公开而不限制本公开。还应该理解，本公开不局限于示出和提供的描述，因为本领域的普通技术人员可以进行各种变化。
本申请要求于2013年10月21日在韩国知识产权局提交的韩国专利申请No.10-2013-0125542的优先权，其公开通过引用整体合并在此。

Claims (20)

1.一种半导体缓冲结构，包括：
硅衬底；
成核层，在所述硅衬底上；以及
缓冲层，在所述成核层上，所述缓冲层包括：
第一层，包括具有均匀的组分比的氮化物半导体材料；
在所述第一层上的第二层，包括与所述成核层相同的材料；以及
在所述第二层上的第三层，包括与所述第一层相同的材料和相同的组分比。
2.如权利要求1所述的半导体缓冲结构，其中所述成核层包括AlN。
3.如权利要求1所述的半导体缓冲结构，其中所述缓冲层还包括：
在所述第三层上的第四层，包括与所述成核层相同的材料；以及
在所述第四层上的第五层，包括与所述第一层相同的材料和相同的组分比。
4.如权利要求1所述的半导体缓冲结构，其中所述第一层的厚度在10nm-1000nm的范围内。
5.如权利要求1所述的半导体缓冲结构，其中所述第一层包括BxAlyInzGa1-x-y-zN，0≤x<1，0<y<1，0≤z<1，0≤x+y+z<1。
6.如权利要求1所述的半导体缓冲结构，其中所述第二层的厚度在1nm-200nm的范围内。
7.如权利要求1所述的半导体缓冲结构，其中压应力形成在所述缓冲层上。
8.一种半导体器件，包括：
硅衬底；
成核层，在所述硅衬底上；
缓冲层，在所述成核层上，所述缓冲层包括：
第一层，包括具有均匀的组分比的氮化物半导体材料；
在所述第一层上的第二层，包括与所述成核层相同的材料；以及
在所述第二层上的第三层，包括与所述第一层相同的材料和相同的组分比；以及
氮化物半导体层，在所述缓冲层上。
9.如权利要求8所述的半导体器件，其中所述成核层包括AlN。
10.如权利要求8所述的半导体器件，其中所述缓冲层还包括：
在所述第三层上的第四层，包括与所述成核层相同的材料；以及
在所述第四层上的第五层，以与所述第一层相同的组分比包括与所述第一层相同的材料。
11.如权利要求8所述的半导体器件，其中所述第一层包括BxAlyInzGa1-x-y-zN，0≤x<1，0<y<1，0≤z<1，0≤x+y+z<1。
12.如权利要求8所述的半导体器件，其中所述第二层的厚度在1nm-200nm的范围内。
13.如权利要求8所述的半导体器件，其中所述缓冲层施加压应力到所述氮化物半导体层。
14.如权利要求8所述的半导体器件，还包括在所述氮化物半导体层上的器件层。
15.如权利要求14所述的半导体器件，其中所述器件层包括发光二极管(LED)、激光二极管(LD)、场效应晶体管(FET)、高电子迁移率晶体管(HEMT)和肖特基二极管中的一种。
16.一种制造半导体器件的方法，所述方法包括：
提供硅衬底；
在所述硅衬底上形成成核层；
在所述成核层上形成缓冲层，其中所述缓冲层包括由具有均匀的组分比的氮化物半导体材料形成的第一层、在所述第一层上的由与所述成核层相同的材料形成的第二层以及在所述第二层上的由与所述第一层相同的材料以相同的组分比形成的第三层；以及
在所述缓冲层上形成氮化物半导体层。
17.根据权利要求16所述的方法，还包括：
在所述氮化物半导体层上形成器件层。
18.根据权利要求16所述的方法，还包括：
去除所述硅衬底。
19.根据权利要求18所述的方法，其中在所述硅衬底被去除时，所述成核层和所述缓冲层的至少一部分可以被一起去除。
20.根据权利要求19所述的方法，还包括：
在通过去除所述硅衬底而暴露的表面上形成凹凸图案。
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