KR102591149B1 - 비발광 3족 질화물 반도체 적층체를 제조하는 방법 - Google Patents
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Abstract
본 개시는 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 실리콘(Si)으로 된 성장 기판에 제1 온도에서 AlN으로 된 씨앗층을 형성하는 단계; 씨앗층 위에 제1 온도보다 높은 제2 온도에서 AlN로 된 층을 형성하는 단계; AlN로 된 층 위에 채널층, 2DEG 및 배리어층을 형성하는 단계; 그리고, 채널층을 형성하기에 앞서, 에어 보이드 및 돌기 중 적어도 하나를 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 관한 것이다.
Description
본 개시(Disclosure)는 전체적으로 비발광 3족 질화물 반도체 적층체 내지 3족 질화물 반도체 소자를 제조하는 방법에 관한 것으로 특히, 전력소자(예: 다이오드, 트랜지스터, HEMT, JFET)와 같은 비발광(Non-emitting) 3족 질화물 반도체 적층체 내지 3족 질화물 반도체 소자를 제조하는 방법에 관한 것이다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 미국 등록특허공보 제7,230,284호에 제시된 3족 질화물 반도체 소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 소자는(예: AlGaN/GaN based HEMT)는 성장 기판(11; 예: 사파이어 기판, SiC 기판), 버퍼층(12; 예: AlxGa1-xN (0≤x≤1) 버퍼층), 채널층(20; 예: GaN 채널층), 2DEG(22; two-dimensional electron gas)(22), 배리어층(18; 예: AlGaN 배리어층), 절연층(24; SiN 절연층), 드레인 전극(14), 게이트 전극(16) 및 소스 전극(17)을 포함한다.
재료비와 결정성의 관점에서 성장 기판(11)으로 사파이어 기판을 활용하는 것이 바람직하지만, 방열의 관점에서 적합하지 않다. SiC 기판은 결정성의 관점과 방열의 관점에서 고려될 수 있지만, 재료비가 고가이며, 소자가 대면적화함에 따라 더 크게 문제될 수 있다. 재료비의 관점에서 저가인 Si 기판을 사용하는 것을 고려할 수 있는데, 그 위에 성장되는 3족 질화물 반도체층의 결정성을 향상하는 방안이 반드시 수반되어야만 한다. 이하에서, 성장의 과정에서 3족 질화물 반도체층의 결정성을 향상하는 방법을 먼저 살핀다.
도 2는 미국 공개특허공보 제2005-0156175호에 제시된 3족 질화물 반도체 적층체의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 적층체는 c면 사파이어 기판(100), c면 사파이어 기판(100) 위에 형성된 SiO2로 된 성장 방지막(150), 그리고, 그 위에 선택 성장된(selectively grown) 3족 질화물 반도체층(310)을 포함한다. 이러한 성장법을 통해 3족 질화물 반도체 적층체 내의 결정 결함을 감소시킬 수 있다.
도 3은 미국 공개특허공보 제2005-0156175호에 제시된 3족 질화물 반도체 적층체의 또 다른 일 예를 나타내는 도면으로서, 3족 질화물 반도체 적층체는 c면 사파이어 기판(100), c면 사파이어 기판(100) 위에 미리 형성된 3족 질화물 반도체 템플릿(210), 3족 질화물 반도체 템플릿(210) 위에 형성된 SiO2로 된 성장 방지막(150), 그리고, 그 위에 선택 성장된(selectively grown) 3족 질화물 반도체층(310)을 포함한다. 3족 질화물 반도체 템플릿(210)은 종래에 c면 사파이어 기판(100)에 3족 질화물 반도체를 성장하는 방법에 의해 형성된다. 즉, 550℃ 부근의 성장온도와 수소 분위기에서, 씨앗층을 형성한 다음, 1050℃의 성장온도에서 GaN을 성장하는 방법에 의해 1~3um의 두께로 형성된다. 도면 부호 180은 결함(Defecsts; Threading Dislocations)을 나타내며, 성장 방지막(150) 아래의 결함의 전개가 차단됨으로써, 전체적으로 결정성의 향상을 가져오게 된다. 즉, 성장 방지막(150)은 도 1에 제시된 3족 질화물 반도체 적층체에서와 마찬가지로 ELOG(Epitaxially Lateral Overgrowth)가 가능하게 하는 한편, 아래쪽에서 발생한 결함(180)을 차단하는 역할을 한다.
도 4는 미국 공개특허공보 제2003-0057444호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 사파이어 기판(100), 사파이어 기판(100) 위에 성장되는 n형 3족 질화물 반도체층(300), n형 3족 질화물 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 3족 질화물 반도체층(500)을 포함한다. 사파이어 기판(100)에는 돌기(110)가 형성되어 있으며, 돌기(110)는 사파이어 기판(100) 위에 성장되는 3족 질화물 반도체층(300,400,500)의 결정질(Growth Quality)을 향상시키는 한편, 활성층(400)에서 생성되는 빛을 발광소자 외부로 방출하는 효율을 향상시키는 산란면으로 기능한다. 이와 같이 돌기(110)가 형성된 사파이어 기판(100)을 패턴드 사파이어 기판(PSS; Patterned Sapphire Substrate)이라 한다.
도 5는 미국 공개특허공보 제2005-082546호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 돌기(111)가 형성된 사파이어 기판(101)과 3족 질화물 반도체층(301)을 포함한다. 도 4에 제시된 예와 달리 단면이 둥근 형태의 돌기(111)가 제시되어 있으며, 이는 도 4에서와 같은 돌기(110)를 이용하는 경우에, 돌기(110)의 바닥면(돌기(110)가 형성하는 요철에서 요부에 해당)과 돌기(110)의 상면 모두에서 에피 성장이 이루어지고 따라서 바닥면 및 상면 모두에서 결정 결함인 관통 전위(Threading Dislocation)가 발생하게 되는데, 단면이 둥근 형태의 돌기(111)를 이용함으로써 돌기(111) 상면에서의 에피 성장을 억제하여 관통 전위의 발생을 억제시키는 이점을 가지게 된다.
도 6은 미국 공개특허공보 제2011-0042711호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자(10)는 사파이어 기판(11), 사파이어 기판(11) 위에 성장되는 n형 3족 질화물 반도체 영역(12a), n형 3족 질화물 반도체 영역(12a) 위에 성장되는 활성 영역(12b), 활성 영역(12b) 위에 성장되는 p형 3족 질화물 반도체 영역(12c)을 포함한다. 마찬가지로, 사파이어 기판(110)에는 돌기(13)가 마련되어 있다. 다만, 돌기(13)는 뾰족한 형태의 단면을 가진다. 뾰족한 형태의 돌기(13)를 구비함으로써, 돌기(13)의 상부가 점 또는 선 형태(돌기(13)가 원뿔 형상인 경우에 점이 되고, 돌기(13)가 뾰족한 스트라이프 형상인 경우에 선이 된다.)가 되어 그 상부에서의 관통 전위 형성을 억제하는 한편, 돌기(13)의 상부와 바닥면을 이어주는 측면에서의 에피 성장을 억제하여 돌기(13) 측면에서의 관통 전위 발생도 억제할 수 있게 된다.
도 7은 미국 등록특허공보 제10,361,339호에 제시된 3족 질화물 반도체 적층체의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 적층체는 사파이어 기판(10), 버퍼 영역(20) 및 3족 질화물 반도체 영역(35)을 포함하며, 도 6에 제시된 형태의 돌기를 구비하더라도 돌기의 상부는 여전히 관통 전위(35)을 형성됨을 보여준다.
도 26 및 도 27은 미국 등록특허공보 제9,324,844호에 제시된 3족 질화물 반도체 적층체 내지 소자의 일 예를 나타내는 도면으로서, 비발광 3족 질화물 반도체 적층체 내지 소자로서 수직 구조의 접합형 전계효과 트랜지스터(1000; Vertical Juction Field Effect Transistor; JFET)가 제시되어 있다. 비발광 3족 질화물 반도체 소자(1000)는 드레인 영역(102), 드리프트 영역(103), 게이트 영역(104), 소스 영역(105), 드레인 전극(106), 게이트 전극(107) 그리고 소스 전극(108)을 포함한다. 도 26은 디폴트 모드인 off 상태를 나타내며, 공핍 영역(109)이 채널(121; 도 27 참조) 내에서 위치 120에 오버랩되어 전류가 흐르는 것을 막고 있다. 도 27은 on 상태를 나타내며, 게이트 전극(107)과 소스 전극(108)에 전압(VD,VS)이 인가될 때, 게이트 전압(VD)이 공핍 영역(109)의 크기를 감소시켜 전류가 흐를 수 있는 채녈(108)을 제공하여 수직 구조의 JFET(1000)을 on시키고, 공핍 영역(109)이 분리되어, 전류가 드레인 영역(102)으로부터 드리프트 영역(103) 및 채널 영역(121)을 거쳐 소스 영역(106)으로 수직 방향(122)으로 흐를 수 있게 된다.
도 41은 미국 등록특허공보 제7,388,236호에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 소자는(예: AlGaN/GaN based HEMT)는 도 1에 제시된 소자와 마찬가지로 성장 기판(11; 예: 사파이어 기판, SiC 기판), 버퍼층(12; 예: AlxGa1-xN (0≤x≤1) 버퍼층), 채널층(20; 예: GaN 채널층), 2DEG(22; two-dimensional electron gas)(22), 배리어층(18; 예: AlGaN 배리어층), 절연층(24; 예: SiN 절연층), 드레인 전극(14), 게이트 전극(16) 및 소스 전극(17)을 포함하며, 게이트 전극(16)에 게이트 필드 플레이트(25; Gate Field Plate)가 추가로 구비되어 있다. 한편, 게이트 전극(16)과 배리어층(17) 사이에 다른 도전성의 3족 질화물층(26; 예: p형 GaN)을 구비함으로써, D-mode (Depletion-mode) AlGaN/GaN HEMT(게이트 전압이 인가되지 않을 때 turn-on 상태, 즉 normally-on 상태인 소자)를 E-mode (Enhancement-mode) HEMT(게이트 전압이 인가되지 않을 상태에서 turn-off 상태, 즉 normally-off 상태인 소자)를 구현할 수 있게 된다. 게이트 필드 플레이트(25)는 높은 전기 에너지(고전압, 고주파수)를 게이트 전극(16)을 통해 인가(또는, 주입)할 때 큰 전기장이 게이트 전극(16) 주변에 집중되어 3족 질화물 반도체 소자 일부에 전기적 충격을 주어 소자의 수명 및 신뢰성에 악영향을 미치는데, 이를 방지하기 위해 게이트 전극(16)에서 연장된 전극 플레트 형태를 설계함으로써 집중된 전기장을 분산시켜 소자를 보호하는 기능을 한다.
도 57은 미국 공개특허공보 제2021-0183301호에 제시된 디스플레이 장치의 일 예를 나타내는 도면으로서, 디스플레이 장치(4100)는 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2) 및 제3 서브 픽셀(SP3)을 포함한다. 또한 디스플레이 장치(4100)는 지지 기판(4110; 예: 백플레인 기판)과, 기판(4110)에 구비된 구동층(4130), 구동층(4130)에 구비된 발광부(4141,4142,4143,4145,4146,4147,4149,4150)을 포함한다. 구동층(4130)은 발광부를 구동하며, 구동 소자(4135)와 절연층(4132)으로 이루어질 수 있고, 구동 소자(4135)는 트랜지스터, 박막 트랜지스터, 또는 고전자 이동도 트랜지스터(HEMT) 등으로 이루어질 수 있다. 4141은 제1 전극, 4142는 제1 반도체층, 4143은 활성층, 4145는 제2 반도체층, 4146은 제2 전극, 4147는 격리구조, 4149는 윈도우 영역, 4150은 반사층이다. 발광부는 LED, 마이크로 LED로 구성되는 이외에, OLED로 구성될 수 있음은 물론이다.
도 58 및 도 59는 한국 공개특허공보 제10-2021-0023392호에 제시된 디스플레이 장치의 일 예를 나타내는 도면으로서, 디스플레이 장치(5150)는 발광부(151,153,155), 패드전극(PAD), 버퍼층(5120), 패시베이션층(162,164), 스위칭 트랜지스터(SMT), 구동 트랜지스터(DRT), 스토리지 커패시터(Cst), 그리고 인캡슐레이션층(180b)을 포함한다. 151은 제1 반도체층, 153은 활성층, 155는 제2 반도체층이다. 스위칭 트랜지스터(SMT)는 제1 헤테로 접합층(165a), 제1 게이트 전극(167a), 제1 소스 전극(168a) 및 제1 드레인 전극(169a)을 포함한다. 제1 헤테로 접합층(165a)은 제1 채널 형성층(161a)과 제1 채널 공급층(163a)을 포함한다. 구동 트랜지스터(DRT)는 제2 헤테로 접합층(165b), 제2 게이트 전극(167b), 제2 소스 전극(168b) 및 제2 드레인 전극(169b)을 포함한다. 제2 헤테로 접합층(165b)은 제2 채널 형성층(161b)과 제2 채널 공급층(163b)을 포함한다. 스토리지 커패시터(Cst)는 제1 스토리지 전극(171), 유전층(173) 및 제2 스토리지 전극(175)을 포함한다. 제1 스토리지 전극(171)은 스위칭 트랜지스터(SWT)의 제1 드레인 전극(169a)과 연결되어 있고, 제2 스토리지 전극(175)은 구동 트랜지스터(DRT)의 제2 소스 전극(168b)과 연결되어 있다. 패드전극(PAD)은 서브픽셀의 구동을 위한 전압, 신호 등이 인가되는 전압 배선(Vdd; 도 59 참조)에 연결되며, S-PAD는 제1 소스 전극(168a)을 데이터 배선(DL)에 연결하는 소스 패드전극이다. 도 59에서, GL은 스위치 트랜지스터(SWT)의 제1 게이트 전극(167a)이 연결되는 게이트 배선이며, Vcom은 구동 트랜지스터(DRT)의 제 2 소스 전극(168b)이 연결되는 공통 배선이다. 정리하면, 스위칭 트랜지스터(SWT)의 제1 게이트 전극(167a)은 게이트 배선(GL)과 연결되고, 제1 소스 전극(168a)은 데이터 배선(DL)과 연결되며, 제1 드레인 전극(169a)은 구동 트랜지스터(DRT)의 제2 게이트 전극(167b)과 연결되고, 제2 소스 전극(168b)은 공통 배선(Vcom)과 연결되며, 제2 드레인 전극(169b)은 제1 반도체층(151)과 연결되고, 패드 전극(PAD)은 전원 배선(Vdd)과 연결되며, 스토리지 커패시터(Cst)는 제1 드레인 전극(169a) 및 제2 소스 전극(168b)과 연결되고, 이러한 배선을 통해 발광부(151,153,155; μLED)의 발광을 제어한다. 스위칭 트랜지스터(SWT)와 구동 트랜지스터(DRT)로 BJT, MOSFET, TFT 등 다양한 형태의 트랜지스터가 사용될 수 있지만, 제시된 예에서 HEMT가 사용되었다.
이에 대하여 '발명을 실시하기 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 실리콘(Si)을 함유하는 성장 기판을 준비하는 단계; 성장 기판에 복수의 돌기를 형성하는 단계; 성장 기판에 복수의 돌기를 덮도록 제1 버퍼층을 성장하는 단계; 제1 버퍼층 위에 복수의 성장 방지막을 형성하는 단계; 성장 방지막을 통해 노출된 제1 버퍼층으로부터 제2 버퍼층을 성장하는 단계; 그리고, 제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 성장 기판을 준비하는 단계; 성장 기판에 복수의 돌기를 형성하는 단계; 성장 기판에 복수의 돌기를 덮도록 제1 버퍼층을 성장하는 단계; 제1 버퍼층 위에 복수의 성장 억제막을 형성하는 단계; 복수의 성장 억제막으로부터 노출된 제1 버퍼층으로부터 제2 버퍼층을 성장하는 단계; 그리고, 제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 성장 기판을 준비하는 단계; 성장 기판에 제1 버퍼층을 성장하는 단계; 제1 버퍼층에 제1 버퍼층으로 된 복수의 돌기를 형성하는 단계; 제1 버퍼층 위에 제2 버퍼층을 성장하는 단계; 제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계; 그리고, 제2 버퍼층을 성장하는 단계에 앞서, 복수의 돌기 위에 제2 버퍼층의 성장을 느리게 하거나 방지하는 물질층을 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 비발광 3족 질화물 반도체 적층체에 있어서, 순차로 적층된 드레인 영역; 드리프트 영역; 및 게이트 영역; 드레인 영역에 전기적으로 연결되는 지지 기판; 게이트 영역에 전기적으로 연결되는 게이트 전극; 게이트 영역을 통해 노출된 드리프트 영역이 형성하는 채널에 전기적으로 연결되는 소스 전극; 게이트 전극과 소스 전극이 위치하는 적층체 전체를 덮고 있으며, 복수의 개구가 형성되어 있는 패시베이션 층; 복수의 개구 중 하나를 통해 게이트 전극에 전기적으로 연결되는 본딩용 게이트 전극; 그리고, 복수의 개구 중 다른 하나를 통해 소스 전극에 전기적으로 연결되는 본딩용 소스 전극;을 포함하는, 비발광 3족 질화물 반도체 적층체가 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 성장 기판에 비발광 3족 질화물 적층체를 형성하는 단계; 성장 기판과 대향하는 적층체 측에 임시 기판을 부착하는 단계; 성장 기판을 제거하는 단계; 성장 기판이 제거된 적층체 측에 전기절연성 세라믹층과 금속층을 포함하는 다층 박막을 세라믹층, 금속층 순으로 형성하는 단계; 다층 박막에 지지 기판을 부착하는 단계; 그리고, 임시 기판을 제거하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 비발광 3족 질화물 반도체 소자용 적층체에 있어서, 순차로 적층된, 지지 기판; 전기절연성 세라믹층과 금속층으로 구성된 다층 박막; 버퍼층, 채널층, 및 배리어층으로 구성된 비발광 3족 질화물 반도체 영역; 비발광 3족 질화물 반도체 영역에 전기적으로 연결된 게이트 전극, 소스 전극 및 드레인 전극; 소스 전극, 드레인 전극 및 게이트 전극이 위치하는 비발광 3족 질화물 반도체 영역를 덮고 있으며, 외부와의 전기적 연결이 가능하도록 소스 전극, 드레인 전극 및 게이트 전극을 개방하고 있는 패시베이션 층; 그리고, 소스 전극 및 게이트 전극 중의 하나와 전기적으로 연결되도록 패시베이션 층 상부에 구비되는 필드 플레이트;를 포함하는, 비발광 3족 질화물 반도체 적층체가 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 비도전성인 성장 기판에 비발광 3족 질화물 적층체를 형성하는 단계; 성장 기판과 대향하는 적층체 측에 임시 기판을 부착하는 단계; 성장 기판의 두께를 감소시키는 단계; 두께가 감소된 성장 기판에 지지 기판을 부착하는 단계; 그리고, 임시 기판을 제거하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 순차로 드레인 영역과 드리프트 영역을 성장하는 단계; 드리프트 영역의 일부를 제거하여 채널을 형성하는 단계; 그리고 일부가 제거된 드리프트 영역에 게이트 영역을 재성장하는 단계;를 포함하며, 재성장하는 단계에 앞서, 게이트 영역과 드리프트 영역 사이에 위치하는 개재층을 형성하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 복수의 돌기가 구비된 성장 기판을 준비하는 단계; 성장 기판에 복수의 돌기를 덮도록 제1 버퍼층을 성장하는 단계; 제1 버퍼층 위에 복수의 돌기에 대해 정렬 과정을 거치는 않은 복수의 성장 방지막을 형성하는 단계; 그리고, 복수의 성장 방지막을 통해 노출된 제1 버퍼층으로부터 제2 버퍼층을 성장하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 성장 기판에 채널층, 2DEG, 배리어층, 및 게이트 전극을 형성하는 단계; 접합층을 이용하여 임시 기판을 부착하는 단계; 성장 기판을 제거하는 단계; 그리고, 성장 기판이 제거된 채널층에 소스 전극과 드레인 전극을 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 실리콘(Si)으로 된 성장 기판에 제1 온도에서 AlN으로 된 씨앗층을 형성하는 단계; 씨앗층 위에 제1 온도보다 높은 제2 온도에서 AlN로 된 층을 형성하는 단계; AlN로 된 층 위에 채널층, 2DEG 및 배리어층을 형성하는 단계; 그리고, 채널층을 형성하기에 앞서, 에어 보이드 및 돌기 중 적어도 하나를 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법이 제공된다.
이에 대하여 '발명을 실시하기 위한 구체적인 내용'의 후단에 기술한다.
도 1은 미국 등록특허공보 제7,230,284호에 제시된 3족 질화물 반도체 소자의 일 예를 나타내는 도면,
도 2는 미국 공개특허공보 제2005-0156175호에 제시된 3족 질화물 반도체 적층체의 일 예를 나타내는 도면,
도 3은 미국 공개특허공보 제2005-0156175호에 제시된 3족 질화물 반도체 적층체의 또 다른 일 예를 나타내는 도면,
도 4는 미국 공개특허공보 제2003-0057444호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 5는 미국 공개특허공보 제2005-082546호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 6은 미국 공개특허공보 제2011-0042711호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 7은 미국 등록특허공보 제10,361,339호에 제시된 3족 질화물 반도체 적층체의 일 예를 나타내는 도면,
도 8은 본 개시에 따른 3족 질화물 반도체 적층체 내지 소자의 일 예를 나타내는 도면,
도 9는 본 개시에 따른 돌기와 성장 방지막의 배치 관계의 일 예를 나타내는 도면,
도 10은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 일 예를 나타내는 도면,
도 11은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면,
도 12는 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면,
도 13은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면,
도 14는 도 12에 제시된 돌기를 형성하는 방법의 구체 예를 나타내는 도면,
도 15 내지 도 17은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 18은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 19는 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 20는 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 21 내지 도 23은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 24 및 도 25는 본 개시에 따른 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면,
도 26 및 도 27은 미국 등록특허공보 제9,324,844호에 제시된 3족 질화물 반도체 적층체 내지 소자의 일 예를 나타내는 도면,
도 28 내지 도 37은 본 개시에 따라 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 38 내지 도 40은 도 37에 제시된 적층체에 사용되는 지지 기판의 일 예를 설명하는 도면,
도 41은 미국 등록특허공보 제7,388,236호에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 일 예를 나타내는 도면,
도 42 내지 도 46은 도 41에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 일 예를 나타내는 도면,
도 47은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 48은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 49는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 50은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 51은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 52 및 도 53은 본 개시에 따라 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 54 및 도 55는 본 개시에 따른 돌기와 성장 방지막의 배치 관계의 또 다른 예를 나타내는 도면,
도 56은 제1 버퍼층에 형성된 결정 결함을 보여주는 이미지(Monochromatic CL image)의 일 예,
도 57은 미국 공개특허공보 제2021-0183301호에 제시된 디스플레이 장치의 일 예를 나타내는 도면,
도 58 및 도 59는 한국 공개특허공보 제10-2021-0023392호에 제시된 디스플레이 장치의 일 예를 나타내는 도면,
도 60은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 61 및 도 62는 도 60에 제시된 방법에 따라 제조된 비발광 3족 질화물 반도체 적층체 내지 소자의 다양한 형태를 예시하는 도면,
도 63은 도 60에 제시된 방법에 따라 제조된 비발광 3족 질화물 반도체 적층체 내지 소자를 전사하는 방법의 일 예를 나타내는 도면,
도 64는 도 60에 제시된 방법에 따라 제조된 비발광 3족 질화물 반도체 적층체 내지 소자를 전사하는 방법의 다른 예를 나타내는 도면,
도 65는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면,
도 66은 도 65에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 성장 과정에서 웨이퍼의 휨(Bowing)을 설명하는 도면,
도 67는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면,
도 68은 도 67에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 성장 과정에서 웨이퍼의 휨(Bowing)을 설명하는 도면,
도 69는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면,
도 70은 도 69에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 성장 과정에서 웨이퍼의 휨(Bowing)을 설명하는 도면,
도 71는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면,
도 72는 도 70에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 성장 과정에서 웨이퍼의 휨(Bowing)을 설명하는 도면.
도 2는 미국 공개특허공보 제2005-0156175호에 제시된 3족 질화물 반도체 적층체의 일 예를 나타내는 도면,
도 3은 미국 공개특허공보 제2005-0156175호에 제시된 3족 질화물 반도체 적층체의 또 다른 일 예를 나타내는 도면,
도 4는 미국 공개특허공보 제2003-0057444호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 5는 미국 공개특허공보 제2005-082546호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 6은 미국 공개특허공보 제2011-0042711호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 7은 미국 등록특허공보 제10,361,339호에 제시된 3족 질화물 반도체 적층체의 일 예를 나타내는 도면,
도 8은 본 개시에 따른 3족 질화물 반도체 적층체 내지 소자의 일 예를 나타내는 도면,
도 9는 본 개시에 따른 돌기와 성장 방지막의 배치 관계의 일 예를 나타내는 도면,
도 10은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 일 예를 나타내는 도면,
도 11은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면,
도 12는 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면,
도 13은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면,
도 14는 도 12에 제시된 돌기를 형성하는 방법의 구체 예를 나타내는 도면,
도 15 내지 도 17은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 18은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 19는 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 20는 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 21 내지 도 23은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 24 및 도 25는 본 개시에 따른 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면,
도 26 및 도 27은 미국 등록특허공보 제9,324,844호에 제시된 3족 질화물 반도체 적층체 내지 소자의 일 예를 나타내는 도면,
도 28 내지 도 37은 본 개시에 따라 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 38 내지 도 40은 도 37에 제시된 적층체에 사용되는 지지 기판의 일 예를 설명하는 도면,
도 41은 미국 등록특허공보 제7,388,236호에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 일 예를 나타내는 도면,
도 42 내지 도 46은 도 41에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 일 예를 나타내는 도면,
도 47은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 48은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 49는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 50은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 51은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 52 및 도 53은 본 개시에 따라 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 54 및 도 55는 본 개시에 따른 돌기와 성장 방지막의 배치 관계의 또 다른 예를 나타내는 도면,
도 56은 제1 버퍼층에 형성된 결정 결함을 보여주는 이미지(Monochromatic CL image)의 일 예,
도 57은 미국 공개특허공보 제2021-0183301호에 제시된 디스플레이 장치의 일 예를 나타내는 도면,
도 58 및 도 59는 한국 공개특허공보 제10-2021-0023392호에 제시된 디스플레이 장치의 일 예를 나타내는 도면,
도 60은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면,
도 61 및 도 62는 도 60에 제시된 방법에 따라 제조된 비발광 3족 질화물 반도체 적층체 내지 소자의 다양한 형태를 예시하는 도면,
도 63은 도 60에 제시된 방법에 따라 제조된 비발광 3족 질화물 반도체 적층체 내지 소자를 전사하는 방법의 일 예를 나타내는 도면,
도 64는 도 60에 제시된 방법에 따라 제조된 비발광 3족 질화물 반도체 적층체 내지 소자를 전사하는 방법의 다른 예를 나타내는 도면,
도 65는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면,
도 66은 도 65에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 성장 과정에서 웨이퍼의 휨(Bowing)을 설명하는 도면,
도 67는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면,
도 68은 도 67에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 성장 과정에서 웨이퍼의 휨(Bowing)을 설명하는 도면,
도 69는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면,
도 70은 도 69에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 성장 과정에서 웨이퍼의 휨(Bowing)을 설명하는 도면,
도 71는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면,
도 72는 도 70에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 성장 과정에서 웨이퍼의 휨(Bowing)을 설명하는 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 8은 본 개시에 따른 3족 질화물 반도체 적층체 내지 소자의 일 예를 나타내는 도면으로서, 예시로 HEMT가 제시되어 있다. 3족 질화물 반도체 소자는 돌기(41)가 구비된 성장 기판(42; 6인치 또는 8인치 Si 기판), 제1 버퍼층(43), 성장 방지막(44; 예: SiO2, SiNx와 같은 유전체 물질), 제2 버퍼층(45), 채널층(46; 예: 3㎛ 두께의 GaN 채널층), 2DEG(47), 인터레이어(48; 예: 10nm 두께의 thin AlN 층, 생략가능), 배리어층(49; 예: 10~50nm 두께의 AlxGa1-xN (0.2≤x≤0.3~0.6) 배리어층 또는 AlGaInN 배리어층 또는 AlScN 배리어층), 캡층(50; 예: 5~20nm 두께의 GaN 캡층, n층 또는 p층으로 도핑 가능, 생략 가능), 소스 전극(51), 게이트 전극(52), 그리고 드레인 전극(53)을 포함한다.
실리콘(Si)으로 된 성장 기판(42; 이하, Si 성장 기판(42))의 경우에, 불투명 기판이므로, 사파이어 기판에 사용되는 돌기(도 4 내지 도 7 참조, 이 돌기는 1차적으로 발광소자(LED)에 있어서 3족 질화물 반도체층의 굴절률과 사파이어 기판의 굴절률 차이에 인한 내부 전반사를 해소하기 위한 스캐터(scatter; 광 산란)로 기능하며, 2차적으로 돌기가 ELOG에서 성장 방지막(도 2 및 도 3 참조)처럼 기능하여 막질의 향상을 가져온다.)를 필요로 하지 않지만, 본 개시에 따른 비발광 3족 질화물 반도체 소자 내지 적층체에서는 막질의 향상을 위해 Si 성장 기판(42)임에도 돌기(41)를 채용하고 있다. 또한, 앞서 지적한 바와 같이, 돌기(41)를 채용하더라도 돌기(41)의 상부 내지 상면(41a)과 성장 기판(42)의 바닥면 내지 돌기(41)의 바닥면(42a)으로부터 제1 버퍼층(43)에 결정 결함, 구체적으로 관통 전위(54,55; Threading Dislocations)가 발생하며, 고품위 즉, 107/㎠ 이하의 TDD(Threading Dislocation Density)가 요구되는 경우에는 이에 이르기가 쉽지 않다. 본 개시는 이러한 문제점을 해소하기 위해, Si 성장 기판(42)에 돌기(41)를 채용하는 한편, 제1 버퍼층(43) 위에 성장 방지막(44)을 형성하여 제1 버퍼층(43)에 존재하는 관통 전위(54,55)의 일부를 차단하고, 그 위에 제2 버퍼층(45), 채널층(46), 배리어층(48)을 포함하는 3족 질화물 반도체 적층체를 형성함으로써, 이들의 막질이 107/㎠ 이하의 TDD(Threading Dislocation Density)를 갖도록 한다. 소자에 높은 방열 사양이 요구되는 경우에, 성장 기판(42)은 Si 성장 기판에서 SiC 성장 기판으로 변경될 수 있으며, 따라서 성장 기판(42)으로 Si을 포함하는 성장 기판(Si 성장 기판, SiC 성장 기판)이 사용될 수 있다. 돌기(41)는 도 4 내지 도 7에 제시된 다양한 형태를 가질 수 있으며, 돌기(41)의 상부 내지 상면(41a)에서의 관통 전위(54)를 최소화하기 위해, 종단면이 뾰족한 형상을 가지는 것이 바람직하다. 돌기(41)의 구조와 형상에 따라 돌기(41)를 구성하고 있는 물질은 성장 기판(42)과 동일한 물질(예: Si, SiC)이거나 성장 기판(42)과 다른 물질(예: AlN, AlNO, AlGaN, 또는 GaN)일 수 있다.
도 9는 본 개시에 따른 돌기와 성장 방지막의 배치 관계의 일 예를 나타내는 도면으로서, 성장 기판(42) 또는 성장 기판(42)의 바닥면(42a)에 구비된 돌기(41)를 위에서 본 도면이며, 횡단면이 원형인 원뿔형의 돌기(41)가 대각선 방향으로 일정한 간격으로 두고 배치되어 있고, 돌기(41) 위에 위치하는 성장 방지막(44)이 44a로 표시되어 있으며, 바닥면(42a) 위에 위치하는 성장 방지막(44)이 44b로 표시되어 있다. 성장 방지막(44a)에 의해 관통 전위(54)가 차단되며, 성장 방지막(44b)에 의해 관통 전위(55)의 일부가 차단된다. 성장 방지막(44a)의 크기는 바닥면(42a)에서의 돌기(41)의 횡단면의 크기보다 작은 것이 바람직한데, 지나치게 커지면 제2 버퍼층(45)이 성장할 영역이 지나치게 축소되기 때문이다.
돌기(41)는 0.1~2㎛의 높이, 0.2~3.0㎛의 너비, 0.1~1.0㎛의 간격을 가질 수 있으며, 종단면이 콘(Cone), 스퀘어 피라미드(Square Pyramid), 돔(Dome), 트런케이티드 콘/피라미드(Truncated Cone/ Pyramid) 등의 형상을 가질 수 있다.
제1 버퍼층(43)을 성장하기에 앞서, 성장 기판(42)의 종류(Si, SiC)에 따라 돌기(41) 유무에 무관하게 (도 10 및 도 11에 제시된 예에서 돌기(41)가 먼저 형성되고, 도 12 및 도 13에 제시된 예에서 돌기(41)가 이후에 형성됨) 20nm 전후 두께를 갖는 GaN, AlN, AlNO, 또는 AlGaN 씨드층(미도시; Seed Layer)을 CVD(MOCVD, ALD, MBE) 내지 PVD(Sputter, PLD) 방식으로 성막할 수 있다. 특히 Si 성장 기판(42) 상부에 AlN 씨드층을 CVD 방식을 사용하여 성막할 경우, 알루미늄(Al) 공급원인 TMAl 가스를 질소(N) 공급원인 암모니아(NH3) 가스 공급없이 단독으로 공급하는 프리씨딩(Pre-seeding) 공정을 도입하는 것도 바람직하다. Si 성장 기판(42) 상부에 3족 질화물 반도체로 된 제1 버퍼층(43)을 성장시키기 위해서는 최소 실제 성장 온도가 800℃ 이상의 고온이기 때문에 Si 성장 기판(42) 표면에서 Si 원자 탈착(Atomic Debonding & Desorption)되어 빠져나오게 되며, 또한 고온의 질소 분위기에서 Si 표면에는 Si-N 결합에 의한 미세한 비정질 물질 입자들이 발생하게 되어 고품질 3족 질화물 반도체 박막을 얻는 데 어려움이 있다. 이를 효과적으로 억제하기 위해서 Si 성장 기판(42) 표면에 수 초에서 수십 초까지 알루미늄(Al) 프리씨딩(Pre-seeding) 공정을 도입하면 3족 질화물 반도체 박막을 성장하는 데 유리하다. Si 성장 기판(42) 상부에 씨드층(미도시)을 형성한 후, 연이은 후속 공정에서 제1 버퍼층(43)을 GaN 단층, AlN 단층 또는 다층 박막으로 TMGa, TMAl와 NH3를 소스 가스로, 수소(H2)를 캐리어 가스로 사용하여 실제 성장온도 800~1100℃ 구간에서 각각 상대적으로 높은 압력(예: 250mbar)에서 GaN 내지 Ga-rich AlGaN로 성장하고, 반면에 상대적으로 낮은 압력(예: 50mbar)에서 AlN 내지 Al-rich AlGaN로 성장할 수 있다. 경우에 따라 GaN와 AlN 물질을 합금화시킨 AlGaN층을 제1 버퍼층(43)의 일부로 도입할 수 있다. 즉, 제1 버퍼층(43)은 성장 기판(42) 상부에 GaN, GaN/AlGaN, AlN, AlN/AlGaN, AlN/AlGaN/GaN, 또는 GaN/AlGaN/AlN 등으로 구성될 수 있다.
제1 버퍼층(43)의 두께는 돌기(41)의 높이보다 높아야 하며, 성장 기판(42)과의 격자상수 차이로부터 발생되는 관통 전위를 일차적으로 차폐 감소시키기 위해서는 돌기(41)의 높이와 적어도 동등 또는 두껍게 성장 후, 측면(수평 방향)으로의 성장 속도를 수직 방향으로의 성장 속도보다 크게 하여 성장과 나란히 수직 방향으로 이동하는 관통 전위를 벤딩(Bending, 휘어지게)하게 만드는 것이 매우 중요하다. 돌기(41)의 높이까지 성장하는 조건은 측면으로의 성장 속도보다 수직 방향으로의 성장 속도를 크게하는 것이 바람직하다. 성장 기판(42)에 제1 버퍼층(43)이 성장된 웨이퍼 상태에서 휨(Bowing)이 발생할 수 있으며, 이는 성장 방지막(44)의 정확한 위치결정을 방해할 수 있다. 이러한 휨을 고려하는 하는 경우에, 제1 버퍼층(43)의 두께를 3㎛ 미만으로 제한할 수 있으며, 따라서 돌기(41)의 높이는 제1 버퍼층(43)의 두께 이하로 제한될 수 있다.
성장 방지막(44)은 1nm~1㎛의 두께로 형성될 수 있으며, 제2 버퍼층(45)의 성장을 억제할 수 있다면, 그 두께가 특별히 제한되지 않는다. 성장 방지막(44)의 형상(Shape)과 위치(Position)는 종래 ELOG 내지 유사 3족 질화물 성장 공정(예; Pendeo Epitaxy)에서 SiO2 또는 SiNx와 같은 유전체를 사용한 스트립 마스크(Strip Mask) 형상으로 이들의 위치는 성장 방지막(44a)이 위치하는 돌기(41) 중심과 정렬된 영역과 성장 방지막(44b)이 위치하는 돌기(41) 간의 성장 기판(42)의 바닥면과 정렬된 영역이다. 예를 들어, 돌기(41)는 원형, 3각, 4각 또는 6각 등 다각형(Polygon)의 다양한 디멘젼(Dimension)의 고립(Isolation) 또는 섬(Island) 형상을 갖는다. 돌기(41)와 정렬된 성장 방지막(44a)의 너비와 폭은 돌기(41)의 형상과 디멘젼에 맞춰 우선적으로 결정하되, 최종적으로는 제1 버퍼층(43) 성장 시에 형성된 관통 전위의 위치와 분포를 고려하여 설정하는 것이 바람직하다.
제2 버퍼층(45)은 제1 버퍼층(42)과 마찬가지로, GaN 단층, AlN 단층 또는 다층 박막으로 TMGa, TMAl와 NH3를 소스 가스로 수소(H2)를 캐리어 가스로 사용하여 실제 성장온도 800~1100℃ 구간에서 각각 상대적으로 높은 압력(250mbar)에서 GaN 내지 Ga-rich AlGaN로 성장하고, 반면에 상대적으로 낮은 압력(50mbar)에서 AlN 내지 Al-rich AlGaN으로 성장할 수 있다. 경우에 따라 GaN와 AlN 물질을 합금화시킨 AlGaN층을 제2 버퍼층(45)의 일부로 도입할 수 있다. 즉, 제2 버퍼층(45)은 제1 버퍼층(43)과 성장 방지막(44) 상부에 GaN, GaN/AlGaN, AlN, AlN/AlGaN, AlN/AlGaN/GaN, 또는 GaN/AlGaN/AlN 등으로 구성될 수 있다. 제2 버퍼층(45)의 두께는 기본적으로 성장 방지막(44)의 두께보다 두껍다. 일반적으로 제2 버퍼층(45)는 1-5㎛의 두께를 갖도록 성장할 수 있다. 성장 방지막(44)에 의해 성장 기판(420)에서 발생되는 관통 전위들은 이차적으로 차폐 소멸하고, 성장 방지막(44)이 형성되지 않은 제1 버퍼층(43) 영역에서 관통 전위가 상당히 적은 3족 질화물 반도체가 재성장되어 ELOG 내지 이와 유사한 성장 공정을 통해 제2 버퍼층(45)을 형성한다. 본 개시의 목표인 관통 전위 밀도(TDD)가 107/㎠ 이하를 갖는 3족 질화물 반도체 적층체 내지 3족 질화물 반도체 소자를 제작할 수 있는 기반을 만들 수 있다.
도 10은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 일 예를 나타내는 도면으로서, 먼저 성장 기판(42)을 준비한 다음, 식각 마스크(60)를 형성하고, 성장 기판(42) 자체를 건식 식각 또는 습식 식각을 통해 돌기(41)를 형성한다. 일 예로, Si 성장 기판의 (100), (110), 또는 (111) 표면에 SiO2, SiNx 등으로 식각 마스크(60)를 형성한 다음, KOH 습식 용액과 건식 식각을 결합하면 다양한 형상 및 디멘젼으로 돌기(41)를 형성할 수 있다.
도 11은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면으로서, 도 10에 제시된 방법에 추가하여, 돌기(41)가 구비된 성장 기판(42) 전면을 덮도록 씨드층 내지 씨앗층(70; Seed Layer, AlN, AlNO, Al2O3, 또는 Ga2O3)을 형성한다. 씨드층(70)은 PVD법으로 형성될 수 있으며, CVD법(예: MOCVD법)으로 성장되는 제1 버퍼층(43)의 성장을 도와주는 역할을 한다.
도 12는 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면으로서, 도 11에 제시된 방법과 달리, 성장 기판(42)을 준비한 다음, 돌기 베이스층(71)을 형성한 다음, 그 위에 식각 마스크(60)를 형성한 후, 식각을 통해 돌기 베이스층(71)의 일부를 식각하여 돌기(41)를 형성한다. 따라서 돌기(41)는 성장 기판(42)을 구성하는 물질이 아니라 성장 기판(42)에 성막된 돌기 베이스층(71)을 구성하는 물질로 이루어진다. 이때 성장 기판(42)이 노출되지 않도록 식각함으로써, 제1 버퍼층(43)이 전체적으로 돌기 베이스층(71) 위에서 형성되므로, 양질의 막질을 구현할 수 있는 이점을 가진다. 돌기 베이스층(71)은 씨드층(70; 도 11 참조)과 그 위에 구비되는 3족 질화물 반도체층(예: AlGaN 및 GaN 등)으로 이루어질 수 있으며, 씨드층(70)은 전술한 바와 같이, PVD 또는 CVD 방법으로 200nm 이하의 두께를 갖는 AlN, AlNO, Al2O3, 또는 Ga2O3로 이루질 수 있고, 3족 질화물 반도체층은 CVD 방법으로 3㎛ 이하의 두께를 가지는 AlGaN 및 GaN 등으로 순차적이고 다층으로 이루어진 막으로 구성될 수 있으며, 스트레인 제어층(Strain Control Layer)으로 기능한다. 돌기(41) 형성을 위한 돌기 베이스층(71)의 식각은 씨드층(70)이 노출될 때까지 행해질 수 있다. 일 예로, 성장 기판(42) 상부에 씨드층(70)으로 CVD(MOCVD) 방법으로 150nm 두께의 AlN(경우에 따라 TMAl 가스로 프리씨딩 공정 도입 가능)를 성막하고, 이어서 3족 질화물 반도체층을 두 영역(제1, 제2)으로 구성된 다층으로 성막 구성할 수 있다. 제1 층은 500nm 두께의 AlxGa1-xN로 구성될 수 있으며, 알루미늄(Al) 조성(x)을 80%에서 20%까지 순차적으로 감소시키면서 성막하여 일차적으로 인장 응력(Tensile Stress)을 완화시키는 역할을 하게 한다. 제2 층은 2㎛ 두께의 GaN으로 구성될 수 있다. 이어서, SiO2 또는 SiNx와 같은 물질로 된 식각 마스크(60)를 형성한 후, 건식 식각을 통해 돌기(41)를 형성한다.
도 13은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면으로서, 도 11 및 도 12에 제시된 방법과 달리, 씨드층(70; 도 11 참조)을 형성하되, 식각을 이용하지 않고, 리프트 오프법(Lift-off)을 통해 형성하는 방법이 제시되어 있다. 성장 기판(42)을 준비한 다음, 패터닝된 포토레지스트 막(80; PR)를 형성하고, PVD법을 통해 돌기 베이스층(71; 예: 2㎛ 이하의 두께를 가지는 AlN층, AlNO층, Al2O3층 또는 Ga2O3층, 71a로 표시)의 일부를 형성하고, 포토레지스트 막(80)을 제거하면, 포토레지스트 막(80) 위에 형성된 돌기 베이스층(71a)도 함께 제거되어, 남겨진 돌기 베이스층(71a)이 돌기(41)의 형태로 성장 기판(42)에 남겨지며, 여기에 재차 PVD법을 통해 씨드층(70; 도 11 참조)으로 기능하는 돌기 베이스층(71; 예: 1㎛ 이하의 두께를 가지는 AlN층, AlNO층, Al2O3층 또는 Ga2O3층, 71b로 표시)을 형성하여, 돌기 베이스층(71b)이 성장 기판(42) 전체를 덮도록 하여, 제1 버퍼층(43)의 성장을 돕는다. 돌기 베이스층(71)을 구성하는 층(71a,71b)의 두께는 성장 기판(42)의 스트레스로 인한 웨이퍼 휨을 최소화하도록 설계 고려하여 설정하는 것이 바람직하다. 일 예로, 포토레지스트 막(80) 위에 성막되는 돌기 베이스층(71a)의 두께는 500nm일 수 있으며, 돌기 베이스층(71a)의 두께는 20nm일 수 있다.
도 14는 도 12에 제시된 돌기를 형성하는 방법의 구체 예를 나타내는 도면으로서, 성장 기판(42)에 씨드층(70; 예: 200nm 이하 두께의 AlN), 제1 층(71c; 예: 500nm 두께의 AlxGa1-xN) 및 제2 층(71d; 예: 2㎛ 두께의 GaN)으로 된 돌기 베이스층(71)을 순차로 성막한 다음, 돌기 베이스층(71)으로 이루어진 돌기(41)를 형성하는 공정이 제시되어 있다. 여기서 돌기(41)는 제2 층(71d)만으로 이루어지거나(Case I), 제1층(71c)-제2 층(71d)으로 이루어지거나(Case II), 씨드층(70)-제1층(71c)-제2 층(71d)으로 이루어질 수 있다(Case III).
도 15 내지 도 17은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 설명하는 도면으로서, 도 15에는 성장 기판(42)과, 그 위에 성장된 제1 버퍼층(43)이 도시되어 있다. 성장 기판(42)에는 돌기(41; 도 8 참조)가 형성되어 있지 않으며, 관통 전위(55)는 성장 기판(41)의 바다면(42a) 전체에 걸쳐서 제1 버퍼층(43)을 관통하는 형태로 형성되어 있다. 도 16에는 돌기(41)가 형성된 성장 기판(42)과 그 위에 성장된 제1 버퍼층(43)이 도시되어 있다. 돌기(41)가 형성되지 않은 성장 기판(42)의 바닥면(42a) 영역(A)에는 도 15에서와 마찬가지로 관통 전위(55)가 제1 버퍼층(43)을 관통하는 형태로 형성되어 있으며, 돌기(41)의 상부 내지 상면(41a) 영역(B)에도 관통 전위(54)가 제1 버퍼층(43)을 관통하는 형태로 형성되어 있다. 관통 전위(54)는 상부 내지 상면(41a)으로부터 직접 발생하거나 바닥면(42a)으로부터 성장되는 제1 버퍼층(43)이 돌기(41)의 상부 내지 상면(41a) 즉, 영역(B)에서 합체(Coalescence)되면서 발생할 수 있고, 돌기(41)의 상부 내지 상면(41a)을 뾰족한 형태로 형성함으로써, 상부 내지 상면(41a)으로부터 직접 발생하는 관통 전위(54)를 최소화할 수 있다. 영역(A)과 영역(B) 사이의 영역(C)에는 휘어진 관통 전위(56)가 형성되어 있으며, 관통 전위(56)는 성장 기판(42)의 바닥면(42a)으로부터 성장되는 제1 버퍼층(43)이 돌기(41)와 돌기(41) 사이의 공간(오목부)을 메우는 과정에서 휘어지는 형태로 형성되며, 성장 조건을 적절히 조절하면 대부분이 제1 버퍼층(43)의 상부로 이어지지 않게 되어, 그 위에 형성되는 제2 버퍼층(45; 도 8 참조)에서는 결정 결함으로 고려되지 않게 된다. 한편, 관통 전위가 돌기(41)의 측면(즉, 바닥면(42a)과 상부 내지 상면(41a) 사이의 돌기(41) 영역)에서 발생할 수 있는데, 이는 도 5 내지 도 7에 도시된 바와 같이, 돌기(41)의 측면이 결정면(예를 들어, 사파이어로 된 성장 기판(41)의 경우에, 바닥면(42a)으로 주로 c면을 사용한다.)이 되지 않도록 함으로써 최소화할 수 있다. 즉, 돌기(41)의 측면이 횡단면이 원형이고, 종단면이 직선 또는 위로 볼록한 곡선이 되게 하거나, 돌기(41)의 측면에 러프닝(roughening)을 주는 등의 방식으로 돌기(41)의 측면에서의 제1 버퍼층(43)의 성장을 방해할 수 있다. 따라서, 돌기(41)가 구비된 성장 기판(42)에 제1 버퍼층(43)을 성장시킬 때, 영역(C)을 영역(A) 및 영역(B)에 비해 결정 결함이 적은 영역으로 성장시킬 수 있음을 알 수 있다. 따라서, 도 17에 제시된 예에서는 영역(A)과 영역(B)에 성장 방지막(44)이 구비된 것을 특징으로 하며, 성장 기판(42)을 구성하는 물질은 Si, SiC에 더하여, 사파이어(Al2O3)로 확장될 수 있고, 나아가 HCP 결정 구조를 가지는 Sapphire, AlN, AlGaN, GaN 등으로 확장될 수 있으며, 성장이 이루어지는 면, 즉 바닥면(42a)으로 C면이 사용될 수 있다. 영역(A; 도 16 참조) 위에 위치하는 성장 방지막(44)이 관통 전위(55)를 차단하고, 영역(B; 도 16 참조) 위에 위치하는 성장 방지막(44)이 관통 전위(54)를 차단하며, 영역(C; 도 16 참조)에서 발생한 관통 전위(56)는 휘어져서 대부분 제1 버퍼층(43)을 관통하지 못하므로, 제1 버퍼층(43)의 상면에서 관통 전위는 최소화되고, 따라서 성장 방지막(44)을 통해 노출된 제1 버퍼층(43), 즉 영영(C)에서 해당하는 제1 버퍼층(43)으로부터 성장되는 제2 버퍼층(45)에서의 관통 전위(57,58)는 107/㎠ 이하의 TDD(Threading Dislocation Density)를 갖도록 최소화될 수 있다. 관통 전위(57)는 노출된 제1 버퍼층(43)으로부터 발생하는 관통 전위이며, 노출된 제1 버퍼층(43)이 이미 결정 결함이 최소화된 막질을 가지고, 이로부터 성장되므로 결정 결함의 수가 대폭 감소된다. 관통 전위(58)는 노출된 제1 버퍼층(43)으로부터 성장된 제2 버퍼층(45)이 성장 방지막(44) 위에서 합체(coalescence)되면서 형성되는 결정 결함이며, 성장 방지막(44)에 의해 차단되는 관통 전위(55)에 비해 대폭 감소된 수를 가진다. 돌기(41)는 폭과 높이가 1㎛ 이상인 마이크로 스케일(예: 폭-2.5㎛, 높이-1.6㎛, 돌기간 간격-0.4㎛)을 가질 수 있고, 폭과 높이가 1㎛ 미만인 나노 스케일(예: 폭-500nm 높이-500nm, 돌기간 간격-50nm)을 가질 수도 있다. 돌기(41)의 배치는 스트라이프 형상 또는 도트(dot) 형상일 수 있으며, 도트 형상일 경우에 하나의 돌기(41)를 중심으로 6개의 돌기(41)가 6각형의 꼭지점을 위치하는 배치를 가질 수 있고(돌기(41)의 열(an array of dots)의 관점에서 보면, 이웃한 열에 속하는 돌기(41)가 서로 정렬되지 않고, 지그재그 형태로 배치), 제1 버퍼층(43)이 성장될 수 있는 것을 전제로 성장이 이루어지는 바닥면(42a)이 최소화되는 것이 바람직하다.
성장 방지막(44)은 전술한 바와 같이 SiO2 또는 SiNx와 같은 유전체(두께: 1~1000nm)로 형성하여, 성장 방지막(44) 위에서 제2 버퍼층(45)을 억제하거나, 제2 버퍼층(45)의 성장이 가능한 물질로 구성하되, 제1 버퍼층(43)의 상부를 구성하는 물질(예: GaN)보다는 제2 버퍼층(45)의 성장 속도가 느린 물질(예: AlN, AlNO, AlO)로 구성함(이는 PVD(Sputter, ALD, PLD) 장치로 소정의 두께(예: 1~100nm)로 AlN, AlNO, 또는 AlO를 증착한 후, 패터닝함으로써 형성)으로써, 성장 방지막(44) 위에서 제2 버퍼층(45)의 성장을 지연시키는 형태로 구성할 수 있다. 제2 버퍼층(45)의 성장 속도가 느린 물질(예: AlN, AlNO, AlO)로 된 성장 방지막(44)을 이용하는 경우에, 유전체로 된 성장 방지막(44)을 이용할 때와 마찬가지로, 노출된 제1 버퍼층(44)으로부터 성장되는 제2 버퍼층(45)이 성장 방지막(44) 위로 전개되지만, 성장 방지막(44)에서도 제2 버퍼층(45)의 성장이 이루어지므로(성장 방지막(44)이 제2 버퍼층(45)의 씨드층(Seed Layer)으로 기능), 유전체(SiO2, SiNx) 성장 방지막(44) 위에서 제2 버퍼층(45)이 합체(coalescence)하는 과정에서 생성된 관통 전위의 생성 메커니즘과는 다른 거동을 나타낸다.
도 18은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면으로서, 앞선 예들과 달리, 성장 방지막(44)이 제1 버퍼층(43) 자체에 의해 형성되어 있다. 성장 방지막(44)은 성장 기판(42)에 형성된 돌기(41)와 같은 개념으로 돌기(44c)의 형태로 형성되며, 포토리소그라피 공정 및 식각 공정(플라즈마)을 통해 형성될 수 있다. 제2 버퍼층(45)에서 결정 결함이 감소되는 원리는 앞선 예들과 동일하다. 관통 전위(57)는 돌기(44c)가 형성되지 않은 제1 버퍼층(43) 위에서 제2 버퍼층(45)에 존재하는 관통 전위로서, 이 영역(영역(C; 도 16 참조)에서 제1 버퍼층(43)의 관통 전위(54)는 휘어져서 대부분 제1 버퍼층(43)의 위쪽까지 도달하지 못하므로 이 영역에서 제2 버퍼층(45)은 막질이 좋은 제1 버퍼층(43)으로부터 성장되어 감소된 관통 전위(57)를 가진다. 관통 전위(58)는 돌기(41)에 대응하는 위치에 위치하는 돌기(44c)의 상부 내지 상면(44d)에서 발생하는 관통 전위이며, 관통 전위(59)는 바닥면(42a)에 대응하는 위치에 위치하는 돌기(44c)의 상부 내지 상면(44d)에서 발생하는 관통 전위이며, 제1 버퍼층(43)에 존재하는 관통 전위(55)가 돌기(44c)까지 이어져 있지만, 돌기(44c)의 상부 내지 상면(44d)은 폭이 좁은 평면이거나, 뾰족하여 관통 전위(55)가 제2 버퍼층(45)에서도 존재하기는 어렵다. 관통 전위(58,59)는 일부는 관통 전위(54)와 관통 전위(55)에 의해 발생하고, 일부는 돌기(44c)가 형성되지 않은 제1 버퍼층(43) 위에서 성장되는 제2 버퍼층(45)이 돌기(44c)의 상부 내지 상면(44d)에서 합체(Coalescence)되면서 발생한다. 도 17에 제시된 예와 비교할 때, HCP 결정 구조를 가지는 GaN 또는 AlGaN 단결정(Epitaxy) 위에 상대적으로 쉬운 공정(포토리소그라피 및 식각(플라즈마))으로 돌기(44c)를 형성하고, 동일한 물질(GaN 또는 AlGaN)로 제2 버퍼층을 성장하는 호모에피택시(Homo-epitaxy) 성막 공정이기에 관통 전위 및 그 이외의 결정 결점을 최소화할 수 있는 이점을 가진다. 돌기(44c)는 성장 기판(42)에 구비되는 돌기(44a)와 동일, 유사한 디멘젼을 가질 수 있으며, 폭과 높이가 1㎛ 이상인 마이크로 스케일보다는 폭과 높이가 1㎛ 미만인 나노 스케일(예: 폭-500nm 높이-500nm, 돌기간 간격-50nm)을 가지는 것이 바람직하다.
도 19는 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면으로서, 도 18에 제시된 예와 달리, 성장 방지막(44)을 형성하는 돌기(44c)가 성장 기판(42)의 바닥면(42a)에 대응하는 위치, 즉 영역(A)에 대응하는 위치에서 제1 버퍼층(43)에 형성되어 있다. 영역(A)에 존재하는 관통 전위(55)는 돌기(44c)로 이어져 있지만 돌기(44c)의 상부 내지 상면(44d)은 폭이 좁거나 뾰족하므로, 소멸되거나 제2 버퍼층(45)으로 일부만이 이어져서 관통 전위(59)를 형성한다. 영역(B)에 존재하는 관통 전위(54) 중 일부는 제2 버퍼층(45)으로 이어져서 관통 전위(58a)를 형성하거나 제2 버퍼층(45)이 돌기(44c) 사이의 공간을 메우는 과정에서 휘어진 형태의 관통 전위(58b)가 되어 제2 버퍼층(45) 내에서 소멸한다. 영역(C)에는 관통 전위가 많지 않으므로, 영역(C)으로부터 성장하는 제2 버퍼층(45)에도 결정 결함이 발생의 최소화된다.
도 20은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면으로서, 도 18에 제시된 예와 달리, 성장 방지막(44)을 형성하는 돌기(44c)가 돌기(41)의 상부 내지 상면(41a)에 대응하는 위치, 즉 영역(B)에 대응하는 위치에서 제1 버퍼층(43)에 형성되어 있다. 영역(A)에 존재하는 관통 전위(55) 중 일부는 제2 버퍼층(45)으로 이어져서 관통 전위(59b)로 존재하지만, 일부는 제2 버퍼층(45)이 돌기(44c) 사이의 공간을 메우는 과정에서 휘어진 형태의 관통 전위(59b)가 되어 제2 버퍼층(45) 내에서 소멸한다. 영역(B)에 존재하는 관통 전위(54)는 돌기(44c)로 이어져 있지만 돌기(44c)의 상부 내지 상면(44d)은 폭이 좁거나 뾰족하므로, 소멸되거나 제2 버퍼층(45)으로 일부만이 이어져서 관통 전위(58a)를 형성한다. 영역(C)에는 관통 전위가 많지 않으므로, 영역(C)으로부터 성장하는 제2 버퍼층(45)에도 결정 결함의 발생이 최소화된다.
도 21 내지 도 23은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면으로서, 도 21에는 도 18에 제시된 구성에 더하여, 돌기(44c)가 형성된 제1 버퍼층(43) 위에 AlN, AlNO, 또는 AlO로 된 물질층(45a)이 되어 형성되어 있다. 물질층(45a)은 도 17에 제시된 성장 방지막(44)과 동일한 물질로서 같은 방식(PVD(Sputter, ALD, PLD) 장치로 증착)으로 1~100nm의 두께로 형성될 수 있다. 도 22에는 물질층(45a)이 영역(A)에만 형성되어 있으며, 도 23에는 물질층(45a)이 적어도 돌기(44c)의 일부를 덮도록 형성되어 있다. 도 21 내지 도 23에 제시된 물질층(45a)은 도 19에 제시된 구성 및 도 20에 제시된 구성에도 마찬가지로 적용될 수 있다. 물질층(45a)을 도입함으로써, 성장 기판(42)에서 발생되어 제1 버퍼층(43) 표면에 노출된 관통 전위를 차단 감소시키는 한편, 두 영역(A, B; 도 16 참조)에서 성장되는 제2 버퍼층(45)은 AlN, AlNO, 또는 AlO로 된 물질층(45a)과의 격자 상수 차가 적어 관통 전위 생성을 억제하여 전반적으로 관통 전위 수를 최소화할 수 있게 된다. 도 17에 제시된 예에 물질층(45a)을 도입할 수 있음은 물론이다. 물질층(45a)은 성장 방지막(44) 및 돌기(44c)의 형성 공정에서 노출되는 제1 버퍼층(43)에 발생할 수 있는 손상을 회복하는 기능도 할 수 있다.
도 17 내지 도 23에 제시된 예를 모두 고려할 때, 성장 방지막(44)은 제2 버퍼층(45)의 성장을 방지하거나 느리게 한다는 점에서 성장 억제막(44)이라 칭할 수 있다.
도 24 및 도 25는 본 개시에 따른 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면으로서, 도 14에 제시된 형태의 돌기(41)와 도 21에 제시된 물질층(45a)이 결합된 형태의 예가 제시되어 있다. 도 14에 제시된 예의 관점에서, 성장 기판(42; 예: 사파이어 기판)에 성장 기판(42)을 구성하는 물질(Al2O3)로 된 돌기(41; 도 16 내지 도 23 참조)를 형성한 것이 아니라, 성막을 통해 돌기 베이층(71)을 형성한 다음, 이를 패터닝하여 돌기(41)를 형성한 다음, 그 위에 도 21에 제시된 물질층(45a)을 형성한 것이며, 이때 성장 방지막 내지 성장 억제층(44)은 생략될 수 있으며, 이때 돌기 베이스층(71)이 제1 버퍼층(43)에 대응하게 된다. 도 21에 제시된 예의 관점에서, 성장 기판(42)에 구비되는 돌기(41)를 생략하고, 제1 버퍼층(43)을 형성한 다음, 제1 버퍼층(43)에 성장 억제층(44)으로서 돌기(44c)를 형성하고, 그 위에 물질층(45a)을 형성한 것이다. 그 위에 제2 버퍼층(45)과 비발광 3족 질화물 반도체 적층체 내지 소자(A)를 적층한다. 도 22 및 도 23에 도시된 것과 같은 형태로 물질층(45a)이 부분적으로 형성될 수 있음은 물론이며, 도 23에 제시된 것과 같은 형태로 물질층(45a)을 형성하는 경우에, 물질층(45a)을 제2 버퍼층(45)의 성장 속도를 늦추는 AlN, AlNO, AlO와 같은 Al 함유 물질이 아니라, 돌기(41) 상에서 제2 버퍼층(45)의 성장을 방지하는 물질인 SiO2, SiNx와 같은 유전체 물질로 구성할 수 있음은 물론이다. 이러한 구조를 이용함으로써, 도 21 내지 도 23과 관련하여 설명한 바와 같이, 관통 전위를 줄일 수 있는 한편, 도 25에 도시된 바와 같이, 비발광 3족 질화물 반도체 적층체 내지 소자(A) 측에 지지 기판(S)을 구비한 다음, LLO(Laser Lift-Off)와 같은 공정을 통해 성장 기판(42)을 제거할 때, 성장 기판(42)과 동일한 물질로 된 돌기(41)를 구비한 경우에 비해 쉽게 성장 기판(42)을 비발광 3족 질화물 반도체 적층체 내지 소자(A) 측으로부터 분리할 수 있는 이점을 가진다. 3족 질화물 반도체를 이용한 수직 방향의 전류 흐름을 갖는 비발광 소자를 제작할 때, 사파이어 성장 기판(42)에 단파장 고밀도 레이저 빔(Shorter Wavelength & Higher Optical Flux Laser Beam)을 조사하여 광학적, 열적 및 기계적 손상(Damage)없이 분리 제거하는 공정(LLO 공정)과 후속하는 웨이퍼 본딩 공정을 통해 수직 방향의 전류 흐름을 갖는 비발광 소자(예; 트랜지스터 또는 다이오드) 성능(특히, Breakdown Voltage)과 신뢰성을 개선하는 것이 요구되는데, 사파이어 성장 기판(42)에 성장 기판(42)을 구성하는 물질(Al2O3)로 된 돌기(41)를 갖는 경우에 비발광 3족 질화물 반도체 적층체(A)를 성막한 후에 LLO 공정에서 단파장 고밀도 레이저 빔을 사파이어 성장 기판(42) 후면(Backplane)에 조사 분리할 때, 돌기(41)가 형성된 경계면에서 레이저 빔의 산란이 다량으로 발생하게 되어 사파이어 성장 기판(42)으로부터 비발광 3족 질화물 반도체 적층체(A)를 분리하는데 광 에너지 부족으로 어려움이 발생함과 동시에, 산란된 레이저 빔이 비발광 3족 질화물 반도체 적층체(A)까지 도달하게 되어 예기치 않은 영향(Side Effect)을 미치게 된다. 따라서 사파이어 성장 기판(42)으로부터 비발광 3족 질화물 반도체 적층체(A)를 분리한 다음, 수직방향의 전류 흐름을 갖는 고품위 3족 질화물 반도체 비발광 소자를 제작하기 위해서는 돌기(41)를 제1 버퍼층(43) 상부에 형성하여 관통 전위(Threading Dislocation) 포함 결정 결함을 억제함과 동시에 후속하는 소자 제작 공정에서 손상을 최소화할 수 있게 된다. 돌기 베이스층(71) 내지 제1 버퍼층(43)은 앞선 예들에서와 마찬가지의 조성과 성장 조건으로 형성될 수 있으며, 씨드층을 형성한 다음, 관통 전위 포함 결정 결함(Crystalline Defect) 억제와 스트레스 스트레인을 조절하기 위한 물질층(GaN, AlN, AlGaN, SiNx) 또는 이들로 이루어진 다층 구조(Superlattice)가 도입될 수도 있다.
도 28 내지 도 37은 본 개시에 따라 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 3족 질화물 반도체 적층체 내지 소자로서 도 26 및 도 27에 제시된 것과 같은 수직 구조의 접합형 전계효과 트랜지스터(Vertical Junction Field Effect Transistor)가 예시된다.
먼저, 도 28에 도시된 바와 같이, 성장 기판(81) 위에 버퍼층(82)을 형성한다. 버퍼층(82)의 형성에는 도 8 내지 도 25에 걸쳐서 설명된 방식이 적용될 수 있음은 물론이다. 도 26 및 도 27에 제시된 소자와 비교할 때, GaN 성장 기판이 아니라, 이종 기판(예: Si 기판, Al2O3 기판)이 사용된다는 점에서 차이를 가진다. 버퍼층(82)은 low 107/㎠ 이하의 TDD를 가지는 un-doped GaN(uGaN)으로 이루어지는 것이 바람직하다. 버퍼층(82)의 두께는 결정 결함(관통 전위, Vacancy, Interstitial, Substitutional)을 최소화하는데 목적이 있기 때문에 이를 달성하는데 필요한 두께라면 제한을 두지 않는다. 도 8 내지 도 25에 걸쳐서 설명된 방식과 두께를 우선적으로 적용한다.
다음으로, 도 29에 도시된 바와 같이, 드레인 영역(83)과 드리프트 영역(84)을 형성한다. 드레인 영역(83)은 드레인 전극과 접촉하는 영역으로서, 예를 들어 low 1018/㎤ 이상의 ND(유효 전자 캐리어 밀도)를 가지는 n+ GaN으로 이루어질 수 있으며, n+ (Al)GaN, n++ (Al)GaN, Superlattice(AlGaN/GaN, AlInN/GaN, GaInN/GaN) 등으로도 이루어질 수 있다. 드레인 영역(83)의 두께는 오믹 접촉 전극을 형성하는데 필요한 두께와 도핑 농도가 중요하며, 예를 들어, 1nm ~ 100nm의 두께가 적용될 수 있다.
드리프트 영역(84)은 드레인 영역(83)의 ND보다 낮은 유효 전자 캐리어 밀도를 가지는 것이 일반적이며, 그 두께가 두꺼워짐에 따라 높아질 수 있고, 예를 들어 low 1016/㎤ 이하의 ND, 바람직하게는 2x1014/㎤ ~ 2x016/㎤ 범위의 ND를 가지는 n- GaN으로 이루어질 수 있다. 두께는 3㎛ ~ 20㎛ 범위를 가질 수 있으며, 두껍게 형성할수록 감소되는 결정 결함과 함께 결정성 개선과 외부에서 인가된 전기적 스트레스(Electric Stress)를 분산 완화하여 소자가 파괴되는 임계 전압, 즉 항복 전압(Breakdown/Blocking Voltage)을 획기적으로 개선할 수 있는 것으로 알려져 있다.
다음으로, 도 30에 도시된 바와 같이, 드리프트 영역(84) 위에 식각 마스크(91; 예: PR, 금속 및/또는 산화물(예: SiO2 등))를 형성하고, 식각(예: 건식 식각 및/또는 습식 식각)을 통해 드리프트 영역(84)의 일부를 제거하여 채널(85)을 형성한다. 남은 식각 마스크(91)는 제거한다. 전하(전기적 질량)를 갖는 전자 캐리어의 움직임 통로인 채널(85)의 높이는 100nm ~ 1000nm 범위이고 바람직하게는 500nm 전후이며, 단면 폭은 10nm 이하가 통상적이다. 바람직한 형상은 직사각형인데 정사각형 및 원형도 가능하다.
다음으로, 도 31에 도시된 바와 같이, 게이트 영역(86)을 재성장(Regrowth)을 통해 형성한다. 그리고 소스 전극의 형성을 위해 채널(85) 상측의 게이트 영역(86)을 제거하여 채널(85)을 형성하는 드리프트 영역(84)이 노출되도록 한다. 게이트 영역(86)은 예를 들어, p GaN으로 이루어질 수 있으며, p+ (Al,In)GaN, p++ (Al,In)GaN 등으로도 이루어질 수 있다. 게이트 영역(86)과 드리프트 영역(84)의 도전성이 바뀔 수 있으나, 이종 기판을 이용하는 경우에 일반적이지는 않다. 여기서, n-는 ND ≤ 2x016/㎤, n,p는 2x016/㎤ ≤ ND,NA ≤ 2x018/㎤, n+,p+는 2x018/㎤ ≤ ND,NA ≤ 2x019/㎤, n++,p++는 2x019/㎤ ≤ ND,NA로 정의한다. 통상적으로 박막 단차를 완화하는 평탄화 작업은 액상의 포토레지스터(PR) 물질을 코팅 & 큐어링(Coating & Curing) 다음에 건식(Dry Etch) 공정을 통해 코팅된 PR 물질과 함께 돌기된 게이트 영역(86) 부분을 순차적으로 식각하여 채널(85)의 드리프트 영역(84)이 노출될 때까지 실행한다.
다음으로, 도 32에 도시된 바와 같이, 소스 전극(87)과 게이트 전극(88)을 형성한다. 소스 전극(87)은 드레인 영역(84)과 오믹 접촉하도록 형성되며, 게이트 전극(88)은 게이트 영역(86)과 오믹 또는 쇼키 접촉하도록 형성된다. 소스 전극(87)은 Cr, Ti, Al, V, W, Re, TiN, CrN, Ni, Pt, Au 물질 중에서 적어도 두 층 이상으로 형성될 있으며, 예를 들어, Cr/W/Pt/Au 또는 Ti/Cr/W/Pt/Au와 같이 4층 또는 5층으로 구성될 수 있다. 게이트 전극(88)은 Pd, Ni, Pt, Ru, Rh, Cr, Ti, TiN, NiO, RuO2, Au 물질 중에서 적어도 두 층 이상으로 형성될 수 있으며, 예를 들어, Pd/Ni/Pt/Au 또는 Cr/Ni/Pt/W/Au와 같이 4층 또는 5층으로 구성한다.
다음으로, 도 33에 도시된 바와 같이, 소스 전극(87) 및 게이트 전극(88)이 위치하는 소자의 상면 전체를 덮도록 보호막으로 기능하는 패시베이션 층(89)을 형성한 다음, 임시 기판(92)을 접합층(93)을 이용하여 부착한다. 바람직하게는 임시 기판(92)과 접합층(93) 사이에는 이후 임시 기판(92)을 분리하기 위한 희생층(94)이 구비된다. 접합층(93)은 양측 또는 일측에 구비될 수 있다. 임시 기판(92)은 성장 기판(81)과 동일한 물질을 이용하는 것이 바람직하며, 예를 들어 성장 기판(81)이 사파이어 기판인 경우에 임시 기판(92) 또한 사파이어로 이루어질 수 있다. 이러한 기술의 상세는 국제 공개특허공보 WO2020/175971호 및 WO2021/112648호에 제시되어 있다.
다음으로, 도 34에 도시된 바와 같이, 성장 기판(81)을 제거(예: LLO 공정 후, 성장 기판(81)의 제거 과정에 발생한 잔류물(Residue)과 함께 버퍼층(82)을 제거(예: 건식 식각 및/또는 습식 식각)하여, 드레인 영역(83)을 노출시킨다.
다음으로, 도 35에 도시된 바와 같이, 성장 기판(81)과 버퍼층(82)이 제거되어 노출된 드레인 영역(83)에 오믹 접촉하도록 드레인 전극(95)을 형성한다. 노출된 드레인 영역(83)에는 버퍼층(82)을 제거하는 과정에서 표면 텍스쳐(Surface Texture)가 형성되도록 하여 드레인 전극(95)과의 접합 면적을 넓힐 수 있으며, 활성 가스 플라즈마 처리(Plasma Treatment)를 하는 것도 가능하다. 드레인 전극(95)은 노출된 드레인 영역(83) 전체에 걸쳐 형성된다. 드레인 전극(95) 물질은 소스 전극(87)과 같거나 유사하게 형성될 수 있으며, Cr, Ti, Al, V, W, Re, TiN, CrN, Ni, Pt, Au 물질 중에서 적어도 두 층 이상으로 형성될 수 있고, 예를 들어, Cr/W/Pt/Au 또는 Ti/Cr/W/Pt/Au와 같이 4층 또는 5층으로 구성될 수 있다.
다음으로, 도 36에 도시된 바와 같이, 접합층(96)을 통해 지지 기판(97)을 드레인 전극(95)에 부착한다. 접합층(96)은 양측 또는 일측에 구비될 수 있다. 지지 기판(97)은 세라믹 물질(예: Sapphire, AlN, Si), CMC(Cu/Mo/Cu, Cu/MoCu/Cu), CIC(Cu/Invar/Cu) 등의 Composite 등으로 이루어질 수 있고, 임시 기판(92)과 열팽창 계수의 차이가 ±5ppm 미만인 물질이 바람직하며, 예를 들어, 임시 기판(92)이 사파이어 기판인 경우에 사파이어로 이루어질 수 있다. 그러나, 지지 기판(97)이 절연성 물질인 경우에, 수직 구조의 JFET을 구현할 수 없으므로, 지지 기판(97)에 열적 및 전기적 통로를 마련하는 것이 필요하며, 이에 대해서는 후술한다. 웨이퍼 본딩법을 이용하여 지지 기판(97)을 형성하는 것 이외에, 고속 PVD 증착기를 이용한 고방열 전기전도성 금속성 물질(예:Cu, MoCu)을 후막으로 성막하거나 도금을 이용하는 것이 가능하다. 다음으로, 희생층(94)에 레이저를 조사하여 임시 기판(92)을 분리하고, 접합층(93)을 제거하여, 패시베이션 층(89)을 노출시킨다.
다음으로, 도 37에 도시된 바와 같이, 패시베이션 층(89)에 개구(98)를 형성하고, 본딩용 소스 전극(99S)과 본딩용 게이트 전극(99G)을 증착을 통해 형성한다. 필요에 따라, 지지 기판(97)에 본딩용 드레인 전극(99D)을 증착을 통해 형성한다. 지지 기판(97)에 본딩용 전극(99D)을 형성하는 과정에 앞서, 지지 기판(97)의 두께를 연마 등의 방법을 통해 감소시키는 공정이 추가될 수 있으며, 이러한 공정들을 통해 본 개시에 따른 비발광 3족 질화물 적층체 내지 소자의 일 예로서 수직 구조의 JFET가 완성될 수 있다.
도 38 내지 도 40은 도 37에 제시된 적층체에 사용되는 지지 기판의 일 예를 설명하는 도면으로서, 도 38에 도시된 바와 같이, 지지 기판(97; 예: 사파이어, AlN, Si 기판)은 그 상면에 다수의 트렌치 내지 비아(97T)를 구비하며, 트렌치 내지 비아(97T)는 도전성 물질(97C)로 메워져 있다. 도전성 물질(97C)은 지지 기판(97)이 절연성 물질로 이루어지는 경우에 열적 및 전기적 통로로 역할하며, 도전성 물질로 이루어지는 경우에도 더 향상된 열적 및/또는 전기적 통로로 역할할 수 있다. 접합층 내지 지지 기판 상부층(96)은 별도로 형성되거나, 도전성 물질(97C)을 형성하는 과정의 일부로서 형성될 수 있다. 트렌치 내지 비아(97T)를 형성하고, 이를 도전성 물질(97C)로 메우는 다양한 방법(도금, 와이어 본딩, 압입, 인서트 등)이 국제 특허공개공보 WO2020/262957호 및 WO2018/106070호에 제시되어 있다. 도 39는 도 37에서 제시된 것과 같이 지지 기판(97)이 연마되어 후면을 통해 도전성 물질(97C)이 노출된 상태를 보여준다. 이를 통해 도전성 물질(97C)이 지지 기판(97)에서 열적 및 전기적 통로로 역할 수 있게 된다. 도 40은 도 37에서 제시된 것과 같이 노출된 도전성 물질(97C)에 본딩용 드레인 전극(99D)을 형성한 상태를 보여준다.
도 42 내지 도 46은 도 41에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 일 예를 나타내는 도면으로서, 먼저, 도 42에 도시된 바와 같이, 성장 기판(42; 예: 사파이어 기판, Si 기판)에, 씨앗층(423; 예: AlN), 버퍼층(435), 채널층(46; 예: 2㎛ 두께의 GaN) 및 배리어층(49; 예: 20nm 이내의 AlGaN)을 순차로 형성한다. 도 8에 도시된 바와 같이, 인터레이어(48)와 캡층(50)이 구비될 수 있음은 물론이며, 도 41에 도시된 바와 같이, 3족 질화물층(26; 예: 20nm 이내의 p형 GaN)이 구비될 수 있음도 물론이다. 여기서, HEMT가 예시되었지만, 비발광 3족 질화물 소자로 확장될 수 있음은 물론이다. 바람직하게는, 도 8 내지 도 25에 걸쳐서 설명된 방식을 적용하여 버퍼층(435)을 형성할 수 있다. 다음으로, 버퍼층(435)이 노출되도록 배리어층(49)과 채널층(46)을 메사 식각(MESA Etching)하고, 이어서 배리어층(49) 상면에 소스 전극(51)과 드레인 전극(53)을 형성한다. 여기서, 소스 전극(51)과 드레인 전극(53)은 공기에 노출된 버퍼층(435) 또는 채널층(46) 상면에 직접 형성하는 것도 가능하다(미도시).
다음으로, 도 43에 도시된 바와 같이, 게이트 전극(52)을 형성하고, 소자의 상면 전체를 덮도록 보호막으로 기능하는 절연층 내지 패시베이션 층(61)을 형성한다. 필요에 따라, 패시베이션 층(61)에 필요한 개구를 형성하여 필드 플레이트(51F)를 형성하는 공정 등을 행한다. 도 42에서, 소스 전극(51)에 필드 플레이트(51F)가 형성되어 있지만, 도 41에 도시된 바와 같이, 게이트 전극(52)에도 필드 플레이트(26)가 구비될 수 있으며, 드레인 전극(53)에도 구비될 수 있음은 물론이다. 전극(51,52,53)을 형성하는 순서가 변경될 수 있음은 물론이다.
다음으로, 도 44에 도시된 바와 같이, 도 33에서 설명된 것과 유사하게, 희생층(94)을 구비하는 임시 기판(92)을 접착층(93)을 통해 3족 질화물 반도체 적층체에 부착한다. 이때, 패시페이션 층(61)이 도 33의 패시베이션 층(89)과 동일하게 기능한다. 접착층(93)로 SOG, BCB, FOx와 같은 유기 접착제(Adhesive)가 사용될 ㅅ 있으며, 임시 기판(92)을 비발광 3족 질화물 소자용 적층체에 접합한 후, 250℃ 이상의 고온에서 후속 공정이 필요할 경우에 접착층(93)으로 금속(Sn, In, Zn, Au, Ag, Cu, Pd, Ni)을 포함한 물질이 바람직한데, 이러한 경우에는 게이트 전극(52) 및/또는 필드 플레이트(51F) 형성 공정을 지지 기판(97,97a)을 접합한 다음에 실행한다.
다음으로, 도 45에 도시된 바와 같이, 도 34에 도시된 것과 마찬가지로, 성장 기판(42)을 제거(예: 사파이어 기판의 경우는 LLO 공정, Si 기판의 경우는 CLO 공정)하고, 성장 기판(42)의 제거 과정에 발생한 잔류물과 함께 버퍼층(435)의 일부를 제거(예: 건식 식각 및/또는 습식 식각)하여 버퍼층(435; 예: undoped GaN(uGaN))을 노출시킨다. 바람직하게는, N극성 uGaN 일부 표면이 노출될 때까지 건식 식각하고, 접착력 강화를 위해 표면 텍스쳐링(Surface Texturing)을 통해 거친 표면 또는 표면 텍스쳐(435a)를 형성한다. 활성 가스 플라즈마 처리(Plasma Treatment)를 하는 것도 가능하다. 이어서, 절연파괴 방지와 고방열능을 강화하기 위해, 전기절연성 세라믹층과 금속층으로 구성된 다층 박막(62)을 형성한다. 다층 박막(62)은 버퍼층(435)에 최소 (세라믹/금속)을 1쌍(pair) 구성하되, 반복적으로 n쌍(pair) 진행하여 스트레스를 완충하는 기능을 할 수 있다. 전기절연성 세라믹층은 예를 들어, AlN, BN, Diamond, SiNx, SiO2로 이루어질 수 있으며, 금속층은 원자충진율과 열전도율이 우수한 Pt, W, Ru, Rh, Mo, Cu, Cr, TiW, MoW, CuW 등으로 이루어질 수 있다. 구체적으로, N극성 GaN(버퍼층)/AlN/Pt, N극성 GaN(버퍼층)/AlN/TiW, N극성 GaN(버퍼층)/SiNx/Pt 등으로 이루어질 수 있다. 이어서, 다층 박막(62)에, 도 36에서와 마찬가지로, 접합층(96)을 통해 지지 기판(97,97a)을 부착한다. 접합층(96)은 양측 또는 일측에 구비될 수 있다. 지지 기판(97,97a)은 세라믹 물질(예: Sapphire, AlN, Si), CMC(Cu/Mo/Cu, Cu/MoCu/Cu), Cu/MoCu/Cu, CIC(Cu/Invar/Cu) 등의 Composite 등으로 이루어질 수 있고, 임시 기판(92)과 열팽창 계수의 차이가 ±5ppm 미만인 물질이 바람직하며, 예를 들어, 임시 기판(92)이 사파이어 기판인 경우에 사파이어로 이루어질 수 있다. 웨이퍼 본딩법을 이용하여 지지 기판(97)을 형성하는 것 이외에, 고속 PVD 증착기를 이용한 고방열 전기전도성 금속성 물질(예:Cu, MoCu)을 후막으로 성막하거나 도금을 이용하여 지지 기판(97a)을 형성하는 것도 가능하다.
다음으로, 도 46에 도시된 바와 같이, 도 36에 도시된 것과 마찬가지로, 임시 기판(92)을 제거(예: 사파이어 기판의 경우에 LLO 공정, Si 기판의 경우에 CLO 공정)한다. 이어서, 접착층(93)을 제거하여, 소자를 완성한다. 지지 기판(97)이 절연성 기판(예: 사파이어 기판, AlN 기판, Si 기판)으로 이루어지는 경우에, 도 37 내지 도 40에 도시된 것과 마찬가지로, 열적 통로가 마련된 지지 기판(97)을 이용하고, 두께를 폴리싱을 통해 감소시킨 다음, 여기에 본딩 패드(63)을 형성하여, 소자를 완성한다.
도 47은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 도 46에 제시된 적층체 내지 소자와 달리, 성장 기판(42)이 완전히 제거되지 않고 일부가 남겨진 형태를 가진다는 점에서 차이를 가진다. 도 43에 제시된 공정까지를 거친 다음, 임시 기판(92)을 접합층(93)을 이용하여 부착한 후, 성장 기판(42)을 완전히 제거하는 것이 아니라, 적절한 방법(예: Mechanical Polishing, 초정밀 CMP)을 통해 성장 기판(42)의 두께를 감소시킨다. 성장 기판(42)을 이루는 물질인 사파이어 또는 Si의 방열 특성이 좋지 않으므로, 이후 공정에 필요한 최소한의 두께(예: 10㎛ 전후)로 성장 기판(42)의 두께를 감소시킨다. 다음으로, 도 45에 도시된 것과 마찬가지로, 두께가 감소된 성장 기판(42)에 접합층(96)을 이용하여 지지 기판(97)을 부착한다. 바람직하게는 지지 기판(97)은 도 38 내지 도 40에 제시된 방법으로 만들어질 수 있다. 다음으로, 도 46에 제시된 것과 마찬가지로, 폴리싱을 통해 지지 기판(97)의 두께를 감소시켜 도전성 물질(97C; 도 38 참조)을 지지 기판(97)의 하면으로 노출시켜 효과적으로 열적 통로로 기능하게 한다. 이어서, 임시 기판(92)을 제거한다. 필요에 따라 도 46에서와 마찬가지로 희생층(94)을 구비할 수 있음은 물론이다. 공정에 따라, 도 46과 같이 임시 기판(92)을 먼저 제거하는 것도 가능하다.
도 48은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 도 47에 제시된 적층체 내지 소자와 달리, 지지 기판(97)이 세라믹 물질(예: Sapphire, AlN, Si, Diamond), CMC(Cu/Mo/Cu, Cu/MoCu/Cu), Cu/MoCu/Cu, CIC(Cu/Invar/Cu) 등의 Laminated Composite 등으로 이루어져 웨이퍼 본딩된다는 점에서 차이를 가진다. 바람직하게는, 임시 기판(92)과 열팽창 계수의 차이가 ±5ppm 미만인 물질을 사용한다.
도 49는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 도 47 및 도48에 제시된 적층체 내지 소자와 달리, 지지 기판(97a)이 고속 PVD 증착기를 이용한 고방열 전기전도성 금속성 물질(예:Cu, MoCu)을 이용하여 후막으로 성막되거나 도금(예: Cu)을 이용하여 후막으로 형성된다는 점에서 차이를 가진다.
도 50은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 도 47 내지 도 49에 제시된 적층체 내지 소자와 달리, 두께가 감소된 성장 기판(42)에 트렌치 내지 비아(42T)를 형성(예: 레이저 드릴링)하고, 여기에 지지 기판(97b)을 형성한 점에서 차이를 가진다. 트렌치 내지 비아(42T)는 도전성 물질(97C)로 메워진다. 전술한 바와 같이, 도전성 물질(97C)로 트렌치 내지 비아(42T)을 메우는 공정은 도금, 와이어 본딩, 압입, 인서트 등의 방법(예: 구리 도금, 구리 증착, 와이어본딩&스티치, Au 스터드 본딩&코닝)으로 형성될 있으며, 국제 특허공개공보 WO2020/262957호 및 WO2018/106070호에 자세히 제시되어 있다. 도 50에 제시된 예에서 지지 기판(72b)은 연속적 또는 불연속으로 형성될 수 있으며, 불연속으로 형성된 경우(예: 와이어본딩&스티치, Au 스터드 본딩&코이닝의 경우)에, 추가의 도금 또는 증착을 통해 연속적인 형태의 지지 기판(72b)으로 형성하는 것이 가능하다.
도 51은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 도 50에 제시된 적층체 내지 소자와 달리, 트렌치 내지 비아(42T)가 질화물층인 버퍼층(423)에까지 이어져 있다는 점에서 차이를 가진다. 이러한 트렌치 내지 비아(42T)는 성장 기판(42)의 두께를 20~30㎛ 정도로 감소시킨 다음 건식 식각을 통해 형성할 수 있다. 버퍼층(423)이 노출되지 않게 형성할 수 있음은 물론이다. 도전성 물질(97C) 즉, 열적 통로가 성장 기판(42)을 지나 질화물층인 버퍼층(423)에까지 이어지게 함으로써, 열적 특성을 개선하는 이점을 가진다. 그러나 트렌치 내지 비아(42T)가 깊게 형성되는 경우에, 도금 또는 증착을 통해 도전성 물질(97C)을 형성하는 것이 쉽지 않으며, 이를 해결하기 위해 와이어본딩&스티치 및 Au 스터드 본딩&코이닝 등이 유용하게 사용될 수 있다. 도 50 및 도 51에 제시된 구성에 도 47 내지 도 49에 제시된 방법의 하나가 추가될 수 있음은 물론이다. 도 46에 제시된 것과 같이 성장 기판(42)을 완전히 제거하는 경우에 방열능을 향상하는 이점을 갖지만, 성장 기판(42) 제거 및 고방열 지지 기판을 형성하는 공정 중에 열-기계적 충격 또는 물질 확산으로 인해서 소자의 장기 신뢰성에 악영향을 미칠 수 있으므로, 10㎛ 전후로 두께가 감소된 성장 기판(42)을 이용함으로써, 방능열을 크게 해치지 않으면서 소자의 장기 신뢰성을 보장할 수 있다. 한편, 20~30㎛ 전후로 두께가 감소된 성장 기판(42)을 이용하여 소자의 장기 신뢰성을 더 보장하는 한편, 트렌치 내지 비아(42T)를 형성하여 도전성 물질(97C)을 통해 열적 통로를 형성함으로써 방열능 또한 향상시키는 것이 가능해진다.
도 52 및 도 53은 본 개시에 따라 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 도 26 및 도 27에 제시된 것과 같은 수직 구조의 접합형 전계효과 트랜지스터(Vertical Junction Field Effect Transistor)를 제조하는 방법을 예시하며, 전체적으로 도 28 내지 도 37에 제시된 방법과 동일하지만, 도 30에 제시된 방법으로부터 도 32에 제시된 형태에 이르는 과정에서 차이를 가진다.
도 30 및 도 31에 도시된 바와 같이, 드리프트 영역(84)의 일부를 제거하여 채녈(85)을 형성하고, 게이트 영역(86)을 재성장(Regrowth)을 통해 형성해야 하는 데, 이 때 게이트 영역(86; 예: p형 GaN)은 드리프트 영역(84; 예: n형 GaN)의 c면(c-face)인 바닥면(G; 도 52 참조)과 m면(m-face) 또는 a면(a-face)인 채널(85)의 측면(H; 드리프트 영역(84)이 식각을 통해 노출된 면에 해당)이라는 두 개의 접촉면에서 형성하게 되는데, 이 두개의 접촉면이 소자 구동시에 누설 전류(Leakage Current)를 발생하는 영역이 된다.
이를 방지하기 위해, 먼저 도 52에 제시된 바와 같이, 도 30에 제시된 과정을 거쳐 성장 기판(81) 위에 버퍼층(82), 드레인 영역(83), 드리프트 영역(84) 및 채널(85)을 형성한 다음, 게이트 영역(86)을 바로 재성장하지 않고, 개재층(84T; Interlayer)을 도입한다. 전술한 바와 같이, 게이트 영역(86)은 p GaN으로 이루어질 수 있으며, p+ (Al,In)GaN, p++ (Al,In)GaN 등으로도 이루어질 수 있다. 개재층(84T)은 드리프트 영역(84)과 동일한 방법(예: MOCVD)으로 도핑되지 않은 (Al,In)GaN 또는 n형 (Al,In)GaN으로 형성되거나 AlN로 형성될 수 있으며, 또한 스퍼터링을 이용한 AlN, AlNO로 형성될 수 있다. 또한 (Ala,Inb)GacN/(Alx,Iny)GazN와 같이 두층 이상으로 구성된 다층으로, 또는 널리 공지된 초격자(Superlattice) 구조로 형성될 수 있다. 다층 및 초겨작 구조에 n형 도판트(Si, Ge)를 주입할 수 있음은 물론이다. 드리프트 영역(84)과 게이트 영역(86) 사이에 개재층(84T)을 도입하는 구조는 n-/i/p++ 다이오드 구조(Diode Structure)와 동일 유사하게 설계되어 접촉면인 바닥면(G)과 측면(H)에서 각각 수직방향으로 또는 수평방향으로 공핍층(Depletion Layer) 역할을 하도록 하여 정류 기능(Rectifying Function)을 한다. 따라서 "i" 역할과 동일한 개재층(84T)의 두께는 정류 기능을 강화할 수 있는 두께이면 한정하지 않는다. 우선적으로 50nm 이하가 바람직하며, 이러한 기능의 개재층(84T)을 도입함으로써, 누설 전류를 줄일 수 있게 된다. n- 반도체인 드리프트 영역(84)을 식각 공정(Etching Process)을 통해 일부 제거한 다음, p++ 반도체인 게이트 영역(86)을 재성장해서 n-/p++ 다이오드 구조를 통해 정류 기능을 완성하면 가장 이상적이겠지만, n- 반도체인 드리프트 영역(84)의 일부를 식각하고 연속적으로 p++ 반도체인 게이트 영역(86)을 재성장하면 드리프트 영역(84)이 표면 손상(Surface Damage)으로 인해서 누설 전류가 발생할 수 있는 가능성이 높아진다. 이를 개선하기 위해서 개재층(84T)을 도입하는 것이 바람직하다. 개재층(84T)이 채널(85)의 상부를 덮지 않는 형태로 도시되었지만, 개재층(84T)이 채널(85)의 상부에도 형성될 수 있음은 물론이다.
다음으로, 도 31에 제시된 것과 마찬가지로 게이트 영역(86)을 형성한다. 게이트 영역(86)이 채널(85)의 상부를 덮는 형태로 형성될 수 있음은 물론이다.
다음으로, 도 53에 도시된 바와 같이, 도 31에 제시된 것과 마찬가지로 채널(85)과 게이트 영역(86)의 단차를 완화하는 평탄화 작업을 행한다. 이 때, 채널(85)의 상부(85A)를 개재층(84T)이 제거되어 측면이 노출된 형태로 남겨둘 수 있다. 상부(85A)가 남겨진 경우에 드리프트 영역(84)의 두께가 증가되는 측면이 있기에 전기장 분산으로 인해 항복 전압(Breakdown Voltage)을 강화할 수 있을 것으로 기대되며, 한편 구동시에 전기 저항 상승으로 인해 에너지 소모(Energy Loss)가 더 많아질 수 있으므로, 이러한 요소들을 감안하여 설계되어야 한다.
이어서, 도 32에 제시된 것과 마찬가지로 소스 전극(87)과 게이트 전극(88)을 형성한다.
다시, 도 8 내지 도 23으로 돌아가서 성장 방지막(44)을 형성하는 과정에 있어서, 성장 방지막(44)을 돌기(41)의 상부에 정렬(정렬의 일 예가 도 9에 제시되어 있음)하는 것이 쉽지 만은 않다. 특히, 통상적으로 돌기(41)의 상부에 정렬하기 위해서는 포토리쏘그라피 공정을 이용하여 얼라인된 패턴(Aligned Pattern) 공정을 하는데, 이러한 공정은 복잡해서 결함 저감효과 감소 및 공정 비용이 많이 상승하는 단점이 있다.
도 54 및 도 55는 본 개시에 따른 돌기와 성장 방지막의 배치 관계의 또 다른 예를 나타내는 도면으로서, 이해를 돕기 위해, 도 54에 도시된 바와 같이, 1차원적으로 나타내면(종단면도를 기준으로 설명하면), 성장 방지막(44)이 돌기(41)와 정렬되지 않는 경우에, 성장 방지막(44)을 통해 돌기(41)의 상부 내지 상면(41a)에 위치하는 결함(Defecsts; Threading Dislocations)을 감소시키는 효과가 없을 수도 있다.
즉, 도 54의 상단에 도시된 바와 같이, 성장 방지막(44)과 돌기(41)가 정확히 정렬된 경우에, 돌기(41)의 상부 내지 상면(41a)에 위치하는 관통 전위(54)와 성장 기판(42)의 바닥면 내지 돌기(41)의 바닥면(42a)에 위치하는 관통 전위(55)가 성장 방지막(44), 구체적으로 성장 방지막(44a)과 성장 방지막(45b)에 의해 차단될 수 있다.
도 54의 중단에는 성장 방지막(44)이 돌기(41)와 약간 어긋난 상태로 제시되어 있으며, 여전히 성장 방지막(44a,44b)에 의해 관통 전위(54,55)가 차단되어 있다.
도 54의 하단에는 성장 방지막(44)이 돌기(41)와 완전히 어긋난 상태로 제시되어 있으며, 이 경우에 성장 방지막(44a,44b)은 관통 전위(54,55)를 차단하는 기능하지 못하며, 단순히 그 위에 성장되는 제2 버퍼층(45; 도 8 참조)의 ELOG(Epitaxially Lateral Overgrowth)를 가능케 하여 일정 정도 막질의 개선을 가져오는 역할을 한다.
도 55에서, 돌기(41)의 폭(돌기(41)의 바닥면(42a)에서 폭)보다 긴 성장 방지막(44(44a)을 도입하였다. 도 55의 상단에는 성장 방지막(44a)이 돌기(41)와 정렬되어 있고, 관통 전위(54)가 이후의 성장 과정에서 성장 방지막(44a)에 의해 차단되어 막질이 개선된다. 도 55의 중단에는 성장 방지막(44a)이 돌기(41)와 약간 어긋난 상태로 제시되어 있으며, 여전히 성장 방지막(44a)에 의해 관통 전위(54)가 차단되어 있다. 도 54의 하단에는 성장 방지막(44a)이 돌기(41)로부터 최대 한도로 어긋난 상태가 제시되어 있으며, 성장 방지막(44a)이 관통 전위(54)를 차단하지는 못하지만, 관통 전위(55)를 차단하는 형태가 되어, 즉 성장 방지막(44b)으로 기능하여, 관통 전위(55)가 이후의 성장 과정에서 성장 방지막(44b)에 의해 차단되어 막질이 개선된다.
정리하면, 특정 스케일의 성장 방지막(44)을 설계함으로써, 돌기(41)와의 정렬 여부와 관계없이 성장 방지막(44)이 제1 버퍼층(43)에 존재하는 관통 전위(54,54)의 적어도 일부를 차단할 수 있음을 알 수 있다.
도 54 및 도 55에서 돌기(41)의 폭과 돌기(41) 간의 간격이 동일한 경우에 대해 예시하였지만, 돌기(41)의 폭이 돌기(41) 간의 간격보다 큰 경우에는 성장 방지막(44)의 길이를 돌기(41)의 폭보다 같거나 크게 함으로써 돌기(41)와의 정렬 여부에 관계없이 관통 전위(54,54)의 일부를 차단할 수 있으며, 돌기(41)의 폭이 돌기(41) 간의 간격보다 작은 경우에는 성장 방지막(44)의 길이를 돌기(41) 간의 간격보다 같거나 크게 함으로써 돌기(41)와의 정렬 여부에 관계없이 관통 전위(54,54)의 일부를 차단할 수 있게 된다. 즉, 성장 기판(42) 상의 돌기(41)의 크기 및 배치를 고려하여 성장 방지막(44)을 잘 설계하면 돌기(41)와의 정렬 여부에 관계없이 관통 전위(54,54)를 원하는 수준으로 차단할 수 있음을 알 수 있다. 성장 방지막(44)을 무한정 크게 하는 것을 고려할 수 있지만, 성장 방지막(44) 크기의 상한은 제2 버퍼층(44)의 성장 영역을 고려하여 제한되어야 한다.
이상에서, 이해를 돕기 위해, 성장 방지막(44)의 크기와 배치를 1차원적으로(종단면도를 기준으로) 설명하였지만, 실제 성장 방지막(44)은 도 9에 도시된 바와 같이 2차원적으로(평면도를 기준으로) 설명되어야 하며(x축 방향과 y축 방향의 어긋남 모두를 고려해야 함), 따라서 앞서 언급되었던 길이의 개념은 면적의 개념으로 설명될 수 있다. 즉, 돌기(41) 상에 위치하는 성장 방지막(44a)의 길이를 돌기(41)의 폭보다 같거나 크게 하는 경우는 돌기(41) 상에 위치하는 성장 방지막(44a)의 면적을 돌기(41)의 면적(돌기(41)의 바닥면(42a)에서의 면적)보다 같거나 크게 하는 경우로 대체된다. 성장 기판(42)의 바닥면(42a) 상에 위치하는 성장 방지막(44b)의 길이를 돌기(41) 간의 간격보다 같거나 크게 하는 경우는 성장 방지막(44b)의 면적을 돌기(41) 간의 간격을 지름으로 하는 원의 면적(원이외의 다른 모양을 고려할 수 있음)보다 크게 하는 경우로 대체될 수 있다. 이렇게 면적이 설정된 성장 방지막(44a,44b) 간의 간격(즉, 성장 방지막(44a,44b)의 면적의 상한 및 모양)은 전술한 바와 같이, 제2 버퍼층(44)의 성장 영역의 확보라는 관점에서 결정될 수 있다. 일반적으로, 폭이 1㎛ 이상인 마이크로 스케일의 돌기(41)의 경우에 1~2.5㎛의 폭과 0.4㎛ 이하의 간격을 가지며, 폭이 1㎛ 미만인 나노 스케일의 돌기(41)의 경우에 500nm 이하의 폭과 50nm 이하의 간격을 가지므로, 돌기(41)의 폭과 모양에 맞추어 성장 방지막(44a)의 면적을 설계하면 된다. 면적 대신에 가로 너비 및 세로 너비의 관점에서 성장 방지막의 크기를 정의할 수 있는데, 가로 너비 및 세로 너비 중의 하나를 돌기의 크기 및/또는 간격보다 같거나 크게 할 수 있으며, 바람직하게는 가로 너비 및 세로 너비 모두를 돌기의 크기 및/또는 간격보다 같거나 크게 할 수 있다.
관점을 달리하여, 관통 전위 밀도(Threading Dislocation Density; TDD)의 관점에서 이 문제를 바라보면, 목표로 하는 TDD가 107/㎠이하이므로, 예를 들어, 제1 버퍼층(43) 성장 이후의 TDD를 108/㎠이라고 가정해 보면(실제로는 이보다 더 높을 것이다.), TDD 108/㎠이 의미하는 것은 (가로*세로) 1cm*1cm(=107nm*107nm)인 면적 내에 108개, 즉 100,000,000개의 관통 전위(54,55)가 있다는 것이며, 통계적인 관점에서 (가로*세로) 103nm*103nm(1㎛*1㎛)의 면적 내에 1개의 관통 전위(54,55)가 있다고 볼 수 있을 것이다. 즉, 제1 버퍼층(43)의 TDD가 108/㎠인 경우에, 관통 전위(54,55)가 균일하게 분포되었다고 가정하면, (가로*세로) 103nm*103nm(1㎛*1㎛)의 면적(이를, 단위 면적이라 한다.) 내에 1개의 관통 전위(54,55)가 존재하게 된다. 제1 버퍼층(43)의 TDD가 109/㎠인 경우에, 가로*세로 316nm*316nm(0.316㎛*0.316㎛)의 단위 면적마다 1개의 관통 전위(54,55)가 존재하게 하는 것으로 이해할 수 있다. 따라서 제1 버퍼층(43)의 TDD가 109/㎠ 이상이라면 폭 또는 직경이 0.3㎛의 패턴(원, 육각형, 마름모, 사각형, 스트라이프 등)을 형성함으로써, 돌기(41)와 성장 방지막(44)의 정렬없이 관통 전위(54,55)를 원하는 수준 이하로 줄일 수 있음을 알 수 있다.
도 56은 제1 버퍼층에 형성된 결정 결함을 보여주는 이미지(Monochromatic CL image)의 일 예로서, 검은색 점들이 관통 전위(구체적으로, 나사형 관통 전위(Screw-type TD))를 나타내고, 검은색 점들을 연결하는 선형태의 결정 결함은 나사형 관통 전위가 섞여 있는 혼합형 관통 전위(Mixed TD, 즉 칼날형 관통 전위(Edge-type TD)와 나사형 관통 전위가 결합된 형태의 관통 전위)를 나타낸다. 돌기(41; 도 54 참조)의 상부 내지 상면에서 형성되는 관통 전위(54)가 검은색 점들의 나사형 관통 전위에 대응한다. 참고로, 성장 기판(42)의 바닥면(42a; 도 55 참조)으로부터는 생성되는 관통 전위는 칼날형 관통 전위가 다수를 이루며, CL 이미지 상에서 독립적, 즉 점 형상으로 보이지 않고 연결된 형상으로 보이는 이유는 성장 기판(42)에서 발생한 관통 전위가 비스듬한 각도를 갖고 휘어지면서(Slanted Bending) 이웃에 존재하는 또다른 관통 전위와 상호 작용(Interaction)하여 성장 방향으로 이어진 형상을 보인다. 따라서, 제1 버퍼층(43; 도 54 참조)을 형성한 다음, 제1 버퍼층(43) 상의 관통 전위의 밀도 내지 평균 거리(예: 나사형 관통 전위의 평균 거리를 감안하여 성장 방지막(44)의 크기(가로 너비 및 세로 너비)를 결정하는 것이 가능해진다. 바람직하게는 성장 방지막(44)의 가로 너비 및 세로 너비 중 하나가 관통 전위의 평균 거리보다 같거나 길게 설계함으로써, 성장 방지막(44)과 돌기(41)를 정렬하지 않은 경우에도 관통 전위를 요구되는 수준으로 감소시키는 것이 가능해진다. 예를 들어, 폭이 1㎛ 이상인 마이크로 스케일의 돌기(41)의 경우에 1~2.5㎛의 너비와 0.4㎛ 이하의 간격을 가지며, 폭이 1㎛ 미만인 나노 스케일의 돌기(41)의 경우에 500nm 이하의 너비와 50nm 이하의 간격을 가지므로, 돌기(41)의 폭과 간격, 그리고 모양에 맞추어 성장 방지막(44)의 면적을 설계하면 된다. 칼날형 관통 전위는 결정 결함이기 하지만, 반도체 적층체의 스트레스 해소의 관점에서 필요한 경우도 있으므로, 칼날형 관통 전위를 일정 수준으로 이하 낮추어야 할 필요가 있는 경우에는, 성장 방지막(44)을 형성하기에 앞서(제1 버퍼층(43)을 성장하는 과정의 마지막에 단계로) SiNx 나노 마스크를 형성하여 칼날형 관통 전위를 감소시키는 것이 가능하다(논문: Improving Transport Properties of GaN-Based HEMT on Si(111) by Controlling SiH4 Flow Rate of the SiNx Nano-Mask, MDPI, Published on 25 December 2020).
도 60은 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자를 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 먼저, 성장 기판(42)에 채널층(46), 2DEG(47), 배리어층(49), 그리고 게이트 전극(52)을 형성한다. 3족 질화물층(26; 도 41 참조)을 구비함으로써, Normally-off 상태의 소자를 구현하는 것이 가능하다. 제1 버퍼층(43), 성장 방지막(44), 제2 버퍼층(45), 인터레이어(48) 및/또는 캡층(50)이 구비될 수 있음은 물론이다(도 8 참조).
다음으로, 도 33에 도시된 것과 마찬가지로, 보호막으로 기능하는 패시베이션 층(89)을 형성한 다음, 임시 기판(92)을 접합층(93)을 이용하여 부착한다. 바람직하게는 임시 기판(92)과 접합층(93) 사이에는 이후 임시 기판(92)을 분리하기 위한 희생층(94)이 구비된다. 접합층(93)은 양측 또는 일측에 구비될 수 있다. 임시 기판(92)은 특별한 제한은 없지만, 바람직하게는 후속하는 공정에서 임시 기판(92)의 분리(Lift Off)가 비교적 용이하고 저비용으로 공정가능한, 레이저 빔(Laser Beam) 사용이 가능한 LLO(Laser Lift Off) 공정에 적합한 투명한 물질(Transparent Materials)을 적용한다. 물론 화학적 식각(Chemical Lift Off; CLO), 또는 화학적 식각과 기계적 연마가 동시 결합된 공정(Chemical-mechanical Polishing; CMP)도 가능하다. 특히, LLO 공정 경우에 투명한 물질의 임시 기판(92)은 유리(Glass), 사파이어(Sapphire), 쿼츠(Quartz) 등이 있다. 금속, Si과 같이 비투광성 물질로 임시 기판(92)을 형성하는 경우에는, 습식 식각 및/또는 기계적 연마를 통해 임시 기판(92)을 제거하는 것이 가능하다. 도시된 바와 같이, 패시베이션 층(89)이 게이트 전극(52)를 완전히 덮도록 형성한 다음, 게이트 전극(52)을 노출시키는 형태로 구성할 수 있다. 패시베이션 층(89)과 게이트 전극(52)의 높이차를 최소화하는 것이 바람직하며, 높이차가 있더라도 후속하는 웨이퍼 본딩 공정에서 접합층(93)을 통해서 높이차를 줄여 평탄화하는 것이 가능하다.
다음으로, 도 34에 도시된 것과 마찬가지로, 성장 기판(42)을 제거(예: LLO 공정)하여, 비발광 3족 질화물 반도체 적층체를 성막하기 위해 도입시킨 씨드층 및 버퍼층 등을 완전히 제거하고, 채널층(46)을 노출시킨다.
마지막으로, 채널층(46)에 소스 전극(51)과 드레인 전극(53)을 형성한다. 바람직하게는, 도 1 및 도 41에 도시된 것과 마찬가지로, 소스 전극(51) 및 드레인 전극(53)을 형성하기에 앞서 또는 후에, 절연층(24; SiN 절연층)을 형성한다. 소스 전극(51) 및 드레인 전극(53)은 성장 기판(42)이 제거되고 노출된 채널층(46)에 형성되며, 이때 노출된 채널층(46)은 Nitrogen(N) Polarity Surface가 되므로, Non-alloyed Ohmic Contact 형성이 용이하며, 또한 상대적으로 더 낮은 온도에서 Alloyed Ohmic Contact 형성이 가능해진다. 한편, 게이트 전극(52)이 형성되는 배리어층(49)은 성장된 상태 그대로인 표면으로 Metallic(Ga, Al) Polarity Surface이므로, 게이트 전극(52)을 쇼키 접촉 또는 오믹 접촉으로 형성하기가 용이하다. 또한, 접촉 저항이 낮은 오믹접촉 특성를 갖도록 소스 전극(51) 및 드레인 전극(53)을 형성하기 위해서 두 전극 물질을 증착하기에 앞서 질소 극성을 갖는 표면에 플라즈마 처리(Plasma Treatment) 또는 표면 거칠기(Surface Texture) 공정을 도입할 수도 있다.
도 61 및 도 62는 도 60에 제시된 방법에 따라 제조된 비발광 3족 질화물 반도체 적층체 내지 소자의 다양한 형태를 예시하는 도면으로서, 도 61에는 게이트 전극(52)이 적층체 내지 소자 전체에 걸쳐서 형성되고, 패시베이션 층(89)이 생략되어 있다. 이러한 구성을 통해 전류의 누설을 줄이는 효과를 가질 수 있다. 도 62에는 게이트 전극(52)이 소스 전극(51)에 근접하여 위치되어 있으며, 게이트 전극(52)과 소스 전극(51) 간의 거리를 줄임으로써, 소자의 크기를 줄일 수 있어 기생 효과(Parasitic Effect)를 최소화하여 고속 스위칭 구동 시에 전기 저항성 기생 커패시턴스(Parasitic Capacitance)를 저감시킬 수 있는 이점을 가진다.
도 63은 도 60에 제시된 방법에 따라 제조된 비발광 3족 질화물 반도체 적층체 내지 소자를 전사하는 방법의 일 예를 나타내는 도면으로서, 적층체 내지 소자(W)가 지지 기판(99)에 놓여있다. 적층체 내지 소자가 개별화되어 있는 경우에, Pick&Place 방법으로 지지 기판(99) 위로 전사될 수 있다. 지지 기판(99)이 도 57에서 설명된 지지 기판(4110; 예: 배선 기판, 백플레인 기판)인 경우에, 소스 전극(51)과 드레인 전극(53)이 지지 기판(99)에 부착될 수 있다. 전술한 바와 같이, 임시 기판(92)과 접합층(93)이 도전성 물질인 경우에 게이트 전극(52)으로 전류 공급이 가능하므로 그대로 둘 수 있으며, 임시 기판(92) 및/또는 접합층(93)이 비도전성 물질인 경우에 임시 기판(92)을 제거할 수 있다. 전술한 바와 같이, 임시 기판(92)이 투광성 기판인 경우에 도 36에 제시된 구성과 방법(LLO 공정)을 통해 지지 기판(99)에 대한 데미지를 최소화하면서 임시 기판(92)을 제거하는 것이 가능하며, 필요에 따라 접합층(93) 또는 접합층/패시베이션 층(93)을 제거하고 게이트 전극(52)을 노출시키는 것도 가능하다. 임시 기판(92)이 도전성 물질인 경우에도 제거할 수 있음은 물론이다.
도 64는 도 60에 제시된 방법에 따라 제조된 비발광 3족 질화물 반도체 적층체 내지 소자를 전사하는 방법의 다른 예를 나타내는 도면으로서, 임시 기판(92)의 복수의 적층체 내지 소자(W,Y)가 구비된 채로 지지 기판(99)으로 전사된다. 이때, 접합층(93)을 임시 기판(92)에는 구비하지 않음으로써, 복수의 적층체 내지 소자(W,Y) 사이에는 접합층((93)을 생략할 수 있게 된다. 임시 기판(92)에 놓이는 복수의 적층체 내지 소자(W,Y)의 배치는 웨이퍼 상태의 적층체 내지 소자에 포토리소그라피&식각 공정을 행하거나, 이미 개별화된 적층체 내지 소자(W,Y)를 Pick&Place 방식으로 임시 기판(92)에 옮겨 놓음으로써 가능하다. 배치의 구체적 형식은 지기 기판(99)의 배선 형태에 따라 달라질 수 있으며, 복수의 적층체 내지 소자(W,Y)가 하나의 픽셀 내의 서브픽셀에 대응하는 경우에, 미세한 오차를 줄이면서 전사할 수 있는 솔루션을 제공하게 된다. 임시 기판(92)의 제거 방법에 대해서는 도 63에 제시된 예에서 이미 설명하였다.
도 65는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면으로서, 비발광 3족 질화물 반도체 적층체 내지 소자(예: HEMT)는 성장 기판(42), 씨앗층(423), 버퍼층(435), 채널층(46; 예: 2㎛ 두께의 GaN) 및 배리어층(49; 예: 20nm 이내의 AlGaN)을 구비한다. 바람직하게는 프리씨딩(Pre-seeding) 레이어(42j; 알루미늄(Al) 공급원인 TMAl 가스를 질소(N) 공급원인 암모니아(NH3) 가스 공급없이 단독으로 공급하여 형성), 인터레이어(48; 도 8 참조) 및/또는 캡층(50)이 구비될 수 있음은 물론이며, 도 41에 도시된 바와 같이, 3족 질화물층(26; 예: 20nm 이내의 p형 GaN)이 구비될 수 있음도 물론이다. Si 기판이 성장 기판(42)으로 사용되는 경우에, 씨앗층(423)은 상층에 존재하는 GaN과의 반응을 방지하기 위하여 AlN로 이루어질 수 있으며, AlN로 된 씨앗층(423)은 저온(500-900℃)에서 50nm 이하의 두께로 형성될 수 있다. 버퍼층(435)은 제1 층(43m; AlaGa1-aN (0≤a≤1))과 제2 층(43n; AlbGa1-bN (0≤b<1))을 포함할 수 있으며, 제1 층(43m)은 AlN로 된 씨앗층(423)과 상부에 위치하는 GaN으로 된 층(제2 층(43n), 채널층(46))과의 격차상수 차이를 해소하는 스트레인 제어층(도 12에서 제1 층에 해당)으로 기능하며, 제2 층(43n)은 도 12에서 제2 층, 도 17에서 제2 버퍼층(45)에 해당한다. 바람직하게는, 버퍼층(435)은 그 자신(43m,43n) 및 상층에 위치하는 3족 질화물 적층체(46,47,49)의 결정성 향상을 위해 고온(1000℃ 이상) 성장되며, 1㎛ 이상의 두께를 갖는 AlN 층(43k)을 포함한다.
도 66은 도 65에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 성장 과정에서 웨이퍼의 휨(Bowing)을 설명하는 도면이다.
먼저, 고온 성장(HT)되는 AlN 층(43k)이 구비되지 않은 웨이퍼의 휨 거동을 살핀다. 성장 이전에 성장 기판(42)은 평평(flat)하며, 성장 기판(42)에 저온 성장(LT)되는 AlN로 된 씨앗층(423)이 성장된 상태에서 최대로 아래로 볼록한(concave) 상태로 된다. 이는 Si으로 된 성장 기판(42)과 AlN의 격자상수 및 열팽창 계수의 차이에 기인하며, 과도하게 휘어지면, 즉 인장응력(Tensiel Stress)이 일정 이상으로 커지면 AlN 에피 레이어 및 웨이퍼에 크랙이 발생한다. 이 웨이퍼에 GaN의 성분비(1-a)가 점점 커지는 제1 층(43m; AlaGa1-aN (0≤a≤1))과 GaN의 성분비(b-1)가 높은 제2 층(43n; AlbGa1-bN (0≤b<1))을 성장시키면, 아래로 볼록한 상태에서 위로 볼록한(convex)한 상태가 되며, 압축응력(Compressive Stress)이 걸린 상태에서는 웨이퍼에 크랙이 발생하지 않는다. 후속하여, 채널층(46; 예: GaN), 2DEG(47), 그리고 배리어층(49; 예: AlGaN)을 성장시키면 아래위로 볼록한 정도는 줄어들지만, 아래로 볼록한 상태를 유지하면서 크랙없이 성장이 완료된다. 참고로, 소자 거동의 관점에서 제2 층(43n)과 채널층(46)은 구분되지만, 소자 제작의 관점에서 이들은 알루미늄(Al)이 없는 GaN으로 이루어진 하나의 층을 이룰 수도 있다.
다음으로, 고온 성장(HT)되는 AlN 층(43k)이 구비된 웨이퍼의 휨 거동을 살핀다. 성장 이전에 성장 기판(42)은 평평(flat)하며, 성장 기판(42)에 저온 성장(LT)되는 AlN로 된 씨앗층(423) 및 고온 성장(HT)되는 AlN 층(43k)이 성장된 상태에서 최대로 아래로 볼록한(concave) 상태로 된다. 씨앗층(423)에 더해서 1㎛ 이상의 AlN 층(43k)이 성장되므로, 웨이퍼의 아래로 볼록한 정도는 훨씬 커지며, 웨이퍼 크랙의 위험성이 훨씬 커진 상태가 된다. 이어서, 제1 층(43m)과 제2 층(43n)을 성장시키면, 아래로 볼록한 정도는 감소하지만, 도 66에 도시된 바와 같이, 플랫한 상태 또는 위로 볼록한 상태에 이르지 못할 수 있으며, 후속하여 채널층(46; 예: GaN), 2DEG(47), 그리고 배리어층(49; 예: AlGaN)을 성장시키면 다시 아래로 볼록한 정도가 커져서 웨이퍼 크랙의 가능성을 가지게 된다. 이러한 크랙의 위험성을 줄이기 위해, 최종 완성된 웨이퍼가 평평한 상태나 위로 볼록한 상태가 되도록 성장 조건을 조절할 필요가 있다.
도 67는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면으로서, 도 65에 제시된 적층체 내지 소자와 비교할 때, 고온(HT) 성장되는 AlN 층(43k)에 에어 보이드(AV; Air Voids)를 구비한다는 점에서 차이를 가진다. 에어 보이드(AV)를 구비함으로써, 인장 응력(Tensile Stress)을 해소하는 한편, 에어 보이드(AV) 위에 성장되는 고온(HT) 성장되는 AlN 층(43k)의 결정성을 향상시킬 수 있게 되고, 나아가 그 상부에 성장되는 층(43m,43n,46,47,49)을 향상시킬 수 있게 된다(논문: Effectively releasing tensile stress in AlN thick film for low-defect-density AlN/sapphire template; 24 July 2020; semiconductor TODAY). 에어 보이드(AV)를 구비한 고온(HT) 성장되는 AlN 층(43k)의 역할을 크게 ① 100℃ 이상의 고온에서 AlN 박막을 성장하는 과정에서 급격하게 증가하는 인장 응력(Tensile Stress; 아래로 볼록한 웨이퍼 모양)을 완화(Releasing)시켜 후속하여 성장하는 비발광 3족 질화물 반도체 적층체 또는 Si 웨이퍼의 크랙을 억제하는 것과 ② AlN 고온 박막 내부에 도입시킨 에어 보이드(AV)는 Si 성장 기판(42) 또는 프리씨딩 레이어(42j) 또는 씨앗층(423)으로부터 생성된 결정 결함(Crystalline Defects), 특히 전위(Misfit, Threading)를 필터링(Filtering)하여 전위 밀도를 획기적으로 감소시키는 것이다.
도 68은 도 67에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 성장 과정에서 웨이퍼의 휨(Bowing)을 설명하는 도면으로서, 에어 보이드(AV)를 구비하는 고온(HT) 성장되는 AlN로 된 층(43k,AV)은 에어 보이드(AV)를 구비하지 않는 고온(HT) 성장되는 AlN로 된 층(43k)에 비해, 최대로 아래로 볼록한(concave)한 정도가 작은 것을 알 수 있으며, 따라서 최종 완성되는 웨이퍼를 위로 볼록한(convex)한 형태로 만들 수 있게 됨을 알 수 있다.
도 69는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면으로서, 도 67에 제시된 적층체 내지 소자의 고온(HT) 성장되는 AlN로 된 층(43k)에, 도 18에 제시된 것과 같은 돌기(44c)가 추가로 구비되어 있다. 전술한 바와 같이, 돌기(44c)의 추가는 적층체 내지 소자의 막질 향상을 가져온다. 이때, 에어 보이드(AV)가 돌기(44c)의 상부로 노출되지 않도록 하는 것이 중요한데, 이를 위해 고온(HT) 성장되는 AlN로 된 층(43k)의 하부에 에어 보이드(AV)를 형성하거나, 고온(HT) 성장되는 AlN로 된 층(43k)을 충분히 두껍게 형성하여 한다. 에어 보이드(AV)의 형성은 고온(HT) 성장되는 AlN로 된 층(43k)의 성장 온도가 1000℃ 이상이고, 저온(LT) 성장되는 AlN로 된 씨앗층(423)의 성장 온도가 500-900℃일 때, 이들 사이의 중간 온도(MT; 900-1000℃)에서 AlN로 된 층(43k)을 성장시킴으로써 형성할 수 있다(논문: Effectively releasing tensile stress in AlN thick film for low-defect-density AlN/sapphire template; 24 July 2020; semiconductor TODAY). 따라서 성장 조건을 조절함으로써, 고온(HT) 성장되는 AlN로 된 층(43k) 내에서 에어 보이드(AV)가 형성되는 위치를 조절할 수 있게 된다. 바람직하게는, 도 21에 도시된 것과 마찬가지로, 물질층(45a; 예: PVD AlN, PVD AlNO)을 도입할 수 있다. 에어 보이드(AV)는 톱니 형상, 원형 형상, 달갈형 형성, 못 형상 등 다양한 형태를 가질 수 있으며, 예를 들어, 중간 온도(MT)로 성장되는 영역이 전체 AlN로 층(43k) 내에서 1/4~1/3 정도의 영역을 차지하도록 형성할 수 있다.
도 70은 도 69에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 성장 과정에서 웨이퍼의 휨(Bowing)을 설명하는 도면으로서, 에어 보이드(AV)를 구비하는 고온(HT) 성장되는 AlN로 된 층(43k,AV)에 돌기(44c)와 물질층(45a)을 형성한 이후에 성장을 시작하는 지점에서, 웨이퍼의 휨이 더 증가한 상태(Q)와 휨이 감소한 상태(P)를 모두를 가질 수 있음을 보여준다.
도 71는 본 개시에 따른 비발광 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면으로서, 도 69에 제시된 적층체 내지 소자와 달리, 돌기(44c)가 제1 층(43m)에 구비되어 있으며, 에어 보이드(AV)가 돌기(44c)의 상부로 이어질 염려가 적어, 인장 응력(Tensile Stress)이 많이 걸리는 고온(HT) 성장되는 AlN로 층(43k)의 두께를 낮게 할 수 있는 등, 고온(HT) 성장되는 AlN로 층(43k)의 성장 조건에 탄력을 부여할 수 있게 된다. 돌기(44c)에 물질층(45a)이 구비될 수 있음은 물론이다.
도 72는 도 70에 제시된 비발광 3족 질화물 반도체 적층체 내지 소자의 성장 과정에서 웨이퍼의 휨(Bowing)을 설명하는 도면으로서, 웨이퍼의 휨은 스트레스 완화층(조성이 AlN에 가까운 형태에서 GaN에 가까운 형태로 변경되는 층(예: Al의 조성이 0.8->0.5->0.2 순으로 감소))인 제1 층(43m)이 성장 이후에 위로 볼록한(convex)한 형태로 될 수 있으며, 이러한 웨이퍼 상태에서는 돌기(44c)와 물질층(45a)이 구비되더라도 돌기(44c)와 물질층(45a)의 형성이 웨이퍼의 휨을 아래로 볼록한(concave) 상태로 증가시킨 상태(S)로 되게 하거나 웨이퍼의 휨을 위로 볼록한(convex) 상태로 감소시킨 상태(T)로 되게 하느냐 관계없이 최종 웨이퍼의 상태를 위로 볼록한(convex) 상태로 조절할 수 있게 된다. 돌기(44c)의 형성을 제2 층(43c) 및 채널층(46)의 하부에 하는 것을 배제하지 않는다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 실리콘(Si)을 함유하는 성장 기판을 준비하는 단계; 성장 기판에 복수의 돌기를 형성하는 단계; 성장 기판에 복수의 돌기를 덮도록 제1 버퍼층을 성장하는 단계; 제1 버퍼층 위에 복수의 성장 방지막을 형성하는 단계; 성장 방지막을 통해 노출된 제1 버퍼층으로부터 제2 버퍼층을 성장하는 단계; 그리고, 제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(2) 성장 방지막을 형성하는 단계에서, 각 돌기의 상부 및 돌기와 돌기 사이에 위치하도록 복수의 성장 방지막을 형성하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(3) 복수의 돌기와 성장 기판이 동일한 물질인, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(4) 실리콘(Si)을 함유하는 성장 기판은 Si 성장 기판 및 SiC 성장 기판 중의 하나인, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(5) 복수의 돌기와 성장 기판이 다른 물질인, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(6) 복수의 돌기를 형성하는 단계에 앞서, 돌기 베이스층을 형성하는 단계;를 더 포함하며, 복수의 돌기는 돌기 베이스층을 식각하여 형성되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(7) 돌기 베이스층은 성장 기판에 형성되는 씨드층, 씨드층 위에 형성되는 3족 질화물 반도체층으로 이루어지는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(8) 식각을 통해 돌기 베이스층의 3족 질화물 반도체층이 노출되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(9) 식각을 통해 돌기 베이스층의 씨드층이 노출되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(10) 복수의 돌기를 형성하는 단계에 앞서, 돌기 베이스층을 형성하는 단계;를 더 포함하며, 복수의 돌기는 돌기 베이스층을 리프트-오프하여 형성되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(11) 리프트-오프된 돌기 베이스층과 리프트-오프되어 노출된 성장 기판을 덮는 씨드층을 형성하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(12) 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 성장 기판을 준비하는 단계; 성장 기판에 복수의 돌기를 형성하는 단계; 성장 기판에 복수의 돌기를 덮도록 제1 버퍼층을 성장하는 단계; 제1 버퍼층 위에 복수의 성장 억제막을 형성하는 단계; 복수의 성장 억제막으로부터 노출된 제1 버퍼층으로부터 제2 버퍼층을 성장하는 단계; 그리고, 제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(13) 복수의 성장 억제막을 형성하는 단계에서, 각 돌기의 상부 및 돌기와 돌기 사이에 위치하도록 복수의 성장 억제막을 형성하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(14) 복수의 돌기와 성장 기판이 동일한 물질인, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(15) 복수의 성장 억제막은 유전체 물질을 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(16) 복수의 성장 억제막은 그로부터 제2 버퍼층의 성장이 가능하되, 제1 버퍼층으로부터의 제1 버퍼층의 성장 속도보다 성장 속도가 느린 물질을 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(17) 복수의 성장 억제막은 AlN, AlNO, AlO 중의 하나를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(18) 복수의 성장 억제막은 제1 버퍼층을 구성하는 물질로 이루어지는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(19) 제2 버퍼층을 성장하는 단계에 앞서, 제1 버퍼층로부터 제2 버퍼층이 성장하는 속도보다 제2 버퍼층의 성장 속도를 느리게 하는 물질층을 형성하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(20) 제2 버퍼층을 성장하는 단계에 앞서, 제1 버퍼층로부터 제2 버퍼층이 성장하는 속도보다 제2 버퍼층의 성장 속도를 느리게 하는 물질층을 형성하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(21) 복수의 성장 억제막은 AlN, AlNO, AlO 중의 하나를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(22) 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 성장 기판을 준비하는 단계; 성장 기판에 제1 버퍼층을 성장하는 단계; 제1 버퍼층에 제1 버퍼층으로 된 복수의 돌기를 형성하는 단계; 제1 버퍼층 위에 제2 버퍼층을 성장하는 단계; 제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계; 그리고, 제2 버퍼층을 성장하는 단계에 앞서, 복수의 돌기 위에 제2 버퍼층의 성장을 느리게 하거나 방지하는 물질층을 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(23) 물질층은 제2 버퍼층의 성장을 느리게 하는 물질로 이루어지며, 복수의 돌기가 형성된 제1 버퍼층 전체에 걸쳐 형성되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(24) 제1 버퍼층은 성장 기판에 형성되는 씨드층, 씨드층 위에 형성되는 3족 질화물 반도체층으로 이루어지는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(25) 성장 기판을 비발광 3족 질화물 반도체 적층체 측으로부터 분리하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(26) 비발광 3족 질화물 반도체 적층체에 있어서, 순차로 적층된 드레인 영역; 드리프트 영역; 및 게이트 영역; 드레인 영역에 전기적으로 연결되는 지지 기판; 게이트 영역에 전기적으로 연결되는 게이트 전극; 게이트 영역을 통해 노출된 드리프트 영역이 형성하는 채널에 전기적으로 연결되는 소스 전극; 게이트 전극과 소스 전극이 위치하는 적층체 전체를 덮고 있으며, 복수의 개구가 형성되어 있는 패시베이션 층; 복수의 개구 중 하나를 통해 게이트 전극에 전기적으로 연결되는 본딩용 게이트 전극; 그리고, 복수의 개구 중 다른 하나를 통해 소스 전극에 전기적으로 연결되는 본딩용 소스 전극;을 포함하는, 비발광 3족 질화물 반도체 적층체.
(27) 지지 기판은 성장 기판과 동일한 물질로 이루어지며, 복수의 열적 및 전기적 통로를 구비하고, 적층체는 지지 기판 하부에 구비되는 본딩용 드레인 전극;을 더 포함하는, 비발광 3족 질화물 반도체 적층체.
(28) 지지 기판은 사파이어로 이루어지는, 비발광 3족 질화물 반도체 적층체.
(29) 지지 기판은 AlN로 이루어지는, 비발광 3족 질화물 반도체 적층체.
(30) 지지 기판은 Si으로 이루어지는, 비발광 3족 질화물 반도체 적층체.
(31) 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 성장 기판에 비발광 3족 질화물 적층체를 형성하는 단계; 성장 기판과 대향하는 적층체 측에 임시 기판을 부착하는 단계; 성장 기판을 제거하는 단계; 성장 기판이 제거된 적층체 측에 전기절연성 세라믹층과 금속층을 포함하는 다층 박막을 세라믹층, 금속층 순으로 형성하는 단계; 다층 박막에 지지 기판을 부착하는 단계; 그리고, 임시 기판을 제거하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(32) 지지 기판은 열적 통로를 구비하며, 지지 기판의 두께를 감소시키는 단계; 및 두께가 감소된 지지 기판에 본딩 패드를 형성하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(33) 임시 기판이 제거된 적층체 적어도 하나의 전극을 형성하는 단계;를 더 포함하는, 발광 3족 질화물 반도체 적층체를 제조하는 방법.
(34) 비발광 3족 질화물 반도체 소자용 적층체에 있어서, 순차로 적층된, 지지 기판; 전기절연성 세라믹층과 금속층으로 구성된 다층 박막; 버퍼층, 채널층, 및 배리어층으로 구성된 비발광 3족 질화물 반도체 영역; 비발광 3족 질화물 반도체 영역에 전기적으로 연결된 게이트 전극, 소스 전극 및 드레인 전극; 소스 전극, 드레인 전극 및 게이트 전극이 위치하는 비발광 3족 질화물 반도체 영역를 덮고 있으며, 외부와의 전기적 연결이 가능하도록 소스 전극, 드레인 전극 및 게이트 전극을 개방하고 있는 패시베이션 층; 그리고, 소스 전극 및 게이트 전극 중의 하나와 전기적으로 연결되도록 패시베이션 층 상부에 구비되는 필드 플레이트;를 포함하는, 비발광 3족 질화물 반도체 적층체.
(35) 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 비도전성인 성장 기판에 비발광 3족 질화물 적층체를 형성하는 단계; 성장 기판과 대향하는 적층체 측에 임시 기판을 부착하는 단계; 성장 기판의 두께를 감소시키는 단계; 두께가 감소된 성장 기판에 지지 기판을 부착하는 단계; 그리고, 임시 기판을 제거하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(36) 지지 기판은 열적 통로를 구비하며, 임시 기판을 제거하는 단계에 앞서, 열적 통로가 노출되도록 지지 기판의 두께를 감소시키는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(37) 지지 기판은 접합층을 통해 두께가 감소된 성장 기판에 부착되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(38) 두께가 감소된 성장 기판에 열적 통로를 형성하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(39) 열적 통로는 비발광 3족 질화물 적층체로 이어져 있는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(40) 성장 기판은 사파이어 기판 또는 Si 기판인, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(41) 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 순차로 드레인 영역과 드리프트 영역을 성장하는 단계; 드리프트 영역의 일부를 제거하여 채널을 형성하는 단계; 그리고 일부가 제거된 드리프트 영역에 게이트 영역을 재성장하는 단계;를 포함하며, 재성장하는 단계에 앞서, 게이트 영역과 드리프트 영역 사이에 위치하는 개재층을 형성하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(42) 개재층은 제거되어 노출된 드리프트 영역의 바닥면과 채널의 측면에 형성되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(43) 게이트 영역과 드리프트 영역의 단차를 완화하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(44) 완화하는 단계에서, 개재층이 제거되어 채널의 상부 측면이 노출되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(45) 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 복수의 돌기가 구비된 성장 기판을 준비하는 단계; 성장 기판에 복수의 돌기를 덮도록 제1 버퍼층을 성장하는 단계; 제1 버퍼층 위에 복수의 돌기에 대해 정렬 과정을 거치는 않은 복수의 성장 방지막을 형성하는 단계; 그리고, 복수의 성장 방지막을 통해 노출된 제1 버퍼층으로부터 제2 버퍼층을 성장하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(46) 복수의 성장 방지막 각각은 가로 너비와 세로 너비를 가지며, 가로 너비와 세로 너비는 제1 버퍼층 상에서 관통 전위의 밀도로부터 결정되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법. 여기서, 가로 너비 및 세로 너비는 가로 방향 및 세로 방향의 최대 폭(width)을 의미하며, 성장 방지막이 원형인 경우에 그 폭이 동일하다.
(47) 복수의 성장 방지막 각각은 가로 너비와 세로 너비를 가지며, 가로 너비 및 세로 너비 중 적어도 하나는 제1 버퍼층 상에서 관통 전위의 평균 거리보다 같거나 긴, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(48) 복수의 성장 방지막 각각은 가로 너비와 세로 너비를 가지며, 복수의 돌기는 일정한 간격, 일정한 가로 너비, 및 일정한 세로 너비를 가지고, 가로 너비 및 세로 너비는 일정한 간격, 일정한 가로 너비 및 일정한 세로 너비로부터 결정되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(49) 복수의 성장 방지막 각각은 가로 너비와 세로 너비를 가지며, 복수의 돌기는 일정한 간격, 일정한 가로 너비, 및 일정한 세로 너비를 가지고, 가로 너비 및 세로 너비 중 적어도 하나는 일정한 가로 너비 및 일정한 세로 너비보다 같거나 긴, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(50) 복수의 성장 방지막 각각은 가로 너비와 세로 너비를 가지며, 복수의 돌기는 일정한 간격, 일정한 가로 너비, 및 일정한 세로 너비를 가지고, 가로 너비 및 세로 너비 중 적어도 하나는 일정한 간격보다 같거나 긴, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(51) 성장 방지막을 형성하는 단계에 앞서, 제1 버퍼층에 SiNx 나노 마스크를 형성하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(52) 제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(53) 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 성장 기판에 채널층, 2DEG, 배리어층, 및 게이트 전극을 형성하는 단계; 접합층을 이용하여 임시 기판을 부착하는 단계; 성장 기판을 제거하는 단계; 그리고, 성장 기판이 제거된 채널층에 소스 전극과 드레인 전극을 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조 또는 전사하는 방법.
(54) 소스 전극과 드레인 전극 사이에 절연층이 구비되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(55) 게이트 전극이 배리어층 전체에 걸쳐서 형성되어 있는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(56) 게이트 전극이 드레인 전극보다 소스 전극에 근접하여 구비되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(57) 게이트 전극이 소스 전극에 상부에 적어도 일부가 겹치도록 구비되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(58) 소스 전극과 드레인 전극을 지지 기판에 부착하는 단계; 그리고, 임시 기판을 제거하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(59) 임시 기판을 제거하는 단계에서, 게이트 전극을 노출시키는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(60) 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 실리콘(Si)으로 된 성장 기판에 제1 온도에서 AlN으로 된 씨앗층을 형성하는 단계; 씨앗층 위에 제1 온도보다 높은 제2 온도에서 AlN로 된 층을 형성하는 단계; AlN로 된 층 위에 채널층, 2DEG 및 배리어층을 형성하는 단계; 그리고, 채널층을 형성하기에 앞서, 에어 보이드 및 돌기 중 적어도 하나를 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(61) 돌기를 AlN로 된 층에 형성하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(62) 에어 보이드를 AlN로 된 층에 형성하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(63) 에어 보이드를 제1 온도보다 높고 제2 온도보다 낮은 제3 온도에서 형성하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(64) 채널층을 형성하기에 앞서, AlN로 된 층과 채널층 사이의 격자상수 차이에 기인하는 스트레인을 해소하는 스트레인 제어층을 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(65) 돌기를 스트레인 제어층에 형성하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
(66) 돌기에 물질층을 형성하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
본 개시에 따른 하나의 비발광 3족 질화물 반도체 적층체 내지 소자에 의하면, 107/㎠ 이하의 TDD(Threading Dislocation Density)를 가지는 적층체 내지 소자가 구현될 수 있게 된다.
본 개시에 따른 또 다른 하나의 비발광 3족 질화물 반도체 적층체 내지 소자에 의하면, 새로운 형태의 수직 구조의 JFET가 구현될 수 있게 된다.
본 개시에 따른 또 다른 하나의 비발광 3족 질화물 반도체 적층체 내지 소자에 의하면, 107/㎠ 이하의 TDD(Threading Dislocation Density)를 가지는 수직 구조의 JFET가 구현될 수 있게 된다.
돌기(41), 성장 기판(42), 제1 버퍼층(43), 성장 방지막(44), 제2 버퍼층(45), 채널층(46), 2DEG(47), 인터레이어(48), 배리어층(49), 캡층(50), 소스 전극(51), 게이트 전극(52), 드레인 전극(53)
Claims (7)
- 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서,
실리콘(Si)으로 된 성장 기판에 제1 온도에서 AlN으로 된 씨앗층을 형성하는 단계;
씨앗층 위에 제1 온도보다 높은 제2 온도에서 AlN로 된 층을 형성하는 단계;
AlN로 된 층 위에 채널층, 2DEG 및 배리어층을 형성하는 단계; 그리고,
채널층을 형성하기에 앞서, 에어 보이드 및 돌기 중 적어도 하나를 형성하는 단계;를 포함하고,
에어 보이드를 AlN로 된 층에 형성하고,
에어 보이드를 제1 온도보다 높고 제2 온도보다 낮은 제3 온도에서 형성하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법. - 청구항 1에 있어서,
돌기를 AlN로 된 층에 형성하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법. - 삭제
- 삭제
- 청구항 1에 있어서,
채널층을 형성하기에 앞서, AlN로 된 층과 채널층 사이의 격자상수 차이에 기인하는 스트레인을 해소하는 스트레인 제어층을 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법. - 청구항 5에 있어서,
돌기를 스트레인 제어층에 형성하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법. - 청구항 1, 청구항 2, 청구항 5 및 청구항 6 중의 어느 한 항에 있어서,
돌기에 물질층을 형성하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.
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