KR101615822B1 - 질화물 반도체 소자, 질화물 반도체 웨이퍼, 및 질화물 반도체층의 형성 방법 - Google Patents

질화물 반도체 소자, 질화물 반도체 웨이퍼, 및 질화물 반도체층의 형성 방법 Download PDF

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Abstract

일 실시 형태에 따르면, 질화물 반도체 소자는 적층체 및 기능층을 포함한다. 상기 적층체는 AlxGa1 - xN (0 <x≤1)의 AlGaN층, 제1 Si 함유층, 제1 GaN층, 제2 Si 함유층, 및 제2 GaN층을 포함한다. 상기 제1 Si 함유층은 상기 AlGaN층의 상면에 접한다. 상기 제1 Si 함유층은 7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유한다. 상기 제1 GaN층은 상기 제1 Si 함유층 위에 설치된다. 상기 제1 GaN층은 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함한다. 상기 제2 Si 함유층은 상기 제1 GaN층 위에 설치된다. 상기 제2 Si 함유층은 Si를 함유한다. 상기 제2 GaN층은 상기 제2 Si 함유층 위에 설치된다. 상기 기능층은 상기 적층체 위에 설치된다. 상기 기능층은 질화물 반도체를 포함한다.

Description

질화물 반도체 소자, 질화물 반도체 웨이퍼, 및 질화물 반도체층의 형성 방법{NITRIDE SEMICONDUCTOR DEVICE, NITRIDE SEMICONDUCTOR WAFER, AND METHOD FOR FORMING NITRIDE SEMICONDUCTOR LAYER}
관련 출원의 상호 참조
본 출원은 그 전체 내용이 본 명세서에 참고로 포함된; 2012년 11월 21일자 출원된 일본 특허 출원 제2012-255290호에 기초하고 그 우선권을 주장한다.
본 발명의 실시 형태는 일반적으로 질화물 반도체 소자, 질화물 반도체 웨이퍼, 및 질화물 반도체층의 형성 방법에 관한 것이다.
질화물 반도체를 사용한 반도체 발광 소자의 예인 발광 다이오드(LED)는, 예를 들어, 표시 장치나 조명 등에 사용되고 있다. 질화물 반도체를 사용한 전자 디바이스는 고속 전자 디바이스나 파워 디바이스에 이용되고 있다.
일본 공개특허공보 특개2011-233936호 공보
이러한 질화물 반도체 소자의 고성능화를 위해서는, 질화물 반도체층 내의 결함을 감소하는 것이 중요하다. 전위(dislocation)가 적은 질화물 반도체 결정을 제작하는 기술이 요망되고 있다.
일 실시 형태에 따르면, 질화물 반도체 소자는 적층체 및 기능층을 포함한다. 상기 적층체는 AlxGa1 - xN (0 <x≤1)의 AlGaN층, 제1 Si 함유층, 제1 GaN층, 제2 Si 함유층, 및 제2 GaN층을 포함한다. 상기 제1 Si 함유층은 상기 AlGaN층의 상면에 접한다. 상기 제1 Si 함유층은 7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유한다. 상기 제1 GaN층은 상기 제1 Si 함유층 위에 설치된다. 상기 제1 GaN층은 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함한다. 상기 제2 Si 함유층은 상기 제1 GaN층 위에 설치된다. 상기 제2 Si 함유층은 Si를 함유한다. 상기 제2 GaN층은 상기 제2 Si 함유층 위에 설치된다. 상기 기능층은 상기 적층체 위에 설치된다. 상기 기능층은 질화물 반도체를 포함한다.
일 실시 형태에 따르면, 질화물 반도체 웨이퍼는 기판, 버퍼층 및 적층체를 포함한다. 상기 버퍼층은 상기 기판 위에 설치된다. 상기 버퍼층은 질화물 반도체를 포함한다. 상기 적층체는 상기 버퍼층 위에 설치된다. 상기 적층체는 AlxGa1-xN (0 <x≤1)의 AlGaN층, 제1 Si 함유층, 제1 GaN층, 제2 Si 함유층 및 제2 GaN층을 포함한다. 상기 제1 Si 함유층은 상기 AlGaN층의 상면에 접한다. 상기 제1 Si 함유층은 7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유한다. 상기 제1 GaN층은 상기 제1 Si 함유층 위에 설치된다. 제1 GaN층은 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함한다. 상기 제2 Si 함유층은 제1 GaN층 위에 설치된다. 상기 제2 Si 함유층은 Si를 함유한다. 상기 제2 GaN층은 상기 제2 Si 함유층 위에 설치된다.
일 실시 형태에 따르면, 질화물 반도체층의 형성 방법이 제공된다. 상기 방법은 기판 위에 설치된, 질화물 반도체를 포함하는 버퍼층 위에 AlxGa1 - xN (0 <x≤1)의 AlGaN층을 형성하는 단계를 포함할 수 있다. 상기 방법은 상기 AlGaN층의 상면에 접하고, 7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유하는 제1 Si 함유층을 형성하는 단계를 포함할 수 있다. 상기 방법은 상기 제1 Si 함유층 위에, 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함하는 제1 GaN층을 형성하는 단계를 포함할 수 있다. 상기 방법은 상기 제1 GaN층 위에 Si를 함유하는 제2 Si 함유층을 형성하는 단계를 포함할 수 있다. 상기 방법은 상기 제2 Si 함유층 위에 제2 GaN층을 형성하는 단계를 포함할 수 있다.
도 1은 제1 실시 형태에 따른 질화물 반도체 소자를 도시하는 모식적 단면도.
도 2는 제1 실시 형태에 따른 질화물 반도체 소자의 일부를 도시하는 모식적 단면도.
도 3a 및 도 3b는 제1 실시 형태에 따른 질화물 반도체 소자를 도시하는 도면.
도 4a 내지 도 4d는 제1 실시 형태에 따른 질화물 반도체 소자를 도시하는 도면.
도 5a 내지 도 5f는 시료를 도시하는 모식적 단면도.
도 6a 내지 도 6f는 시료의 단면의 주사형 전자 현미경 상.
도 7은 시료의 전위 밀도의 측정 결과를 도시하는 그래프.
도 8a 내지 도 8c는 실시 형태에 따른 질화물 반도체 소자를 도시하는 모식도.
도 9a 내지 도 9c는 실시 형태에 따른 질화물 반도체 소자를 도시하는 전자 현미경 사진.
도 10a 내지 도 10d는 질화물 반도체 소자의 특성을 도시하는 그래프.
도 11은 제1 실시 형태에 따른 질화물 반도체 소자의 특성을 도시하는 그래프.
도 12는 제1 실시 형태에 따른 질화물 반도체 소자의 특성을 도시하는 그래프.
도 13a 및 도 13b는 제1 실시 형태에 따른 질화물 반도체 소자의 특성을 도시하는 그래프.
도 14는 제1 실시 형태에 따른 질화물 반도체 소자의 특성을 도시하는 그래프.
도 15a 및 도 15b는 제1 실시 형태에 따른 질화물 반도체 소자의 특성을 도시하는 그래프.
도 16은 제1 실시 형태에 따른 질화물 반도체 소자의 특성을 도시하는 그래프.
도 17은 제1 실시 형태에 따른 질화물 반도체 소자를 도시하는 그래프.
도 18a 및 도 18b는 참고 예의 질화물 반도체 소자를 도시하는 그래프.
도 19는 제1 실시 형태에 따른 다른 질화물 반도체 소자를 도시하는 모식적 단면도.
도 20은 제2 실시 형태에 따른 질화물 반도체 소자를 도시하는 모식적 단면도.
도 21은 실시 형태에 따른 질화물 반도체 소자를 도시하는 모식적 단면도.
도 22는 실시 형태에 따른 질화물 반도체 소자를 도시하는 모식적 단면도.
도 23은 실시 형태에 따른 다른 질화물 반도체 소자를 도시하는 모식적 단면도.
도 24는 실시 형태에 따른 질화물 반도체 소자를 도시하는 모식적 단면도.
도 25는 제3 실시 형태에 따른 질화물 반도체층의 형성 방법을 도시하는 흐름도.
이하에 각종 실시 형태에 대해서 도면을 참조하면서 설명한다.
도면은 모식적 또는 개념적인 것이며; 부분의 두께와 폭 간의 관계, 부분간의 크기의 비율 등은, 반드시 그 실제 값과 동일하다고는 할 수 없다. 또한, 동일한 부분에 대해서도, 도면 간에 치수 및/또는 비율이 상이하게 표현될 수 있다.
본원 명세서와 도면에 있어서, 여기에 도면과 관련하여 전술한 것과 마찬가지의 요소에는 동일한 참조 부호를 부여하고, 상세한 설명은 적절히 생략한다.
제1 실시 형태
본 실시 형태는 질화물 반도체 소자 및 질화물 반도체 웨이퍼에 관한 것이다. 실시 형태에 따른 질화물 반도체 소자는 반도체 발광 소자, 반도체 수광 소자, 전자 디바이스 등의 반도체 장치를 포함한다. 반도체 발광 소자는, 예를 들어, 발광 다이오드(LED), 레이저 다이오드(LD) 등을 포함한다. 반도체 수광 소자는 포토 다이오드(PD) 등을 포함한다. 전자 디바이스는, 예를 들어, 고 전자 이동도 트랜지스터(HEMT), 헤테로 접합 바이폴라 트랜지스터(HBT), 전계 효과 트랜지스터(FET), 쇼트키 배리어 다이오드(SBD) 등을 포함한다. 실시 형태에 따른 질화물 반도체 웨이퍼는 실시 형태에 따른 질화물 반도체 소자의 적어도 일부를 포함한다.
도 1은 제1 실시 형태에 따른 질화물 반도체 소자를 예시하는 모식적 단면도이다.
도 1에 도시한 것과 같은 실시 형태에 따른 질화물 반도체 소자(110)는 적층체(50) 및 기능층(15)을 포함한다. 기능층(15)은 적층체(50) 위에 설치된다.
이 예에서는, 질화물 반도체 소자(110)는 버퍼층(60)을 더 포함한다. 버퍼층(60)은 질화물 반도체를 포함한다. 버퍼층(60) 위에 적층체(50)가 설치된다. 이 예에서는, 버퍼층(60)으로서 AlN 버퍼층(62)이 사용되고 있다.
이 예에서는, 질화물 반도체 소자(110)는 기판(40)을 더 포함한다. 기판(40)과 적층체(50) 사이에 버퍼층(60)이 배치된다.
기판(40)은, 예를 들어, 실리콘 기판이다. 예를 들어, 기판(40)으로서 Si (111) 기판이 사용된다. 기판(40)으로서 실리콘 기판을 사용하는 경우, 실리콘 기판의 면 방위는, 예를 들어, (11n)(n: 정수) 면 방위일 수 있다. 면 방위는, 예를 들어, (100) 면일 수 있다. 기판(40)으로서, 예를 들어, (110) 면의 실리콘 기판을 사용하는 것이 바람직하다. 이에 의해, 실리콘 기판과 질화물 반도체층 사이의 격자 부정합이 작아진다.
기판(40)으로서 산화물층을 포함하는 기판을 사용할 수 있다. 예를 들어, 기판(40)으로서 SOI(silicon on insulator) 기판이 사용될 수 있다. 기판(40)으로서 기능층(15)의 격자 상수와는 상이한 격자 상수를 갖는 재료의 기판을 사용할 수 있다. 기판(40)으로서 기능층(15)의 열팽창 계수와는 상이한 열팽창 계수를 갖는 재료의 기판을 사용할 수 있다. 예를 들어, 기판(40)으로서 사파이어, 스피넬, GaAs, InP, ZnO, Ge, SiGe 및 SiC로부터 선택된 어느 하나의 기판을 사용할 수 있다.
예를 들어, 기판(40) 위에 버퍼층(60)이 형성된다. 버퍼층(60) 위에 적층체(50)가 형성된다. 적층체(50) 위에 기능층(15)이 형성된다. 이들 층을 형성하기 위해서 에피택셜 성장이 행해진다.
본 실시 형태에 있어서, 각 층의 형성 후에 기판(40)의 적어도 일부가 제거될 수 있다. 본 실시 형태에 있어서, 각 층의 형성 후에 버퍼층(60)의 적어도 일부가 제거될 수 있다.
도 1에 도시한 것과 같이, 적층체(50)는 AlGaN층(51a), 제1 Si 함유층(51s), 제1 GaN층(51g), 제2 Si 함유층(52s), 및 제2 GaN층(52g)을 포함한다.
AlGaN층(51a)은 AlxGa1 - xN (0 <x≤1)을 포함할 수 있다. AlGaN층(51a)은 상면(51au)을 갖는다.
AlGaN층(51a)은 1개의 층 또는 복수의 층을 포함할 수 있다. 이 예에서는, AlGaN층(51a)은 제1 AlGaN층(51aa), 제2 AlGaN층(51ab), 및 제3 AlGaN층(51ac)을 포함한다. AlGaN층(51a)에 포함되는 층의 수는 2, 4 또는 그 이상일 수 있다. 제2 AlGaN층(51ab)은 제1 AlGaN층(51aa) 위에 설치된다. 제3 AlGaN층(51ac)은 제2 AlGaN층(51ab) 위에 설치된다. 제2 AlGaN층(51ab)의 Al 조성비(III족 원소 중에 있어서의 Al 조성비)는 제1 AlGaN층(51aa)의 Al 조성비보다 낮다. 제3 AlGaN층(51ac)의 Al 조성비는 제2 AlGaN층(51ab)의 Al 조성비보다 낮다.
제1 Si 함유층(51s)은 AlGaN층(51a)의 상면(51au)에 접한다. 이와 같이, 제1 Si 함유층(51s)은 AlGaN층(51a) 위에 설치된다. 제1 Si 함유층(51s)은 7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유한다. 제1 Si 함유층(51s)은 상면(51su)을 갖는다. 제1 Si 함유층(51s)의 상면(51su)은 AlGaN층(51a)의 상면(51au)과 실질적으로 평행하다.
제1 GaN층(51g)은 제1 Si 함유층(51s) 위에 설치된다. 제1 GaN층(51g)은 제1 Si 함유층(51s)의 상면(51su)에 접하고 있다. 제1 GaN층(51g)은 볼록부(51gp)를 포함한다. 볼록부(51gp)는 경사면(51gs)을 갖는다. 경사면(51gs)은 AlGaN층(51a)의 상면(51au)에 대하여 경사져 있다. 경사면(51gs)은 곡면일 수 있다.
경사면(51gs) 이외에, 볼록부(51gp)는 정상 면(51gt)을 포함할 수 있다. 정상 면(51gt)은 AlGaN층(51a)의 상면(51au)과 평행하다. 볼록부(51gp)에는 AlGaN층(51a)의 상면(51au)과 평행인 정상 면(51gt)이 반드시 설치될 필요는 없다.
제1 GaN층(51g)은, 예를 들어, 섬 형상이다. 섬 형상의 막도 층이라고 하기로 한다. 복수의 독립적인 볼록부(51gp)가 설치될 수 있다. 제1 GaN층(51g)은 연속적일 수 있다.
제2 Si 함유층(52s)은 제1 GaN층(51g) 위에 설치된다. 제2 Si 함유층(52s)은 제1 GaN층(51g)에 접한다. 제2 Si 함유층(52s)은 Si를 함유한다. 예를 들어, 제2 Si 함유층(52s)은 제1 GaN층(51g)을 덮는다.
이 예에서는, 제2 Si 함유층(52s)의 일부가 제1 Si 함유층(51s)과 접하고 있다. 예를 들어, 제1 Si 함유층(51s)의 상면(51su)은 제1 영역(51sp) 및 제2 영역(51sq)을 갖는다. 제1 GaN층(51g)은 제1 영역(51sp) 위에 설치된다. 예를 들어, 제1 GaN층(51g)의 볼록부(51gp)는 제1 영역(51sp) 위에 설치된다. 제1 GaN층(51g)은 제2 영역(51sq) 위에는 설치되지 않는다. 제2 Si 함유층(52s)의 일부는 제2 영역(51sq)에서 제1 Si 함유층(51s)과 접한다.
후술하는 바와 같이, 제1 GaN층(51g)은 제1 Si 함유층(51s)의 상면(51su)을 덮을 수 있다. 이러한 경우에, 제2 Si 함유층(52s)은 제1 Si 함유층(51s)에는 접하지 않는다.
제2 Si 함유층(52s)의 일부가 제1 Si 함유층(51s)과 접하는 경우의 예(질화물 반도체 소자(110))에 대해서 이제 설명한다.
제2 Si 함유층(52s)은 제1 GaN층(51g)의 형상(볼록부(51gp)의 형상)을 따르고 있다. 제2 Si 함유층(52s)의 상면은 볼록부(51gp)의 형상을 따르는 요철 형상을 갖는다.
제2 Si 함유층(52s) 위에 제2 GaN층(52g)이 설치된다. 제1 GaN층(51g)의 요철(제2 Si 함유층(52s)의 요철)의 오목부가 제2 GaN층(52g)으로 매립된다. 제2 GaN층(52g)의 상면은 실질적으로 평탄하다.
제1 GaN층(51g)은, 예를 들어, Alz1Ga1 - z1N (0≤z1 <1, z1 <x)을 포함한다. 제1 GaN층(51g)은, 예를 들어, GaN을 포함할 수 있다. 제1 GaN층(51g)은 n형의 불순물을 포함할 수 있다.
제2 GaN층(52g)은, 예를 들어, Alz2Ga1 - z2N (0≤z2 <1, z2 <x)을 포함한다. 제2 GaN층(52g)은, 예를 들어, GaN을 포함할 수 있다. 제2 GaN층(52g)은 n형의 불순물을 포함할 수 있다.
예를 들어, n형의 불순물로서 Si, Ge, Te, Sb 및 O로부터 선택된 적어도 하나가 사용된다.
AlGaN층(51a)의 상면(51au)에 대하여 수직인 방향을 Z축 방향으로 한다. Z축 방향에 대하여 수직인 1개의 방향을 X축 방향으로 한다. Z축 방향과 X축 방향에 대하여 수직인 방향을 Y축 방향으로 한다.
기능층(15)은 Z축 방향을 따라 적층체(50)와 적층된다. 본원 명세서에 있어서, "적층"이란 서로 접해서 겹치는 경우뿐만 아니라, 사이에 다른 층이 삽입되어서 겹치는 경우도 포함한다. 또한, "위에 설치되는"이란 직접 접해서 설치되는 경우뿐만 아니라, 사이에 다른 층이 삽입되어서 설치되는 경우도 포함한다.
Z축 방향은 제1 Si 함유층(51s)의 상면(51su)에 대하여 수직이다. 적층체 (50)와 기능층(15) 사이의 계면(15l)은 Z축 방향에 대하여 수직이다.
AlGaN층(51a)의 두께는, 예를 들어, 100나노미터(nm) 이상 500nm 이하(예를 들어, 약 250nm)이다. AlGaN층(51a)의 III족 원소 중의 Al의 조성비는, 예를 들어, 0.15 이상 0.35 이하(예를 들어 0.25)이다.
제1 Si 함유층(51s)의 두께 ts1은, 예를 들어, 0.4 원자층 두께 이상 2 원자층 두께 이하이다. 두께 ts1은, 예를 들어, 0.1nm 이상 2nm 이하이다. 제1 Si 함유층(51s)은 균일한 막이 아닐 수도 있고, 불연속인 섬 형상을 갖는 막 등일 수 있다. 제1 Si 함유층(51s)은 개구부가 형성된 막일 수 있다.
제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1은, 예를 들어, 100nm 이상 1000nm 이하이다. 이 예와 같이 제1 Si 함유층(51s)의 일부 위에 제1 GaN층(51g)이 설치되는 경우에는, 볼록부(51gp)의 높이 tg1은 제1 Si 함유층(51s)의 상면(51su)과 제1 GaN층(51g)의 볼록부(51gp)의 상단부 사이의 거리이다. 볼록부(51gp)가 정상 면(51gt)을 갖는 경우에는, 높이 tg1은 제1 Si 함유층(51s)의 상면(51su)과 정상 면(51gt) 사이의 거리이다. 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1은 제1 GaN층(51g)의 볼록부(51gp) 중에서 가장 높이가 높은 볼록부(51gp)에서의 제1 Si 함유층(51s)의 상면(51su)과 제1 GaN층(51g)의 볼록부(51gp)의 상단부 사이의 거리로 한다.
후술하는 바와 같이, 제1 GaN층(51g)이 제1 Si 함유층(51s)을 덮을 수 있다. 이러한 경우에는, 제1 GaN층(51g)의 볼록부(51gp)의 높이는 제1 GaN층(51g)의 요철의 높이(깊이), 즉, 요철의 볼록부와 오목부 사이의 Z축 방향을 따르는 거리에 대응한다.
제1 GaN층(51g)에는 볼록부(51gp)가 설치되고; 제1 GaN층(51g)의 두께는 균일하지 않다. 제1 GaN층(51g)의 두께는 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1과는 상이하다. 제1 GaN층(51g)의 두께는 제1 GaN층(51g)의 평균 두께로 한다.
제2 Si 함유층(52s)의 두께 ts2는, 예를 들어, 0.4 원자층 두께 이상 1.5 원자층 두께 이하이다. 두께 ts2는, 예를 들어 0.1nm 이상 1.5nm 이하이다. 제2 Si 함유층(52s)은 균일한 막이 아닐 수도 있고, 불연속인 섬 형상을 갖는 막 등일 수 있다. 제2 Si 함유층(52s)은 개구부가 형성된 막일 수 있다.
제2 GaN층(52g)의 두께 tg2는, 예를 들어 100nm 이상 5000nm 이하이다. 제2 GaN층(52g)의 두께 tg2는 제2 Si 함유층(52s)의 상단부와 제2 GaN층(52g)의 상면(이 예에서는, 적층체(50)와 기능층(15) 사이의 계면(15l)) 사이의 Z축 방향을 따르는 거리이다.
AlGaN층(51a)의 두께, 제1 Si 함유층(51s)의 두께 ts1, 제1 GaN층(51g)의 두께, 및 제2 Si 함유층(52s)의 두께 ts2는 Z축 방향을 따르는 길이이다. 제2 Si 함유층 (52s)의 두께는, 예를 들어, 제2 Si 함유층(52s) 중에서 제1 GaN층(51g)의 볼록부(51gp)의 경사면(51gs) 위에 설치된 부분의 경사면(51gs)에 대하여 수직인 방향을 따르는 길이이다.
이들 두께는, 예를 들어, 주사형 전자 현미경(SEM: Scanning Electron Microscope) 상 및/또는 투과형 전자 현미경(TEM: Transmission Electron Microscope) 상으로부터 결정될 수 있다.
기능층(15)의 두께는, 예를 들어, 약 1.5마이크로미터(μm) 이상 5μm 이하 (예를 들어, 2μm)이다.
기능층(15)은, 예를 들어, 반도체 발광 소자의 발광 기능을 갖는 층을 포함할 수 있다. 기능층(15)은, 예를 들어, 반도체 수광 소자의 수광 기능을 갖는 층을 포함할 수 있다. 기능층(15)은, 예를 들어, 전자 디바이스의 정류, 스위칭 및 증폭 중 적어도 하나의 기능을 갖는 층을 포함할 수 있다. 기능층(15)이 발광 기능을 갖는 층을 포함하는 경우의 예에 대해서 이제 설명한다.
도 2는 제1 실시 형태에 따른 질화물 반도체 소자의 일부를 예시하는 모식적 단면도이다.
도 2는 기능층(15)의 구성의 예를 도시하고 있다. 도 2에 도시한 바와 같은 이 예에서는, 기능층(15)은 n형 반도체층(10), p형 반도체층(20), 및 발광층(30)을 포함한다. 발광층(30)은 n형 반도체층(10)과 p형 반도체층(20) 사이에 설치된다. n형 반도체층(10)은 질화물 반도체를 포함한다. p형 반도체층(20)은 질화물 반도체를 포함한다. 발광층(30)은 질화물 반도체를 포함한다.
기능층(15)은 저 불순물 농도층(10i)을 더 포함할 수 있다. 저 불순물 농도층(10i)의 불순물 농도는 n형 반도체층(10)의 불순물 농도보다 낮다. 저 불순물 농도층(10i)은 필요에 따라서 설치될 수 있고 생략될 수 있다. 적층체(50) 위에 저 불순물 농도층(10i)이 설치된다.
n형 반도체층(10)은 적층체(50) 위에 설치된다. n형 반도체층(10)은 저 불순물 농도층(10i) 위에 설치된다. n형 반도체층(10) 위에 발광층(30)이 설치된다. 발광층(30) 위에 p형 반도체층(20)이 설치된다.
발광층(30)은 복수의 장벽층(31), 및 복수의 장벽층(31) 사이에 설치된 웰층(32)을 포함한다. 웰층(32)의 수는 1개 또는 복수일 수 있다. 즉, 발광층(30)은, 예를 들어, SQW(Single-Quantum Well) 구조 또는 MQW(Multi-Quantum Well) 구조를 갖는다.
장벽층(31)의 밴드갭 에너지는 웰층(32)의 밴드갭 에너지보다 크다. 웰층(32)은, 예를 들어, InGaN을 포함할 수 있다. 장벽층(31)은 GaN을 포함한다. 장벽층(31)이 InGaN을 포함하는 경우에는, 장벽층(31)의 In 조성비는 웰층(32)의 In 조성비보다 작다. 발광층(30)으로부터 방출되는 광의 피크 파장은, 예를 들어, 200nm 이상 1900nm 이하이다.
도 1 및 도 2는 또한 본 실시 형태에 따른 질화물 반도체 웨이퍼(210)의 구성을 예시하고 있다. 질화물 반도체 웨이퍼(210)는 기판(40), 버퍼층(60), 및 적층체(50)를 포함한다. 질화물 반도체 웨이퍼(210)는 기능층(15)을 더 포함할 수 있다. 기판(40), 버퍼층(60), 적층체(50), 및 기능층(15)에는 질화물 반도체 소자(110)에 관해서 설명한 구성을 적용할 수 있다.
본 실시 형태에 따른 질화물 반도체 소자 및 질화물 반도체 웨이퍼의 제조 방법의 예에 대해서 이제 설명한다.
예를 들어, 기판(40)으로서 주면이 (111) 면인 실리콘 기판을 사용한다. 기판(40)을, 예를 들어, 황산과 과산화수소의 혼합 약액 및 희불산(dilute hydrofluoric acid)을 사용해서 세정을 행한다. 세정 후에, 기판(40)을 MOCVD 장치의 반응 실 내에 도입한다.
기판(40)을, 예를 들어, 1080℃까지 가열한다. 수소와 질소의 비율이 2:1인 혼합 분위기에서, 트리메틸알루미늄(TMAl)을 유량 50cc/분 및 암모니아(NH3)를 유량 0.8L/분으로 20분간 공급한다. 이에 의해, AlN의 버퍼층(60)(AlN 버퍼층(62))이 형성된다. AlN 버퍼층(62)의 두께는, 예를 들어, 약 100nm이다.
기판 온도(기판(40)의 온도)를 1040℃로 설정한다. 수소와 질소의 비율이 2:1인 혼합 분위기에서, 트리메틸갈륨(TMGa)을 유량 10cc/분, TMAl을 유량 50cc/분, 및 암모니아를 유량 2.5L/분으로 5분간 공급한다. 이에 의해, 제1 AlGaN층(51aa)이 형성된다. 제1 AlGaN층(51aa)의 Al 조성비는 0.55이다. 제1 AlGaN층(51aa)의 두께는, 예를 들어, 약 100nm이다.
TMGa의 유량을 17cc/분; TMAl의 유량을 30cc/분으로 변경하고; TMGa 및 TMAl을 10분간 공급한다. 이에 의해, 제2 AlGaN층(51ab)이 형성된다. 제2 AlGaN층(51ab)의 Al 조성비는, 예를 들어, 0.3이다. 제2 AlGaN층(51ab)의 두께는, 예를 들어, 약 200nm이다.
TMGa의 유량을 20cc/분; TMAl의 유량을 15cc/분으로 변경하고, TMGa 및 TMAl을 11분간 공급한다. 이에 의해, 제3 AlGaN층(51ac)이 형성된다. 제3 AlGaN층(51ac)의 Al 조성비는, 예를 들어, 0.15이다. 제3 AlGaN층(51ac)의 두께는, 예를 들어, 약 250nm이다.
기판 온도를 1040℃인 채로 유지하고; 수소와 질소의 비율이 2:1인 혼합 분위기에서, 농도 10ppm의 실란(SiH4)을 유량 350cc/분 및 암모니아를 유량 20L/분으로 8분간 각각 공급한다. 이에 의해, 제1 Si 함유층(51s)이 형성된다. 제1 Si 함유층(51s)의 두께는, 예를 들어, 약 1 원자층 두께이다. 제1 Si 함유층(51s)의 Si 농도는, 예를 들어, 2×1020/cm3이다.
기판 온도를 1090℃로 설정하고; 수소와 질소의 비율이 2:1인 혼합 분위기에서, TMGa를 유량 56cc/분 및 암모니아를 유량 40L/분으로 5분간 각각 공급한다. 이에 의해, 제1 GaN층(51g)이 형성된다. 예를 들어, 제1 GaN층(51g)은 섬 형상을 갖는 결정이다. 제1 GaN층(51g)의 볼록부(51gp)는 X-Y 평면에 대하여 경사진 경사면(51gs)을 포함한다. 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1은, 예를 들어, 약 400nm이다.
기판 온도를 1040℃로 설정한다. 수소와 질소의 비율이 2:1인 혼합 분위기에서, 농도 10ppm의 실란(SiH4)을 유량 350cc/분 및 암모니아를 유량 20L/분으로 3분간 각각 공급한다. 이에 의해, 제2 Si 함유층(52s)이 형성된다. 제2 Si 함유층(52s)의 두께는, 예를 들어, 약 0.4 원자층 두께이다. 제2 Si 함유층(51s)의 Si 농도는, 예를 들어, 7.5×1019/cm3이다.
기판 온도를 1090℃로 설정하고; 수소와 질소의 비율이 2:1인 혼합 분위기에서, TMGa를 유량 56cc/분 및 암모니아를 유량 40L/분으로 60분간 각각 공급한다. 이에 의해, 제2 GaN층(52g)이 형성된다. 제2 GaN층(52g)의 두께는, 예를 들어, 약 2μm이다.
또한, TMGa를 유량 56cc/분, 암모니아를 유량 40L/분, 및 농도 10ppm의 실란(SiH4)을 유량 56cc/분으로 30분간 각각 공급한다. 이에 의해, n형 GaN층이 형성된다. n형 GaN층의 Si 농도는, 예를 들어, 5×1018(/cm3)이다. n형 GaN층의 두께는, 예를 들어, 약 1μm이다. n형 GaN층은 n형 반도체층(10)(기능층(15)의 적어도 일부)으로서 사용된다. 이에 의해, 본 실시 형태에 따른 질화물 반도체 소자 또는 질화물 반도체 웨이퍼를 형성할 수 있다.
n형 GaN층의 형성 전에 저 불순물 농도층(10i)을 형성할 수 있다. n형 반도체층(10) 위에 또한 발광층(30) 및 p형 반도체층(20)을 형성함으로써 질화물 반도체 소자(110) 및 질화물 반도체 웨이퍼(210)를 형성할 수 있다.
도 3a 및 도 3b는 제1 실시 형태에 따른 질화물 반도체 소자를 예시한다.
도 3a는 질화물 반도체 소자 및 질화물 반도체 웨이퍼의 단면 TEM 상이다. 도 3b는 도 3a를 기초로 그린 모식도이다. 도 3b에 있어서는, 적층체(50)에 포함되는 제1 Si 함유층(51s), 제1 GaN층(51g), 제2 Si 함유층(52s), 및 제2 GaN층 (52g)의 구성이 모식적으로 그려져 있다. 제1 Si 함유층(51s)의 형상 및 제2 Si 함유층(52s)의 형상이 실선으로 그려져 있다. 제1 Si 함유층(51s)보다 높은 영역에서의 전위(80)가 점선으로 모식적으로 그려져 있다.
도 3a 및 도 3b로부터 알 수 있는 바와 같이, 기판(40)과 AlN 버퍼층(62) 사이의 계면에서 전위(80)가 발생하고 있다. 전위(80)의 밀도는 AlN 버퍼층(62) 내 및 AlGaN층(51a) 내에서는 매우 높다. 전위(80)는 제1 Si 함유층(51s)보다 상측의 층에서 대폭 감소하고 있다. 제1 Si 함유층(51s)을 설치함으로써 전위(80)의 밀도가 감소하고 있다. 제1 Si 함유층(51s)은 전위(80)를 차폐하는 효과를 갖는다.
이 예에서는, 제2 Si 함유층(52s)의 일부는 제1 Si 함유층(51s)에 접하고 있다. 제2 Si 함유층(52s)이 제1 Si 함유층(51s)에 접하는 영역에서는 Si 함유층의 합계의 두께가 두껍다. 이 영역에서는, 제1 Si 함유층(51s) 및 제2 Si 함유층(52s)에 의해 전위(80)의 차폐 효과가 증가되는 것으로 생각된다. 이에 의해, 전위(80)의 밀도가 더 감소하는 것으로 생각된다.
제2 GaN층(52g) 내에서의 전위(80)의 밀도는 또한 감소하고 있다. 즉, 제1 Si 함유층(51s)과 제2 GaN층(52g) 사이의 영역(즉, 제1 GaN층(51g) 및 제2 Si 함유층(52s)을 포함하는 영역)에서 전위(80)의 밀도가 감소하고 있다.
제1 GaN층(51g)의 내부에서 전위(80)의 일부가 굴곡하고 있다. 이것은 제1 Si 함유층(51s) 위에 제1 GaN층(51g)을 형성함으로써 제1 GaN층(51g)이 3차원적으로 성장하기 때문이다. 전위(80)의 일부가 굴곡함으로써 전위(80)의 적층 방향으로의 전파가 억제되어 있다.
제1 GaN층(51g)의 볼록부(51gp)의 경사면(51gs)에서 전위(80)가 또한 감소하고 있다. 이 현상에 대해서 이제 더 설명한다.
도 4a 내지 도 4d는 제1 실시 형태에 따른 질화물 반도체 소자를 예시한다.
도 4a 및 도 4c는 질화물 반도체 소자 및 질화물 반도체 웨이퍼의 단면 TEM상이다. 도 4a는 제1 GaN층(51g)의 경사면(51gs)의 부분을 확대한 상이다. 도 4c는 제1 GaN층(51g)의 정상 면(51gt)의 부분을 확대한 상이다. 도 4b는 도 4a를 기초로 그린 모식도이다. 도 4d는 도 4c를 기초로 그린 모식도이다. 도 4b 및 도 4d에 있어서는, 제1 Si 함유층(51s)의 형상 및 제2 Si 함유층(52s)의 형상이 실선으로 그려져 있다. 제1 Si 함유층(51s)보다 높은 영역에서의 전위(80)는 점선으로 모식적으로 그려져 있다.
도 4a 및 도 4b로부터 알 수 있는 바와 같이, 제1 GaN층(51g)의 볼록부(51gp)의 경사면(51gs) 위에 설치된 제2 GaN층(52g)에서는 전위(80)가 소실된다. 이와 같이, 경사면(51gs)에서 전위(80)가 감소된다. 예를 들어, 제1 GaN층(51g)은 볼록부(51gp) 내에서 경사면(51gs)에 연결되는 복수의 제1 전위(81)를 갖는다. 제2 Si 함유층(52s)을 개재하여 제1 전위(81)와 연속하는 제2 GaN층(52g) 내의 전위(80)의 수는 복수의 제1 전위(81)의 수보다 적다. 도 4a 및 도 4b에 도시한 영역에서는, 제2 Si 함유층(52s)을 개재하여 제1 전위(81)와 연속하는 제2 GaN층(52g) 내의 전위(80)의 수는 0으로 관찰된다. 이에 반해, 볼록부(51gp) 내에서 경사면(51gs)에 연결되는 제1 전위(81)의 수가 많다. 이와 같이, 경사면(51gs)에서 전위(80)가 감소하는 현상은 본원 발명자가 새롭게 발견한 현상이다.
한편, 도 4c 및 도 4d에 도시한 것과 같이, 제1 GaN층(51g)의 볼록부(51gp)의 정상 면(51gt) 위에 설치된 제2 GaN층(52g)에서는 전위(80)의 억제 효과가 작다. 이 예에서는, 정상 면(51gt)의 하측(제1 GaN층(51g))에서의 전위(80)(제2 전위(82))는 정상 면(51gt)의 상측(제2 GaN층(52g))에서의 전위(80)(제3 전위(83))와 연결되어 있다. 제2 Si 함유층(52s) 중에서 정상 면(51gt) 위에 위치하는 부분에서는, 전위(80)의 전파의 변화는 작고; 제1 GaN층(51g)으로부터 제2 GaN층(52g)을 향해서 전위(80)가 전파하고 있다.
이와 같이, 경사면(51gs)에서의 전위의 감소 효과는 정상 면(51gt)에서의 전위의 감소 효과보다 크다.
예를 들어, 제1 GaN층(51g)의 볼록부(51gp)가 AlGaN층(51a)의 상면(51au)과 평행인 정상 면(51gt)을 갖는 경우에, 제1 GaN층(51g)은 제1 전위(81)(도 4b 참조) 및 제2 전위(82)(도 4d 참조)를 갖는다. 제1 전위(81)는 볼록부(51gp) 내에서 볼록부(51gp)의 경사면(51gs)에 연결된다. 제2 전위(82)는 볼록부(51gp) 내에서 정상 면(51gt)에 연결된다.
제2 GaN층(52g)은 복수의 제3 전위(83)를 갖고 있다. 복수의 제3 전위(83) 중 일부는 제2 전위(82)와 연속하고 있다. 얇은 제2 Si 함유층(52s)을 개재하여 전위가 연속하는 경우에도 전위는 연속하고 있는 것으로 한다. 복수의 제3 전위의 수(예를 들어, 양의 정수 N3)에 대한 제1 전위(81)와 연속하는 복수의 제3 전위(83)의 수(예를 들어, 0 이상의 양의 정수 N1)의 비를 제1 비(N1/N3)로 한다. 복수의 제3 전위의 수(N3)에 대한 제2 전위(82)와 연속하는 복수의 제3 전위(83)의 수(예를 들어, 양의 정수 N2)의 비를 제2 비(N2/N3)로 한다. 제1 비(N1/N3)는 제2 비(N2/N3)보다 낮다.
볼록부(51gp) 내의 복수의 제1 전위(81)의 수를 N01로 한다. 볼록부(51gp) 내의 복수의 제2 전위(82)의 수를 N02로 한다. 예를 들어, 복수의 제1 전위의 수(N01)에 대한 제1 전위(81)와 연속하는 복수의 제3 전위(83)의 수(N1)의 비(N1/N01)는, 복수의 제2 전위(82)의 수(N02)에 대한 제2 전위(82)와 연속하는 복수의 제3 전위(83)의 수(N2)의 비(N2/N02)보다 낮다.
이와 같이, 경사면(51gs)을 갖는 볼록부(51gp)가 설치되는 경우에, 그 경사면(51gs)에 접해서 제2 Si 함유층(52s)을 형성함으로써 제2 GaN층(52g)에 전해지는 전위(80)를 대폭 감소할 수 있다. 이에 의해, 기능층(15)에 도달하는 전위(80)를 대폭 감소할 수 있다.
도 3a 및 도 3b, 및 도 4a 내지 도 4d는 본 실시 형태에 따른 질화물 반도체 웨이퍼의 특성을 도시하고 있다. 실시 형태에 따른 질화물 반도체 웨이퍼에 있어서도, 질화물 반도체 소자와 마찬가지로 전위를 적게 할 수 있다.
실시 형태에 따르면, 전위가 적은 질화물 반도체 소자 및 질화물 반도체 웨이퍼를 제공할 수 있다.
이하 각종 구성을 갖는 질화물 반도체 소자(또는 질화물 반도체 웨이퍼)의 시료에 관한 실험 결과에 대해서 이제 설명한다.
도 5a 내지 도 5f는 시료를 예시하는 모식적 단면도이다.
도 5a에 도시한 것과 같이, 제1 시료(151)에는 상기의 AlGaN층(51a), 제1 Si 함유층(51s), 제1 GaN층(51g), 제2 Si 함유층(52s), 및 제2 GaN층(52g)이 설치되어 있다. 제1 GaN층(51g)은 제1 Si 함유층(51s)의 일부 위에 설치되어 있고; 제2 Si 함유층(52s)의 일부가 제1 Si 함유층(51s)에 접하고 있다. 제1 GaN층(51g)은 경사면(51gs)를 갖는 볼록부(51gp)를 포함한다. 제1 시료(151)는 상기의 질화물 반도체 소자(110) 또는 질화물 반도체 웨이퍼(210)에 대응한다. 제1 시료(151)의 제조 방법은 질화물 반도체 소자(110)에 관해서 설명한 제조 방법과 같다.
도 5b에 도시한 것과 같이, 제2 시료(152)에도 AlGaN층(51a), 제1 Si 함유층(51s), 제1 GaN층(51g), 제2 Si 함유층(52s), 및 제2 GaN층(52g)이 설치되어 있다. 제2 시료(152)에서는, 제1 GaN층(51g)은 제1 Si 함유층(51s)의 전체 면 위에 설치되어 있다. 제2 Si 함유층(52s)은 제1 Si 함유층(51s)에 접하지 않고 있다. 제1 GaN층(51g)은 경사면(51gs)을 갖는 볼록부(51gp)를 포함한다. 제1 GaN층(51g)은 연속적이다. 제2 시료(152)의 제조 방법의 일부는 제1 시료(151)의 제조 방법과는 상이하다. 제2 시료(152)의 제1 GaN층(51g)의 형성시에, TMGa를 유량 112cc/분 및 암모니아를 유량 40L/분으로 2.5분간 각각 공급한다. 즉, 제2 시료(152)의 제1 GaN층(51g)의 성장 속도는 제1 시료(151)의 제1 GaN층(51g)의 성장 속도의 2배이다. 그 밖의 조건에 대해서는, 제1 시료(151)와 같다.
도 5c에 도시한 것과 같이, 제3 시료(153)에도 AlGaN층(51a), 제1 Si 함유층(51s), 제1 GaN층(51g), 제2 Si 함유층(52s), 및 제2 GaN층(52g)이 설치되어 있다. 제3 시료(153)의 제1 GaN층(51g)은 볼록부(51gp)를 포함하지 않는다. 제1 GaN층(51g)은 평탄하다. 제1 GaN층(51g)의 두께는 약 600nm이다. 제2 Si 함유층(52s)도 평탄하다. 제3 시료(153)의 제작시의 제1 GaN층(51g)의 성장 시간은 15분이다. 그 밖의 조건에 대해서는, 제1 시료(151)와 같다.
도 5d에 도시한 것과 같이, 제4 시료(154)에 AlGaN층(51a), 제1 GaN층(51g), 제2 Si 함유층(52s), 및 제2 GaN층(52g)이 설치되어 있다. 제4 시료(154)에서는 제1 Si 함유층(51s)이 설치되어 있지 않다. 제1 GaN층(51g)은 경사면(51gs)을 갖는 볼록부(51gp)를 포함한다. 제1 GaN층은 연속적이다. 제4 시료(154)의 제1 GaN층(51g)의 형성시에 암모니아의 공급량은 2.5L/분이다. 즉, 제4 시료(154)의 제1 GaN층(51g)의 형성 시의 V/III 비는 제1 시료(151)의 V/III 비의 1/16이다. 그 밖의 조건에 대해서는, 제1 시료(151)와 같다.
도 5e에 도시한 것과 같이, 제5 시료(155)에 AlGaN층(51a), 제1 GaN층(51g), 제2 Si 함유층(52s), 및 제2 GaN층(52g)이 설치되어 있다. 제5 시료(155)에는 제1 Si 함유층(51s)이 설치되어 있지 않다. 제1 GaN층(51g)은 볼록부(51gp)를 포함하고 있지 않고; 제1 GaN층(51g)은 평탄하다. 제5 시료(155)는 제3 시료(153)에서의 제1 Si 함유층(51s)을 설치하지 않는 구성에 대응한다.
도 5f에 도시한 것과 같이, 제6 시료(156)에 AlGaN층(51a), 제2 Si 함유층(52s), 및 제2 GaN층(52g)이 설치되어 있다. 제6 시료(156)에는 제3 시료(153)의 제1 Si 함유층(51s) 및 제1 GaN층(51g)이 설치되어 있지 않다.
도 6a 내지 도 6f는 시료의 단면의 주사형 전자 현미경 상이다.
도 6a 내지 도 6f는 각각 제1 내지 제6 시료(151 내지 156)의 단면 SEM 상을 도시하고 있다.
도 6a로부터 알 수 있는 바와 같이, 제1 시료(151)의 제1 GaN층(51g)은 경사면(51gs)을 갖는 볼록부(51gp)를 포함한다. 볼록부(51gp) 사이의 영역에서 제2 Si 함유층(52s)의 일부가 제1 Si 함유층(51s)에 접하고 있다. 제1 GaN층(51g)의 요철의 높이(볼록부(51gp)의 높이 tg1)는 약 400nm이다.
도 6b로부터 알 수 있는 바와 같이, 제2 시료(152)의 제1 GaN층(51g)에는 볼록부(51gp)가 설치되어 있지만, 제1 GaN층(51g)은 연속적인 결정이다. 제2 Si 함유층(52s)은 제1 Si 함유층(51s)에 접하지 않고 있다. 제1 GaN층(51g)의 볼록부(51gp)의 높이(요철의 높이)는 약 300nm이다. 제2 시료(152)의 제1 GaN층(51g)의 요철의 높이는 제1 시료(151)(질화물 반도체 소자(110))의 제1 GaN층(51g)의 요철의 높이보다 작다. 제2 시료(152)의 제1 GaN층(51g)의 결정의 밀도가 높아지고; 제1 GaN층(51g)이 연속적인 결정이 되고 있다. GaN층의 성장 속도를 증가시킬수록, 요철의 높이가 감소되고 결정의 밀도가 증가된다.
도 6c로부터 알 수 있는 바와 같이, 제3 시료(153)의 제1 GaN층(51g)에는 볼록부가 설치되어 있지 않다. 제1 GaN층(51g)은 평탄한 막이다.
도 6d로부터 알 수 있는 바와 같이, 제4 시료(154)에는 제1 Si 함유층(51s)이 설치되어 있지 않다. 제1 GaN층(51g)은 경사면(51gs)을 갖는 볼록부(51gp)를 포함한다. 제1 GaN층(51g)은 연속적이다.
도 6e로부터 알 수 있는 바와 같이, 제5 시료(155)에는 제1 Si 함유층(51s)이 설치되어 있지 않다. 또한, 제1 GaN층(51g)은 평탄하다.
도 6f로부터 알 수 있는 바와 같이, 제6 시료(156)에는 제1 Si 함유층(51s) 및 제1 GaN층(51g)이 설치되어 있지 않다.
도 7은 시료의 전위 밀도의 측정 결과를 예시하는 그래프이다.
도 7은 제1 내지 제6 시료(151 내지 156)의 전위 밀도(칼날(edge) 전위 밀도)의 측정 결과를 도시하고 있다. 종축은 칼날 전위 밀도 De이다. 칼날 전위 밀도 De는 X선 회절 측정의 로킹 커브 반값폭(rocking curve width at half maximum)으로부터 유도된다.
도 7에 도시한 바와 같은 제1 시료(151)에서, 칼날 전위 밀도 De는 2.8×108(/cm2)이며; 전위 밀도는 낮다. 제1 시료(151)의 칼날 전위 밀도 De는 질화물 반도체 소자(110) 또는 질화물 반도체 웨이퍼(210)의 칼날 전위 밀도에 대응한다. 제1 시료(151)에서는, 다음의 이유로 인해 칼날 전위 밀도 De가 감소하고 있는 것으로 생각된다.
제1 GaN층(51g)이 3차원적으로 성장하고 버퍼층(60)에서 발생한 전위(80)를 제1 GaN층(51g) 내에서 적층 방향(Z축 방향)과 평행인 방향을 향해서 구부릴 수 있다. 이에 의해, 상층(기능층(15))에 도달하는 전위(80)를 감소할 수 있다.
제1 Si 함유층(51s)에 의해 제1 GaN층(51g)의 성장이 억제되는 영역(볼록부 (51gp) 사이의 영역)에서는 버퍼층(60)에서 발생한 전위(80)가 제1 Si 함유층(51s)에 의해 차폐된다. 이에 의해, 전위(80)의 상층에의 전파가 억제되고; 전위(80)를 감소시킬 수 있다.
또한, 제1 GaN층(51g)의 볼록부(51gp)의 경사면(51gs)에서의 상층 측에 전파하는 전위(80)의 수가 감소된다. 경사면(51gs)에서 전위(80)는 굴곡한다. 즉, 경사면(51gs) 위에 설치된 제2 Si 함유층(52s)에서 전위(80)는 굴곡한다. 경사면(51gs)에서 전위(80)의 전파가 차단된다. 그 결과, 상층에 도달하는 전위(80)를 대폭 감소시킬 수 있다.
도 7에 도시한 바와 같은 제2 시료(152)에서, 칼날 전위 밀도 De는 4.8×108(/cm2)이며; 전위 밀도는 낮다. 제1 시료(151)의 칼날 전위 밀도 De는 제2 시료(152)의 칼날 전위 밀도 De보다 낮다. 제2 시료(152)에서는, 제2 Si 함유층(52s)은 제1 Si 함유층(51s)과 접하지 않고 있다. 이로 인해, 제2 시료(152)에서는 AlGaN층(51a)으로부터 전파하는 전위(80)의 차폐 효과가 작은 것으로 생각된다. 제2 Si 함유층(52s)이 제1 Si 함유층(51s)과 접하는 구성(예를 들어, 제1 시료(151))에서는, 제2 Si 함유층(52s)이 제1 Si 함유층(51s)과 접하지 않는 구성(예를 들어 제2 시료(152))에 비하여, 칼날 전위 밀도 De를 60% 정도로 감소시킬 수 있다.
도 7로부터 알 수 있는 바와 같이, 제3 시료(153)에서는, 칼날 전위 밀도 De는 6.2×108(/cm2)이며 전위 밀도는 높다. 제3 시료(153)에는 제1 GaN층(51g)에 볼록부(51gp)가 설치되어 있지 않다. 이로 인해, 볼록부(51gp)의 경사면(51gs)에서 전위(80)의 굴곡 효과 또는 차폐 효과를 얻지 못한다. 또한, 제2 Si 함유층(52s)은 제1 Si 함유층(51s)과 접하지 않고 있다. 이로 인해, 전위(80)의 차폐 효과가 작다. 이상의 이유로 인해 제3 시료(153)에서는 칼날 전위 밀도 De가 높은 것으로 생각된다.
도 7로부터 알 수 있는 바와 같이, 제4 시료(154)에서는 칼날 전위 밀도 De는 7.5×108(/cm2)이며 전위 밀도는 높다. 제4 시료(154)에는 제1 Si 함유층(51s)이 설치되어 있지 않기 때문에, 제1 Si 함유층(51s)에 의한 전위(80)의 차폐 효과를 얻지 못한다. 제4 시료(154)의 칼날 전위 밀도 De는 제2 시료(152)의 칼날 전위 밀도 De의 약 1.6배이다. 즉, 제1 Si 함유층(51s)을 설치하는 구성(예를 들어 제2 시료(152))에서는, 제1 Si 함유층(51s)을 설치하지 않는 구성(예를 들어, 제4 시료(154))에 비하여, 칼날 전위 밀도 De를 64% 정도로 감소시킬 수 있다.
도 7로부터 알 수 있는 바와 같이, 제5 시료(155)에서는 칼날 전위 밀도 De는 1.1×109(/cm2)이며 전위 밀도는 높다. 제5 시료(155)에는 제1 Si 함유층(51s)이 설치되어 있지 않다. 이로 인해, 제1 Si 함유층(51s)에 의한 전위(80)의 차폐 효과를 얻지 못한다. 또한, 제5 시료(155)에서는, 제1 GaN층(51g)에 볼록부(51gp)가 설치되어 있지 않다. 이로 인해, 볼록부(51gp)의 경사면(51gs)(또는 경사면(51gs) 위에 설치된 제2 Si 함유층(52s))에 의한 전위(80)의 굴곡 효과 또는 차폐 효과를 얻지 못한다. 이로 인해, 제5 시료(155)에서는 칼날 전위 밀도 De가 높은 것으로 생각된다. 제5 시료(155)의 칼날 전위 밀도 De는 제4 시료(154)에 비해 약 1.7배이다. 즉, 제1 GaN층(51g)이 경사면(51gs)을 갖는 볼록부(51gp)를 포함하는 구성(예를 들어, 제4 시료(154))에서는, 제1 GaN층(51g)이 평탄한 구성(예를 들어, 제5 시료(155))에 비하여, 칼날 전위 밀도 De를 70% 정도로 감소시킬 수 있다.
도 7로부터 알 수 있는 바와 같이, 제6 시료(156)에서는 칼날 전위 밀도 De는 6.0×108(/cm2)이며 전위 밀도는 높다. 제6 시료(156)에는 제1 GaN층(51g) 및 제2 Si 함유층(52s)이 설치되어 있지 않다. 이로 인해, 제1 GaN층(51g)의 볼록부(51gp)의 경사면(51gs)(또는 경사면(51gs)) 위에 설치된 제2 Si 함유층(52s))에 의한 전위(80)의 굴곡 효과 또는 차폐 효과를 얻지 못한다. Si 함유층이 1개의 층이며; 제2 Si 함유층(52s)이 제1 Si 함유층(51s)에 접하는 것에 의해 전위(80)의 차폐 효과가 증가되지 않는다. 이상의 이유로 인해 제6 시료(156)의 칼날 전위 밀도 De가 높은 것으로 생각된다.
이와 같이, 적층체(50)에 AlGaN층(51a), 제1 Si 함유층(51s), 경사면(51gs)을 갖는 볼록부(51gp)를 포함하는 제1 GaN층(51g), 제2 Si 함유층(52s), 및 제2 GaN층(52g)을 설치함으로써 전위 밀도를 감소시킬 수 있다. 전위가 적은 질화물 반도체 소자 및 질화물 반도체 웨이퍼가 얻어진다.
제1 시료(151) 및 제2 시료(152)의 구성에 의해 전위를 감소시킬 수 있다. 제1 시료(151)와 같이, 제1 GaN층(51g)이 제1 Si 함유층(51s)의 일부 위에 설치되고 제2 Si 함유층(52s)의 일부가 제1 Si 함유층(51s)과 접하는 구성에서 전위 밀도의 감소 효과가 높다.
도 8a 내지 도 8c는 실시 형태에 따른 질화물 반도체 소자를 도시하는 모식도이다.
도 8a 및 도 8b는 실시 형태에 따른 질화물 반도체 소자(110)(또는 질화물 반도체 웨이퍼(210))의 에너지 분산형 X선 분광 분석(EDS 분석)의 결과의 예를 도시하는 그래프이다. 도 8c는 EDS 분석에서의 분석의 장소를 도시하고 있다. 도 8c는 EDS 분석의 장소로서 제1 분석 위치(Ap1) 및 제2 분석 위치(Ap2)를 도 4c의 단면 TEM 상으로 도시하고 있다. 제1 분석 위치(Ap1)는 제1 Si 함유층(51s)의 위치에 대응한다. 제2 분석 위치(Ap2)는 제2 Si 함유층(52s)의 위치에 대응한다.
도 8a는 제1 분석 위치(Ap1)의 분석 결과에 대응한다. 도 8b는 제2 분석 위치(Ap2)의 분석 결과에 대응한다. 도 8a 및 도 8b의 횡축은 에너지 Eg(keV(kilo electron volts))이다. 종축은 강도 I(counts)이다. 이 EDS 분석의 Si의 검출 한계는 1000ppm이다.
이 예에서는, 제1 Si 함유층(51s)의 성장 시간 TMs1은 8분이다. 이 조건은 제1 Si 함유층(51s)의 Si 면 밀도가 1.2×1015/cm2인 조건에 대응한다. 제2 Si 함유층(52s)의 성장 시간 TMs2는 3분이다. 이 조건은 제2 Si 함유층(52s)의 Si 면 밀도가 3.8×1014/cm2인 조건에 대응한다.
도 8a 및 도 8b로부터 알 수 있는 바와 같이, 본 실시 형태에서는 제1 Si 함유층(51s) 및 제2 Si 함유층(52s)에서 Si가 검출된다. 제1 Si 함유층(51s)의 Si 농도는 약 4.5(atomic %)로 추정될 수 있다. 제2 Si 함유층(52s)의 Si 농도는 약 3.9(atomic %)로 추정될 수 있다. 이와 같이, 본 실시 형태에 있어서는, Si 함유층의 Si 농도는 검출 한계(1000ppm) 이상이다. Si 농도를 1000ppm 이상으로 함으로써 전위 감소의 큰 효과가 얻어진다.
III족 질화물 반도체의 성장 방법으로서 III족 질화물 반도체의 결정 핵을 섬 형상으로 형성하고; 그 후, 질소원 가스를 공급하면서 규소원 가스와 III족 원 가스를 교대로 공급하여 그 결정 핵을 섬 형상으로 성장시키고; 또한, 질소원 가스와 III족원 가스를 공급함으로써 섬 형상의 각각의 결정 핵으로부터 III족 질화물 반도체를 성장시키는 방법이 있다. 이 방법에서는, 결정 핵으로부터 III족 질화물 반도체를 가로 방향으로 성장시키고, 상호 인접하는 결정 핵으로부터 성장한 결정이 접합하는 접합부에 전위를 집중시켜, 결정 핵의 두께의 차를 이용하여 전위를 가둠으로써 상층에서의 전위 밀도를 감소시킨다. 즉, 결정 핵 사이의 전위를 감소시킨다. 이 방법에서는, Si의 검출 한계가 1000ppm의 EDS 분석에서, 버퍼층이나 결정 핵에서 Si는 거의 검출되지 않도록 된다.
이에 반해, 본 실시 형태에 따른 질화물 반도체 소자 및 질화물 반도체 웨이퍼에서는, 제1 GaN층(51g)의 볼록부(51gp) 내의 전위(80)가 볼록부(51gp)의 경사면(51gs) 위에 설치된 제2 Si 함유층(52s)에서 감소된다. 이미 설명한 바와 같이, 본 실시 형태에서는, Si 함유층의 Si 농도는 충분히 검출 한계 이상으로 된다. 제1 Si 함유층(51s)의 Si 농도는, 예를 들어, 7×1019/cm3 이상 4×1020/cm3 이하이다.
이하 본 실시 형태에 따른 구성의 예에 대해서 이제 설명한다.
버퍼층(60)은, 예를 들어, AlN 버퍼층(62)을 포함한다. AlN 버퍼층(62)의 두께는, 예를 들어, 약 100nm(예를 들어, 10nm 이상 400nm 이하)이다. 버퍼층(60)으로서 GaN층을 사용할 수 있다. 버퍼층(60)으로서 GaN층을 사용하는 경우, 그 GaN층의 두께는 약 30nm(예를 들어 20nm 이상 50nm 이하)이다. 버퍼층(60)은 AlGaN, InGaN 또는, AlInN 등의 혼합 결정을 포함할 수 있다.
기판(40)으로서 실리콘 기판을 사용하는 경우에는, 실리콘과 화학적 반응이 쉽게 발생하지 않는 AlN을 실리콘에 접하는 버퍼층(60)으로서 사용함으로써 실리콘과 갈륨 간의 반응에 의해 발생하는 멜트백(meltback) 에칭을 억제하기 쉽다. 버퍼층(60)이 In을 포함하면, 실리콘 기판과의 격자 부정합이 억제되고; 전위를 억제하기가 더 쉬워진다. 버퍼층(60)이 In을 포함하는 경우, 결정 성장 중에 In의 이탈 반응이 발생하기 쉽다. 이로 인해, 평탄성이 좋은 버퍼층(60)을 얻기 위해서, In 조성비는 0.5 이하로 하는 것이 바람직하다.
적층체(50)에 AlGaN층(51a)을 설치함으로써, 멜트백 에칭의 억제 효과를 증가시킬 수 있다. AlGaN층(51a) 중에 압축 응력이 형성되고; 결정 성장 후의 냉각 과정에서 질화물 반도체와 실리콘 기판 사이의 열팽창 계수의 차에 의해 발생하는 인장 응력이 감소된다. 이에 의해, 균열의 발생을 억제할 수 있다.
이미 설명한 바와 같이, AlGaN층(51a)은 복수의 층(예를 들어, 제1 내지 제3 AlGaN층(51aa, 51ab 및 51ac) 등)을 포함할 수 있다. 이에 의해, AlGaN층(51a) 중에 형성되는 압축 응력을 증가시킬 수 있다. AlGaN층(51a)이 복수의 층을 포함하는 경우, 상측 방향을 향하여 Al 조성비가 감소되는 것이 바람직하다.
예를 들어, 버퍼층(60)으로서 AlN을 사용하는 경우, AlGaN층(51a)에 설치하는 복수의 AlGaN층의 Al 조성비는, 예를 들어, AlN과 GaN의 격자 상수를 적층수로 등간격으로 분할한 격자 상수차가 되도록 설정된다. AlN과 GaN 사이의 실온에서의 격자 부정합은 약 2.1%이다.
예를 들어, AlGaN층(51a) 중에 3개의 AlGaN층을 설치하는 경우는, AlGaN층 사이의 격자 상수차가 약 0.7% 정도로 되도록 설정된다. 예를 들어, 제1 AlGaN층 (51aa)의 Al 조성비는 약 0.55이다. 제2 AlGaN층(51ab)의 Al 조성비는, 예를 들어, 0.3이다. 제3 AlGaN층(51ac)의 Al 조성비는, 예를 들어, 0.15이다.
예를 들어, AlGaN층(51a) 중에 2개의 AlGaN층을 설치하는 경우는, AlGaN층 사이의 격자 상수차가 약 1.0% 정도로 되도록 설정된다. 예를 들어, 제1 AlGaN층 (51aa)의 Al 조성비는 약 0.5이다. 제2 AlGaN층(51ab)의 Al 조성비는, 예를 들어, 0.2이다.
AlGaN층의 Al 조성비 사이의 차는 일정하지 않다. 이것은 AlGaN층 중에 왜곡이 발생하기 때문이다. AlGaN층의 실온에서의 격자 부정합은, 예를 들어, X선 회절 측정에 의해 산출된다.
제1 Si 함유층(51s) 및 제2 Si 함유층(52s)으로부터 선택된 적어도 하나는 SiN층을 포함할 수 있다. 제1 Si 함유층(51s) 및 제2 Si 함유층(52s)으로부터 선택된 적어도 하나는 GaN의 일부에 고농도로 Si가 도핑된 층(δ 도핑층)일 수 있다.
제1 Si 함유층(51s)을 설치함으로써, 제1 Si 함유층(51s) 위에 제1 GaN층 (51g)을 형성할 때에 제1 GaN층(51g)이 3차원적으로 성장한다. 적층 방향에 대하여 수직인 면(X-Y 평면) 내에서, 제1 Si 함유층(51s)의 Si 농도 및/또는 두께에 요동이 있다. 예를 들어, Si 농도가 낮은 부분 또는 두께가 얇은 부분에 선택적으로 제1 GaN층(51g)이 성장하기 쉽다. 이에 의해, 제1 GaN층(51g)이 3차원적으로 성장한다.
제1 GaN층(51g)이 3차원적으로 성장하기 때문에, 버퍼층(60)에서 발생한 전위(80)가 적층 방향(Z축 방향)과 평행인 방향을 향해서 구부러진다. 이에 의해, 상층(기능층(15))에 도달하는 전위(80)의 수를 감소시킬 수 있다.
제1 Si 함유층(51s)에 의해 제1 GaN층(51g)의 성장이 억제되는 영역(제1 GaN층(51g)의 볼록부(51gp) 사이의 영역)에서는, 버퍼층(60)에서 발생한 전위(80)가 제1 Si 함유층(51s)에 의해 차폐된다. 이에 의해, 전위(80)의 상층에의 전파가 억제된다. 제1 Si 함유층(51s)의 피복률이 높으면, 전위(80)의 감소 효과는 증가한다.
제1 Si 함유층(51s)은 AlGaN층(51a)에 접한다. AlGaN층(51a) 및 제1 GaN층 (51g)은 제1 Si 함유층(51s)을 개재하여 서로 근접한다. 이에 의해, 제1 GaN층(51g)은 AlGaN층(51a)과의 격자 부정합차의 영향을 받으면서 성장한다. 격자 부정합차를 설치함으로써, 제1 GaN층(51g)은 보다 3차원으로 성장하기 쉬워지고; 전위 감소 효과가 증가한다. 또한, AlGaN층(51a) 및 제1 GaN층(51g)이 제1 Si 함유층(51s)을 개재하여 서로 근접하는 부분에서 발생하는 전위를 감소시킬 수 있다.
제1 Si 함유층(51s)의 두께는 0.4 원자층 두께 이상 2 원자층 두께 이하이고, 예를 들어 1 원자층 두께이다. 제1 Si 함유층(51s)의 두께가 0.4 원자층 두께보다 얇으면, 제1 GaN층(51g)의 3차원 성장이 쉽게 발생하지 않고; 전위(80)의 감소 효과가 감소한다. 제1 Si 함유층(51s)의 두께가 2 원자층 두께보다 두꺼우면, 제1 GaN층 (51g)의 성장이 곤란해진다.
제1 Si 함유층(51s)의 두께는 투과형 전자 현미경 상에 의한 직접 관찰 또는 2차 이온 질량 분석법(SIMS)에 의해 추정할 수 있다. SIMS 분석법의 경우, 층 내의 Si 농도가 2×1020/cm3 정도의 경우가 1 원자층 두께에 상당한다. 이 Si 농도는, 면 밀도로 환산하면, 1×1015/cm2 정도의 Si 면 밀도에 대응한다.
제1 GaN층(51g) 위에 제2 Si 함유층(52s)이 설치된다. 제1 GaN층(51g)은 볼록부(51gp)를 포함한다. 볼록부(51gp)는 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에 대하여 경사진 경사면(51gs)을 갖는다. 경사면(51gs)은, 예를 들어, (10-11) 면 또는 (11-22) 면 등의 파셋트 면이다. 경사면(51gs)은 지정된 결정 면이 아닐 수도 있다. 볼록부(51gp)의 경사면(51gs)과 X-Y 평면 사이의 각도는 변화될 수 있다. 볼록부(51gp)는 원추 형상 또는 돔 형상을 가질 수 있다.
제1 GaN층(51g)에 포함되는 볼록부(51gp) 사이에 제1 Si 함유층(51s)의 일부가 노출되고 있다. 제2 Si 함유층(52s)은 노출된 제1 Si 함유층(51s) 위와 제1 GaN층(51g)(볼록부(51gp)의 경사면(51gs) 위 및 볼록부(51gp)의 상면(정상 면(51gt)) 위에 형성된다. 제1 GaN층(51g)의 경사면(51gs) 위에 제2 Si 함유층(52s)을 형성함으로써, 경사면(51gs)과 제2 Si 함유층(52s) 사이의 계면에서 전위(80)의 굴곡을 발생시키고, 기능층(15)에 전파하는 전위(80)를 감소시킬 수 있다.
제2 Si 함유층(52s)의 일부가 제1 Si 함유층(51s)과 접하면, Si 함유층에 의한 전위(80)의 차폐 효과가 증가한다. 이에 의해, 버퍼층(60)에서 발생한 전위(80)의 상층(기능층(15))에의 전파의 억제 효과가 증가한다.
제2 Si 함유층(52s)의 두께는 0.2 원자층 두께 이상 2 원자층 두께 이하(예를 들어 0.5 원자층 두께)인 것이 바람직하다. 제2 Si 함유층(52s)의 두께가 0.2 원자층 두께보다 얇으면, 경사면(51gs)에서의 전위(80)의 굴곡 효과 또는 차폐 효과를 충분히 얻지 못하고; 전위 밀도의 감소 효과가 감소한다. 제2 Si 함유층(52s)의 두께가 2 원자층 두께보다 두꺼우면, 제2 GaN층(52g)이 쉽게 성장하지 않는다. 그 결과, 제2 GaN층(52g)에서의 평탄화가 곤란해진다.
제2 Si 함유층(52s)의 두께는 제1 Si 함유층(51s)의 두께보다 얇은 것이 바람직하다. 제2 Si 함유층(52s)의 두께가 제1 Si 함유층(51s)의 두께보다 두꺼워지면, 제1 GaN층(51g)의 볼록부(51gp)의 경사면(51gs) 위에 고밀도의 요철이 형성되고; 표면 평탄성이 감소한다. 이로 인해, 기능층(15)의 특성이 저하하기 쉬워진다.
제1 Si 함유층(51s)의 두께와 제2 Si 함유층(52s)의 두께의 합은 0.7 원자층 두께 이상 2 원자층 두께 이하로 하는 것이 바람직하다. 두께의 합이 0.7 원자층 두께보다 얇으면, Si 함유층에 의한 전위(80)의 굴곡 효과 또는 차폐 효과가 얻기 어려워진다. 두께의 합이 2 원자층 두께보다 두꺼우면, GaN층에서의 요철 형성이 과잉이 되고; 평탄성이 악화된다. 또한, 두께의 합이 2 원자층 두께보다 두꺼우면, 요철 형성에 의한 GaN층 내의 인장 응력의 발생에 의해 균열이 발생하기 쉬워진다.
제2 Si 함유층(52s) 위에 충분한 두께의 제2 GaN층(52g)이 형성됨으로써, 제2 GaN층(52g)의 상면은 평탄해진다. 그리고, 제2 GaN층(52g) 위에 형성되는 기능층(15)의 주면은 평탄해진다.
도 9a 내지 도 9c는 실시 형태에 따른 질화물 반도체 소자를 예시하는 전자 현미경 사진이다.
이들 도면은 제1 Si 함유층(51s) 위에 제1 GaN층(51g)을 형성한 3개의 시료의 SEM 상이다. 이들 도면에 있어서는, 제1 GaN층(51g)의 형상이 표현되고 있다. 이들 시료들 사이에서는 층의 형성 조건이 서로 상이하다. 이들 도면은 질화물 반도체 웨이퍼의 예도 도시하고 있다.
도 9a에 도시한 제1 예 S01에서는, AlGaN층(51a) 위에 기판 온도가 1040℃로, 농도 10ppm의 실란(SiH4)을 유량 350cc/분 및 암모니아를 유량 20L/분으로 3분간 각각 공급함으로써 제1 Si 함유층(51s)이 형성된다. 그 후, 기판 온도가 1090℃로, TMGa를 유량 56cc/분 및 암모니아를 유량 40L/분으로 5분간 각각 공급함으로써 제1 GaN층(51g)이 형성된다. TMGa의 유량 56cc/분은 273μmol/분에 상당한다. 따라서, 제1 예 S01에서는, 제1 GaN층(51g)의 형성 시의 V/III 비는 6500이다. 제1 Si 함유층(51s)의 두께는 약 0.4 원자층 두께이다.
도 9b에 도시한 제2 예 S02에서는, 제1 Si 함유층(51s)의 형성 시의 성장 시간이 8분이다. 그 이외는, 제2 예 S02는 제1 예 S01과 같다. 제2 예 S02에서의 제1 Si 함유층(51s)의 두께는 약 1 원자층 두께이다.
도 9c에 도시한 제3 예 S03에서는, 제1 GaN층(51g)의 형성 시의 암모니아 유량이 2.5L/분이다. 그 이외는, 제3 예 S03는 제1 예 S01과 같다. 제3 예 S03에서는, 제1 GaN층(51g)의 형성 시의 V/III 비는 490으로 낮다.
도 9a로부터 알 수 있는 바와 같이, 제1 예 S01에서는, 제1 GaN층 (51g)은 섬 형상을 갖는 결정이다. 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1은 150nm 내지 200nm이다. 제1 GaN층(51g)의 볼록부(51gp)의 직경(폭, 즉, X-Y 평면에 평행인 방향의 길이))은 약 1.5μm이다. 제1 예 S01에서는, 높이가 50nm 이하의 미결정이 다수 관찰된다.
도 9b로부터 알 수 있는 바와 같이, 제2 예 S02(제1 Si 함유층(51s)의 형성 시간은 즉, 8분으로 길다)에서는, 제1 GaN층(51g)의 높이 tg1이 200nm 내지 500nm으로 증가한다. 한편, 제1 GaN층(51g)의 볼록부(51gp)의 직경(폭)은 약 0.8μm 정도로 감소한다. 제2 예 S02에서는, 상기의 미결정(높이가 50nm 이하의 미결정)은 실질적으로 관찰되지 않는다.
이와 같이, 제1 Si 함유층(51s)의 두께에 의해 제1 GaN층(51g)의 볼록부 (51gp)의 높이 tg1과 직경(폭)을 변화시킬 수 있다. Si 함유층(51s)의 성장 시간이 긴, 즉, 제1 Si 함유층(51s)의 두께가 두꺼우면, 제1 GaN층(51g)의 볼록부 (51gp)의 높이 tg1이 증가한다.
도 9c로부터 알 수 있는 바와 같이, 제3 예 S03(제1 GaN층(51g))의 형성 시의 V/III 비가 490으로 낮다)에서는, 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1이 400nm 내지 700nm로 증가한다. 경사면(51gs)의 면적이 증가한다. 볼록부(51gp)는 원추 형상 또는 돔 형상을 갖는다. 한편, 제1 GaN층(51g)의 볼록부(51gp)의 직경(폭)은 약 1.5μm이며, 제1 예 S01과 실질적으로 마찬가지이다.
이와 같이, 제1 GaN층(51g)의 형성시의 V/III 비에 의해 제1 GaN층 (51g)의 볼록부(51gp)의 높이 tg1 및 경사면(51gs)의 형상을 변화시킬 수 있다. V/III 비가 낮으면, 높이 tg1이 증가한다. V/III 비가 낮으면, 볼록부(51gp)의 전체에 대해 경사면(51gs)이 차지하는 비율이 증가한다.
도 10a 내지 도 10d는 질화물 반도체 소자의 특성을 예시하는 그래프이다. 이들 도면은 제1 Si 함유층(51s)의 성장 시간(두께), 및, 제1 GaN층(51g)의 형성 시의 V/III 비, 성장 온도 및 성장 속도를 바꾸었을 때의 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1의 예를 도시하고 있다. 이들 도면은 질화물 반도체 웨이퍼의 특성의 예도 도시하고 있다.
이들 예에서는, 제1 Si 함유층(51s) 및 제1 GaN층(51g)에 관해서 이하에서 설명하지 않는 조건은 도 9a에 관해서 설명한 조건과 같다.
이들 도면에서, 종축은 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1이다. 도 10a의 횡축은 제1 Si 함유층(51s)의 성장 시간 TMs1(분)이다. 도 10b의 횡축은 제1 GaN층(51g)의 형성 시의 V/III 비인 Rg1(V/III)이다. 도 10c의 횡축은 제1 GaN층(51g)의 형성 시의 성장 온도 GTg1(℃)이다. 도 10d의 횡축은 제1 GaN층(51g)의 형성 시의 성장 속도 GRg1(nm/분)이다.
도 10a에 도시한 것과 같이, 제1 Si 함유층(51s)의 성장 시간 TMs1이 길면, 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1이 증가한다. 예를 들어, 제1 Si 함유층(51s)의 성장 시간 TMs1이 5분인 경우에는, 높이 tg1은 300nm이다. 성장 시간 TMs1이 11분인 경우에는, 높이 tg1은 600nm이다.
도 10b는 제1 GaN층(51g)의 형성 시의 V/III 비를 바꾸었을 때의 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1의 변화를 도시하고 있다. 이 실험에서는, III족 원료 가스인 TMGa의 공급량을 56cc/분으로 일정하게 하고; 암모니아의 공급량을변화시킨다.
도 10b에 도시한 것과 같이, 제1 GaN층(51g)의 형성 시의 V/III 비 (Rg1(V/III))가 낮으면, 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1이 증가한다. V/III 비가 3250의 경우에는, 높이 tg1은 450nm이다. V/III 비가 410인 경우에는, 높이 tg1은 1000nm이다.
도 10c에 도시한 것과 같이, 제1 GaN층(51g)의 형성 시의 성장 온도 GTg1(기판 온도)이 낮으면, 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1이 증가한다. 예를 들어, 제1 GaN층(51g)의 형성 시의 성장 온도 GTg1이 1050℃의 경우에는, 높이 tg1은 550nm이다. 성장 온도 GTg1이 1120℃의 경우에는, 높이 tg1은 210nm이다. 제1 GaN층(51g)의 성장 온도 GTg1이 1120℃보다 높으면, 멜트백 에칭이 발생하기 쉬워지고; 결정이 열화되기 쉽다. 제1 GaN층(51g)의 성장 온도 GTg1이 1000℃보다 낮으면, 피트가 발생하기 쉬워지고; 결정이 열화되기 쉽다. 제1 GaN층(51g)의 성장 온도 GTg1은 1000℃ 이상 1120℃ 이하가 바람직하다.
도 10d는 제1 GaN층(51g)의 형성 시의 성장 속도 GRg1을 바꾸었을 때의 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1의 변화를 도시하고 있다. 이 실험에서는, TMGa의 공급량이 변화된다. 이러한 경우에, 제1 GaN층(51g)의 형성 시의 원료 가스의 총 공급량이 일정해지도록 성장 시간을 변화시키고 있다. 예를 들어, TMGa의 유량을 112cc/분으로 2배로 했을 경우에는, 성장 시간은 2.5분으로 1/2배로 되어 있다.
도 10d에 도시한 것과 같이, 제1 GaN층(51g)의 성장 속도 GRg1이 감소함(늦음)에 따라 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1이 커진다. 예를 들어, 제1 GaN층(51g)의 성장 속도 GRg1이 19nm/분인 경우에는, 높이 tg1은 550nm이다. 성장 속도 GRg1이 48nm/분인 경우에는, 높이 tg1은 250nm이다.
도 11은 제1 실시 형태에 따른 질화물 반도체 소자의 특성을 예시하는 그래프이다. 도 11은 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1과 질화물 반도체 소자(및 질화물 반도체 웨이퍼)의 칼날 전위 밀도 De 사이의 관계를 도시하고 있다.
도 11의 횡축은 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1이다. 높이 tg1은 단면 SEM 상으로 관찰되는 복수의 볼록부(51gp) 중에서 가장 높은 볼록부(51gp)의 높이이다. 이 값은 단면 SEM 상으로 관찰되는 복수의 볼록부(51gp) 중에서 가장 큰 섬의 높이에 대응한다.
전술한 바와 같이, 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1은 제1 Si 함유층(51s)의 성장 시간 TMs1(제1 Si 함유층(51s)의 두께에 대응), 제1 GaN층(51g)의 형성 시의 V/III 비(Rg1(V/III)), 제1 GaN층(51g)의 형성 시의 성장 온도 GTg1, 및 제1 GaN층(51g)의 형성 시의 성장 속도 GRg1을 바꿈으로써 변화시켰다. 구체적으로는, 제1 Si 함유층(51s)의 성장 시간 TMs1을 증가시킴(제1 Si 함유층(51s)을 두껍게 함)으로써 높이 tg1이 증가한다. 제1 GaN층(51g)의 형성 시의 암모니아 공급량(V/III 비)을 감소시킴으로써 높이 tg1이 증가한다. 제1 GaN층(51g)의 형성 시의 성장 온도 GTg1을 감소시킴으로써 높이 tg1이 증가한다. 제1 GaN층(51g)의 성장 속도 GRg1을 감소시키게(늦게) 함으로써 높이 tg1이 증가한다.
도 11에 도시한 것과 같이, 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1이 0nm인 경우에 칼날 전위 밀도 De는 높다. 높이 tg1이 0nm의 경우는 제1 GaN층(51g)이 평탄한 경우에 대응한다. 한편, 높이 tg1이 1000nm보다 큰 경우도 칼날 전위 밀도 De는 높다.
이에 반해, 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1이 100nm 이상 1000nm 이하의 경우에는 칼날 전위 밀도 De가 낮다. 높이 tg1이 100nm 이상 1000nm 이하의 경우에는, 칼날 전위 밀도 De는 4×108(/cm2) 이하(예를 들어, 3×108(/cm2) 이상 4×108(/cm2) 이하)이다.
볼록부(51gp)의 높이 tg1이 100nm보다 낮은 경우에는, 경사면(51gs)의 형성이 불충분하고; 결정 표면에 대해 적층 방향으로 수직인 평탄면(정상 면(51gt))이 차지하는 비율이 크다. 이로 인해, 경사면(51gs) 위에 설치된 제2 Si 함유층(52s)에 의한 전위(80)의 굴곡 효과 또는 차폐 효과가 충분히 얻어지지 않는 것으로 생각된다. 볼록부(51gp)의 높이 tg1이 100nm보다 낮은 경우에는, 제1 GaN층(51g)의 결정의 체적(표면적)이 작기 때문에 결정 내에서 전위(80)의 전파 방향이 변하지 않고 제1 GaN층(51g) 내에서의 전위 감소 효과가 작아지는 것으로 생각된다.
볼록부(51gp)의 높이 tg1이 1000nm보다 높은 경우에는, 상호 인접하는 볼록부(51gp)가 합체하기 쉬워지고; 제1 Si 함유층(51s) 및 제2 Si 함유층(52s)이 서로 접하는 영역이 감소한다. 그 결과, 버퍼층(60)에서 발생한 전위(80)의 차폐 효과가 감소하고, 전위 밀도가 증가하는 것으로 생각된다.
높이 tg1이 1000nm보다 큰 요철을 형성하면, 제2 GaN층(52g)에서의 평탄화가 곤란해지고; 제2 GaN층(52g)의 표면에 피트가 형성되기 쉬워진다. 실험의 결과, 제2 GaN층(52g)의 두께가 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1의 2배 정도 이상이 되면 평탄한 제2 GaN층(52g)이 얻어지는 것을 알았다. 본 실시 형태에서는, 제2 GaN층(52g)의 두께는, 예를 들어, 약 2μm이다. 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1은 제2 GaN층(52g)의 두께의 1/2 이하이다.
평탄한 층에서는, 그 층의 표면적의 90% 이상의 면적의 영역이 층의 주면과 평행하다.
이와 같이, 제1 GaN층(51g)의 볼록부(51gp)의 높이 tg1은 100nm 이상 1000nm 이하인 것이 바람직하다. 이러한 경우에, 전위 밀도가 효과적으로 감소한다. 보다 바람직하게는, 높이 tg1은 300nm 이상 800nm 이하이다.
도 12는 제1 실시 형태에 따른 질화물 반도체 소자의 특성을 예시하는 그래프이다. 도 12는 제1 Si 함유층(51s)의 성장 시간을 바꾸었을 때의 칼날 전위 밀도 De의 변화에 관한 실험 결과를 도시하고 있다. 횡축은 제1 Si 함유층(51s)의 성장 시간 TMs1이며 제1 Si 함유층(51s)의 두께에 대응한다. 이 실험에서는, 제2 Si 함유층(52s)의 성장 시간 TMs2는 3분이다. 제1 GaN층(51g)은 1090℃의 기판 온도에서, 수소와 질소의 비율이 2:1인 혼합 분위기에서, 56cc/분의 유량의 TMGa 및 40L/분의 유량의 암모니아를 사용하여 형성된다. 제1 GaN층(51g)의 성장 시간은 5분이다.
도 12로부터 알 수 있는 바와 같이, 제1 Si 함유층(51s)의 성장 시간 TMs1이 3분 이상 16분 이하일 때 칼날 전위 밀도 De가 감소한다. 성장 시간 TMs1이 3분보다 짧고 또는 16분보다 긴 경우에는, 칼날 전위 밀도 De는 높다. 제1 Si 함유층(51s)의 성장 시간 TMs1이 17분일 때, 기능층(15)의 표면에 피트가 형성되고; 기능층(15)의 표면을 충분히 평탄화할 수 없다.
본 실험에서는, 제1 Si 함유층(51s)의 성장 시간 TMs1이 8분일 때가 제1 Si 함유층(51s)의 두께가 1 원자층 두께인 조건에 상당한다.
도 12의 결과로부터, 제1 Si 함유층(51s)의 두께가 0.4 원자층 두께 이상 2 원자층 두께 이하의 경우에 낮은 칼날 전위 밀도 De가 얻어지는 것을 알 수 있다. 제1 Si 함유층 (51s)의 두께가 0.4 원자층 두께보다 얇은 경우에는 전위 밀도가 증가한다. 이것은 제1 GaN층(51g)의 3차원 성장이 쉽게 발생하지 않고 전위 밀도의 감소 효과가 작기 때문이라고 생각된다. 제1 Si 함유층(51s)의 두께가 2 원자층 두께보다 두꺼운 경우에는 전위 밀도가 증가한다. 이것은 제1 GaN층(51g)이 실질적으로 성장하지 않게 되기 때문이라고 생각된다.
제1 Si 함유층(51s) 및 제2 Si 함유층(52s)의 두께는 TEM 상에 의한 직접 관찰 또는 SIMS 분석에 의해 추정할 수 있다.
SIMS 분석의 경우, 스퍼터 레이트 등의 측정 조건에 의해, Si 농도가 두께( 깊이) 방향으로 넓어지는 것으로 관측되는 경우가 있다. 이러한 경우에, 예를 들어, Si 함유층에 상당하는 영역에서의 Si 농도의 최대값의 10%의 값으로 Si 농도가 감소하는 영역까지의 Si 농도의 총합(Si 원자의 두께 방향의 적분값)을, Si 함유층에 포함되는 단위 면적당의 Si 원자의 수(Si 면 밀도)라고 간주할 수 있다.
Si 함유층의 두께는 이 Si 농도의 총합(Si 면 밀도)을 사용해서 추정할 수 있다. 즉, Si 함유층 내의 Si 원자가 균일하게 GaN층의 Ga 원자(III족 원자)와 치환한 GaN층의 두께로서 추정할 수 있다.
본원 명세서에서는, Si 함유층 내의 Si 원자의 수가 GaN층의 1개의 층분에 상당하는 Ga 원자를 치환하는 수인 경우의 Si 함유층의 두께를 "1 원자층 두께"로 한다.
GaN층의 (0001) 면의 Ga 원자(III족 원자)의 면 밀도는 약 1×1015(/cm2)이다. 따라서, 막 내의 Si의 면 밀도가 1×1015(/cm2) 정도의 경우에 제1 Si 함유층(51s) 및 제2 Si 함유층(52s)의 두께가 1 원자층 두께에 상당한다.
SIMS 분석에 있어서, 예를 들어, Si 농도의 피크값이 2×1020(/cm3)이며, 200nm의 확대 폭을 갖는 경우는, 면 밀도로 환산하면, 1×1015(/cm2) 정도의 Si 면 밀도에 상당한다.
즉, 막 내의 Si 농도가 2×1020(/cm3) 정도의 경우에, Si 함유층의 두께가 1 원자층 두께에 상당한다. 따라서, 제1 Si 함유층(51s)의 두께가 0.4 원자층 두께이상 2 원자층 두께 이하의 경우에 전위 밀도가 감소한다는 것은 제1 Si 함유층(51s)의 Si 농도가 7×1019/cm3 이상 4.0×1020(/cm3) 이하의 경우에 전위 밀도가 감소한다는 것에 상당하고; 전위 밀도가 감소한다. 막 내의 Si 면 밀도가 3.5×1014(/cm2) 이상 2.0×1015(/cm2) 이하의 경우에 전위 밀도가 감소한다.
제1 Si 함유층(51s)의 성장 시간 TMs1을 바꾸면 제1 Si 함유층(51s)의 Si 농도가 변화된다. 제1 Si 함유층(51s)의 성장 시간 TMs1을 바꾸어서 제1 Si 함유층(51s)의 Si 농도를 변화시킨 시료에 대해서 제1 Si 함유층(51s)의 Si 농도와 전위 밀도 사이의 관계에 대해서 이제부터 설명한다.
도 13a 및 도 13b는 제1 실시 형태에 따른 질화물 반도체 소자의 특성을 예시하는 그래프이다.
이들 도면은 도 12에 도시한 시료에 관해서 제1 Si 함유층(51s)의 Si 농도와 칼날 전위 밀도 De 사이의 관계를 도시한다. 도 13a의 횡축은 제1 Si 함유층(51s)의 Si 농도 CSv1(/cm3)이다. 도 13b의 횡축은 제1 Si 함유층(51s)의 Si 면 밀도 CSa1(/cm2)이다. CSv1은 실질적으로 CSa1×2×105이다.
도 13a로부터 알 수 있는 바와 같이, 제1 Si 함유층(51s)의 Si 농도 CSv1이 7×1019 이상 4×1020(/cm3) 이하일 때 낮은 칼날 전위 밀도 De가 얻어진다.
도 13b로부터 알 수 있는 바와 같이, 제1 Si 함유층(51s)의 Si 면 밀도 CSa1이 3.5×1014 이상 2×1015(/cm2) 이하일 때 낮은 칼날 전위 밀도 De가 얻어진다.
도 14는 제1 실시 형태에 따른 질화물 반도체 소자의 특성을 예시하는 그래프이다. 도 14는 제2 Si 함유층(52s)의 성장 시간을 바꾸었을 때의 칼날 전위 밀도 De의 실험 결과를 도시하고 있다. 횡축은 제2 Si 함유층(52s)의 성장 시간 TMs2이며 제2 Si 함유층(52s)의 두께에 대응한다. 이 실험에서는, 제1 Si 함유층 (51s)의 성장 시간 TMs1은 8분이다. 제1 GaN층(51g)은 1090℃의 기판 온도에서, 수소와 질소의 비율이 2:1인 혼합 분위기에서, 56cc/분의 유량의 TMGa 및 40L/분의 유량의 암모니아를 각각 사용하여 형성된다. 제1 GaN층(51g)의 성장 시간은 5분이다.
도 14로부터 알 수 있는 바와 같이, 제2 Si 함유층(52s)의 성장 시간 TMs2이 3분 이상 12분 이하일 때 칼날 전위 밀도 De가 낮아진다. 성장 시간 TMs2이 3분 보다 짧은 또는 12분 보다 긴 경우에는 칼날 전위 밀도 De는 높다.
제2 Si 함유층(52s)의 성장 시간 TMs2이 8분일 때 제2 Si 함유층(52s)의 두께가 1 원자층 두께에 상당한다.
도 14의 결과로부터, 제2 Si 함유층(52s)의 두께가 0.4 원자층 두께 이상 1.5 원자층 두께 이하의 경우에 낮은 칼날 전위 밀도 De가 얻어진다. 제2 Si 함유층(52s)의 두께가 0.4 원자층 두께보다 얇은 경우에는, 제2 Si 함유층(52s)에서의 전위의 굴곡 효과 또는 차폐 효과가 충분히 얻어지지 않는다. 제2 Si 함유층(52s)의 두께가 1.5 원자층 두께보다 두꺼운 경우에는, 제2 Si 함유층(52s) 상으로의 제2 GaN층(52g)의 성장이 저해되고; 제2 Si 함유층(52s)에서의 전위의 굴곡 효과 또는 차폐 효과가 충분히 얻어지지 않는다. 또한, 제2 GaN층(52g)의 표면 평탄성이 감소한다.
도 14에 도시한 결과로 알 수 있는 바와 같이, 제2 Si 함유층(52s)의 두께가 제1 Si 함유층(51s)의 두께 이하의 경우에 전위 밀도가 감소하기 쉽다. 제2 Si 함유층(52s)의 두께가 제1 Si 함유층(51s)의 두께보다 두꺼워지면 제2 GaN층(52g)으로 요철이 과잉으로 형성되고 평탄성이 악화되기 쉽다. 이로 인해, 전위 밀도가 증가한다. 또한, 예를 들어, 과잉 요철에 의해 인장 응력이 발생하고; 균열이 증가하기 쉽다.
제2 Si 함유층(52s)의 성장 시간 TMs2를 바꾸면 제2 Si 함유층(52s)의 Si 농도가 변화된다. 제2 Si 함유층(52s)의 성장 시간 TMs2를 바꾸어서 제2 Si 함유층(52s)의 Si 농도를 변화시킨 시료에 대해서 제2 Si 함유층(52s)의 Si 농도와 전위 밀도 사이의 관계에 대해서 이제 설명한다.
도 15a 및 도 15b는 제1 실시 형태에 따른 질화물 반도체 소자의 특성을 예시하는 그래프이다.
이들 도면은 도 14에 도시한 시료에 대해서 제2 Si 함유층(52s)의 Si 농도와 칼날 전위 밀도 De 사이의 관계를 도시한다. 도 15a의 횡축은 제2 Si 함유층(52s)의 Si 농도 CSv2(/cm3)이다. 도 15b의 횡축은 제2 Si 함유층(52s)의 Si 면 밀도 CSa2(/cm2)이다. CSv2은 실질적으로 CSa2×2×105이다. 이들 도면에 있어서, 제1 Si 함유층(51s)의 Si 농도 CSv1은 2×1020(/cm3)이며 제1 Si 함유층(51s)의 Si 면 밀도 CSa1은 1×1015(/cm2)이다.
도 15a로부터 알 수 있는 바와 같이, 제2 Si 함유층(52s)의 Si 농도 CSv2이 7×1019 이상 3×1020(/cm3) 이하일 때, 낮은 칼날 전위 밀도 De가 얻어진다.
도 15b로부터 알 수 있는 바와 같이, 제2 Si 함유층(52s)의 Si 면 밀도 CSa2가 3.5×1014 이상 1.5×1015(/cm2) 이하일 때, 낮은 칼날 전위 밀도 De가 얻어진다.
제2 Si 함유층(52s)의 Si 농도 CSv2는 제1 Si 함유층(51s)의 Si 농도 CSv1 이하인 것이 바람직하다. 이러한 경우에, 도 15a에 도시한 것과 같이, 전위 밀도가 감소하기 쉽다.
제2 Si 함유층(52s)의 Si 면 밀도 CSa2는 제1 Si 함유층(51s)의 Si 면 밀도 CSa1 이하인 것이 바람직하다. 이러한 경우에, 도 15b에 도시한 것과 같이, 전위 밀도가 감소하기 쉽다.
제2 Si 함유층(52s)의 Si 농도 CSv2가 제1 Si 함유층(51s)의 Si 농도 CSv1 보다 커지면 제2 GaN층(52g)으로 요철이 과잉으로 형성되고 평탄성이 악화되기 쉽다. 이로 인해, 전위 밀도가 증가한다. 또한, 예를 들어, 과잉 요철에 의해 인장 응력이 발생하고; 균열이 증가하기 쉽다.
도 16은 제1 실시 형태에 따른 질화물 반도체 소자의 특성을 예시하는 그래프이다. 도 16은 제1 Si 함유층(51s)의 두께 및 제2 Si 함유층(52s)의 두께의 합계의 두께와 칼날 전위 밀도 De 사이의 관계를 도시하고 있다. 횡축은 합계의 두께 ts이며 단위는 원자층 두께이다.
도 16으로부터 알 수 있는 바와 같이, 제1 Si 함유층(51s)의 두께 및 제2 Si 함유층(52s)의 두께의 합계의 두께 ts가 0.7 원자층 두께 이상 2 원자층 두께 이하일 때 낮은 칼날 전위 밀도 De가 얻어진다. 합계의 두께 ts가 0.7 원자층 두께보다 얇은 또는 2 원자층 두께보다 두꺼운 경우에는 전위 밀도가 높다. 합계의 두께 ts가 0.7 원자층 두께보다 얇으면, Si 함유층에 의한 전위의 굴곡 효과 또는 차폐 효과가 감소한다. 합계의 두께 ts가 2 원자층 두께보다 두꺼우면, GaN층에서의 요철 형성이 과잉이 되고; 평탄성이 악화된다. 이에 의해, 전위 밀도가 증가한다. 또한, 합계의 두께 ts가 2 원자층 두께보다 두꺼우면, 요철 형성에 의한 GaN층 내의 인장 응력의 형성에 의해 균열이 발생하기 쉬워지고; 결정 품질이 떨어진다.
제1 Si 함유층(51s)의 두께 및 제2 Si 함유층(52s)의 두께의 합계의 두께 ts가 0.7 원자층 두께일 때 제1 Si 함유층(51s) 및 제2 Si 함유층(52s)의 Si 농도의 합이 1.5×1020/cm3에 상당한다. 합계의 두께 ts가 2 원자층 두께일 때 제1 Si 함유층(51s) 및 제2 Si 함유층(52s)의 Si 농도의 합이 4.0×1020/cm3에 상당한다. 제1 Si 함유층(51s) 및 제2 Si 함유층(52s)의 Si 농도의 합은 1.5×1020/cm3 이상 4.0×1020/cm3 이하가 바람직하다.
합계의 두께 ts가 0.7 원자층 두께일 때, 제1 Si 함유층(51s) 및 제2 Si 함유층 (52s)의 Si 면 밀도의 합이 7.5×1014/cm2에 상당한다. 합계의 두께 ts가 2 원자층 두께일 때, 제1 Si 함유층(51s) 및 제2 Si 함유층(52s)의 Si 면 밀도의 합이 2.0×1015/cm2에 상당한다. 제1 Si 함유층(51s) 및 제2 Si 함유층(52s)의 Si면 밀도의 합은 7.5×1014/cm2 이상 2.0×1015/cm2 이하가 바람직하다.
도 17은 제1 실시 형태에 따른 질화물 반도체 소자를 예시하는 그래프이다.
도 17은 본 실시 형태에 따른 질화물 반도체 소자(110)(또는 질화물 반도체 웨이퍼(210))의 SIMS 분석 결과의 예를 도시하고 있다. 이 예에서는, 깊이(적층 방향)에 따라 5nm 간격으로 측정된다. 도 17의 횡축은 깊이 Zd(Z축 방향의 위치에 상당한다)이다. 종축은 Si 농도 CS(atoms/cm3)이다. 이 예에서는, 제1 Si 함유층(51s)의 성장 시간 TMs1은 8분이다. 이 조건은 제1 Si 함유층(51s)의 Si 면 밀도가 1.2×1015/cm2인 조건에 대응한다. 제2 Si 함유층(52s)의 성장 시간 TMs2는 3분이다. 이 조건은 제2 Si 함유층(52s)의 Si 면 밀도가 3.8×1014/cm2인 조건에 대응한다.
도 17로부터 알 수 있는 바와 같이, 적층체(50)의 범위에서 3단계의 Si의 피크가 관찰된다. 예를 들어, 적층체(50)의 Si 농도 프로파일은 제1 내지 제7 부분 p1 내지 p7을 갖는다. 제1 내지 제7 부분 p1 내지 p7은 Z축 방향을 따라 적층된다. 제2 부분 p2는 제1 부분 p1의 보다 높게 설치된다.
제1 부분 p1은 Si 농도가 7×1019/cm3 이상 4×1020/cm3 이하의 제1 농도를 갖는다.
제2 부분 p2는 Si 농도가 제1 농도보다 낮은 제2 농도를 갖는다. 제2 농도는, 예를 들어, 2×1017/cm3 미만이다. 제2 부분 p2의 Si 농도는 비교적 일정하다.
제3 부분 p3은 제1 부분 p1과 제2 부분 p2 사이에 설치된다. 제3 부분 p3은 Si 농도가 제1 농도와 제2 농도 사이의 제3 농도를 갖는다. 제3 농도는, 예를 들어, 3×1018/cm3 이상 5×1019/cm3 이하이다. 제3 부분 p3의 Si 농도는 비교적 일정하다.
제4 부분 p4는 제3 부분 p3과 제2 부분 p2 사이에 설치된다. 제4 부분 p4는 Si 농도가 제3 농도와 제2 농도 사이의 제4 농도를 갖는다. 제4 농도는, 예를 들어, 2×1017/cm3 이상 2×1018/cm3 이하이다. 제4 부분 p4의 Si 농도는 비교적 일정하다.
제5 부분 p5은 제1 부분 p1과 제3 부분 p3 사이에 설치된다. 제5 부분 p5에서의 Si 농도의 두께에 대한 변화율은 제3 부분 p3에서의 Si 농도의 두께에 대한 변화율보다 높다. 제5 부분 p5의 Si 농도가 급격하게 변화된다.
제6 부분 p6은 제3 부분 p3과 제4 부분 p4 사이에 설치된다. 제6 부분 p6에 서의 Si 농도의 두께에 대한 변화율은 제3 부분 p3에서의 Si 농도의 두께에 대한 변화율보다 높다. 제6 부분 p6에서의 Si 농도의 두께에 대한 변화율은 제4 부분 p4에서의 Si 농도의 두께에 대한 변화율보다 높다. 제6 부분 p6의 Si 농도가 급격하게 변화된다.
제7 부분 p7은 제4 부분 p4과 제2 부분 p2 사이에 설치된다. 제7 부분 p7에 서의 Si 농도의 두께에 대한 변화율은 제4 부분 p4에서의 Si 농도의 두께에 대한 변화율보다 높다. 제7 부분 p7에서의 Si 농도의 두께에 대한 변화율은 제2 부분 p2에서의 Si 농도의 두께에 대한 변화율보다 높다.
제1 부분 p1의 Si 농도의 피크의 폭(두께 방향의 폭)이 좁다. 제1 부분 p1은 제1 Si 함유층(51s)에 대응한다. 제5 부분 p5의 적어도 일부가 제1 Si 함유층(51s)에 더 포함된다.
이 예에서는, 제1 부분 p1의 Si 농도의 피크(최대값)는 2.8×1020/cm3이다. Si 농도가 피크값의 10%의 값으로 감소할 때까지의 피크의 폭은 약 160nm이다. 이 영역의 총 Si 농도(두께 방향의 Si 농도의 적분값)는 1.2×1015/cm2이며 제1 Si 함유층(51s)의 Si 면 밀도에 대응한다.
제1 부분 p1의 두께(폭)는, 예를 들어, 1nm 이상 200nm 이하이다. 제1 부분 p1의 두께가 1nm보다 작으면, 제1 GaN층(51g)의 3차원 성장이 충분히 발생하지 않는다. 제1 부분 p1의 두께가 200nm보다 두꺼운 경우에는, 제1 GaN층(51g)의 성장이 저해되고, 경사면의 면적이 감소하고, 전위 밀도의 감소 효과가 충분히 얻어지지 않는다.
제3 부분 p3 및 제6 부분 p6은 제1 GaN층(51g) 및 제2 Si 함유층(52s)에 대응한다. 제2 Si 함유층(52s)의 Si 농도는 8.0×1018/cm3이다. 제1 GaN층(51g)은 볼록부(51gp)를 포함하고 있고, 그 볼록부(51gp) 위에 제2 Si 함유층(52s)이 설치된다. 전술한 바와 같이, 볼록부(51gp)의 직경은, 예를 들어, 50nm 이상 1500nm 이하이고; SIMS 분석에서의 분석 면적은 볼록부(51gp)의 크기(면적)보다 넓다. 이로 인해, SIMS 분석에 의한 Si 농도는 복수의 볼록부(51gp)를 포함하는 범위(제2 GaN층(52g), 제2 Si 함유층(52s) 및 제1 GaN층(51g)의 범위)의 평균의 값으로서 검출된다. 이로 인해, Si 농도 프로파일에 있어서, 두께(깊이) 방향으로 퍼짐(spreading)이 발생하고; 피크값이 실제의 Si 농도보다 작아지고; 제3 부분 p3 및 제6 부분 p6이 발생한다.
이 예에서는, 제3 부분 p3의 Si 농도의 피크는 약 8.0×1018/cm3이며; 제3 부분 p3 및 제6 부분 p6의 폭(Si 농도가 피크값의 10%의 값으로 감소할 때까지의 피크의 폭에 상당)은 약 500nm이다. 이 영역의 총 Si 농도(두께 방향의 Si 농도의 적분값)은 3.8×1014/cm2이며 제2 Si 함유층(52s)의 Si 면 밀도에 대응한다.
제3 부분 p3의 두께(폭)는, 예를 들어, 100nm 이상 1000nm 이하이다. 제3 부분 p3의 두께가 100nm 보다 작은 경우는, 제1 GaN층(51g)의 높이가 100nm 이하의 경우에 상당한다. 이러한 경우에, 경사면의 형성이 불충분하고; 전위 밀도의 감소 효과가 감소한다. 제3 부분 p3의 두께가 1000nm보다 두꺼운 경우에는, 제1 GaN층(51g)의 높이가 1000nm 이하의 경우에 상당한다. 이러한 경우에, 제2 GaN층(52g)의 평탄성이 저하하기 쉽다.
예를 들어, 제4 부분 p4, 제7 부분 p7 및 제2 부분 p2는 제2 GaN층(52g)에 대응한다. 제2 GaN층(52g)의 일부(하측의 일부)에 제1 Si 함유층(51s) 및 제2 Si 함유층(52s)으로부터 선택된 적어도 하나로부터 Si가 확산하는 것으로 생각된다. 이 Si의 확산 영역이 제4 부분 p4에 대응하고 있는 것으로 생각된다.
제4 부분 p4의 두께는, 예를 들어, 300nm 이상 2500nm 이하이다. 제4 부분 p4의 두께가 300nm보다 작은 경우에는, 제2 Si 함유층(52s)에서의 전위의 굴곡 효과 또는 차폐 효과가 충분히 얻어지지 않는다. 제4 부분 p4의 두께가 2500nm 보다 두꺼운 경우에는, 제2 GaN층(52g)의 평탄성이 저하하기 쉽다.
예를 들어, SIMS 분석에 있어서 제1 부분 p1이 존재함으로써 제1 Si 함유층(51s)의 존재를 판단할 수 있다.
SEM 관찰 및/또는 TEM 관찰에 있어서 볼록부(51gp)를 포함하는 제1 GaN층(51g)이 관찰됨으로써 제2 Si 함유층(52s)의 존재를 판단할 수 있다. SIMS 분석에 있어서 제3 부분 p3 및 제4 부분 p4이 발생하고 있는 것으로부터 제2 Si 함유층(52s)의 존재를 판단할 수 있다.
도 18a 및 도 18b는 참고 예의 질화물 반도체 소자를 예시하는 그래프이다.
도 18a 및 도 18b는 각각 제1 참고 예 및 제2 참고 예의 질화물 반도체 소자(또는 질화물 반도체 웨이퍼)의 SIMS 분석 결과의 예를 각각 도시하고 있다.
제1 참고 예에 있어서는, 적층체(50)의 AlGaN층(51a) 대신에 GaN층이 설치되고; 그 GaN층 위에 제1 Si 함유층(51s)이 설치되어 있다. 제1 Si 함유층(51s) 위에 볼록부(51gp)를 포함하는 제1 GaN층(51g)이 설치되어 있다. 제1 GaN층(51g) 위에 제2 GaN층(52g)이 설치되어 있다. 즉, 제2 Si 함유층(52s)이 설치되어 있지 않다.
한편, 제2 참고 예에 있어서는, 평탄한 GaN층 및 평탄한 Si 함유층이 교대로 복수 적층되어 있다. 이 예에서는, Si 함유층의 수는 4이다.
도 18a에 도시한 바와 같이, 제2 Si 함유층(52s)이 설치되지 않은 제1 참고 예에서는 Si 농도의 피크는 2단이다.
도 18b에 도시한 바와 같이, 평탄한 GaN층 위에 Si 함유층을 설치하는 경우에는, 날카로운 Si 농도의 피크가 관찰된다. Si 농도의 피크는 1단이다.
한편, 이미 설명한 바와 같이, 본 실시 형태에 따른 질화물 반도체 소자(110) 및 질화물 반도체 웨이퍼(210)에서는, Si 농도에 3단의 피크가 관찰된다.
도 19는 제1 실시 형태에 따른 다른 질화물 반도체 소자를 예시하는 모식적 단면도이다.
도 19에 도시한 것과 같이, 본 실시 형태에 따른 질화물 반도체 소자(111) 및 질화물 반도체 웨이퍼(211)에서는 제1 GaN층(51g)으로서 n형의 n-GaN층 (51n)이 사용된다. 그 이외의 구성은, 질화물 반도체 소자(110) 및 질화물 반도체 웨이퍼(210)와 마찬가지이다.
질화물 반도체 소자(111) 및 질화물 반도체 웨이퍼(211)에 의해서도, 전위가 거의 없는 질화물 반도체 소자 및 질화물 반도체 웨이퍼를 제공할 수 있다.
이하 실험 결과에 대해서 설명한다.
n-GaN층(51n)은, 예를 들어, 기판 온도를 1090℃로 하고, 수소와 질소의 비율이 2:1인 혼합 분위기에서, TMGa를 유량 56cc/분, 암모니아를 유량 40L/분, 및 농도 10ppm의 실란(SiH4)을 유량 56cc/분으로 5분간 각각 공급함으로써 형성된다. n-GaN층(51n)의 Si 농도는, 예를 들어, 5×1018(/cm3)이다. 이 예에서는, n-GaN층(51n)은 섬 형상을 갖는 결정이다. n-GaN층(51n)은 연속적일 수 있다. n-GaN층(51n)은 볼록부(51gp)를 포함한다. n-GaN층(51n)의 볼록부(51gp)는 X-Y 평면에 대하여 경사진 경사면(51gs)을 포함한다. n-GaN층(51n)의 볼록부(51gp)의 높이 tg1은, 예를 들어, 약 500nm이다. 그 밖의 층의 제조 방법은, 질화물 반도체 소자 (110)에 관해서 설명한 제조 방법과 같다.
질화물 반도체 소자(111)의 칼날 전위 밀도 De는 2.1×108(/cm2)이며 질화물 반도체 소자(110)의 칼날 전위 밀도 (2.8×108(/cm2))보다 낮다. n-GaN층(51n)을 설치하는 구성에 있어서는, 제1 GaN층(51g)을 설치하는 구성에 대하여, 전위 밀도가 약 75%로 감소한다.
도 9a 내지 도 9c에 관해서 설명한 평가와 마찬가지의 평가에 의해 n-GaN층(51n)의 형상을 조사한 결과, n형 불순물(Si)을 도프하지 않은 경우에 비해, n-GaN층(51n)의 볼록부의 높이가 높아지고 경사면의 면적이 증가한다. n형 불순물을 도프함으로써 파셋트의 형성이 촉진되었기 때문이라고 생각된다. n-GaN층(51n)의 볼록부(51gp)의 경사면(51gs) 위에 형성된 제2 Si 함유층(52s)의 면적이 증가하는 것으로 인해 전위의 차폐 효과 또는 굴곡 효과가 증가하고 전위가 감소하는 것으로 생각된다.
n-GaN층(51n)의 n형 불순물의 농도는 1.0×1017(/cm3) 이상 1.0×1019(/cm3) 이하인 것이 바람직하다. n-GaN층(51n)의 n형 불순물의 농도는 5.0×1017(/cm3) 이상 6.0×1018(/cm3) 이하인 것이 더욱 바람직하다. n-GaN층(51n)의 n형 불순물의 농도가 1.0×1017(/cm3) 보다 낮은 경우에는, 파셋트의 형성이 충분하지 않고; 제2 Si 함유층(52s)에서의 전위 밀도의 감소 효과가 감소한다. n-GaN층(51n)의 n형 불순물의 농도가 1.0×1019(/cm3)보다 높은 경우에는, n형 불순물에 의해 n-GaN층(51n)의 성장이 저해되고; n-GaN층 (51n)의 볼록부(51gp)의 경사면(51gs)의 면적이 감소하고; 전위 밀도의 감소 효과가 감소한다.
n-GaN층(51n)의 볼록부(51gp)의 높이 tg1은 100nm 이상 1000nm 이하인 것이 바람직하다. 이러한 경우에, 전위 밀도가 효과적으로 감소한다. 보다 바람직하게는, 높이 tg1은 300nm 이상 800nm 이하이다.
볼록부(51gp)의 높이 tg1이 100nm보다 낮은 경우에는, 경사면(51gs)의 형성이 불충분하고; 결정 표면에 대해 적층 방향으로 수직인 평탄면(정상 면(51gt))이 차지하는 비율이 크다. 이로 인해, 경사면(51gs) 위에 설치된 제2 Si 함유층(52s)에 의한 전위(80)의 굴곡 효과 또는 차폐 효과가 충분히 얻어지지 않는다. 또한, n-GaN층(51n)의 결정의 체적(표면적)이 작기 때문에, 결정 내에서 전위(80)의 전파 방향이 변하지 않고, n-GaN층(51n) 내에서의 전위 감소 효과가 감소한다.
볼록부(51gp)의 높이 tg1이 1000nm보다 높은 경우에는, 상호 인접하는 볼록부(51gp)가 합체하기 쉬워지고; 제1 Si 함유층(51s)과 제2 Si 함유층(52s)이 서로 접하는 영역이 감소한다. 그 결과, 버퍼층(60)에서 발생한 전위(80)의 차폐 효과가 감소하고; 전위 밀도가 증가하는 것으로 생각된다.
제2 실시 형태
도 20은 제2 실시 형태에 따른 질화물 반도체 소자를 예시하는 모식적 단면도이다.
도 20에 도시한 것과 같이, 본 실시 형태에 따른 질화물 반도체 소자(120)는 버퍼층(60), 적층 중간층(70), 적층체(50), 및 기능층(15)을 포함한다. 버퍼층(60) 위에 적층체(50)가 설치된다. 적층 중간층(70)은 버퍼층(60)과 적층체(50) 사이에 설치된다. 적층체(50) 위에 기능층(15)이 설치된다. 본 실시 형태에 따른 질화물 반도체 웨이퍼(220)는 기판(40), 버퍼층(60), 적층 중간층(70), 및 적층체(50)를 포함한다. 질화물 반도체 웨이퍼(220)는 기능층(15)을 더 포함할 수 있다. 기판(40), 버퍼층(60), 적층체(50), 및 기능층(15)에는 제1 실시 형태에 관해서 설명한 구성을 적용할 수 있다. 이제 적층 중간층(70)에 대해서 설명한다.
이 예에서는, 적층 중간층(70)은 제1 중간층(70a) 및 제2 중간층(70b)을 포함한다. 제2 중간층(70b)은 제1 중간층(70a) 위에 설치된다.
제1 중간층(70a)은 제1 AlGaN 중간층(71a), 제1 GaN 중간층(72a), 및 제1 AlN 중간층(73a)을 포함한다. 제1 GaN 중간층(72a)은 제1 AlGaN 중간층(71a) 위에 설치된다. 제1 AlN 중간층(73a)은 제1 GaN 중간층(72a) 위에 설치된다.
제2 중간층(70b)은 제2 AlGaN 중간층(71b), 제2 GaN 중간층(72b), 및 제 2AlN 중간층(73b)을 포함한다. 제2 GaN 중간층(72b)은 제2 AlGaN 중간층(71b) 위에 설치된다. 제2 AlN 중간층(73b)은 제2 GaN 중간층(72b) 위에 설치된다.
이 예에서는, AlGaN 중간층, GaN 중간층, 및 AlN 중간층을 포함하는 구성이 2회 적층되어 있다. 구성이 적층되는 횟수는 1회, 3회, 또는 그 이상일 수 있다.
본 실시 형태의 제1 중간층(70a)에 있어서, 적층 방향(Z축 방향)에 대하여 수직인 방향의 격자 간격(이 예에서는, a축의 격자 간격에 상당한다)은 제1 GaN 중간층(72a)에서 가장 크고, 제1 AlN 중간층(73a)에서 급격하게 감소한다. 제2 중간층(70b)에 있어서, 적층 방향(Z축 방향)에 대하여 수직인 방향의 격자 간격(이 예에서는, a축의 격자 간격에 상당한다)은 제2 GaN 중간층(72b)에서 가장 크고, 제2 AlN 중간층(73b)에서 급격하게 감소한다.
본 명세서에 있어서, 질화물 반도체의 무 왜곡의(unstrained) 격자 간격을 격자 상수로 한다. 형성된 질화물 반도체층의 실제의 격자의 길이를 격자 간격으로 한다. 격자 상수는, 예를 들어, 물성 상수이다. 격자 간격은, 예를 들어, 형성된 질화물 반도체 소자에 포함되는 질화물 반도체층의 실제의 격자의 길이이다. 격자 간격은, 예를 들어, X선 회절 측정으로부터 구해진다.
제1 AlGaN 중간층(71a)이 버퍼층(60)(예를 들어, AlN 버퍼층(62)) 위에 형성된다. 제1 AlGaN 중간층(71a)의 형성 온도는, 예를 들어, 약 1040℃이다. AlGaN이 얇은 상태, 즉, 초기 성장 상태에서는, AlGaN은 AlN의 격자 상수에 격자 정합하도록 형성되고 압축 왜곡을 받으면서 성장한다. AlGaN의 성장이 진행함에 따라서 서서히 왜곡이 완화하고; AlGaN은 왜곡을 받지 않는 상태의 AlXGa1 - XN의 격자 간격에 접근한다.
제1 AlGaN 중간층(71a) 위에 제1 AlGaN 중간층(71a)보다 격자 상수가 큰 제1 GaN 중간층(72a)이 형성된다. 제1 GaN 중간층(72a)의 형성 온도는, 예를 들어, 약 1090℃이다. 제1 GaN 중간층(72a)의 두께는, 예를 들어, 약 300nm이다. 제1 GaN 중간층(72a)은 초기 성장 상태에서는, AlGaN의 격자 상수에 격자 정합하도록 형성되고 압축 왜곡을 받으면서 성장한다. 그리고, GaN의 성장이 진행함에 따라서 서서히 왜곡이 완화하고; GaN의 격자 상수는 왜곡을 받지 않는 상태의 GaN의 격자 상수에 접근한다.
제1 AlN 중간층(73a)이 제1 GaN 중간층(72a) 위에 형성된다. 제1 AlN 중간층(73a)의 두께는, 예를 들어, 약 12nm이다. 제1 AlN 중간층(73a)의 결정 성장 온도는, 예를 들어, 500℃ 이상 1050℃ 이하인 것이 바람직하다. 제1 AlN 중간층(73a)의 형성 온도는, 예를 들어, 800℃이다. 그로 인해, 제1 AlN 중간층(73a)은 격자 완화하기 쉬워진다. 이에 의해, 제1 AlN 중간층(73a)의 형성의 초기 상태로부터 기초가 되는 제1 GaN 중간층(72a)으로부터의 인장 왜곡을 쉽게 받지 않는다. 그 결과, 기초가 되는 제1 GaN 중간층(72a)으로부터의 왜곡의 영향을 감소하도록 제1 AlN 중간층(73a)을 형성할 수 있다. 이와 같이, 격자 완화한 제1 AlN 중간층(73a)이 제1 GaN 중간층(72a) 위에 형성된다.
계속해서, 제2 AlGaN 중간층(71b)이 제1 AlN 중간층(73a) 위에 형성된다. 제2 AlGaN 중간층(71b)의 Al의 조성비(III족 원소 중의 Al의 비율)는 제1 AlN 중간층(73a)의 완화율 α 이하이다.
완화율 α는 무 왜곡의 GaN의 제1 축(예를 들어, a축)의 격자 간격 dg와 무 왜곡의 AlN의 제1 축(예를 들어, a축)의 격자 간격 da 사이의 차의 절대값에 대한 무 왜곡의 GaN의 제1 축(예를 들어, a축)의 격자 간격 dg와 제1 AlN 중간층(73a)의 제1 축(예를 들어, a축)의 실제의 격자 간격 Da 사이의 차의 비이다. 제1 축은 적층 방향(Z축 방향)에 대하여 수직인 1개의 축이다.
제2 AlGaN 중간층(71b)의 두께는, 예를 들어, 5nm 이상 100nm 이하인 것이 바람직하다. 제2 AlGaN 중간층(71b)의 두께가 5nm보다 얇으면 균열의 발생을 억제하는 효과 및 전위를 감소시키는 효과를 쉽게 얻지 못한다. 제2 AlGaN 중간층(71b)의 두께가 100nm보다 두꺼우면 전위를 감소시키는 효과가 포화한다. 또한, 균열이 발생하기 쉬워진다. 보다 바람직하게는, 제2 AlGaN 중간층(71b)의 두께는 50nm 미만이다. 제2 AlGaN 중간층(71b)의 두께를 50nm 미만으로 함으로써, 전위 밀도를 효과적으로 감소시킬 수 있다. 제2 AlGaN 중간층(71b)의 두께는, 예를 들어, 약 25nm이다.
제2 AlGaN 중간층(71b)의 형성 온도가 제1 AlN 중간층(73a)의 형성 온도보다 80℃ 이상 높으면 AlN의 격자 상수에 격자 정합하도록 성장하는 효과가 보다 크게 얻어질 수 있다. 또한, 전위를 감소하는 효과가 보다 크게 얻어질 수 있다. 제2 AlGaN 중간층(71b)의 형성 온도는, 예를 들어, 약 1120℃이다.
제2 GaN 중간층(72b)이 제2 AlGaN 중간층(71b) 위에 형성된다. 제2 GaN 중간층(72b)에서는 제1 GaN 중간층(72a)과 마찬가지의 구성을 적용할 수 있다.
제2 AlN 중간층(73b)이 제2 GaN 중간층(72b) 위에 형성된다. 제2 AlN 중간층(73b)에는 제1 AlN 중간층(73a)과 마찬가지의 구성을 적용할 수 있다.
본 실시 형태에 따른 질화물 반도체 소자(120)(및 질화물 반도체 웨이퍼(220))의 제조 방법의 예에 대해서 이제 설명한다.
기판(40)을 1080℃까지 가열하고; 수소와 질소의 비율이 2:1인 혼합 분위기에서, 트리메틸알루미늄(TMAl)을 유량 50cc/분 및 암모니아(NH3)를 유량 0.8L/분으로 20분간 각각 공급한다. 이에 의해, AlN의 버퍼층(60)(AlN 버퍼층(62))이 형성된다. AlN 버퍼층(62)의 두께는 약 100nm이다.
기판 온도를 1040℃로 하고; TMGa를 유량 18cc/분, TMAl을 유량 25cc/분, 및 암모니아를 유량 2.5L/분으로 11분간 각각 공급한다. 이에 의해, 제1 AlGaN 중간층(71a)이 형성된다. 제1 AlGaN 중간층(71a)의 Al 조성비는, 예를 들어, 0.25이다.
기판 온도를 1090℃로 하고, TMGa를 유량 56cc/분 및 암모니아를 유량 40L/분으로 15분간 각각 공급한다. 이에 의해, 제1 GaN 중간층(72a)이 형성된다. 제1 GaN층 (51g)의 두께는, 예를 들어, 약 300nm이다.
기판 온도를 800℃로 하고, TMAl을 유량 17cc/분 및 암모니아를 유량 10L/분으로 3분간 각각 공급한다. 이에 의해, 제1 AlN 중간층(73a)이 형성된다. 제1 AlN 중간층(73a)의 두께는, 예를 들어, 약 12nm이다.
기판 온도를 1120℃로 하고, TMGa를 유량 18cc/분, TMAl을 유량 6cc/분, 및 암모니아를 유량 2.5L/분으로 2.5분간 각각 공급한다. 이에 의해, 제2 AlGaN 중간층(71b)이 형성된다. 제2 AlGaN 중간층(71b)의 Al 조성비는, 예를 들어, 0.5이다.
기판 온도를 1090℃로 하고, TMGa를 유량 56cc/분 및 암모니아를 유량 40L/분으로 15분간 각각 공급한다. 이에 의해, 제2 GaN 중간층(72b)이 형성된다. 제2 GaN 중간층(72b)의 두께는, 예를 들어, 약 300nm이다.
기판 온도를 800℃로 하고, TMAl을 유량 17cc/분 및 암모니아를 유량 10L/분으로 3분간 각각 공급한다. 이에 의해, 제2 AlN 중간층(73b)이 형성된다. 제2 AlN 중간층(73b)의 두께는, 예를 들어, 약 12nm이다. 이상 설명한 것과 같이, 적층 중간층(70)이 형성된다.
적층 중간층(70) 위에 적층체(50) 및 기능층(15)이 형성된다. 적층체(50) 및 기능층(15)에 대해서는 제1 실시 형태에 관해서 설명한 조건이 적용된다.
이에 의해, 본 실시 형태에 따른 질화물 반도체 소자(120) 및 질화물 반도체 웨이퍼(220)가 제작된다.
본 실시 형태에 따른 질화물 반도체 소자(120) 및 질화물 반도체 웨이퍼(220)에 있어서, 칼날 전위 밀도 De는 2.0×108(/cm2)로 낮은 값을 갖는다.
제1 실시 형태에 따른 질화물 반도체 소자(110) 및 질화물 반도체 웨이퍼(210)에 있어서, 칼날 전위 밀도 De는 2.8×108(/cm3)이다(도 7에 도시한 제1 시료(151)). 적층 중간층(70)을 설치하는 구성에 있어서는, 적층 중간층(70)을 설치하지 않은 구성에 대하여, 전위 밀도가 약 70%로 감소한다.
기판(40)을 포함하는 질화물 반도체 소자(120) 및 질화물 반도체 웨이퍼(220)의 실온에서의 휨은 오목 형상을 가지며; 휨의 크기는 약 10μm이다. 한편, 제1 실시 형태에 따른 질화물 반도체 소자(110) 및 질화물 반도체 웨이퍼(210)에서의 휨은 오목 형상을 가지며; 휨의 크기는 약 40μm이다. 적층 중간층(70)을 설치하는 구성에 있어서는, 적층 중간층(70)을 설치하지 않는 구성보다, 휨이 적다. 즉, 적층 중간층(70)을 설치함으로써 질화물 반도체 소자(120) 및 질화물 반도체 웨이퍼(220)에 형성되는 인장 왜곡을 감소시킬 수 있고; 균열을 감소시킬 수 있다.
이와 같이, 적층 중간층(70)은 GaN 중간층(예를 들어, 제1 GaN 중간층(72a)), AlN 중간층(예를 들어, 제1 AlN 중간층(73a)), 및 AlGaN 중간층(예를 들어, 제2 AlGaN 중간층(71b))을 포함한다. AlN 중간층(예를 들어, 제1 AlN 중간층(73a))은 GaN 중간층(예를 들어, 제1 GaN 중간층(72a)) 위에 설치된다. AlGaN 중간층(예를 들어, 제2 AlGaN 중간층(71b))은 AlN 중간층(예를 들어, 제1 AlN 중간층 (73a)) 위에 설치된다.
이와 같이, 버퍼층(60)과 적층체(50) 사이에 적층 중간층(70)을 설치함으로써, 전위 밀도가 더 낮은 질화물 반도체 소자 및 질화물 반도체 웨이퍼가 얻어진다. 또한, 적층 중간층(70)을 설치함으로써, 휨을 감소시킬 수 있고; 균열을 억제시킬 수 있다.
X선 회절 측정에 의해 제1 AlN 중간층(73a)의 적층 방향으로 수직인 제1 축의 격자 간격(이 예에서는, a축의 격자 간격에 상당한다)을 평가할 수 있다. 이 측정에 있어서, 제1 AlN 중간층(73a)의 격자 간격 Da는 0.3145nm이며, 무 왜곡의 AlN의 격자 간격 da의 0.3112nm 보다 크다. 그로 인해, 제1 AlN 중간층(73a)위에 형성한 제2 AlGaN 중간층(71b)에는 압축 응력이 발생한다. 무 왜곡의 GaN의 a축의 격자 간격 dg은 0.3189nm이다. 따라서, 제1 AlN 중간층(73a)의 완화율 α는 0.57에 상당한다.
한편, Al 조성비가 0.7인 제2 AlGaN 중간층(71b)을 형성한 참고 예에서는 균열이 발생했다. 이 시료에 대해서 상기와 마찬가지의 평가를 행함으로써, 제2 AlGaN 중간층(71b)에는 인장 응력이 발생하는 것을 알았다. 즉, AlN층 위에 AlN보다 무 왜곡의 격자 간격이 크고, Al 조성비가 0.7인 AlGaN층을 형성하여도, AlGaN층에 인장 응력이 발생한다. 이것은 제1 AlN 중간층 (73a)이 왜곡되고 있고 실제의 격자 간격이 무 왜곡의 격자 간격보다 크기 때문이다.
이와 같이, 완화율 α 이하의 Al 조성비의 AlGaN 중간층을 형성함으로써 균열이 거의 없는 고품질의 질화물 반도체 소자가 얻어진다.
이러한 질화물 반도체 소자(120) 및 이러한 질화물 반도체 웨이퍼(220)에 의해, 전위가 적은 질화물 반도체 소자 및 질화물 반도체 웨이퍼를 제공할 수 있다. 또한, 균열을 억제시킬 수 있다.
도 21은 실시 형태에 따른 질화물 반도체 소자를 예시하는 모식적 단면도이다.
도 21에 도시한 것과 같이, 실시 형태에 따른 질화물 반도체 소자(121)는 제1 전극(10e) 및 제2 전극(20e)을 더 포함한다. 기능층(15)에는 n형 반도체층(10), p형 반도체층(20), 및 발광층(30)이 설치되어 있다. 이 예에서는, 저 불순물 농도층(10i)도 설치되어 있다. 질화물 반도체 소자(121)는 반도체 발광 소자이다.
이 예에서는, n형 반도체층(10)은 제1 부분(11) 및 제2 부분(12)을 갖는다. 제2 부분(12)은 X-Y 평면 내에서 제1 부분(11)과 배열한다. 제2 부분(12)과 p형 반도체층(20) 사이에 발광층(30)이 설치된다.
제1 전극(10e)은 n형 반도체층(10)의 제1 부분(11)과 전기적으로 접속된다. 제2 전극(20e)은 p형 반도체층(20)에 전기적으로 접속된다. 제1 전극(10e) 및 제2 전극(20e)을 개재하여 기능층(15)에 전류를 공급함으로써 발광층(30)으로부터 광이 방출된다.
질화물 반도체 소자(121)에 실시 형태에 따른 적층체(50)가 설치됨으로써, 전위 밀도가 낮고; 그 결과, 예를 들어, 높은 발광 효율이 얻어진다.
도 22는 실시 형태에 따른 질화물 반도체 소자를 예시하는 모식적 단면도이다.
도 22에 도시한 것과 같이, 실시 형태에 따른 질화물 반도체 소자(122)에도 제1 전극(10e) 및 제2 전극(20e)이 설치된다. 이 예에서는, 기능층(15)이 적층체(50) 위에 형성된 후에 기판(40), 버퍼층(60), 및 적층체(50)가 제거되어 있다. 예를 들어, 기능층(15)의 n형 반도체층(10), 발광층(30) 및 p형 반도체층(20)을 형성한 후에, p형 반도체층(20) 위에 제2 전극(20e)이 형성된다. 그리고, 제2 전극(20e) 위에 제1 접합 금속층(46)이 형성된다. 한편, 주면 위에 제2 접합 금속층(47)이 형성된 지지 기판(45)(예를 들어, 실리콘 판 등)이 준비된다. 제1 접합 금속층(46)과 제2 접합 금속층(47)을 서로 접합한다. 그 후, 결정 성장을 위해서 사용한 기판(40), 버퍼층(60), 및 적층체(50)의 적어도 일부가 제거된다.
질화물 반도체 소자(122)에서는 실시 형태에 따른 적층체(50) 위에 형성된 기능층(15)을 사용함으로써 전위 밀도가 낮고; 그 결과, 예를 들어, 높은 발광 효율이 얻어진다.
도 23은 본 실시 형태에 따른 다른 질화물 반도체 소자를 예시하는 모식적 단면도이다.
도 23에 도시한 것과 같이, 실시 형태에 따른 다른 질화물 반도체 소자(123)는 버퍼층(60), 적층 중간층(70), 적층체(50), 및 기능층(15)을 포함한다. 버퍼층(60) 위에 적층체(50)가 설치된다. 적층체(50) 위에 적층 중간층(70)이 설치된다. 적층 중간층(70) 위에 기능층(15)이 설치된다. 본 실시 형태에 따른 질화물 반도체 웨이퍼(223)는 기판(40), 버퍼층(60), 적층 중간층(70) 및 적층체(50)를 포함한다. 질화물 반도체 웨이퍼(220)는 기능층(15)을 더 포함할 수 있다. 기판(40), 버퍼층(60), 적층체(50), 적층 중간층(70), 및 기능층(15)에는 질화물 반도체 소자(120)에 관해서 설명한 구성을 적용할 수 있다.
질화물 반도체 소자(123)(및 질화물 반도체 웨이퍼(223))에서는, 적층 중간층(70)은 제1 중간층(70a) 및 제2 중간층(70b)을 포함한다. 제2 중간층(70b)은 제1 중간층(70a) 위에 설치된다.
제1 중간층(70a)은 제1 AlGaN 중간층(71a), 제1 GaN 중간층(72a), 및 제1 AlN 중간층(73a)을 포함한다. 제1 AlGaN 중간층(71a)은 제1 AlN 중간층(73a) 위에 설치된다. 제1 GaN 중간층(72a)은 제1 AlGaN 중간층(71a) 위에 설치된다.
제2 중간층(70b)은 제2 AlGaN 중간층(71b), 제2 GaN 중간층(72b), 및 제2 AlN 중간층(73b)을 포함한다. 제2 AlN 중간층(73b)은 제1 GaN 중간층(72a) 위에 설치된다. 제2 AlGaN 중간층(71b)은 제2 AlN 중간층(73b) 위에 설치된다. 제2 GaN 중간층(72b)은 제2 AlGaN 중간층(71b) 위에 설치된다.
질화물 반도체 소자(123)(및 질화물 반도체 웨이퍼(223))의 제조 방법은 질화물 반도체 소자(120)에 관해서 설명한 제조 방법을 적절히 변경하고 적용할 수 있다.
질화물 반도체 소자(123) 및 질화물 반도체 웨이퍼(223)에서, 칼날 전위 밀도 De는 2.2×108(/cm2)로 낮은 값을 갖는다.
기판(40)을 포함하는 질화물 반도체 소자(123) 및 질화물 반도체 웨이퍼(223)의 실온에서의 휨은 볼록 형상을 가지며; 휨의 크기는 약 10μm이다.
한편, 기판(40)을 포함하는 질화물 반도체 소자(110) 및 질화물 반도체 웨이퍼(210)에서의 휨은 오목 형상을 가지며; 휨의 크기는 약 40μm이다. 기판(40)을 포함하는 질화물 반도체 소자(120) 및 질화물 반도체 웨이퍼(220)에서의 휨은 오목 형상을 가지며; 휨의 크기는 약 10μm이다.
질화물 반도체 소자(123) 및 질화물 반도체 웨이퍼(223)와 같이, 적층체(50) 위에 적층 중간층(70)을 설치함으로써 질화물 반도체 소자에 발생하는 인장 왜곡을 감소시킬 수 있고 균열을 감소하는 효과가 증가한다.
도 24는 실시 형태에 따른 질화물 반도체 소자를 예시하는 모식적 단면도이다.
도 24에 도시한 것과 같이, 실시 형태에 따른 질화물 반도체 소자(130)는 HEMT(High Electron Mobility Transistor) 소자이다. 질화물 반도체 소자(130)에 서는 기능층(15)은 제1 층(16), 제2 층(17), 게이트 전극(18g), 소스 전극 (18s), 및 드레인 전극(18d)이 설치된다.
제1 층(16)은 적층체(50) 위에 설치된다. 제2 층(17)은 제1 층(16) 위에 설치된다. 제1 층(16)은, 예를 들어, 불순물을 포함하지 않는 언도프의 AlαGa1 -αN (0≤α≤1)을 포함할 수 있다. 제2 층(17)은, 예를 들어 언도프 또는 n형의 AlβGa1 -βN (0≤β≤1, α <β)을 포함할 수 있다. 예를 들어, 제1 층(16)은 언도프의 GaN층을 포함하고, 제2 층(17)은 언도프 또는 n형의 AlGaN층을 포함한다.
게이트 전극(18g), 소스 전극(18s), 및 드레인 전극(18d)은 제2 층(17) 위에 설치된다. 소스 전극(18s)은 X-Y 평면 내에서 드레인 전극(18d)과 이격하고 있다. 소스 전극(18s) 및 드레인 전극(18d)은 제2 층(17)과 오믹 접촉하고 있다. 소스 전극(18s)과 드레인 전극(18d) 사이에서 제2 층(17) 위에 게이트 전극(18g)이 배치된다. 게이트 전극(18g)은 제2 층(17)과 쇼트키 접촉하고 있다.
제2 층(17)의 격자 상수는 제1 층(16)의 격자 상수보다 작다. 이에 의해, 제2 층(17)에 왜곡이 발생하고; 피에조 효과에 의해 제2 층(17) 내에 피에조 분극이 발생한다. 제1 층(16)과 제2 층(17) 사이의 계면 부근의 제1 층(16)에 2차원 전자 가스(17g)가 형성된다. 질화물 반도체 소자(130)에서는 게이트 전극(18g)에 인가하는 전압을 제어함으로써, 게이트 전극(18g) 아래의 2차원 전자 가스 농도가 증가 또는 감소하고, 소스 전극(18s)과 드레인 전극(18d) 사이에 흘러드는 전류가 제어된다.
질화물 반도체 소자(130)에 있어서는, 실시 형태에 따른 적층체(50) 위에 형성된 기능층(15)을 사용함으로써 전위 밀도가 낮고; 그 결과, 양호한 전기적 특성이 얻어진다.
본 실시예에 있어서, 버퍼층(60) 위에 적층체(50)가 설치될 수 있고; 적층체(50) 위에 적층 중간층(70)이 설치될 수 있고; 적층 중간층(70) 위에 기능층(15)이 설치될 수 있다.
제3 실시 형태
도 25는 제3 실시 형태에 따른 질화물 반도체층의 형성 방법을 예시하는 흐름도이다.
도 25에 도시한 것과 같이, 본 실시 형태에 따른 질화물 반도체층의 형성 방법은 기판(40) 위에 설치된 질화물 반도체를 포함하는 버퍼층(60) 위에 AlxGa1 - xN (0 <x≤1)의 AlGaN층(51a)을 형성하는 단계(단계 S110)를 포함한다.
다음에, AlGaN층(51a)의 상면(51au)에 접하도록 7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유하는 제1 Si 함유층(51s)을 형성한다(단계 S120).
계속해서, 제1 Si 함유층(51s) 위에 상면(51au)에 대하여 경사진 경사면(51gs)을 갖는 볼록부(51gp)를 포함하는 제1 GaN층(51g)을 형성한다(단계 S130).
다음에, 제1 GaN층(51g) 위에 Si를 함유하는 제2 Si 함유층(52s)을 형성한다(단계 S140).
계속해서, 제2 Si 함유층(52s) 위에 제2 GaN층(52g)을 형성한다(단계 S150).
이에 의해, AlGaN층(51a), 제1 Si 함유층(51s), 제1 GaN층(51g), 제2 Si 함유층(52s), 및 제2 GaN층(52g)을 포함하는 적층체(50)를 형성한다(단계 S110a).
본 형성 방법에 의하면, 전위가 거의 없는 질화물 반도체층의 형성 방법을 제공할 수 있다.
도 25에 도시한 것과 같이, 본 형성 방법은 제2 GaN층(52g) 위에 기능층(15)을 형성하는 처리(단계 S160)를 더 포함할 수 있다. 본 형성 방법은 기판(40) 위에 버퍼층(60)을 형성하는 처리(단계 S105)를 더 포함할 수 있다. 본 형성 방법은 버퍼층(60) 위에 적층 중간층(70)을 형성하는 처리(단계 S106)를 더 포함할 수 있다. 이러한 경우에는, AlGaN층(51a)의 형성(단계 S110)에 있어서는, AlGaN층(51a)을 적층 중간층(70) 위에 형성한다.
실시 형태에 있어서, 질화물 반도체층의 성장에는, 예를 들어, 유기 금속 화학 증착(Metal-Organic Chemical Vapor Deposition: MOCVD)법, 유기 금속 기상 에피택시(Metal-Organic Vapor Phase Epitaxy: MOVPE)법, 분자선 애피택시(Molecular Beam Epitaxy: MBE)법 및 하이드라이드 기상 애피택시(HVPE)법 등을 사용할 수 있다.
예를 들어, MOCVD법 또는 MOVPE법을 사용한 경우에는, 반도체층의 형성 시에 이하의 원료를 사용할 수 있다. 예를 들어, Ga의 원료로서, TMGa(트리메틸갈륨) 및 TEGa(트리에틸갈륨)을 사용할 수 있다. 예를 들어, In의 원료로서, TMIn(트리메틸인듐) 및 TEIn(트리에틸인듐) 등을 사용할 수 있다. 예를 들어, Al의 원료로서, TMAl(트리메틸알루미늄) 등을 사용할 수 있다. 예를 들어, N의 원료로서, NH3(암모니아), MMHy(모노메틸하이드라진) 및 DMHy(디메틸하이드라진) 등을 사용할 수 있다. Si의 원료로서는, SiH4(모노실란), Si2H6(디실란) 등을 사용할 수 있다.
본 실시 형태에 따르면, 전위가 거의 없는 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 형성 방법을 제공할 수 있다.
본 명세서에 있어서, "질화물 반도체"는 BxInyAlzGa1 -x-y- zN (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z≤1)이 되는 화학식에 있어서 조성비 x, y 및 z를 각각의 범위 내에서 변화시킨 모든 조성의 반도체를 포함한다. "질화물 반도체"는 상기 화학식에서 N (질소) 이외의 V족 원소, 도전형 등의 각종의 물성을 제어하기 위해서 첨가되는 각종 원소 및 의도하지 않게 포함되는 각종 원소를 더 포함한다.
본원 명세서에 있어서, "수직" 및 "평행"은 엄밀한 수직 및 엄밀한 평행뿐만 아니라, 예를 들어 제조 공정에 있어서의 변동 등을 포함하는 것이다. 실질적으로 수직 및 실질적으로 평행하면 충분하다.
이상, 구체 예를 참조하면서, 본 발명의 실시 형태에 대해서 설명했다. 그러나, 본 발명은 이들 구체 예에 한정되는 것은 아니다. 예를 들어, 질화물 반도체 소자 및 질화물 반도체 웨이퍼에 포함되는 기판, 버퍼층, 적층 중간층, 적층체, AlGaN층, GaN층, Si 함유층 및 기능층 등의 요소의 구체적인 구성을, 당업자가 공지의 기술로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시할 수 있고; 마찬가지의 효과를 얻을 수 있는 한, 이러한 실시는 본 발명의 범위에 포함된다.
또한, 구체 예 중 어느 2개 이상의 요소를 기술적으로 가능한 범위에서 조합할 수 있고 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
그 외, 본 발명의 실시 형태로서 전술한 질화물 반도체 소자, 질화물 반도체 웨이퍼, 및 질화물 반도체층의 형성 방법을 기초로 하여 당업자가 적절히 설계 변경해서 실시할 수 있는 모든 질화물 반도체 소자, 질화물 반도체 웨이퍼, 및 질화물 반도체층의 형성 방법도 본 발명의 요지를 포함하는 한 본 발명의 범위에 속한다.
본 발명의 사상 내에서 당업자라면 각종 변경예 및 수정예를 생각해 낼 수 있는 것이며, 그러한 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것이라고 이해된다.
본 발명의 특정한 실시 형태를 설명했지만, 이들 실시 형태는, 단지 예로서 제시한 것이며, 발명의 범위를 한정하는 것으로 의도하지 않는다. 실제로, 여기서 설명한 신규의 실시 형태는 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 사상을 벗어나지 않고서, 전술한 실시 형태의 형태에 있어서 다양한 생략, 치환 및 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위와 그 균등한 범위에 포함된다.

Claims (30)

  1. 질화물 반도체 소자로서,
    7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유하며, 제1 영역과 제2 영역을 포함하는 상면을 갖는 제1 Si 함유층,
    상기 제1 영역 위에 설치되어, 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함하는 제1 GaN층,
    상기 제1 GaN층 위에 설치되어, Si를 함유하는 제2 Si 함유층 - 상기 제2 Si 함유층의 일부는 상기 제2 영역에 물리적으로 접함 - , 및
    상기 제2 Si 함유층 위에 설치되는 제2 GaN층 - 상기 제2 GaN층은 상기 제2 Si 함유층의 상기 일부에 물리적으로 접함 - 을 포함하는 적층체; 및
    상기 적층체에 설치되어, 상기 질화물 반도체 소자가 갖는 기능에 따라 정해지는 제1 질화물 반도체를 포함하는 기능층을 포함하고,
    상기 제1 Si 함유층은 제1 불연속 섬 형상을 갖는 제1 섬 영역 및 제1 개구를 갖는 제1 막 중 하나를 갖고,
    상기 제2 Si 함유층은 제2 불연속 섬 형상을 갖는 제2 섬 영역 및 제2 개구를 갖는 제2 막 중 하나를 갖는, 질화물 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 GaN층은 상기 경사면에 연결되는 복수의 제1 전위(dislocation)를 포함하고,
    상기 제2 GaN층은 복수의 제3 전위를 포함하고,
    상기 제3 전위 중 적어도 하나는 상기 제2 Si 함유층을 개재하여 상기 제1 전위와 연속하고,
    상기 제1 전위와 연속하는 상기 제3 전위의 수는, 상기 제1 전위의 수보다 작은, 질화물 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 GaN층의 상기 볼록부는 상기 상면과 평행인 정상 면을 더 갖고,
    상기 제1 GaN층은
    상기 경사면에 연결되는 복수의 제1 전위, 및
    상기 제1 GaN층의 상기 정상 면에 연결되는 복수의 제2 전위를 포함하고,
    상기 제2 GaN층은 복수의 제3 전위를 포함하고,
    상기 제3 전위 중 적어도 하나는 상기 제2 전위와 연속하고,
    상기 복수의 제1 전위의 수에 대해 상기 제1 전위와 연속하는 상기 제3 전위의 수의 비는, 상기 제2 전위의 수에 대해 상기 제2 전위와 연속하는 상기 제3 전위의 수의 비보다 낮은, 질화물 반도체 소자.
  4. 제1항에 있어서, 상기 볼록부의 높이는 100nm 이상 1000nm 이하인, 질화물 반도체 소자.
  5. 제1항에 있어서,
    상기 적층체는, 제1 상면을 갖는 AlxGa1-xN (0 <x≤1)의 AlGaN층을 더 포함하고,
    상기 제1 Si 함유층은 상기 제1 상면에 접하는, 질화물 반도체 소자.
  6. 제1항에 있어서,
    상기 적층체는,
    7×1019/cm3 이상 4×1020/cm3 이하인 제1 Si 농도를 갖는 제1 부분,
    상기 제1 Si 농도보다 낮은 제2 Si 농도를 갖는 제2 부분,
    상기 제1 부분과 상기 제2 부분 사이에 설치되는 제3 부분으로서 상기 제1 Si 농도보다 낮고 상기 제2 Si 농도보다 높은 제3 Si 농도를 갖는 제3 부분,
    상기 제3 부분과 상기 제2 부분 사이에 설치되고, 상기 제3 Si 농도보다 낮고 상기 제2 Si 농도보다 높은 제4 Si 농도를 갖는 제4 부분,
    상기 제1 부분과 상기 제3 부분 사이에 설치되는 제5 부분으로서, 상기 제5 부분의 Si 농도는 상기 제5 부분의 두께에 대하여 상기 제3 부분의 두께에 대한 Si 농도의 변화보다 높은 레이트로 변화하는 제5 부분,
    상기 제3 부분과 상기 제4 부분 사이에 설치되는 제6 부분으로서, 상기 제6 부분의 Si 농도는 상기 제6 부분의 두께에 대하여 상기 제3 부분의 두께에 대한 Si 농도의 변화보다 높고, 상기 제4 부분의 두께에 대한 Si 농도의 변화보다 높은 레이트로 변화하는 제6 부분, 및
    상기 제4 부분과 상기 제2 부분 사이에 설치되는 제7 부분으로서, 상기 제7 부분의 Si 농도는 상기 제7 부분의 두께에 대하여 상기 제4 부분의 두께에 대한 Si 농도의 변화보다 높고, 상기 제2 부분의 두께에 대한 Si 농도의 변화보다 높은 레이트로 변화하는 제7 부분을 갖고,
    상기 제1 부분은 상기 제1 Si 함유층에 포함되고, 상기 제2 부분은 상기 제2 GaN층에 포함되는,
    질화물 반도체 소자.
  7. 제6항에 있어서, 상기 제3 Si 농도는 3×1018/cm3 이상 5×1019/cm3 이하인, 질화물 반도체 소자.
  8. 제6항에 있어서,
    상기 제1 부분의 두께는 1nm 이상 200nm 이하이고,
    상기 제3 부분의 두께는 100nm 이상 1000nm 이하이고,
    상기 제4 부분의 두께는 300nm 이상 2500nm 이하인, 질화물 반도체 소자.
  9. 제1항에 있어서,
    제2 질화물 반도체를 포함하는 버퍼층을 더 포함하고,
    상기 버퍼층 위에 상기 적층체가 설치되는, 질화물 반도체 소자.
  10. 제9항에 있어서,
    상기 버퍼층과 상기 적층체 사이에 설치된 적층 중간층을 더 포함하고,
    상기 적층 중간층은,
    GaN 중간층;
    상기 GaN 중간층 위에 설치된 AlN 중간층; 및
    상기 AlN 중간층 위에 설치된 AlGaN 중간층을 포함하는, 질화물 반도체 소자.
  11. 제9항에 있어서,
    기판을 더 포함하고,
    상기 버퍼층은 상기 기판과 상기 적층체 사이에 배치되는, 질화물 반도체 소자.
  12. 제11항에 있어서, 상기 기판은 실리콘 기판인, 질화물 반도체 소자.
  13. 질화물 반도체 웨이퍼로서,
    기판;
    상기 기판 위에 설치되어, 질화물 반도체를 포함하는 버퍼층; 및
    상기 버퍼층 위에 설치된 적층체를 포함하고,
    상기 적층체는,
    7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유하며, 제1 영역과 제2 영역을 포함하는 상면을 갖는 제1 Si 함유층;
    상기 제1 영역 위에 설치되어, 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함하는 제1 GaN층;
    상기 제1 GaN층 위에 설치되어, Si를 함유하는 제2 Si 함유층 - 상기 제2 Si 함유층의 일부는 상기 제2 영역에 물리적으로 접함 - ; 및
    상기 제2 Si 함유층 위에 설치되는 제2 GaN층 - 상기 제2 GaN층은 상기 제2 Si 함유층의 상기 일부에 물리적으로 접함 - 을 포함하고,
    상기 제1 Si 함유층은 제1 불연속 섬 형상을 갖는 제1 섬 영역 및 제1 개구를 갖는 제1 막 중 하나를 갖고,
    상기 제2 Si 함유층은 제2 불연속 섬 형상을 갖는 제2 섬 영역 및 제2 개구를 갖는 제2 막 중 하나를 갖는, 질화물 반도체 웨이퍼.
  14. 제13항에 있어서,
    상기 제1 GaN층은 상기 경사면에 연결되는 복수의 제1 전위를 포함하고,
    상기 제2 GaN층은 복수의 제3 전위를 포함하고,
    상기 제3 전위 중 적어도 하나는 상기 제2 Si 함유층을 개재하여 상기 제1 전위와 연속하고,
    상기 제1 전위와 연속하는 상기 제3 전위의 수는, 상기 제1 전위의 수보다 작은, 질화물 반도체 웨이퍼.
  15. 제13항에 있어서,
    상기 제1 GaN층의 상기 볼록부는 상기 상면과 평행인 정상 면을 더 갖고,
    상기 제1 GaN층은,
    상기 경사면에 연결되는 복수의 제1 전위, 및
    상기 제1 GaN층의 정상 면에 연결되는 복수의 제2 전위를 포함하고,
    상기 제2 GaN층은 복수의 제3 전위를 포함하고,
    상기 제3 전위 중 적어도 하나는 상기 제2 전위와 연속하고,
    상기 복수의 제1 전위의 수에 대해 상기 제1 전위와 연속하는 상기 제3 전위의 수의 비는, 상기 제2 전위의 수에 대해 상기 제2 전위와 연속하는 상기 제3 전위의 수의 비보다 낮은, 질화물 반도체 웨이퍼.
  16. 제13항에 있어서, 상기 볼록부의 높이는 100nm 이상 1000nm 이하인, 질화물 반도체 웨이퍼.
  17. 제13항에 있어서,
    상기 적층체는, 제1 상면을 갖는 AlxGa1-xN (0 <x≤1)의 AlGaN층을 더 포함하고,
    상기 제1 Si 함유층은 상기 제1 상면에 접하는, 질화물 반도체 웨이퍼.
  18. 제13항에 있어서,
    상기 버퍼층과 상기 적층체 사이에 설치된 적층 중간층을 더 포함하고,
    상기 적층 중간층은,
    GaN 중간층;
    상기 GaN 중간층 위에 설치된 AlN 중간층; 및
    상기 AlN 중간층 위에 설치된 AlGaN 중간층을 포함하는, 질화물 반도체 웨이퍼.
  19. 제13항에 있어서, 상기 기판은 실리콘 기판인, 질화물 반도체 웨이퍼.
  20. 질화물 반도체층의 형성 방법으로서,
    기판 위에 설치되어, 질화물 반도체를 포함하는 버퍼층 위에, 7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유하며, 제1 영역과 제2 영역을 포함하는 상면을 갖는 제1 Si 함유층을 형성하는 단계;
    상기 제1 Si 함유층의 상기 제1 영역 위에, 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함하는 제1 GaN층을 형성하는 단계;
    상기 제1 GaN층 위에, Si를 함유하는 제2 Si 함유층 - 상기 제2 Si 함유층의 일부는 상기 제2 영역에 물리적으로 접함 - 을 형성하는 단계; 및
    상기 제2 Si 함유층 위에 제2 GaN층 - 상기 제2 GaN층은 상기 제2 Si 함유층의 상기 일부에 물리적으로 접함 - 을 형성하는 단계를 포함하고,
    상기 제1 Si 함유층은 제1 불연속 섬 형상을 갖는 제1 섬 영역 및 제1 개구를 갖는 제1 막 중 하나를 갖고,
    상기 제2 Si 함유층은 제2 불연속 섬 형상을 갖는 제2 섬 영역 및 제2 개구를 갖는 제2 막 중 하나를 갖는, 질화물 반도체층의 형성 방법.
  21. 제20항에 있어서,
    상기 제1 Si 함유층과 상기 버퍼층 사이에, AlxGa1-xN (0 <x≤1)의 AlGaN층을 형성하는 단계를 더 포함하고,
    상기 제1 Si 함유층은 상기 AlGaN층의 상면에 접하는, 질화물 반도체층의 형성 방법.
  22. 질화물 반도체 소자로서,
    7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유하며, 제1 영역과 제2 영역을 포함하는 상면을 갖는 제1 Si 함유층,
    상기 제1 영역 위에 설치되어, 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함하는 제1 GaN층,
    상기 제1 GaN층 위에 설치되어, Si를 함유하는 제2 Si 함유층 - 상기 제2 Si 함유층의 일부는 상기 제2 영역에 물리적으로 접함 - , 및
    상기 제2 Si 함유층 위에 설치되는 제2 GaN층 - 상기 제2 GaN층은 상기 제2 Si 함유층의 상기 일부에 물리적으로 접함 - 을 포함하는 적층체; 및
    상기 적층체에 설치되어, 상기 질화물 반도체 소자가 갖는 기능에 따라 정해지는 제1 질화물 반도체를 포함하는 기능층을 포함하고,
    상기 제1 Si 함유층은 제1 불연속 섬 형상을 갖는 영역 및 제1 개구를 갖는 막 중 하나를 갖고,
    상기 제2 Si 함유층은 SiN을 포함하는, 질화물 반도체 소자.
  23. 질화물 반도체 소자로서,
    7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유하며, 제1 영역과 제2 영역을 포함하는 상면을 갖는 제1 Si 함유층,
    상기 제1 영역 위에 설치되어, 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함하는 제1 GaN층,
    상기 제1 GaN층 위에 설치되어, Si를 함유하는 제2 Si 함유층 - 상기 제2 Si 함유층의 일부는 상기 제2 영역에 물리적으로 접함 - , 및
    상기 제2 Si 함유층 위에 설치되는 제2 GaN층 - 상기 제2 GaN층은 상기 제2 Si 함유층의 상기 일부에 물리적으로 접함 - 을 포함하는 적층체; 및
    상기 적층체에 설치되어, 상기 질화물 반도체 소자가 갖는 기능에 따라 정해지는 제1 질화물 반도체를 포함하는 기능층을 포함하고,
    상기 제1 Si 함유층은 SiN을 포함하고,
    상기 제2 Si 함유층은 제1 불연속 섬 형상을 갖는 영역 및 제1 개구를 갖는 막 중 하나를 갖는, 질화물 반도체 소자.
  24. 질화물 반도체 소자로서,
    7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유하며, 제1 영역과 제2 영역을 포함하는 상면을 갖는 제1 Si 함유층,
    상기 제1 영역 위에 설치되어, 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함하는 제1 GaN층,
    상기 제1 GaN층 위에 설치되어, Si를 함유하는 제2 Si 함유층 - 상기 제2 Si 함유층의 일부는 상기 제2 영역에 물리적으로 접함 - , 및
    상기 제2 Si 함유층 위에 설치되는 제2 GaN층 - 상기 제2 GaN층은 상기 제2 Si 함유층의 상기 일부에 물리적으로 접함 - 을 포함하는 적층체; 및
    상기 적층체에 설치되어, 상기 질화물 반도체 소자가 갖는 기능에 따라 정해지는 제1 질화물 반도체를 포함하는 기능층을 포함하고,
    상기 제1 Si 함유층 및 제2 Si 함유층 각각은 SiN을 포함하는, 질화물 반도체 소자.
  25. 질화물 반도체 웨이퍼로서,
    기판;
    상기 기판 위에 설치되어, 질화물 반도체를 포함하는 버퍼층; 및
    상기 버퍼층 위에 설치된 적층체를 포함하고,
    상기 적층체는,
    7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유하며, 제1 영역과 제2 영역을 포함하는 상면을 갖는 제1 Si 함유층,
    상기 제1 영역 위에 설치되어, 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함하는 제1 GaN층,
    상기 제1 GaN층 위에 설치되어, Si를 함유하는 제2 Si 함유층 - 상기 제2 Si 함유층의 일부는 상기 제2 영역에 물리적으로 접함 - , 및
    상기 제2 Si 함유층 위에 설치되는 제2 GaN층 - 상기 제2 GaN층은 상기 제2 Si 함유층의 상기 일부에 물리적으로 접함 - 을 포함하고,
    상기 제1 Si 함유층은 제1 불연속 섬 형상을 갖는 영역 및 제1 개구를 갖는 막 중 하나를 갖고,
    상기 제2 Si 함유층은 SiN을 포함하는, 질화물 반도체 웨이퍼.
  26. 질화물 반도체 웨이퍼로서,
    기판;
    상기 기판 위에 설치되어, 질화물 반도체를 포함하는 버퍼층; 및
    상기 버퍼층 위에 설치된 적층체를 포함하고,
    상기 적층체는,
    7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유하며, 제1 영역과 제2 영역을 포함하는 상면을 갖는 제1 Si 함유층,
    상기 제1 영역 위에 설치되어, 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함하는 제1 GaN층,
    상기 제1 GaN층 위에 설치되어, Si를 함유하는 제2 Si 함유층 - 상기 제2 Si 함유층의 일부는 상기 제2 영역에 물리적으로 접함 - , 및
    상기 제2 Si 함유층 위에 설치되는 제2 GaN층 - 상기 제2 GaN층은 상기 제2 Si 함유층의 상기 일부에 물리적으로 접함 - 을 포함하고,
    상기 제1 Si 함유층은 SiN을 포함하고,
    상기 제2 Si 함유층은 제1 불연속 섬 형상을 갖는 영역 및 제1 개구를 갖는 막 중 하나를 갖는, 질화물 반도체 웨이퍼.
  27. 질화물 반도체 웨이퍼로서,
    기판;
    상기 기판 위에 설치되어, 질화물 반도체를 포함하는 버퍼층; 및
    상기 버퍼층 위에 설치된 적층체를 포함하고,
    상기 적층체는,
    7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유하며, 제1 영역과 제2 영역을 포함하는 상면을 갖는 제1 Si 함유층,
    상기 제1 영역 위에 설치되어, 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함하는 제1 GaN층,
    상기 제1 GaN층 위에 설치되어, Si를 함유하는 제2 Si 함유층 - 상기 제2 Si 함유층의 일부는 상기 제2 영역에 물리적으로 접함 - , 및
    상기 제2 Si 함유층 위에 설치되는 제2 GaN층 - 상기 제2 GaN층은 상기 제2 Si 함유층의 상기 일부에 물리적으로 접함 - 을 포함하고,
    상기 제1 Si 함유층 및 제2 Si 함유층 각각은 SiN을 포함하는, 질화물 반도체 웨이퍼.
  28. 질화물 반도체층의 형성 방법으로서,
    기판 위에 설치되어, 질화물 반도체를 포함하는 버퍼층 위에, 7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유하며, 제1 영역과 제2 영역을 포함하는 상면을 갖는 제1 Si 함유층을 형성하는 단계;
    상기 제1 Si 함유층의 상기 제1 영역 위에, 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함하는 제1 GaN층을 형성하는 단계;
    상기 제1 GaN층 위에, Si를 함유하는 제2 Si 함유층 - 상기 제2 Si 함유층의 일부는 상기 제2 영역에 물리적으로 접함 - 을 형성하는 단계; 및
    상기 제2 Si 함유층 위에 제2 GaN층 - 상기 제2 GaN층은 상기 제2 Si 함유층의 상기 일부에 물리적으로 접함 - 을 형성하는 단계를 포함하고,
    상기 제1 Si 함유층은 제1 불연속 섬 형상을 갖는 영역 및 제1 개구를 갖는 막 중 하나를 갖고,
    상기 제2 Si 함유층은 SiN을 포함하는, 질화물 반도체층의 형성 방법.
  29. 질화물 반도체층의 형성 방법으로서,
    기판 위에 설치되어, 질화물 반도체를 포함하는 버퍼층 위에, 7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유하며, 제1 영역과 제2 영역을 포함하는 상면을 갖는 제1 Si 함유층을 형성하는 단계;
    상기 제1 Si 함유층의 상기 제1 영역 위에, 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함하는 제1 GaN층을 형성하는 단계;
    상기 제1 GaN층 위에, Si를 함유하는 제2 Si 함유층 - 상기 제2 Si 함유층의 일부는 상기 제2 영역에 물리적으로 접함 - 을 형성하는 단계; 및
    상기 제2 Si 함유층 위에 제2 GaN층 - 상기 제2 GaN층은 상기 제2 Si 함유층의 상기 일부에 물리적으로 접함 - 을 형성하는 단계를 포함하고,
    상기 제1 Si 함유층은 SiN을 포함하고,
    상기 제2 Si 함유층은 제1 불연속 섬 형상을 갖는 영역 및 제1 개구를 갖는 막 중 하나를 갖는, 질화물 반도체층의 형성 방법.
  30. 질화물 반도체층의 형성 방법으로서,
    기판 위에 설치되어, 질화물 반도체를 포함하는 버퍼층 위에, 7×1019/cm3 이상 4×1020/cm3 이하의 농도로 Si를 함유하며, 제1 영역과 제2 영역을 포함하는 상면을 갖는 제1 Si 함유층을 형성하는 단계;
    상기 제1 Si 함유층의 상기 제1 영역 위에, 상기 상면에 대하여 경사진 경사면을 갖는 볼록부를 포함하는 제1 GaN층을 형성하는 단계;
    상기 제1 GaN층 위에, Si를 함유하는 제2 Si 함유층 - 상기 제2 Si 함유층의 일부는 상기 제2 영역에 물리적으로 접함 - 을 형성하는 단계; 및
    상기 제2 Si 함유층 위에 제2 GaN층 - 상기 제2 GaN층은 상기 제2 Si 함유층의 상기 일부에 물리적으로 접함 - 을 형성하는 단계를 포함하고,
    상기 제1 Si 함유층 및 제2 Si 함유층 각각은 SiN을 포함하는, 질화물 반도체층의 형성 방법.
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