KR20180070076A - 수직형 질화물 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 수직형 질화물 반도체 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 질화물 반도체 소자는, 기판; 상기 기판 상에 배치되고 억셉터를 제공하는 물질의 농도가 상기 기판으로부터 멀어질수록 순차적으로 낮아지는 질화물 반절연층; 상기 질화물 반절연층의 일부가 노출된 트렌치 영역을 사이에 두고 적층된 제1 및 제2 질화물 반도체층; 상기 트렌치 영역에 배치된 게이트 전극; 상기 제2 질화물 반도체층 상에 배치된 소스 전극; 및 상기 게이트 전극 및 소스 전극과 중첩되도록 상기 기판 배면에 배치된 드레인 전극을 포함하는 것을 특징으로 한다.

Description

수직형 질화물 반도체 소자 및 그 제조 방법{Vertical Type Nitride Semiconductor Device and Method for manufacturing thereof}
본 발명은 수직형 질화물 반도체 소자에 관한 것으로서, 보다 구체적으로는 금속 산화막 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field-effect Transistor; 이하 MOS-FET이라 한다)와 같은 질화물 반도체 소자의 누설전류를 줄이고 전기적 특성을 개선한 수직형 질화물 반도체 소자 및 그 제조 방법이다.
최근 질화알루미늄(AlN), 질화갈륨(GaN), 질화인듐(InN), 질화인듐갈륨(InGaN), 질화갈륨알루미늄(GaAlN) 등의 질화물 반도체 물질은 발광다이오드(LED)나 레이저 다이오드(LD) 등의 광학 소자 및 HEMT, MOS-FET 등과 같은 전자소자에 적용되고 있다.
질화물 반도체 물질은 물성적으로 전자소자에 적용될 경우 기존 실리콘(Si: Sillicon) 반도체에 비하여 고효율, 고온, 고주파 및 경량화를 구현할 수 있는 장점이 있다.
특히, 질화물 반도체 물질들 중 하나인 질화갈륨(GaN)은 실리콘(Si) 대비 에너지 밴드 갭(Energy Band-gap)이 크고, 열적 화학적 안정성, 높은 전자 포화 속도 및 빠른 전자이동도 등 우수한 물성을 갖고 있어 광학소자뿐만 아니라 전자소자에 활발히 적용되고 있다. 이하에서는 질화물 반도체의 대표적인 물질인 질화갈륨(GaN)으로 제작된 MOS-FET의 특성을 향상시키기 위한 기술을 중심으로 설명하지만, 다른 질화물 반도체 물질, 예를 들어 질화알루미늄(AlN), AlGaN, InGaN 등을 적용하는 경우에도 동일하게 적용될 수 있다.
질화물 반도체 물질은 대부분 MOCVD(Metal-organic Chemical Vapor Deposition), HVPE(Hydride Vapor Phase Epitaxy) 또는 MBE(Molecular Beam Epitaxy) 방법으로 성장된다. 특히, 질화물 반도체 전력소자 제조에 있어서는 N-type, P-type 질화물 반도체층 뿐만 아니라 도핑농도가 낮은 반절연 질화물 반도체 층이 필수적이다. 그러나, 질화갈륨(GaN)은 질소의 높은 휘발성으로 인해 발생되는 질소 공동(Nitrogen Vacancy)이나 외부에서 유입하는 산소(Oxygen), 탄소(Carbon) 등과 같은 불순물에 의해 대부분 1×1017/cm3 정도로 도너(Donor) 농도가 높은 N형 타입으로 성장된다. 따라서, 기본적으로 전도성이 높게 되는데 이러한 높은 전도성을 낮추어 절연 특성을 높이기 위해서는 도너 농도를 상쇄시키기 위한 억셉터(Acceptor)형 물질인 탄소(C) 또는 철(Fe)과 같은 물질을 추가적으로 도핑하지 않으면 안되는 실정이다.
또한, MOS-FET을 제작할 때, 실리콘(Si), 사파이어(Al2O3), 실리콘카바이드(SiC), 갈륨아세나이드(GaAs) 성장 기판을 사용하면 제조 단가를 줄일 수 있고 대면적 트랜지스터를 제조할 수 있는 장점이 있다. 하지만, 수평형 MOS-FET은 문턱전압(Threshold Voltage)이 낮아 고전압용 트랜지스터 구현이 어렵고, 트랜지스터의 유효 전류밀도를 높이려면 트랜지스터의 면적을 증가시켜야 하기 때문에 소형화도 한계가 있다.
따라서, MOS-FET의 문턱전압과 전류밀도를 높이면서 소형화를 구현하기 위해서는 수평형 구조 보다는 수직형 구조로 제작하는 것이 바람직하다.
도 1은 종래 기술에 따른 수직형 MOS-FET의 구조를 도시한 도면이다.
도 1을 참조하면, 종래 수직형 MOS-FET은 기판(10), 기판(10) 상에 질화물 반절연층(20: Nitride Semi-insulating layer), 제1 질화물 반도체층(30) 및 제2 질화물 반도체층(40)이 적층 배치되어 있고, 상기 제2 질화물 반도체층(40) 상에는 게이트 전극(51) 및 소스 전극(52)이 배치된다. 또한, 상기 게이트 전극(51), 소스 전극(52)과 중첩되도록 기판(10) 배면에 드레인 전극(53)이 배치된다. 도면부호 55는 선택적으로 형성되는 보호층이다.
상기 게이트 전극(51)은 소스 전극(52)들 사이의 보호층(55) 상에 배치되고, 소스 전극(52)은 보호층(55)에 형성된 비아홀을 통해 제2 질화물 반도체층(40)과 전기적으로 접속된다.
따라서, 상기 게이트 전극(51)에 공급되는 동작전압에 의해 소스 전극(52)과 드레인 전극(53) 사이에 채널층이 유도되어 수직 방향으로 전류가 흐른다.
또한, 수직형 MOS-FET은 기판(10)의 재질을 질화갈륨(GaN) 계열의 물질로 사용하고, 질화물 반절연층(20)은 질화물 반도체층의 도너 농도를 낮추고 고저항 특성을 갖도록 하기 위해 탄소(C) 또는 철(Fe)과 같이 억셉터 제공 물질을 도핑하여 형성한다. 따라서, 상기 질화물 반절연층(20)의 도너 도핑 농도가 감소하여 반절연 특성을 갖는 5 ~ 8×1015/cm3를 가질 수 있다.
또한, 제1 질화물 반도체층(30)은 억셉터 제공 물질이 도핑된 P형(P-type) 질화물질로 성장하는데, 억셉터의 도핑 농도는 1 ~ 6×1018/cm3을 갖는다. 상기 제2 질화물 반도체층(40)은 N+형 질화물질로 성장하는데, 도너의 도핑 농도는 1 ~ 6×1018/cm3 을 가질 수 있다.
하지만, 종래 수직형 MOS-FET의 경우 기판(10) 상에 질화물 반절연층(20)을 형성할 때, 억셉터 제공 물질인 탄소(C), 철(Fe), 크롬(Cr), 아연(Zn), 베릴륨(Be), 마그네슘(Mg), 망간(Mn), 바나듐(V) 등과 같은 원소를 반응기에 함께 공급하기 때문에 도핑 중 결함 발생이 증가하는 문제가 있다.
또한, 반응기(챔버) 내에 억셉터 제공 물질을 공급하는 방식은 반응기 내부에 P형 불순물들이 잔류될 가능성이 커 이후 성장되는 층들의 신뢰도를 떨어뜨릴 수 있다.
따라서, MOS-FET과 같은 질화물 반도체 소자에 형성되는 층들의 결함을 제어하면서, 질화물 반절연층 형성 시 억셉터 제공 물질에 의한 소자 신뢰성 저하를 방지하는 기술이 요구된다.
본 발명의 목적은, 크롬(Cr)과 같은 억셉터 제공 물질을 질화물 반도체층 내에 확산시켜 저항 특성을 개선한 수직형 질화물 반도체 소자 및 그 제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은, 질화물 반도체층 내에 억셉터 제공 물질로 된 복수의 나노 도트를 형성하여 트랜지스터를 구성하는 질화물 반도체층들의 결함 발생을 줄인 수직형 질화물 반도체 소자 및 그 제조 방법을 제공하는데 있다.
또한, 본 발명의 또 다른 목적은, 억셉터를 제공하는 물질을 질화물 반도체층 내로 확산시켜 상대적으로 높은 저항 특성을 갖는 질화물 반절연층을 형성함으로써, 트랜지스터의 핀치 오프(Pinch-Off) 특성, 항복전압(Breakdown Voltage) 특성 및 트랜지스터의 누설전류를 방지한 수직형 질화물 반도체 소자 및 그 제조 방법을 제공하는데 있다.
또한, 본 발명의 또 다른 목적은, 트랜지스터를 구성하는 질화물 반도체층 내에 복수의 나노 도트와 복수의 보이드(void)를 형성함으로써, 고전압 동작 및 소자 신뢰성을 향상시킬 수 있는 수직형 질화물 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하고자 본 발명에 따른 수직형 질화물 반도체 소자는 기판; 상기 기판 상에 배치되고 억셉터를 제공하는 물질의 농도가 상기 기판으로부터 멀어질수록 순차적으로 낮아지는 질화물 반절연층; 상기 질화물 반절연층의 일부가 노출된 트렌치 영역을 사이에 두고 적층된 제1 및 제2 질화물 반도체층; 상기 트렌치 영역에 배치된 게이트 전극; 상기 제2 질화물 반도체층 상에 배치된 소스 전극; 및 상기 게이트 전극 및 소스 전극과 중첩되도록 상기 기판 배면에 배치된 드레인 전극을 포함할 수 있다.
여기서, 상기 기판과 상기 질화물 반절연층 사이에는 복수의 나노 도트와 보이드를 포함할 수 있다.
또한, 상기 질화물 반절연층은 상기 나노 도트로부터 멀어질수록 억셉터를 제공하는 물질의 원소의 비율은 5%에서 0.1%로 감소할 수 있다.
또한, 상기 질화물 반절연층은 상기 나노 도트로부터 멀어질수록 도너 도핑 농도가 0.3 내지 9×1015/cm3 로 증가할 수 있다.
또한, 상기 억셉터를 제공하는 물질은 탄소(C), 철(Fe), 크롬(Cr), 마그네슘(Mg), 망간(Mn) 및 바나듐(V)으로 구성된 그룹으로부터 선택될 수 있다.
한편 상기 기술적 과제를 달성하고자 본 발명에 따른 수직형 질화물 반도체 소자의 제조 방법은, 기판을 제공하는 단계; 상기 기판 상에 억셉터를 제공할 수 있는 물질의 농도가 상기 기판으로부터 멀어질수록 순차적으로 낮아지는 질화물 반절연층을 형성하는 단계; 상기 질화물 반절연층 상에 제1 및 제2 질화물 반도체층을 형성하는 단계; 상기 제1 및 제2 질화물 반도체층을 식각하여 상기 질화물 반절연층의 일부가 노출된 트렌치 영역을 형성하는 단계; 상기 트렌치 영역에 게이트 전극을 형성하고 상기 제2 질화물 반도체층 상에 소스 전극을 형성하는 단계; 및 상기 기판 배면에 드레인 전극을 형성하는 단계를 포함할 수 있다.
여기서 상기 억셉터를 제공할 수 있는 물질은 탄소(C), 철(Fe), 크롬(Cr), 마그네슘(Mg), 망간(Mn) 및 바나듐(V)으로 구성된 그룹으로부터 선택될 수 있다.
또한, 상기 질화물 반절연층을 형성하는 단계는, 상기 기판 상에 억셉터를 제공할 수 있는 물질로 된 조절층을 형성하는 단계; 상기 조절층이 형성된 기판 상에 열처리 공정을 진행하여 상기 조절층의 일부로 형성된 복수의 나노 도트를 형성하는 단계; 및 상기 복수의 나노 도트 상에 질화물 반도체층 성장시켜 상기 질화물 반절연층을 형성하는 단계를 포함할 수 있다.
여기서 상기 조절층의 두께는 0.1 ~ 30nm 범위일 수 있다.
또한 상기 열처리 공정은 900 ~ 1100°C의 온도로 5~90분 동안 진행하는 것일 수 있다.
또한, 본 발명에 따른 수직형 질화물 반도체 소자의 제조 방법은 상기 트렌치 영역을 형성한 후, 상기 질화물 반절연층, 제1 및 제2 질화물 반도체층을 덮는 보호층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 수직형 질화물 반도체 소자 및 그 제조 방법은, 크롬(Cr)과 같은 억셉터 제공 물질을 질화물 반도체층 내에 확산시켜 저항 특성을 개선한 효과가 있다.
또한, 본 발명의 수직형 질화물 반도체 소자 및 그 제조 방법은, 질화물 반도체층 내에 억셉터 제공 물질로 된 복수의 나노 도트를 형성하여 트랜지스터를 구성하는 질화물 반도체층들의 결함 발생을 줄인 효과가 있다.
또한, 본 발명의 수직형 질화물 반도체 소자 및 그 제조 방법은, 억셉터를 제공하는 물질을 질화물 반도체층 내로 확산시켜 상대적으로 높은 저항 특성을 갖는 질화물 반절연층을 형성함으로써, 트랜지스터의 핀치 오프(Pinch-Off) 특성, 항복전압(Breakdown Voltage) 특성 및 트랜지스터의 누설전류를 방지한 효과가 있다.
또한, 본 발명의 수직형 질화물 반도체 소자 및 그 제조 방법은, 트랜지스터를 구성하는 질화물 반도체층 내에 복수의 나노 도트와 복수의 보이드(void)를 형성함으로써, 고전압 동작 및 소자 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 종래 기술에 따른 수직형 MOS-FET의 구조를 도시한 도면이다.
도 2는 본 발명에 따른 수직형 MOS-FET의 구조를 도시한 도면이다.
도 3은 본 발명의 실시예에 따라 기판 위에 생성되는 나노 도트에 대한 SEM(Scanning Electron Microscope) 사진이다.
도 4a 내지 도 4g는 본 발명의 수직형 질화물 반도체 소자의 제조방법을 도시한 도면이다.
도 5a 및 도 5b는 본 발명에 따른 수직형 질화물 반도체 소자의 질화물 반절연층 형성 과정과 성장 중인 질화물 반절연층의 SEM 측정 결과를 도시하는 도면이다.
도 6은 본 발명에 따른 수직형 질화물 반도체 소자의 기판과 질화물 반절연층의 단면을 나타내는 SEM 사진이다.
도 7은 본 발명에 따라 크롬(Cr)이 질화물 반절연층 내로 확산되는 것을 확인하기 위한 SIMS(Secondary Ion Mass Spectroscopy) 분석 결과이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명에 따른 수직형 MOS-FET의 구조를 도시한 도면이다.
도 2를 참조하면, 본 발명의 수직형 MOS-FET은, 기판(100), 상기 기판(100) 상에 질화물 반절연층(104: Semi-insulating layer), 제1 질화물 반도체층(105), 제2 질화물 반도체층(106)이 적층 배치된다. 상기 제2 질화물 반도체층(106) 상에는 게이트 전극(121), 소스 전극(122)이 배치되고, 상기 게이트 전극(121), 소스 전극(122)과 중첩되도록 상기 기판(100) 배면에 드레인 전극(123)이 배치된다.
또한, 적층 배치된 상기 질화물 반절연층(104), 제1 질화물 반도체층(105) 및 제2 질화물 반도체층(106)을 보호하기 위해 보호층(130)이 선택적으로 배치될 수 있다.
또한, 본 발명의 수직형 MOS-FET은, 상기 기판(100)과 질화물 반절연층(104) 사이에 배치되어 있는 복수의 나노 도트(102a)와 보이드(102b)를 포함한다.
보다 구체적으로 상기 질화물 반절연층(104) 하부 영역에는 복수의 나노 도트(102a)가 배치되어 있고, 상기 질화물 반절연층(104) 하부 영역과 마주하는 상기 기판(100)의 상부 영역에는 복수의 보이드(102b)가 배치된다.
상기 기판(100)은 질화알루미늄(AlN), 질화갈륨(GaN), 질화인듐(InN), 질화인듐갈륨(InGaN), 질화갈륨알루미늄(GaAlN)와 III-V족으로 구성된 합금물질로 형성될 수 있다. 즉, 상기 기판(100) 상에 형성될 질화물 반도체 물질로 형성되는 층과 동종의 물질로 형성될 수 있다.
또한, 상기 기판(100)은 100㎛ 이상의 두께를 가질 수 있고, N형(N-type) 도핑 농도 0.5~ 5×1018/cm3 를 가질 수 있다.
상기 질화물 반절연층(104)은 질화물 반도체 물질로 형성되며, 내부에는 억셉터를 제공할 수 있는 물질로 된 복수의 나노 도트(102a)를 포함한다. 억셉터를 제공할 수 있는 물질은 탄소(C), 철(Fe), 크롬(Cr), 아연(Zn), 베릴륨(Be), 마그네슘(Mg), 망간(Mn) 및 바나듐(V) 등과 같은 물질일 수 있다.
본 발명의 실시예에서는 질화물 반절연층(104)을 억셉터를 제공하는 물질을 박막 형태로 증착하여 열처리한 후, 열처리된 표면으로부터 성장되고 있는 질화물 반도체층 내부로 억셉터들이 확산되는 방식으로 형성한다.
본 발명의 질화물 반절연층(104)은 억셉터를 제공하는 물질의 확산시키기 때문에 상기 기판(100)으로부터 멀어질수록 순차적으로 억셉터를 제공하는 물질의 농도가 낮아진다.
따라서, 상기 질화물 반절연층(104)은 일반적인 질화물 반도체층의 저항보다 상대적으로 높은 저항 값을 갖는 고절연층 특성을 갖는다. 위에서 설명한 바와 같이, 상기 질화물 반절연층(104) 내에 억셉터를 제공하는 물질을 확산시키기 때문에 상기 질화물 반절연층(104)은 상기 나노 도트(102a)가 위치하는 영역에서 멀어질수록 도너의 도핑 농도는 점차적으로 증가한다. 반대로 상기 나노 도트(102a)가 위치하는 영역에서 멀어질수록 확산된 억셉터 물질의 농도는 점차적으로 작아진다.
본 발명에 따른 수직형 MOS-FET의 질화물 반절연층(104)은 0.3×1015/cm3 내지 9×1015/cm3 범위의 도너 도핑 농도를 갖는다.
이와 같이, 확산 방식으로 질화물 반절연층(104)이 형성되면, 금속 산화막 트랜지스터 제조 시 반응기 내의 오염을 줄일 수 있다. 아울러, 반응기 내의 오염이 줄어들면 이후 성장되는 질화물 반도체층들의 신뢰성이 향상되어 트랜지스터의 성능을 향상시킬 수 있다.
또한, 상기 억셉터 제공 물질로 크롬(Cr)을 적용할 경우, 복수의 나노 도트(102a)는 질화크롬(CrN)으로 형성된다. 상기 나노 도트(102a)는 열처리 시 반응기 내에서 암모니아와 반응하여 형성되는데, 나노 도트(102a)의 지름은 대략 5 ~ 300nm의 범위에서 다양한 크기로 형성될 수 있다. 또한, 상기 나노 도트(102a)는 대략적으로 삼각뿔 형태를 가지며 상기 기판(100)에서 발생하는 결함들이 상기 질화물 반절연층(104)으로 전이되는 것을 차단하는 역할도 한다.
또한, 상기 질화물 반절연층(104) 내에 배치된 나노 도트(102a) 영역에서는 결함의 전이를 최소화시키기 때문에 추후 성장되는 질화물 반절연층(104) 내의 결함들을 줄일 수 있다.
또한, 상기 기판(100) 상에 형성되는 보이드(102b)는 크롬(Cr) 원자가 질화물 반도체층(GaN)으로 확산되면서 질화갈륨(GaN)의 격자간격을 넓히는데, 이는 결국 질화갈륨(GaN)의 물리적 화학적 특성을 약화시켜 고온(900°C 이상)에서 열분해 되거나, 성장과정 중 염소(Cl) 가스가 발생되는 환경에서 에칭되면서 형성된다.
또한 다른 원인으로는 나노 도트(102a: CrN)가 중간에 있고 그 주위에서 질화갈륨(GaN)이 성장되면 상기 나노 도트(102a: CrN) 상부에 보이드가 생성될 가능성도 있다.
상기 보이드(102b)는 상기 기판(100)과 질화물 반도체층 사이에 발생하는 응력(Stress)을 줄이는 역할을 하여, 제조되는 금속 산화막 트랜지스터의 신뢰도를 높일 수 있다.
상기 제1 질화물 반도체층(105)은 억셉터 제공 물질이 도핑된 P형(P-type) 질화물질로 성장하는데, 억셉터의 도핑 농도는 1 ~ 6×1018/cm3를 갖고 두께는 0.3 ~ 2㎛을 가질 수 있다. 상기 제2 질화물 반도체층(106)은 N+형 질화물질로 성장하는데, 도너 도핑 농도는 1 ~ 6×1018/cm3을 갖고, 0.1 ~ 1㎛의 두께를 가질 수 있다.
또한, 상기 제2 질화물 반도체층(106)이 형성되면 식각 공정으로 상기 제1 및 제2 질화물 반도체층(105, 106)을 제거하여 상기 질화물 반절연층(104)의 일부가 노출된 트렌치 영역(T)을 사이에 두고 제1 및 제2 질화물 반도체층(105, 106)이 적층 배치된다. 또한, 트렌치 영역(T)의 하부는 상기 질화물 반절연층(104)의 일부가 노출되어 있고, 트렌치 영역(T)의 경사면은 제1 및 제2 질화물 반도체층(105, 106) 일부가 노출된 구조로 되어 있다.
따라서, 상기 보호층(130)은 트렌치 영역에서 질화물 반절연층(104), 제1 및 제2 질화물 반도체층(105, 106)의 측면과 접촉되어 있다. 또한, 상기 트렌치 영역(T)의 보호층(130) 상에는 게이트 전극(121)이 배치되는데, 상기 게이트 전극(121)은 상기 트렌치 영역(T)의 하부와 경사부와 대응되는 영역에 배치된다.
상기 소스 전극(122)은 상기 트렌치 영역(T)을 사이에 두고 제2 질화물 반도체층(106) 상에 배치된다. 상기 소스 전극(122)은 상기 보호층(130) 상에 형성된 비아홀을 통해 제2 질화물 반도체층(106)과 전기적으로 접속된다.
또한, 상기 드레인 전극(123)은 상기 게이트 전극(121), 소스 전극(122)과 중첩되도록 상기 기판(100)의 배면에 배치될 수 있다.
도 3은 본 발명의 실시예에 따라 기판 위에 생성되는 나노 도트에 대한 SEM 사진이다.
도 3은 질화갈륨(GaN) 기판 상에 10nm 두께의 크롬(Cr) 조절층을 증착하고, 암모니아 분위기(암모니아: 질소 = 2: 8)에서 1050°C, 30분간 열처리한 경우의 표면에 배치되는 CrN 나노 도트에 대한 SEM 사진이다.
도면으로부터 알 수 있는 바와 같이, 질화물 반절연층 내에는 열처리 공정에 의해 질화크롬(CrN)으로 구성된 복수의 크롬 나노(102a)들이 형성된 것을 볼 수 있다. 크롬 나노 도트(102a)는 삼각뿔 형태를 가질 수 있고, 그 높이와 크기는 각각 서로 다를 수 있다.
또한, 크롬 나노 도트(102a)의 직경(바닥 삼각형의 한변과 이와 대응되는 꼭지점 거리)은 5 ~ 300nm 범위에서 다양한 크기로 형성된다.
특히, 이와 관련하여 이하에서 다시 설명하겠지만, 크롬 조절층이 열처리 공정과 확산 작용에 의해 박막 형태에서 작은 결정들로 바뀐 것을 볼 수 있다.
상기 나노 도트(102a) 결정들은 질화물 반절연층 내에 분포되어 하부의 기판에서 발생하는 결함들을 차단하고, 나노 도트(102a)를 중심으로 인접한 영역으로 억셉터를 제공하여 질화물 반도체층의 저항을 증가시키는 역할을 한다.
도 4a 내지 도 4g는 본 발명의 수직형 MOS-FET의 제조방법을 도시한 도면이다.
먼저 도 4a에 도시된 바와 같이, 질화알루미늄(AlN), 질화갈륨(GaN), 질화인듐(InN), 질화인듐갈륨(InGaN), 질화갈륨알루미늄(GaAlN)와 III-V족으로 구성된 합금물질로 구성된 성장용 기판(100)을 준비한다.
상기 기판(100)은 표면이 가공된 기판으로써, 두께는 100㎛ 이상이고, N형(N-type) 도핑 농도는 0.5~ 5×1018/cm3을 갖는 것이 바람직하다.
그런 다음, 도 4b에 도시된 바와 같이 상기 기판(100) 상에 억셉터 제공 물질로서 예를 들어 크롬(Cr)으로 이루어진 조절층(150)을 형성한다. 상기 조절층(150)의 두께는 0.1 ~ 30nm 범위에서 선택적으로 형성될 수 있다. 상기 조절층(150)의 두께는 너무 얇으면 크롬의 확산 및 보이드 형성이 어렵고, 너무 두꺼우면 조절층(150) 상에 형성되는 질화물 반도체층의 막질이 저하되는 문제가 있다.
상기 기판(100) 상에 조절층(150)이 형성되면, MOCVD, HVPE 또는 MBE 반응기 내에서 열처리 공정을 진행하여, 도 4c에 도시된 바와 같이 기판(100) 상에 억셉터 제공물질과 열처리 공정에 사용된 가스 성분으로 이루어진 복수의 나노 도트(102a)를 형성한다. 이 경우 열처리 공정은 반응기 내에 암모니아(NH3)를 공급하고, 희석용 가스로 질소와 수소를 공급할 수도 있다. 상기 열처리 공정은 900 ~ 1100°C의 온도 범위에서 약 5 ~ 90분 동안 진행하는 것이 바람직하다.
본 실시예에서는 크롬(Cr)을 이용하여 조절층(150)을 형성하고, 반응가스로서 암모니아 가스를 사용하는 경우, 질화크롬(CrN)으로 구성된 복수의 크롬 나노 도트(102a)가 형성된다. 이때, 열처리 공정의 온도가 높을수록 또한 열처리 시간이 길수록 크롬(Cr)으로 구성된 조절층(150)이 질화크롬(CrN)으로 구성된 나노 도트(102a)로의 변화가 잘된다. 또한, 암모니아 가스의 비율이 높을수록 나노 도트(102a)의 형성이 잘된다. 따라서, 반응기 내의 암모니아(NH3) 가스 비율은 10% 이상의 값을 갖는 것이 바람직하다.
또한, 본 실시예의 질화크롬(CrN)과 같은 나노 도트(102a)는 예를 들어 삼각뿔 형태로 형성되는데, 이는 고온에서 크롬(Cr) 원자와 암모니아 가스에서 분해된 질소(N) 이온이 결합하여 형성된다. 크롬(Cr) 원자들은 표면 에너지를 줄이기 위해 서로 뭉쳐지면서 나노 도트(102a: CrN)와 같은 결정 형태가 된 것으로 이해될 수 있다.
본 실시예에서는 억셉터 제공 물질로 크롬(Cr)을 사용하였으나, 이것은 일실시예에 대한 것으로 억셉터를 제공할 수 있는 물질(탄소(C), 철(Fe), 크롬(Cr), 아연(Zn), 베릴륨(Be), 마그네슘(Mg), 망간(Mn) 및 바나듐(V))과 질화물 반도체 물질 중 선택적으로 사용할 수 있다.
또한, 상기와 같이 나노 도트(102a)가 형성될 때, 도 2와 관련하여 상술한 바와 같이 기판(100) 상부에는 복수의 보이드(102b: void)가 형성될 수도 있다.
열처리 공정이 완료되면, 도 4d에 도시된 바와 같이 복수의 나노 도트(102a)와 보이드(102b)가 형성된 기판(100) 상에 질화물 반도체 물질인 질화갈륨(GaN) 또는 질화알루미늄(AlN)을 1 ~ 20㎛ 두께로 성장하여 크롬(Cr) 원소가 확산된 질화물 반절연층(104)을 형성한다.
상기 질화물 반절연층(104)은 조절층(150)으로 사용된 크롬(Cr)이, 열처리 단계 후, 성장하는 질화물 반도체층에 확산되기 때문에 상기 기판(100)에서 멀어질수록 억셉터를 제공할 수 있는 물질의 농도가 순차적으로 낮아지는 특성을 갖는다.
보다 구체적으로 설명하면, 상기 기판(100) 상에 조절층(150)을 증착하고, 열처리에 의해 나노 도트(102a)들이 형성되는데, 상기 나노 도트(102a)는 조절층(150)과 동일하게 억셉터를 제공할 수 있는 물질을 포함한다. 따라서, 상기 기판(100) 상에 형성되는 나노 도트(102a)에서 상기 질화물 반절연층(104)의 성장 방향으로 갈수록 억셉터 제공 물질의 농도는 순차적으로 낮아지고 반대로 도너의 도핑 농도는 상기 기판(100)으로부터 멀어질수록 증가하게 된다.
이와 같이, 본 발명의 수직형 질화물 반도체 소자에 형성되는 질화물 반절연층(104)은 전체적으로 순수 질화물 반도체층의 도너 농도 보다 낮기 때문에 절연특성이 향상된 질화물 반도체층으로 구현될 수 있다.
예를 들어, 일반적으로 성장되는 질화물 반도체층(GaN)의 도너 도핑 농도는 5×1016/cm3 이상이지만, 본 발명에서와 같이 억셉터가 확산된 질화물 반절연층(104)의 도너 도핑 농도는 나노 도트(102a) 중심에서 거리가 멀어질수록 0.3 내지 9×1015/cm3 로 순차적으로 증가한다.
즉, 상기 질화물 반절연층(104)의 도너 도핑 농도는 일반적인 질화물 반도체층의 도너 도핑 농도에 비해 10배 이상 작기 때문에 절연특성이 증가하게 된다.
또한, 크롬(Cr)과 같은 억셉터 제공 물질의 확산은 나노 도트(102a)와 인접한 영역에서 크게 나타나고 거리에 따라 확산 정도는 줄어든다. 따라서, 성장되는 질화물 반절연층(104)의 두께가 두꺼울수록 억셉터의 확산은 잘 일어나지 않고, 두께가 얇을수록 확산이 잘 일어나기 때문에 질화물 반절연층(104)의 성장 두께를 조절하여 확산 정도(도핑 농도)를 조절할 수 있다.
또한, 크롬 나노 도트(102a)가 위치하는 중심을 기준으로 상하좌우 방향으로 억셉터들이 확산되기 때문에 크롬(Cr: 억셉터) 원소의 비율은 나노 도트(102a) 중심에서 멀어질수록 5%에서 0.1%로 순차적으로 감소한다. 여기서 퍼센트(%)는 질화물 반절연층(104)의 전체 부피에 대한 억셉터 원소의 농도로 정의될 수 있다.
결과적으로 질화물 반절연층(104) 내에 형성되는 복수의 크롬 나노 도트(102a)를 중심으로 거리가 멀어질수록 억셉터의 농도는 점차적으로 줄어들고, 상대적으로 도너의 도핑 농도는 증가한다.
상기 질화물 반절연층(104)이 형성되면, 도 4e 및 도 4f에 도시한 바와 같이, 상기 질화물 반절연층(104) 상에 제1 및 제2 질화물 반도체층(105, 106)을 형성한다.
상기 제1 질화물 반도체층(105)은 1 ~ 6×1018/cm3 의 도핑 농도를 갖는 P형(p-type) 질화갈륨(GaN)으로 형성될 수 있고, 두께는 0.3 ~ 2㎛일 수 있다. 또한, 상기 제2 질화물 반도체층(106)은 1 ~ 6×1018/cm3 의 도핑 농도를 갖는 N형(N+ type) 질화갈륨(GaN)으로 형성될 수 있고, 두께는 0.1 ~ 1㎛일 수 있다.
이와 같이, 수직형 MOS-FET의 결정층이 완성되면 도 4g에 도시한 바와 같이, 식각 공정을 진행하여 질화물 반절연층(104)의 일부가 노출되는 트렌치 영역(T)을 형성한다.
그런 다음, SiO2, SiN 또는 Al2O3로 구성된 보호층(130)을 형성한다. 상기 보호층(130)은 절연막으로서 SiO2, SiN 및 Al2O3 를 포함하는 그룹에서 적어도 하나 이상으로 이루어진 복수층으로 형성될 수 있다. 또한, 상기 보호층(130)은 서로 다른 SiO2, SiN 또는 Al2O3 물질이 교대로 적층된 구조로 형성될 수도 있다.
상기와 같이 보호층(130)이 형성되면, 트렌치 영역의 보호층(130) 상에 게이트 전극(121)을 형성하고, 상기 제2 질화물 반도체층(106)과 전기적으로 연결되는 소스 전극(122) 및 상기 기판(100)의 배면에 드레인 전극(123)을 형성하여 MOS-FET을 완성한다.
상기 게이트 전극(121), 소스 전극(122) 및 드레인 전극(123)의 형성 순서는 선택적으로 결정될 수 있다. 예를 들어, 상기 보호층(130)의 일부에 비아홀을 형성하고, 소스 전극(122)을 먼저 형성한 후, 트렌치 영역(T)에 상기 게이트 전극(121)을 형성하고, 이후 드레인 전극(123)을 형성할 수 있다.
이와 같이, 본 발명의 수직형 질화물 반도체 소자 및 그 제조 방법은, 크롬(Cr)과 같은 억셉터 제공 물질을 질화물 반도체층 내에 확산시켜 저항 특성을 개선한 효과가 있다.
또한, 본 발명의 수직형 질화물 반도체 소자 및 그 제조 방법은, 질화물 반도체층 내에 억셉터 제공 물질로 된 복수의 나노 도트를 형성하여 트랜지스터를 구성하는 질화물 반도체층들의 결함 발생을 줄인 효과가 있다.
또한, 본 발명의 수직형 질화물 반도체 소자 및 그 제조 방법은, 억셉터를 제공하는 물질을 질화물 반도체층 내로 확산시켜 상대적으로 높은 저항 특성을 갖는 질화물 반절연층을 형성함으로써, 트랜지스터의 핀치 오프(Pinch-Off) 특성, 항복전압(Breakdown Voltage) 특성 및 트랜지스터의 누설전류를 방지한 효과가 있다.
또한, 본 발명의 수직형 질화물 반도체 소자 및 그 제조 방법은, 트랜지스터를 구성하는 질화물 반도체층 내에 복수의 나노 도트와 복수의 보이드(void)를 형성함으로써, 고전압 동작 및 소자 신뢰성을 향상시킬 수 있는 효과가 있다.
도 5a 및 도 5b는 본 발명에 따른 수직형 질화물 반도체 소자의 질화물 반절연층 형성 과정과 성장 중인 질화물 반절연층의 SEM 측정 결과를 도시하는 도면이다.
도 5a는 본 발명에 따른 수직형 질화물 반도체 소자의 질화물 반절연층 형성 과정을 설명하기 위한 도면이고, 도 5b는 질화갈륨 기판(100) 상에 10nm 두께의 크롬층을 증착시킨 후 1050°C에서 30분간 암모니아: 질소 = 2: 8 인 가스 분위기 열처리하고, 추가로 약 1㎛ 정도의 얇은 질화갈륨층을 재성장시킨 결과를 나타낸다.
도면으로부터 알 수 있는 바와 같이, 질화갈륨 기판(100) 상부에는 크롬 나노 도트(102a)들이 형성되어 있는데, 크롬 나노 도트(102a)에 대한 SEM 사진을 보면 삼각뿔 형태로 배치되어 있는 것을 볼 수 있다.
도 5a의 크롬 나노 도트(102a)는 암모니아와 결합된 질화크롬(CrN)으로 구성되고, 그 크기는 5 ~ 300nm를 갖는다. 특히, 질화갈륨(100) 상에 증착된 조절층은 열처리 공정과 확산 작용에 의해 박막 형태가 아닌 작은 결정들로 바뀐 것을 볼 수 있다.
이와 같이, 크롬 나노 도트(102a)들이 질화갈륨 기판(100) 상에 형성되고 추가적으로 질화물층의 재성장을 계속 진행하면 재성장되는 질화물층은 상기 크롬 나노 도트(102a)들을 덮으면서 성장된다는 것을 알 수 있다.
특히 크롬 나노 도트(102a)가 형성되어 있지 않은 영역은 질화갈륨 기판(100)이 노출되어 있고, 재성장되는 질화물층은 노출된 질화갈륨 기판(100) 상에 적층되면서 성장된다. 또한 열처리 과정에서 식각된 질화갈륨 기판(100)을 재성장되는 질화물층이 덮으면서 자연스럽게 보이드(102b)가 형성되는 구조가 만들어진다.
따라서, 질화갈륨 기판(100) 상에 재성장되는 질화물층은 크롬 나노 도트(102a)를 포함하는 반절연층(104)이 된다.
위에서 설명한 바와 같이, 반절연층(104)은 조절층에 의해 제공되는 억셉터에 의해 통상적인 질화물층의 도너 도핑 농도보다 낮아 저항이 증가된다.
이와 같이, 질화물 반도체층이 성장되면서 크롬 나노 도트(102a)로부터 억셉터가 확산되기 때문에 이후 성장되는 질화물 반도체 물질은 일반적인 질화물 반도체층의 도핑 농도보다 낮은 고절연 특성의 질화물 반절연층(104)이 된다.
또한, 본 발명에 따른 수직형 질화물 반도체 소자는, 기판 상에 조절층을 증착한 후 열처리에 의해 억셉터 제공 물질을 확산시켜 질화물 반절연층을 형성하기 때문에 반응기 내에 조절층의 일부가 남아 있지 않아 억셉터 제공 물질이 이후 성장되는 다른 반도체층에 영향을 주지 않아 신뢰성을 향상시킬 수 있다.
도 6은 본 발명에 따른 수직형 질화물 반도체 소자의 기판과 질화물 반절연층의 단면을 나타내는 SEM(Scanning Electron Microscope) 사진이다.
도 6은 질화갈륨(GaN) 기판(100) 상에 크롬(Cr)으로 구성된 조절층을 5nm 의 두께로 증착하고, 1050°C에서 30분간 암모니아 : 질소 = 2 : 8 인 가스 분위기에서 열처리 후 그 상부에 다시 질화갈륨(GaN)층(104)을 약 17㎛ 의 두께로 재성장 시킨 결과를 도시한다.
도 6을 참조하면, 본 발명에 따른 수직형 질화물 반도체 소자는 CrN 나노 도트가 형성된 부분의 근처에 복수의 보이드(102b)가 형성되는 것을 볼 수 있다. 이러한 보이드(102b)들은 상하부 질화물층(기판과 질화물 반절연층)의 접합 면적을 감소시켜 저항특성을 증가시키기 때문에, 크롬이 확산되도록 성장된 질화물 반절연층(104)의 절연 특성을 극대화 시킬 수 있게 된다.
도 7은 본 발명에 따라 크롬(Cr)이 질화물 반절연층 내로 확산되는 것을 확인하기 위해 SIMS 분석 결과를 도시한 도면이다.
도 7은 질화물 반도체 기판과 동일한 특성을 갖는, 질화갈륨층을 사파이어기판 상에 성장한 후, 3nm 두께로 크롬(Cr)으로 구성된 조절층을 증착하고, 1050°C에서 30분간 암모니아 : 질소 = 2 : 8 인 가스 분위기에서 열처리 후 그 상부에 다시 질화물층을 약 3㎛ 의 두께로 재성장 시킨 경우 재성장되는 질화물층의 깊이에 따른 크롬(Cr) 원소의 농도를 분석한 결과를 도시한다.
도 7을 참조하면, 질화물 반절연층의 깊이가 깊어질수록(즉, 질화물 반절연층의 상면에서 기판 상면 방향으로 갈수록) 크롬 원소의 농도가 증가하는 것을 볼 수 있다. 즉, 성장된 질화물 반절연층의 표면(0~1000nm)에서는 크롬 원소가 거의 확인되지 않으나, 질화물 반절연층의 하부쪽 방향, 즉 조절층이 증착된 방향을 따라 점차 많은 양의 크롬이 확산된다는 점을 확인할 수 있다.
다시 말해, 본 발명의 수직형 질화물 소자에 배치되는 질화물 반절연층은 기판 상면을 기준으로 질화물 반절연층의 성장 방향으로 멀어질수록 크롬과 같은 억셉터 제공 물질의 농도가 순차적으로 낮아지는 특성을 갖는다.
또한 도면을 통해 조절층으로서의 3nm의 크롬층을 사용하는 경우 재성장되는 질화물 반절연층의 방향으로 약 2000nm 이상 확산된다는 점을 알 수 있다. 따라서, 조절층으로서의 크롬층의 두께가 더 두껍다면 더 깊은 곳까지 크롬의 확산을 증가시킬 수 있어, 크롬의 확산 깊이가 크롬층의 두께로 조절될 수 있다.
또한 이 경우 전기적 특성 분석 결과 도너의 도핑 도핑 농도는 8×1015/cm3 이하로 측정되었다.
이와 같이, 본 발명의 수직형 질화물 반도체 소자 및 그 제조 방법은, 크롬(Cr)과 같은 억셉터 제공 물질을 질화물 반도체층 내에 확산시켜 저항 특성을 개선한 효과가 있다.
또한, 본 발명의 수직형 질화물 반도체 소자 및 그 제조 방법은, 질화물 반도체층 내에 억셉터 제공 물질로 된 복수의 나노 도트를 형성하여 트랜지스터를 구성하는 질화물 반도체층들의 결함 발생을 줄인 효과가 있다.
또한, 본 발명의 수직형 질화물 반도체 소자 및 그 제조 방법은, 억셉터를 제공하는 물질을 질화물 반도체층 내로 확산시켜 상대적으로 높은 저항 특성을 갖는 질화물 반절연층을 형성함으로써, 트랜지스터의 핀치 오프(Pinch-Off) 특성, 항복전압(Breakdown Voltage) 특성 및 트랜지스터의 누설전류를 방지한 효과가 있다.
또한, 본 발명의 수직형 질화물 반도체 소자 및 그 제조 방법은, 트랜지스터를 구성하는 질화물 반도체층 내에 복수의 나노 도트와 복수의 보이드(void)를 형성함으로써, 고전압 동작 및 소자 신뢰성을 향상시킬 수 있는 효과가 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판
104: 질화물 반절연층
105: 제1 질화물 반도체층
106: 제2 질화물 반도체층
130: 보호층
121: 게이트 전극
122: 소스 전극
123: 드레인 전극

Claims (11)

  1. 기판;
    상기 기판 상에 배치되고 억셉터를 제공하는 물질의 농도가 상기 기판으로부터 멀어질수록 순차적으로 낮아지는 질화물 반절연층;
    상기 질화물 반절연층의 일부가 노출된 트렌치 영역을 사이에 두고 적층된 제1 및 제2 질화물 반도체층;
    상기 트렌치 영역에 배치된 게이트 전극;
    상기 제2 질화물 반도체층 상에 배치된 소스 전극; 및
    상기 게이트 전극 및 소스 전극과 중첩되도록 상기 기판 배면에 배치된 드레인 전극을 포함하는 수직형 질화물 반도체 소자.
  2. 제1항에 있어서,
    상기 기판과 상기 질화물 반절연층 사이에는 복수의 나노 도트와 보이드를 포함하는 수직형 질화물 반도체 소자.
  3. 제1항에 있어서,
    상기 질화물 반절연층은 상기 나노 도트로부터 멀어질수록 억셉터를 제공하는 물질의 원소의 비율은 5%에서 0.1%로 감소하는 수직형 질화물 반도체 소자.
  4. 제1항에 있어서,
    상기 질화물 반절연층은 상기 나노 도트로부터 멀어질수록 도너 도핑 농도가 0.3 내지 9×1015/cm3 로 증가하는 수직형 질화물 반도체 소자.
  5. 제1항에 있어서,
    상기 억셉터를 제공하는 물질은 탄소(C), 철(Fe), 크롬(Cr), 마그네슘(Mg), 망간(Mn) 및 바나듐(V)으로 구성된 그룹으로부터 선택되는 질화물 반도체 소자.
  6. 기판을 제공하는 단계;
    상기 기판 상에 억셉터를 제공할 수 있는 물질의 농도가 상기 기판으로부터 멀어질수록 순차적으로 낮아지는 질화물 반절연층을 형성하는 단계;
    상기 질화물 반절연층 상에 제1 및 제2 질화물 반도체층을 형성하는 단계;
    상기 제1 및 제2 질화물 반도체층을 식각하여 상기 질화물 반절연층의 일부가 노출된 트렌치 영역을 형성하는 단계;
    상기 트렌치 영역에 게이트 전극을 형성하고 상기 제2 질화물 반도체층 상에 소스 전극을 형성하는 단계; 및
    상기 기판 배면에 드레인 전극을 형성하는 단계를 포함하는 수직형 질화물 반도체 소자 제조방법.
  7. 제6항에 있어서,
    상기 억셉터를 제공할 수 있는 물질은 탄소(C), 철(Fe), 크롬(Cr), 마그네슘(Mg), 망간(Mn) 및 바나듐(V)으로 구성된 그룹으로부터 선택되는 수직형 질화물 반도체 소자 제조방법.
  8. 제6항에 있어서,
    상기 질화물 반절연층을 형성하는 단계는,
    상기 기판 상에 억셉터를 제공할 수 있는 물질로 된 조절층을 형성하는 단계;
    상기 조절층이 형성된 기판 상에 열처리 공정을 진행하여 상기 조절층의 일부로 형성된 복수의 나노 도트를 형성하는 단계; 및
    상기 복수의 나노 도트 상에 질화물 반도체층 성장시켜 상기 질화물 반절연층을 형성하는 단계를 포함하는 수직형 질화물 반도체 소자 제조방법.
  9. 제8항에 있어서,
    상기 조절층의 두께는 0.1 ~ 30nm 범위인 수직형 질화물 반도체 소자 제조방법.
  10. 제8항에 있어서,
    상기 열처리 공정은 900 ~ 1100°C의 온도로 5~90분 동안 진행하는 질화물 반도체 소자 제조방법.
  11. 제6항에 있어서,
    상기 트렌치 영역을 형성한 후, 상기 질화물 반절연층, 제1 및 제2 질화물 반도체층을 덮는 보호층을 형성하는 단계를 더 포함하는 수직형 질화물 반도체 소자 제조방법.

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