JP2021009989A - 窒化物半導体装置 - Google Patents

Abstract

【課題】チャネル領域におけるキャリアの移動度を向上することが可能な窒化物半導体装置を提供する。【解決手段】窒化物半導体装置は、窒化ガリウム系半導体層にチャネル領域を有するトランジスタを備える。トランジスタは、窒化ガリウム系半導体層の上方に設けられたゲート絶縁膜と、窒化ガリウム系半導体層とゲート絶縁膜との間に配置され、ゲート絶縁膜よりもバンドギャップが小さく、窒化ガリウム系半導体層との間にバンドオフセットを有する中間層と、ゲート絶縁膜上に設けられたゲート電極と、窒化ガリウム系半導体層に設けられた第１導電型のソース領域と、窒化ガリウム系半導体層上に設けられ、ソース領域と接するソース電極と、を有する。中間層は、ゲート絶縁膜を介してゲート電極と向い合う位置に配置され、かつソース電極とソース領域とが接しているソースコンタクト領域を避けている。【選択図】図１

Description

本発明は、窒化物半導体装置に関する。

従来から、窒化ガリウムを用いた縦型ＭＯＳＦＥＴが知られている（例えば、特許文献１参照）。

特開２０１７−１８８６８７号公報

ＭＯＳＦＥＴのチャネル領域におけるキャリアの移動度を向上することが可能な窒化物半導体装置が望まれている。
本発明は上記課題に着目してなされたものであって、チャネル領域におけるキャリアの移動度を向上することが可能な窒化物半導体装置を提供することを目的とする。

上記課題を解決するために、本発明の一態様に係る窒化物半導体装置は、第１主面と、前記第１主面の反対側に位置する第２主面とを有する窒化ガリウム系半導体基板と、前記窒化ガリウム系半導体基板の前記第１主面側に設けられた窒化ガリウム系半導体層と、前記窒化ガリウム系半導体層にチャネル領域を有するトランジスタと、を備える。前記トランジスタは、前記窒化ガリウム系半導体層の上方に設けられたゲート絶縁膜と、前記窒化ガリウム系半導体層と前記ゲート絶縁膜との間に配置され、前記ゲート絶縁膜よりもバンドギャップが小さく、前記窒化ガリウム系半導体層との間にバンドオフセットを有する中間層と、前記ゲート絶縁膜上に設けられたゲート電極と、前記窒化ガリウム系半導体層に設けられた第１導電型のソース領域と、前記窒化ガリウム系半導体層上に設けられ、前記ソース領域と接するソース電極と、を有する。前記中間層は、前記ゲート絶縁膜を介して前記ゲート電極と向い合う位置に配置され、かつ前記ソース電極と前記ソース領域とが接しているソースコンタクト領域を避けている。

本発明によれば、チャネル領域におけるキャリアの移動度を向上することが可能な窒化物半導体装置を提供することができる。

図１は、本発明の実施形態１に係る窒化ガリウム半導体装置の構成例を示す平面図である。 図２Ａは、本発明の実施形態１に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図２Ｂは、本発明の実施形態１に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図２Ｃは、本発明の実施形態１に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図２Ｄは、本発明の実施形態１に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図２Ｅは、本発明の実施形態１に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図３は、パワーＭＯＳＦＥＴのゲート電圧Ｖｇと電界効果移動度μとの関係を示すグラフである。 図４は、本発明の実施形態に係る窒化ガリウム半導体装置のゲート部のエネルギーバンドを示す図である。 図５は、ＡｌＮ層とＧａＮ層とのヘテロ接合によるエネルギーバンドの曲がりを例示する図である。 図６は、本発明の実施形態２に係る窒化ガリウム半導体装置の構成例を示す断面図である。 図７Ａは、本発明の実施形態２に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図７Ｂは、本発明の実施形態２に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図７Ｃは、本発明の実施形態２に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図７Ｄは、本発明の実施形態２に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図７Ｅは、本発明の実施形態２に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図８は、本発明の実施形態３に係る窒化ガリウム半導体装置の構成例を示す断面図である。 図９Ａは、本発明の実施形態３に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図９Ｂは、本発明の実施形態３に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図９Ｃは、本発明の実施形態３に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図１０は、本発明の実施形態４に係る窒化ガリウム半導体装置の構成例を示す断面図である。 図１１Ａは、本発明の実施形態４に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図１１Ｂは、本発明の実施形態４に係る窒化ガリウム半導体装置の製造方法を示す断面図である。 図１１Ｃは、本発明の実施形態４に係る窒化ガリウム半導体装置の製造方法を示す断面図である。

以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

以下の説明では、Ｚ軸の正方向を「上」と称し、Ｚ軸の負方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、紙面を１８０度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。

以下の説明では、第１導電型がＮ型、第２導電型がＰ型の場合について例示的に説明する。しかしながら、導電型を逆の関係に選択して、第１導電型をＰ型、第２導電型をＮ型としても構わない。またＰやＮに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じＰとＰとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。

＜実施形態１＞
（ＧａＮ半導体装置の構成例）
図１は、本発明の実施形態１に係る窒化ガリウム半導体装置（本発明の「窒化物半導体装置」の一例；以下、ＧａＮ半導体装置）１の構成例を示す平面図である。図１に示すように、ＧａＮ半導体装置１は、窒化ガリウム基板（本発明の「窒化ガリウム系半導体基板」の一例；以下、ＧａＮ基板）２と、ＧａＮ基板２の表面２ａ（本発明の「第１主面」の一例）上に設けられた窒化ガリウム層１０（本発明の「窒化ガリウム系半導体層」の一例）と、窒化ガリウム層（以下、ＧａＮ層）１０にチャネル領域を有するＮ型の横型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００と、を備える。横型ＭＯＳＦＥＴ１００は、本発明の「トランジスタ」の一例である。

ＧａＮ層１０は、Ｎ⁻型の第１窒化ガリウム層（以下、第１ＧａＮ層）２０と、第１ＧａＮ層２０上に設けられたＰ⁻型の第２窒化ガリウム層（以下、第２ＧａＮ層）３０と、を有する。また、横型ＭＯＳＦＥＴ１００は、第２ＧａＮ層３０上に設けられた中間層４０と、中間層４０上に設けられたゲート絶縁膜５０と、ゲート絶縁膜５０上に設けられたゲート電極６０と、第２ＧａＮ層３０及びゲート電極６０を覆う絶縁膜６５と、を備える。
中間層４０は、例えば窒化アルミニウム層である。ゲート絶縁膜５０は、例えばシリコン酸化膜（ＳｉＯ_２膜）である。

また、横型ＭＯＳＦＥＴ１００は、第２ＧａＮ層３０に設けられたＮ^＋型のソース領域３１と、第２ＧａＮ層３０に設けられたＮ^＋型のドレイン領域３２と、第２ＧａＮ層３０上に設けられてソース領域３１と接するソース電極７０と、第２ＧａＮ層３０上に設けられてドレイン領域３２と接するドレイン電極８０と、を備える。以下、ＧａＮ半導体装置１を構成する各部について、詳しく説明する。

ＧａＮ基板２は、例えばＮ^＋型のｃ面ＧａＮ単結晶基板である。ＧａＮ基板２に含まれるＮ型不純物は、Ｓｉ（シリコン）、Ｏ（酸素）及びＧｅ（ゲルマニウム）のうちの一種類以上の元素である。一例を挙げると、ＧａＮ基板２に含まれるＮ型不純物はＳｉ又はＯであり、ＧａＮ基板２におけるＳｉの不純物濃度は５×１０^１７ｃｍ^−３以上である。

なお、ＧａＮ基板２は、Ｎ型又はＮ⁻型であってもよい。ＧａＮ基板２は、転位密度が１×１０^７ｃｍ^−２未満の低転位自立基板であってもよい。ＧａＮ基板２が低転位自立基板であることにより、ＧａＮ基板２上に形成される第１ＧａＮ層２０の転位密度も低くなる。また、低転位基板をＧａＮ基板２に用いることで、ＧａＮ基板２に大面積のパワーデバイスが形成される場合でも、パワーデバイスにおけるリーク電流を少なくすることができる。これにより、製造装置は、パワーデバイスを高い良品率で製造することができる。また、熱処理において、イオン注入された不純物が転位に沿って深く拡散することを防ぐことができる。

第１ＧａＮ層２０は、ＧａＮ基板２の表面上に設けられている。第１ＧａＮ層２０は、例えばＮ⁻型のＧａＮ単結晶層であり、ＧａＮ基板２の表面２ａ上にエピタキシャル成長された層である。第１ＧａＮ層２０は、エピタキシャル成長の過程でＮ型不純物がドープされることにより形成される。Ｎ型不純物は、例えばＳｉである。例えば、第１ＧａＮ層２０におけるＳｉの濃度は、２×１０^１６ｃｍ^−３である。第１ＧａＮ層２０の厚さは４μｍである。

第２ＧａＮ層３０は、第１ＧａＮ層２０の表面上に設けられている。第２ＧａＮ層３０は、例えばＰ⁻型のＧａＮ単結晶層であり、第１ＧａＮ層２０の表面上にエピタキシャル成長された層である。第２ＧａＮ層３０は、エピタキシャル成長の過程でＰ型不純物がドープされることにより形成される。あるいは、第２ＧａＮ層３０は、真性又はＮ型のＧａＮ層がエピタキシャル成長され、その表面から所定の深さにＰ型不純物がイオン注入され、熱処理されることにより形成されてもよい。例えば、第２ＧａＮ層３０におけるＭｇの濃度は、１×１０^１７ｃｍ^−３である。Ｐ型不純物は、Ｍｇ（マグネシウム）である。第２ＧａＮ層３０において、Ｐ型不純物であるＭｇの濃度は、Ｎ型不純物であるＳｉの濃度よりも高くなっている。第２ＧａＮ層３０の厚さは１μｍである。

ソース領域３１及びドレイン領域３２は、第２ＧａＮ層３０の表面３０ａ及びその近傍に設けられている。ソース領域３１及びドレイン領域３２は、第２ＧａＮ層３０の表面３０ａから所定の深さにＮ型不純物がイオン注入され、熱処理されることにより形成される。ソース領域３１及びドレイン領域３２は、Ｎ型の不純物濃度（より正確にいえば、Ｎ型の不純物濃度からＰ型の不純物濃度を相殺した値）が第１ＧａＮ層２０よりも高い。例えば、Ｐ型不純物はＭｇであり、Ｎ型不純物はＳｉである。

第２ＧａＮ層３０の表面３０ａ近傍であって、ソース領域３１とドレイン領域３２との間に位置し、かつゲート絶縁膜５０を介してゲート電極６０と向い合う領域に、横型ＭＯＳＦＥＴ１００のチャネルが形成される。以下、チャネルが形成される領域をチャネル領域という。
中間層４０は、第２ＧａＮ層３０の表面３０ａ上に設けられている。中間層４０は、第２ＧａＮ層３０よりもバンドギャップが大きい、ワイドギャップ半導体層である。バンドギャップとは、バンド構造における価電子帯と伝導帯との間のエネルギー準位の差を意味する。中間層４０は、例えば、極薄のＡｌＮ単結晶層であり、第２ＧａＮ層３０の表面３０ａ上にエピタキシャル成長された層である。中間層４０は、第２ＧａＮ層３０の表面３０ａにヘテロ接合されている。

中間層４０としてＡｌＮ層が用いられる場合について説明する。ＡｌＮの格子定数は、ｃ＝０．４９８２ｎｍ、ａ＝０．３１１２ｎｍである。ＡｌＮ層はｃ面第２ＧａＮ層３０上に形成されている。ＡｌＮ層の厚さはｃ軸方向となっている。ＡｌＮ層の１分子厚はｃ／２であり、０．２５ｎｍである。したがって、ＡｌＮ層の最小厚さは０．２５ｎｍである。ＡｌＮ層の厚さは、０．２５ｎｍ以上、７ｎｍ以下であり、より好ましくは、０．２５ｎｍ以上、２ｎｍ以下である。ＡｌＮ層の最大厚さが７ｎｍ以下であり、より好ましくは２ｎｍ以下であることの理由は、後で説明する。一例を挙げると、ＡｌＮ層の厚さは０．８ｎｍである。

なお、中間層４０は、ＡｌＮ層に限定されるものではなく、ＡｌＮ層以外の窒化アルミニウム系半導体層であってもよい。ＡｌＮ層以外の窒化アルミニウム系半導体層として、窒化アルミニウムガリウム層（以下、ＡｌＧａＮ層）、ＡｌＧａＮ層上にＡｌＮ層が積層された積層膜、ＡｌＮ層上にＡｌＧａＮ層が積層された積層膜などが例示される。ＡｌＧａＮ層は、ＡｌＮ層にＧａが添加されている窒化物半導体層である。ＡｌＧａＮ層や、ＡｌＮ層上にＡｌＧａＮ層が積層された積層膜は、第２ＧａＮ層３０よりもバンドギャップが大きい、ワイドギャップ半導体層である。

なお、中間層４０は、窒化アルミニウム系半導体層（ＡｌＮ層、ＡｌＧａＮ層など）に限定されない。中間層４０は、第２ＧａＮ層３０よりもバンドギャップが大きい、窒化アルミニウム系半導体層以外の材料で構成されていてもよい。

ゲート絶縁膜５０は、中間層４０上に設けられている。ゲート絶縁膜５０は、例えばＳｉＯ_２膜（シリコン酸化膜）又はＡｌ_２Ｏ_３膜（酸化アルミニウム膜）である。一例を挙げると、ゲート絶縁膜５０はＳｉＯ_２膜であり、膜厚は１００ｎｍである。なお、ゲート絶縁膜５０は、ＳｉＯ_２膜に限定されるものでない。ゲート絶縁膜５０は、中間層４０よりもバンドギャップが大きい材料で構成されていればよい。

ゲート絶縁膜５０又は中間層４０として使用可能な材料の一例と、その誘電率、バンドギャップ及びＧａＮとのバンドオフセットを表１に示す。バンドオフセットとは、伝導帯のエネルギー準位の差を意味する。なお、上述したように、中間層４０として、ＡｌＧａＮ層を使用可能である。ＡｌＧａＮ層の誘電率、バンドギャップ、ＧａＮとのバンドオフセットは、ＡｌＧａＮ層におけるＡｌとＧａとの比によって異なるが、およその値は、表１に示すＡｌＮとＧａＮとの間の値である。

ゲート絶縁膜５０は、中間層４０よりもバンドギャップが大きい材料で構成される。中間層４０は、第２ＧａＮ層３０よりもバンドギャップが大きく、かつ、第２ＧａＮ層３０との間にバンドオフセットを有する材料で構成される。表１を参照しながら、ゲート絶縁膜５０と４０中間層との組み合わせを例示する。

ゲート絶縁膜５０としてＳｉＯ_２を用いる場合は、中間層４０として、ＳｉＯ_２よりもバンドギャップが小さく、かつ、ＧａＮに対してバンドオフセットを有する酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、ダイヤモンド、窒化シリコン（Ｓｉ_３Ｎ_４）、又は酸化ガリウム（Ｇａ_２Ｏ_３）を用いることができる。

ゲート絶縁膜５０としてＡｌ_２Ｏ_３を用いる場合は、中間層４０として、Ａｌ_２Ｏ_３よりもバンドギャップが小さく、かつ、ＧａＮに対してバンドオフセットを有するＡｌＮ、ダイヤモンド、Ｓｉ_３Ｎ_４、又はＧａ_２Ｏ_３を用いることができる。
ゲート絶縁膜５０としてＡｌＮを用いる場合は、中間層４０として、ＡｌＮよりもバンドギャップが小さく、かつ、ＧａＮに対してバンドオフセットを有するダイヤモンド、Ｓｉ_３Ｎ_４、又はＧａ_２Ｏ_３を用いることができる。

ゲート絶縁膜５０としてダイヤモンドを用いる場合は、中間層４０として、ダイヤモンドよりもバンドギャップが小さく、かつ、ＧａＮに対してバンドオフセットを有するＳｉ_３Ｎ_４、又はＧａ_２Ｏ_３を用いることができる。
ゲート絶縁膜５０としてＳｉ_３Ｎ_４を用いる場合は、中間層４０として、Ｓｉ_３Ｎ_４よりもバンドギャップが小さく、かつ、ＧａＮに対してバンドオフセットを有するＧａ_２Ｏ_３を用いることができる。

ゲート電極６０は、ゲート絶縁膜５０上に設けられている。ゲート電極６０は、ゲート絶縁膜５０を介してチャネル領域と隣り合っている。ゲート電極６０は、Ａｌ、Ｔｉ、Ｎｉ、Ｗなどの金属または不純物をドープしたポリシリコンで構成されている。

絶縁膜６５は、例えばＳｉＯ_２膜で構成されている。絶縁膜６５には、ソース領域３１の上方と第２ＧａＮ層３０の上方とを開口する第１コンタクトホールＨ１と、ドレイン領域３２の上方を開口する第２コンタクトホールＨ２とが設けられている。

ソース電極７０は、絶縁膜６５上に設けられている。ソース電極７０は、絶縁膜６５に設けられた第１コンタクトホールＨ１を通して、Ｐ⁻型の第２ＧａＮ層３０と、Ｎ^＋型のソース領域３１とに接している。また、ドレイン電極８０は、絶縁膜６５上に設けられている。ドレイン電極８０は、絶縁膜６５に設けられた第２コンタクトホールＨ２を通して、Ｎ^＋型のドレイン領域３２と接している。これにより、横型ＭＯＳＦＥＴ１００のオン電流は、ドレイン電極８０から、ドレイン領域３２、チャネル領域及びソース領域３１を通って、ソース電極７０に流れる。また、第２ＧａＮ層３０の電位は、ソース電極７０の電位に固定される。

ソース電極７０及びドレイン電極８０は、Ａｌ又はＡｌ−Ｓｉの合金、Ｎｉ、Ｎｉ合金、Ｔｉ−Ａｌ合金、Ｎｉ−Ａｕ合金などで構成されている。また、ソース電極７０は、第２ＧａＮ層３０及びソース領域３１との間にバリアメタル層を有してもよい。ドレイン電極８０は、ドレイン領域３２との間にバリアメタル層を有してもよい。バリアメタル層はＴｉ（チタン）で構成されていてもよい。つまり、ソース電極７０及びドレイン電極８０は、Ｔｉ層及びＡｌ層の積層、又は、Ｔｉ層及びＡｌ−Ｓｉの合金層の積層であってもよい。ソース電極７０は、図示しないソースパッドを兼ねた電極であってもよいし、ソースパッドとは別に設けられた電極であってもよい。ドレイン電極８０は、図示しないドレインパッドを兼ねた電極であってもよいし、ドレインパッドとは別に設けられた電極であってもよい。

（ＧａＮ半導体装置の製造方法）
次に、本発明の実施形態１に係るＧａＮ半導体装置１の製造方法を説明する。図２Ａから図２Ｅは、本発明の実施形態１に係るＧａＮ半導体装置１の製造方法を工程順に示す断面図である。ＧａＮ半導体装置１は、成膜装置、露光装置、エッチング装置など、各種の製造装置によって製造される。

図２Ａに示すように、製造装置は、ＧａＮ基板２の表面２ａ上に第１ＧａＮ層２０を形成する。例えば、製造装置は、有機金属成長法（ＭＯＣＶＤ法）により、ＧａＮ基板２上に第１ＧａＮ層２０をエピタキシャル成長させる。製造装置は、第１ＧａＮ層２０をエピタキシャル成長させる過程で、第１ＧａＮ層２０にＮ型不純物としてＳｉをドープする。次に、製造装置は、ＭＯＣＶＤ法により、第１ＧａＮ層２０上に第２ＧａＮ層３０をエピタキシャル成長させる。製造装置は、第２ＧａＮ層３０をエピタキシャル成長させる過程で、第２ＧａＮ層３０にＰ型不純物としてＭｇをドープする。

次に、図２Ｂに示すように、製造装置は、ＭＯＣＶＤ法により、Ｐ⁻型の第２ＧａＮ層３０上に中間層４０をエピタキシャル成長させる。次に、製造装置は、ＧａＮ基板２、第１ＧａＮ層２０、第２ＧａＮ層３０及び中間層４０を積層体に熱処理を施す。この熱処理により、第１ＧａＮ層２０に導入されたＳｉ等のＮ型不純物と、第２ＧａＮ層３０に導入されたＭｇ等のＰ型不純物とがそれぞれ活性化される。第１ＧａＮ層２０はＮ⁻型となり、第２ＧａＮ層３０はＰ⁻型となる。

次に、製造装置は、第２ＧａＮ層３０において、ソース及びドレインが形成される領域にＮ型不純物としてＳｉをイオン注入する。例えば、製造装置は、第２ＧａＮ層３０上にマスク（図示せず）を形成する。マスクは、ＳｉＯ_２膜、Ａｌ_２Ｏ_３膜又はフォトレジストで構成されている。マスクは、ソース及びドレインが形成される領域の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクが形成された第２ＧａＮ層３０にＳｉをイオン注入する。イオン注入後、製造装置は、第２ＧａＮ層３０上からマスクを除去する。図２Ｃに示すように、中間層４０のうち、ソース及びドレインが形成される領域の上方に位置する部位はイオン注入によって非晶質化され、非晶質の中間層４１となる。

次に、製造装置は、ソース及びドレインが形成される領域にＳｉがイオン注入された積層体に熱処理を施す。この熱処理により、第２ＧａＮ層３０に導入されたＳｉ等のＮ型不純物が活性化され、Ｐ⁻型の第２ＧａＮ層３０にＮ^＋型のソース領域３１とＮ^＋型のドレイン領域３２とが形成される。また、この熱処理により、ソース領域３１及びドレイン領域３２において、イオン注入により生じた欠陥をある程度回復することができる。

次に、図２Ｄに示すように、製造装置は、プラズマＣＶＤ法により、中間層４０、４１上にゲート絶縁膜５０を形成する。次に、製造装置は、ゲート絶縁膜５０及び中間層４０、４１を部分的にウェットエッチングする。これにより、製造装置は、横型ＭＯＳＦＥＴのゲートとなる領域にゲート絶縁膜５０及び中間層４０、４１を残し、それ以外の領域からゲート絶縁膜５０及び中間層４０、４１を除去する。

次に、図２Ｅに示すように、製造装置は、ＧａＮ基板２の表面２ａ側に金属膜を形成し、形成された金属膜をパターニングして、ゲート電極６０を形成する。金属膜の形成は、蒸着又はスパッタリング等で行う。金属膜のパターニングは、ドライエッチング又はリフトオフ法で行う。次に、製造装置は、プラズマＣＶＤ法等により絶縁膜６５（図１参照）を形成する。次に、製造装置は、絶縁膜６５を部分的にエッチングして、第１コンタクトホールＨ１（図１参照）、第２コンタクトホールＨ２（図１参照）を形成する。次に、製造装置は、ソース電極７０（図１参照）及びドレイン電極８０（図１参照）を形成する。金属膜の形成は、蒸着又はスパッタリング等で行う。金属膜のパターニングは、ドライエッチング又はリフトオフ法で行う。以上の工程を経て、図１に示したＧａＮ半導体装置１が完成する。

（中間層の厚さ）
中間層４０の厚さの上限値は、閾値電圧の観点、パラレル伝導防止の観点、又は２次元電子ガスの発生防止の観点から、７ｎｍ以下が好ましく、２μｍ以下がより好ましい。以下、各観点について説明する。

〔閾値電圧の観点〕
図３は、本発明者が行った実験の結果であり、Ｎ型のパワーＭＯＳＦＥＴのゲート電圧Ｖｇと電界効果移動度μとの関係を示すグラフである。図３の実線ａは、ＧａＮ半導体装置１において、中間層４０であるＡｌＮ層の厚さが１ｎｍの場合のデータである。図３の破線ｂはＡｌＮ層が無く、ゲート絶縁膜５０であるＳｉＯ_２膜がＧａＮ層に直接接している場合のデータである。また、本発明者が行った実験の結果を表２に示す。表２は、ＡｌＮ層の膜厚（ｎｍ）と、電界効果移動度μの最大値μ＿ｍａｘ（ｃｍ^２／Ｖｓ）と、パワーＭＯＳＦＥＴの閾値電圧Ｖｔｈとの関係を示している。なお、表２は、ゲート絶縁膜５０の厚さが１００ｎｍであるときに得られたデータである。

図３及び表２に示すように、ＡｌＮ層がない場合の電界効果移動度μは１３０ｃｍ^２／Ｖｓであり、閾値電圧Ｖｔｈは３．７Ｖであった。一方、ＡｌＮ層が１ｎｍある場合の電界効果移動度μは３３０ｃｍ^２／Ｖｓであり、閾値電圧Ｖｔｈは１．５Ｖであった。横型ＭＯＳＦＥＴ１００のように、ゲート絶縁膜５０とチャネル領域との間に中間層４０が配置されると、電界効果移動度μは大きくなるが、閾値電圧Ｖｔｈは小さくなる傾向があることが確認された。この傾向は、中間層４０がＡｌＮ層の場合だけでなく、中間層４０がＡｌＧａＮ層である場合も同様である。

中間層４０がＡｌＮ層（又は、ＡｌＧａＮ層）であり、中間層４０の下地がＧａＮ層の場合、中間層４０とＧａＮ層との界面に応力に起因したピエゾ分極が発生する。中間層４０において、Ａｌ濃度が高いほど（すなわち、組成がＡｌＮに近いほど）応力が大きくなり、ピエゾ分極が大きくなる。また、ピエゾ分極が発生する場合において、中間層４０の厚さが厚くなるほど、表（ゲート電極寄り）と裏（ＧａＮ寄り）との分極距離が大きくなる。分極距離が大きくなるほど、中間層４０とＧａＮ層との界面での分極電荷の影響がより強くなり、閾値電圧Ｖｔｈは小さくなる傾向がある。

なお、中間層４０にＡｌＮ層（又は、ＡｌＧａＮ層）を用いない場合は、ピエゾ分極は発生しないか、発生してもその影響は小さいため、中間層４０の厚さが厚くなるほど閾値電圧Ｖｔｈは上昇する傾向がある。

横型ＭＯＳＦＥＴ１００をノーマリーオフのＭＯＳＦＥＴとして使用する場合、閾値電圧Ｖｔｈは正である必要があり、０．５Ｖ以上であることが好ましい。この観点から、中間層４０にＡｌＮ層（又は、ＡｌＧａＮ層）を用いる場合は、その膜厚は２ｎｍ以下にすることが好ましい。

また、横型ＭＯＳＦＥＴ１００をノーマリーオフのパワーＭＯＳＦＥＴとして使用する場合、閾値電圧Ｖｔｈは正である必要があり、３．０Ｖ以上であることが好ましい。閾値電圧Ｖｔｈ≧３.０Ｖは、ゲート絶縁膜５０の膜厚と閾値電圧Ｖｔｈとの関係を予め調べておき、閾値電圧Ｖｔｈが３.０Ｖ以上となるようにゲート絶縁膜５０の膜厚を規定することで実現できる。

閾値電圧Ｖｔｈ≧３．０Ｖを実現するために、中間層４０にＡｌＮ層（又は、ＡｌＧａＮ層）以外の膜を用いてもよい。これにより、ゲート絶縁膜５０の膜厚だけでなく、中間層４０の膜厚を厚くして閾値電圧Ｖｔｈを高めることができる。ＡｌＮ層（又は、ＡｌＧａＮ層）以外の膜として、例えば、表１に示した酸化アルミニウム（Ａｌ_２Ｏ_３）、ダイヤモンド、窒化シリコン（Ｓｉ_３Ｎ_４）、又は酸化ガリウム（Ｇａ_２Ｏ_３）等が挙げられる。

なお、閾値電圧Ｖｔｈは、例えば、以下の式によって算出される。
Ｖｔｈ＝Ｑｓ／Ｃ＋２φｓ
Ｑｓ＝ｑ×Ｎａ×Ｗ
Ｗ＝√（４×ε×ｋ×Ｔ×ｌｎ（Ｎａ／ｎｉ／ｑ^２Ｎａ））
上記の各式において、ＱｓはＧａＮ表面に形成される空乏層中の電荷量、Ｃは絶縁膜全体の電気容量、φｓはＧａＮの表面ポテンシャル、ｑは素電荷、ＮａはＧａＮのアクセプタ濃度、ＷはＧａＮ表面に形成される空乏層の幅、εはＧａＮの誘電率、ｋはボルツマン定数、Ｔは絶対温度、ｎｉはＧａＮの真性キャリア濃度、である。図１に示す横型ＭＯＳＦＥＴ１００では、第２ＧａＮ層３０が上記ＧａＮに相当する。

〔パラレル伝導防止の観点〕
図４は、本発明の実施形態に係る横型ＭＯＳＦＥＴ１００のゲート部のエネルギーバンドを示す図である。図４では、ゲート電極６０にゲート電圧Ｖｇが印加されている状態を示している。パラレル伝導防止の観点から、中間層４０の厚さｄは７ｎｍ以下であることが好ましい。
まず、パラレル伝導について説明する。ゲート電極６０にゲート電圧Ｖｇが印加されると、図４に示すように、ゲート絶縁膜５０に電圧Ｖ１が印加されてゲート絶縁膜５０の伝導帯が傾くとともに、中間層４０に電圧Ｖ２が印加されて中間層４０の伝導帯が傾き、チャネル領域（図１参照）に存在する電子ｅ１の一部が破線矢印で示すように中間層４０の伝導帯にトンネル伝導する。電圧Ｖ１はゲート絶縁膜５０における電圧降下量に相当し、電圧Ｖ２は中間層４０における電圧降下量に相当する。例えば、Ｖ１＞Ｖ２である。

中間層４０の伝導帯にトンネル伝導した電子ｅ２は、ゲート絶縁膜５０と中間層４０との界面に沿ってソース−ドレイン間を伝導する。つまり、ソース−ドレイン間の伝導経路として、チャネル領域を通る経路の他に、ゲート絶縁膜５０と中間層４０との界面を通る経路が生じることになる。この現象がパラレル伝導である。パラレル伝導により、チャネル領域の電子が減少するため、チャネル領域における電子の移動度が低下する。移動度の低下をさらに抑制するためには、パラレル伝導を防ぐことが効果的である。

次に、横型ＭＯＳＦＥＴ１００のゲート部を構成する各層のパラメータの一例を示す。Ｐ⁻型の第２ＧａＮ層３０のバンドギャップは３．４ｅＶであり、比誘電率は９である。ゲート絶縁膜５０はＳｉＯ_２膜であり、その厚さは１００ｎｍである。ＳｉＯ_２膜のバンドギャップは９．１ｅＶであり、比誘電率は３．９である。ゲート電圧Ｖｇの最大値が３０Ｖに設計されている場合、ゲート絶縁膜５０における電界Ｅは最大で３ＭＶ／ｃｍとなる。中間層４０はＡｌＮ層である。ＡｌＮ層の伝導帯のエネルギー準位と第２ＧａＮ層３０の伝導帯のエネルギー準位との差（バンドオフセット）ΔＥ２は、２ｅＶである。

第２ＧａＮ層３０の伝導帯から中間層４０の伝導帯へのトンネル伝導を防ぐためには、強反転で、ＡｌＮ４０における電位差Ｖ２（＝Ｅ×ｄ）が、バンドオフセットΔＥ２よりも小さければよい（Ｖ２＜ΔＥ２）。強反転とは、Ｑｇ≧１×１０^１３［ｃｍ^−２］×ｑであるときを意味する。Ｑｇは、ゲート部に蓄積される電荷の合計値である。ｑは素電荷である。
「Ｑｇ≧１×１０^１３ｃｍ^−２×ｑで、Ｖ２＜ΔＥ２」を満たすとき、横型ＭＯＳＦＥＴ１００の反転層（チャネル領域）が強反転して十分に大きな電流が流れている状態でも、ゲート絶縁膜５０と中間層４０との界面に電荷が貯まらないようにすることができる。
なお、ｑ＝１．６０２×１０^−１９［Ｃ］であるため、
Ｑｇ≧（１×１０^１３）×（１．６０２×１０^−１９）＝１．６０２×１０^−６である。
また、中間層４０の電気容量をＣ２とすると、Ｖ２＝Ｑｇ／Ｃ２である。
したがって、「Ｑｇ≧１×１０^１３ｃｍ^−２×ｑで、Ｖ２＜ΔＥ２」の規定は、「１．６０２×１０^−６／Ｃ２ ＜ ΔＥ２」、と示すこともできる。

「１．６０２×１０^−６／Ｃ２ ＜ ΔＥ２」は、ゲート電極に十分電圧を印加して、中間層４０と第２ＧａＮ層３０との界面に電荷が十分に蓄積した状態においても、ゲート絶縁膜５０中間層４０との界面には電子が蓄積しない、という条件である。なお、「１．６０２×１０^−６／Ｃ２ ＜ ΔＥ２」は、小数第三位を四捨五入して「１．６０×１０^−６／Ｃ２ ＜ ΔＥ２」としてもよく、小数第二位を四捨五入して、「１．６×１０^−６／Ｃ２ ＜ ΔＥ２」としてもよい。

上記のトンネル伝導を防ぐための条件は、中間層の膜厚で規定してもよい。すなわち、バンドオフセットΔＥ２と、中間層４０における電界Ｅと、中間層４０の厚さｄとの間に以下の式（１）が成り立つようにしてもよい。
ｄ＜ΔＥ２／Ｅ…（１）
Ｅ＝３ＭＶ／ｃｍ、ΔＥ２＝２ｅＶを式（１）に代入すると、およそ、ｄ＜７ｎｍとなる。したがって、パラレル伝導防止の観点から、中間層４０の膜厚は７ｎｍ以下であることが好ましい。中間層４０として、ＡｌＧａＮ層、又は、Ａｌ層とＡｌＧａＮ層の積層膜を用いる場合も、上記と同様に膜厚は７ｎｍ以下であることが好ましい。

〔２次元電子ガスの発生防止の観点〕
図５は、中間層４０と第２ＧａＮ層３０とのヘテロ接合によるエネルギーバンドの曲がりを例示する図である。中間層４０は、ＡｌＮ層である。中間層４０とＰ⁻型の第２ＧａＮ層３０とがヘテロ接合することにより、中間層４０では分極（自発分極とピエゾ分極）が生じる。この分極により中間層４０に内部電界Ｅｐが発生し、中間層４０に内部電圧Ｖｐが発生する。例えば、上記のヘテロ接合により中間層４０に生じる界面分極電荷Ｎｃは最大で６Ｅ１３ｃｍ^−２となり、内部電界Ｅｐは最大で２．２Ｖ／ｃｍとなる。中間層４０として、ＡｌＮ層の代わりにＡｌ_０．３Ｇａ_０．７Ｎを用いる場合、上記のヘテロ接合により生じる界面分極電荷Ｎｃは最大で１．５Ｅ１３ｃｍ^−２となり、内部電界Ｅｐは最大で０．５５Ｖ／ｃｍとなる。中間層４０の内部電圧Ｖｐと、中間層４０の内部電界Ｅｐと、中間層４０の厚さｄとの間には、以下の式（２）が成り立つ。
Ｖｐ＝Ｅｐ×ｄ…（２）

また、中間層４０と接する第２ＧａＮ層３０では、内部電圧Ｖｐによりエネルギーバンドが曲がり、上記した界面分極電荷に対応した電荷が発生する。第２ＧａＮ層３０のエネルギーバンドが曲がって伝導帯がフェルミ準位に達すると、２次元電子ガス（２ＤＥＧ）が発生する。２ＤＥＧが発生すると、チャネルがオン状態（ノーマリーオン）になり易い。ＭＯＳＦＥＴの特性をノーマリーオフにするために、２ＤＥＧの発生を防ぐことが好ましい。
第２ＧａＮ層３０の伝導帯の準位とフェルミ準位との差は３．２ｅＶである。２ＤＥＧの発生を防ぐためには、第２ＧａＮ層３０に印加される電圧（すなわち、中間層４０の内部電圧Ｖｐ）を３．２ｅＶよりも小さくすればよく、以下の式（３）が成り立つようにすればよい。
Ｖｐ＜３．２ｅＶ…（３）

式（２）より、式（３）は式（３）’のように示すことができる。
Ｖｐ＝（Ｅｐ×ｄ）＜３．２ｅＶ…（３）’
式（３）’に、中間層４０の内部電界Ｅｐ＝２．２Ｖ／ｃｍを代入すると、およそ、ｄ＜１．５ｎｍとなる。また、式（３）’にＡｌ_０．３Ｇａ_０．７Ｎの内部電界Ｅｐ＝０．５５Ｖ／ｃｍを代入すると、およそ、ｄ＜６ｎｍとなる。
２ＤＥＧの発生を防ぐ観点から、中間層４０の厚さは、Ｇａの有無など組成にもよるが、２ｎｍ以下であることが好ましい。中間層４０として、ＡｌＧａＮ層、又は、Ａｌ層とＡｌＧａＮ層の積層膜を用いる場合も、上記と同様に膜厚は２ｎｍ以下であることが好ましい。

以上説明したように、本発明の実施形態１に係るＧａＮ半導体装置１は、表面２ａと、表面２ａの反対側に位置する裏面２ｂとを有するＧａＮ基板２と、ＧａＮ基板２の表面２ａ側に設けられたＰ⁻型の第２ＧａＮ層３０上と、第２ＧａＮ層３０にチャネル領域を有する横型ＭＯＳＦＥＴ１００と、を備える。横型ＭＯＳＦＥＴ１００は、第２ＧａＮ層３０の上方に設けられたゲート絶縁膜５０と、第２ＧａＮ層３０とゲート絶縁膜５０との間に配置された中間層４０と、ゲート絶縁膜５０上に設けられたゲート電極６０と、第２ＧａＮ層３０上に設けられたＮ^＋型のソース領域３１と、第２ＧａＮ層３０上に設けられ、ソース領域３１と接するソース電極７０と、を有する。

中間層４０は、ゲート絶縁膜５０よりもバンドギャップが小さく、第２ＧａＮ層３０との間にバンドオフセットを有する。中間層４０は、ゲート絶縁膜５０を介してゲート電極６０と向い合う位置（例えば、ゲート電極６０の下方）に配置される。中間層４０は高抵抗でありオーミック接触を阻害するので、ソース電極７０とソース領域３１とが接しているソースコンタクト領域ＳＣを避けている。すなわち、中間層４０はソースコンタクト領域ＳＣ上と、ソースコンタクト領域ＳＣ下とを避けている。また、中間層４０は、ソースコンタクト領域ＳＣだけでなく、ドレイン電極８０とドレイン領域３２とが接しているドレインコンタクト領域ＤＣも避けている。すなわち、中間層４０は、ドレインコンタクト領域ＤＣ上と、ドレインコンタクト領域ＤＣ下とを避けている。

例えば、第２ＧａＮ層３０の表面３０ａの法線方向からの平面視で、中間層４０は、ソースコンタクト領域ＳＣと、ドレインコンタクト領域ＤＣとをそれぞれ避けている。中間層４０は、ソースコンタクト領域ＳＣ上や、ソースコンタクト領域ＳＣ下や、ソース電極７０とソース領域３１との間（すなわち、ソースコンタクト領域ＳＣ）には配置されていない。また、中間層４０は、ドレインコンタクト領域ＤＣ上や、ドレインコンタクト領域ＤＣ下や、ドレイン電極８０とドレイン領域３２との間（すなわち、ドレインコンタクト領域ＤＣ）には配置されていない。

言い換えると、ソース電極７０は、ソース領域３１に直接接している。また、ドレイン電極８０は、ドレイン領域３２に直接接している。中間層４０は、ソース電極７０とドレイン電極８０との間に配置されている。または、中間層４０は、ソースコンタクト領域ＳＣとドレインコンタクト領域ＤＣとの間に配置されている。

これによれば、横型ＭＯＳＦＥＴのチャネル領域は、第２ＧａＮ層３０よりもバンドギャップが大きい中間層４０で覆われる。中間層４０は、第２ＧａＮ層３０にヘテロ接合されていることが好ましい。例えば、中間層４０は第２ＧａＮ層３０に直接設けられている。下地の第２ＧａＮ層３０の結晶構造は単結晶であり、中間層４０の結晶構造も下地のＧａＮ層に揃い単結晶となっている。中間層４０と第２ＧａＮ層３０との界面付近において双方の格子定数は一致又はほぼ一致している。これによれば、中間層４０は、第２ＧａＮ層３０との界面付近での電子の散乱を抑制することができ、チャネル領域における電子の平均自由工程を長くすることができる。これにより、チャネル領域において、電子の移動度をさらに向上させることができる。

中間層４０の電気容量をＣ２とし、中間層４０と第２ＧａＮ層３０との間のバンドオフセットをΔＥ２とすると、１．６×１０^−６／Ｃ２＜ΔＥ２、の関係を満たすことが好ましい。これにより、横型ＭＯＳＦＥＴ１００のチャネル領域に存在する電子が中間層４０の伝導帯にトンネル伝導することを防ぐことができ、パラレル伝導を防ぐことができる。これにより、チャネル領域において、電子の減少を抑制することができるので、電子の移動度をさらに向上させることができる。

中間層４０の厚さは、０．２５ｎｍ以上７ｎｍ以下であることが好ましい。これによれば、チャネル領域に存在する電子が中間層４０の伝導帯にトンネル伝導することを防ぐことができ、パラレル伝導を防ぐことができる。これにより、チャネル領域において、電子の減少を抑制することができるので、電子の移動度をさらに向上させることができる。
中間層４０の厚さは、０．２５ｎｍ以上２ｎｍ以下であることがさらに好ましい。これによれば、２ＤＥＧの発生を抑制するとともに、閾値電圧Ｖｔｈを０．５Ｖ以上に設定することができる。これにより、ＭＯＳＦＥＴの特性がノーマリーオンとなることを防ぐことができる。

また、横型ＭＯＳＦＥＴ１００の閾値電圧Ｖｈを３.０Ｖ以上に設定してもよい。これにより、横型ＭＯＳＦＥＴ１００をパワーＭＯＳＦＥＴとして使用することができる。閾値電圧Ｖｔｈは、ゲート絶縁膜５０の厚さを厚くすることによって、３．０Ｖ以上の任意の値に調整してもよい。また、中間層４０にＡｌＮ層（又は、ＡｌＧａＮ層）以外の膜を用いる場合は、ピエゾ分極の影響を無視できるので、中間層４０の膜厚を厚くして閾値電圧Ｖｔｈを高くしてもよい。

＜実施形態２＞
上記の実施形態１では、本発明の実施形態に係る窒化物半導体装置が横型のパワーＭＯＳＦＥＴである場合を説明した。しかしながら、本発明はこれに限定されない。本発明の実施形態に係る窒化物半導体装置は、縦型のパワーＭＯＳＦＥＴであってもよい。
図６は、本発明の実施形態２に係るＧａＮ半導体装置１Ａの構成例を示す断面図である。図６に示すように、ＧａＮ半導体装置１Ａは、ＧａＮ基板２と、ＧａＮ基板２上に設けられたＮ⁻型の第１ＧａＮ層２０と、第１ＧａＮ層２０上に設けられたＰ⁻型の第２ＧａＮ層３０と、第２ＧａＮ層３０にチャネル領域を有するＮ型の縦型ＭＯＳＦＥＴ１００Ａと、を備える。縦型ＭＯＳＦＥＴ１００Ａは、本発明の「トランジスタ」の一例である。縦型ＭＯＳＦＥＴ１００Ａは、第２ＧａＮ層３０上に設けられた中間層４０と、中間層４０上に設けられたゲート絶縁膜５０と、ゲート絶縁膜５０上に設けられたゲート電極６０と、を備える。

また、縦型ＭＯＳＦＥＴ１００Ａは、第２ＧａＮ層３０に設けられたＮ^＋型のソース領域３１と、ソース領域３１と接するソース電極７０と、ドレイン電極８０と、を備える。ドレイン電極８０は、ＧａＮ基板２の表面２ａの反対側に位置する裏面２ｂ（本発明の「第２主面」の一例）側に設けられている。
また、縦型ＭＯＳＦＥＴ１００Ａは、第２ＧａＮ層３０に設けられたＮ型の不純物領域３３を備える。不純物領域３３は、ＳｉやＯ等のＮ型不純物を含む。不純物領域３３において、Ｓｉ等のＮ型不純物の濃度は、Ｍｇ等のＰ型不純物の濃度よりも高い。不純物領域３３は、第２ＧａＮ層３０の表面３０ａから第２ＧａＮ層３０の厚さ方向に深く形成されており、第１ＧａＮ層２０に達している。また、第２ＧａＮ層３０の厚さ方向と直交する水平方向において、不純物領域３３はソース領域３１と一定の距離を置いて離れて配置されている。

ＧａＮ半導体装置１Ａでは、第２ＧａＮ層３０の表面３０ａ近傍であって、不純物領域３３とソース領域３１との間に位置し、かつゲート絶縁膜５０を介してゲート電極６０と向かい合う領域が、縦型ＭＯＳＦＥＴ１００Ａのチャネル領域となる。縦型ＭＯＳＦＥＴ１００Ａのオン電流は、ドレイン電極８０から、ＧａＮ基板２、第１ＧａＮ層２０、不純物領域３３、チャネル領域及びソース領域３１を通って、ソース電極７０に流れる。また、ソース電極７０は、ソース領域３１だけでなく第２ＧａＮ層３０の表面３０ａとも接している。これにより、第２ＧａＮ層３０の電位は、ソース電極７０の電位に固定される。

図７Ａから図７Ｅは、本発明の実施形態２に係るＧａＮ半導体装置１Ａの製造方法を工程順に示す断面図である。ＧａＮ半導体装置１Ａは、成膜装置、露光装置、エッチング装置など、各種の製造装置によって製造される。図７Ａにおいて、Ｐ⁻型の第２ＧａＮ層３０上に中間層４０をエピタキシャル成長させる工程までは、実施形態１と同じである。中間層４０が形成された後、製造装置は、第２ＧａＮ層３０において、不純物領域３３が形成される領域にＮ型不純物としてＳｉをイオン注入する。図７Ｂに示すように、単結晶の中間層４０のうち、不純物領域３３が形成される領域の上方に位置する部位は、イオン注入によって非晶質化され、非晶質の中間層４１となる。

次に、製造装置は、不純物領域３３が形成される領域にＳｉがイオン注入された積層体に熱処理（以下、第１熱処理）を施す。第１熱処理により、第２ＧａＮ層３０に導入されたＳｉ等のＮ型不純物が活性化され、Ｐ⁻型の第２ＧａＮ層３０にＮ型の不純物領域３３が形成される。また、第１熱処理により、不純物領域３３において、イオン注入により生じた欠陥をある程度回復することができる。
次に、製造装置は、第２ＧａＮ層３０において、ソースが形成される領域にＮ型不純物としてＳｉをイオン注入する。図７Ｃに示すように、単結晶の中間層４０のうち、ソースが形成される領域の上方に位置する部位は、イオン注入によって非晶質化され、非晶質の中間層４１となる。

次に、製造装置は、ソースが形成される領域にＳｉがイオン注入された積層体に第２熱処理を施す。第２熱処理により、第２ＧａＮ層３０に導入されたＳｉ等のＮ型不純物が活性化され、Ｐ⁻型の第２ＧａＮ層３０にＮ^＋型のソース領域３１が形成される。また、第２熱処理により、ソース領域３１において、イオン注入により生じた欠陥をある程度回復することができる。
なお、本発明の実施形態では、第１熱処理を行わずに第２熱処理を行うようにしてもよい。この場合は、第２熱処理によって、Ｎ型の不純物領域３３と、Ｎ^＋型のソース領域３１とが形成される。

次に、図７Ｄに示すように、製造装置は、プラズマＣＶＤ法により、中間層４０、４１上にゲート絶縁膜５０を形成する。次に、製造装置は、ゲート絶縁膜５０及び中間層４０、４１を部分的にウェットエッチングして、ソース領域３１の表面を露出させる。
次に、図７Ｅに示すように、製造装置は、ＧａＮ基板２の表面２ａ側に金属膜を形成し、形成された金属膜をパターニングして、ゲート電極６０及びソース電極７０を形成する。金属膜の形成は、蒸着又はスパッタリング等で行う。金属膜のパターニングは、ドライエッチング又はリフトオフ法で行う。

また、ゲート電極６０及びソース電極７０の形成工程と前後して、製造装置は、ＧａＮ基板２の裏面２ｂ側に金属膜を形成し、形成された金属膜を必要に応じてパターニングして、ドレイン電極８０（図６参照）を形成する。金属膜の形成は、蒸着又はスパッタリング等で行う。金属膜のパターニングは、ドライエッチング又はリフトオフ法で行う。以上の工程を経て、図６に示したＧａＮ半導体装置１Ａが完成する。

以上説明したように、実施形態２に係るＧａＮ半導体装置１Ａは、第２ＧａＮ層３０にチャネル領域を有する縦型ＭＯＳＦＥＴ１００Ａを備える。縦型ＭＯＳＦＥＴ１００Ａは、第２ＧａＮ層３０とゲート絶縁膜５０との間に配置された中間層４０を有する。中間層４０は、ゲート絶縁膜５０よりもバンドギャップが小さく、第２ＧａＮ層３０との間にバンドオフセットを有する。中間層４０は、ゲート絶縁膜５０を介してゲート電極６０と向い合う位置に配置される。中間層４０は高抵抗でありオーミック接触を阻害するので、ソース電極７０とソース領域３１とが接しているソースコンタクト領域ＳＣを避けている。

これによれば、縦型ＭＯＳＦＥＴのチャネル領域は、第２ＧａＮ層３０よりもバンドギャップが大きい中間層４０で覆われる。ＧａＮ半導体装置１Ａにおいても、中間層４０は第２ＧａＮ層３０にヘテロ接合されていることが好ましい。これによれば、中間層４０は、第２ＧａＮ層３０との界面付近での電子の散乱を抑制することができ、チャネル領域における電子の平均自由工程を長くすることができる。これにより、チャネル領域において、電子の移動度をさらに向上させることができる。

ＧａＮ半導体装置１Ａにおいても、中間層４０の電気容量をＣ２とし、中間層４０と第２ＧａＮ層３０との間のバンドオフセットをΔＥ２とすると、１．６×１０^−６／Ｃ２＜ΔＥ２、の関係を満たすことが好ましい。これにより、縦型ＭＯＳＦＥＴ１００Ａのチャネル領域に存在する電子が中間層４０の伝導帯にトンネル伝導することを防ぐことができ、パラレル伝導を防ぐことができる。これにより、チャネル領域において、電子の減少を抑制することができるので、電子の移動度をさらに向上させることができる。

ＧａＮ半導体装置１Ａにおいても、中間層４０の厚さは、０．２５ｎｍ以上７ｎｍ以下であることが好ましい。これにより、パラレル伝導を防ぐことができるので、チャネル領域における電子の移動度をさらに向上させることができる。また、中間層４０の厚さは、０．２５ｎｍ以上２ｎｍ以下であることがさらに好ましい。これにより、２ＤＥＧの発生を抑制するとともに、閾値電圧Ｖｔｈを０．５Ｖ以上に設定することができる。縦型ＭＯＳＦＥＴの特性がノーマリーオンとなることを防ぐことができる。

また、縦型ＭＯＳＦＥＴ１００Ａの閾値電圧を３.０Ｖ以上に設定してもよい。これにより、縦型ＭＯＳＦＥＴ１００ＡをパワーＭＯＳＦＥＴとして使用することができる。

＜実施形態３＞
上記の実施形態２では、Ｐ型の第２ＧａＮ層３０にチャネル領域が形成される場合を説明した。しかしながら、本発明はこれに限定されない。チャネル領域は、Ｐ型の第２ＧａＮ層３０ではなく、Ｐ型のウェル領域に形成されてもよい。
図８は、本発明の実施形態３に係るＧａＮ半導体装置１Ｂの構成例を示す断面図である。
図８に示すように、ＧａＮ半導体装置１Ｂは、ＧａＮ基板２と、ＧａＮ基板２上に設けられたＮ⁻型のＧａＮ層１１０と、ＧａＮ層１１０に設けられたＰ⁻型のウェル領域１１１と、ウェル領域１１１にチャネル領域を有するＮ型の縦型ＭＯＳＦＥＴ１００Ｂと、を備える。
縦型ＭＯＳＦＥＴ１００Ｂは、本発明の「トランジスタ」の一例である。縦型ＭＯＳＦＥＴ１００Ｂは、ＧａＮ層１１０上に設けられた中間層４０と、中間層４０上に設けられたゲート絶縁膜５０と、ゲート絶縁膜５０上に設けられたゲート電極６０と、を備える。また、縦型ＭＯＳＦＥＴ１００Ｂは、ウェル領域１１１の内側に設けられたＮ^＋型のソース領域３１と、ＧａＮ層１１０上に設けられてソース領域３１と接するソース電極７０と、ＧａＮ基板２の裏面２ｂ側に設けられたドレイン電極８０と、を備える。

ＧａＮ半導体装置１Ｂでは、ウェル領域１１１の表面１１１ａ近傍であって、ＧａＮ層１１０とソース領域３１との間に位置し、かつゲート絶縁膜５０を介してゲート電極６０と向かい合う領域が、縦型ＭＯＳＦＥＴ１００Ｂのチャネル領域となる。縦型ＭＯＳＦＥＴ１００Ｂのオン電流は、ドレイン電極８０から、ＧａＮ基板２、ＧａＮ層１１０、チャネル領域及びソース領域３１を通って、ソース電極７０に流れる。また、ソース電極７０は、ソース領域３１だけでなくウェル領域１１１の表面１１１ａとも接している。これにより、ウェル領域１１１の電位は、ソース電極７０の電位に固定される。

図９Ａから図９Ｃは、本発明の実施形態３に係るＧａＮ半導体装置１Ｂの製造方法を工程順に示す断面図である。ＧａＮ半導体装置１Ｂは、成膜装置、露光装置、エッチング装置など、各種の製造装置によって製造される。図９Ａに示すように、製造装置は、ＧａＮ基板２の表面２ａ上にＧａＮ層１１０を形成する。例えば、製造装置は、ＭＯＣＶＤ法により、ＧａＮ基板２の表面２ａ上にＧａＮ層１１０をエピタキシャル成長させる。製造装置は、ＧａＮ層１１０をエピタキシャル成長させる過程で、ＧａＮ層１１０にＮ型不純物としてＳｉをドープする。製造装置は、ＭＯＣＶＤ法により、ＧａＮ層１１０の表面上に中間層４０をエピタキシャル成長させる。

次に、図９Ｂに示すように、製造装置は、ＧａＮ層１１０において、ウェルが形成される領域にＰ型不純物としてＭｇをイオン注入する。次に、製造装置は、ウェルが形成される領域にＭｇがイオン注入された積層体に熱処理を施す。この熱処理により、ＧａＮ層１１０に導入されたＭｇ等のＰ型不純物が活性化され、Ｎ型のＧａＮ層１１０にＰ型のウェル領域２１が形成される。また、この熱処理により、ウェル領域２１において、イオン注入により生じた欠陥をある程度回復することができる。
次に、図９Ｃに示すように、製造装置は、Ｐ型のウェル領域１１１において、Ｎ型のソースが形成される領域にＮ型不純物としてＳｉをイオン注入する。単結晶の中間層４０のうち、ソースが形成される領域の上方に位置する部位は、イオン注入によって非晶質化され、非晶質の中間層４１となる。

次に、製造装置は、ソースが形成される領域にＳｉがイオン注入された積層体に熱処理を施す。この熱処理により、ウェル領域１１１に導入されたＳｉ等のＮ型不純物が活性化され、Ｐ⁻型のウェル領域１１１にＮ^＋型のソース領域３１が形成される。また、この熱処理により、ソース領域３１において、イオン注入により生じた欠陥をある程度回復することができる。
これ以降の工程は、実施形態２と同じである。製造装置は、ＧａＮ基板２の表面２ａ側に、ゲート絶縁膜５０（図８参照）と、ゲート電極６０（図８参照）と、ソース電極７０（図８参照）とを形成する。また、製造装置は、ＧａＮ基板２の裏面２ｂ側に、ドレイン電極８０（図８参照）を形成する。以上の工程を経て、図８に示したＧａＮ半導体装置１Ｂが完成する。

以上説明したように、実施形態３に係るＧａＮ半導体装置１Ｂは、ウェル領域１１１にチャネル領域を有する縦型ＭＯＳＦＥＴ１００Ｂを備える。縦型ＭＯＳＦＥＴ１００Ｂは、第２ＧａＮ層３０とゲート絶縁膜５０との間に配置された中間層４０を有する。中間層４０は、ゲート絶縁膜５０よりもバンドギャップが小さく、第２ＧａＮ層３０との間にバンドオフセットを有する。中間層４０は、ゲート絶縁膜５０を介してゲート電極６０と向い合う位置に配置される。中間層４０は高抵抗でありオーミック接触を阻害するので、ソース電極７０とソース領域３１とが接しているソースコンタクト領域ＳＣを避けている。これにより、ＧａＮ半導体装置１Ｂは、実施形態２に係るＧａＮ半導体装置１Ａと同様の効果を奏する。

ＧａＮ半導体装置１Ｂにおいても、中間層４０の電気容量をＣ２とし、中間層４０と第２ＧａＮ層３０との間のバンドオフセットをΔＥ２とすると、１．６×１０^−６／Ｃ２＜ΔＥ２、の関係を満たすことが好ましい。これにより、縦型ＭＯＳＦＥＴ１００Ｂのチャネル領域に存在する電子が中間層４０の伝導帯にトンネル伝導することを防ぐことができ、パラレル伝導を防ぐことができる。これにより、チャネル領域において、電子の減少を抑制することができるので、電子の移動度をさらに向上させることができる。

ＧａＮ半導体装置１Ｂにおいても、中間層４０は第２ＧａＮ層３０にヘテロ接合されていることが好ましい。中間層４０の厚さは、０．２５ｎｍ以上７ｎｍ以下であることが好ましく、０．２５ｎｍ以上２ｎｍ以下であることがさらに好ましい。

また、縦型ＭＯＳＦＥＴ１００Ｂの閾値電圧を３.０Ｖ以上に設定してもよい。これにより、縦型ＭＯＳＦＥＴ１００ＢをパワーＭＯＳＦＥＴとして使用することができる。

＜実施形態４＞
上記の実施形態２、３では、本発明の実施形態に係るＧａＮ半導体装置のトランジスタがプレーナ構造の縦型ＭＯＳＦＥＴである場合を説明した。しかしながら、縦型ＭＯＳＦＥＴはプレーナ構造に限定されない。縦型ＭＯＳＦＥＴはトレンチゲート構造であってもよい。
図１０は、本発明の実施形態４に係るＧａＮ半導体装置１Ｃの構成例を示す断面図である。図１０に示すように、ＧａＮ半導体装置１Ｃは、トレンチＨ３が設けられたＧａＮ層１０と、第２ＧａＮ層３０にチャネル領域を有するＮ型の縦型ＭＯＳＦＥＴ１００Ｃと、を備える。縦型ＭＯＳＦＥＴ１００Ｃは、本発明の「トランジスタ」の一例である。トレンチＨ３は、第２ＧａＮ層３０の表面３０ａ側に開口している。トレンチＨ３の深さは第２ＧａＮ層３０の厚さよりも大きく、トレンチＨ３の底部は第１ＧａＮ層２０まで達している。

トレンチＨ３の内側には、ＡｌＮ４０膜とゲート絶縁膜５０とゲート電極６０とが配置されている。トレンチＨ３の内側の側面と底面とを、ＡｌＮ４０膜と、ゲート絶縁膜５０とがこの順で覆っている。また、ゲート電極６０は、ゲート絶縁膜５０によって水平方向の両側から挟まれている。
ＧａＮ半導体装置１Ｃでは、第２ＧａＮ層３０であって、第１ＧａＮ層２０とソース領域３１との間に位置し、かつゲート絶縁膜５０を介してゲート電極６０と向かい合う領域が、縦型ＭＯＳＦＥＴ１００Ｃのチャネル領域となる。縦型ＭＯＳＦＥＴ１００Ｃのオン電流は、ドレイン電極８０から、ＧａＮ基板２、第１ＧａＮ層２０、チャネル領域及びソース領域３１を通って、ソース電極７０に流れる。また、ソース電極７０は、ソース領域３１だけでなく第２ＧａＮ層３０の表面３０ａとも接している。これにより、第２ＧａＮ層３０の電位は、ソース電極７０の電位に固定される。

図１１Ａから図１１Ｃは、本発明の第４実施形態に係るＧａＮ半導体装置１Ｃの製造方法を工程順に示す断面図である。ＧａＮ半導体装置１Ｃは、成膜装置、露光装置、エッチング装置など、各種の製造装置によって製造される。図１１Ａにおいて、Ｐ⁻型の第２ＧａＮ層３０を形成する工程までは、実施形態２と同じである。第２ＧａＮ層３０が形成された後、製造装置は、第２ＧａＮ層３０において、ソースが形成される領域にＮ型不純物としてＳｉをイオン注入する。

次に、製造装置は、第２ＧａＮ層３０の表面３０ａ側から第２ＧａＮ層３０、第１ＧａＮ層２０を順次ドライエッチングして、トレンチＨ３を形成する。次に、製造装置は、トレンチＨ３が形成されたた積層体に熱処理を施す。この熱処理により、第２ＧａＮ層３０に導入されたＳｉ等のＮ型不純物が活性化され、Ｐ⁻型の第２ＧａＮ層３０にＮ^＋型のソース領域３１が形成される。また、この熱処理により、ソース領域３１において、イオン注入により生じた欠陥をある程度回復することができる。また、この熱処理により、第２ＧａＮ層３０、第１ＧａＮ層２０において、トレンチＨ３の形成により生じた欠陥をある程度回復することができる。

次に、図１１Ｂに示すように、製造装置は、第２ＧａＮ層３０上に中間層４０をエピタキシャル成長させる。次に、製造装置は、プラズマＣＶＤ法により、中間層４０上にゲート絶縁膜５０を形成する。次に、製造装置は、ゲート絶縁膜５０及び中間層４０を部分的にウェットエッチングする。これにより、製造装置は、トレンチＨ３内にゲート絶縁膜５０及び中間層４０を残し、それ以外の領域からゲート絶縁膜５０及び中間層４０を除去する。
次に、図１１Ｃに示すように、製造装置は、ＧａＮ基板２の表面２ａ側に金属膜を形成し、形成された金属膜をパターニングして、ゲート電極６０及びソース電極７０を形成する。金属膜の形成は、蒸着又はスパッタリング等で行う。金属膜のパターニングは、ドライエッチング又はリフトオフ法で行う。

また、ゲート電極６０及びソース電極７０の形成工程と前後して、製造装置は、ＧａＮ基板２の裏面２ｂ側に金属膜を形成し、形成された金属膜を必要に応じてパターニングして、ドレイン電極８０（図１０参照）を形成する。金属膜の形成は、蒸着又はスパッタリング等で行う。金属膜のパターニングは、ドライエッチング又はリフトオフ法で行う。以上の工程を経て、図１０に示したＧａＮ半導体装置１Ｃが完成する。

以上説明したように、実施形態４に係るＧａＮ半導体装置１Ｃは、第２ＧａＮ層３０にチャネル領域を有する縦型ＭＯＳＦＥＴ１００Ｃを備える。縦型ＭＯＳＦＥＴ１００Ｃは、第２ＧａＮ層３０とゲート絶縁膜５０との間に配置された中間層４０を有する。中間層４０は、ゲート絶縁膜５０よりもバンドギャップが小さく、第２ＧａＮ層３０との間にバンドオフセットを有する。中間層４０は、ゲート絶縁膜５０を介してゲート電極６０と向い合う位置に配置される。中間層４０は高抵抗でありオーミック接触を阻害するので、ソース電極７０とソース領域３１とが接しているソースコンタクト領域ＳＣを避けている。これにより、ＧａＮ半導体装置１Ｃは、実施形態２に係るＧａＮ半導体装置１Ａと同様の効果を奏する。

ＧａＮ半導体装置１Ｃにおいても、中間層４０の電気容量をＣ２とし、中間層４０と第２ＧａＮ層３０との間のバンドオフセットをΔＥ２とすると、１．６×１０^−６／Ｃ２＜ΔＥ２、の関係を満たすことが好ましい。これにより、縦型ＭＯＳＦＥＴ１００Ｃのチャネル領域に存在する電子が中間層４０の伝導帯にトンネル伝導することを防ぐことができ、パラレル伝導を防ぐことができる。これにより、チャネル領域において、電子の減少を抑制することができるので、電子の移動度をさらに向上させることができる。

ＧａＮ半導体装置１Ｃにおいても、中間層４０は第２ＧａＮ層３０にヘテロ接合されていることが好ましい。中間層４０の厚さは、０．２５ｎｍ以上７ｎｍ以下であることが好ましく、０．２５ｎｍ以上２ｎｍ以下であることがさらに好ましい。

また、縦型ＭＯＳＦＥＴ１００Ｃの閾値電圧を３.０Ｖ以上に設定してもよい。これにより、縦型ＭＯＳＦＥＴ１００ＣをパワーＭＯＳＦＥＴとして使用することができる。

＜その他の実施形態＞
上記のように、本発明は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。
例えば、本発明の「ゲート絶縁膜」は、ＳｉＯ_２膜に限定されず、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（ＳｉＮ）膜も使用可能である。また、ゲート絶縁膜には、単層の絶縁膜をいくつか積層した複合膜等も使用可能である。ゲート絶縁膜としてＳｉＯ_２膜以外の絶縁膜を用いたＭＯＳＦＥＴは、ＭＩＳＦＥＴと呼んでもよい。ＭＩＳＦＥＴは、ＭＯＳＦＥＴを含む、より包括的な絶縁ゲート型トランジスタを意味する。

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

なお、本発明は以下のような構成も取ることができる。
（１）第１主面と、前記第１主面の反対側に位置する第２主面とを有する窒化ガリウム系半導体基板と、
前記窒化ガリウム系半導体基板の前記第１主面側に設けられた窒化ガリウム系半導体層と、
前記窒化ガリウム系半導体層にチャネル領域を有するトランジスタと、を備え、
前記トランジスタは、
前記窒化ガリウム系半導体層の上方に設けられたゲート絶縁膜と、
前記窒化ガリウム系半導体層と前記ゲート絶縁膜との間に配置され、前記ゲート絶縁膜よりもバンドギャップが小さく、前記窒化ガリウム系半導体層との間にバンドオフセットを有する中間層と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記窒化ガリウム系半導体層に設けられた第１導電型のソース領域と、
前記窒化ガリウム系半導体層上に設けられ、前記ソース領域と接するソース電極と、を有し、
前記中間層は、前記ゲート絶縁膜を介して前記ゲート電極と向い合う位置に配置され、かつ前記ソース電極と前記ソース領域とが接しているソースコンタクト領域を避けている、窒化物半導体装置。
（２）前記中間層の電気容量をＣ２とし、前記中間層と前記窒化ガリウム系半導体層との間の前記バンドオフセットをΔＥ２とすると、
１．６×１０^−６／Ｃ２ ＜ ΔＥ２、の関係を満たす、
前記（１）に記載の窒化物半導体装置。
（３）前記第１導電型はＮ型であり、
前記トランジスタの閾値電圧は３.０Ｖ以上である、
前記（１）又は（２）に記載の窒化物半導体装置。
（４）前記窒化ガリウム系半導体層は、窒化ガリウムで構成される、
前記（１）から（３）のいずれか１項に記載の窒化物半導体装置。
（５）前記窒化ガリウム系半導体層は、
前記第１導電型の第１窒化ガリウム層と、
前記第１窒化ガリウム層上に設けられた第２導電型の第２窒化ガリウム層と、備え、
前記ソース領域は前記第２窒化ガリウム層に設けられている、
前記（１）から（３）のいずれか１項に記載の窒化物半導体装置。
（６）前記ゲート絶縁膜は、酸化シリコン又は酸化アルミニウムで構成される、
前記（１）から（５）のいずれか１項に記載の窒化物半導体装置。
（７）前記中間層は、窒化アルミニウム系半導体層である、
前記（１）、（２）、（４）から（６）のいずれか１項に記載の窒化物半導体装置。
（８）前記中間層は前記窒化ガリウム系半導体層にヘテロ接合されている、
前記（１）から（７）のいずれか１項に記載の窒化物半導体装置。
（９）前記トランジスタは、
前記窒化ガリウム系半導体層に設けられた前記第１導電型のドレイン領域と、
前記窒化ガリウム系半導体層上に設けられ、前記ドレイン領域と接するドレイン電極とをさらに有し、
前記中間層は、
前記ドレイン電極と前記ドレイン領域とが接しているドレインコンタクト領域を避けている、
前記（１）から（８）のいずれか１項に記載の窒化物半導体装置。
（１０）前記窒化ガリウム系半導体基板の前記第２主面側に設けられたドレイン電極、をさらに備える
前記（１）から（８）のいずれか１項に記載の窒化物半導体装置。
（１１）前記中間層の厚さは、０．２５ｎｍ以上、７ｎｍ以下である前記（１）から（１０）のいずれか１項に記載の窒化物半導体装置。
（１２）前記中間層の厚さは、０．２５ｎｍ以上、２ｎｍ以下である前記（１）から（１０）のいずれか１項に記載の窒化物半導体装置。

１、１Ａ、１Ｂ、１Ｃ ＧａＮ半導体装置
２ ＧａＮ基板
２ａ、３０ａ 表面
２ｂ 裏面
１０ ＧａＮ層
２０ 第１ＧａＮ層
３０ 第２ＧａＮ層
２１ ウェル領域
３１ ソース領域
３２ ドレイン領域
３３ 不純物領域
４０、４１ 中間層
５０ ゲート絶縁膜
６０ ゲート電極
６５ 絶縁膜
７０ ソース電極
８０ ドレイン電極
１００ 横型ＭＯＳＦＥＴ
１００Ａ、１００Ｂ、１００Ｃ 縦型ＭＯＳＦＥＴ
１１０ ＧａＮ層
１１１ ウェル領域
１１１ａ 表面
ＤＣ ドレインコンタクト領域
Ｈ１ 第１コンタクトホール
Ｈ２ 第２コンタクトホール
Ｈ３ トレンチ
ＳＣ ソースコンタクト領域

Claims (12)

1. 第１主面と、前記第１主面の反対側に位置する第２主面とを有する窒化ガリウム系半導体基板と、
   前記窒化ガリウム系半導体基板の前記第１主面側に設けられた窒化ガリウム系半導体層と、
   前記窒化ガリウム系半導体層にチャネル領域を有するトランジスタと、を備え、
   前記トランジスタは、
   前記窒化ガリウム系半導体層の上方に設けられたゲート絶縁膜と、
   前記窒化ガリウム系半導体層と前記ゲート絶縁膜との間に配置され、前記ゲート絶縁膜よりもバンドギャップが小さく、前記窒化ガリウム系半導体層との間にバンドオフセットを有する中間層と、
   前記ゲート絶縁膜上に設けられたゲート電極と、
   前記窒化ガリウム系半導体層に設けられた第１導電型のソース領域と、
   前記窒化ガリウム系半導体層上に設けられ、前記ソース領域と接するソース電極と、を有し、
   前記中間層は、前記ゲート絶縁膜を介して前記ゲート電極と向い合う位置に配置され、かつ前記ソース電極と前記ソース領域とが接しているソースコンタクト領域を避けている、窒化物半導体装置。
2. 前記中間層の電気容量をＣ２とし、前記中間層と前記窒化ガリウム系半導体層との間の前記バンドオフセットをΔＥ２とすると、
   １．６×１０^−６／Ｃ２ ＜ ΔＥ２、の関係を満たす、請求項１に記載の窒化物半導体装置。
3. 前記第１導電型はＮ型であり、
   前記トランジスタの閾値電圧は３.０Ｖ以上である、請求項１に記載の窒化物半導体装置。
4. 前記窒化ガリウム系半導体層は、窒化ガリウムで構成される、請求項１に記載の窒化物半導体装置。
5. 前記窒化ガリウム系半導体層は、
   前記第１導電型の第１窒化ガリウム層と、
   前記第１窒化ガリウム層上に設けられた第２導電型の第２窒化ガリウム層と、備え、
   前記ソース領域は前記第２窒化ガリウム層に設けられている、請求項１に記載の窒化物半導体装置。
6. 前記ゲート絶縁膜は、酸化シリコン又は酸化アルミニウムで構成される、請求項１に記載の窒化物半導体装置。
7. 前記中間層は、窒化アルミニウム系半導体層である、請求項１に記載の窒化物半導体装置。
8. 前記中間層は前記窒化ガリウム系半導体層にヘテロ接合されている、請求項１に記載の窒化物半導体装置。
9. 前記トランジスタは、
   前記窒化ガリウム系半導体層に設けられた前記第１導電型のドレイン領域と、
   前記窒化ガリウム系半導体層上に設けられ、前記ドレイン領域と接するドレイン電極とをさらに有し、
   前記中間層は、
   前記ドレイン電極と前記ドレイン領域とが接しているドレインコンタクト領域を避けている、請求項１に記載の窒化物半導体装置。
10. 前記窒化ガリウム系半導体基板の前記第２主面側に設けられたドレイン電極、をさらに備える請求項１に記載の窒化物半導体装置。
11. 前記中間層の厚さは、０．２５ｎｍ以上、７ｎｍ以下である請求項１に記載の窒化物半導体装置。
12. 前記中間層の厚さは、０．２５ｎｍ以上、２ｎｍ以下である請求項１に記載の窒化物半導体装置。

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