KR20150123293A - 질화물 반도체 컴포넌트 및 이의 제조를 위한 프로세스 - Google Patents

질화물 반도체 컴포넌트 및 이의 제조를 위한 프로세스 Download PDF

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Abstract

본 발명은 실리콘 표면 상에 질화물 반도체 컴포넌트의 층 구조를 제조하기 위한 방법에 관한 것으로서, 상기 방법은 다음 단계: 실리콘 표면을 갖는 기판이 준비되는 단계; 상기 기판의 실리콘 표면 상에 알루미늄-함유 질화물 핵형성 층이 증착되는 단계; 상기 질화물 핵형성 층 상에 알루미늄-함유 질화물 버퍼 층이 선택적으로 증착되는 단계; 상기 질화물 핵형성 층 또는 존재하는 경우, 제1 질화물 버퍼 층 상에 마스킹 층이 증착되는 단계; 및 상기 마스킹 층 상에 갈륨-함유 제1 질화물 반도체 층이 증착되는 단계를 포함하며, 상기 마스킹 층은 개별적인 결정이 상기 제1 질화물 반도체 층의 증착 단계에서, 합체 층 두께 이상으로 먼저 상호성장하고, 성장 방향에 수직인 상호성장한 질화물 반도체 층의 층 플레인에서 적어도 0.16 μm2의 평균 표면적을 커버하도록 하는 방식으로 증착된다.

Description

질화물 반도체 컴포넌트 및 이의 제조를 위한 프로세스{NITRIDE SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF}
본 발명은 실리콘 표면 상에 질화물 반도체 컴포넌트의 층 구조를 제조하기 위한 프로세스에 관한 것이다. 본 발명은 또한 질화물 반도체 컴포넌트를 제조하기 위한 프로세스에 관한 것이다. 최종적으로, 본 발명은 질화물 반도체 컴포넌트, 특히 질화물 반도체를 기반으로 하는 박막 발광 다이오드(LED), 뿐만 아니라, 질화물 반도체 제품에 관한 것이다.
질화물 반도체는 주기계의 제3 주족의 하나 이상의 원소 뿐만 아니라, 제5 주족의 하나 이상의 원소를 함유하는 반도체 화합물이다. 이와 같은 반도체는 예를 들어, 반도체 GaN, INGaN, InGaAsN, AlGaN, 등을 포함한다. 본 발명의 상황에서 질화물 반도체에 대한 다른 통상적인 지정은 III족 질화물 및 III-V족 질화물이다. 이러한 지정은 본 출원에서 교환 가능하게 사용되며 동일한 의미를 갖는다.
질화물 반도체는 특히 스펙트럼의 가시광 및 자외선 영역에서 발광하는 발광 구조에서 사용된다. 이것 이외에, 특히 예를 들어, 무선 전송 기술과 같은 고주파수 애플리케이션에서 적합한 예를 들어, 고 전자 이동성(HEM) 트랜지스터와 같은 전자 질화물 반도체 컴포넌트가 또한 공지되어 있다. 질화물 반도체 컴포넌트는 또한 고전력 전자장치에서 소위 "전력 디바이스"의 형태로 사용된다.
질화물 반도체의 이용 가능한 기판의 크기가 매우 작고 품질이 불량하기 때문에, 질화물 반도체 기판의 층 구조의 저렴한 호모에피택시(homoepitaxy)에 상업적인 관심이 거의 없다. 그러므로, 예를 들어, 청색 또는 녹색 LED와 같은 이용 가능한 반도체 컴포넌트는 사파이어(Al2O3) 기판 또는 탄화 실리콘(SiC) 기판 상에 증착되는 층 구조를 포함한다. 이러한 기판 재료는 여러 단점을 갖는다. 한편으로, 이들은 고가이다. 다른 한편으로, 이러한 재료의 이용 가능한 기판은 비교적 작아서, 컴포넌트당 제조 비용이 소정 기판 표면에 대한 상대적으로 적은 수율 때문에 부가적으로 증가된다. 이러한 재료의 경도가 상당하다는 것이 이에 추가되는데, 상기 경도는 9 모스 경도(Moh's scale) 이상이며 고가의 다이아몬드 톱 및 그라인딩 재료로만 기계적인 처리가 가능하다.
그러므로, 실리콘 기판은 점점 대-면적 성장에 사용되며, 공지된 바와 같이 큰 직경을 갖는 이와 같은 기판은 저렴하게 획득될 수 있다.
상업적으로 통상적으로 사용되는 기상 에피택시에서의 질화물 반도체의 층 구조에 대한 전형적인 성장 온도는 1000℃ 이상이다. 그 후, 실리콘 및 질화물 반도체 재료의 상이한 열팽창 계수는 성장 단계 이후의 증착된 질화물 반도체 층 구조의 냉각 동안 대략 0.7 GPa/μm의 질화물 반도체 층의 높은 신장 응력을 초래하여, 1μm보다 더 적은 층 두께에서 크랙 형성이 시작된다.
실리콘 상의 GaN 층의 성장 동안의 크랙 형성을 피하기 위하여, 현저하게 낮은 온도(1000℃ 이하)에서 성장된 얇은 중간 층, 소위 저-온 AlN 또는 AlGaN 중간 층이 사용된다. 이러한 층의 효과는 AlN 또는 AlGaN 중간 층 상의 압축 응력에 의한 GaN의 성장으로 인한 신장 응력의 부분적인 보상을 기반으로 한다. 층 증착 이후의 냉각 동안, GaN 층의 이러한 압축 응력은 상이한 열팽창 계수에 의해 생성된 신장 응력을 중화하고, 결과적으로 신장 응력이 감소되도록 한다.
이 기술의 단점은 중간 층 상에서 성장하는 GaN 층 내의 높은 변위 집중도(dislocation concentration)이다. 그러므로, 본 출원의 명세서에 참조되어 있는 DE 101 51 092 A1에서, 변위 밀도를 감소시키기 위하여 성장하는 GaN 층 내로의 실리콘 질화물 중간 층의 부가적인 삽입이 제안된다. 반드시 완전히 폐쇄되지는 않은 SixNy 중간 층은 GaN의 후속 성장에 대한 마스크의 역할을 한다. DE 101 51 092 A1에 따르면, 중간 층의 두께는 100 nm 내지 몇 μm까지 이격되어 떨어진 몇 개의 성장 아일랜드(growth island)만이 그것 상에 형성되도록 선택되며, 이것은 성장의 부가적인 과정 동안, SiN 중간 층으로부터 성장 표면의 거리가 증가함에 따라, 소위 합체 두께(coalescence thickness)에서 시작하여 함께 성장하고 폐쇄된 층 표면을 형성한다. 물론, 실리콘 상의 GaN 에피택시 내의 SiN 중간 층만이 명백한 아일랜드 성장을 생성하므로, SiN 두께를 증가시킴에 따라 성장하는 상당한 합체 두께를 생성한다. 그러나, 이러한 성장 아일랜드의 합체를 가속화하기 위한 적절한 수단에 의하여, 상술된 중요한 크랙 두께는 성장 아일랜드 합체 이전에 이미 도달하지 않게 된다.
본 출원의 명세서에 참조되어 있는 Dadgar 등에 의한 문서 "Reduction of Stress at the Initial Stages of GaN Growth on Si(111)" Applied Physics Letters, Vol. 82,2003, No1, pp.28-30(이하에서 간략히 :Dadgar 등"이라 칭해짐)로부터, 실리콘-도핑된 AlN 핵형성 층 및 기껏해야 1.5 모노층 공칭 두께의 SiN 마스킹의 증착 이후에 GaN 층을 제조하는 것이 또한 공지되어 있다. 성장하는 GaN 층의 신장 응력은 이와 같은 SiN 마스킹 층이 없는 성장에 비하여 감소될 수 있다.
이 효과는 SiN 마스킹 층 두께의 함수로서, 일정 두께에서 시작하는 포화 현상을 나타내며, 완전한 응력 보상이 예측될 수 없다. 한편, SiN 마스킹 층이 자신의 두께가 증가함에 따라 AlN 핵형성 층 및 후속하여(즉, SiN 마스킹 층 이후에) 성장하는 GaN 층 사이의 구조적인 커플링과 간섭하거나 심지어 상기 구조적인 커플링을 방해할 수 있다는 것이 사실이다. 결과적으로, 그 후에 AlN 핵형성 층에 대한 희망하는 압축 영향이 더 이상 발생하지 않을 수 있고, 희망하지 않는 높은 신장 응력이 최종적인 질화물 반도체 층 내에 남게 된다. 둘째로, 두꺼운 SiN 층은 합체 두께를 공지된 방법에 의하여, 더 이상 크랙 형성에 대한 임계 층 두께 이하로 유지될 수 없는 값으로 증가시킨다.
결과적으로, SiN 마스킹 층의 삽입이 더 이상 질화물 반도체 층 구조에서 신장 응력을 제거하지 못할 수 있다.
비균질 신장 응력은 부가적인 단점을 갖는다. 상술된 높은 변위 집중도 이외에, 이것은 또한 성정하는 층 구조 및 아래에 놓인 기판의 만곡을 초래한다. 이 문제는 또한 실리콘 기판이 제조 과정 동안 제거되는 얇은 층 LED와 같은 얇은 층 컴포넌트에 영향을 준다. 만곡된 질화물 반도체 층 구조의 프로세싱은 이미 문제를 초래하므로, 컴포넌트 제조의 비용 및 복잡도를 증가시킨다. 나중에 전형적으로 캐리어에 본딩되는 만곡된 질화물 반도체 층은 캐리어로부터 용이하게 분리되며, 대응하는 컴포넌트는 희망하지 않은 짧은 수명을 갖는다.
본 출원의 명세서에 참조되어 있는 C.Mo 등에 의한 문서 "Growth and characterization of InGaN blue LED structure on Si(111) by MICVD" Journal of Crystal Growth, 285(2005), 312-317(이하에서 간략히 "Mo 등"이라 칭해짐)로부터, AlN 핵형성 층 상에 GaN 버퍼 층을 성장시킴으로써 신장 응력을 감소시키는 것이 공지되어 있다. 이 경우에, 질소 전구체에 대한 갈륨 전구체의 가스 흐름 밀도의 매우 낮은 비율이 고온 기상 에피택시에서 GaN 버퍼 층의 성장을 위해 조정된다. 이것은 후속 GaN 층의 아일랜드 성장을 촉진시킨다. 그러나, 단점은 질화물 반도체 층 구조에서 신장 응력이 여전히 남는다는 것이다. 게다가, 이 공지된 LED는 희망하지 않는 높은 전기 저항을 갖는다.
따라서, 본 발명이 기반으로 하는 기술적 문제는 실리콘 표면 상에 질화물 반도체 층의 층 구조 및 질화물 반도체 컴포넌트 자체를 제조하기 위한 프로세스를 제공하는 것이며, 여기서 마무리된 층 구조의 신장 응력은 이 문제에 대한 공지된 해결책에 비하여 더 감소된다.
따라서, 본 발명이 기반으로 하는 기술적 문제는 실리콘 표면 상에 질화물 반도체 층의 층 구조 및 질화물 반도체 컴포넌트 자체를 제조하기 위한 프로세스를 제공하는 것이며, 여기서 마무리된 층 구조의 신장 응력은 이 문제에 대한 공지된 해결책에 비하여 더 감소된다.
본 발명이 기반으로 하는 기술적 문제는 이 문제에 대한 공지된 해결책에 비하여 질화물 반도체 층의 만곡을 감소시키는 실리콘 표면 상에 질화물 반도체 층의 층 구조 및 질화물 반도체 컴포넌트 자체를 제조하기 위한 프로세스를 제공하는 것이다.
본 발명의 제1 양상에 따르면, 상술된 기술적 문제는 다음 단계:
- 실리콘 표면을 갖는 기판을 제공하는 단계;
- 상기 기판의 실리콘 표면 상에 알루미늄-함유 질화물 핵형성 층을 증착하는 단계;
- 상기 질화물 핵형성 층 상에 알루미늄-함유 질화물 버퍼 층을 증착하는 단계(선택적);
- 상기 질화물 핵형성 층 또는 존재하는 경우, 제1 질화물 버퍼 층 상에 마스킹 층을 증착하는 단계;
- 상기 마스킹 층 상에 갈륨-함유 제1 질화물 반도체 층을 증착하는 단계를 포함하며,
상기 마스킹 층은 상기 제1 질화물 반도체 층의 증착 단계에서, 합체 층 두께 이상으로 합체하고 성장 방향에 수직인 합체된 질화물 반도체 층의 층 플레인에서 적어도 0.16 μm2의 평균 표면적을 차지하는 개별적인 결정(crystallite)이 무엇보다도 먼저 성장하도록 하는 방식으로 증착되는, 실리콘 표면 상에 질화물 반도체 컴포넌트의 층 구조를 제조하기 위한 프로세스에 의해 해결된다.
본 발명에 따른 프로세스에 의하면, 놀랍게도, 적절한 부가적인 프로세싱에 의하여, 상이한 열팽창 계수에 의해 생성되는 신장 응력(σ)의 완전하거나 거의 완전한 보상조차도 행할 수 있는 증가된 압축 응력을 제1 질화물 반도체 층의 성장 동안 발생시킬 수 있다는 것이 발견되었다. 실온에서의 냉각 이후에, 완전히 응력이 없거나, 또는 0.2 GPa/μm보다 상당히 적지만, 일반적으로 0.1 GPa/μm보다 훨씬 더 적은 σ의 값으로 거의 응력이 없으며, 더구나 매우 낮은 변위 집중도만을 가지며 매우 낮은 크랙만을 나타내거나 실제로 크랙이 전혀 없는 층 구조가 성장될 수 있다.
본 발명에 따른 프로세스는 특히 높거나 심지어 무한한 곡률 반경을 갖는 층 구조의 제조에 동시적으로 적합하며, 이는 특히 LED와 같은 박막 컴포넌트의 제조에서 매우 유용하다.
이 방식으로, 큰 포맷 실리콘 웨이퍼 또는 SOI(실리콘-온-인슐레이터) 웨이퍼 상에서 질화물 반도체를 기반으로 한 박막 컴포넌트의 저렴한 성장이 또한 가능하다.
이러한 장점은 아마도 바람직하게는 SiN으로 구성된 적절하게 증착된 마스킹 층 상의 상호성장 결정(intergrowing crystallite)이 이들의 합체로 인해, 이들의 성장 동안 충분히 강한 압축 응력 및 질화물 반도체 층 내에서의 0.16 μm2의 평균 결정 표면적의 달성을 발생시킨다는 사실 때문일 수 있다. 이 비교적 강한 압축 응력은 생성될 이후의 여전히 공지되지 않은 신장 응력을 더 양호하게 보상할 수 있다.
질화물 반도체 층 내의 합체 층 두께 이상의 층 플레인 내의 결정의 평균 결정 표면적은 2개의 예의 도움으로 이하에 더 상세히 설명되는 바와 같이, 예를 들어, 평면도 투과 전자 현미경(TEM) 이미지의 분석과 같은 이미지-보조 분석 프로세스에 의해 결정될 수 있다. 분석은 명백하게 결정의 충분히 큰 랜덤 샘플을 기반으로 해야 한다.
*GaN 버퍼 층(Mo 등)을 사용할 때 이러한 효과 및 거의 완전한 응력 보상의 가능성이 발생한다는 것이 상술된 바와 같이, SiN 마스킹 층(Dadgar 등)을 사용할 때의 상술된 포화 효과 및 단지 부분적인 응력 감소를 기반으로 하여, 종래 기술로부터 예측할 수 없다. 이 놀라운 효과는 특히 실리콘 표면 상의 약간 응력을 받거나 완전히 응력을 받지 않는 질화물 반도체 층 구조의 제조를 위해 본 발명에 따라 이용되며, 이로부터 특히 유용한 질화물 반도체 컴포넌트가 이후에 제조될 수 있다.
청구항이 각각의 기능(핵형성 층, 버퍼 층, 중간 층, 등)을 갖는 알루미늄-함유 질화물 층과 관련될 때, 이것은 III 족 금속 단독 또는 다른 III 족 금속과의 조합 중 하나로서 알루미늄을 함유하는 각각의 기능을 갖는 층을 의미하는 것으로 이해된다. 실리콘 또는 마그네슘과 같은 주기계의 다른 그룹의 원소에 의한 도핑은 정의를 위하여 무시된다. 그러나, 명백하게 이와 같은 도핑 물질이 또한 포함될 수 있다.
핵형성 층은 단지 몇 나노미터의 두께이고, 반드시 폐쇄된 층이 아니라, 아마도 불량한 결정 및/또는 화학량론적 특성이 상부에 성장하거나 부가적인 층 성장이 시작되는 층의 후속 층 성장에 대한 기초를 형성한다. 마스킹 층은 표면의 완전하거나 부분적인 커버링의 역할을 하며, 종종 몇 모노층이거나 1 모노층 두께보다 훨씬 더 적다.
본 발명의 제2 양상은 다음 단계:
- 본 발명의 제1 양상 또는 본 출원에서 이하에 설명된 실시예 중 하나 또는 관련된 종속 청구항 중 하나에 따른 프로세스에 따라 실리콘 표면 상에 질화물 반도체 컴포넌트의 층 구조를 제조하는 단계;
- 상기 층 구조의 성장 상측이 캐리어와 마주하도록 상기 층 구조를 캐리어에 본딩하는 단계;
- 상기 기판을 제거하는 단계;
- 접촉 구조를 제조하는 단계를 포함하는 질화물 반도체 컴포넌트를 제조하기 위한 프로세스에 관한 것이다.
본 발명의 제2 양상에 따른 프로세스는 본 발명의 제1 양상의 프로세스의 유용한 진전이며, 질화물 반도체 컴포넌트의 특히 간단하고 저렴한 프로세싱을 허용한다.
본 발명의 제3 양상에 따르면, 상술된 기술적 문제는 다음
- 성장 방향에 수직인 층 플레인에서 적어도 0.16 μm2의 평균 표면적을 차지하는 상호성장 결정의 구조를 갖는 갈륨-함유 제1 질화물 반도체 층,
- 상기 제1 질화물 반도체 층에 인접한 알루미늄-함유 질화물 중간 층,
- 최종 층에 인접한 갈륨-함유 부가적 제2 질화물 반도체 층을 갖는 질화물 반도체 컴포넌트에 의해 해결된다.
실리콘 기판 상의 제조를 특징으로 하는 질화물 반도체 층의 구조를 포함하는 이와 같은 컴포넌트는 저 제조 비용과 함께, 상업적인 애플리케이션에 필수적인 긴 서비스 수명 및 양호한 동작 파라미터를 갖는다.
본 발명의 제3 양상에 질화물 반도체 컴포넌트는 본 발명에 따른 프로세스 절차를 특징으로 하고 이 프로세스에 의해 제조된 질화물 반도체 컴포넌트가 다른 질화물 반도체 컴포넌트와 구별될 수 있도록 하는 구조적인 모양을 갖는다.
따라서, 사파이어 기판을 사용하여 큰 평균 표면적을 갖는 결정을 제조하는 것이 물론 원리적으로 또한 가능하고 본질적으로 공지되어 있다. 그러나, 사파이어 기판 상에 제조되고 100 nm 이상의 두께의 AlGaN 층을 포함하지 않는 질화물 반도체 컴포넌트는 임의의 알루미늄-함유 질화물 반도체 중간 층을 갖지 않으며, 특히 임의의 알루미늄 질화물 중간 층을 갖지 않는다. 사파이어 기판 상의 반도체 층의 성장은 본 발명에서 설명된 바와 같이, 실리콘 기판 상에서의 성장과 완전히 상이한 경계 조건을 겪게 된다. 사파이어 기판 상의 층 성장이 항상 냉각 이후에 층이 쌍축방향으로 압축적으로 응력을 받도록 한다는 것이 사실이다. 성장 동안 GaN 층의 압축 응력을 초래하는 알루미늄-함유 질화물 중간 층의 도웁에 의한 스트레인 엔지니어링(strAlN engineering)은 LED 구조에서 필요로 되지 않고, 실제로는 바람직하지도 않은데, 그 이유는 이것이 800℃ 주위의 InGaN 층의 성장 동안 및 상기 공정의 끝에서 매우 현저한 기판 만곡을 초래하기 때문이다. 도입부에 설명된 바와 같이, 스트레인 엔지니어링을 위해 알루미늄-함유 질화물 반도체 중간 층을 사용하는 것이 실리콘 상의 질화물 반도체 층의 성장에서 또한 본질적으로 공지되어 있다.
그러나, 이러한 2개의 특징의 결합은 지금까지 기술적으로 성취 가능하지 않았다. 본 발명의 제1 양상에 따른 프로세스 절차 하에서만, 실리콘 기판 상에 충분히 큰 표면적의 결정을 갖는 층을 제조하는 것이 가능해졌다. 두께가 대략 1300 nm 이상인 두꺼운 질화물 반도체 층의 제조를 위한 이러한 질화물 반도체 층의 연속적인 성장 동안, 스트레인 엔지니어링 중간 층은 후속 냉각 동안 발생하는 신장 응력을 완전히 또는 거의 완전히 보상할 수 있는 성장 동안의 충분히 큰 압축 응력을 설정하기 위하여 실리콘 표면을 갖는 기판을 기반으로 한 성장에 대해서만 필요로 된다. 전문가 범위에서, 본 발명의 제3 양상에 따른 질화물 반도체 컴포넌트를 제조하는 것이 지금까지 가능하지 않았다.
실리콘 기판 상의 증착에서 처음으로 제조된 층, 즉, 알루미늄-함유 질화물 핵혁성 층 및 마스킹 층은 박막 LED와 같은 박막 컴포넌트의 제조를 위해 성장된 층의 스트립핑(stripping) 이후에 실리콘 표면으로부터 전형적으로 제거되는 부가적인 프로세싱의 프레임워크(framework) 내에 존재한다. 따라서, 질화물 반도체 컴포넌트는 본 발명에 따른 프로세스에 의해 제조될 수 있고, 본 발명에 따른 프로세스 절차가 핵형성 및 마스킹 층의 존재를 입증할 수 없을지라도, 층 구조 내의 알루미늄-함유 질화물 반도체 중간 층의 존재가 성장에서 실리콘 기판을 사용하는 것에 대한 명백한 표시를 제공한다.
본 발명의 제4 양상에 따르면, 상술된 기술적 문제는 다음
- 실리콘 표면을 갖는 기판,
- 상기 실리콘 표면에 인접한 알루미늄-함유 질화물 핵형성 층,
- 상기 질화물 핵형성 층에 인접한 알루미늄-함유 질화물 버퍼 층(선택적),
- 상기 질화물 핵형성 층 또는 존재한다면, 상기 질화물 버퍼 층 상의 마스킹 층, 및
- 상기 마스킹 층에 인접하게 배열되고 합체된 결정의 구조를 갖는 갈륨-함유 제1 질화물 반도체 층을 가지며, 합체 층 두께 이상이며 성장 방향에 수직인 층 플레인 내의 결정은 적어도 0.16 μm2의 평균 표면적을 차지하는, 질화물 반도체 제품에 의해 해결된다.
본 발명의 질화물 반도체 제품은 전형적으로 컴포넌트 제조의 독립적으로 획득 가능한 중간 제품이다. 이것은 실리콘 표면을 갖는 기존 기판 상에서 뿐만 아니라, 기판의 스트립핑 이후에, 또 다른 캐리어 상에서 컴포넌트를 제조하는데 사용되거나, 큰 면적 지지되지 않은 층, 큰 면적 질화물 반도체 기판, 또는 지지되지 않는 컴포넌트의 제조에 사용될 수 있다.
본 발명의 각종 프로세스 및 디바이스 양상의 실시예가 후술된다. 상기 실시예는 이것이 명시적으로 배제되지 않는다면, 서로 결합될 수 있다.
본 발명의 제1 양상에 따른 실리콘 기판 상에 질화물 반도체 컴포넌트의 층 구조를 제조하기 위한 프로세스의 실시예가 무엇보다도 먼저 설명될 것이다.
층 품질의 특히 큰 결정 표면으로 개선된다. 그러므로, 바람직한 실시예에서, 마스킹 층은 상기 제1 질화물 반도체 층의 증착 단계에서, 결정은 합체 층 두께 이상으로 합체하고 성장 방향에 수직인 합체된 질화물 반도체 층의 층 플레인에서 적어도 0.36 μm2의 평균 표면적을 차지하는 개별적인 결정이 무엇보다도 먼저 성장하도록 하는 방식으로 증착된다.
부가적인 양상에서, 제1 질화물 반도체 층이 무엇보다도 먼저 성장 아일랜드의 형태로 성장하는 경우에, 마스킹 층으로부터 적어도 600 nm의 거리로 시작하는 것이 적어도 80% 폐쇄되는 층 표면이 형성될 수 있도록 하는 층 두께로 마스킹 층이 증착된다. 이 실시예의 프로세스 절차는 양호한 재현성과 함께, 600 nm의 층 두께 이상에서 크게 합체되고 핵형성 층으로부터 이 거리 이상의 층 플레인에서, 평균 표면적이 0.16 μm2이상인 큰 면적 결정을 나타내는 갈륨-함유 질화물 반도체 층에 대해 조사하도록 한다.
본 발명에 따른 프로세스 절차, 특히 방금 설명된 실시예의 프로세스 절차에서, 바람직하게는, 적어도 95%의 아래에 놓인 질화물 핵형성 층 또는 존재하는 경우 제1 질화물 버퍼 층의 커버리지를 제공하는 마스킹 층이 시점으로서 사용된다. 이 정도의 커버리지로, 비교적 적은 성장 핵이 부가적인 층 증착 과정 동안 3차원 성장(아일랜드 성장)에 의해 큰 결정을 형성하기 위하여 전개될 수 있는 마스킹 층 상에 형성된다.
최선의 결과는 지금까지 실리콘 질화물의 마스킹 층에 의하여 달성되었다. 그러나, 원칙적으로, 예를 들어, 계면불활성제와 같은 마스킹 층에 다른 적합한 재료를 사용하여, 핵형성 층의 웨팅(wetting)을 방지하는 것이 또한 구상 가능하다. 이 경우에, 원칙적으로, 예를 들어, 질화물 반도체 증착의 높은 성장 온도에서 사용되는 모든 금속 질화물이 적합할 수 있다. 그러나, 이와 같은 표면 상에 핵형성이 종종 발생하지 않거나 지연된 핵형성이 발생하기 때문에 비정질로 성장하는 물질이 아마도 적합할 것이다.
상기 프로세스 절차는 바람직한 실시예에서 성장 표면의 반사 밀도의 동시 측정(리플렉토메트리(reflecometry))에 의해 성취된다. 큰 성장을 모니터링하기 위한 본질적으로 공지된 이 프로세스는 마스킹 층의 증착의 지속기간의 제어 및 규정된 조정을 허용하며, 상기 지속기간은 바람직하게는 제1 질화물 반도체 층의 증착 단계에서, ca. 600 nm의 광 파장에서 성장 표면의 반사 밀도의 동시 측정이 5개의 발진 사이클 이후에 가장 먼저, 대략 일정한 최대 값에 도달하는 증가하는 발진 진폭에 따른 발진 강도 비헤이버를 나타내도록 선택된다. 마스킹 층의 증착의 지속기간의 정확한 값은 성장 리액터마다 가변될 수 있는 다수의 파라미터에 따른다. 본 실시예의 경험을 사용하면, 마스킹 층의 증착의 적절한 지속기간은 몇 개의 실험에 의해 각각의 성장 리액터에 대해 결정될 수 있다.
제1 질화물 반도체 층은 이미 압축 응력에 의하여 본 발명에 따른 프로세스에 따라 성장되었다. 바람직하게는, 합체를 촉진하는 (예를 들어, 증가된 성장 온도 또는 높은 V/III 비와 같은) 성장 파라미터 중 어느 것도 조정되지 않는다. 이러한 조건 하에서, 특히 압축 층 성장이 달성됨으로써, 냉각 이후의 감소된 신장 응력 및 이에 따른 균질하게 응력을 받거나 응력을 받지 않는 질화물 반도체 층 구조가 제조될 수 있다.
질화물 반도체가 더 큰 층 두께로 증착될 경우, 제1 질화물 반도체 층은 바람직하게는, 층 두께가 더 높아지도록 하는 부가적인 층이 후술되는 바와 같이 증착되기 전에 800 내지 1600 nm의 층 두께로 증착된다. 바람직하게는, 이 경우에, 알루미늄-함유 질화물 중간 층이 실제로 제1 질화물 반도체 층 상에 증착되고 나서, 갈륨-함유 부가적 질화물 반도체 층이 제2 질화물 반도체 층이라 또한 칭해지는 최종 층 상에 증착된다. 제1 질화물 반도체 층으로서 GaN의 성장의 경우에, 바람직하게는 저온 AlN 층인 알루미늄-함유 질화물 중간 층에 의하여, 층 구조 내의 압축 응력이 훨씬 더 높아질 수 있다. 따라서, 알루미늄-함유 질화물 중간 층의 기능은 스트레인 엔지니어링이다.
알루미늄-함유 질화물 중간 층 및 갈륨-함유 부가적 질화물 층의 증착 시퀀스는 반복적으로 수행될 수 있다. 이 방식으로, 제1 질화물 반도체 층은 이전에 증착된 알루미늄-함유 중간 층에 의한 각각의 경우에서 제2, 제3, 제4, 등의 질화물 반도체 층보다 앞설 수 있다. 이것은 질화물 중간 층과 별도로, 제1, 제2, 아마도 제3, 등의 질화물 반도체 층으로 구성되는 두꺼운 질화물 반도체 층을 제조한다. 다른 기능을 갖는 필요한 부가적인 중간 층이 명백히 이에 통합될 수 있다.
알루미늄-함유 질화물 중간 층의 두께는 저-온 AlN 중간 층이 사용되는 경우에 예를 들어, 8 내지 15 nm이다. AlGaN 중간 층의 사용이 또한 구상될 수 있고, 이 경우, 대략 동일한 두께가 적합하다. 스트레인 엔지니어링 목적을 위해 고온에서 성장된 더 두꺼운 AlN 중간 층의 사용이 본 출원인의 이름으로 DE 10 2004 038 573 A1으로부터 공지되어 있다. ca. 30 nm의 이 층 두께로부터 시작하면, 높은 전기 저항 층 구조가 형성되는 경향이 있다는 것이 경험을 통해 발견된다는 점이 이 경우에 주의되어야 하며, 이는 광 에미터(light emitter)의 제조에 대해 단점이다. 또한 크랙 형성에 대한 경향이 증가된다.
알루미늄-함유 질화물 중간 층의 사용이 행해지지 않는 경우에, 제1 질화물 반도체 층은 바람직하게는 (GaN의 경우에) 1300 nm의 두께로 증착된다. 이 층 두께 이상에서는 나중에 발생하는 신장 응력 때문에 냉각 시에 크랙이 발생할 수 있다.
발광 질화물 반도체 컴포넌트의 제조의 경우에, 질화물 반도체 재료의 다중 양자-웰 구조가 바람직하게는 제2, 또는 상술된 바와 같이 반복된 층 증착을 갖는 프로세스 절차에 따르면, 또 다른 부가적인 질화물 반도체 층 상에 증착된다. 발광 질화물 반도체 컴포넌트에 대한 다중-양자-웰 구조는 본질적으로 공지되어 있고, 여기서 더 상세히 설명될 필요가 없다.
다중-양자-웰 구조가 증착되는 부가적인 질화물 반도체 층의 증착 직전에 적어도 실리콘의 제2 마스킹 층의 증착이 발광에 결정적인 층 구조의 영역에서 특히 양호한 층 품질을 생성한다는 것이 발견되었다.
광전 컴포넌트를 제조하기 위하여 n-도핑이 바람직하게는 제1, 및 존재하는 경우, 다중-양자-웰 구조 이전에 증착되는 부가적인 질화물 반도체 층에 통합된다. p-도핑된 존을 생성하기 위하여, p-도핑된 갈륨-함유 질화물 반도체 커버 층이 바람직하게는 다중-양자-웰 구조 상에 증착된다.
특히, 두꺼운 층 구조의 성장을 위하여, 질화물 반도체 층 구조에서 발생하는 응력이 또한 기판 상에 작용하고 기판 만곡을 초래할 수 있다는 문제가 고려되어야 한다. 이와 같은 만곡은 또한 예를 들어, 사파이어와 같은 다른 헤테로기판으로부터 공지되어 있다. 이 만곡의 감소는 바람직한 실시예에서, 기판, 특히 두께가 적어도 DGaN×x인 도전성 실리콘 기판을 제공하는 단계를 포함하고, 여기서 DGaN은 기판 상에 증착될 질화물 반도체 층의 층 두께, 또는 하나 이상의 질화물 반도체 층이 증착될 경우, 기판 상에 증착될 질화물 반도체 층 및 기존 질화물 중간 층의 층 두께의 합을 나타내고, 여기서 x는 도핑된 실리콘 기판이 사용되는 경우에 적어도 110이고 도핑되지 않은 기판이 사용되는 경우에 적어도 200이다. 이러한 층 두께 값에 의하여, Si 기판 내의 압축 사전-응력으로 인한 가능한 소성 변형이 각각의 경우에 성공적으로 방지될 수 있다. 이것은 이 방식으로 변형된 결정이 더 이상 평면이 아닐 수 있기 때문에 유용하다.
본 실시예의 이 부가적인 특징은 독립적으로 보호할 가치가 있는 본 발명의 개념을 나타낸다. 따라서, 실리콘 표면 상의 질화물 반도체 컴포넌트의 층 구조의 독립적으로 보호할 가치가 있는 프로세스는 최종적으로 언급된 실시예의 부가적인 양상에 대응하는 실리콘 기판을 제공하는 단계를 포함한다. 여기서 설명되는 본 발명의 제1 양상의 프로세스의 부가적인 단계 뿐만 아니라, 본 발명의 제1 양상의 프로세스의 실시예는 독립적으로 보호할 가치가 있는 이 프로세스의 실시예를 형성한다. 특히, 비교적 높은 응력을 받는 층 구조의 경우에, 이 독립적인 발명의 프로세스는 실리콘 기판이 만곡을 너무 크게 하지 않도록 한다.
상술된 실시예는 실리콘 기판이 또한 100 ×
Figure pat00001
×y보다 크거나 이와 동일한 두께를 갖는 경우에 더 개선되며, 여기서 y는
Figure pat00002
이다. 이 부가적인 조건은 특히 InGaN 또는 AlGaN 층을 갖는 LED에서 유용하다.
질화물 반도체 컴포넌트의 제조와 관련되는 본 발명의 제2 양상에 따른 프로세스의 실시예가 후술된다. 이 프로세스는 본 발명의 제1 양상의 프로세스의 모든 단계를 포함하므로, 또한 이의 장점을 공유한다.
본 발명의 제2 양상에 따른 이 프로세스의 바람직한 실시예에서, 전기 도전성 접촉 층이 본 발명의 제1 양상에 따른 프로세스에 의해 제조된 층 구조의 성장 상측 상에 증착된다.
후술되는 2개의 대안적인 실시예 중 제1 대안적인 실시예에서, 접촉 층은 p-도핑된 질화물 반도체 커버 층보다 더 높은 굴절률을 갖는다. 접촉 층은 또한 접촉 층이 존재하지 않는 경우 질화물 반도체 층 구조의 성장 상측과 같이 금속화될 수 있다. 이 방식으로, 질화물 반도체 컴포넌트의 광 수율이 증가된다. 굴절률이 p-도핑된 질화물 반도체 커버 층의 굴절률보다 더 큰 접촉 층을 갖는 이러한 제1 대안적인 실시예에서, 이 질화물 반도체 커버 층은 바람직하게는
Figure pat00003
의 두께로 증착되고, 여기서 m = 0, 1, 2, 3, ...; λ는 질화물 반도체 컴포넌트의 동작 동안 다중-양자-웰 구조의 광 방출의 파장이며, nnitride는 파장(λ)에서 질화물의 굴절률이며, dMQW는 다중-양자-웰 구조의 두께를 나타낸다. 이것은 마무리된 컴포넌트 내의 질화물 반도체 커버 층이 n>n(nitride)을 갖는 재료에 임베딩되는 경우에 광 수율을 증가시킨다. 이들은 금속 또는 더 높은 굴절률 재료, 예를 들어, 더 높은 굴절률 반도체를 포함한다.
2개의 대안적인 실시예 중 제2 대안적인 실시예에서, 접촉 층은 p-도핑된 질화물 반도체 커버 층보다 더 작은 굴절률을 갖는다. 이 실시예에서, 질화물 반도체 커버 층은 바람직하게는
Figure pat00004
의 두께로 증착되며, 여기서 m = 0, 1, 2, 3, 4, ...; λ는 질화물 반도체 컴포넌트의 동작 동안 다중-양자-웰 구조의 광 방출의 파장이며, nnitride는 파장(λ)에서 질화물의 굴절률을 나타내고, dMQW는 다중-양자-웰 구조의 두께를 나타낸다. 이 식은 질화물 반도체 커버 층이 예를 들어, 각종 플라스틱 재료, 공기, 등과 같은 작은 굴절률의 재료로 커버되는 경우에도 적용된다. 이것은 표준 LED에 의한 더 통상적인 경우이지만, 스트립핑된 LED에 의한 경우는 아니다.
본딩에 사용되는 표면이 전기적으로 도전성이 있고, 반사성이 있으며, 금속성이 있는 캐리어를 사용하는 것이 특히 유용하다는 것이 판명되었다. 공지된 바와 같이, 대부분의 금속은 이러한 특성을 유용한 방식으로 결합한다. 이 방식으로, 컴포넌트로부터의 열 소산(heat dissipation)이 개선된다. 바람직하게는, 금속 표면 또는 전체 캐리어는 구리, 알루미늄, 알루미늄 질화물, 실리콘 또는 알루미늄-실리콘 및/또는 알루미늄-실리콘-탄소로 형성된다.
특히 적합한 다른 캐리어 재료는 구리 또는 알루미늄과 별도로, GaN과 거의 동일한 팽창 계수를 갖는 높은 실리콘 농도, 이상적으로는 적어도 70% 이상을 갖는 알루미늄-실리콘(Al/Si)이며, Si 농도가 높아짐에 따라, 아주 동일한 팽창 계수를 갖는다. 이것은 LED의 설치 및 동작에서의 문제를 방지하는데, 그 이유는 이와 관련하여 발생하는 응력이 컴포넌트의 분리 또는 스트립핑 또는 층에서의 크랙을 초래할 수 있기 때문이다. 그러므로, 현재, LED는 예를 들어, 탄성 접착제로 Al 캐리어에 본딩되는데, 그 이유는 이 방식으로만, 광범위하게 가변하는 열팽창 계수(GaN ~ 5.6 ppmK-1, Al > 20 ppmK-1)가 제어될 수 있기 때문이다. 그러나, 탄성 접착제의 사용은 단점을 갖는다. 따라서, 독립적으로 보호할 가치가 있는 부가적인 발명은 발광 박막 질화물 반도체 컴포넌트 뿐만 아니라, 이와 같은 Al/Si 캐리어를 갖는 발광 박막 질화물 반도체 컴포넌트의 보호를 위해 Al/Si 캐리어를 사용하는 것이며, 여기서 Al/Si 캐리어의 조성은 컴포넌트의 질화물 반도체 재료의 열팽창 계수와 동일하거나 거의 동일한 열팽창계수를 가지도록 본 발명에 따라 선택된다. 탄성 접착제의 단점은 Al/Si 캐리어(예를 들어, 7.5 ppmK-1의 AlSi(30/70)의 팽창계수)에 의해 완전히 피해질 수 있다. 이 캐리어 재료의 열 전도도는 여전히 알루미늄의 열 전도도의 절반으로서 양호하므로, Si의 크기 정도보다 더 양호한 크기 정도 이상이다.
본딩은 바람직하게는 280 및 500 ℃ 사이의 범위에 있는 저온에서 수행된다. 현재, 280 ℃의 온도가 특히 바람직하다. 이 방식으로, 본딩 이후의 냉각 동안 부가적인 응력이 전혀 생성되지 않거나 아주 조금만 생성된다. 금속은 280 ℃ 이하에서 액체가 아니다. 500 ℃의 온도는 이와 같은 온도가 다른 캐리어에 대해 여전히 가능할 지라도, 아마도 응력이 발생하기 때문이 많은 캐리어에 대한 임계 상한을 향하고 있다. 500 ℃보다 더 높은 온도에서, 접촉 금속은 또한 사용되는 재료에 따라 심각한 문제가 발생할 수 있다.
본 발명의 제2 양상의 프로세스에서의 기판의 제거는 바람직하게는 연마에 의해 수행된다. 게다가, 습식 화학적 또는 건식 화학적 에칭이 사용될 수 있다.
부가적인 실시예에서, 기판의 제거에 의해 노출된 성장 후측은 반사 방지 층을 형성하도록 구성된다. 이것은 예를 들어, KOH(수산화 칼륨)으로 재료의 N 면, 즉 질소 면(000-1)을 에칭함으로써 매우 용이하게 수행될 수 있고, 적절한 프로세스 절차에 의하여 형상이 약간 피라미드형인 매우 적절한 구조를 제공한다.
독립적으로 보호할 가치가 있는 본 제4 발명을 또한 형성하는 대안적인 프로세스 절차에 따르면, 기판은 완전히 가늘어지지는 않고, 그 후에 본 발명의 제2 양상에 따른 또는 이의 실시예 중 하나의 설명된 프로세스 절차에 의해 산화되지만, 가늘어지고 나서, 3-10μm의 잔여 층 두께로 산화된다. 이로써 형성되는 실리콘 산화물 층은 거의 투명 층으로서 구성된다. 따라서, 상기 프로세스는 다음 단계:
- 실리콘 표면 상에 질화물 반도체 컴포넌트의 층 구조를 제조하는 단계;
- 상기 층 구조의 성장 상측이 캐리어를 향하도록 하는 방식으로 상기 층 구조를 캐리어에 본딩하는 단계;
- 바람직하게는 5 내지 10μm인 얇은 실리콘 층까지 기판을 제거하는 단계;
- 실리콘 이산화물 층을 형성하기 위하여 실리콘 층을 산화하는 단계;
- 접촉 구조를 제조하는 단계를 포함한다.
이 프로세스 절차는 개선된 광 디커플링에 사용될 수 있다는 장점을 갖는다. 이와 별도로, 실리콘 기판의 산화는 이전 기판을 신장시키므로, 질화물 반도체(예를 들어, GaN) 층의 약간의 압축 응력을 생성한다. 이것은 이 GaN 층이 약간의 신장 응력을 받는 경우에 특히 유용하다.
따라서, 압축 응력으로 인해, GaN 층의 크랙킹 및 벤딩이 신뢰 가능하게 피해진다. 6 - 20 μm 범위의 두께로 여전히 남아 있는 산화된 Si 기판으로 인한 더 두꺼운 층 스택은 특히 더 높은 기계적 강도를 가지며, 이로 인해 컴포넌트의 제조가 간소화된다.
본 발명의 제3 양상에 따른 본 발명에 따른 질화물 반도체 컴포넌트의 실시예들은 이들이 본 발명에 따른 프로세스의 상술된 실시예를 직접 따르지 않는 한 후술된다. 바람직하게는, 질화물 반도체 컴포넌트는 층 구조가 성장되는 기판과 상이한 질화물 반도체 층 구조의 캐리어를 포함한다. 특히 적합한 캐리어는 기본적으로 구리, 알루미늄, 또는 Al/Si로 구성된다. 이 방식으로, 질화물 반도체 컴포넌트의 동작에서 생성되는 열의 소산이 개선된다.
발광 반도체 컴포넌트(LED, 레이저 다이오드)에서 통상적이지만, 전자 컴포넌트(트랜지스터, 등)에서도 통상적인 p-도핑 및 n-도핑된 영역을 갖는 실시예가 각각의 경우에 전기 접촉 요소를 갖는 바람직한 실시예에서 제공된다.
부가적인 바람직한 실시예는 다중-양자-웰 구조가 증착되는 부가적인 질화물 반도체 층의 마스킹 층에 바로 인접하게, 그러나 다중-양자-웰 구조로부터 떨어져 마주하는 이 부가적인 질화물 반도체 층의 측면 상에 배열된 실리콘 질화물의 적어도 하나의 부가적인 마스킹 층을 포함한다. 이 방식으로, 층 품질은 다중-양자-웰 구조에 가장 가깝게 놓이는 컴포넌트의 영역에서 개선되고, 이에 따라 전하 캐리어 동작 수명에 큰 영향을 미친다. 층 품질을 개선시킴으로써, 더 긴 전하 캐리어 동작 수명이 성취될 수 있는데, 이는 결함에서 희망하지 않는 재결합의 억제로 인한 것이다.
본 발명에 따른 질화물 반도체 컴포넌트의 제조에서 형성되는 중간 제품은 본 발명에 따른 다수의 질화물 반도체 컴포넌트가 배열되는 캐리어 웨이퍼이다. 캐리어 웨이퍼는 실리콘 기술에서 프로세싱된 웨이퍼와 비교되는 중간 제품을 형성한다. 캐리어 웨이퍼 상에 배열된 질화물 반도체 컴포넌트의 분리는 프로세싱된 캐리어 웨이퍼 자체의 제조자에 의해 수행되거나, 컴포넌트 제조자에게 수송한 이후에 발생될 수 있다.
이 양상에서의 본 발명의 장점은 본 발명에 따른 프로세스가 큰 상업적으로 광범위하게 사용되는 실리콘 웨이퍼 상에서 수행될 있기 때문에, 특히 큰 캐리어 웨이퍼가 사용될 수 있다는 것이다. 실리콘 웨이러 상에서 성장하는 질화물 반도체 층을 제거한 후에, 상기 구조는 대응하는 크기의 캐리어 웨이퍼에 본딩될 수 있다. 그러므로, 본 발명은 특히 컴포넌트의 저렴한 제조를 허용한다. 전체적으로 질화물 반도체 컴포넌트는 예를 들어, 캐리어 상에서 적어도 24 cm의 측방향 치수를 가질 수 있다.
본 발명의 제4 양상에 따른 본 발명에 따른 질화물 반도체 컴포넌트의 실시예들은 이들이 본 발명의 다른 양상의 상술된 실시예를 직접 따르지 않는 한 후술된다.
바람직한 실시예에서, 질화물 반도체 제품은 적어도 10 m의 곡률 반경 또는 무한히 큰 곡률 반경에 대응하는 배면 측 기판 표면에 수직인 방향에서 기판 상에서 측정 가능한 곡률을 갖는다. 이와 같은 큰 곡률 반경은 저온 스트레인 엔지니어링 중간 층의 삽입 때문에, 충분히 높은 압축 응력이 나중에 생성되는 신장 응력으로 인하여, 후속 냉각에서 가능한 한 가깝게 보상되는 성장 동안 발생되는 경우, 본 발명에 따른 프로세스 절차에 의해 가능하다.
본 발명의 부가적인 실시예 및 장점은 첨부 도면의 다음의 설명을 따른다.
본 발명에 의하면, 실리콘 표면 상에 질화물 반도체 층의 층 구조 및 질화물 반도체 컴포넌트 자체를 제조하기 위한 프로세스가 제공된다.
도1은 본 발명에 따른 질화물 반도체 컴포넌트의 제조에서 중간 제품을 형성하는 질화물 반도체 제품의 실시예를 도시한 도면.
도2는 질화물 반도체 제품의 제조 동안의 종래 기술에 따른 질화물 반도체 제품의 곡률 반경에 또한 비교되는, 반도체 제품의 제조 동안의 도1의 반도체 제품의 곡률 반경의 전개를 도시한 도면.
도3은 질화물 반도체 제품의 제조 동안 질화물 반도체 제품의 성장 표면으로부터 반사되는 광의 시간에 걸친 전개를 도시한 도면.
도4a) 및 b)는 종래 기술에 따른 프로세스에 의해 제조되는 GaN 층의 미분 간섭 현미경(DIC: difference interference contrast microscope) 이미지.
도4c)는 본 발명에 따른 프로세스에 의해 제조되는 GaN 층의 DIC 이미지.
도5a)는 종래 기술에 따른 프로세스에 의해 제조되는 GaN 층의 동일평면 투과 전자 현미경 이미지.
도5b)는 본 발명에 따른 프로세스에 의해 제조되는 GaN 층의 동일평면 투과 전자 현미경 이미지.
도6a)-6f)는 도1의 질화물 반도체 제품으로부터의 LED의 제조에서의 여러 프로세스 단계를 도시한 도면.
도1은 질화물 반도체 제품(100)의 층 구조를 도식도로 도시한다. 질화물 반도체 제품(100)은 도6a)-6f)를 참조하여 더 상세히 후술되는 바와 같이, 질화물 반도체 컴포넌트의 제조에서 중간 제품을 형성한다.
도1의 도면은 크기대로 도시되어 있지 않다. 특히, 서로에 대한 개별적으로 도시된 층의 층 두께의 정확한 비율은 도면으로부터 결정될 수 없다. 따라서, 도면에 도시된 층 두께 관계는 상당히 대략적인 시작점만을 제공한다. 다음 설명에서, 도면의 도면의 세부사항의 결여 때문에 장치 양상과 병렬로 프로세스 양상이 논의된다.
질화물 반도체 제품(100)은 실리콘 웨이퍼(104) 상에 층 구조(102)를 포함한다. 도1의 종이 평면에 수직인 웨이퍼의 사용된 성장 표면이 (111) 실리콘 표면이다. 실리콘 웨이퍼 대신에, 바람직하게는 (111) 실리콘 표면을 갖는 SOI 기판 또는 다른 적절한 기판이 또한 사용될 수 있다.
층을 식별하고 명확하게 하기 위하여, 참조 번호(106 내지 122) 이외에 문자(A 내지 F)가 또한 개별적인 층 다음에 도1의 좌측에 도시되어 있다. 이와 관련하여, 동일한 문자는 동일한 유형의 층을 특징으로 한다. 특히,
A는 버퍼 층과 결합된 질화물 핵혁성 층이다,
B는 마스킹 층이다,
C는 질화물 반도체 층, 여기서는 특히 n-도전성 GaN 층이다,
D는 다중-양자-웰 구조이다,
E는 p-도핑된 질화물 반도체 커버 층, 여기서는 특히 p-GaN이다,
F는 스트레인 엔지니어링을 위한 저온 AlN 또는 AlGaN 중간 층이다.
층 구조 및 이의 제조의 부가적인 세부사항이 후술된다.
층이 증착되기 전에, 웨이퍼(104)의 성장이 페시베이팅(passivating)된다. 이것은 층이 습식 화학적 처리 또는 진공 또는 1000℃ 이상의 수소에서의 가열 중 하나에 의해 환원되고, 수소-종결된 표면이 생성된다는 것을 의미한다.
*핵형성 층(106)은 10 및 50 nm 사이의 두께를 갖는다. 프로세스 절차에서 버퍼 층이 원칙적으로 선택적일지라도, 본 예에서 상부에 버퍼 층이 증착되는 복합체에서 적어도 400 nm의 층 두께가 형성된다.
저온, 즉, 1000 ℃ 이하, 예를 들어, 600 - 800 ℃, 또는 고온, 즉, 1000℃ 이상의 AIN에 대한 통상적인 성장 온도 중 하나에서 성장되는 AlN 핵형성 층이 적합하다. 선택적인 버퍼 층은 또한 바람직하게는 AlN으로 이루어지고, 높은 성장 온도에서 도포된다. 그러나, 버퍼 층은 또한 AlGaN으로 구성될 수 있다. AlGaN을 사용할 때, 핵형성 층은 또한 상대적으로 큰 두께, 예를 들어, ca. 600 nm를 갖는다.
핵형성 층을 성장시킬 때, 기판의 질화를 방지하기 위하여 질소 전구체의 추가 이전에 리액터에 알루미늄 전국체의 추가를 시작하는 것이 적합하다. 기판의 질화는 AlN의 희망하지 않은 다결정 성장을 초래할 ㅅ 있다.
실리콘 질화물의 마스킹 층이 핵형성 층 및 버퍼 층(106)으로 구성된 복합체 상에 증착된다. 이 증착은 예를 들어, 실란 또는 디실란 또는 유기 실리콘 화합물과 같은 실리콘 전구체, 및 알루미나 또는 디메틸히드라진과 같은 질소 전구체를 동시에 도입함으로써 수행된다. 상기 2개의 전구체는 성장 표면 상에서 반응하여 실리콘 질화물을 형성한다.
SiN 마스킹 층의 두께는 제1 질화물 반도체 층(11)의 다음 성장 동안, 630 nm의 파장에서 동시에 수행된 리플렉토메트리 측정에서, 전체 발진 강도가 4회 이상의 발신 이후에만 획득되도록 선택된다. 이것은 ca. 600 nm의 층 두께에 대응한다. 일반적으로, 이것은 표면이 단지 적은 홀 밀도를 가지도록 하는데, 즉, 영역이 일반적으로 리플렉토메트리에 의해 분석될 수 없는 < 5%의 원래 아일랜드 사이에서 여전히 평탄화되지 않는다. 적절한 SiN 층 두께는 간단한 실험에 의해 이 조건 하에서 결정될 수 있다. 이 기술적인 내용을 리플렉토메트리에서 사용되는 다른 파장에 적용하는 것은 당업자들에게는 어렵지 않은 일이다.
도1의 본 예에서 기본적으로 GaN으로 구성되므로 또한 GaN 층(110)이라 칭해지는 제1 질화물 반도체 층(110)의 성장 동안, 합체-촉진 성장 파라미터는 본 실시예에서 조정되지 않는다. 이것은 질소 전구체 대 갈륨 전구체의 비율 및 온도가 증가되지 않는다는 것을 의미한다. 이와 같은 파라미터를 사용하면, GaN 층110)의 충분한 압축 성장 및 이에 의한 냉각 이후의 훨씬 더 작은 신장 응력 및 이에 따른 실질적으로 덜 만곡되고 균질하게 응력이 해제되는 컴포넌트 구조가 획득될 수 있다.
상술된 성장 조건은 큰 아일랜드 성장을 발생시켜, 층 품질을 개선시키고 또한 크랙 형성에 대한 경향이 낮다는 것을 나타낸다.
GaN 층(110)의 층 두께는 800 및 1600 nm 사이이다. 저온 AlN 중간 층(112) 형태의 알루미늄-함유 질화물 반도체 중간 층이 스트레인 엔지니어링을 위하여 이에 증착된다. 저온 AiL 중간 층은 이 경우에 8 내지 15 nm의 두께를 갖는다.
저온 AlN 중간 층은 압축 응력 컴포넌트를 증가시킨다. 이 층이 생략되는 경우, 1300 nm 두께의 GaN 층이 SiN 마스킹 층(108)으로 인해 크랙-없이 성장될 수 있는데, 그 이유는 냉각 시에 신장 응력 컴포넌트가 이 경우에 이 두께 이상의 크랙을 초래하기 때문이다.
따라서, 저온 AlN 중간 층(112)의 삽입은 GaN 층의 보다 큰 전체 층 두께가 부가적인 GaN 층 및 저온 AlN 중간 층의 시퀀스의 지속된 성장에 의해 성취될 수 있도록 한다. 저온 AlN 중간 층(112)은 결과적으로 부가적인 저온 AlN 중간 층(115)보다 앞서는 제2 GaN 층(114)(다시 800 내지 1600 nm 두께) 다음에 온다. 제3 GaN 층(116)이 이 상에 증착된다. SiN의 제2 마스킹 층(117)이 그 다음에 이 제3 층 상에 증착된다. 제2 SiN 마스킹 층(117)은 다음의 제4 GaN 층(118)에서 변위 집중도를 감소시킨다. 4개의 GaN 층(110, 114, 116 및 118)은 n-도핑된다. 도핑은 적절한 도핑 물질 전구체를 추가함으로써 성장 동안 수행된다.
따라서, 지금까지 설명된 프로세서 절차는 상기 제공된 설명의 제1 질화물 반도체 층에 대응하는 제1 GaN 층에서 압축 응력을 갖는 성장을 발생시킨다. 이 방식으로 성취될 수 있는 감소된 신장 응력은 웨이퍼(104)의 후속 제거 및 캐리어로의 본딩을 용이하게 한다. 접착제 상에 작용하는 힘이 더 적어진다. 제1 GaN 층110)에서 개선된 결정 구조 및 감소된 신장 응력은 또한 층 구조(102)의 스트립핑 동안 또는 상기 스트립핑 이후에 클랙 형성에 대한 경향을 감소시킨다.
다중-양자-웰 구조가 제4 GaN 층(118) 상에 증착된다. 이 다중-양자-웰 구조(120)의 정확한 층 구조 및 재료의 선택은 광 방출의 희망하는 파장에 대응하여 조정된다. 층 화학량론 및 층 두께와 같은, 이 목적을 위해 조정될 파라미터는 당업자들에게 공지되어 있다. 일반적으로 공지된 바와 같이, 인듐을 추가함으로써, 예를 들어, 순수 GaN으로부터 시작하여 질화물 반도체의 밴드 갭이 인듐 질화물의 밴드 갭의 방향에서 감소된다. 알루미늄을 추가함으로써 밴드 갭은 AlN의 값을 향해 증가된다. 이 방식으로, 광 방출이 조정되어 스펙트럼의 적외선 및 자외선 사이에 놓이는 희망하는 파장을 가질 수 있다.
예를 들어, 10 내지 30 nm 두께의 주입 배리어가 도1에 도시되어 있지 않을지라도, 다중-양자-웰 구조(120) 상에 선택적으로 제공될 수 있다.
대신에, 다중-양자-웰 구조(120)에 바로 인접한 p-GaN의 커버 층(122)이 도시되어 있다.
상기 설명은 본 발명에 따른 질화물 반도체 컴포넌트의 실시예에 관한 것이다. 예를 들어, 필드 효과 트랜지스터와 같은 또 다른 컴포넌트에 경우에, 층 구조 및 층 도핑에 대한 특정한 세부사항이 본질적으로 공지되어 있는 방식으로 조절되어야 한다는 것이 물론 이해된다.
도2는 본 발명에 따른 프로세스에 의한 질화물 반도체 제품의 제조 동안 질화물 반도체 제품의 만곡 및 또한 대조적으로, 종래 기술의 따른 질화물 반도체 제품의 제조 동안 질화물 반도체 제품의 만곡의 전개를 도시한 도면이다. 분 단위의 시간이 도면의 x-축 상에 플롯팅되고, 상기 시간은 (111) 실리콘 기판 상의 층 증착의 시작 및 성장된 층 구조의 냉각의 종료 사이에서 지속된다. 만곡, 즉 질화물 반도체 제품의 곡률 반경의 역수가 y-축 상에 플롯팅된다. 만곡의 측정은 현대의 측정 방법을 사용하여 고 정밀도로 이루어진다. 만곡의 측정에 대한 세부사항은 Krost 등에 의한 긴행물 phys. stat. sol. (b) 242, 2570-2574 (2005) 및 phys. stat. sol. (a) 200, 26-35(2003)으로부터 획득될 수 있다. y-축 상에 플롯팅된 -0.2 및 0.2 사이의 만곡의 값은 5 mm 및 무한 사이의 곡률 반경을 갖는 만곡에 대응한다.
2개의 상이한 측정 곡선이 도2의 도면 상에 플롯팅된다. 종래 기술에 따른 종래의 질화물 반도체의 성장 동안의 만곡의 측정 곡선은 점선으로 도시되어 있다. 본 발명에 따른 질화물 반도체 제품의 만곡의 시간 진행은 연속선으로 도시되어 있다.
도2의 수직 점선에 의해 서로 분리되는 4개의 상이한 성장 단계가 본 발명에 따른 프로세스 절차에서 구별될 수 있다. 이에 의해 규정된 시간 구간은 아라비아 숫자 1 내지 4에 의해 식별된다. AlN 핵형성 층(106)의 성장 뿐만 아니라, GaN의 증착에 적합한 1000 ℃ 이상의 성장 온도까지의 가열이 시간 구간 1에서 발생한다. (무한 곡률 반경에 대응하는) 초기에 사라지는 만곡으로부터 시작하면, 상이한 구조 둘 모두에서 이 시간 구간에 다소 양의 만곡이 설정된다. 단지 30 분 후에 시작하고 성장의 시작 이후에 대략 45분간 지속되는 다음 시간 구간 2에서, SiN 마스킹 층(도1의 예에서 108) 및 제1 GaN 층(도1의 110)이 성장된다. GaN 성장 아일랜드의 합체의 시작이 이 시간 구간에서 발생한다. 본 발명에 따른 프로세스에 의해 제조된 층 구조의 만곡이 이 단계에서 SiN 마스킹 층을 사용함이 없이 종래의 프로세스에 의해 성장되는 비교 구조보다 더 높은 값을 나타낸다는 것이 명백하게 인식될 수 있다.
제1 GaN 층(도1의 110)은 다음 시간 구간 3에서 성장된다. 종래의 프로세스 절차에 따른 비교 샘플에서, 상기 절차는 여기서 중간 층의 존재 때문에 상이하고, 시간 구간 3은 30분 및 성장의 시작 거의 80분 이상 사이에서 지속된다. 본 경우에, 저온 AlN 성장 단계가 AlN 중간 층(112)의 생성을 위해 도입되지 않는다.
구조 둘 모두는 층 증착의 완료(시간 구간 4) 이후에 냉각된다. 종래 기술에 따라 제조된 비교 샘플에서, 본 발명에 따라 제조된 샘플의 경우에서와 같이, 냉각은 프로세스의 시작 이후에 약 90 분간 행해지며, 비교 샘플에서는 약 5.8 m의 곡률 반경에 대응하는 약 0.17 m-1의 샘플의 상대적으로 마킹된 만곡을 발생시킨다. 본 발명에 따라 제조된 층 구조에서, 냉각 프로세스의 완료 후의 만곡은 약 8.3 m의 곡률 반경에 대응하는 약 0.12 mm-1이다. 이 값은 또한 도1의 층 구조에서와 같이 부가적인 저온 AlN 층을 삽입함으로써 최적화되어, 소멸적으로 작은 만곡을 갖는 질화물 반도체 제품이 제조될 수 있도록 한다.
도3은 도2를 기반으로 하여 설명된 비교 샘플(점선 곡선) 및 본 발명에 따라 제조된 샘플에 대한 프로세스 절차 동안에, 질화물 반도체 제품의 제조 동안 질화물 반도체 제품의 성장 표면으로부터 반사된 광의 시간에 걸친 전개를 도시한 도면이다. 따라서, 상기 도면은 도2에 설명된 프로세스 절차에 대응하는 층 구조의 성장 동안 ca. 600 nm의 광 파장에서의 리플렉토메트리 측정의 결과를 도시한다. 반사된 광 강도가 시간에 대하여 플롯팅된다. 상기 도면은 도2와 동일한 방식으로 섹션(1, 2, 3 및 4)으로 세분된다. 일반적으로 공지된 바와 같이 층 성장 동안 발진하는 반사된 광 강도의 초기 세기 최대값은 섹션 2에서 화살표로 식별된다. 비교 예와 대조적으로, 본 발명에 따라 제조된 샘플에서, 강도 최소값 및 최대값 사이의 전체 범위는 5 내지 6회 발진 이후에 도달된다. 마스킹 층의 성장의 지속기간이 조정되어 이와 같은 패턴이 리플렉토메트리 측정에서 발생되는 경우에, 합체 층 두께 이상으로 함께 성장하고 성장 방향에 수직인 상호성장 질화물 반도체 층의 층 플레인에서 적어도 0.16μm2 내지 0.36μm2의 평균 표면적을 차지하는 개별적인 결정이 GaN 층의 증착 단계에서 존재한다는 것이 경험적으로 발견된다. 성장 파라미터를 더 부가적으로 최적화함으로써 훨씬 더 큰 표면적이 획득될 수 있다는 것이 예측된다.
도4a) 및 b)는 종래 기술에 따른 프로세스에 의해 제조되는 GaN 층의 미분 간섭 현미경(DIC) 이미지를 도시한다. 도4c)는 종래 기술에 따른 프로세스에 의해 제조되는 GaN 층의 DIC 이미지를 도시한다.
도4a) 내지 4c)의 스캐닝 전자 현미경 이미지는 다양하게 제조된 GaN 층의 동일 스케일로 표현된 표면을 도시한다. 도4a)에 도시된 샘플은 SiN 마스킹 층없이 제조되며, 약 2.5 μm의 두께를 갖는다. 상기 표면이 다수의 크랙을 갖는다는 것이 명백하게 인식될 수 있다. 도4b)에 도시된 표면은 샘플 2.4 μm 두께에 속하는데, 이는 이 샘플이 SiN 마스킹 층을 사용하여 제조될지라도, 스트레인 엔지니어링을 위한 AlN 중간 층을 포함하지 않는다. 이 층은 상술된 샘플에 비하여, 극히 더 적은 크랙을 갖는 상당히 개선된 구조를 나타낸다.
한편, 본 발명에 따른, 즉, 저온 AlN 중간 층 및 적절한 SiN 마스킹 층을 사용한 2.8 μm의 두께까지 성장된 도4c)에 도시된 샘플의 표면은 이미지 섹션에서 임의의 크랙 형성 없이 상당히 개선된 품질을 나타낸다.
도5a)는 종래 기술에 따른 프로세스에 의해 제조되는 GaN 층의 동일평면 투과 전자 현미경 이미지를 도시한다. 도5b)는 본 발명에 따른 프로세스에 의해 제조되는 GaN 층의 동일평면 투과 전자 현미경 이미지를 도시한다. 상기 이미지들은 다양하게 성장된 GaN 층을 거의 동일한 스케일로 나타낸다. 도5a)에 도시된 층을 성장시킬 때 SiN 마스킹 층이 사용되지 않는다. 그러나, 도5b)에 도시된 층을 성장시킬 때 본 발명에 따른 프로세스 시퀀스가 채택된다.
이미지를 평가하기 위하여, 도시된 층 플레인에서 보이는 결정의 크기가 평가되며, 이 목적을 위하여 합체된 결정의 인식 가능한 컨투어(contour)를 대략적으로 따르는 원형 또는 타원형 링(ring)이 이미지 상에 중첩된다.
헤테로에피택시에서의 변위가 한편으로는 경계에서 적합하지 않은 변위로서 발생하고 한편으로는 일반적으로 발생하는 아일랜드 성장에 의해 형성된다는 것이 설명으로서 추가되어야 한다. 아일랜드가 결정 구조에서의 결함에 매우 적응할 때, 상기 아일랜드는 항상 다소 경사지거나 트위스팅(twisting)되어 성장된다. 동시에, 2개의 결정의 경계에서의 경사는 스크류 변위가 형성되도록 한다. 트위스팅은 2개의 결정의 경계면에서 엔지 변위가 형성되도록 한다. 따라서, 이러한 변위는 정확히 층 두께가 증가함에 따라 발생하는 합체 프로세스로 인하여 2개의 결정의 경계에서 형성된다. 이러한 영향과 관계없이, 예를 들어, 기판과의 경계면에서 직접적으로 극소수의 변위가 발생한다. 따라서, 인식 가능한 에지 변위 및 스크류 변위는 인접한 결정이 단지 약간 불완전하게 지향된다면, 이러한 변위가 합체 결정을 "데코레이팅(decorating)하기" 때문에, 합체 결정의 경계를 대략적으로 나타낸다. 결정의 평균 표면적을 검사하기 위하여, 마스킹 층으로부터 700 ± 50 nm의 거리의 층 플레인이 사용되어야 한다.
도시된 교차 플레인에서 결정이 차지하는 평균 표면적은 도시된 표면적 및 식별된 결정의 수의 비로부터 계산된다. 조사된 샘플 둘 모두에서, 이 교차 플레인은 합체 층 두께 위에 존재한다. 도5a)에 도시된 샘플에서, 894 nm × 1195 nm = 1.0681 μm2의 면적 상에서 38개의 결정이 카운팅된다. 이것은 결정당 0.00281 μm2의 평균 표면적을 제공한다.
한편 도5b)에 도시된 본 발명에 따른 질화물 반도체 제품의 샘플에서, 2982 nm × 2238 nm = 6.67 μm2의 표면적 상에서 35개의 결정이 카운팅된다. 이것은 결정당 0.19 μm2의 평균 표면적을 제공한다.
도1의 조사된 샘플이 이의 품질에 관해서는 본 발명에 따른 프로세스에 의해 달성될 수 있는 값의 하한에 존재한다는 점이 지적되어야 한다. 바람직하게는, 프로세스 절차가 수행되어 평균 표면적이 적어도 0.36 μm2이 된다. 이 방식으로, GaN 층에서의 압축 응력은 상당히 증가할 수 있는데, 이는 마무리된 컴포넌트에서 신장 강도 및 곡률 반경에 대해 더 양호한 결과를 발생시킨다.
도6a) - 6f)는 도1의 질화물 반도체로부터의 LED의 제조에서의 여러 프로세스 단계를 도시한다. 여기에 설명된 프로세스 절차는 도1의 질화물 반도체 컴포넌트의 제조 이후를 따른다.
이와 관련하여, 질화물 반도체 제품(100) 상에 무엇보다도 먼저 상측 금속화층이 제공된다. 이것은 한편으로는 캐리어로의 후속 본딩을 위한 역할을 하고, 한편으로는 형성되는 컴포넌트로부터의 광 디커플링을 개선시키는 역할을 한다.
캐리어(126)는 구리 또는 AlSi로부터 제조되고, 본딩에 사용되는 일 측(128) 상에서 금속화된다(130). 도6b)는 본딩 이후의 프로세스 단계를 도시한다. 본딩은 280 ℃의 온도로 수행된다. 이와 같은 저온의 사용은 본딩 동안 열 사이클에 의해 부가적인 응력이 생성되지 않는다는 장점을 갖는다.
다음 단계에서 Si 웨이퍼(104)가 제거된다. 이는 도6c)에 도식적으로 도시되어 있다. Si 웨이퍼(104)는 그라인딩 및 에칭에 의해 제거된다. 에칭은 습식-화학적 또는 건식-화학적 에칭일 수 있다. 이로써, 도6d)에 도시된 구조가 생성되며, 여기서 Si 웨이퍼에 이전에 본딩된 핵형성 층(106)은 이제 상측을 형성하고 p-커버 층(122)은 금속화층(124/130)에 직접 접촉한다. 다음 단계에서, 상측은 에칭에 의해 구조화된다. 컴포넌트로부터의 광 디커플링을 개선시키는 피라미드형 구조가 예를 들어 KOH 또는 H3PO4에 의한 에칭에 의해 형성된다. 최종적으로, 접촉 구조가 제조된다. LED의 흐름 극성을 규정하기 위하여, 음의 극성이 표면 상의 극-단 접촉부(pole-end contact)(136)에 인가되고, 양의 극성의 캐리어 상의 극-단 접촉부에 인가된다.
본 발명에 따르면, 큰 기판 상에서 층 성장이 가능하므로, 큰 컴포넌트의 제조 또는 다수의 더 작은 컴포넌트의 비용 효율적인 제조가 가능해진다. 설명된 프로세스 절차는 사파이어 기판의 사용에서 통상적으로 사용되는 레이저 스트립핑 없이 행해지므로, 더 간단하고 더 저렴하다. 배면 측 접촉부의 제조 및 컴포넌트의 분리 이전의 구조화를 위해 포토리소그래피 절차만이 필요로 된다.
상기의 설명은 응력을 받지 않는 질화물 반도체 층 구조에 대한 본 발명에 따른 성장 프로세스를 기반으로 하여, 컴포넌트의 부가적인 제조 단계에서 특히 간단한 프로세싱이 가능하다는 것을 나타낸다. 질적으로 높은-등급이지만 고가의 컴포넌트가 이 방식으로 제조될 수 있다.
프로세스 절차에서 상이한 변수가 가능하다. 예를 들어, p-도전성 커버 층(122)에는 p-GaN의 적어도 20 nm 성장 이후에, SiN 마스크가 제공될 수 있다. p-GaN의 후속된 부가적인 성장이 아일랜드형 방식으로 발생되고, 완전한 압체를 발생시키지 않는다. 이것은 거친 표면을 발생시키고, 도6f)의 마무리된 반도체 컴포넌트에서 상부로 더 균질한 광 방출을 발생시킨다. 광은 덜 효율적인 반사방지 층이 상측에 도포될지라도, 더 효율적으로 디커플링된다.

Claims (36)

  1. 실리콘 표면 상에 질화물 반도체 컴포넌트의 층 구조를 제조하는 방법에 있어서,
    실리콘 표면을 갖는 기판을 제공하는 단계;
    상기 기판의 실리콘 표면 상에 알루미늄-함유 질화물 핵형성 층을 증착하는 단계;
    상기 질화물 핵형성 층 상에 알루미늄-함유 질화물 버퍼 층을 증착하는 단계;
    상기 질화물 핵형성 층 또는 제1 질화물 버퍼 층 상에 마스킹 층을 증착하는 단계; 및
    상기 마스킹 층 상에 갈륨-함유 제1 질화물 반도체 층을 증착하는 단계를 포함하는데,
    상기 제1 질화물 반도체 층의 증착 단계에서, 초기에 합체 층 두께 위에서 합체하고, 성장 방향에 수직인 합체된 질화물 반도체 층의 층 평면에서 결정당 0.16 μm2 내지 0.36 μm2의 평균 표면적을 차지하는 별도의 결정이 성장하도록 상기 마스킹 층은 증착되며,
    초기에 성장 아일랜드의 형태로 성장하는 제1 질화물 반도체 층이 상기 마스킹 층으로부터 평균하여 600 nm 이상의 거리에서 95% 이상 차폐되는 층 면적을 형성할 수 있도록 하는 층 두께에서 상기 마스킹 층은 증착되는 것을 특징으로 하는 질화물 반도체 컴포넌트의 층 구조를 제조하는 방법.
  2. 제 1 항에 있어서,
    실리콘 질화물로 구성되는 상기 마스킹 층이 증착되는 것을 특징으로 하는 질화물 반도체 컴포넌트의 층 구조를 제조하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 질화물 반도체 층의 증착 단계에서, 600 nm의 광 파장에서의 성장 표면의 반사 강도의 동시 측정이 발진 진폭이 증가함에 따라 5번의 발진 사이클 후에 일정한 최대 값에 도달하는 발진 강도의 변동(behaviour)을 나타내도록 상기 마스킹 층의 증착의 기간이 선택되는 것을 특징으로 하는 질화물 반도체 컴포넌트의 층 구조를 제조하는 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 질화물 핵형성 층의 증착은 (111) 실리콘 표면 상에서 행해지는 것을 특징으로 하는 질화물 반도체 컴포넌트의 층 구조를 제조하는 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 질화물 반도체 층은 800 nm 내지 1600 nm의 층 두께에서 증착되는 것을 특징으로 하는 질화물 반도체 컴포넌트의 층 구조를 제조하는 방법.
  6. 제 5 항에 있어서,
    알루미늄-함유 질화물 중간 층은 상기 제1 질화물 반도체 층 상에 증착되고, 갈륨-함유 부가적 질화물 반도체 층은 마지막 층 상에 증착되는 것을 특징으로 하는 질화물 반도체 컴포넌트의 층 구조를 제조하는 방법.
  7. 제 6 항에 있어서,
    상기 알루미늄-함유 질화물 중간 층 및 상기 갈륨-함유 부가적 질화물 반도체 층의 증착 단계의 시퀀스는 반복적으로 수행되는 것을 특징으로 하는 질화물 반도체 컴포넌트의 층 구조를 제조하는 방법.
  8. 제 6 항에 있어서,
    질화물 반도체 재료로 구성되는 다중-양자-웰 구조는 상기 부가적 질화물 반도체 층 상에 증착되는 것을 특징으로 하는 질화물 반도체 컴포넌트의 층 구조를 제조하는 방법.
  9. 제 8 항에 있어서,
    상기 다중-양자-웰 구조가 증착되는 상기 부가적 질화물 반도체 층을 증착하기 직전에 실리콘 질화물로 구성되는 하나 이상의 부가적 마스킹 층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 질화물 반도체 컴포넌트의 층 구조를 제조하는 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    다중-양자-웰 구조를 증착하기 전에 증착되는 상기 제1 질화물 반도체 층 및 부가적 질화물 반도체 층에 n-도핑이 도입되는 것을 특징으로 하는 질화물 반도체 컴포넌트의 층 구조를 제조하는 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    다중-양자-웰 구조 상에 p-도핑된 갈륨-함유 질화물 반도체 커버 층을 생성하는 단계를 더 포함하는 것을 특징으로 하는 질화물 반도체 컴포넌트의 층 구조를 제조하는 방법.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 기판을 제공하는 단계는 두께가 적어도 DGaN×x인 실리콘 기판을 제공하는 단계를 포함하는데, DGaN은 기판 상에 증착될 질화물 반도체 층의 층 두께를 나타내거나, 하나 이상의 질화물 반도체 층이 증착될 경우에는, 기판 상에 증착될 질화물 반도체 층 및 기존의 질화물 중간 층의 층 두께의 합을 나타내며, x는 도핑된 실리콘 기판이 사용되는 경우에는 110이고, 도핑되지 않은 기판이 사용되는 경우에는 200인 것을 특징으로 하는 질화물 반도체 컴포넌트의 층 구조를 제조하는 방법.
  13. 제 12 항에 있어서,
    상기 기판을 제공하는 단계는 두께가 100 ×
    Figure pat00005
    ×y보다 크거나 동일한 실리콘 기판을 제공하는 단계를 포함하는데, y는
    Figure pat00006
    인 것을 특징으로 하는 질화물 반도체 컴포넌트의 층 구조를 제조하는 방법.
  14. 질화물 반도체 컴포넌트를 제조하는 방법에 있어서,
    제1항 또는 제2항에 따라 실리콘 표면 상에 질화물 반도체 컴포넌트의 층 구조를 제조하는 단계;
    상기 층 구조의 성장 상측이 담체로 향하도록 상기 층 구조를 상기 담체에 본딩하는 단계;
    상기 기판을 완전히 또는 부분적으로 제거하는 단계; 및
    접촉 구조를 제조하는 단계를 포함하는 것을 특징으로 하는 질화물 반도체 컴포넌트를 제조하는 방법.
  15. 질화물 반도체 컴포넌트에 있어서,
    성장 방향에 수직인 층 평면에서 결정당 0.16 μm2 내지 0.36 μm2의 평균 표면적을 차지하는 합체된 결정의 구조를 가진 갈륨-함유 제1 질화물 반도체 층,
    상기 제1 질화물 반도체 층에 인접한 알루미늄-함유 질화물 중간 층, 및
    마지막 층에 인접한 갈륨-함유 부가적 질화물 반도체 층을 포함하는 것을 특징으로 하는 질화물 반도체 컴포넌트.
  16. 제 15 항에 있어서,
    상기 성장 방향에 수직인 층 평면에서의 결정은 적어도 400 × 400 nm2의 평균 크기를 갖는 것을 특징으로 하는 질화물 반도체 컴포넌트.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 제1 질화물 반도체 층은 800 nm 내지 1600 nm의 층 두께를 갖는 것을 특징으로 하는 질화물 반도체 컴포넌트.
  18. 제 15 항 또는 제 16 항에 있어서,
    알루미늄-함유 질화물 중간 층 및 갈륨-함유 부가적 질화물 반도체 층의 층 시퀀스를 반복적으로 포함하는 것을 특징으로 하는 질화물 반도체 컴포넌트.
  19. 제 18 항에 있어서,
    질화물 반도체 재료로 구성되는 다중-양자-웰 구조는 상기 부가적 질화물 반도체 층 상에 증착되는 것을 특징으로 하는 질화물 반도체 컴포넌트.
  20. 제 19 항에 있어서,
    다중-양자-웰 구조가 증착되는 상기 부가적 질화물 반도체 층에 바로 인접하지만, 상기 다중-양자-웰 구조의 반대 쪽을 향하는 상기 부가적 질화물 반도체 층의 측면 상에 실리콘 질화물로 구성되는 하나 이상의 부가적 마스킹 층을 포함하는 것을 특징으로 하는 질화물 반도체 컴포넌트.
  21. 제 19 항에 있어서,
    상기 제1 질화물 반도체 층, 및 상기 제1 질화물 반도체 층으로 향하는 다중-양자-웰 구조의 측면 상에 배치되는 상기 부가적 질화물 반도체 층은 n-도핑되는 것을 특징으로 하는 질화물 반도체 컴포넌트.
  22. 제 19 항에 있어서,
    상기 제1 질화물 반도체 층의 반대 쪽을 향하는 다중-양자-웰 구조의 측면 상에 배치되는 p-도핑된 갈륨-함유 질화물 반도체 커버 층을 더 포함하는 것을 특징으로 하는 질화물 반도체 컴포넌트.
  23. 제 15 항 또는 제 16 항에 있어서,
    상기 제1 질화물 반도체 층에 본딩되는 담체를 더 포함하는 것을 특징으로 하는 질화물 반도체 컴포넌트.
  24. 제 15 항 또는 제 16 항에 있어서,
    상기 담체와 상기 제1 질화물 반도체 층 사이에 도전성 접촉 층이 배치되는 것을 특징으로 하는 질화물 반도체 컴포넌트.
  25. 제 22 항에 있어서,
    상기 층 구조의 질화물 반도체 커버 층은
    Figure pat00007
    의 두께로 증착되는데, m = 0, 1, 2, 3, ...; λ는 질화물 반도체 컴포넌트의 동작 동안 다중-양자-웰 구조의 발광의 파장이고, nnitride는 파장(λ)에서의 질화물의 굴절률이며, dMQW는 상기 다중-양자-웰 구조의 두께를 나타내는 것을 특징으로 하는 질화물 반도체 컴포넌트.
  26. 제 24 항에 있어서,
    상기 층 구조의 질화물 반도체 커버 층은
    Figure pat00008
    의 두께를 갖는데, m = 0, 1, 2, 3, 4, ...; λ는 질화물 반도체 컴포넌트의 동작 동안 다중-양자-웰 구조의 발광의 파장이고, nnitride는 파장(λ)에서의 질화물의 굴절률이며, dMQW는 다중-양자-웰 구조의 두께를 나타내는 것을 특징으로 하는 질화물 반도체 컴포넌트.
  27. 제 15 항 또는 제 16 항에 따른 다수의 질화물 반도체 컴포넌트를 포함하는 것을 특징으로 하는 담체 웨이퍼.
  28. 제 27 항에 있어서,
    담체 상의 다수의 질화물 반도체 컴포넌트는 전체적으로 24 cm의 측방향 치수를 갖는 것을 특징으로 하는 담체 웨이퍼.
  29. 질화물 반도체 제품에 있어서,
    실리콘 표면을 가진 기판,
    상기 실리콘 표면에 인접한 알루미늄-함유 질화물 핵형성 층,
    상기 질화물 핵형성 층에 인접한 알루미늄-함유 질화물 버퍼 층,
    상기 질화물 핵형성 층 또는 상기 질화물 버퍼 층 상의 마스킹 층; 및
    상기 마스킹 층에 인접하여 배치되고, 합체된 결정의 구조를 갖는 갈륨-함유 제1 질화물 반도체 층을 포함하는데, 상기 결정은 합체 층 두께 위에서와 성장 방향에 수직인 층 평면에서 결정당 0.16 μm2 내지 0.36 μm2의 평균 표면적을 차지하는 것을 특징으로 하는 질화물 반도체 제품.
  30. 제 29 항에 있어서,
    성장 아일랜드는 상기 마스킹 층으로부터 600 nm 이상의 거리에서 95% 이상 합체한 것을 특징으로 하는 질화물 반도체 제품.
  31. 제 29 항 또는 제 30 항에 있어서,
    상기 질화물 핵형성 층은 알루미늄 질화물 층, 또는 10% 이상의 알루미늄 비율을 갖는 알루미늄 갈륨 질화물 층인 것을 특징으로 하는 질화물 반도체 제품.
  32. 제 31 항에 있어서,
    상기 질화물 핵형성 층은 10 nm 내지 50 nm의 층 두께를 갖는 것을 특징으로 하는 질화물 반도체 제품.
  33. 제 29 항 또는 제 30 항에 있어서,
    상기 질화물 버퍼 층은 최대 400 nm의 층 두께를 갖는 것을 특징으로 하는 질화물 반도체 제품.
  34. 제 29 항 또는 제 30 항에 있어서,
    배면 측 기판 표면에 수직인 방향의 기판은 곡률을 가지지 않거나 10 nm 이상의 곡률 반경을 갖는 것을 특징으로 하는 질화물 반도체 제품.
  35. 제 29 항 또는 제 30 항에 있어서,
    상기 제1 질화물 반도체 층에 인접한 알루미늄-함유 질화물 중간 층, 및 마지막 층에 인접한 갈륨-함유 부가적 질화물 반도체 층을 포함하는 것을 특징으로 하는 질화물 반도체 제품.
  36. 제 29 항 또는 제 30 항에 있어서,
    상기 기판은 24 cm 이상의 측방향 치수를 갖는 것을 특징으로 하는 질화물 반도체 제품.
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