JPH10321911A - 単結晶シリコン上に化合物半導体のエピタキシヤル層を製造する方法及びそれにより製造された発光ダイオード - Google Patents
単結晶シリコン上に化合物半導体のエピタキシヤル層を製造する方法及びそれにより製造された発光ダイオードInfo
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Abstract
(57)【要約】
【課題】 電子構成部分の製造のために十分な結晶品質
を有する半導体層を製造することができる、ＩｎｘＡｌ
ｙＧａ１−ｘ−ｙＮ（０≦ｘ，０≦ｙ，ｘ＋ｙ≦１）の
構造のＩＩＩ−Ｖタイプの窒化物化合物半導体からなる
エピタキシャル層を製造する方法を提供する。 【解決手段】 単結晶シリコンからなる基板上にＩｎｘ
ＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ，０≦ｙ，ｘ＋ｙ≦
１）の構造のＩＩＩ−Ｖタイプの窒化物化合物半導体の
エピタキシャル層を製造する方法が記述される。方法
は、次の方法ステップを有する。単結晶シリコンからな
る基板（１０）の表面に、区分状の構造を製造する。区
分（１５）においてシリコン表面が露出しており、かつ
区分の縁は、マスク材料（２０）によって囲まれてい
る。シリコン表面ににおけるもっぱら区分における窒化
物化合物半導体（３０，４０）のエピタキシャル成長に
よって、局所的な島が製造され、これらの島の縁におい
て、格子誤整合によって発生される応力を解体すること
ができる。最終的に区分内又はその上に、構成素子が製
造される。
を有する半導体層を製造することができる、ＩｎｘＡｌ
ｙＧａ１−ｘ−ｙＮ（０≦ｘ，０≦ｙ，ｘ＋ｙ≦１）の
構造のＩＩＩ−Ｖタイプの窒化物化合物半導体からなる
エピタキシャル層を製造する方法を提供する。 【解決手段】 単結晶シリコンからなる基板上にＩｎｘ
ＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ，０≦ｙ，ｘ＋ｙ≦
１）の構造のＩＩＩ−Ｖタイプの窒化物化合物半導体の
エピタキシャル層を製造する方法が記述される。方法
は、次の方法ステップを有する。単結晶シリコンからな
る基板（１０）の表面に、区分状の構造を製造する。区
分（１５）においてシリコン表面が露出しており、かつ
区分の縁は、マスク材料（２０）によって囲まれてい
る。シリコン表面ににおけるもっぱら区分における窒化
物化合物半導体（３０，４０）のエピタキシャル成長に
よって、局所的な島が製造され、これらの島の縁におい
て、格子誤整合によって発生される応力を解体すること
ができる。最終的に区分内又はその上に、構成素子が製
造される。
Description
【０００１】
【発明の属する技術分野】本発明は、単結晶シリコンか
らなる基板上にＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦
ｘ，０≦ｙ，ｘ＋ｙ≦１）の構造のＩＩＩ−Ｖタイプの
窒化物化合物半導体のエピタキシャル層を製造する方法
に関する。
らなる基板上にＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦
ｘ，０≦ｙ，ｘ＋ｙ≦１）の構造のＩＩＩ−Ｖタイプの
窒化物化合物半導体のエピタキシャル層を製造する方法
に関する。
【０００２】
【従来の技術】ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦
ｘ，０≦ｙ，ｘ＋ｙ≦１）の構造のＩＩＩ−Ｖタイプの
窒化物化合物半導体は、その物理学的な特性に基づい
て、オプトエレクトロニクスの用途に大きな意味を有す
る。このような半導体層を、例えばオプトエレクトロニ
クスの用途にとって必要なような高度の結晶品質で製造
するために、種々のエピタキシャル方法が利用される。
分子放射エピタキシーの他に、とりわけ気相方法、及び
とくに金属−有機物気相エピタキシー（ＭＯＶＰＥ）が
使用される。その際、成長温度は、材料系に依存して、
典型的には７００−１１００°Ｃの範囲にある。結晶層
を成長させるために、適当な基板を利用することが不可
欠である。ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ，０
≦ｙ，ｘ＋ｙ≦１）の構造のＩＩＩ−Ｖタイプの窒化物
化合物半導体のために、サファイア（Ａ１２０３）又は
炭化シリコン（ＳｉＣ）が利用できることがわかった。
炭化シリコン（ＳｉＣ）は、基板材料としてきわめて高
価である。サファイア（Ａ１２０３）は、導電性を持た
ず、かつ機械的な硬度に基づいて加工が困難である。導
電しない基板の場合、構成要素の前側にすべての接点を
取付けなければならない。このことは、追加的に高価な
エピタキシー面を浪費する。
ｘ，０≦ｙ，ｘ＋ｙ≦１）の構造のＩＩＩ−Ｖタイプの
窒化物化合物半導体は、その物理学的な特性に基づい
て、オプトエレクトロニクスの用途に大きな意味を有す
る。このような半導体層を、例えばオプトエレクトロニ
クスの用途にとって必要なような高度の結晶品質で製造
するために、種々のエピタキシャル方法が利用される。
分子放射エピタキシーの他に、とりわけ気相方法、及び
とくに金属−有機物気相エピタキシー（ＭＯＶＰＥ）が
使用される。その際、成長温度は、材料系に依存して、
典型的には７００−１１００°Ｃの範囲にある。結晶層
を成長させるために、適当な基板を利用することが不可
欠である。ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ，０
≦ｙ，ｘ＋ｙ≦１）の構造のＩＩＩ−Ｖタイプの窒化物
化合物半導体のために、サファイア（Ａ１２０３）又は
炭化シリコン（ＳｉＣ）が利用できることがわかった。
炭化シリコン（ＳｉＣ）は、基板材料としてきわめて高
価である。サファイア（Ａ１２０３）は、導電性を持た
ず、かつ機械的な硬度に基づいて加工が困難である。導
電しない基板の場合、構成要素の前側にすべての接点を
取付けなければならない。このことは、追加的に高価な
エピタキシー面を浪費する。
【０００３】シリコンは、きわめてよく使われる魅力的
な基板材料である。これは、機械的に安定であり、価格
的に望ましく、ほぼ無制限に入手でき、温度に対して安
定であり、かつ導電性を有する。それ故に前記の化合物
半導体のための基板として、基本的に望ましい。Ｐ．ク
ング他、アプライド・フィジクス・レター、６６、２９
５８（１９９５）によれば、シリコンが、結晶ＡＩＮ及
びＧａＮ層又はその３成分又は４成分化合物半導体を堆
積するために基本的に適していることが公知である。し
かしながら著者等は、シリコン基板上に製造されたＡＩ
Ｎ及びＧａＮ層が、電子構成部分を製造するために不十
分な結晶品質を有することを確認している。
な基板材料である。これは、機械的に安定であり、価格
的に望ましく、ほぼ無制限に入手でき、温度に対して安
定であり、かつ導電性を有する。それ故に前記の化合物
半導体のための基板として、基本的に望ましい。Ｐ．ク
ング他、アプライド・フィジクス・レター、６６、２９
５８（１９９５）によれば、シリコンが、結晶ＡＩＮ及
びＧａＮ層又はその３成分又は４成分化合物半導体を堆
積するために基本的に適していることが公知である。し
かしながら著者等は、シリコン基板上に製造されたＡＩ
Ｎ及びＧａＮ層が、電子構成部分を製造するために不十
分な結晶品質を有することを確認している。
【０００４】
【発明が解決しようとする課題】それ故に本発明の課題
は、電子構成部分の製造のために十分な結晶品質を有す
る半導体層を製造することができる、ＩｎｘＡｌｙＧａ
１−ｘ−ｙＮ（０≦ｘ，０≦ｙ，ｘ＋ｙ≦１）の構造の
ＩＩＩ−Ｖタイプの窒化物化合物半導体からなるエピタ
キシャル層を製造する方法を提供することにある。
は、電子構成部分の製造のために十分な結晶品質を有す
る半導体層を製造することができる、ＩｎｘＡｌｙＧａ
１−ｘ−ｙＮ（０≦ｘ，０≦ｙ，ｘ＋ｙ≦１）の構造の
ＩＩＩ−Ｖタイプの窒化物化合物半導体からなるエピタ
キシャル層を製造する方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明による方法は、シ
リコン基板上における電子構成素子のために十分な結晶
品質のＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ，０≦
ｙ，ｘ＋ｙ≦１）の構造のＩＩＩ−Ｖタイプの窒化物化
合物半導体の成長を可能にするために、選択的エピタキ
シーの利用に基づいている。選択的エピタキシーの際
に、シリコン基板は、半導体層の成長の前に、局所的に
マスクされる。マスク材料は、基板材料上における半導
体層の成長を妨げ又は阻止する。これは、追加的な材料
のマスク層の堆積によるが、とくにシリコン基板の酸化
によっても形成することができる。マスクのない範囲に
おいて、半導体材料の成長は選択的に行なわれる。成長
区分が生じ、これらの成長区分の縁において生じた応力
は解体することができる。それにより微細割れ目の発生
が阻止される。区分は、後からそれぞれ１つ又は複数の
構成素子を製造するための原料を形成する。
リコン基板上における電子構成素子のために十分な結晶
品質のＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ，０≦
ｙ，ｘ＋ｙ≦１）の構造のＩＩＩ−Ｖタイプの窒化物化
合物半導体の成長を可能にするために、選択的エピタキ
シーの利用に基づいている。選択的エピタキシーの際
に、シリコン基板は、半導体層の成長の前に、局所的に
マスクされる。マスク材料は、基板材料上における半導
体層の成長を妨げ又は阻止する。これは、追加的な材料
のマスク層の堆積によるが、とくにシリコン基板の酸化
によっても形成することができる。マスクのない範囲に
おいて、半導体材料の成長は選択的に行なわれる。成長
区分が生じ、これらの成長区分の縁において生じた応力
は解体することができる。それにより微細割れ目の発生
が阻止される。区分は、後からそれぞれ１つ又は複数の
構成素子を製造するための原料を形成する。
【０００６】とくに区分は、発光ダイオードを製造する
ために利用される。
ために利用される。
【０００７】
【発明の実施の形態】次に本発明を図面を用いて実施例
によって説明する。
によって説明する。
【０００８】半導体層のエピタキシーの前に、まず基板
の表面におけるシリコン基板１０の酸化によって、マス
ク層２０が製造され、かつつづいてホトリソグラフィー
により構造化される。それにより区分１５が定義され、
これらの区分は、マスク層２０を持たない。区分の縁
は、マスク材料によって囲まれている。窒化物化合物半
導体３０、４０のエピタキシャル成長は、もっぱら又は
なるべく基板１０のシリコン表面上における区分におい
て行なわれる。この区分１５上に成長した半導体材料か
ら、後に構成素子が製造される。区分１５は、数平方ミ
リメートルまでの大きさであることができる。
の表面におけるシリコン基板１０の酸化によって、マス
ク層２０が製造され、かつつづいてホトリソグラフィー
により構造化される。それにより区分１５が定義され、
これらの区分は、マスク層２０を持たない。区分の縁
は、マスク材料によって囲まれている。窒化物化合物半
導体３０、４０のエピタキシャル成長は、もっぱら又は
なるべく基板１０のシリコン表面上における区分におい
て行なわれる。この区分１５上に成長した半導体材料か
ら、後に構成素子が製造される。区分１５は、数平方ミ
リメートルまでの大きさであることができる。
【０００９】方法の別の構成において、基板１０の表面
にマスク層２０の材料が堆積され、かつ続いてホトリソ
グラフィーにより構造化される。その後の方法ステップ
は、同様に続く。マスク材料として、二酸化シリコンＳ
ｉＯ２及びシリコンオキシニトライドＳｉＯＮが適して
いるとわかった。
にマスク層２０の材料が堆積され、かつ続いてホトリソ
グラフィーにより構造化される。その後の方法ステップ
は、同様に続く。マスク材料として、二酸化シリコンＳ
ｉＯ２及びシリコンオキシニトライドＳｉＯＮが適して
いるとわかった。
【００１０】ＭＯＶＰＥ又はその他の適当な方法によ
り、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ，０≦ｙ，
ｘ＋ｙ≦１）の構造のＩＩＩ−Ｖタイプの窒化物化合物
半導体の層のエピタキシャル成長が行なわれる。まず格
子整合領域として動作する層系列３１、３２、３３が成
長させられる。格子整合領域は、少なくとも能動構成素
子の層が結晶構造の十分に高度な完全性を有する程度に
強力に、シリコン基板と次に成長させられるエピタキシ
ャル半導体層との間の格子誤整合に打勝ち、又はこれを
減少する。
り、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ，０≦ｙ，
ｘ＋ｙ≦１）の構造のＩＩＩ−Ｖタイプの窒化物化合物
半導体の層のエピタキシャル成長が行なわれる。まず格
子整合領域として動作する層系列３１、３２、３３が成
長させられる。格子整合領域は、少なくとも能動構成素
子の層が結晶構造の十分に高度な完全性を有する程度に
強力に、シリコン基板と次に成長させられるエピタキシ
ャル半導体層との間の格子誤整合に打勝ち、又はこれを
減少する。
【００１１】格子整合領域３１，３２、３３は、複数の
部分層から構成され：すなわちまず核形成層３１が成長
させられる。そのためにとくにアルミニウムを含んだ層
が良好に適している。本実施例の核形成層３１は、なる
べくＧａＡｌＮ又はＧａＡｌＡｓＮからなる。その後、
上側整合層３２、３３が続き、これらの整合層の製造の
ために、なるべく前記の窒化物化合物半導体からなる層
の熱サイクルの成長及び／又は熱サイクルが利用され
る。とくに格子整合領域の下側の範囲において、なるべ
くこれらの方法の組合せが利用される。結晶品質のそれ
以上の改善は、格子整合領域３２の上側範囲におけるバ
ッファ層３３及び／又は超格子の後続の成長によって達
成することができる。その後、結晶品質は、構成素子の
活性層を成長させるために十分な品質のものである。上
側格子整合領域の一部は、すでに活性層の一部であるこ
とができる。
部分層から構成され：すなわちまず核形成層３１が成長
させられる。そのためにとくにアルミニウムを含んだ層
が良好に適している。本実施例の核形成層３１は、なる
べくＧａＡｌＮ又はＧａＡｌＡｓＮからなる。その後、
上側整合層３２、３３が続き、これらの整合層の製造の
ために、なるべく前記の窒化物化合物半導体からなる層
の熱サイクルの成長及び／又は熱サイクルが利用され
る。とくに格子整合領域の下側の範囲において、なるべ
くこれらの方法の組合せが利用される。結晶品質のそれ
以上の改善は、格子整合領域３２の上側範囲におけるバ
ッファ層３３及び／又は超格子の後続の成長によって達
成することができる。その後、結晶品質は、構成素子の
活性層を成長させるために十分な品質のものである。上
側格子整合領域の一部は、すでに活性層の一部であるこ
とができる。
【００１２】例えばＬＥＤ又はレーザーダイオードのよ
うなオプトエレクトロニクスの構成素子を製造しようと
する場合、光を発生するｐ／ｎ接合を含む活性層４０と
基板１０又は格子整合領域３１，３２、３３との間にブ
ラッグ−レフレクタ３４を成長させることは、発光効率
を最大にするために有利である。シリコン基板は、放射
波長の光を強力に吸収するので、それにより発光効率を
高めることができる。ブラッグ−レフレクタは、上側格
子整合領域３２、３３の一部として構成してもよい。
うなオプトエレクトロニクスの構成素子を製造しようと
する場合、光を発生するｐ／ｎ接合を含む活性層４０と
基板１０又は格子整合領域３１，３２、３３との間にブ
ラッグ−レフレクタ３４を成長させることは、発光効率
を最大にするために有利である。シリコン基板は、放射
波長の光を強力に吸収するので、それにより発光効率を
高めることができる。ブラッグ−レフレクタは、上側格
子整合領域３２、３３の一部として構成してもよい。
【００１３】ＧａＮに基づく半導体は、大きなエネルギ
ーギャップによって特徴付けられている。それ故にこの
半導体の表面における低オーム性の接触の製造は、問題
である。それ故にそれより小さなエネルギーギャップ
の、したがって別の格子定数及び熱膨張係数の半導体層
３５を、ＧａＮに基づく半導体の表面に取付けることが
考慮されており、これらの半導体層は、必要な場合に
は、技術的プロセスの経過中に接触範囲以外において選
択的に再び取り除かれる。このことは、例えば選択的エ
ッチングによって行なうことができる。その場合にも、
異なった材料パラメータに基づいて接触−／エッチング
層を成長させる選択的なエピタキシーに、重要な意味が
ある。
ーギャップによって特徴付けられている。それ故にこの
半導体の表面における低オーム性の接触の製造は、問題
である。それ故にそれより小さなエネルギーギャップ
の、したがって別の格子定数及び熱膨張係数の半導体層
３５を、ＧａＮに基づく半導体の表面に取付けることが
考慮されており、これらの半導体層は、必要な場合に
は、技術的プロセスの経過中に接触範囲以外において選
択的に再び取り除かれる。このことは、例えば選択的エ
ッチングによって行なうことができる。その場合にも、
異なった材料パラメータに基づいて接触−／エッチング
層を成長させる選択的なエピタキシーに、重要な意味が
ある。
【００１４】図４及び５に示された発光ダイオードは、
ＩｎｘＡｌｙＧａｌ−ｘ−ｙＮ（０≦ｘ，０≦ｙ，ｘ＋
ｙ≦１）の構造のＩＩＩ−Ｖタイプの窒化物化合物半導
体の前記のエピタキシャル層系列から構成されている。
ダイオードチップの表面は、不活性化層６０によって覆
われている。背面接点５２及び組織化された前面接点５
１は、それにより覆われていない。
ＩｎｘＡｌｙＧａｌ−ｘ−ｙＮ（０≦ｘ，０≦ｙ，ｘ＋
ｙ≦１）の構造のＩＩＩ−Ｖタイプの窒化物化合物半導
体の前記のエピタキシャル層系列から構成されている。
ダイオードチップの表面は、不活性化層６０によって覆
われている。背面接点５２及び組織化された前面接点５
１は、それにより覆われていない。
【００１５】このような発光ダイオードは、とくに緑、
青及びバイオレットのスペクトル範囲にとって最適化さ
れており、かつ法外な効率の点で優れている。
青及びバイオレットのスペクトル範囲にとって最適化さ
れており、かつ法外な効率の点で優れている。
【図１】成長区分上に成長した半導体材料を有する図２
の１−１断面を一部拡大して示す図である。
の１−１断面を一部拡大して示す図である。
【図２】二酸化シリコンによって区画された成長区分を
有するシリコン基板ウエハを上から見た図である。
有するシリコン基板ウエハを上から見た図である。
【図３】半導体装置の断面図である。
【図４】本発明による発光ダイオードを上から見た図で
ある。
ある。
【図５】切断線５−５に沿った図４の発光ダイオードの
断面図である。
断面図である。
１０ シリコン基板 １５ 区分 ２０ マスク層 ３０ 窒化物化合物半導体 ３１ 核形成層 ３２ 構成整合領域 ３３ 格子整合領域 ３５ 半導体層 ４０ 窒化物化合物半導体 ６０ 不活性化層
Claims (14)
- 【請求項１】 単結晶シリコンからなる基板上にＩｎｘ
ＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ，０≦ｙ，ｘ＋ｙ≦
１）の構造のＩＩＩ−Ｖタイプの窒化物化合物半導体の
エピタキシャル層を製造する方法において、 ・単結晶シリコンからなる基板（１０）を準備し； ・基板の表面に区分状の構造を製造し、その際、区分
（１５）においてシリコン表面が露出しており、かつ区
分の縁が、マスク材料（２０）によって囲まれており； ・もっぱら区分においてシリコン表面に窒化物化合物半
導体（３０，４０）のエピタキシャル成長が行なわれ
る、 方法ステップを特徴とする、単結晶シリコン上に化合物
半導体のエピタキシャル層を製造する方法。 - 【請求項２】 マスク材料として、基板の表面に堆積す
る二酸化シリコンＳｉＯ２又はシリコンオキシニトライ
ドＳｉＯＮが利用されることを特徴とする、請求項１記
載の方法。 - 【請求項３】 マスク材料として、基板の表面に成長す
る二酸化シリコンＳｉＯ２が利用されることを特徴とす
る、請求項１記載の方法。 - 【請求項４】 シリコン表面における区分に、まず核形
成層（３１）が成長させられることを特徴とする、請求
項１ないし３の１つに記載の方法。 - 【請求項５】 核形成層（３１）が、窒素Ｎの代わり
に、窒化ひ素ＡｓＮを含むことを特徴とする、請求項４
記載の方法。 - 【請求項６】 シリコン表面における又は核形成層（３
１）における区分に、複数の部分層からなる格子整合領
域（３２，３３）がエピタキシャル成長させられること
を特徴とする、請求項１ないし５の１つに記載の方法。 - 【請求項７】 格子整合領域（３２，３３）上にエピタ
キシャル成長した窒化物化合物半導体（３０，４０）
が、ｐ／ｎ又はｎ／ｐ接合部を有する活性領域（４０）
を含むことを特徴とする、請求項６記載の方法。 - 【請求項８】 活性領域（４０）が、構成要素にとって
重要なパラメータを調節するために、単一層又は超格子
からなることを特徴とする、請求項７記載の方法。 - 【請求項９】 活性領域（４０）上に、活性領域のもの
よりも小さなエネルギーギャップを有する接触特性を改
善する半導体層（３５）が成長させられることを特徴と
する、請求項１ないし８の１つに記載の方法。 - 【請求項１０】 接触層（３５）が、選択的なエッチン
グにより局所的に取り除かれることを特徴とする、請求
項９記載の方法。 - 【請求項１１】 基板（１０）が、ドーピングを有する
ことを特徴とする、請求項１ないし１０の１つに記載の
方法。 - 【請求項１２】 基板（１０）の裏側に、裏側接触のた
めに金属層が取付けられることを特徴とする、請求項１
ないし１１の１つに記載の方法。 - 【請求項１３】 シリコン表面における区分に成長する
半導体層装置が、不活性化層（６０）によって覆われる
ことを特徴とする、請求項１ないし１２の１つに記載の
方法。 - 【請求項１４】 エピタキシャル層が、ＬＥＤ又はレー
ザーダイオードの製造のために利用されることを特徴と
する、請求項１ないし１３の１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19715572.3 | 1997-04-15 | ||
| DE19715572A DE19715572A1 (de) | 1997-04-15 | 1997-04-15 | Verfahren zum Herstellen von epitaktischen Schichten eines Verbindungshalbleiters auf einkristallinem Silizium und daraus hergestellte Leuchtdiode |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321911A true JPH10321911A (ja) | 1998-12-04 |
Family
ID=7826490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12802198A Pending JPH10321911A (ja) | 1997-04-15 | 1998-04-03 | 単結晶シリコン上に化合物半導体のエピタキシヤル層を製造する方法及びそれにより製造された発光ダイオード |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6110277A (ja) |
| JP (1) | JPH10321911A (ja) |
| DE (1) | DE19715572A1 (ja) |
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| US6703253B2 (en) | 2001-11-15 | 2004-03-09 | Sharp Kabushiki Kaisha | Method for producing semiconductor light emitting device and semiconductor light emitting device produced by such method |
| US6765234B2 (en) | 2000-12-26 | 2004-07-20 | Sharp Kabushiki Kaisha | Semiconductor light emitting device and method for producing the same |
| US6806115B2 (en) | 2001-11-02 | 2004-10-19 | Sharp Kabushiki Kaisha | Semiconductor light emitting device and method for producing the same |
| US6861729B2 (en) | 2000-06-19 | 2005-03-01 | Nichia Corporation | Nitride semiconductor substrate and method for manufacturing the same, and nitride semiconductor device using nitride semiconductor substrate |
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| JP2014078590A (ja) * | 2012-10-10 | 2014-05-01 | Tokyo Electron Ltd | 半導体素子の製造方法及び半導体素子 |
| KR101425167B1 (ko) * | 2008-01-07 | 2014-07-31 | 삼성전자주식회사 | 질화물 반도체 발광소자 제조방법 및 이에 의해 제조된질화물 반도체 발광소자 |
| JP2014526799A (ja) * | 2011-09-06 | 2014-10-06 | センサー エレクトロニック テクノロジー インコーポレイテッド | 層成長のためのパターンを有する基板の設計 |
| KR101459554B1 (ko) * | 2007-10-09 | 2014-11-07 | 엘지전자 주식회사 | 발광 셀 및 그 제조방법 |
| US10032956B2 (en) | 2011-09-06 | 2018-07-24 | Sensor Electronic Technology, Inc. | Patterned substrate design for layer growth |
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| JP3587081B2 (ja) | 1999-05-10 | 2004-11-10 | 豊田合成株式会社 | Ｉｉｉ族窒化物半導体の製造方法及びｉｉｉ族窒化物半導体発光素子 |
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-
1998
- 1998-04-03 JP JP12802198A patent/JPH10321911A/ja active Pending
- 1998-04-14 US US09/059,343 patent/US6110277A/en not_active Expired - Fee Related
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