KR102534248B1 - 발광 소자 패키지 - Google Patents

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Abstract

본 발명의 발광 소자 패키지는 제1 면과 상기 제1 면과 반대에 위치하는 제2 면을 가지며, 상기 제1 면의 수평 연장선의 적어도 일부분 상에 각각 제1 도전형 반도체층, 상기 제1 도전형 반도체층의 측벽 및 표면 상에 순차적으로 형성된 활성층과 제2 도전형 반도체층을 갖는 복수의 반도체 발광부를 포함하는 셀 어레이; 상기 셀 어레이의 상기 제1 도전형 반도체층에 각각 대응되도록 형성된 복수의 파장 변환부; 상기 셀 어레이와 대응되는 상기 복수의 파장 변환부 사이에 배치된 격벽 구조; 및 상기 격벽 구조에 배치되고 상기 반도체 발광부와 전기적으로 연결된 스위칭부를 포함하되, 상기 스위칭부는 상기 셀 어레이의 상기 제1 면을 노출하는 노출 영역을 포함하고, 및 상기 노출 영역은 결함이나 손상이 억제된 영역이다.

Description

발광 소자 패키지{LIGHTING DEVICE PACKAGE}
본 발명의 기술적 사상은 발광 소자 패키지에 관한 것으로서, 보다 상세하게는 고품질의 발광 소자 패키지에 관한 것이다.
디스플레이 장치는 발광 소자 패키지를 그대로 하나의 픽셀로서 사용하는 형태로 개발되고 있다. 상기 발광 소자 패키지를 이용한 디스플레이 장치는 고휘도를 구현할 수 있고, 화면의 종횡비를 자유롭게 바꾸고 대면적으로 구현할 수도 있다. 상기 발광 소자 패키지를 이용한 디스플레이 장치는 제조가 용이하면서도 고품질이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 발광부를 구동하기 위한 스위칭부를 신뢰성 있게 형성하여 고품질의 발광 소자 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지는 제1 면과 상기 제1 면과 반대에 위치하는 제2 면을 가지며, 상기 제1 면의 수평 연장선의 적어도 일부분 상에 각각 제1 도전형 반도체층, 상기 제1 도전형 반도체층의 측벽 및 표면 상에 순차적으로 형성된 활성층과 제2 도전형 반도체층을 갖는 복수의 반도체 발광부를 포함하는 셀 어레이; 상기 셀 어레이의 상기 제1 도전형 반도체층에 각각 대응되도록 형성된 복수의 파장 변환부; 상기 셀 어레이와 대응되는 상기 복수의 파장 변환부 사이에 배치된 격벽 구조; 및 상기 격벽 구조에 배치되고 상기 반도체 발광부와 전기적으로 연결된 스위칭부를 포함하되, 상기 스위칭부는 상기 셀 어레이의 상기 제1 면을 노출하는 노출 영역을 포함하고, 및 상기 노출 영역은 결함이나 손상이 억제된 영역이다.
본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지는 제1 면 및 상기 제1 면과 반대에 위치하는 제2 면을 갖는 기판; 상기 기판의 제1 면의 수평 연장선의 적어도 일부분 상에 서로 이격하여 배치되며, 각각 제1 도전형 반도체층, 상기 제1 도전형 반도체층의 표면 및 측벽 상에 순차적으로 형성된 활성층 및 제2 도전형 반도체층을 갖는 복수의 반도체 발광부; 상기 복수의 반도체 발광부의 상기 제1 도전형 반도체층 상에 각각 배치된 복수의 파장 변환부; 상기 기판의 제1 면에 상기 복수의 반도체 발광부와 이격되어 배치되고 상기 반도체 발광부와 전기적으로 연결된 복수의 스위칭부; 및 상기 스위칭부가 형성된 상기 기판의 제1 면은 단차를 가지는 리세스부를 포함하되, 상기 복수의 스위칭부는 상기 기판의 상기 제1 면을 노출하는 노출 영역을 포함하고, 및 상기 노출 영역은 결함이나 손상이 억제된 영역이다.
본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지는 제1 면 및 상기 제1 면과 반대에 위치하는 제2 면을 갖는 기판; 상기 기판의 제1 면의 수평 연장선의 적어도 일부분 상에 서로 이격하여 배치된 제1 도전형 반도체층, 상기 제1 도전형 반도체층의 측벽 및 표면 상에 순차적으로 형성된 활성층 및 제2 도전형 반도체층을 갖는 복수의 반도체 발광부; 상기 복수의 반도체 발광부의 상기 제1 도전형 반도체층과 대응되게 배치된 복수의 파장 변환부; 및 상기 기판의 제1 면에 상기 반도체 발광부와 이격되어 배치되고 상기 반도체 발광부와 전기적으로 연결된 복수의 스위칭부를 포함하되,
상기 제1 도전형 반도체층의 측벽은 상기 기판의 제1 면에 대해 경사각을 이루도록 구성되며, 상기 측벽을 따라 형성된 상기 활성층 및 상기 제2 도전형 반도체층중 적어도 하나의 두께는 상기 제1 도전형 반도체층의 표면에 적층된 상기 활성층 및 제2 도전형 반도체의 두께보다 작고, 상기 복수의 스위칭부는 상기 기판의 상기 제1 면을 노출하는 노출 영역을 포함하고, 및 상기 노출 영역은 결함이나 손상이 억제된 영역이다.
본 발명은 기판 상에 스위칭부를 신뢰성 있게 형성함으로써 제조가 용이하면서도 고품질의 발광 소자 패키지를 얻을 수 있다. 또한, 본 발명은 고품질의 발광 소자 패키지를 이용하여 고품질의 디스플레이 장치를 얻을 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지를 갖는 디스플레이 장치를 개략적으로 도시한 사시도이다.
도 2는 도 1에 도시된 디스플레이 장치의 발광 소자 모듈의 A 부분을 확대한 평면도이다.
도 3 및 도 4는 도 2의 발광 소자 패키지를 나타낸 평면도 및 배면도이다.
도 5는 도 3의 I-I'선에 따른 단면도이다.
도 6은 도 3의 II-II'선을 따른 단면도이다.
도 7은 도 6의 B 부분을 확대한 확대도이다.
도 8a 및 도 8b는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 평면도들이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 평면도이다.
도 10a 내지 도 10c는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 단면도들이다.
도 11a 및 도 11b는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 단면도들이다.
도 12a 및 도 12b는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 단면도들이다.
도 13 및 도 14는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 회로도들이다.
도 15a 내지 도 23b는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 24 내지 도 30은 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 31 및 도 32는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 33 내지 도 36은 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
첨부 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물중 적어도 일부의 비례는 과장될 수도 있다.
상세한 설명에서 제1, 제2 등이 편의상 다양한 소자, 구성 요소 및/또는 섹션들(또는 영역들)을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들(또는 영역들)은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 아울러서, 상세한 설명에서 제1, 제2 등의 구성 요소는 설명의 편의를 위하여 나누어 설명하는 것이어서 청구범위의 제1 및 제2 등의 구성 요소에 바로 대응되지 않을 수 있다. 또한, 상세한 설명에서 상부, 상면, 하부, 하면, 측면, 상에, 하에 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지를 갖는 디스플레이 장치를 개략적으로 도시한 사시도이다.
구체적으로, 디스플레이 장치(1, 또는 디스플레이 패널)는 회로 기판(20)과, 회로 기판(20) 상에 위치하는 발광 소자 모듈(10)을 포함할 수 있다. 발광 소자 모듈(10)은 적색(Red, R), 녹색(Green, G), 청색(Blue, B)의 광을 선택적으로 발광할 수 있는 복수의 발광 소자 패키지(100)를 포함할 수 있다.
복수의 발광 소자 패키지(100)는 각각 디스플레이 장치(1)의 하나의 픽셀(pixel)을 구성할 수 있다. 복수의 발광 소자 패키지(100)는 회로 기판(20) 상에 행과 열을 이루어 배열될 수 있다. 다시 말해, 복수의 발광 소자 패키지(100)는 회로 기판(20) 상에 X 및 Y 방향으로 배열될 수 있다. 도 1에서, Z 방향은 X 및 Y 방향에 수직한 방향을 나타낸다.
일 실시예에서, 디스플레이 장치(1)는 15ㅧ15의 발광 소자 패키지(100)가 배열된 형태를 예시하였으나, 이는 설명의 편의를 위한 것이다. 실제로 디스플레이 장치(1)는 필요한 해상도에 따른 더 많은 수, 예컨대, 1,024ㅧ768의 발광 소자 패키지(100)가 배열될 수 있다.
발광 소자 패키지(100)는 RGB(Red-Green-Blue)의 광원에 해당하는 서브 픽셀들(도 3 내지 도 6의 SP1~SP3)을 포함할 수 있으며, 서브 픽셀들은 서로 이격 되어 배치된 구조로 제공될 수 있다. 이에 대해서는 도 3 내지 도 6을 참조하여 상세히 설명하기로 한다. 서브 픽셀들의 색은 RGB로 한정되는 것은 아니며, CYMK(Cyan, Yellow, Magenta, Black)의 광원이 사용될 수도 있다.
회로 기판(20)은 후의 도 13에 도시한 바와 같이 발광 소자 모듈(10)의 각각의 발광 소자 패키지(100)에 전원을 공급하도록 구성된 전원 공급 회로(CCS)와 발광 소자 패키지(100)를 구동하도록 구성된 구동 회로(DC)를 포함할 수 있다.
도 2는 도 1에 도시된 디스플레이 장치의 발광 소자 모듈의 A 부분을 확대한 평면도이고, 도 3 및 도 4는 도 2의 발광 소자 패키지를 나타낸 평면도 및 배면도이다.
구체적으로, 도 2에 도시한 바와 같이 복수의 발광 소자 패키지(100)는 각각 몰딩부(51)에 둘러싸이도록 배치될 수 있다. 몰딩부(51)는 블랙 매트릭스(black matrix)로 이루어질 수 있다. 몰딩부(51)에 의해 둘러싸인 영역은 각각 발광 소자 패키지(100)가 배치된 발광 영역으로 제공될 수 있다. 몰딩부(51)의 외부 영역(52)은 비발광 영역일 수 있다. 몰딩부(51)는 각 발광 소자 패키지(100)를 전기적으로 분리시켜 각 발광 소자 패키지(100)가 하나의 픽셀로서 서로 독립적으로 구동될 수 있도록 할 수 있다.
도 3 및 도 4에 도시한 바와 같이 하나의 픽셀을 이루는 발광 소자 패키지(100) 각각은 제1 내지 제3 서브 픽셀(SP1~SP3)을 포함할 수 있다. 제1 내지 제3 서브 픽셀(SP1~SP3)은 격벽 구조(110)에 둘러싸이도록 배치될 수 있다. 격벽 구조(110)에는 각각의 서브 픽셀(SP1~SP3)을 제어하기 위한 3개의 스위칭부(SW1~SW3)가 배치될 수 있다. 일 실시예에서, 하나의 발광 소자 패키지(100)에 각각 3개의 서브 픽셀(SP1~SP3)과 3개의 스위칭부(SW1~SW3)가 배치된 형태를 예시하였으나, 이는 설명의 편의를 위한 것이며, 각각 2개의 서브 픽셀과 2개의 스위칭부가 배치될 수 있다.
일 실시예에서, 서브 픽셀(SP1~SP3)은 일 발향, 즉 X 방향으로 연장되며 Y 방향으로 이격되어 배치될 수 있다. 일 실시예에서, 스위칭부(SW1~SW3)는 서브 픽셀들(SP1~SP3) 사이에 Y 방향으로 서로 이격되어 배치된 형태를 예시하였으나, 이는 예시적인 것이다. 예컨대, 스위칭부(SW1~SW3)는 서브 픽셀들(SP1~SP3)의 일측에 서로 이격되어 배치될 수 있다. 스위칭부(SW1~SW3)는 격벽 구조(110) 내에 설치되는 것이라면 어느 위치에도 무방하다.
발광 소자 패키지(100)의 하면에는 2개의 공통 전극 패드(CP1, CP2)와 3개의 개별 전극 패드(AP1~AP3)가 제공될 수 있다. 일 실시예에서, 공통 전극 패드(CP1, CP2)가 Y 방향으로 나란하게 배열된 것으로 예시하고 있으나, 이에 한정되는 것은 아니다. 일 실시예에서, 개별 전극 패드(AP1~AP3)가 Y 방향으로 배열된 것으로 예시하고 있으나, 이에 한정되는 것은 아니다. 공통 전극 패드(CP1)는 관통 전극(152)을 통해 서브 픽셀들(SP1~SP3)과 전기적으로 연결될 수 있다.
발광 소자 패키지(100)는 후에 자세히 설명하지만 도 4에 도시한 바와 같이 소스 전극(136), 드레인 전극(134) 및 게이트 전극(135)을 포함할 수 있다. 소스 전극(136)은 연결 전극(137)에 의해 서브 픽셀(SP1~SP3)과 전기적으로 연결될 수 있다. 드레인 전극(134)은 배선(156)에 의해 공통 전극 패드(CP2)와 전기적으로 연결될 수 있다. 게이트 전극(135)은 개별 전극 패드(AP1~AP3)와 전기적으로 연결될 수 있다.
도 5는 도 3의 I-I'선에 따른 단면도이고, 도 6은 도 3의 II-II'선을 따른 단면도이며, 도 7은 도 6의 B 부분을 확대한 확대도이다.
구체적으로, 발광 소자 패키지(100)는 제1 내지 제3 반도체 발광부(또는 제1 내지 제3 발광 다이오드부, LED1~LED3)를 포함하는 셀 어레이(CA), 제1 내지 제3 반도체 발광부(LED1~LED3)와 대응하여 각각 배치된 제1 내지 제3 파장 변환부(171~173), 제1 내지 제3 파장 변환부(171~173)가 서로 분리되도록 배치된 격벽 구조(110) 및 격벽 구조(110)에 배치된 제1 내지 제3 스위칭부(SW1~SW3)를 포함할 수 있다.
셀 어레이(CA)는 서로 대향하는 제1 면(PL1) 및 제2 면(PL2)을 가질 수 있다. 제2 면(PL2)은 제1 면(PL1)과 반대에 위치할 수 있다. 도 5 내지 도 7에서, 편의상 도면의 아래쪽을 상부라 칭하고, 도면의 위쪽을 하부라 칭할 수 있다. 셀 어레이(CA)의 제1 면(PL1)의 상부에 버퍼층(118a)을 개재하여 제1 내지 제3 반도체 발광부(LED1~LED3)가 배치될 수 있다. 제1 면(PL1)의 하부에 제1 내지 제3 반도체 발광부(LED1~LED3)와 각각 대응하도록 제1 내지 제3 파장 변환부(171~173)가 배치될 수 있다. 다시 말해, 제1 내지 제3 반도체 발광부(LED1~LED3)와 파장 변환부(171~173) 사이의 제1 면(PL1)의 상부에 버퍼층(118a)이 형성되어 있다.
제1 내지 제3 반도체 발광부(LED1~LED3)는 동일한 광 또는 서로 다른 광을 방출할 수 있다. 일 실시예에서, 제1 내지 제3 반도체 발광부(LED1~LED3)는 청색광(예컨대, 440㎚~460㎚) 또는 자외선광(예컨대, 380㎚~440㎚)을 방출할 수 있다. 일 실시예에서, 제1 내지 제3 반도체 발광부(LED1~LED3)는 각각 적색광, 녹색광 및 청색광을 방출할 수도 있다.
제1 내지 제3 반도체 발광부(LED1~LED3)는 각각 제1 도전형 반도체층(121a) 및 제2 도전형 반도체층(121c)과 그 사이에 위치한 활성층(121b)을 포함하는 발광 구조물(121)을 가질 수 있다. 발광 구조물(121)의 일측벽은 경사지게 형성될 수 있다. 제1 내지 제3 반도체 발광부(LED1~LED3)의 제1 도전형 반도체층(121a)의 표면 및 측벽 상에는 활성층(121b) 및 제2 도전형 반도체층(121c)이 위치할 수 있다.
후술하는 바와 같이 제1 도전형 반도체층(121a)을 형성한 후에 활성층(121b) 및 제2 도전형 반도체층(121c)을 형성할 경우, 제1 도전형 반도체층(121a)의 표면 및 측벽 상에 활성층(121b) 및 제2 도전형 반도체층(121c)이 형성될 수 있다. 제1 도전형 반도체층(121a) 및 제2 도전형 반도체층(121c)은 각각 n형 반도체층 및 p형 반도체층일 수 있다. 예를 들어, 제1 도전형 반도체층(121a) 및 제2 도전형 반도체층(121c)은 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 질화물 반도체일 수 있으나, 이에 한정되지 않으며 GaAs계 반도체나 GaP계 반도체도 사용될 수 있다.
활성층(121b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조를 포함할 수 있다. 예를 들어, 활성층(121b)은 InGaN/GaN, GaN/AlGaN와 같은 질화물계 MQW일 수 있으나, 이에 한정되지 않으며 GaAs/AlGaAs 또는 InGaP/GaP, GaP/AlGaP와 같은 다른 반도체일 수 있다.
제1 내지 제3 반도체 발광부(LED1~LED3)의 활성층(121b)은 서로 다른 파장의 광을 방출하도록 구성될 수 있다. 일 실시예에서, 제1 내지 제3 반도체 발광부(LED1~LED3)의 활성층(121b)이 서로 다른 색의 광을 방출하도록 구성될 수 있다. 일 실시예에서, 제1 내지 제3 반도체 발광부(LED1~LED3)의 활성층(121b)이 동일한 색의 광을 방출하도록 구성될 수도 있다. 예를 들어, 활성층(121b)은 각각 적색, 녹색, 청색의 광을 방출할 수 있으며, 동일한 청색광 또는 자외선광을 방출할 수 있다.
제1 도전형 반도체층(121a) 및 제2 도전형 반도체층(121a, 121c)에는 각각 제1 전극(128) 및 제2 전극(129)이 전기적으로 접속될 수 있다. 제1 전극(128) 및 제2 전극(128, 129)은 각각 제1 도전형 반도체층(121a)의 메사 에칭된 영역(122)과 제2 도전형 반도체층(121c) 상에 배치될 수 있다.
예를 들어, 제1 전극(128)은 Al, Au, Cr, Ni, Ti, Sn중 적어도 하나를 포함할 수 있다. 제2 전극(129)은 반사성 금속으로 형성될 수 있다. 예를 들어, 제2 전극(129)은 Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다.
제1 내지 제3 반도체 발광부(LED1~LED3)의 표면과 셀 어레이(CA)의 제1 면(PL1)의 상부에는 절연층(124)이 배치될 수 있다. 절연층(124)으로 인해 제1 내지 제3 반도체 발광부(LED1~LED3)의 제1 전극(128) 및 제2 전극(128, 129)이 배치되는 영역이 정의될 수 있다. 셀 어레이(CA)의 제1 면(PL1)의 상부에 배치된 절연층(124)은 제1 내지 제3 스위칭부(SW1~SW3)의 소스 전극(136)과 드레인 전극(134)이 배치되는 영역을 정의할 수 있다.
도 7에 도시된 바와 같이, 소스 전극(136)과 드레인 전극(134)의 사이에 배치된 절연층(124a)은 제1 내지 제3 스위칭부(SW1~SW3)의 게이트 절연층으로 사용될 수 있다. 도 5 및 도 6에 도시된 바와 같이, 셀 어레이(CA)는 제1 내지 제3 반도체 발광부(LED1~LED3)를 덮으면서 셀 어레이(CA)의 제2 면(PL2)을 이루는 몰딩부(140)를 포함할 수 있다. 도 5 및 도 6의 몰딩부(140)는 도 2의 몰딩부(51)에 해당할 수 있다.
몰딩부(140)는 제1 내지 제3 반도체 발광부(LED1~LED3) 및 제1 내지 제3 스위칭부(SW1~SW3)와 접속되는 제1 내지 제3 도전성 비아(141~143)를 제2 면(PL2)에 노출시키도록 구성될 수 있다. 몰딩부(140)는 제1 내지 제3 반도체 발광부(LED1~LED3)를 견고하게 지지하기 위해서 높은 영률(Young's Modulus)을 가질 수 있다. 몰딩부(140)는 제1 내지 제3 반도체 발광부(LED1~LED3)에서 발생한 열을 효과적으로 방출하기 위하여 높은 열전도도를 갖는 물질을 포함할 수 있다.
예를 들어, 몰딩부(140)는 에폭시 수지 또는 실리콘(silicone) 수지를 포함하는 물질로 이루어질 수 있다. 몰딩부(140)는 빛을 반사시키기 위한 광반사성 입자를 포함할 수 있다. 광반사성 입자로는 이산화 티타늄(TiO2) 또는 산화 알루미늄(Al2O3)이 사용될 수 있으나, 이에 한정되는 것은 아니다.
셀 어레이(CA)의 제2 면(PL2) 상에는 제1 내지 제3 도전성 비아(141~143)를 공통 전극 패드(CP1, CP2)와 개별 전극 패드(AP1~AP3)와 접속하기 위한 회로 기판(151)이 배치될 수 있다. 회로 기판(151)은 도 1의 회로 기판(20)에 해당할 수 있다. 회로 기판(151)은 복수의 적층된 인쇄 회로 기판(151a, 151b)을 포함할 수 있으며, 복수의 인쇄 회로 기판(151a, 151b)은 관통 전극(152, 153, 154, 155) 및 배선(156)을 포함할 수 있다. 회로 기판(151)의 일면에는 공통 전극 패드(CP1, CP2)와 개별 전극 패드(AP1~AP3)가 배치될 수 있다.
셀 어레이(CA)의 제1 면(PL1)의 하부에는 제1 내지 제3 파장 변환부(171~173)가 격벽 구조(110)에 의해 서로 분리되도록 배치될 수 있다. 격벽 구조(110) 내에는 제1 내지 제3 스위칭부(SW1~SW3)가 배치될 수 있다. 격벽 구조(110)는 셀 어레이(CA)의 제1 면(PL1)의 하부와 접하여 배치될 수 있다.
격벽 구조(110)는 높이(H) 및 폭(W)를 가질 수 있다. 격벽 구조(110)의 높이(H)는 1~50um 범위에서 적절하게 선택할 수 있다. 격벽 구조(110)의 높이(H)가 50um보다 높을 경우 광 추출 효율이 낮아질 수 있다. 일 실시예에서, 격벽 구조(110)의 높이(H)는 스위칭부(SW1~SW3)가 배치될수 있게 설정할 수 있으며, 바람직하게는 35um이하로 할 수 있다.
격벽 구조(110)의 폭(W)은 1~100um 범위에서 적절하게 선택할 수 있다. 격벽 구조(110)의 폭(W)이 100um보다 클 경우 픽셀(SP1~SP3)간 거리가 멀어져 디스플레이의 해상도가 떨어질 수 있다. 일 실시예에서, 격벽 구조(110)의 폭(W)은 스위칭부(SW1~SW3)가 배치될 수 있게 설정할 수 있으며, 바람직하게는 50um이하로 할 수 있다.
격벽 구조(110)는 제1 내지 제3 반도체 발광부(LED1~LED3)에 대응되는 위치에 제1 내지 제3 광방출창(111~113)을 가질 수 있다. 광방출창(111~113)은 기판(도 15a 내지 도 21b의 110a)의 제1 면(PL1)과 제2 면(PL3)을 관통하는 관통홀일 수 있다.
제1 내지 제3 광방출창(111~113)은 각각 제1 내지 제3 파장 변환부(171~173)를 형성하기 위한 공간으로 제공될 수 있다. 다시 말해, 관통홀(111~113)의 내부에 파장 변환 물질이 충전되어 제1 내지 제3 파장 변환부(171~173)를 구성할 수 있다.
격벽 구조(110)는 제1 내지 제3 반도체 발광부(LED1~LED3)를 성장시키기 위한 기판(도 15a 내지 도 21b의 110a)으로 이루어질 수 있다. 기판은 제1 면(PL1)과 제1 면(PL1)과 반대에 위치하는 제2 면(PL3)을 가질 수 있다. 기판과 셀 어레이(CA)는 동일한 제1 면(PL1)을 가질 수 있다. 기판은 실리콘을 포함하는 반도체 기판일 수 있다. 기판 및 파장 변환부(171~173)는 동일한 제2 면(PL3)을 가질 수 있다.
격벽 구조(110)는 불순물을 주입하여 제1 내지 제3 스위칭부(SW1~SW3)를 형성할 수 있는 반도체 기판이 사용될 수 있다. 예를 들어, 격벽 구조(110)는 IV족 반도체 기판 또는 Ⅲ-IV족 화합물 반도체 기판이 사용될 수 있다. 격벽 구조(110)는 Si 기판, SiC 기판 또는 SiGe 기판 등이 사용될 수 있다.
격벽 구조(110)는 제1 내지 제3 파장 변환부(171~173)를 분리하도록 제1 내지 제3 파장 변환부(171~173)의 측면을 둘러싸도록 배치될 수 있다. 격벽 구조(110)와 몰딩부(140)는 제1 내지 제3 반도체 발광부(LED1~LED3)에서 방출된 광들 간의 간섭을 효과적으로 차단하는 역할을 수행할 수 있다.
제1 내지 제3 파장 변환부(171~173)는 제1 내지 제3 반도체 발광부(LED1~LED3)로부터 방출되는 광을 조정하여 각각 서로 다른 색의 광으로 변환시킬 수 있다. 일 실시예에서, 제1 내지 제3 파장 변환부(171~173)는 각각 청색광, 녹색광 및 적색광을 제공하도록 구성될 수 있다. 일 실시예에서, 제1 내지 제3 반도체 발광부(LED1~LED3)가 청색광을 방출하는 경우에, 제2 및 제3 파장 변환부(172, 173)는 각각 녹색 및 적색 형광체(P2, P3)를 포함할 수 있다. 제2 및 제3 파장 변환부(172, 173)는 녹색 또는 적색 형광체(P2, P3)와 같은 파장 변환 물질이 혼합된 광투과성 액상 수지를 제2 및 제3 광방출창(112, 113)에 디스펜싱함으로써 형성될 수 있다.
일 실시예에서, 필요에 따라 제2 및 제3 파장 변환부(172, 173)는 청색광을 선택적으로 차단하는 광 필터층(180)을 더 포함할 수 있다. 광 필터층(180)을 이용함으로써 제2 및 제3 광방출창(112, 113)에서는 원하는 녹색광 및 적색광만을 제공할 수 있다.
일 실시예에서, 제1 내지 제3 반도체 발광부(LED1~LED3)가 청색광을 방출하는 경우에, 제1 파장 변환부(171)는 형광체가 포함되지 않을 수 있다. 따라서, 제1 파장 변환부(171)는 제1 반도체 발광부(LED1)에서 방출된 청색광과 동일한 청색광을 제공할 수 있다. 제1 파장 변환부(171)는 형광체가 혼합되지 않은 광투과성 액상 수지를 디스펜싱함으로써 형성될 수 있다. 일 실시예에서, 제1 파장 변환부(171)에 청색광의 색좌표를 조절하기 위한 청색 또는 청록색(예, 480㎚∼520㎚)의 형광체(P1)를 포함할 수 있다. 형광체(P1)는 제1 파장 변환부(171)에 의해 제공될 청색광의 색좌표를 조절하는 목적으로 채용되므로, 다른 색으로 변환하기 위한 제2 및 제3 파장 변환부(172, 173)에 혼합된 형광체(P2, P3)의 양보다는 적은 양이 혼합될 수 있다.
도 5 및 도 6에 도시된 바와 같이, 제1 내지 제3 파장 변환부(171~173)의 표면에는 형광체의 열화를 방지하기 위한 봉지부(190)가 배치될 수 있다. 격벽 구조(110)에는 제1 내지 제3 반도체 발광부(LED1~LED3)를 선택적으로 구동 및 제어할 수 있는 제1 내지 제3 스위칭부(SW1~SW3)가 배치될 수 있다.
도 3 및 도 6에 도시한 바와 같이 제1 내지 제3 스위칭부(SW1~SW3)는 제1 내지 제3 반도체 발광부(LED1~LED3)와 인접한 영역에 각각 배치될 수 있다. 제1 내지 제3 반도체 발광부(LED1~LED3)는 제1 면(PL1)의 상부에 나란하게 배치될 수 있다. 제1 내지 제3 스위칭부(SW1~SW3)는 제1 내지 제3 반도체 발광부(LED1~LED3)와 나란히 배치될 수 있다. 도 3에는 제1 내지 제3 스위칭부(SW1~SW3)가 발광 소자 패키지(100)의 일 방향을 따라 배치된 것으로 도시되어 있으나, 이에 한정하는 것은 아니며 격벽 구조(110) 내의 소정의 위치에 다양하게 배치될 수 있다.
제1 내지 제3 스위칭부(SW1~SW3)는 제1 내지 제3 반도체 발광부(LED1~LED3)와 각각 전기적으로 접속되어 제1 내지 제3 반도체 발광부(LED1~LED3)를 제어할 수 있다. 제1 내지 제3 스위칭부(SW1~SW3)는 셀 어레이(CA)의 제1 면(PL1)을 노출하는 노출 영역(OP)을 포함할 수 있다. 노출 영역(OP)은 후술하는 바와 같이 제조 공정시 마스크층에 의해 보호되어 결함이나 손상이 억제된 영역일 수 있다.
제1 내지 제3 스위칭부(SW1~SW3)는 각각 스위칭 소자일 수 있으며, 예를 들어, 전계 효과 트랜지스터(Metal Oxide Silicon Field Effect transistor, MOSFET)일 수 있다. 일 실시예에서, 제1 내지 제3 스위칭부(SW1~SW3)는 N 채널 전계 효과 트랜지스터일 수 있다. 제1 내지 제3 스위칭부(SW1~SW3)는 동일한 구조를 가질 수 있다.
제1 내지 제3 스위칭부(SW1~SW3)는 도 7에 도시한 바와 같이 N웰(132)의 내부에 형성한 P웰 영역(131)을 포함할 수 있다. 제1 내지 제3 스위칭부(SW1~SW3)는 P웰 영역(131)의 소정 영역에는 n형 불순물을 주입하여 형성된 소스 영역(133b) 및 드레인 영역(133a)이 배치될 수 있다. 드레인 영역(133a)과 소스 영역(133b)의 사이에는 게이트 절연층(124a)이 배치될 수 있다.
소스 영역(133b)과 드레인 영역(133a)에는 각각 소스 전극(136)과 드레인 전극(134)이 접속될 수 있다. 게이트 절연층(124a) 상에는 게이트 전극(135)이 배치될 수 있다. 제1 내지 제3 스위칭부(SW1~SW3)는 인접한 파장 변환부와 접하지 않도록 이격되어 배치되며, 격벽 구조(110)보다 작은 크기로 배치될 수 있다. 소스 전극(136)과 반도체 발광부(LED1~LED3)의 제2 전극(129)의 사이에는 연결 전극(137)이 배치될 수 있다. 이에 따라, 제1 내지 제3 스위칭부(SW1~SW3)는 제1 내지 제3 반도체 발광부(LED1~LED3)와 각각 전기적으로 접속될 수 있다.
도 8a 및 도 8b는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 평면도들이다.
구체적으로, 도 8a의 발광 소자 패키지(200)는 도 3의 발광 소자 패키지(100)와 비교할 때, 격벽 구조(210)에 서브 픽셀(SP1a, SP2a)과 스위칭부(SW1a, SW2a)가 각각 2개 배치된 것을 제외하고는 동일할 수 있다. 다시 말해, 도 8a의 발광 소자 패키지(200)는 서브 픽셀(SP1a, SP2a)에 대응되는 반도체 발광부 및 스위칭부(SW1a. SW2a)가 각각 2개 배치될 수 있다. 이와 같이 배치할 경우, 제1 및 제2 서브 픽셀(SP1a. SP2a)의 크기를 더 크게 배치할 수 있는 장점이 있다.
도 8b의 발광 소자 패키지(250)는 도 3의 발광 소자 패키지(100)와 비교할 때, 서브 픽셀((SP1a~SP3a)의 사이가 아닌 서브 픽셀((SP1a~SP3a)의 일측의 격벽 구조(210)에 스위칭부((SW1a~SW3a)가 배치된 것을 제외하고는 동일할 수 있다. 다시 말해, 도 8b의 발광 소자 패키지(250)는 서브 픽셀(SP1a~SP3a)에 대응되는 3개의 반도체 발광부의 일측에 스위칭부(SW1a~SW3a)가 위치할 수 있다. 이와 같이 배치할 경우, 스위칭부(SW1a~SW3a)의 배치 자유도나 제1 내지 제3 서브 픽셀(SP1a~SP3a)의 크기를 더 크게 배치할 수 있는 장점이 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 평면도이다.
구체적으로, 도 9의 발광 소자 패키지(300)는 도 3의 발광 소자 패키지(100)와 비교할 때, 격벽 구조(310)의 일 영역(ER)이 제1 내지 제3 서브 픽셀(SP1b~SP3b)의 내부로 돌출된 것을 제외하고는 동일할 수 있다.
다시 말해, 도 9의 발광 소자 패키지(300)는 격벽 구조(310)에 형성되는 스위칭부((SW1b~SW3b)가 제1 내지 제3 서브 픽셀(SP1b~SP3b)에 대응되는 반도체 발광부의 내부로 돌출된 영역에 배치될 수 있다.
이와 같이 배치할 경우, 제1 내지 제3 서브 픽셀(SP1b~SP3b) 사이의 두께를 더욱 얇게 할 수 있으므로, 제1 내지 제3 서브 픽셀(SP1b~SP3b)의 크기를 더 크게 배치할 수 있는 장점이 있다.
도 10a 내지 도 10c는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 단면도들이다.
구체적으로, 도 10b는 도 10a의 일부 구성 요소, 예컨대 스위칭부(SW2), 도전성 비아(141~143) 등을 편의상 도시하지 않는다. 도 10a는 도 3의 III-III'에 따른 단면도일 수 있다. 도 10c는 도 10b의 "C" 부분의 확대도일 수 있다.
도 10a 내지 도 10c의 발광 소자 패키지(400)는 도 5 내지 도 7의 발광 소자 패키지(100)와 비교할 때, 연결 전극(137)을 도전성 비아 형태로 형성한 것을 제외하고는 동일할 수 있다. 도 10a 내지 도 10c에서, 도 5 내지 도 7과 동일한 내용은 간단히 설명하거나 생략한다.
발광 소자 패키지(400)는 제1 면(PL1)과 제1 면(PL1)과 반대에 위치하는 제2 면(PL3)을 가지는 기판(110a)을 가질 수 있다. 기판(110a)은 격벽 구조(110)를 구성할 수 있다. 발광 소자 패키지(400)는 제1 면(PL1)의 수평 연장선(HEL)의 적어도 일부분 상에 각각 제1 도전형 반도체층(121a), 상기 제1 도전형 반도체층(121a)의 측벽(SL2)을 포함하는 표면(SL3) 상에 순차적으로 형성된 활성층(121b)과 제2 도전형 반도체층(121c)을 갖는 복수의 발광 구조물(121)을 포함할 수 있다.
발광 구조물(121)은 반도체 발광부를 구성할 수 있다. 발광 구조물(121)은 버퍼층(118a) 상에 형성된 제1 도전형 반도체층(121a), 상기 버퍼층(118a) 및 제1 도전형 반도체층(121a)의 측벽(SL1, SL2) 및 표면(SL3) 상에 순차적으로 형성된 활성층(121b) 및 제2 도전형 반도체층(121c)을 포함할 수 있다.
발광 구조물(121)은 기판(110a)의 제1 면(PL1)의 상부에 서로 이격하여 배치되며, 버퍼층(118a)을 개재하여 형성될 수 있다. 발광 구조물(121)은 제1 면(PL1)에 대응하여 반대에 제2 면(PL2)이 위치할 수 있다. 발광 구조물(121)은 몰딩부(140)에 의해 커버될 수 있다.
발광 구조물(121)은 일측벽(SL)이 경사지게 형성될 수 있다. 구체적으로, 버퍼층(118a) 및 제1 도전형 반도체층(121a)의 일측벽(SL1, SL2)은 제1 면(PL1)에서 상측으로 경사지게 형성될 수 있다. 버퍼층(118a) 및 제1 도전형 반도체층(121a)의 일측벽(SL1, SL2)은 제1 면(PL1)에서 상측으로 경사각(α1)으로 경사지게 형성될 수 있다. 이에 따라, 활성층(121b) 및 제2 도전형 반도체층(121c)의 일측벽(SL4, SL5)도 제1 면(PL1)에서 상측으로 각각 경사각(α2, α3)로 형성될 수 있다. 경사각(α1)은 경사각 (α2, α3)와 같을 수 있다. 경사각(α1, α2, α3)은 50도 내지 70도일 수 있다.
제1 도전형 반도체층(121a)은 버퍼층(118a) 상에서 T1의 두께로 형성될 수 있다. 활성층(121b)은 제1 도전형 반도체층(121a)의 표면(SL3) 상에서는 T3의 가질 수 있으며, 제1 도전형 반도체층(121a)의 측벽(SL2) 상에서의 두께는 T4를 가질 수 있다. 제1 도전형 반도체층(121a)의 측벽(SL2) 상의 활성층(121b)의 두께(T4)는 제1 도전형 반도체층(121a)의 표면(SL3) 상의 활성층(121b)의 두께(T3)보다 작거나 같을 수 있다.
제2 도전형 반도체층(121c)는 활성층(121b)의 표면(SL6) 상에서는 T2의 두께롤 가지며, 활성층(121b)의 측벽(SL4) 상에서는 T5의 두께를 가질 수 있다. 활성층(121b)의 측벽(SL4) 상에서의 제2 도전형 반도체층의 두께(T5)는 활성층(121b)의 표면(SL6) 상에서의 제2 도전형 반도체층(121c)의 두께(T2)보다 작을 수 있다. 이에 따라, 측벽(SL1, SL2, SL4)을 따라 형성된 활성층(121b) 및 제2 도전형 반도체층(121c)중 적어도 하나의 두께는 제1 도전형 반도체층(121a)의 표면(SL3)에 적층된 활성층(121b) 및 제2 도전형 반도체(121c)의 두께보다 작을 수 있다.
발광 소자 패키지(400)는 발광 구조물(121)을 일부 식각하여 제1 도전형 반도체층(121a) 상에 제1 전극(128)을 형성할 수 있다. 제2 도전형 반도체층(121c) 상에는 제2 전극(129)이 형성될 수 있다. 발광 소자 패키지(400)는 기판(110a)의 제1 면(PL1)의 하부에 버퍼층(118a)과 접하면서 서로 이격되어 배치된 파장 변환부(172, 173)를 포함한다. 발광 소자 패키지(400)는 기판(110a)의 제1 면(PL1)의 상하부에 발광 구조물(121)과 이격되어 배치되고 발광 구조물(121)과 전기적으로 연결된 스위칭부(SW2)를 포함한다.
스위칭부(SW2)는 기판(110a)의 제1 면(PL1)을 노출하는 노출 영역(OP3)을 포함할 수 있다. 다시 말해, 노출 영역(OP3)에 스위칭부(SW2)가 형성될 수 있다. 스위칭부(SW2)는 소스 영역(133b), 드레인 영역(133a) 및 게이트 전극(135)을 포함할 수 있다. 몰딩부(140)의 내부에서 제1 전극(128), 드레인 영역(133a) 및 게이트 전극(135)에는 도전성 비아(141~143)가 연결될 수 있다. 소스 영역(133b)에는 도전성 비아 형태로 연결 전극(137)이 형성될 수 있다.
도 11a 및 도 11b는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 단면도들이다.
구체적으로, 도 11b는 도 11a의 일부 구성 요소, 예컨대 스위칭부(SW2), 도전성 비아(141~143) 등을 편의상 도시하지 않는다. 도 11a는 도 3의 III-III'에 따른 단면도일 수 있다.
도 11a 및 도 11b의 발광 소자 패키지(500)는 도 10a 내지 도 10c의 발광 소자 패키지(400)와 비교할 때 리세스부(119)가 형성되어 있고, 버퍼층(118a)과 발광 구조물(121)을 구성하는 제1 도전형 반도체층(121a)의 측벽에 활성층(121b) 및 제2 도전형 반도체층(121c)이 형성되지 않는 것을 제외하고는 동일할 수 있다. 도 11a 및 도 11b에서, 도 5 내지 7, 도 10a 내지 도 10c와 동일한 내용은 간단히 설명하거나 생략한다.
발광 소자 패키지(500)는 제1 면(PL1)과 제1 면(PL1)과 반대에 위치하는 제2 면(PL3)을 가지는 기판(110a)을 가질 수 있다. 기판(110a)은 격벽 구조(110)를 구성할 수 있다. 기판(110a)의 제1 면(PL1)의 상부에 서로 이격하여 배치되며 버퍼층(118a)을 개재하여 발광 구조물(121)이 형성될 수 있다. 발광 구조물(121)은 반도체 발광부를 구성할 수 있다.
발광 구조물(121)은 버퍼층(118a)에 형성된 제1 도전형 반도체층(121a), 상기 버퍼층(118a) 및 제1 도전형 반도체층(121a)의 표면 상에 순차적으로 형성된 활성층(121b) 및 제2 도전형 반도체층(121c)을 포함할 수 있다. 버퍼층(118a) 및 발광 구조물(121)의 일측벽(SL1, SL)은 제1 면(PL1)에서 상측으로 경사지게 형성될 수 있다.
발광 소자 패키지(400)는 기판(110a)의 제1 면(PL1)의 상하부에 발광 구조물(121)과 이격되어 배치되고 발광 구조물(121)과 전기적으로 연결된 스위칭부(SW2)를 포함한다. 스위칭부(SW2)는 기판(110a)의 제1 면(PL1)을 노출하는 노출 영역(OP3)을 포함할 수 있다. 다시 말해, 노출 영역(OP3)에 스위칭부(SW2)가 형성될 수 있다.
노출 영역(OP3)에는 리세스부(119)가 형성되어 있다. 리세스부(119)는 기판(110a)의 제1 면(PL1)으로부터 제2 면 방향으로 리세스되어 있다. 리세스부(119)는 스위칭부(SW2)가 형성된 기판(110)의 제1 면(PL1)에서 단차를 가지게 형성될 수 있다. 리세스부(119)는 스위칭부(SW2)와 이격되어 버퍼층(118a) 및 발광 구조물(121)과 접할 수 있다. 리세스부(119)의 내부는 발광 구조물(121)을 몰딩부(140)가 매립되어 있을 수 있다.
도 12a 및 도 12b는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 단면도들이다.
구체적으로, 도 12a 및 도 12b의 발광 소자 패키지(600, 650)는 도 10a 및 도 11a의 발광 소자 패키지(400, 500)와 비교할 때 기판(110a)에 저농도 불순물층(112)이 형성된 것을 제외하고는 동일할 수 있다. 도 12a 및 도 12b에서, 도 5 내지 7, 도 10a 내지 도 10c, 도 11a 및 도 11b와 동일한 내용은 간단히 설명하거나 생략한다.
도 12a 및 도 12b의 발광 소자 패키지(600, 650)는 기판(110a)을 실리콘(Si)을 포함하는 반도체 기판으로 구성한다. 아울러서, 기판(110a)은 고농도의 불순물로 도핑된 바디층(BD)과 바디층(BD)보다 저농도의 불순물로 도핑된 저농도 불순물층(120)을 포함할 수 있다.
기판(110a)이 P형 실리콘 기판일 경우, 바디층(BD)은 보론 농도가 1E19 정도로 높게 도핑하며, 저농도 불순물층(120)은 보론 농도가 1E15 정도로 낮게 도핑한다. 이렇게 구성할 경우, 발광 소자 패키지(600, 650)의 제조 과정에서 버퍼층(118a) 및 발광 구조물(121)을 용이하게 형성할 수 있다.
도 13 및 도 14는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 회로도들이다.
도 13을 참조하면, 도 13의 회로도는 앞서 설명한 제1 내지 제3 스위칭부(SW1~SW3)와 제1 내지 제3 반도체 발광부(LED1~LED3)를 포함하는 발광 소자 패키지(100)의 회로 구성을 설명하기 위하여 제공된 것이다.
제1 내지 제3 스위칭부(SW1~SW3)의 드레인 전극은 공통 전극 패드(CP2)에 접속되어 전원 공급 회로(CCS)로부터 전원을 공급 받으며. 소스 전극은 제1 내지 제3 반도체 발광부(LED1~LED3)의 일측에 접속된다.
게이트 전극은 개별 전극 패드(AP1~AP3)와 각각 접속되도록 구성된다. 따라서, 개별 전극 패드(AP1~AP3)에 접속된 구동회로(DC)의 제어신호에 의해 제1 내지 제3 스위칭부(SW1~SW3)의 게이트 전극이 온/오프될 수 있으며, 이에 의해, 제1 내지 제3 반도체 발광부(LED1~LED3)에 인가되는 전원이 제어될 수 있다.
도 14를 참조하면, 도 14의 발광 소자 패키지(700)의 회로도는 도 13의 회로 구성과 비교할 때, 제1 내지 제3 반도체 발광부(LED1~LED3)가 제1 내지 제3 스위칭부(SW1~SW3)의 드레인 전극에 각각 접속된 것을 제외하고는 동일할 수 있다. 도 14의 회로 동작은 도 13에서 설명한 바와 같으므로 생략한다.
앞서 설명한 다양한 실시예의 발광 소자 패키지(100~700)는 격벽 구조 내에 반도체 발광부를 제어하는 스위칭부를 형성함으로써 영상 신호를 출력하기 위한 반도체 발광부의 온/오프를 제어할 수 있다. 따라서, 발광 소자 패키지는 별도의 박막 트랜지스터 기판이 필요한 경우에 비해 제조비용이 감소되며 두께가 더욱 얇은 초박형의 디스플레이 장치를 구성할 수 있다.
다음으로, 본 발명의 일 실시예에 의한 발광 소자 패키지의 제조방법에 대해 설명한다. 이하에서 설명하는 발광 소자 패키지의 제조방법은 웨이퍼 레벨 칩스케일 패키지의 제조 방법에 대한 것이다. 주요 공정 도면에서는 보다 용이한 이해를 위해서 일부 발광 소자 패키지의 단면은 확대하여 도시한 것이다.
도 15a 내지 도 23b는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 15a 내지 도 23b는 도 5 및 도 6의 발광 소자 패키지(100)의 제조 방법을 설명하기 위한 것이다. 도 15a 내지 도 23a는 도 3의 I-I'에 따른 발광 소자 패키지의 제조 방법을 설명하기 위한 것이고, 도 15b 내지 도 23b는 도 3의 II-II'에 따른 제조 방법을 설명하기 위한 것이다.
도 15a 및 도 15b를 참조하면, 기판(110a) 상에 마스크층(114a) 및 버퍼층(118a)을 형성할 수 있다. 마스크층(114a)은 후속공정에서 기판(110a)를 보호하기 위한 보호층일 수 있다. 기판(110a)은 필요에 따라 절연성, 도전성 또는 반도체 기판이 사용될 수 있다. 기판(110a)은 불순물을 도핑하여 전계 효과 트랜지스터(Metal Oxide Silicon Field Effect transistor, MOSFET)를 형성할 수 있는 반도체 기판이 사용될 수 있다. 예를 들어, 기판(110a)은 Ⅳ족 반도체 기판 또는 Ⅲ-Ⅳ족 화합물 반도체 기판이 사용될 수 있다. 기판(110a)은 Si 기판, SiC 기판 또는 SiGe 기판 등이 사용될 수 있다.
마스크층(114a) 및 버퍼층(118a)의 형성 단계는 기판 상에 마스크 물질층을 형성한 후 패터닝하여 마스크층(114a)을 형성하는 단계와, 마스크층(114a)을 제외한 기판(110a) 상에 버퍼층(118a)을 형성하는 단계를 포함할 수 있다.
이어서, 버퍼층 상에 제1 도전형 반도체층(121a), 활성층(121b) 및 제2 도전형 반도체층(121c)을 포함하는 발광 구조물(121)을 형성한다. 발광 구조물(121)은 복수의 발광 영역들을 구성하기 위해 기판(110a) 상에 형성된 Ⅲ족 질화물계 반도체층의 에피택셜층일 수 있다.
제1 도전형 반도체층(121a)은 n형 InxAlyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si, Ge, Se, Te 등일 수 있다.
활성층(121b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 양자 우물층과 양자 장벽층은 서로 다른 조성을 가지는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 일 실시예에서, 상기 양자우물층은 InxGa1-xN (0<x≤1)이며, 양자장벽층은 GaN 또는 AlGaN일 수 있다. 제2 도전형 반도체층(121c)은 p형 InxAlyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있다. p형 불순물은 Mg, Zn, Be 등일 수 있다.
계속하여, 제1 도전형 반도체층(121a)의 일부 영역이 노출되도록 에칭(식각)하여 발광 구조물(121)에 메사 에칭된 영역(122)을 형성할 수 있다. 에칭 공정은 제2 도전형 반도체층(121c)과 활성층(121b)의 일부 영역을 제거하는 과정으로서 수행 될 수 있다. 메사 에칭된 영역(122)에 의해 노출된 제1 도전형 반도체층(121a)의 영역은 전극을 형성할 수 있다.
다음에, 발광 구조물(121)을 복수의 발광 영역들, 즉 복수의 반도체 발광부(LED1~LED3)로 분리하기 위한 아이솔레이션 공정이 수행될 수 있다. 분리 영역(123a)은 기판(110a)의 표면이 노출되도록 발광 구조물(121)을 관통하도록 형성될 수 있다. 이러한 공정을 통하여 발광 구조물(121)은 복수의 발광 영역들로 분리되고 기판(110a)에 의해 지지되게 된다.
분리 영역(123a)은 세 개의 발광 영역마다 형성될 수 있다. 세 개의 발광 영역 사이는 서브 분리 영역(123b)이 형성될 수 있다. 이러한 아이솔레이션 공정은 블레이드를 이용하여 분리 영역(123a)을 형성하는 공정으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 서브 분리 영역(123b)은 분리 영역(123a)을 형성하는 공정과 다른 별도의 공정에 의해 형성될 수 있으나, 분리 영역(123a)과 동일한 공정에 의해 형성 될 수 있다. 서브 분리 영역(123b)은 분리 영역(123a)보다 폭이 더 좁게 형성될 수 있다. 앞서 아이솔레이션 공정에서 서브 분리 영역(123b)에 해당하는 기판(110a)의 부분은 마스크층(114a)에 의해 보호될 수 있다.
도 16a 내지 도 17b를 참조하면, 도 16a 및 도 16b에 도시한 바와 같이 마스크층(114a)을 제거한다. 앞서 아이솔레이션 공정에서 서브 분리 영역(123b)에 해당하는 기판(110a) 부분은 마스크층(114a)에 의해 보호되기 때문에, 발광 구조물(121) 사이의 기판(110a)의 노출 영역(OP)은 손상이나 결함을 줄일 수 있다. 이에 따라, 후속 공정에서 서브 분리 영역(123b)에 형성되는 스위칭부를 신뢰성있게 형성할 수 있다. 이어서, 발광 구조물(121) 및 기판(110a)의 표면을 덮도록 절연층(124)이 증착될 수 있다.
계속하여, 도 17a 및 도 17b에 도시한 바와 같이 절연층(124)을 덮도록 제1 포토레지스트층(PR1)을 도포하고, 분리 영역(123a) 및 서브 분리 영역(123b)의 일 영역이 노출되도록 개구(h1)를 형성한 후, 분리 영역(123a) 및 서브 분리 영역(123b)에 p형 불순물을 주입하여 p웰 영역(131)을 형성할 수 있다. p웰 영역(131)을 형성하기 전에 n형 불순물을 주입하여 p웰 영역(131)이 형성될 영역의 둘레에 n형 포켓(132)을 형성할 수도 있다. p웰 영역(131)을 형성한 후에는 제1 포토레지스트층(PR1)이 제거될 수 있다.
도 18a 및 도 18b를 참조하면, 절연층(124)을 덮도록 제2 포토레지스트층(PR2)을 도포하고, p웰 영역(131) 내에 n웰 영역(도 19b의 133a, 도 19b의 133b)을 형성하기 위한 개구(h2, h3)를 형성할 수 있다. n웰 영역(133a, 133b)을 형성한 후에는 제2 포토레지스트층(PR2)이 제거될 수 있다. 실시예에 따라서는, 절연층(124)을 제거한 후 재증착할 수도 있다.
도 19a 내지 도 20b를 참조하면, 도 19a 및 도 19b에 도시한 바와 같이 절연층(124)의 일 영역을 제거하여 개구(125, 126, 127a, 127b)를 형성할 수 있다. 이러한 개구(125, 126, 127a, 127b)에 도 20a 및 도 20b와 같이 도전성 물질을 증착하여 제1 전극(128), 제2 전극(129), 드레인 전극(134) 및 소스 전극(136)을 형성할 수 있다. 상기 제1 및 제2 전극(128, 129)은 Ag Al, Ni, Cr, Cu, Au, Pd, Pt, Sn, W, Rh, Ir, Ru, Mg, Zn 및 이들을 포함하는 합금물질 중 적어도 하나를 포함하는 반사성 전극일 수 있다.
소스 전극(136)과 제2 전극(129)을 전기적으로 연결하는 연결 전극(137)을 형성할 수 있다. 소스 전극(136) 및 제2 전극(129)을 형성한 후, 연결 전극(137)을 형성하여 접속시킬 수 있으나. 이에 한정하는 것은 아니며, 소스 전극(136), 제2 전극(129) 및 연결 전극(137)을 일체로 형성할 수도 있다. 게이트 절연층(124a) 상에는 게이트 전극(135)을 형성할 수 있다. 게이트 전극(135)은 도프드 실리콘(doped Si), W, TiN 및 이들을 포함하는 합금 물질 중 적어도 하나를 포함할 수 있다.
계속하여, 제1 전극(128), 드레인 전극(134) 및 게이트 전극(135)에 각각 제1 내지 제3 도전성 비아(141~143)를 형성하고, 제1 내지 제3 반도체 발광부(LED1~LED3)를 덮도록 몰딩부(140)를 형성할 수 있다.
도 21a 내지 도 21b를 참조하면, 제1 내지 제3 도전성 비아(141~143)를 공통 전극 패드(CP1, CP2)와 개별 전극 패드(AP1~AP3)와 접속하기 위한 회로 기판(151)이 배치할 수 있다. 회로 기판(151)은 복수의 인쇄 회로 기판(151a, 151b)이 적층되도록 구성될 수 있으며, 복수의 인쇄 회로 기판(151a, 151b)에는 관통 전극(152, 153, 154, 155) 및 배선(156)을 포함할 수 있다. 회로 기판(151)의 일면에는 공통 전극 패드(CP1, CP2)와 개별 전극 패드(AP1~AP3)가 배치될 수 있다.
도 22a 및 도 22b를 참조하면, 제1 내지 제3 반도체 발광부(LED1~LED3)에 대응되는 기판(110a)의 일 영역을 식각하여 제1 내지 제3 광방출창(111~113)을 형성한다. 광방출창(111~113)은 기판(110a)의 제1 면(도 5 및 도 6의 PL1)과 제2 면(도 5 및 도 6의 PL3)을 관통하는 관통홀일 수 있다.
계속하여, 제2 및 제3 광방출창(112, 113)에 녹색 또는 적색 형광체(P2, P3)와 같은 파장 변환 물질이 혼합된 광투과성 액상 수지를 디스펜싱하여 제2 및 제3 파장 변환부(172, 173)를 형성하고, 제1 광방출창(111)에 형광체가 혼합되지 않은 광투과성 액상 수지를 디스펜싱함으로써 제1 파장 변환부(171)를 형상할 수 있다. 일 실시예에서, 제1 파장 변환부(171)에 청색광의 색좌표를 조절하기 위한 청색 또는 청록색(예컨대, 480㎚~520㎚) 형광체(P1)를 포함할 수 있다.
도 23a 및 도 23b를 참조하면, 제2 및 제3 파장 변환부(172, 173)에 광 필터층(180)을 배치하고, 제1 내지 제3 파장 변환부(171~173) 상에는 형광체의 열화를 방지하기 위한 봉지부(190)를 형성할 수 있다. 다음으로, 블레이드(D)를 이용하여 개별 발광 소자 패키지 단위로 절단하면, 도 5 및 도 6에 도시된 발광 소자 패키지(100)를 제조할 수 있다.
도 24 내지 도 30은 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 24 내지 도 30은 도 10a 및 도 12a의 발광 소자 패키지의 제조 방법을 설명하기 위한 것이다.
도 24 및 도 25를 참조하면, 도 24에 도시한 바와 같이 기판(110a) 상에 마스크 물질층(114)을 형성한다. 기판(110a)을 구성하는 물질은 앞서 설명한 바 있으므로 생략한다. 기판(110a)은 앞서 설명한 바와 같이 고농도의 불순물로 도핑된 바디층(BD)과 바디층(BD)보다 저농도의 불순물로 도핑된 저농도 불순물층(120)을 포함할 수 있다.
기판(110a)을 고농도의 불순물로 도핑된 바디층(BD)과 저농도 불순물층(120)으로 구성하는 것은 필요에 따라 선택적으로 할 수 있다. 계속하여, 마스크 물질층(114)의 일부 영역 상에 포토레지스트 패턴(PR3)을 형성한다. 포토레지스트 패턴(PR3)은 사진식각공정을 이용하여 형성할 수 있다.
도 25에 도시한 바와 같이 포토레지스트 패턴(PR3)을 식각 마스크로 마스크 물질층(114)을 식각하여 마스크층(114a)을 형성한다. 마스크층(114a)은 상부 부분이 하부 부분보다 좁은 형태로 형성될 수 있다. 이에 따라, 마스크층(114a)의 일측벽은 경사질 수 있다. 마스크층(114a)의 형성에 따라 기판(110a)은 마스크층을 제외한 부분에 제1 노출 영역(OP1)이 형성될 수 있다. 마스크층(114a)의 형성 후에 포토레지스트 패턴(PR3)은 제거한다.
도 26 및 도 27을 참조하면, 도 26에 도시한 바와 같이 기판(110a)의 제1 노출 영역(도 25의 OP1) 및 마스크층(114) 상에 버퍼층(118a) 및 희생 버퍼층(118a-1)을 형성한다. 버퍼층(118a)은 AlN이나 AlGaN으로 형성한다. 희생 버퍼층(118a-1)은 비정질이나 다결정질로 형성된다. 버퍼층(118a) 및 희생 버퍼층(118a-1)은 동시에 형성된다.
도 27에 도시한 바와 같이 제1 노출 영역(OP1) 상의 버퍼층(118a) 상에 포토레지스트 패턴(PR4)을 형성한다. 포토레지스트 패턴(PR4)은 사진식각공정을 이용하여 형성할 수 있다.
도 28 및 도 29를 참조하면, 도 28에 도시한 바와 같이 포토레지스트 패턴(PR4)을 식각 마스크로 비정질이나 다결정질의 희생 버퍼층(118a-1)을 건식식각한다. 이렇게 되면, 마스크층(114a)과 버퍼층(118a) 사이에 제2 노출 영역(OP2)이 형성될 수 있다. 제2 노출 영역(OP2)은 마스크층(114a) 및 버퍼층(118a)의 형성 과정 및 희생 버퍼층(118a)의 제거 과정에서 형성될 수 있다. 계속하여, 도 29에 도시한 바와 같이 포토레지스트 패턴(PR4)을 제거한다.
도 30을 참조하면, 마스크층(114a) 및 버퍼층(118a)이 형성된 기판(110a) 상에 발광 구조물(121)을 형성한다. 발광 구조물(121)은 반도체 발광부를 구성할 수 있다. 발광 구조물(121)은 버퍼층(118a) 상에 형성된 제1 도전형 반도체층(121a), 버퍼층(118a) 및 제1 도전형 반도체층(121a)의 측벽 및 표면 상에 순차적으로 형성된 활성층(121b) 및 제2 도전형 반도체층(121c)을 포함할 수 있다.
마스크층(114a)의 제거전에 발광 구조물(121)을 형성하기 때문에 활성층(121b) 및 제2 도전형 반도체층(121c)은 제1 도전형 반도체층(121a)이나 버퍼층(118a)의 측벽에 형성될 수 있다. 버퍼층(118a)의 일측벽이 경사져 있어서 발광 구조물(121)의 일측벽도 상측으로 경사지게 형성될 수 있다.
계속하여, 도 30의 마스크층(114a)을 제거한다. 발광 구조물(121)을 형성한 후, 마스크층(114a)를 제거하기 때문에 기판(110a)은 표면 결함이나 손상이 억제될 수 있다. 다시 말해, 마스크층(114a)은 발광 구조물(121) 형성할 때 기판(110a)를 보호하기 위한 보호층일 수 있다.
이어서, 앞서 설명한 바와 같이 표면 결함이나 억제된 기판(110a)에 스위칭부를 신뢰성 있게 형성한다. 이어서, 발광 구조물(121)에 대응되는 기판(110a)에 광방출창을 형성한 후, 광방출창에 파장 변환부를 형성하여 도 10a에 도시한 바와 같은 발광 소자 패키지(400)를 완성할 수 있다.
도 31 및 도 32는 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 31 및 도 32는 도 10a 및 도 12a의 발광 소자 패키지의 제조 방법을 설명하기 위한 것이다. 앞서 설명한 바와 같이 도 24 내지 도 25의 제조 공정을 진행한다. 설명의 편의상 도 31을 이용하여 다시 설명한다.
도 31을 참조하면, 기판(110a)의 제1 노출 영역(도 25의 OP1) 및 마스크층(114a) 상에 버퍼층(118a) 및 희생 버퍼층(118a-1)을 형성한다. 버퍼층(118a)은 AlN이나 AlGaN으로 형성한다. 희생 버퍼층(118a-1)은 비정질이나 다결정질로 형성된다. 버퍼층(118a) 및 희생 버퍼층(118a-1)은 동시에 형성된다.
도 32를 참조하면, 비정질이나 다결정질의 희생 버퍼층(도 31의 118a-1)을 습식식각방법으로 제거한다. 희생 버퍼층(118a-1)은 H3PO4, KOH, 또는 NH4OH 용액을 이용하여 제거할 수 있다. 이렇게 되면, 마스크층(114a)과 버퍼층(118a) 사이에 제2 노출 영역(OP2)이 형성될 수 있다. 제2 노출 영역(OP2)은 마스크층(114a) 및 버퍼층(118a)의 형성 과정 및 희생 버퍼층(118a)의 제거 과정에서 형성될 수 있다.
계속하여, 도 30에 도시한 바와 같이 마스크층(114a) 및 버퍼층(118a)이 형성된 기판(110a) 상에 발광 구조물(121)을 형성한다. 이어서, 도 30의 마스크층(114a)를 제거한다. 앞서 설명한 바와 같이 기판(110a)에 스위칭부를 형성한다. 이어서, 발광 구조물(121)에 대응되는 기판(110a)에 광방출창을 형성한 후, 광방출창에 파장 변환부를 형성하여 도 10a에 도시한 바와 같은 발광 소자 패키지(400)를 완성할 수 있다.
도 33 내지 도 36은 본 발명의 기술적 사상의 일 실시예에 의한 발광 소자 패키지의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 33 내지 도 36은 도 11a 및 도 12b의 발광 소자 패키지의 제조 방법을 설명하기 위한 것이다.
도 33을 참조하면, 앞서 도 24 및 도 25의 제조 단계를 진행한다. 이렇게 되면, 도 33에 도시한 바와 같이 기판(110a) 상에 마스크층(114a)이 형성될 수 있다. 기판(110a)은 고농도의 불순물로 도핑된 바디층(BD)과 바디층(BD)보다 저농도의 불순물로 도핑된 저농도 불순물층(120)을 포함할 수도 있다. 마스크층(114a)은 상부 부분이 하부 부분보다 좁은 형태로 형성될 수 있다. 이에 따라, 마스크층(114a)의 일측벽은 경사질 수 있다. 마스크층(114a)의 형성에 따라 기판(110a)은 마스크층을 제외한 부분에 제1 노출 영역(OP1)이 형성될 수 있다.
도 34를 참조하면, 기판(110a)의 제1 노출 영역(도 33의 OP1) 및 마스크층(114a) 상에 버퍼층(118a) 및 희생 버퍼층(118a-1)을 형성한다. 버퍼층(118a)은 AlN이나 AlGaN으로 형성한다. 희생 버퍼층(118a-1)은 비정질이나 다결정질로 형성된다. 버퍼층(118a) 및 희생 버퍼층(118a-1)은 동시에 형성된다.
다음에, 버퍼층(118a) 상에 발광 구조물(121)을 형성한다. 발광 구조물(121)은 반도체 발광부를 구성할 수 있다. 발광 구조물(121)은 버퍼층(118a) 상에 형성된 제1 도전형 반도체층(121a) 및 제1 도전형 반도체층(121a)의 표면 상에 순차적으로 형성된 활성층(121b) 및 제2 도전형 반도체층(121c)을 포함할 수 있다.
발광 구조물(121)의 형성할 때 희생 버퍼층(118a-1) 상에 제1 희생 반도체층(121a-1) 및 희생 활성층(121b-1) 및 제2 희생 반도체층(121c-1)이 형성될 수 있다. 제1 희생 반도체층(121a-1) 및 희생 활성층(121b-1) 및 제2 희생 반도체층(121c-1)은 비정질이나 다결정질로 이루어질 수 있다. 계속하여, 발광 구조물(121)을 구성하는 제2 도전형 반도체층(121c) 상에 포토레지스트 패턴(PR5)을 형성한다.
도 35를 참조하면, 포토레지스트 패턴(PR5)을 식각 마스크로 도 34에서 형성된 제2 희생 반도체층(121c-1), 희생 활성층(121b-1), 반도체층(121a-1), 및 희생 버퍼층(118a-1)을 순차적으로 식각한다. 이렇게 되면, 마스크층(114a)과 버퍼층(118a) 사이에 제2 노출 영역(OP2)에 리세스부(119)가 형성될 수 있다.
제2 노출 영역(OP2) 및 리세스부(119)는 마스크층(114a) 및 버퍼층(118a)의 형성 과정 및, 제2 희생 반도체층(121c-1), 희생 활성층(121b-1), 반도체층(121a-1), 및 희생 버퍼층(118a-1)의 제거 과정에서 형성될 수 있다. 제2 노출 영역(OP2) 및 리세스부(119)의 형성 단계에서 포토레지스트 패턴(PR5)나 발광 구조물(121)의 폭은 작아질 수 있다. 계속하여, 도 35에 도시한 바와 같이 포토레지스트 패턴(PR5)을 제거한다.
도 36을 참조하면, 도 35의 마스크층(114a)을 제거한다. 발광 구조물(121)을 형성한 후, 마스크층(114a)를 제거하기 때문에 기판(110a)은 표면 결함이나 손상을 억제할 수 있다. 다시 말해, 마스크층(114a)은 발광 구조물(121) 형성할때 기판(110a)를 보호하기 위한 보호층일 수 있다.
이어서, 앞서 설명한 바와 같이 표면 결함이 억제된 기판(110a)에 스위칭부를 신뢰성 있게 형성한다. 이어서, 발광 구조물(121)에 대응되는 기판(110a)에 광방출창을 형성한 후, 광방출창에 파장 변환부를 형성하여 도 11a 및 도 12b에 도시한 바와 같은 발광 소자 패키지를 완성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 또한, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
서브 픽셀(SP1~SP3), SW1~SW3: 스위칭부, AP1~AP3: 개별 전극 패드, CP1, CP2: 공통 전극 패드, SP1~SP3: 서브 픽셀, 100: 발광 소자 패키지, 110a: 기판, 121: 발광 구조물, 121a: 제1 도전형 반도체층, 121b: 활성층, 121c: 제2 도전형 반도체층, LED1~LED3: 반도체 발광부, 118a: 버퍼층

Claims (10)

  1. 제1 면과 상기 제1 면과 반대에 위치하는 제2 면을 가지며, 상기 제1 면의 수평 연장선의 적어도 일부분 상에 각각 제1 도전형 반도체층, 상기 제1 도전형 반도체층의 측벽 및 표면 상에 순차적으로 형성된 활성층과 제2 도전형 반도체층을 갖는 복수의 반도체 발광부를 포함하는 셀 어레이;
    상기 셀 어레이의 상기 제1 도전형 반도체층에 각각 대응되도록 형성된 복수의 파장 변환부;
    상기 셀 어레이와 대응되는 상기 복수의 파장 변환부 사이에 배치된 격벽 구조; 및
    상기 격벽 구조에 배치되고 상기 반도체 발광부와 전기적으로 연결된 스위칭부를 포함하되,
    상기 스위칭부는 상기 셀 어레이의 상기 제1 면을 노출하는 노출 영역을 포함하고, 및 상기 노출 영역은 결함이나 손상이 억제된 영역인 것을 특징으로 하는 발광 소자 패키지.
  2. 제1항에 있어서, 상기 반도체 발광부와 상기 파장 변환부 사이의 상기 제1 면의 상부에 버퍼층이 더 형성되어 있는 것을 특징으로 하는 발광 소자 패키지.
  3. 제1항에 있어서, 상기 격벽 구조는 반도체 기판으로 구성되는 것을 특징으로 하는 발광 소자 패키지.
  4. 제1항에 있어서, 상기 격벽 구조는 실리콘(Si)을 포함하는 기판으로 구성되고, 상기 기판은 고농도의 불순물로 도핑된 바디층과 상기 바디층보다 저농도의 불순물로 도핑된 저농도 불순물층을 포함하고, 상기 저농도 불순물층은 상기 스위칭부와 인접하여 위치하는 것을 특징으로 하는 발광 소자 패키지.
  5. 제1항에 있어서, 상기 스위칭부는 전계 효과 트랜지스터(FET)로 이루어지며, 상기 격벽 구조는 실리콘(Si)을 포함하는 기판으로 구성되는 것을 특징으로 하는 발광 소자 패키지.
  6. 제1 면 및 상기 제1 면과 반대에 위치하는 제2 면을 갖는 기판;
    상기 기판의 제1 면의 수평 연장선의 적어도 일부분 상에 서로 이격하여 배치되며, 각각 제1 도전형 반도체층, 상기 제1 도전형 반도체층의 측벽 및 표면 상에 순차적으로 형성된 활성층 및 제2 도전형 반도체층을 갖는 복수의 반도체 발광부;
    상기 복수의 반도체 발광부의 상기 제1 도전형 반도체층 상에 각각 배치된 복수의 파장 변환부;
    상기 기판의 제1 면에 상기 복수의 반도체 발광부와 이격되어 배치되고 상기 반도체 발광부와 전기적으로 연결된 복수의 스위칭부; 및
    상기 복수의 스위칭부가 형성된 상기 기판의 제1 면은 단차를 가지는 리세스부를 포함하되,
    상기 복수의 스위칭부는 상기 기판의 상기 제1 면을 노출하는 노출 영역을 포함하고, 및 상기 노출 영역은 결함이나 손상이 억제된 영역인 것을 특징으로 하는 발광 소자 패키지.
  7. 제6항에 있어서, 상기 기판 리세부의 내부는 상기 복수의 반도체 발광부를 덮는 몰딩부가 매립되어 있는 것을 특징으로 하는 발광 소자 패키지.
  8. 제6항에 있어서, 상기 복수의 파장 변환부는 상기 기판의 상기 제1 면과 상기 제2 면을 관통하는 관통홀의 내부에 충전되어 있는 것을 특징으로 하는 발광 소자 패키지.
  9. 제1 면 및 상기 제1 면과 반대에 위치하는 제2 면을 갖는 기판;
    상기 기판의 제1 면의 수평 연장선의 적어도 일부분 상에 서로 이격하여 배치된 제1 도전형 반도체층, 상기 제1 도전형 반도체층의 측벽[을 포함하는] 및 표면 상에 순차적으로 형성된 활성층 및 제2 도전형 반도체층을 갖는 복수의 반도체 발광부;
    상기 복수의 반도체 발광부의 상기 제1 도전형 반도체층과 대응되게 배치된 복수의 파장 변환부; 및
    상기 기판의 제1 면에 상기 반도체 발광부와 이격되어 배치되고 상기 반도체 발광부와 전기적으로 연결된 복수의 스위칭부를 포함하되,
    상기 제1 도전형 반도체층의 측벽은 상기 기판의 제1 면에 대해 경사각을 이루도록 구성되며, 상기 측벽을 따라 형성된 상기 활성층 및 상기 제2 도전형 반도체층중 적어도 하나의 두께는 상기 제1 도전형 반도체층의 표면에 적층된 상기 활성층 및 제2 도전형 반도체의 두께보다 작고,
    상기 복수의 스위칭부는 상기 기판의 상기 제1 면을 노출하는 노출 영역을 포함하고, 및 상기 노출 영역은 결함이나 손상이 억제된 영역인 것을 특징으로 하는 발광 소자 패키지.
  10. 제9항에 있어서, 상기 기판은 실리콘(Si)을 포함하는 반도체 기판으로 구성되고, 상기 기판은 고농도의 불순물로 도핑된 바디층과 상기 바디층보다 저농도의 불순물로 도핑된 저농도 불순물층을 포함하고, 상기 저농도 불순물층은 상기 스위칭부와 인접하여 위치하는 것을 특징으로 하는 발광 소자 패키지.
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