KR20030074824A - 반도체 결정의 제조 방법 및 반도체 발광 소자 - Google Patents

반도체 결정의 제조 방법 및 반도체 발광 소자 Download PDF

Info

Publication number
KR20030074824A
KR20030074824A KR10-2003-7010636A KR20037010636A KR20030074824A KR 20030074824 A KR20030074824 A KR 20030074824A KR 20037010636 A KR20037010636 A KR 20037010636A KR 20030074824 A KR20030074824 A KR 20030074824A
Authority
KR
South Korea
Prior art keywords
crystal
semiconductor
semiconductor crystal
base substrate
crystal growth
Prior art date
Application number
KR10-2003-7010636A
Other languages
English (en)
Inventor
나가이세이지
도미따가즈요시
야마자끼시로
데젠유우따
히라마쯔도시오
Original Assignee
도요다 고세이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2001036604A external-priority patent/JP4084541B2/ja
Priority claimed from JP2001098870A external-priority patent/JP4084544B2/ja
Application filed by 도요다 고세이 가부시키가이샤 filed Critical 도요다 고세이 가부시키가이샤
Publication of KR20030074824A publication Critical patent/KR20030074824A/ko

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H01L21/0265—Pendeoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound

Abstract

본 발명은 횡방향 결정성장 작용을 이용하여, 베이스 기판상에 Ⅲ족 질화물계 화합물 반도체로 이루어지는 반도체 결정을 성장시키고, 베이스 기판으로부터 독립한 양질의 반도체 결정을 얻는 반도체 결정의 제조 방법 및 반도체 발광 소자에 관한 것이다. 본 발명은 베이스 기판상에 다수의 돌기부를 형성하는 돌기부 형성 공정과, 상기 돌기부 표면의 적어도 일부를 기판층이 결정성장을 개시하는 최초의 성장면으로 하여, 이 성장면이 각각 서로 연결되어 적어도 일련의 거의 평면으로 성장할 때까지, 상기 기판층을 결정성장시키는 결정성장 공정과, 상기 돌기부를 파단함으로써, 상기 기판층과 상기 베이스 기판을 분리하는 공정을 가지는 반도체 결정의 제조 방법이다.
본 발명에 의해, 균열이 없으며, 전위 밀도가 낮은 고품질의 반도체 결정(결정성장 기판)을 얻을 수 있다.

Description

반도체 결정의 제조 방법 및 반도체 발광 소자{PRODUCTION METHOD FOR SEMICONDUCTOR CRYSTAL AND SEMICONDUCTOR LUMINOUS ELEMENT}
도10에 예시하는 바와 같이, 예를 들면, 실리콘(Si) 등으로 이루어지는 베이스 기판상에 질화 갈륨(GaN)등의 질화물 반도체를 결정성장시키고, 그 후 상온까지냉각하면, 질화물 반도체층에 전위(dislocation)와 균열이 다수 발생하는 것이 일반적으로 알려져 있다.
또한, 도11에 Si기판(베이스 기판)상에 결정성장한 종래의 반도체 결정의 모식적인 단면도를 예시한다. 이 같은 결정성장 공정에는 MOCVD법이 채용되었다. 본 도11에 예시하는 바와 같이, 종래의 기술에 따라 Si 기판(베이스 기판)상에 고온 성장한 반도체 결정(GaN 결정 등)에는, 「반응부」와 전위, 균열 등이 발생되었다.
또한, 베이스 기판상에 Ⅲ족 질화물계 화합물 반도체로 이루어지는 반도체 결정을 성장시키고, 그 베이스 기판으로부터 독립한 반도체 결정을 얻는 종래 기술로는, 예를 들면 공개 특허 공보「특개평 7-202265: Ⅲ족 질화물 반도체의 제조 방법」에 기재되어 있는 습식 에칭에 의한 방법과, 또는, 사파이어 기판상에 HVPE법 등에 의해 후막의 GaN(목적의 반도체 결정)을 성장시키고, 레이저 조사와 연마 등에 의해 사파이어 기판을 제거하는 방법 등이 일반적으로 알려져 있다.
본 발명은, 횡방향 결정성장 작용을 이용하여, 베이스 기판상에 Ⅲ족 질화물계 화합물 반도체로 이루어지는 기판층을 형성함으로써, 결정성장 기판을 얻는 반도체 결정의 제조 방법에 관한 것이다.
또한, 본 발명은 실리콘(Si)으로 형성된 베이스 기판상에 Ⅲ족 질화물계 화합물 반도체로 이루어지는 결정을 성장시킴으로써, 반도체 기판을 얻는 방법에 관한 것이다. 또한, 본 발명은 이 같은 반도체 기판을 결정성장 기판으로서 제조되는 Ⅲ족 질화물계 화합물 반도체 소자에 관한 것이다.
또한, 본 발명은 베이스 기판상에 Ⅲ족 질화물계 화합물 반도체로 이루어지는 반도체 결정을 성장시키고, 베이스 기판으로부터 독립된 양질의 반도체 결정을 얻는 방법에 관한 것이다.
또한, 본 발명은 LED 등으로 대표되는 각종 반도체 소자의 결정성장 기판의 제조 등에 적용할 수 있다.
도1은 본 발명의 작용을 설명하는 돌기부를 가지는 베이스 기판과, 그 위에 성장한 반도체 결정의 부분적인 단편의 모식적인 사시도이다.
도2는 본 발명의 제1 실시 형태에 따른 베이스 기판(Si기판)(101)의 부분적인 단편의 모식적인 사시도(a),평면도(b), 및 단면도(c)이다.
도3은 기판층 제1층(AlGaN 버퍼층)(102a)이 성막된 베이스 기판(101)의 모식적인 사시도(a), 평면도(b), 및 단면도(c)이다.
도4는 기판층102(층 102a 및 층 102b)가 적층된 베이스 기판(101)의 모식적인 사시도(a), 평면도(b) 및 단면도(c)이다.
도5는 본 발명의 기본 개념을 예시적으로 설명하는 반도체 결정의 제조 공정에서의 모식적인 단면도이다.
도6은 본 발명의 제2 실시 형태에 따른 베이스 기판(Si 기판)의 부분적인 단편의 모식적인 사시도(a),평면도(b) 및 단면도(c)이다.
도7은 버퍼층 C(AlGaN층)이 성막된 베이스 기판의 모식적인 사시도(a),평면도(b) 및 단면도(c)이다.
도8은 반도체 기판(반도체 결정 A) 이 적층된 베이스 기판의 모식적인 사시도(a),평면도(b) 및 단면도(c)이다.
도9는 본 발명의 제3 실시 형태에 따른 반도체 결정의 제조 공정을 예시하는반도체 결정의 모식적인 단면도이다.
도10은 종래 베이스 기판상의 반도체 결정의 모식적인 단면도.
도11은 Si기판(베이스 기판)상에 결정성장된 종래의 반도체 결정을 예시하는 모식적인 단면도이다.
이와 같이, 성장층(질화물 반도체층)에 전위와 균열이 다수 발생되면, 그 위에 디바이스를 제작한 경우에, 디바이스중에 격자 결함과 전위, 변형, 균열 등이 다수 발생되는 결과를 초래하여, 디바이스 특성 열화를 일으키는 원인이 된다.
또한, 예를 들면 실리콘(Si) 등으로 이루어지는 베이스 기판을 제거하고, 성장층만을 남기고, 독립된 기판(결정)을 얻으려는 경우, 상기 전위와 균열 등의 작용에 의해 대면적(1㎠ 이상)인 것을 얻을 수 없다.
전위와 균열은 이종 재료간에서의 열팽창 계수차와 격자 상수차에 따라서 발생한 응력이 작용한 결과 발생한 것이며, 이와 같은 결정성장 기판에서 각종 반도체 디바이스를 제조한 경우,디바이스 특성의 열화를 일으킨다.
또한, 목적의 반도체 기판(반도체 결정 A)의 결정성장 온도인 1000℃∼1150 ℃부근에서는 실리콘(Si)과 질화 갈륨(GaN)이 반응하여, 다결정 GaN(도중의「반응부」)를 형성하게 되는 경우가 있다. 이 때문에, 고온의 결정성장 과정을 거쳐 단결정의 GaN 기판을 얻는 것이 용이하지 않은 등의 문제가 있다.
또한, 이들 종래 기술에 있어서는, 베이스 기판(예: 사파이어, 실리콘 등)과 Ⅲ족 질화물계 화합물 반도체와의 사이의 열팽창률차와 격자 상수차 등에 기인하여, 결정성장 공정 완료 후의 온도 강하시 등에 목적하는 단결정(예: GaN 등)에 응력이 가해지며, 목적하는 단결정에 단위와 균열이 다수 발생한다는 문제가 있다.
예를 들면, 상기와 같은 종래 기술을 이용한 경우, 사파이어와 또는 실리콘 (Si)등으로 형성된 베이스 기판상에 질화 갈륨(GaN)등의 질화물 반도체를 결정성장시키고, 그 후 상온까지 냉각하면, 열팽창 계수차와 또는 격자 상수차 등에 기인하는 응력에 의해 질화물 반도체층에 전위와 균열이 다수 생기게 된다.
이와 같이, 성장층(질화물 반도체층)에 전위와 균열이 다수 생기게 되면, 그 위에 디바이스를 제작한 경우에, 디바이스중에 격자 결함과 전위, 변형, 균열 등이 다수 발생하는 결과를 초래하여, 디바이스 특성 열화를 일으키는 원인이 된다.
또한, 베이스 기판을 제거하고, 성장층만을 남기고 독립한 기판(결정)을 얻으려는 경우, 상기 전위와 균열 등의 작용에 의해 대면적의 결정을 얻을 수 없다.또한, 후막 성장의 경우에는, 성장중에 조차 목적하는 단결정에 균열이 발생되고, 부분적으로 소편 박리가 발생하는 등의 문제가 매우 발생되기 쉽다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 균열이 없고, 전위의 밀도가 낮은 고품질의 반도체 결정(결정성장 기판)을 얻는 것이다.
또한, 본 발명의 다른 목적은, 비교적 저렴한 실리콘(Si)을 베이스 기판으로서 이용하여, 균열과 다결정괴(반응부)가 없는 고품질의 반도체 결정을 얻는 것이다. 또한, 본 발명의 또 다른 목적은 고품질로 제조된 상기 반도체 결정을 결정성장 기판으로서 이용함으로써, 고품질의 반도체 디바이스를 제조하는 것이다.
또한, 본 발명의 다른 목적은 베이스 기판으로부터 독립한 양질의 반도체 결정을 얻는 것이다.
상기 과제를 해결하기 위해서는, 이하의 수단이 유효하다.
즉, 제1 수단은 횡방향 결정성장 작용을 이용하여, 베이스 기판상에 Ⅲ족 질화물계 화합물 반도체로 이루어지는 기판층을 형성함으로써, 베이스 기판으로부터 독립된 반도체 결정을 얻는 제조 공정에 있어서, 베이스 기판상에 다수의 돌기부를 형성하는 돌기부 형성 공정과, 이 돌기부의 표면의 적어도 일부를 기판층이 결정성장을 개시하는 최초의 성장면으로 하여, 이 성장면이 각각 서로 연결되어 적어도 일련의 거의 평면으로 성장할 때까지 기판층을 결정성장시키는 결정성장 공정과, 돌기부를 파단함으로써 기판층과 베이스 기판을 분리하는 분리 공정을 포함하는 것이다.
단, 여기에서 말하는「Ⅲ족 질화물계 화합물 반도체」는 일반적으로는 2원,3원, 또는 4원의 「AlxGayIn(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1 )」로 이루어진 일반식으로 나타내어지는 임의의 혼정비(混晶比)의 반도체가 포함되고, 또한, p형 또는 n형 불순물이 첨가된 반도체도 본 명세서의「Ⅲ족 질화물계 화합물 반도체」의 범주로 한다.
또한, 상기 Ⅲ족 원소(Al, Ga, In)내의 일부를 붕소(B)와 탈륨(Tl)등으로 치환하거나, 또는 질소(N)의 일부를 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi)등으로 치환한 반도체 등도 또한 본 명세서의 「Ⅲ족 질화물계 화합물 반도체」의 범주로 한다.
또한, 상기 p형 불순물로서는 예를 들면 마그네슘(Mg)와, 또는 칼슘(Ca)등을 첨가할 수 있다.
또한, 상기 n형 불순물로서는 예를 들면 실리콘(Si)과, 또는 유황(s), 셀렌(Se), 텔루르(Te), 또는 게르마늄(Ge)등을 첨가할 수 있다.
또한, 이들 불순물은 동시에 2원소 이상을 첨가해도 좋으며, 동시에 양쪽(p형과 n형)을 첨가해도 좋다.
예를 들면, 도1에 예시하는 바와 같이, 다수의 돌기부를 가지는 베이스 기판상에 Ⅲ족 질화물계 화합물로 이루어지는 기판층(반도체 결정)을 성장시키는 경우, 돌기부의 크기와, 배치 간격과 결정성장 제조건 등을 조정함으로써, 각 돌기부간(돌기부의 측방)에, 반도체 결정이 적층되어있지 않은 「공동」이 형성가능하게 된다. 이 때문에, 돌기부의 높이에 비해서 기판층의 두께를 충분히 크게하면, 내부응력 또는 외부 응력이 이 돌기부에 집중적으로 작용하기 쉬워진다. 그 결과, 특히 이들 응력은 돌기부에 대한 전단 응력 등으로서 작용하고, 이 응력이 커졌을 때에, 돌기부가 파단된다. 따라서, 이 응력을 이용하면, 용이하게 베이스 기판과 기판층을 분리(박리)할 수 있게 된다. 이 같은 수단에 의해, 베이스 기판으로부터 독립된 결정(기판층)을 얻을 수 있다.
또한, 상기「공동」이 크게 형성될 수록, 돌기부에 응력(전단 응력)이 집중되기 쉬워진다.
또한, 예를 들면, 도1에서도 알수 있는 바와 같이, 상기와 같은 돌기부를 형성함으로써, 베이스 기판과 기판층(또는 원하는 반도체 결정층)과의 접촉 부위가 좁게 한정되므로, 양자의 격자 상수차에 따른 일그러짐이 발생되기 어려워지며, 「베이스 기판과 기판층 사이의 격자 상수차에 따른 응력」이 완화된다. 이 때문에, 기판층(원하는 반도체 결정)이 결정성장할 때에, 성장중의 기판층에 작용하는 불필요한 응력이 억제되어 전위와 균열 발생 밀도가 저감된다.
또한, 베이스 기판과 기판층을 분리(박리)할 때에, 베이스 기판측에 기판층의 일부가 남아도 무관하며, 또한, 기판층측에 베이스 기판의 일부(예: 돌기부의 파단 잔해)가 남아도 무관하다. 즉, 상기 분리 공정은 이들 재료의 일부 잔해를 전혀 없는 각 재료의 완전한 분리를 전제(필요 조건)으로 하는 것은 아니다.
또한, 상기 과제를 해결하는 제2 수단은 이들 제1 수단에 있어서, 기판층과 베이스 기판을 냉각 또는 가열함으로써, 기판층과 베이스 기판과의 열팽창 계수차에 따른 응력을 발생시켜, 이 응력을 이용하여 상기 돌기부의 파단을 실시하는 것이다.
이 수단에 의하면, 상기 응력을 용이하게 생성할 수 있게 된다.
또한, 제3 수단은 횡방향 결정성장 작용을 이용하여 베이스 기판상에 Ⅲ족 질화물계 화합물 반도체로 이루어지는 기판층을 형성함으로써, 반도체 결정을 얻는 제조 공정에 있어서, 베이스 기판상에 다수의 돌기부를 형성하는 돌기부 형성 공정과, 이 돌기부의 표면의 적어도 일부를 기판층이 결정성장을 개시하는 최초의 성장면으로 하여, 이 성장면이 각각 서로 연결되어 적어도 일련의 거의 평면으로 성장할 때까지 기판층을 결정성장시키는 결정성장 공정을 포함하여, 이 결정성장 공정에 있어서, Ⅲ족 질화물계 화합물 반도체의 원료 공급량 q를 조정함으로써, 베이스 기판의 돌기부간의 골부의 적어도 일부의 노출 영역에서의 Ⅲ족 질화물계 화합물 반도체의 결정성장 속도 a와, 돌기부의 정수리부에서의 결정성장 속도 b와의 차분 (b-a)를 거의 최대치로 제어하는 것이다.
이 수단에 의하면, 돌기부의 정수리부 부근의 결정성장 속도가 상대적으로 커지게 되고, 상기 노출 영역 부근의 결정성장은 비교적 억제되어, 정수리부 부근으로부터의 결정성장이 지배적이 된다. 그 결과, 돌기부의 정수리부 부근으로부터 개시되는 기판층의 횡방향 성장(ELO)이 현저하게 되고, 기판층의 결정성장시에 기판층에 작용하는「베이스 기판과 기판층 사이의 격자 상수차에 따른 응력」이 완화된다. 따라서, 기판층의 결정 구조가 안정되고, 기판층에 전위와 균열이 발생되기 어려워진다.
또한, 기판층의 횡방향 성장(ELO)이 현저하게 되면, 예를 들면, 돌기부의 측방(각 돌기부간)에 비교적 큰 공동이 생기는 경우도 있다.
예를 들면, 도1에 예시하는 바와 같이, 적당한 크기, 간격, 또는 주기로 베이스 기판의 표면상에 요철을 형성한 경우, 일반적으로 베이스 기판의 외주 측벽 부근의 주변 부분 이외에서는 볼록부(돌기부)의 상면 부근에 비해서, 오목부(골짜기부)쪽이 결정 재료의 단위 시간·단위 면적당 공급량은 적어지기 쉬워진다. 이 같은 경향은 결정 재료의 가스 흐름의 유량, 온도, 방향 등에도 의존하나, 이들 제조건을 최적, 또는 적절하게 제어함으로써, 상기 차분 (b-a)를 거의 최대치로 제어할 수 있게된다.
또한, 제4 수단은 상기 제1 또는 제2 수단의 결정성장 공정에 있어서, Ⅲ족 질화물계 화합물 반도체의 원료 공급량 q를 조정함으로써, 베이스 기판의 돌기부간의 골부의 적어도 일부의 노출 영역에서의 Ⅲ족 질화물계 화합물 반도체의 결정성장 속도 a와, 돌기부의 정수리부에서의 결정성장 속도 b와의 차분 (b-a)를 거의 최대치로 제어하는 것이다.
이 경우에도, 상기 수단과 마찬가지로 기판층의 결정성장시에 기판층에 작용하는 「베이스 기판과 기판층 사이의 격자 상수차에 따른 응력」이 완화되고, 기판층의 결정 구조가 안정되고, 기판층에 전위와 균열이 발생되기 어려워진다. 이 같은 작용 및 효과는 각 돌기부간(돌기부의 측방)에 공동이 생길 정도로 횡방향 성장이 현저한 경우에, 비교적 현저해진다.
또한, 돌기부의 측방(각 돌기부간)에 공동이 형성되면, 돌기부에 전단 응력이 집중되기 쉬워지며, 상기 분리 공정에 있어서 베이스 기판과 기판층을 전단 응력에 의해 분리하기 쉬워진다. 이 같은 작용 및 효과는 각 돌기부간(돌기부의 측방)의 공동이 커질수록 현저해진다.
또한, 제5 수단은 상기 제3 또는 제4 수단에 있어서 상기의 원료 공급량 q를 1μ㏖/min 이상, 100μ㏖/min 이하로 하는 것이다.
보다 바람직하게는, 상기 원료 공급량 q는 5μ㏖/min 이상, 90μ㏖/min 이하가 좋다. 더욱 바람직한 값으로서는 형성되는 돌기부의 크기와 형태, 배치 간격 등의 베이스 기판의 사양과 공급 원료의 종류와 공급류 방향, 결정성장법등의 제조건에도 의존하지만, 거의 10∼80μ㏖/min 정도가 이상적이다. 이 값은 너무 커지면 상기 차분 (b-a)를 거의 최대치로 제어하는 것이 어려워지므로, 각 돌기부간(돌기부의 측방)에 큰 공동을 형성하는 것이 어려워진다. 따라서, 이 같은 경우에는 격자 상수차에 따른 결정내의 응력이 비교적 완화되기 어렵고, 전위가 발생되는 등, 기판층의 단결정의 결정성이 열화되기 쉬어져 바람직하지 않다.
또한, 응력(전단 응력)에 따라 베이스 기판과 기판층을 분리할 때에도 돌기부 측방의 공동이 없거나 또는 이 같은 공동이 없으면, 돌기부에 응력이 집중되기 어려워져, 돌기부의 파단이 일어나기 어려워져 바람직하지 않다.
한편, 원료 공급량 q가 너무 작으면, 결정성장 시간이 너무 오래 걸려 생산성면에서 불리해져 바람직하지 않다.
또한, 제6 수단은 상기 제1 내지 제5 수단 중 어느 한 수단에 있어서, 베이스 기판의 재료로서 실리콘(Si) 또는 탄화 실리콘(SiC)을 이용하는 것이다.
또한, 그 밖의 베이스 기판의 재료로서는, 예를 들면, GaN, AlN, GaAs, InP,GaP, MgO, ZnO, MgAl2O4등이 유용하며, 또한, 사파이어, 스피넬, 산화 망간, 산화 갈륨 리튬(LiGaO2), 황화 몰리브덴(MoS) 등도 사용할 수 있다.
단, 열팽창 계수차에 따른 전단 응력을 이용하여 베이스 기판과 기판층을 분리하는 경우에는, 양재료간의 열팽창 계수차가 작아지지 않는 조합을 선택하는 것이 바람직하며, 또한, 베이스 기판측에는 파단이 일어나기 쉬운 재료를 선택하는 것이 바람직하다.
또한, 제7 수단은 상기 제1 내지 제6 수단 중 어느 한 수단에 있어서, 베이스 기판의 재료로서 Si(111)을 이용하고, 돌기부 형성 공정에 있어서 베이스 기판의 돌기부간의 골부의 노출 영역에 Si(111)면이 노출되지 않도록 돌기부를 형성하는 것이다.
본 수단에 의하면, 상기 골부의 노출면의 결정성장 속도 a를 작게 억제할 수 있으므로, 상기 차분 (b-a)를 결정성을 유지한 채 안정적으로 거의 최대화할 수 있게된다.
또한, 제8 수단은 상기 제1 내지 제7 수단 중 어느 한 수단의 돌기부 형성 공정 후에, 적어도 돌기부의 표면에 「AlxGa1-xN (0＜x≤1)」로 이루어지는 버퍼층을 형성하는 공정을 포함하는 것이다.
단, 상기 버퍼층과는 별도로 상기 버퍼층과 대력 같은 조성(예: AlN과, AlGaN)의 중간층을 주기적으로, 또는 다른 층과 교호로, 또는 다층 구조가 구성되도록 더 적층해도 된다.
이와 같은 버퍼층(또는, 중간층)의 적층에 의해, 격자 상수차에 기인하는 기판층(성장층)에 작용하는 응력을 완화할 수 있는 등의 종래와 같은 작용 원리에 의해, 결정성을 향상시킬 수 있게된다.
또한, 제9 수단은 상기 제8 수단에 있어서, 버퍼층의 막두께를 돌기부의 종방향의 높이 이하로 성막하는 것이다. 또한, 절대적인 기준으로서는 버퍼층의 성막은 거의 0.01㎛ 이상, 1㎛ 이하가 바람직하다.
이 수단에 의해, 버퍼층의 위에 형성되는 원하는 결정층(예: GaN층)만을 양질로 횡방향으로 성장시킬 수 있다. 즉, 이 같은 수단에 의해 버퍼층의 위에 형성되는 결정층에 결정성장시에 걸리는「격자 상수차에 따른 응력」이 경감되고, 전위 속도를 효과적으로 저감할 수 있다.
버퍼층 등을 형성하는 AlN과 AlGaN 등은 베이스 기판의 노출된 표면의 거의 전면에 성막되기 쉬우며, 또한, 원래 원하는 결정의 성장층 등을 형성하는 GaN 이 AlN과 AlGaN 등보다도 횡방향 성장이 쉬운 경향이 있으나, 상기 수단에 의하면, 보다 확실히 큰 「공동」을 돌기부의 측방에 형성할 수 있다.
또한, 이 같은 수단에 의해 기판층을 베이스 기판으로부터 분리했을 때, 기판층의 이면(베이스 기판이 있었던 측의 면)에도 결정층(버퍼층의 위에 형성되는 원하는 층)이 직접 광범위하게 노출된다. 따라서, 기판층의 이면에 전극을 형성할 때에, 전기 저항을 억제하기 쉬워진다.
또한, 버퍼층의 막 두께는 상기와 같이 거의 0.01㎛∼1㎛ 정도가 거의 타당한 범위인데, 보다 바람직하게는 0.1㎛ 이상, 0.5㎛ 이하가 좋다. 이 같은 막 두께가 너무 두꺼우면, 공동이 작아지기 쉬워서 바람직하지 않다. 또한, 이 같은 막 두께를 너무 얇게하면, 거의 균일하게 버퍼층을 성막하기 어려워진다. 특히, 돌기부의 상부 부근에 있어서 버퍼층의 성막 불균일(충분히 성막되지 않은 부위)이 발생되면, 결정성에도 불균일이 발생하기 쉬워져서 바람직하지 않다.
또한, 제10 수단은 상기 제1 내지 제9 수단 중 어느 한 수단의 결정성장 공정에 있어서, 기판층의 막 두께를 50㎛ 이상으로 하는 것이다.
결정성장시키는 기판층(Ⅲ족 질화물계 화합물 반도체)의 두께는 약 50㎛ 이상이 바람직하고, 이 두께가 두꺼울수록, 기판층에 대한 인장 응력이 완화되어, 기판층의 전위와 균열 발생 밀도를 감소할 수 있다. 또한, 나아가 동시에 기판층을 강고하게 할 수 있으며, 상기 전단 응력을 상기 돌기부에 집중시키기 쉬워진다.
또한, 제11 수단은 상기 제1 내지 제10 수단 중 어느 한 수단의 결정성장 공정에 있어서, 결정성장 속도가 느린 결정성장법에서 결정성장 속도가 빠른 결정성장법으로, 도중에 결정성장법을 변경하는 것이다.
예를 들면, 결정성장면이 일련의 거의 평면상이 될때까지는 상기의 차분 (b-a)를 거의 최대로 하기 쉬운 결정성장법(예: MOVPE법)을 채용하고, 그 후는 막 두께를 효율적으로 50㎛ 이상으로 하는 것이 용이한 결정성장법(예: HVPE법)을 채용하면, 단시간에 양질의 결정성을 갖는 반도체 결정을 얻을 수 있게된다.
또한, 제 12 소단은 상기 제1 내지 제11 수단 중 어느 한 수단의 돌기부 형성 공정에 있어서, 돌기부가 거의 등간격 또는 거의 일정 간격으로 배치되도록 상기 돌기부를 형성하는 것이다.
이에 따라, 횡방향 성장의 성장 조건이 전체적으로 거의 균등하게 되어, 결정성의 양불량에 불균일이 발생되기 어려워진다. 또한, 돌기부간의 골부의 상방이 기판층에 의해서 완전히 덮여질 때까지의 시간에, 국소적인 편차가 발생되기 어려줘지므로, 예를 들면, 결정성장 속도가 느린 결정성장법에서 결정성장 속도가 빠른 결정성장법으로 도중에 결정성장밥을 변경하는 경우에, 그 시기를 적확하게 조기에 또는 일정하게 결정하는 것이 용이해진다.
또한, 본 수단에 의해 상기 공동이 각각 거의 균등한 크기가 되며, 상기 전단 응력을 각 돌기부에 거의 균등하게 분배할 수 있게 되므로, 전체 돌기부의 파단이 균일하게 발생되고, 베이스 기판과 기판층의 분리를 확실히 실시할수 있게된다.
또한, 제13 수단은 상기 제12 수단의 돌기부 형성 공정에 있어서, 1변이 0.1㎛ 이상인 거의 정삼각형을 기조로 하는 2차원 삼각 격자의 격자점상에 돌기부를 형성하는 것이다.
이 수단에 의해, 상기 제12 수단을 보다 구체적으로 정확, 확실하게 실시할 수 있으며, 따라서 전위(轉位)의 수를 확실히 저감할 수 있다.
또한, 제14 수단은 상기 제1 내지 제13 수단 중 어느 한 수단의 돌기부 형성 공정에 있어서, 돌기부의 수평 단면 형상을 거의 정삼각형, 거의 정육각형, 거의 원형, 또는 사각형으로 형성하는 것이다.
이 수단에 의해, Ⅲ족 질화물계 화합물 반도체로 형성되는 결정의 결정축방향이 각부에서 일치하기 쉬워지므로, 또는 임의의 수평 방향에 대해서 돌기부의 수평 방향의 길이(두께)를 거의 같도록 제한할 수 있으므로, 전위의 수를 억제할 수있다. 특히, 정육각형과 정삼각형은 반도체 결정의 결정 구조와 일치하기 쉬우므로 보다 바람직하다. 또한, 원형과 사각형은 제조 기술면에서 형성하기 쉽다는, 현행 일반의 가공 기술 수준의 현상에 비춘 이점이 있다.
또한, 제15 수단은 상기 제1 내지 제14 수단 중 어느 한 수단의 돌기부 형성 공정에 있어서, 돌기부의 배치 간격(배치 주기)를 0.1㎛ 이상, 10㎛ 이하로 하는 것이다. 보다 바람직하게는 결정성장의 실시 조건에도 의존하나, 돌기부의 배치 간격은 0.5∼8㎛ 정도가 좋다. 단, 이 배치 간격이란 서로 접근하는 각 돌기부의 중심점간의 거리를 말한다.
이 수단에 의해, 돌기부의 골짜기부의 상방을 기판층에서 덮을 수 있게 됨과 동시에, 돌기부간에 공동을 형성할 수 있게 된다.
이 값이 너무 작아지면, ELO의 작용이 거의 얻어지지 않게 되며, 결정성이 열화된다. 또한, 형성되는 공동이 너무 작아져서, 기판층의 막 두께를 필요 이상으로 크게 하지 않는 한, 돌기부를 파단하는 것이 쉽지 않게 된다.
또한, 이 값이 너무 커지면, 확실히 돌기부의 골짜기부의 상방을 기판층으로 덮을 수 없게 되어, 결정성이 균질하고 양질인 결정(기판층)을 얻을 수 없게된다.
또는, 이 값이 너무 커지게 되면, 골짜기부의 노출면이 지나치게 광대하게 되어, ELO의 작용을 거의 얻을 수 없게 되고, 또한 공동이 전혀 형성되지 않게 되므로, 결정성이 열화되고, 또한, 기판층의 막 두께를 필요 이상으로 크게하지 않는 한, 돌기부를 파단하는 것이 용이하지 않게 된다.
또한, 제16 수단은 상기 제1 내지 제15 수단 중 어느 한 수단의 돌기부 형성공정에 있어서, 돌기부의 종방향의 높이를 0.5㎛ 이상, 20㎛ 이하로 하는 것이다. 보다 바람직하게는 결정성장의 실시 조건에도 의존하나, 돌기부의 종방향의 높이는 0.8∼5㎛ 정도가 좋다.
이 높이가 너무 짧으면, 돌기부가 없는 경우와 마찬가지로, ELO의 작용을 거의 얻을 수 없게 되어, 결정성이 열화된다. 또한, 이 높이가 너무 짧으면, 상기 공동이 형성되지 않게 된다.
또한, 이 높이가 너무 높으면, 돌기부의 형성 자체가 곤란해지거나, 돌기부의 형성에 필요 이상으로 시간이 걸리거나, 베이스 기판의 재료가 필요 이상으로 소비되어 바람직하지 않다. 또한, 이 높이가 너무 높아지면, 전단 응력이 돌기부의 종방향으로 분산되어, 돌기부를 확실히 파단시키기 어려워진다.
또한, 제17 수단은 상기 제1 내지 제16 수단 중 어느 한 수단의 돌기부 형성 공정에 있어서, 돌기부의 횡방향의 두께, 폭, 또는 직경을 0.1㎛ 이상, 10㎛ 이하로 한 것이다. 보다 바람직하게는 결정성장의 실시 조건에도 의존하지만, 돌기부의 횡방향의 두께, 폭, 또는 직경은 0.5∼5㎛ 정도가 좋다.
이 두께가 너무 두꺼우면, 격자 상수차에 따라서 기판층(성장층)에 작용하는 응력의 영향이 커지게 되어, 기판층의 전위수가 증가되기 쉬워진다. 또한, 너무 가늘면, 돌기부 자체의 형성이 어려워지거나, 또는, 돌기부의 정수리부의 결정성장 속도 b가 느려지게 되어, 바람직하지 않다.
또한, 응력(전단 응력 등)에 의해 돌기부를 파단시킬 때에도, 돌기부의 횡방향의 두께, 폭, 또는 직경이 너무 커지면, 확실히 파단되지 않는 부분이 발생되기 쉬워져 바람직하지 않다.
또한, 격자 상수차에 따라서 기판층(성장층)에 작용하는 응력의 영향의 대소는 돌기부의 횡방향의 두께(길이)에만 의존하지 않고, 돌기부의 배치 간격 등에도 의존한다. 그리고, 이들 설정 범위가 부적절하면, 상기와 같이 격자 상수차에 따라서 응력의 영향이 커지게 되어, 기판층의 전위수가 증가하기 쉬워져서 바람직하지 않다.
또한, 돌기부의 정수리부 부근의 횡방향의 두께, 폭, 또는 직경에는 상기와 같이 최적치 또는 적정 범위가 있으므로, 돌기부의 상면, 저면, 또는 수평 단면의 형상은 적어도 국소적으로 닫힌 형상(섬 형상), 또한, 외측을 향해 볼록 형상으로 닫힌 형상이 좋으며, 보다 바람직하게는 이 상면, 저면, 또는 수평 단면의 형상은 거의 원형과 거의 정다각형 등이 좋다. 이와 같은 설정에 의해, 임의의 수평 방향에 대해서 확실하게 상기 최적치 또는 적정 범위를 실현하기 쉬워진다.
또한, 제18 수단은 상기 제1 내지 제17 수단 중 어느 한 수단에 있어서, 결정성장 공정보다도 전에, 각종 에칭, 전자선 조사 처리, 레이저 등의 광학적 처리, 화학적 처리, 또는 절삭과 연마 등의 물리적 처리에 의해, 베이스 기판의 돌기부간의 골짜기부의 적어도 일부의 노출 영역의 결정성 또는 분자 구조를 열화 또는 변화시킴에 의해, 이 노출 영역에서의 Ⅲ족 질화물계 화합물 반도체의 결정성장 속도 a를 저하시키는 것이다.
이 수단에 의해, 상기 결정성장 속도의 차분 (b-a)를 보다 크게 할 수 있다. 따라서, 이 수단에 의하면, 돌기부의 정수리부 부근의 결정성장 속도가 상대적으로커지게 되므로, 상기와 같은 작용에 의해, 기판층의 결정성장시에 기판층에 작용하는 「베이스 기판과 기판층 사이의 격자 상수차에 따른 응력」이 완화되어, 기판층에 전위와 균열이 발생되기 어려워진다.
또한, 제19 수단은 상기 어느 한 분리 공정에 있어서, 베이스 기판과 기판층으로 이루어지는 기판을 성장 장치의 반응실에 남기고, 거의 일정 유량의 암모니아(NH3) 가스를 반응실에 흐르게 한 상태로 기판을 거의 「-100℃/min∼-0.5℃/min」정도의 냉각 속도로 거의 상온까지 냉각하는 것이다.
예를 들면, 이와 같은 수단에 의해, 기판층의 결정성을 양질로 유지한 채로 상기 분리 공정을 실시할 수 있다.
또한, 제20 수단은 적어도 상기 어느 한 분리 공정보다도 후에, 기판층의 이면에 남은 돌기부의 파단 잔해를 에칭 등의, 화학적 또는 물리적 가공 처리에 의해 제거하는 잔해 제거 공정을 형성하는 것이다.
이 수단에 의하면, 기판층의 이면(베이스 기판을 절연시킨 측의 면)에 반도체 발광 소자 등의 전극을 형상했을 때에, 전극과 기판층과의 계면 부근에 발생하는 전류 불균형과 전기 저항을 억제할 수 있으며, 따라서 구동 전압의 저감과, 또는 발광 강도의 향상 등을 도모할 수 있다.
또한, 돌기부의 파단 잔해를 제거함으로써, 전극을 반도체 발광 소자 등의 반사경으로도 이용할 때에는 경면 부근에서의 광의 흡수와 산란이 저감되어 반사율이 향상되므로, 발광 강도가 향상된다.
또한, 예를 들어, 연마 등의 물리적인 가공 처리에 의해 이 잔해 제거 공정을 실시한 경우 등에는 기판층의 이면의 버퍼층까지도 제거하거나, 또는 기판층의 이면의 평탄도를 향상하거나 할수 있으므로, 전류 불균일과 전기 저항의 억제, 또는 경면 부근에서의 광의 흡수와 산란의 저감 등의 상기 작용 효과를 더욱 보강할 수 있다.
또한, 제21 수단은 Ⅲ족 질화물계 화합물 반도체 발광 소자에 있어서, 상기 제1 내지 제20 수단 중 어느 한 수단에 의한 반도체 결정의 제조 방법을 이용하여 제조된 반도체 결정을 결정성장 기판으로서 구비하는 것이다.
이 수단에 의하면, 결정성이 양질이며, 내부 응력이 적은 반도체로부터 Ⅲ족 질화물계 화합물 반도체 발광 소자를 제조하는 것이 가능 또는 용이하게 된다.
또한, 제22 수단은, 상기 제1 내지 제20 수단 중 어느 한 수단에 의한 반도체 결정의 제조 방법을 이용하여 제조된 반도체 결정을 결정성장 기판으로 한 결정성장에 의해, Ⅲ족 질화물계 화합물 반도체 발광 소자를 제조하는 것이다.
이 수단에 의하면, 결정성이 양질이며, 내부 응력이 적은 반도체로부터 Ⅲ족 질화물계 화합물 반도체 발광 소자를 제조하는 것이 가능 또는 용이하게 된다.
이상의 수단에 의해 상기 과제를 해결할 수 있다.
제23 수단은 횡방향 결정성장 작용을 이용하여 실리콘(Si)으로 형성된 베이스 기판상에 Ⅲ족 질화물계 화합물 반도체로 이루어지는 반도체 결정 A를 성장시키는 반도체 기판의 제조 공정에 있어서, 베이스 기판상에 반도체 결정 A보다도 융점 또는 내열성이 높은 정질 재료 B로 이루어지는 반응 방지층을 성막하는 반응 방지공정과, 화학적 또는 물리적인 에칭에 의해 반응 방지층이 성막된 측의 한쪽면에 베이스 기판을 노출시키지 않고 이 반응 방지층으로부터 다수의 돌기부를 형성하는 돌기부 형성 공정과, 이 돌기부의 표면의 적어도 일부를 반도체 결정 A가 결정성장을 개시하는 최초의 성장면으로 하고, 이 성장면이 각각 서로 연결되어 적어도 일련의 거의 평면으로 성장할 때까지 반도체 결정 A를 결정성장시키는 결정성장 공정을 형성하는 것이다.
단, 상기 반도체 결정 A로 형성되는 상기 반도체 기판은 단층 구조 이거나 복층 구조(다층 구조)로 할 수 있다.
또한, 여기에서 말하는「Ⅲ족 질화물계 화합물 반도체」일반적으로는 2원, 3원, 4원의 「AlxGayIn(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1 )」로 이루어지는 일반식으로 나타내어지는 임의의 혼정비의 반도체가 포함되고, 또한 p형 또는 n형 불순물이 첨가된 반도체도 본 명세서의 「Ⅲ족 질화물계 화합물 반도체」의 범주로 한다.
또한, 상기 Ⅲ족 원소(Al, Ga, In)내의 일부를 붕소(B)와 탈륨(Tl)등으로 치환하거나, 또는 질소(N)의 일부를 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi) 등으로 치환한 반도체 등도 또한, 본 명세서의「Ⅲ족 질화물계 화합물 반도체」의 범주로 한다.
또한, 상기의 p형 불순물로는, 예를 들면 마그네슘(Mg)과, 또는 칼슘(Ca) 등을 첨가할 수 있다.
또한, 상기 n형 불순물로는, 예를 들면, 실리콘(Si)과, 유황(S),셀렌(Se),텔루르(Te) 등을 첨가할 수 있다.
또한, 이들 불순물은 동시에 2원소 이상을 첨가해도 되며, 동시에 양쪽(p형과 n형)을 첨가해도 된다.
도5는 본 발명의 기본 개념을 예시적으로 설명하는 반도체 결정의 제조 공정에서의 모식적인 단면도이다. 이와 같은 반응 방지층은 Si와 질화 갈륨계의 반도체와의 반응을 방지하기 위한 것이며, 이와 같이 베이스 기판(Si 기판)상에 질화 갈륨계의 반도체(반도체 결정 A)보다도 융점 도는 내열성이 높은 예를 들면, SiC와 AlN등으로 이루어지는 반응 방지층(정질 재료 B)을 성막함으로써, 질화 갈륨계의 반도체(반도체 결정 A)를 장시간 결정성장시키는 경우에 있어서도, 실리콘 계면 부근에 상기「반응부」가 형성되는 현상이 없어진다.
또한, 돌기부를 다수 형성함으로써, 질화 갈륨계의 반도체(반도체 결정 A)는 돌기부의 평정부(平頂部)를 기점으로 하여 횡방향으로도 성장한다. 이에 따라, 반응 방지층과 질화 갈륨계의 반도체 결정 A와의 사이의 격자 상수차에 따른 응역이 발생되기 어려우며, 응력이 대폭 완화된다.
또한, 돌기부를 다수 형성함으로써, 반응 방지층에 작용하는 응력이 완화되어, 이들 응력은 반응 방지층에 종방향의 균열을 형성하도록 작용하기 어렵게 되며, 따라서, 반응 방지층에는 종방향으로 관통한 균열이 발생하기 어려워진다. 이 때문에, 종방향으로 관통한 균열이 없는 반응 방지층에서, 베이스 기판(Si 기판)과 질화 갈륨계의 반도체(반도체 결정 A)를 완전히 차단할 수 있으므로, 상기와 같은 「반응부」의 발생을 보다 확실히 방지할 수 있다.
또한, 예를 들면 상기와 같은 돌기부를 형성함으로써, 반응 방지층과 반도체 기판(즉, 원하는 반도체 결정 A)과의 접촉 부위가 좁게 한정되므로, 양자의 격자 상수차에 따라서 일그러짐이 커지기 어려워져,「베이스 기판과 반도체 기판간의 격자 정수차에 따른 응력」이 완화된다. 이 때문에, 반도체 기판(원하는 반도체 결정 A)가 결정성장할 때, 성장중의 반도체 기판에 작용하는 불필요한 응력이 억제되어 전위와 균열의 발생 밀도가 저감된다.
즉, 이상의 응력 완화 작용에 의해, 질화 갈륨계의 반도체(반도체 결정 A)에는 전위가 발생되기 어렵게 되고, 또한, 균열의 발생 밀도도 현저히 삭감할 수 있다.
이상의 작용과 상승 작용에 의해, 상기의 「반응부」와 균열이 없는 전위 밀도가 충분히 억제된 고품질의 반도체 기판(반도체 결정 A)을 얻는 것이 가능 또는 용이하게 된다.
또한, 본 도면에서의 버퍼층 C는 필요에 따라서 삽입하는 형태를 채용하면 되는 것으로서, 본 발명을 실시함에 있어 이와 같은 버퍼층은 반드시 필요로 하는 구성 요소는 아니다. 즉, 버퍼층을 형성하는 경우에 있어서도 본 발명의 작용 및 효과를 일정 이상으로 얻을 수 있다.
또한, 제24 수단은 상기 제23 수단에 있어서, 상기 반도체 결정 A를 조성식이 「AlxGayIn(1-x-y)N (0≤x＜1, 0＜y≤1, 0＜x+y≤1 )」를 만족하는 Ⅲ족 질화물계 화합물 반도체로 구성하는 것이다.
또한, 제25 수단은 상기 제23 또는 제24 수단에 있어서, 반응 방지층을 형성하는 정질 재료 B로서 탄화 실리콘(SiC), 질화 알루미늄(AlN), 또는 스피넬 (MgAl2O4)을 이용하는 것이다.
또한, 제26 수단은 상기 제23 또는 제24 수단에 있어서, 반응 방지층을 형성하는 정질 재료 B로서, 알루미늄 조성비가 적어도 0.30 이상의 AlGaN, AlInN, 또는 AlGaInN을 이용하는 것이다. 또한, 정질 재료 B로서는 격자 상수가 3.18Å 미만인 원자간 결합력이 비교적 견고한 내열성(융점)이 높은 안정된 재료를 선택하는 것이 더욱 바람직하다.
또한, 제27 수단은 상기 제23 내지 제26 수단 중 어느 한 수단에 있어서, 성장면을 횡방향으로 성장시켜 각각 서로 연결시킴으로써, 돌기부간에 반도체 결정 A가 적층되어 있지 않은 공동을 형성하는 것이다.
이와 같은 공동은 크게 할 수 있을수록 바람직하지만, 너무 커지면 연결 후에 거의 평면상의 성장면을 얻기 어려워지는 경우가 있으므로, 주의를 요한다. 또한, 너무 작으면, 횡방향 성장에 의한 응력 완화 작용도 작아지므로 주의를 요한다.
또한, 제28 수단은 상기 제23 내지 제27 수단 중 어느 한 수단에 있어서, 돌기부간의 반응 방지층의 골짜기부에서의 막 두께를 0.1㎛ 이상, 2㎛ 이하로 형성하는 것이다.
이 두께가 너무 얇으면, 막 두께에는 불균일이 수반되므로, 또는 반응 방지층을 형성하는 상기 정질 재료 B도 충분히 안정적인 물질이 아니므로, 갈륨(Ga) 또는 질화 갈륨(GaN)과 실리콘(Si)을 완전히는 차단할 수 없게된다. 따라서, 이들 반응에 근거한 「반응부(다결정의 GaN)」의 형성을 방지하는 효과를 충분히 얻을 수 없게된다.
또한, 반응 방지층의 골짜기부에서의 막 두께가 너무 두꺼워지면, 반응 방지층의 골짜기부에 균열이 생기기 쉬워져, 갈륨(Ga) 또는 질화 갈륨(GaN)과 실리콘(Si)을 완전히는 차단할 수 없게된다. 따라서, 이들 반응에 근거한 「반응부」의 형성을 방지하는 효과를 충분히는 얻을 수 없게된다.
또한, 반응 방지층의 골짜기부에서의 막 두께가 너무 두꺼우면, 그 만큼 반응 방지층의 적층 시간과 적층 재료가 여분으로 필요하게 되므로, 생상 비용 등의 면에서도 바람직하지 않다.
또한, 제29 수단은 상기 제23 내지 제28 수단 중 어느 한 수단의 돌기부 형성 공정에 있어서, 돌기부의 종방향의 높이를 0.5㎛ 이상, 20㎛ 이하로 형성하는 것이다. 보다 바람직하게는 돌기부의 종방향의 높이를 1㎛ 이상, 5㎛ 이하가 좋다.
이 같은 돌기부가 너무 낮으면, 상기 공동이 작아지거나, 반도체 결정 A의 횡방향 성장이 불충분하여, 응력 완화 작용이 불충분해져 바람직하지 않다. 또한, 이 돌기부가 너무 높으면, 그 만큼 반응 방지층의 적층 시간과 에칭 시간, 또는 적층 재료 등이 여분으로 필요하게 되므로, 생산 비용 등의 면에서 바람직하지 않다.
또한, 제30 수단은 상기 제23 내지 제29 수단 중 어느 한 수단의 돌기부 형성 공정에 있어서, 돌기부의 횡방향의 두께, 폭, 또는 직경을 0.1㎛ 이상, 10㎛ 이하로 형성하는 것이다. 보다 바람직하게는 결정성장의 실시 조건에도 의존하나, 돌기부의 횡방향의 두께, 폭, 또는 직경은 0.5∼5㎛ 정도가 좋다.
이 두께가 너무 두꺼우면, 격자 상수차에 따라 반도체 기판(성장층)에 작용하는 응력의 영향이 커지게 되어, 반도체 기판의 전위수가 증가되기 쉬어진다. 또한, 너무 가늘면, 돌기부 자체의 형성이 곤란해지거나, 또는 돌기부의 정수리부의 결정성장 속도 b가 느려져서, 바람직하지 않다.
또한, 제31 수단은 상기 제23 내지 제30 수단 중 어느 한 수단에 있어서, 반도체 결정 A와 베이스 기판을 냉각 또는 가열함으로써, 반도체 결정 A와 베이스 기판과의 열팽창 계수차에 따른 응력을 발생시켜, 이 응력을 이용하여 돌기부를 파단함으로써 반도체 결정 A와 베이스 기판을 분리하는 분리 공정을 형성하는 것이다.
예를 들면, 도5에 예시하는 바와 같이, 다수의 돌기부를 가지는 베이스 기판상에 Ⅲ족 질화물계 화합물로 이루어지는 반도체 기판 배치 간격과 결정성장의 제반 조건 등을 조정함으로써, 각 돌기부간(돌기부의 측방)에 반도체 결정 A가 적층되어 있지 않은「공동」이 형성 가능하다. 이 때문에, 돌기부의 높이에 비하여 반도체 기판(반도체 결정 A)을 충분히 두껍게 하면, 내부 응력 또는 외부 응력이 이 돌기부에 집중적으로 작용하기 쉬워진다. 그 결과, 특히 이들 응력은 돌기부에 대한 전단 응력 등으로서 작용하여, 이 응력이 커졌을 때에 돌기부가 파단된다.
따라서, 이 응력을 이용하면, 용이하게 베이스 기판과 반도체 기판을 분리(박리)할 수 있게된다. 또한, 상기「공동」이 크게 형성될 수록 돌기부에 응력(전단 응력)이 집중되기 쉬워진다.
즉, 상기 제31 수단에 의하면, 상기 응력을 용이하게 생성할 수 있으므로 반도체 결정 A와 베이스 기판을 용이하게 분리할 수 있다.
또한, 베이스 기판과 반도체 기판을 분리(박리)할 때에, 베이스 기판측에 반도체 기판의 일부가 남아있어도 되며, 또는 반도체 기판측에 베이스 기판의 일부(예: 돌기부의 파단 잔해)가 남아있어도 좋다. 즉, 상기 분리 공정은 이들 재료의 일부 잔해가 전혀 없는 다양한 각 재료의 완전한 분리를 전제(필요 조건)으로 하는 것은 아니다.
이와 같은 파단 잔해 등의 제거는 필요에 따라서 랩핑과 에칭 등의 주지의 수단을 이용하여 실시할 수도 있다.
또한, 제32 수단은 상기 제23 내지 제31 수단 중 어느 한 수단의 결정성장 공정에 있어서, 반도체 결정 A를 50㎛ 이상 적층하는 것이다.
이 두께가 두꺼울 수록, 반도체 기판(반도체 결정 A)에 대한 인장 응력이 완화되어, 반도체 기판의 전위와 균열의 발생 밀도를 감소할 수 있고, 동시에 반도체 기판을 강고하게 할 수 있으므로, 상기 응력을 상기 돌기부에 집중시키기 쉬어진다.
또한, 베이스 기판(Si기판)의 두께는 300㎛ 이하가 바람직하다. 이 두께가 얇을 수록, 반도체 기판(반도체 결정 A)에 대한 인장 응력이 완화되어 반도체 기판이 전위와 균열의 발생 밀도가 감소된다. 단, 베이스 기판의 두께를 50㎛ 미만으로 하면, 베이스 기판 자신의 절대적인 강도에 문제가 발생되어, 높은 생산성을 유지하기 어려워진다. 따라서, 제조하는 결정성장 기판의 품질과 생산성을 확보하기 위해서는, 베이스 기판의 두께는 50㎛ 이상 300㎛ 이하가 바람직하다.
또한, 상대적으로는 결정성장시키는 반도체 기판(반도체 결정 A)의 두께는, 베이스 기판(Si 기판)의 두께와 거의 동등하게 하거나, 또는 그 이상으로 하는 것이 바람직하다. 이와 같은 설정에 의해, 반도체 기판에 대한 인장 응력이 완화되기 쉬워지며, 반도체 기판의 전위와 균열의 발생을 종래보다도 대폭 억제할 수 있게 된다. 이 같은 효과는 상대적으로 반도체 기판을 두껍게할수록 커지게 된다.
또한, 제33 수단은 상기 제23 내지 제32 수단 중 어느 한 수단의 결정성장 공정에 있어서, Ⅲ족 질화물계 화합물 반도체의 원료 공급량 q를 조정함으로써, 베이스 기판의 돌기부간의 골짜기부의 적어도 일부의 피침식 영역에서의 Ⅲ족 질화물계 화합물 반도체의 결정성장 속도 a와, 돌기부의 정수리부에서의 결정성장 속도 b와의 차분 (b-a)를 거의 최대치로 제어하는 것이다.
이 수단에 의하면, 돌기부의 정수리부 부근의 결정성장 속도가 상대적으로 커지게 되어, 상기 피침식 영역 부근의 결정 속도는 비교적 억제되어, 정수리부 부근에서의 결정성장이 지배적이 된다. 이 결과, 돌기부의 정수리부 부근으로부터 개시되는 반도체 기판(반도체 결정 A)의 횡방향 성장이 현저해지며, 반도체 기판의 결정성장시에 반도체 기판에 작용하는「반응 방지층과 반도체 기판 사이의 격자 상수차에 따른 응력」이 완화된다. 따라서, 반도체 기판의 결정 구조가 안정되고, 반도체 기판에 전위와 균열이 발생되기 어려워진다.
또한, 반도체 기판의 횡방향 성장(ELO)이 현저해지면, 예를 들면, 돌기부의측방(각 돌기부간)에 비교적 큰 공동이 생기기 쉬워진다.
적당한 크기, 간격, 또는 주기로 베이스 기판의 표면상에 요철을 형성한 경우, 일반적으로 베이스 기판의 외주 측벽 부근의 주변 부분 이외에서는 볼록부(돌기부)의 상면 부근에 비하여, 오목부(골짜기부)쪽이 결정 재료의 단위 시간 및 단위 면적당 공급량은 적어지기 쉽다. 이 같은 경향은 결정 재료의 가스류의 유량, 온도, 방향 등에도 의존하지만, 이들 제조건을 최적, 또는 적절히 제어함으로써, 상기의 차분 (b-a)를 거의 최대치로 제어할 수 있게된다.
또한, 제34 수단은 상기 제33 수단에 있어서, 원료 공급량 q를 1μ㏖/min 이상, 100μ㏖/min 이하로 설정하는 것이다.
보다 바람직하게는, 상기 원료 공급량 q는 5μ㏖/min 이상, 90μ㏖/min 이하가 좋다. 더욱 바람직한 값으로는, 형성되는 돌기부의 크기와 형태, 배치 간격 등의 베이스 기판의 사양과, 공급 원료의 종류와 공급류 방향, 결정성장법 등의 제조건에도 의존하지만, 거의 10∼80μ㏖/min 정도가 이상적이다. 이 값은 너무 크면, 상기의 차분 (b-a)를 거의 최대치로 제어하기 어려워지므로, 각 돌기부간(돌기부의 측방)에 큰 공동을 형성하기 어려워진다. 따라서, 이와 같은 경우에는 격자 상수차에 따른 결정내의 응력이 비교적 완화되기 어렵고, 전위가 발생하는 등, 반도체 기판의 단결정의 결정성이 열화되기 쉬워져 바람직하지 않다.
또한, 응력(전단 응력)에 의해 베이스 기판과 반도체 기판을 분리할 때에도, 돌기부 측방의 공동이 없거나 또는 이 공동이 작으면, 돌기부에 응력이 집중되기 어렵게 되어, 돌기부의 파단이 일어나기 어렵게 되어 바람직하지 않다.
한편, 원료 공급량 q가 너무 작으면, 결정성장 시간이 너무 많이 걸려 생산성 면에서 불리해져 바람직하지 않다.
또한, 제35 수단은 상기 제23 내지 제34 수단 중 어느 한 수단에 있어서, 돌기부 형성 공정 후에, 적어도 돌기부의 표면에「AlxGa1-xN (0＜x≤1)」로 이루어지는 버퍼층 C를 형성하는 공정을 형성하는 것이다.
단, 상기 버퍼층 C은 400∼1100℃ 부근에서 성장하는 AlN과 AlGaN 등의 반도체층이며, 이 버퍼층 C와는 별도로 상기의 버퍼층 C와 거의 같은 조성(예: AlN과, AlGaN)의 중간층(이하, 간단히「버퍼층」이라 하는 경우가 있다.)을 주기적으로, 또는 다른 층과 교호로, 또는 다층 구조가 형성되도록 반도체 기판(반도체 결정 A)중에 더욱 적층할 수 있다.
이들 버퍼층(또는, 중간층)의 적층에 의해, 격자 상수차에 기인하는 반도체 기판(성장층)에 작용하는 응력을 완화할 수 있는 등의 종래와 같은 작용 원리에 의해, 결정성을 향상시킬 수 있게 된다.
또한, 이와 같은 작용 및 효과는 반응 방지층을 구성하는 정질 재료 B가 탄화 실리콘(SiC) 등인 경우에 특히 현저하다.
또한, 제36 수단은 상기 제35 수단에 있어서, 버퍼층 C의 막 두께를 0.01㎛ 이상, 1㎛ 이하로 형성하는 것이다.
이 수단에 의해, 버퍼층 위에 형성되는 원하는 반도체 결정 A(예: GaN층)만을 양질로 횡방향으로 성장시킬 수 있다.
또한, 버퍼층의 막 두께는 상기와 같이 약 0.01㎛∼1㎛ 정도가 거의 타당한 범위이지만, 보다 바람직하게는 0.1㎛ 이상, 0.5㎛ 이하가 좋다. 이 같은 막 두께가 너무 두꺼우면, 공동이 작아지기 쉬워져서 바람직하지 않다.
또한, 이 막 두께를 너무 얇게하면, 거의 균일하게 버퍼층을 성막하기 어려워진다. 특히, 돌기부의 상부 부근에 있어서 버퍼층의 성막 불균일(충분히 성막되지 않는 부위)가 발생되면, 결정성에도 불균일이 발생되기 쉬워지게 되어 바람직하지 않다.
또한, 제37 수단은 상기 제23 내지 제36 수단 중 어느 한 수단의 돌기부 형성 공정에 있어서, 돌기부가 거의 등간격 또는 거의 일정 주기로 배치되도록 돌기부를 형성하는 것이다.
이에 따라 횡방향 성장의 성장 조건이 전체적으로 거의 균등하게 되고, 결정성의 양불량에서의 불균일이 잘 발생되지 않게 된다.
또한, 본 수단에 의해 상기 공동이 각각 거의 균등한 크기가 되며, 상기 전단 응력을 각 돌기부에 거의 균등하게 분배할 수 있게 되므로, 전체 돌기부의 파단이 불균일함 없이 발생하고, 베이스 기판과 반도체 기판과의 분리를 확실히 실시할 수 있게 된다.
또한, 돌기부간의 골짜기부의 상방이 반도체 기판에 따라서 완전히 덮힐때까지의 시간에 국소적인 편차가 발생되기 어렵게 되므로, 예를 들면, 결정성장 속도가 느린 결정성장법에서 결정성장 속도가 빠른 결정성장법으로, 도중에 결정성장법을 변경하는 경우에, 그 시기를 적확하게 조기에 또는 일정하게 결정하는 것이 용이해진다.
또한, 제38 수단은 상기 제37 수단의 돌기부 형성 공정에 있어서, 1변이 0.1㎛ 이상인 거의 정삼각형을 기조로 하는 2차원 삼각 격자의 격자점상에 돌기부를 형성하는 것이다.
이 수단에 의해, 상기 제15 수단을 보다 구체적으로 정확, 확실하게 실시 할 수 있으며, 따라서, 전위수를 확실히 저감할 수 있다.
또한, 제39 수단은 상기 제23 내지 제38중 어느 한 수단의 돌기부 형성 공정에 있어서, 돌기부의 수평 단면 형상을 거의 정삼각형, 거의 정육각형, 거의 원형, 거의 구형, 거의 마름모형, 또는 거의 평행사변형으로 하는 것이다.
이 수단에 의해 Ⅲ족 질화물계 화합물 반도체로부터 형성되는 결정의 결정축의 방향이 각부에서 일치하기 쉬워지므로, 또는, 임의의 수평 방향에 대해서 돌기부의 수평 방향의 길이(두께)를 거의 동일하게 제어할 수 있으므로, 전위의 수를 억제할 수 있다. 특히, 정육각형과 정삼각형과 평행사변형 등은 반도체 결정의 결정 구조와 합치하기 쉬우므로, 보다 바람직하다. 또한, 원형과 구형은 제조 기술면에서 형성하기 쉽다는, 현행 일반의 가공 기술 수준의 현행에 비춘 이점이 있다.
또한, 제40 수단은 상기 제23 내지 제39 수단 중 어느 한 수단의 돌기부 형성 공정에 있어서, 돌기부의 배치 간격을 0.1㎛ 이상, 10㎛ 이하로 형성하는 것이다. 보다 바람직하게는 결정성장의 실시 조건에도 의존하나, 돌기부의 배치 간격은 0.5㎛∼8㎛ 정도가 좋다. 단, 이때 배치 간격이란 서로 접근하는 각 돌기부의 중심점 간의 거리를 말한다.
이 수단에 의해 돌기부의 골짜기부의 상방을 목적의 반도체 기판(반도체 결정 A)으로 덮을 수 있게 됨과 동시에, 돌기부간(돌기부의 골짜기부)에 공동을 형성할 수 있게된다.
이 값이 너무 작으면, ELO의 작용을 거의 얻지 못하게 되며, 응력 완화 작용을 충분히 얻을 수 없으며, 결정성이 열화된다. 또한, 형성되는 공동이 너무 작아져서, 반도체 기판의 막 두께를 필요 이상으로 크게 하지 않는 한, 돌기부를 용이하게 파단할 수 없게 된다.
또한, 이 값이 너무커지면, 돌기부의 골짜기부의 상방을 반도체 기판으로 확실히 덮을 수 없게 되며, 결정성이 균질하고 양질인 반도체 기판(반도체 결정 A)을 얻을 수 없게 된다.
또는 이 값이 너무 커지게 되면, 골짜기부의 노출면이 지나치게 확대되어, ELO의 작용을 거의 얻을 수 없게 되며, 또한 공동이 전혀 형성되지 않게 된다.
또한, 제41 수단은 상기 제23 내지 제40중 어느 한 수단의 반응 방지 공정에 있어서, 반응 방지층을 베이스 기판상의 표리 양면에 성막하는 것이다.
이에 따라, 반응 방지 공정후에 발생하는 베이스 기판(Si 기판)의 휨(만곡)을 방지 또는 완화할 수 있다.
또한, 제42 수단은 Ⅲ족 질화물계 화합물 반도체 소자에 있어서, 상기 제23내지 제41중 어느 한 수단에 의해 제조된 반도체 결정을 결정성장 기판으로서 구비하는 것이다.
이 수단에 의하면, 결정성이 양질이며 내부 응력이 적은 반도체로부터, Ⅲ족질화물계 화합물 반도체 소자를 제조하는 것이 가능 또는 용이해진다.
또한, 제43 수단은 상기 제23 내지 제41 수단 중 어느 한 수단에 의해 제조된 반도체 결정을 결정성장 기판으로 한 결정성장에 의해 Ⅲ족 질화물계 화합물 반도체 소자를 제조하는 것이다.
이 수단에 의하면, 결정성이 양질이며 내부 반응이 적은 반도체로부터 Ⅲ족 질화물계 화합물 반도체 소자를 제조하는 것이 가능 또는 용이해진다.
도한, 제44 수단은 베이스 기판상에 Ⅲ족 질화물계 화합물 반도체로 이루어지는 반도체 결정을 성장시키고, 그 베이스 기판으로부터 독립한 양질의 반도체 결정 A를 얻는 제조 공정에 있어서, 베이스 기판상에 단층 또는 복층의 Ⅲ족 질화물계 화합물 반도체로 이루어지는 시드층을 적층하는 시드 적층 공정과, 베이스 기판의 시드층이 성막되어 있는 측의 면 일부를 화학적 또는 물리적으로 침식 처리하여, 시드층을 베이스 기판상에 부분적 또는 분산적으로 잔류시키는 침식 잔해부 형성 공정과, 시드층의 침식 잔해부의 노출면을 반도체 결정 A가 결정성장하기 시작하는 최초의 결정성장면으로 하고, 이 결정성장면이 결정성장에 의해 각각 서로 연결되어 적어도 일련의 거의 평면으로 성장할 때까지 반도체 결정 A를 결정성장시키는 결정성장 공정과, 침식 잔해부를 파단함으로써, 반도체 결정 A와 베이스 기판을 분리하는 분리 공정을 형성하는 것이다.
단, 여기에서 말하는 「Ⅲ족 질화물계 화합물 반도체」 일반적으로는 2원, 3원, 또는 4원의 「Al1-x-yGayInxN; 0≤x≤1, 0≤y≤1, 0≤1-x-y≤1 )」로 이루어지는임의의 혼정비의 반도체가 포함되고, 또한, p형 또는 n형 불순물이 첨가된 반도체도 본 명세서의「Ⅲ족 질화물계 화합물 반도체」의 범주로 한다.
또한, 상기의 Ⅲ족 원소(Al, Ga, In) 중의 적어도 일부를 붕소(B)와 탈륨 (Tl)등으로 치환하거나, 또는 질소(N)의 적어도 일부를 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi) 등으로 치환한 반도체 등도 또한, 본 명세서의「Ⅲ족 질화물계 화합물 반도체」의 범주로 한다.
또한, 상기 p형 불순물로는, 예를 들면, 마그네슘(Mg)과, 또는 칼슘(Ca) 등을 첨가할 수 있다.
또한, 상기 n형 불순물로는, 예를 들면, 실리콘(Si)와, 황산(S), 셀렌(Se), 텔루르(Te), 또는 게르마늄(Ge) 등을 첨가할 수 있다.
또한, 이들 분순물은 동시에 2원소 이상을 첨가해도 되며, 동시에 양쪽(p형과 n형)을 첨가해도 된다.
또한, 상기 베이스 기판의 재료로는 사파이어, 스피넬, 산화망간, 산화 갈륨 리튬(LiGaO2), 황화 몰리브덴(MoS), 실리콘(Si), 탄화 실리콘(SiC), AlN, GaAs, InP, GaP, MgO, ZnO, 또는 MgAl2O4등을 이용할 수 있다. 즉, 이들 베이스 기판의 재료로는 Ⅲ족 질화물계 화합물 반도체의 결정성장에 유용한 공지 또는 임의의 결정성장 기판을 사용할 수 있다.
또한, 베이스 기판의 재료는 GaN과의 반응, 열팽창계수차, 및 고온에서의 안정성의 관점에서 사파이어를 선택하는 것이 보다 바람직하다.
다수의 침식 잔해부를 가지는 베이스 기판상에 Ⅲ족 질화물계 화합물로 이루어지는 목적의 반도체 결정 A를 성장시킬 경우, 베이스 기판과 반도체 결정 A는 침식 잔해부만으로 접속된다. 이 때문에, 반도체 결정 A의 두께를 충분히 크게하면, 내부 응력 또는 외부 응력이 이 침식 잔해부에 집중적으로 작용하기 쉬워진다. 그 결과, 특히 이들 응력은 침식 잔해부에 대한 전단 응력 등으로 작용하여, 이 응력이 커졌을 때 침식 잔해부가 파단된다.
즉, 상기 본 발명의 수단에 따라서 이 응력을 이용하면, 용이하게 베이스 기판과 반도체 결정 A를 분리(박리)할 수 있게 된다. 이 수단에 의해 베이스 기판으로부터 독립된 단결정(반도체 결정 A)를 얻을 수 있다.
또한, 상기와 같은 침식 잔해부를 형성함으로써, 베이스 기판과 반도체 결정 A와의 접촉 부위가 좁게 한정되므로, 양자의 격자 상수차에 따른 일그러짐이 발생되기 어렵게 되어, 「베이스 기판과 반도체 결정 A 사이이 격자 상수차에 따른 응력」이 완화된다. 이 때문에, 원하는 반도체 결정 A가 결정성장할 때에, 성장중의 반도체 결정 A에 작용하는 불필요한 응력이 억제되어 전위와 균열의 발생 밀도가 저감된다.
또한, 상기 「다수의 침식 잔해부」란 적어도 예를 들면 도9와 같은 수직 단면에서 볼 경우에 한하여 「다수」이면 좋으며, 그 평면 형상으로는 하나로 이어져 있어도 무관하다. 따라서, 예를 들면, 일차원적인 하나로 이어진 구형파 형상과 기울기가 급한 sin파 형상, 또는 소용돌이 형상 등에 스트라이프(침식 잔해부)의 평면 형상을 형성하더라도, 본 발명의 작용 및 효과를 얻을 수 있다.
또한, 스트라이프 형상에 한하지 않고, 거의 원형, 거의 타원형, 거의 다각형, 또는 거의 정다각형 등의 임의의 섬 형상 등에 상기 침식 잔해부의 평면 형상을 형성하더라도 물론 본 발명의 작용 및 효과를 얻을 수 있다.
또한, 베이스 기판과 반도체 결정 A를 분리(박리)할 때에, 베이스 기판측에 반도체 결정 A의 일부가 남아있어도 되며, 또는, 반도체 결정 A측에 베이스 기판의 일부(예 : 침식 잔해부의 파단 잔해)가 남아있어도 된다. 즉, 상기 분해 공정은 이들 재료의 일부의 잔해가 전혀 없는 각 재료의 완전한 분리를 전제(필요 조건)으로 하는 것은 아니다.
또한, 제45 수단은 상기 제44 수단의 결정성장 공정에 있어서, 반도체 결정 A의 막 두께를 50㎛ 이상으로 하는 것이다. 결정성장시키는 목적의 반도체 결정 A의 두께는 약 50㎛ 이상이 바람직하고, 이 두께가 두꺼울 수록, 반도체 결정 A의 강도를 높게할 수 있으며, 또한, 상기 전단 응력을 상기 침식 잔해부에 집중시키기 쉬워진다.
또한, 이들 작용에 의해, 격자 상수차에 따라서 결정성장 중 등의 고온 상태에서도 박리 현상은 발생할수 있으므로, 그 같은 박리 후에는 열팽창 계수차에 기인하는 응력이 거의 반도체 결정 A에 대해서 작용하지 않게 되고, 따라서,전위와 균열이 발생되지 않고, 고품질의 반도체 결정 A(예: GaN 단결정)을 얻을 수 있다.
또한, 제46 수단은 상기 제44 또는 제45의 수단에 있어서, 반도체 결정 A와 베이스 기판을 냉각 또는 가열함으로써, 반도체 결정 A와 베이스 기판과의 열팽창 계수차에 따른 응력을 발생시키고, 이 응력을 이용하여 침식 잔해부를 파단하는 것이다.
즉, 상기 파단(박리)은 반도체 결정 A와 베이스 기판과의 열팽창 계수차에 따른 응력(전단 응력)에 의한 것으로 하여도 된다.
또한, 이 수단에 의하면, 특히 반도체 결정 A의 막 두께를 50㎛ 이상으로 형성했을 경우에 반도체 결정 A의 결정성을 높게 유지하면서, 확실히 반도체 결정 A와 베이스 기판을 파단할 수 있다.
또한, 제47 수단은 상기 제44 내지 제46 수단 중 어느 한 수단에 있어서, 시드층,또는 시드층의 최상층을 질화 갈륨(GaN)으로 형성하는 것이다. 반도체 결정 A의 구체적인 조성으로는, 반도체 결정성장 기판 등에 최적이며 매우 유용한 질화 갈륨(GaN)이, 현재 산업상 가장 이용 가치가 높은 것으로 보고 있다. 따라서, 이와 같은 경우, 시드층, 또는 시드층의 최상층을 질화 갈륨(GaN)으로 형성함으로써, 목적의 반도체 결정 A(GaN 단결정)의 결정성장을 가장 양호하게 실시할 수 있다.
단, AlGaN과 또는 AlGaInN 등에 대해서도, 물론 산업상의 이용 가치는 크므로, 반도체 결정층 A의 보다 구체적인 조성으로서 이들을 선택해도 좋다. 이들 경우에도, 목적하는 단결정(반도체 결정층 A)의 조성에 비교적 가까운 조성의 반도체(Ⅲ족 질화물계 화합물 반도체) 또는 거의 동조성의 반도체에서 시드층, 또는 시드층의 최상층을 형성하는 것이 바람직하다.
또한, 제48 수단은 상기 제44 내지 제47 수단 중 어느 한 수단에 있어서, 시드층, 또는 시드층의 최하층을 질화알루미늄(AlN)으로 형성하는 것이다.
이에 의해, 질화 알루미늄(AlN)으로 소위 버퍼층을 형성할 수 있으므로, 이버퍼층(AlN)의 적층에 따른 공지의 작용을 얻을 수 있다. 즉, 격자 상수차에 기인하여 목적의 반도체 결정층 A에 작용하는 응력을 완화할 수 있는 등의 주지의 작용 원리에 의해, 목적의 반도체 결정층 A의 결정성을 향상시키는 것이 용이 또는 가능해진다.
또한, 이 수단에 의하면, AlN 버퍼층과 베이스 기판간의 응력을 보다 크게 할 수 있으므로, 베이스 기판의 분리를 보다 용이하게 할 수 있다.
또한, 상기 작용 효과를 충분히 얻을 수 있기 위해서는, 예를 들면 시드층을 2층으로 형성하고, 그 하층을 AlN 버퍼층(시드층 제1층)으로 하고, 그 상층을 GaN층(시드층 제2층)으로 하는 복층의 시드층의 층구성 등이 매우 유효하다. 이 조합에 의하면, 상기 제4 및 제5 수단의 작용 및 효과를 모두 동시에 양호하게 얻을 수 있다.
또한, 제49 수단은 상기 제44 내지 제48 수단 중 어느 한 수단에 있어서, 침식 잔해부 형성 공정에 있어서, 침식 잔해부의 배치 간격을 1㎛ 이상, 50㎛ 이하로 하는 것이다. 보다 바람직하게는 결정성장의 실시 조건에도 의존하나, 침식 잔해부의 배치 간격은 5∼30㎛ 정도가 좋다. 단, 이때 배치 간격이란 서로 접근하는 각 침식 잔해부의 중심점간의 거리를 말한다.
이 수단에 의해, 침식 잔해부간의 골짜기부의 상방을 반도체 결정 A으로 덮을 수 있게 된다,
또한, 이 값이 너무 커지면, 확실히 침식 잔해부간의 골짜기부의 상방을 반도체 결정 A로 덮을 수 없게 되어, 결정성이 균질하고 양질인 결정(반도체 결정 A)를 얻을 수 없게된다.
또는, 이 값이 더욱 너무 커지게 되면, 결정 방위의 불일치가 현저해져 바람직하지 않다.
또한, 침식 잔해부의 정수리부의 횡방향의 두께, 폭 또는 직경을 S로 하고, 상기 배치 간격(배치 주기)를 L로 하면, S/L의 값은 1/4 정도가 바람직하다. 이와 같은 설정에 의해, 원하는 반도체 결정 A의 횡방향 성장(ELO)이 충분히 촉진되므로, 고품질의 단결정을 얻을 수 있다.
이하, 서로 마주보는 침식 잔해부의 측벽간의 거리를 W(=L-S)로 하고, 이 측벽간의 영역(즉, 침식된 오목부와 그 상방 영역)을 윙으로도 부르기로 한다. 또한, 이하, 상기 폭 S를 시드폭으로도 부르기로 한다. 따라서, 윙에 대한 시드폭의 비 S/W는 1/3 정도가 바람직하다.
또한, 침식 잔해부가 거의 등간격 또는 거의 일정 주기로 배치되도록 상기 침식 처리를 실시하는 것이 바람직하다.
이에 따라, 횡방향 성장의 성장 조건이 전체적으로 거의 균등하게 되어, 결정성의 양불량과 성장 막 두께에 불균일이 발생되기 어려워진다. 또한, 침식 잔해부간의 골짜기부의 상방이 반도체 결정 A에 의해 완전히 덮여질때 까지의 시간에, 국소적인 편차가 발생되기 어려워지므로, 예를 들면, 결정성장 속도가 느린 결정성장법에서 결정성장 속도가 빠른 결정성장법으로 도중에 결정성장법을 변경하는 경우에, 그 시기를 적확하게, 조기에 또는 일정하게 결정하는 것이 용이해진다.
또한, 이와 같은 방법에 의해 상기 전단 응력을 각 침식 잔해부에 거의 균등하게 분배할 수 있게 되므로, 전침식 잔해부의 파단이 불균일함 없이 발생되어, 베이스 기판과 반도체 결정 A와의 분리가 확실히 실시할 수 있게된다.
따라서, 예를 들면, 침식 잔해부를 스트라이프상의 메사(mesa)형으로 형성하고, 이를 등방향, 등간격으로 배치하도록 하여도 된다. 이와 같은 침식 잔해부의 형성은 용이하고 확실하게 실시할 수 있는 등의 현행 일반의 에칭 가공의 기술 수준이 현상에 비춘 이점이 있다. 이 때, 메사(침식 잔해부)의 방향은 반도체 결정의 <1-100>이거나 <11-20>로 할 수 있다.
또한, 1변이 0.1㎛ 이상인 거의 정삼각형을 기조로 하는 2차원 삼각 격자의 격자점상에 침식 잔해부를 형성하는 방법이 유효하다. 이와 같은 방법에 의하면, 베이스 기판과의 접촉 면적을 보다 작게 할 수 있으므로, 상기 작용에 근거하여, 전위수를 확실히 저감할 수 있음과 동시에 베이스 기판의 분리를 용이하게 할 수 있다.
또한, 침식 잔해부의 수평 단면 형상을 거의 정삼각형, 거의 정육각형, 거의 원형, 또는 사각형으로 형성하는 방법도 유효하다.
이 같은 방법에 의해, Ⅲ족 질화물계 화합물 반도체로 형성되는 결정의 결정축의 방향이 각부에서 일치하기 쉬우므로, 또는 임의의 수평 방향에 대해서 침식 잔해부의 수평 방향의 길이(굵기)를 거의 동일하게 제한할 수 있으므로, 전위 수를 억제할 수 있다. 또한, 정육각형과 정삼각형은 반도체 결정의 결정 구조와 합치하기 쉬우므로 보다 바람직하다. 또한, 원형과 사각형은 제조 기술면에서 형성하기 쉽다는 현행 일반의 에칭 가공 기술 수준의 현상에 비춘 이점이 있다.
또한, 본 발명의 제50 수단은 상기 베이스 기판을 0.01㎛ 이상 침식 처리하는 것이다. 또한, 상기 침식 처리(에칭 가공 등)에 의해, 베이스 기판의 일부까지 침식하면, 그 후의 결정성장 공정에 있어서 목적의 반도체 결정 A의 표면(결정성장면)을 보다 평탄화하기 쉬워지고, 또한, 침식 잔류부의 측방에 「공동」을 형성하는 것이 용이해진다. 이 같은 「공동」은 크게 형성될 수록, 침식 잔해부에 응력(전단 응력)이 집중되기 쉬워진다.
또한, 제51 수단은 상기 제44 내지 제50 수단 중 어느 한 수단의 침식 잔해부 형성 공정에 있어서, 침식 잔해부의 횡방향의 두께, 폭 또는 직경을 0.1㎛ 이상, 20㎛ 이하로 하는 것이다. 보다 바람직하게는 결정성장의 실시 조건에도 의존하지만, 침식 잔해부의 횡방향의 두께, 폭, 또는 직경은 0.5㎛∼10㎛ 정도가 좋다. 이 같은 두께가 너무 두꺼우면, 격자 상수차에 따라서 반도체 결정 A에 작용하는 응력의 영향이 커지게 되어, 반도체 결정 A의 전위수가 증가하기 쉬워진다. 또한, 너무 가늘면 침식 잔해부 자체의 형성이 곤란해지거나, 또는 침식 잔해부의 정수리부의 결정성장 속도 b가 느려지게 되어, 바람직하지 않다.
또한, 응력(전단 응력 등)에 의해 침식 잔해부를 파단시킬 때에도, 침식 잔해부의 횡방향의 두께, 폭, 또는 직경이 너무 크면, 베이스 기판과의 접촉 면적이 커지므로, 확실히 파단되지 않는 부분이 발생되기 쉬워지게 되어, 바람직하지 않다.
또한, 격자 상수차에 따라서 반도체 결정 A에 작용하는 응력의 영향의 대소는 침식 잔해부의 횡방향의 두께(길이)에만 의존하는 것이 아니라, 침식 잔해부의배치 간격 등에도 의존한다. 그리고, 이들 설정 범위가 부적절하면, 상기와 같이 격자 상수차에 따른 응력의 영향이 커져, 반도체 결정 A의 전위수가 증가하기 쉬워져서, 바람직하지 않다.
또한, 침식 잔해부의 정수리부 부근의 횡방향의 두께, 폭, 또는 직경에는 상기와 같이 최적치 또는 적정 범위가 있으므로, 침식 잔해부의 상면, 저면, 또는 수평 단면의 형상은 적어도 국소적으로 닫힌 형상(섬 형상), 또한, 외측을 향하여 볼록형상으로 닫힌 형상이 좋으며, 보다 바람직하게는, 이 같은 상면, 저면, 또는 수평 단면의 형상은 거의 원형과 거의 정다각형 등이 좋다. 이와 같은 설정에 의해, 임의의 수평 방향에 대해서 확실하게 상기의 최적치 또는 적정 범위를 실현하는 것이 용이해진다.
또한, 제52 수단은 상기 제44 내지 제51 수단 중 어느 한 수단의 결정성장 공정에 있어서, 결정성장 속도가 느린 결정성장법에서 결정성장 속도가 빠른 결정성장법으로, 도중에 결정성장법을 변경하는 것이다.
예를 들면, 횡방향 성장이 빠른 결정성장법에서 종방향 성장이 빠른 결정성장법으로 도중에 결정성장법을 변경함으로써, 단시간에 결정성이 양질인 반도체 결정 A를 얻을 수 있다.
또한, 제53 수단은 상기 제44 내지 제52 수단 중 어느 한 수단에 있어서, 적어도 분리 공정보다도 후에, 반도체 결정 A의 이면에 남은 침식 잔해부의 파단 잔해를 에칭 등의 화학적 또는 물리적인 가공 처리에 의해 제거하는 잔해 제거 공정을 형성하는 것이다.
이 수단에 의하면, 반도체 결정 A의 이면(베이스 기판을 절연시킨 측의 면)에, 반도체 발광 소자 등의 전극을 형성했을 때에, 전극과 반도체 결정 A와의 계면 부근에 발생하는 전류 불균일과 전기 저항을 억제할 수 있으며, 따라서 구동 전압의 저감과 또는 발광 강도의 향상 등을 도모할 수 있다.
또한, 침식 잔해부의 파단 잔해를 제거함으로써, 전극을 반도체 발광 소자 등의 반사경으로서 이용할 때에는 경면 부근에서의 광의 흡수와 산란이 저감되어 반사율이 향상되므로, 발광 강도가 향상된다.
또한, 예를 들면, 연마 등의 물리적인 가공 처리에 의해 이 잔해 제거 공정을 실시한 경우 등에는, 반도체 결정 A의 이면 버퍼층까지도 제거하거나, 또는 반도체 결정 A의 이면의 평탄도를 향상할 수도 있으므로, 전류 불균일과 전기 저항의 억제, 또는 경면 부근에서의 광의 흡수와 산란 저감 등의 상기 작용 효과를 더욱 보강할 수 있다.
또한, 상기 가공 처리는 열처리로 할 수도 있다. 목적의 반도체 결정 A의 승화 온도보다도 제거하고자 하는 부분의 승화 온도가 낮은 경우 등에는, 승온 처리와 레이저 조사 등에 의해서도 불필요한 부분을 제거할 수 있다.
또한, 제54 수단은 Ⅲ족 질화물계 화합물 반도체 발광 소자에 있어서, 상기 제44 내지 제53 수단 중 어느 한 수단에 의한 반도체 결정의 제조 방법을 이용하여 제조된 반도체 결정을 결정성장 기판으로서 구비한 것이다.
이 수단에 의하면, 결정성이 양질이며, 내부 응력이 적은 반도체로부터, Ⅲ족 질화물계 화합물 반도체 발광 소자를 제조하는 것이 가능 또는 용이해진다.
또한, 제55 수단은 상기 제44 내지 제53 수단 중 어느 한 수단에 의한 반도체 결정의 제조 방법을 이용하여 제조된 반도체 결정을 결정성장 기판으로 한 결정성장에 의해, Ⅲ족 질화물계 화합물 반도체 발광 소자를 제조하는 것이다.
이 수단에 의하면, 결정성이 양질이며, 내부 응력이 적은 반도체로부터, Ⅲ족 질화물계 화합물 반도체 발광 소자를 제조하는 것이 가능 또는 용이해진다.
또한, 시드층을 복층으로 하는 경우, 최초로 적층하는 반도체층으로서 「AlxGa1-xN (0≤x＜1)」로 이루어지는 버퍼층을 성막하는 것이 바람직하다.
단, 이 버퍼층과는 별도로 상기 버퍼층과 거의 같은 조성으로(예: AlN과 AlGaN)의 중간층을 주기적으로, 또는 다른 층과 교호로 또는 다층 구조가 구성되도록, 더욱 적층할 수도 있다.
이와 같은 버퍼층(또는, 중간층)의 적층에 의해 격자 상수차에 기인하는 반도체 결정 A에 작용하는 응력을 완화할 수 있는 등의 종래와 같은 작용 원리에 의해, 결정성을 향상시키는 것이 가능하다.
또한 상기의 분리 공정에 있어서, 베이스 기판과 반도체 결정 A를 승온할 때에는, 이들을 성장 장치의 반응실에 남기고, 거의 일정 유량의 암모니아(NH3) 가스를 반응실로 흐르게 한 상태로 거의「-100℃/min∼-0.5℃/min」정도의 냉각 속도로 거의 상온에서 냉각하는 방법이 바람직하다. 예를 들면, 이와 같은 방법에 의해, 반도체 결정 A의 결정성을 안정되고 양질인 상태로 유지한 채로, 확실하게 상기의 분리 공정을 실시 할수 있다.
이상의 본 발명의 수단에 의해, 상기 과제를 효과적, 또는 합리적으로 해결할 수 있다.
이하, 본 발명을 구체적인 실시예에 근거하여 설명한다. 단, 본 발명은 이하에 나타내는 실시예로 한정되는 것은 아니다. 또한, 발명의 개시란에서 기재한 사항도 발명을 실시하기 위한 최량의 형태에 지나지 않는다.
이하, 본 발명의 제1 실시 형태에서의 반도체 결정(결정성장 기판)의 제조 수순의 개요를 예시한다. 또한, 제1 실시 형태는 발명의 개시란에서 기재한 제1 수단∼제22 수단(제1 청구항∼ 제22 청구항)에 대응한다.
(제1 실시예)
〔1〕돌기부 형성 공정
도2에 도시하는 바와 같이, 실리콘으로 이루어지는 단결정의 베이스 기판(101)의 Si(111)면상에 포토리소그래피를 이용한 드라이에칭에 의해, 직경 약 1㎛, 높이 약 1㎛인 거의 원주 형상의 돌기부(101a)를 약 2㎛의 배치 간격으로 형성했다. 배열 형태로서는, 한 변이 약 2㎛인 거의 정삼각형을 기조로 하는 2차원 삼각 격자의 각 격자점상에 돌기부(101a)의 원주 저면의 중심이 배치되도록 돌기부(101a)를 형성했다. 단, 베이스 기판(101)의 두께는 약 200㎛로 했다.
〔2〕결정성장 공정
본 결정성장 공정에서는 도4에 도시한 바와 같이 결정의 성장면이 돌기부(101a)의 상면(초기 상태)으로부터 각각 서로 연결되어 일련의 거의 평면상으로 성장할 때까지의 성장 공정을 유기 금속화합물 기상성장법(MOVPE법)에 따라서 실시하고, 그 후, 이 기판층(결정층)이 200㎛정도의 후막으로 성장할 때까지의 성장 공정을 하이드라이드 기상성장법(HVPE법)에 따라서 실시했다.
또한, 본 결정성장 공정에서는 암모니아(NH3)가스, 캐리어 가스(H2,N2), 트리메틸갈륨(Ga(CH3)3) 가스(이하, 「TMG」이라 한다), 및 트리메틸 알루미늄(Al(CH3)3) 가스(이하, 「TMA」이라 한다)를 이용했다.
(a) 우선, 상기 돌기부(101a)가 형성된 베이스 기판(101, 도2)을 유기 세정 및 산처리에 의해 세정하고, 결정성장 장치의 반응실에 놓여진 서셉터에 장착하고, 상압(常壓)에서 H2를 반응실로 흘려보내면서 온도 1100℃에서 베이스 기판(101)을 베이킹했다.
(b) 이어서, 상기 베이스 기판(101)상에 MOVPE법에 따라서, H2,NH3, TMG, TMA를 공급하여 AlGaN 버퍼층(기판층 제1층)(102a)를 성막했다. 이 AlGaN 버퍼층(102a)의 결정성장 온도는 약 1100℃, 막두께는 약 0.3㎛였다.(도3)
(c) 이 같은 AlGaN 버퍼층(기판층 제1층)(102a)상에, 기판층 제2층의 일부, 즉, 막 두께 약 5㎛인 GaN층(102b)를 H2,NH3및 TMG를 공급하여, 성장 온도 1075℃로 결정성장시켰다. 이 공정에 의해 도4에 도시한 바와 같이, 기판층 제2층(GaN층; 102b)의 일부가 횡방향 성장하여, 골짜기부 즉 돌기부(101a)의 측방에 큰 공동이 형성되었다.
또한, 이 때의 TMG 공급 속도는 거의 40μ㏖/min 정도이며, 기판층 제2층(GaN층 102b)의 결정성장 속도는 약 1㎛/Hr 정도였다.
(d) 그 후, 하이드라이드 기상성장법(HVPE법)에 따라서, 상기 GaN층(기판층 제2층)(102b)을 200㎛까지 더 결정성장시켰다. 이 HVPE법에서의 GaN층(102b)의 결정성장 속도는 약 45㎛/Hr 정도였다.
〔3〕 분리 공정
(a) 상기 결정성장 공정 후, 암모니아(NH3)가스를 결정성장 장치의 반응실로 흐르게 한채로, 베이스 기판(101)과, (AlGaN 버퍼층(102a)과 GaN층(102b)으로 이루어지는) 기판층(102)을 거의 상온까지 냉각했다. 이 때의 냉각 속도는 거의 「-50℃/min∼-5℃/min」정도였다.
(b) 그 후, 이들을 결정성장 장치의 반응실로부터 꺼내면, 베이스 기판(101)로부터 박리된 GaN 결정이 얻어졌다. 단, 이 결정은 GaN층(102b)의 이면에, AlGaN 버퍼층(102a)의 작은 일부분의 잔해와 돌기부(101a)의 파단 잔해가 잔류된 상태였다.
〔4〕파단 잔해 제거 공정
상기 분리 공정 후, 불산에 초산을 가한 혼합액을 이용한 에칭 처리에 의해, GaN 결정의 이면에 남은 Si로 이루어지는 돌기부(101a)의 파단 잔해를 제거했다.
이상의 제조 방법에 의해, 막 두께 약 200㎛인 결정성이 매우 뛰어난 양질의 GaN 결정(GaN층 102b), 즉, 베이스 기판(101)로부터 독립된 원하는 반도체 기판을 얻을 수 있었다.
또한, 상기 제1 실시 형태에서는, 도2에 예시한 바와 같이, 베이스 기판의 돌기부와 골짜기부는 연직면과 수평면에 의해 구성되어 있으나, 이들은 임의의 사면과 곡면 등으로 형성할 수도 있다. 따라서, 도2(c)에 예시한 베이스 기판상에 형성되는 골짜기부의 단면 형상은, 거의 구형의 凹자형 이외에도, 예를 들면, 거의 U자형과 거의 V자형 등의 형으로 형성할 수 있으며, 일반적으로 이들의 형상, 크기, 간격, 배치, 배향 등은 임의이다.
이어서, 본 발명의 제2 실시 형태에 대해서 설명한다. 제2 실시 형태는 발명의 개시란에서 기재한 제23 수단∼제43 수단(제23∼제43 청구항)에 대응한다.
본 발명의 실시함에 있어서, 다음 중에서 각각의 제조 조건을 각각 임의로 선택할 수 있다. 또한, 이들의 각 제조 조건은 임의로 조합할 수 있다.
우선, 최초로 Ⅲ족 질화물계 화합물 반도체층을 형성하는 방법으로는, 유기 금속 기상성장법(MOCVD 또는 MOVPE)이 바람직하다. 그러나, 분자선 기상성장법 (MBE), 할로겐화물 기상성장법(Halide VPE), 액상 성장법(LPE) 등을 이용할 수 있으며, 또한, 각층을 각각 다른 성장 방법으로 형성할 수도 있다.
또한 버퍼층에 대해서는 격자 부정합을 시정하는 등의 이유에서, 결정성장 기판중, 또는 베이스 기판 등에 형성하는 것이 바람직하다.
특히 반도체 기판(반도체 결정 A)중에 버퍼층(상기 중간층)을 적층하는 경우, 이들의 버퍼층으로는 저온에서 형성시킨 Ⅲ족 질화물계 화합물 반도체 AlxGayIn(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1 ), 보다 바람직하게는 AlxGa1-xN (0≤x＜1)를 이용할 수 있다. 이 버퍼층은 단층이어도 되고, 조성 등이 다른 다중층으로 할 수도 있다. 버퍼층의 형성 방법은 380∼420℃의 저온에서 형성하여도 되고, 반대로 1000∼1180℃의 범위에서 MOCVD법으로 형성하여도 된다. 또한, DC 마그네트론 스퍼터 장치를 이용하여, 고순도 금속 알루미늄과 질소 가스를 원재료로 하여, 리액티브 스퍼터법에 의해 AlN로 이루어지는 버퍼층을 형성할 수도 있다.
마찬가지로 일반식 AlxGayIn(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1 , 조성비는 임의)의 스퍼터층을 형성할 수 있다. 또한, 증착법, 이온 플레이팅법, 레이저 제거(ablation)법, ECR법을 이용할 수 있다. 물리 증착법에 의한 버퍼층은 200∼600℃에서 수행하는 것이 바람직하다. 더욱 바람직하게는 300∼600℃이며, 더욱 바람직하게는 350∼450℃이다. 이들 스퍼터링법 등의 물리 증착법을 이용한 경우에는, 버퍼층의 두께는 100∼3000Å이 바람직하다. 더욱 바람직하게는 100∼4000Å이 바람직하고, 가장 바람직하게는 100∼300Å이다.
다중층으로는, 예를 들면, AlxGa1-xN (0≤x≤1)으로 이루어지는 층과 GaN층을 교호로 형성하는 조성이 같은 층을형성 온도를 예를 들면 600℃ 이하와 1000℃ 이상으로 하여 교호로 형성하는 등의 방법이 있다. 물론, 이들을 조합시켜도 되며, 다중층은 3종 이상의 Ⅲ족 질화물계 화합물 반도체 AlxGayIn(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 적층해도 된다. 일반적으로는 완충층은 비정질이며, 중간층은 단결정이다. 완충층과 중간층을 1주기로 하여 복수 주기 형성하여도 되며, 반복은 임의 주기로 할 수 있다. 반복은 많은 수록 결정성이 좋아진다.
버퍼층 및 상층의 Ⅲ족 질화물계 화합물 반도체는 Ⅲ족 원소의 조성의 일부는, 붕소(B), 탈륨(Tl)으로 치환하더라도, 또는 질소(N)의 조성 일부를 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi)로 치환하더라도 본 발명을 실질적으로 적용할 수 있다. 또한, 이들 원소를 조성에 표시할 수 없는 정도의 도프를 한 것으로 할 수도 있다. 예를 들면, 조성에 인듐(In), 비소(As)를 가지지 않은 Ⅲ족 질화물계 화합물 반도체인 AlxGa1-xN (0≤x≤1)에 알루미늄(Al), 갈륨(Ga)보다도 원자 반경이 큰 인듐(In), 또는 질소(N)보다도 원자 반경이 큰 비소(As)를 도프함으로써, 질소 원자의 결락에 따른 결정의 확장 일그러짐을 압축 일그러짐으로 보상하여 결정성을 좋게 할 수 있다.
이 경우는 억셉터 불순물이 Ⅲ족 원자의 위치에 용이하게 유입하므로, p형 결정을 어즈그론으로 얻을 수도 있다. 이와 같이하여 결정성을 좋게 함으로써, 본원 발명에 따라서 관통 전위를 100 내지 1000분의 1 정도로까지 더욱 낮출 수도 있다. 버퍼층과 Ⅲ족 질화물계 화합물 반도체층이 2주기 이상으로 형성되어 있는 기저층의 경우, 각 Ⅲ족 질화물계 화합물 반도체층에 주요한 구성원소보다도 원자 반경이 큰 원소를 도프하면 더욱 좋다. 또한, 발광 소자로서 구성하는 경우는 본래 Ⅲ족 질화물계 화합물 반도체의 2원계, 또는 3원계를 이용하는 것이 바람직하다.
n형의 Ⅲ족 질화물계 화합물 반도체층을 형성하는 경우에는, n형 불순물로서, Si, Ge, Se, Te, C등 Ⅳ족 원소 또는 Ⅵ족 원소를 첨가할 수 있다. 또한, p형 불순물로는 Zn, Mg, Be, Ca, Sr, Ba 등 Ⅱ족 원소 또는 Ⅳ족 원소를 첨가할 수 있다. 이들을 복수 또는 n형 불순물과 p형 불순물을 동일층에 도프하여도 된다.
횡방향 에피택셜 성장을 이용하여 Ⅲ족 질화물계 화합물 반도체층의 전위를 감소시키는 것도 임의이다. 이 때, 마스크를 이용하는 것, 에칭에 의해 단차를 매립하는 것의 임의의 방법을 이용할 수 있다.
에칭 마스크는 다결정 실리콘, 다결정 질화물 반도체 등의 다결정 반돛, 산화 규소(SiOx), 질화 규소(SiNx), 산화 티탄(TiOx), 산화 지르코늄(ZrOx) 등의 산화물, 질화물, 티탄(Ti), 텅스텐(W)과 같은 고융점 금속, 이들의 다층막을 이용할 수 있다. 이들의 성막 방법은 증착, 스퍼터, CVD 등의 기상성장법, 그 밖에 임의의 방법이 있다.
에칭할 때에는 반응성 이온 빔 에칭(RIBE)이 바람직하나, 임의의 에칭 방법을 이용할 수 있다. 기판면에 수직인 측면을 가지는 단차를 형성하는 것이 아닌 경우로서, 이방성 에칭에 의해 예를 들면 단차의 저부에 저면이 없는 단면이 V자형인 것을 형성해도 좋다.
Ⅲ족 질화물계 화합물 반도체에 FET, 발광 소자등의 반도체 소자를 형성할 수 있다. 발광 소자의 경우는 발광층은 다중 양자 웰(well) 구조(MQW), 단일 양자 우물 구조(SQW) 이외에, 호모 구조, 헤테로 구조, 더블 헤테로 구조인 생각할 수 있으나, pin 접합 또는 pn 접합 등에 의해 형성하여도 된다.
이하, 본 발명을 구체적인 실시예에 근거하여 설명한다. 단, 본 발명은 이하에 나타내는 실시예에 한정되는 것은 아니다.
(제2 실시예)
이하, 본 발명의 실시예에서의 반도체 결정(결정성장 기판)의 제조 수순의 개요를 예시한다.
〔1〕반응 방지 공정
본 반응 방지 공정은 베이스 기판(Si 기판)상에 반응 방지층을 적층하는 제조 공정이다.
본 반응 방지 공정에서는 우선 최초로 Si(111) 기판상에 기상성장법(CVD)에 의해, 탄화실리콘(SiC)으로 이루어지는 반응 방지층을 약 1.5㎛ 성막한다. 또한, 웨이퍼의 휨을 방지하기 위해, SiC막의 성막을 표리 양면에 행하여도 된다. 또한, 탄화 실리콘(SiC)의 형성은 유기 금속 가스 기상 성장 방법(MOCVD)에 따라 행할 수 있다.
〔2〕돌기부 형성 공정
상기 반응 방지층 위에 포토리소그래피를 이용한 드라이 에칭에 의해, 직경 약 1㎛, 높이 약 1㎛인 거의 원주 형상의 돌기부 B1을 약 2㎛인 배치 간격으로 형성한다(도6). 배열 형태로는 한 변이 약 2㎛인 거의 정삼각형을 기조로 하는 2차원 삼각 격자의 각 격자점상에 돌기부 B1의 원주 저면의 중심이 배치되도록, 돌기부 B1을 형성한다. 단, 베이스 기판의 두께는 약 200㎛로 한다.
〔3〕결정성장 공정
본 결정성장 공정에서는 도8에 나타낸 바와 같이, 결정성장면이 돌기부 B1의 상면(초기 상태)에서 각각 서로 연결되어 일련의 거의 평면상으로 성장할 때까지의 성장 공정을 유기 금속 화합물 기상성장법(MOVPE)에 따라서 실시하고, 그 후, 이 반도체 기판(결정층)이 200㎛정도의 후막으로 성장할 때까지의 성장 공정을 수소화물 기상성장법(HVPE)에 따라서 실시한다.
또한, 본 결정 성장 공정에서는 암모니아(NH3) 가스, 캐리어 가스(H2, N2), 트리메틸 갈륨(Ga(CH3)3) 가스(이하,「TMG」로 한다), 및 트리메틸 알루미늄 (Al(CH3)3가스(이하, 「TMA」로 한다)를 이용한다.
(a) 우선, 상기 돌기부 B1이 형성된 베이스 기판(도2)을 유기 세정 및 산처리에 의해 세정하여, 결정 성장 장치의 반응실에 놓여진 서셉터에 장착하고, 상압으로 H2를 반응실로 흘려보내면서 온도 1100℃에서 베이스 기판을 베이킹했다.
(b) 이어서, 상기 베이스 기판상에 MOVPE법에 따라서, H2,NH3, TMG, TMA를 공급하여, AlGaN 버퍼층(버퍼층C)을 성막했다. 이 때 AlGaN 버퍼층 C의 결정 성장 온도는 약 1100℃, 막두께는 약 0.2㎛였다.(도3)
(c) 이 같은 AlGaN 버퍼층(버퍼층C)상에, 반도체 기판의 일부, 즉, 막두께 약 5㎛인 GaN층 A를, H2,NH3및 TMG를 공급하여, 성장 온도 1075℃로 결정 성장시켰다. 이 공정에 의해 도8에 도시한 바와 같이, 반도체 기판(GaN층 A)의 일부가 횡방향 성장하여, 골부 즉 돌기부 B1의 측방에 큰 공동이 형성되었다.
또한, 이 때의 TMG 공급 속도는 대략 40μ㏖/min 정도이며, GaN층(반도체 결정 A)의 결정 성장 속도는 약 1㎛/Hr 정도이다.
(d) 그 후, 수소화물 기상성장법(HVPE법)에 따라서, 상기 GaN층(반도체 결정 A)을 200㎛까지 더욱 결정 성장시켰다. 이 HVPE법에서의 GaN층의 결정 성장 속도는 약 45㎛/Hr 정도였다.
〔4〕분리 공정
(a) 상기 결정 성장 공정 후, 암모니아(NH3) 가스를 결정 성장 장치의 반응실로 흐르게 한채로, 베이스 기판(Si 기판)을 가지는 웨이퍼를 대략 상온까지 냉각한다. 이 때의 냉각 속도는 대략 「-50℃/min∼-5℃/min」정도로 하는 것이 좋다.
(b) 그 후, 이들을 결정 성장 장치의 반응실로부터 꺼내면, 베이스 기판 (Si 기판)으로부터 박리된 GaN 결정(반도체 결정 A)이 얻어졌다. 단, 이 결정은 GaN층(반도체 기판)의 이면에, AlGaN 버퍼층 C의 작은 일부분의 잔해와 돌기부 B1의 파단 잔해가 잔류된 상태이다.
〔5〕파단 잔해 제거 공정
상기 분리 공정 후, 랩핑 처리에 의해, GaN 결정의 이면에 남은 Si로 이루어지는 돌기부 B1의 파단 잔해를 제거한다.
단, 본 파단 잔해 제거 공정은 불산에 초산을 가한 혼합액 등을 이용한 에칭 처리에 의해 실시할 수도 있다.
이상의 제조 방법에 따라, 막 두께 약 200㎛인 결정성이 매우 뛰어난 양질의GaN 결정(GaN층), 즉, 베이스 기판으로부터 독립된 원하는 반도체 기판(반도체 결정 A)을 얻을 수 있다.
또한, 반응 방지층을 형성하는 정질 재료 B로는 AlN, AlxGa1-xN (0.30≤x＜1) 등으로도 상기 실시예와 대략 같은 작용 및 효과를 얻을 수 있다. 보다 일반적으로는 반응 방지층을 형성하는 정질 재료 B로서, 탄화 실리콘(SiC, 3C-SiC), 탄화 알루미늄(AlN), 스피넬(MgAl2O4), 또는 알루미늄 조성비가 적어도 0.30이상의 AlGaN, AlInN 또는 AlGaInN을 이용할 수 있다.
또한, 목적의 반도체 기판을 형성하는 반도체 결정 A는 질화 갈륨(GaN)에 한정되는 것이 아니라, 상기 일반적인「Ⅲ족 질화물계 화합물 반도체」를 임의로 선택할 수 있다.
또한, 목적의 반도체 기판(반도체 결정 A)은 다층 구조를 가지는 것으로 할 수 있다.
또한, 상기 실시예에서는, 도6에 예시한 바와 같이, 베이스 기판의 돌기부와 골부는 연직면과 수평면에 의해 구성되어 있으나, 이들은 임의의 사면과 곡면 등으로 형성할 수도 있다. 따라서, 도2(c)에 예시한 베이스 기판상에 형성되는 골부의 단면 형상은, 대략 구형의 凹자형 이외에도, 예를 들면, 대략 U자형과 대략 V자형 등의 형태로 형성할 수 있으며, 일반적으로 이들의 형상, 크기, 간격, 배치, 배향 등은 임의이다.
이어서, 제3 실시 형태에 대해서 설명한다. 제3 실시 형태는 발명의 개시란에서 기재한 제44∼제55 수단(제44∼제55 청구항)에 대응한다.
이하, 본 발명을 구체적인 실시예에 근거하여 설명한다. 단, 본 발명은 이하에 나타낸 실시예로 한정되는 것은 아니다.
(제3 실시예)
1. 시드 적층 공정
본 실시예에서는 시드층 제1층(AlN 버퍼층 102)과 시드층 제2층(GaN층 103)으로 이루어지는 시드층(Ⅲ족 질화물계 화합물 반도체)을 유기 금속 화합물 기상성장법(이하,「MOVPE」로 한다)에 따른 기상 성장에 의해 성막했다. 여기에서 이용된 가스는, 암모니아(NH3)와 캐리어 가스(H2또는 N2)와 트리메틸 갈륨(Ga(CH3)3, 이하,「TMG」라 한다)와 트리메틸 알루미늄(Al(CH3)3, 이하,「TMA」라 한다)이다.
도9는 본 실시예의 반도체 결정의 제조 공정을 예시하는 반도체 결정의 모식적인 단면도이다.
우선, 최초로 1인치 사방에서 두께 약 250㎛인 사파이어 기판(101; 베이스 기판)을 유기 세정 및 열처리(베이킹)에 의해 크리닝했다. 그리고, 이 단결정의 베이스 기판(101)의 a면을 결정 성장면으로 하고, H2를 10리터/분, NH3를 5리터/분, TMA를 20μ㏖/분으로 공급하여, AlN 버퍼층(102; 시드층 제1층)을 약 200㎚의 두께로까지 결정 성장시켰다. 또한, 이 때의 결정 성장 온도는 약 400℃로 했다.
또한, 사파이어 기판(101)의 온도를 1000℃로 승온하고, H2를 20리터/분,NH3를 10리터/분,TMG를 300μ㏖/분으로 도입하여, 막 두께 약 1.5㎛의 GaN층(103; 시드층 제2층)을 성막했다(도(9(a)).
2. 침식 잔해부 형성 공정
이어서, 하드 베이크 레지스트 마스크를 사용하여, 반응성 이온 에칭(RIE)을 이용한 선택 드라이 에칭에 의해, 배치 주기 L≒20㎛의 스트라이프상의 침식 잔해부를 형성했다(도9(b)).
즉, 스트라이프 폭(시드폭 S)≒5㎛, 윙폭 W≒15㎛로, 기판이 약 0.1㎛ 에칭될 때까지 스트라이프상으로 에칭함으로써, 단면 형상이 대략 구형인 침식 잔해부를 형성했다. 또한, 상기 레지스트 마스크는 스트라이프상에 잔류된 침식 잔해부의 측벽이 GaN층(103; 시드층 제2층)의 ｛11-20｝면이 되도록 형성했다. 본 에칭에 의해 GaN층(103; 시드층 제2층)과 AlN 버퍼층(102; 시드층 제1층)으로 이루어지는 시드층을 평정부에 가지는 스트라이프상의 침식 잔해부가 대략 주기적으로 형성되어, 윙의 골부에 사파이어 기판(101)의 일부가 노출되었다.
3. 결정 성장 공정
이어서, 스트라이프상으로 잔류된 침식 잔해부의 노출면을 최초의 결정 성장면으로 하여, GaN 단결정으로 이루어지는 목적의 반도체 결정 A를 HVPE법에 의해 형성했다.
최종적으로 목적의 반도체 결정 A는 250㎛ 정도까지 결정 성장시킨다. 이 때 성장 초기는 GaN이 횡방향과 종방향으로 성장하고, 일단 각부가 연결되어 일련의 대략 평면상으로 평탄화된 후에는, GaN 결정은 종방향으로 성장한다.
이 같은 HVPE법에 있어서는, 횡형의 HVPE 장치를 이용했다. 또한, V족 원료에는 암모니아(NH3)를, Ⅲ족 원료에는 Ga와 HCl을 반응시켜 얻어진 GaCl을 이용했다.
이와 같이 주로 횡방향 에피택셜 성장에 의해 시드층의 측방이 매립되고, 그 후에는, 종방향 성장에 의해, 목적의 막 두께의 반도체 결정 A(GaN 단결정)가 얻어졌다(도9(c)). 또한, 도중의 부호 R은 「공동」을 나타낸다.
4. 분리 공정
상기 반도체 결정 A를 1.5℃/분의 냉각 속도로 1100℃에서 대략 실온까지 천천히 냉각한다. 이에 따라, AlN 버퍼층(102; 버퍼층 제1층)부근에서 박리가 발생되어, 베이스 기판(101)으로부터 독립된 목적의 막 두께의 반도체 결정 A(GaN 단결정)이 얻어졌다(도9(d)).
또한, 상기 버퍼층과는 별도로, 상기 버퍼층과 대략 같은 조성(예 AlN과, AlGaN)의 중간층을 주기적으로, 또는 다른 층과 교호로, 또는 다층 구조가 구성되도록 더욱 적층할 수 있다.
이와 같은 버퍼층(또는 중간층)의 적층에 따라, 격자 상수차에 기인하는 반도체 결정 A에 작용하는 응력을 완화할 수 있는 등의 종래와 같은 작용 원리에 의해, 결정성을 향상할 수 있다.
또한, 상기 분리 공정에 있어서, 베이스 기판과 반도체 결정 A를 강온 할 때에는, 이들을 성장 장치의 반응실에 남기고, 대략 일정 유량의 암모니아(NH3)가스를 반응실에 흐르게 한 상태로, 대략「-100℃/min∼-0.5℃/min」정도의 냉각 속도로 대략 상온까지 냉각하는 방법을 이용할 수도 있다. 이 때 냉각 속도가 너무 빠르면, 반도체 결정 A에 갈라짐, 균열이 발생될 우려가 있다.
또한 분리 공정은 베이스 기판과 반도체 결정 A와의 격자 상수차에 따른 응력에 의해 결정 성장 공정의 도중에 수행할 수 있다.
또한, 본 발명을 개시함에 있어서 가장 실용적이고 적절한 예로서 상기 실시예를 이용하였으나, 본 발명은 상기 실시예만으로 한정되지 않으며, 본 발명의 범위내에서의 다른 변형예와 응용예를 포함하는 것이다.

Claims (55)

  1. 횡방향 결정성장 작용을 이용하여, 베이스 기판상에 Ⅲ족 질화물계 화합물 반도체로 이루어지는 기판층을 형성함으로써, 상기 베이스 기판으로부터 독립된 반도체 결정을 얻는 방법에 있어서,
    상기 베이스 기판상에 다수의 돌기부를 형성하는 돌기부 형성 공정과,
    상기 돌기부 표면의 적어도 일부를 상기 기판층이 결정성장을 개시하는 최초의 성장면으로서, 이 성장면이 각각 서로 연결되어 적어도 일련의 거의 평면으로 성장할 때까지 상기 기판층을 결정성장시키는 결정성장 공정과,
    상기 돌기부를 파단함으로써, 상기 기판층과 상기 베이스 기판을 분리하는 분리 공정을 포함하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  2. 제1항에 있어서, 상기 기판층과 상기 베이스 기판을 냉각 또는 가열함으로써, 상기 기판층과 상기 베이스 기판의 열팽창계수의 차이에 기초하는 응력을 발생시켜, 이 응력을 이용하여 상기 돌기부를 파단하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  3. 횡방향 결정성장 작용을 이용하여, 베이스 기판상에 Ⅲ족 질화물계 화합물 반도체로 이루어지는 기판층을 형성함으로써, 반도체 결정을 얻는 방법에 있어서,
    상기 베이스 기판상에 다수의 돌기부를 형성하는 돌기부 형성 공정과,
    상기 돌기부 표면의 적어도 일부를 상기 기판층이 결정성장을 개시하는 최초의 성장면으로서, 이 성장면이 각각 서로 연결되어 적어도 일련의 거의 평면으로 성장할 때까지 상기 기판층을 결정성장시키는 결정성장 공정을 포함하며,
    상기 결정성장 공정에 있어서, 상기 Ⅲ족 질화물계 화합물 반도체의 원료 공급량 q를 조정함으로써,
    상기 베이스 기판의 상기 돌기부 사이의 골짜기 부분 중 적어도 일부의 노출 영역에서의 상기 Ⅲ족 질화물계 화합물 반도체의 결정성장 속도 a와, 상기 돌기부의 정수리부에서의 결정성장 속도 b와의 차분 (b-a)를 거의 최대치로 제어하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 결정성장 공정에서, 상기 Ⅲ족 질화물계 화합물 반도체의 원료 공급량 q를 조정함으로써,
    상기 베이스 기판의 상기 돌기부 사이의 골짜기 부분 중 적어도 일부의 노출 영역에서의 상기 Ⅲ족 질화물계 화합물 반도체의 결정성장 속도 a와, 상기 돌기부의 정수리부에서의 결정성장 속도 b와의 차분 (b-a)를 거의 최대치로 제어하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  5. 제3항 또는 제4항에 있어서, 상기 원료 공급량 q를 1μmol/min 이상, 100μmol/min 이하로 한 것을 특징으로 하는 반도체 결정의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 베이스 기판의 재료로서, 실리콘(Si) 또는 탄화 실리콘(SiC)을 이용하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 베이스 기판의 재료로서 Si(111)을 이용하고,
    상기 돌기부 형성 공정에서, 상기 베이스 기판의 상기 돌기부 사이의 골짜기 부분의 노출 영역에, Si(111)면이 노출하지 않도록 상기 돌기부를 형성하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 돌기부 형성 공정 후, 적어도 상기 돌기부의 표면에 「AlxGa1-xN (0<x≤1)」로 이루어지는 버퍼층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 결정의 제조 방법.
  9. 제8항에 있어서, 상기 버퍼층의 막두께를 상기 돌기부 종방향의 높이 이하로 성막하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 기판층의 막두께를 50㎛ 이상으로 한 것을 특징으로 하는 반도체 결정의 제조 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 결정성장 공정에서, 결정성장 속도가 늦은 결정성장법에서 결정성장 속도가 빠른 결정성장법으로 도중에 결정성장법을 변경하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 돌기부 형성 공정에서, 상기 돌기부가 거의 등간격 또는 거의 일정 주기로 배치되도록 상기 돌기부를 형성하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  13. 제12항에 있어서, 상기 돌기부 형성 공정에서, 1변이 0.1㎛ 이상의 거의 정삼각형을 기조로 하는 2차원 삼각격자의 격자점상에 상기 돌기부를 형성하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 돌기부 형성 공정에서, 상기 돌기부의 수평 단면 형상을 거의 정삼각형, 거의 정육각형, 거의 원형, 또는 사각형으로 형성한 것을 특징으로 하는 반도체 결정의 제조 방법.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 돌기부 형성 공정에서, 상기 돌기부의 배치 간격을 0.1㎛ 이상 10㎛ 이하로 하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 상기 돌기부 형성 공정에서, 상기 돌기부 종방향의 높이를 0.5㎛ 이상 20㎛ 이하로 하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 돌기부 형성 공정에서, 상기 돌기부 횡방향의 굵기, 폭, 또는 직경을 0.1㎛ 이상 10㎛ 이하로 하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 결정성장 공정보다도 그 이전에, 각종 에칭, 전자선 조사 처리, 레이저 등의 광학적 처리, 화학적 처리, 혹은 절삭과 연마 등의 물리적 처리에 의해, 상기 베이스 기판의 상기 돌기부 사이의 골짜기 부분 중 적어도 일부 노출 영역의 결정성 또는 분자 구조를 열화 또는 변화시킴으로써, 상기 노출 영역에서의 상기 Ⅲ족 질화물계 화합물 반도체의 결정성장 속도 a를 저하시키는 것을 특징으로 하는 반도체 결정의 제조 방법.
  19. 제1항, 제2항, 제4항 내지 제18항 중 어느 한 항에 있어서, 상기 분리 공정에서, 상기 베이스 기판과 상기 기판층으로 이루어지는 기판을 성장 장치의 반응실에 남기고, 거의 일정 유량의 암모니아(NH3) 가스를 상기 반응실에 흐르게 한 상태에서, 상기 기판을 대강 「-100℃/min∼-0.5℃/min」 정도의 냉각 속도로 거의 상온까지 냉각하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  20. 제1항, 제2항, 제4항 내지 제19항 중 어느 한 항에 있어서, 적어도 상기 분리 공정보다도 그 이후에, 상기 기판층의 이면(裏面)에 남은 상기 돌기부의 파단 잔해를 에칭 등의, 화학적 또는 물리적인 가공 처리에 의해 제거하는 잔해 제거 공정을 갖는 것을 특징으로 하는 반도체 결정의 제조 방법.
  21. 제1항 내지 제20항 중 어느 한 항에 기재된 반도체 결정의 제조 방법을 이용하여 제조된, 상기 반도체 결정을 결정성장 기판으로서 갖는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 발광 소자.
  22. 제1항 내지 제20항 중 어느 한 항에 기재된 반도체 결정의 제조 방법을 이용하여 제조된, 상기 반도체 결정을 결정성장 기판으로 한 결정성장에 의해 제조된 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 발광 소자.
  23. 횡방향 결정성장 작용을 이용하여, 실리콘(Si)으로 형성된 베이스 기판상에 Ⅲ족 질화물계 화합물 반도체로 이루어지는 반도체 결정 A를 성장시킴으로써, 반도체 기판을 얻는 방법에 있어서,
    상기 베이스 기판상에, 상기 반도체 결정 A보다도 융점 또는 내열성이 높은 정질(晶質) 재료 B로 이루어지는 반응 방지층을 성막하는 반응 방지 공정과,
    화학적 또는 물리적인 에칭에 의해, 상기 반응 방지층이 성막된 측의 편면(片面)에 상기 베이스 기판을 노출시키지 않고 상기 반응 방지층에서 다수의 돌기부를 형성하는 돌기부 형성 공정과,
    상기 돌기부 표면의 적어도 일부를 상기 반도체 결정 A가 결정성장을 개시하는 최초의 성장면으로 하고, 이 성장면이 각각 서로 연결되어 적어도 일련의 거의 평면으로 성장할 때까지, 상기 반도체 결정 A를 결정성장시키는 결정성장 공정을 포함하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  24. 제23항에 있어서, 상기 반도체 결정 A는 조성식이 「AlxGayIn(1-x-y)N (0≤x＜1, 0＜y≤1, 0＜x+y≤1)」을 만족하는 Ⅲ족 질화물계 화합물 반도체로 이루어지는 것을 특징으로 하는 반도체 결정의 제조 방법.
  25. 제23항 또는 제24항에 있어서, 상기 반응 방지층을 형성하는 상기 정질 재료 B는 탄화 실리콘(SiC), 질화 알루미늄(AlN), 또는 스피넬(MgAl2O4)로 이루어지는 것을 특징으로 하는 반도체 결정의 제조 방법.
  26. 제23항 또는 제24항에 있어서, 상기 반응 방지층을 형성하는 상기 정질 재료 B는 알루미늄 조성비가 적어도 0.30 이상인 AlGaN, AlInN, 또는 AlGaInN으로 이루어지는 것을 특징으로 하는 반도체 결정의 제조 방법.
  27. 제23항 내지 제26항 중 어느 한 항에 있어서, 상기 성장면을 횡방향으로 성장시켜 각각 서로 연결시킴으로써, 상기 돌기부 사이에, 상기 반도체 결정 A가 적층되어 있지 않은 공동(空洞)을 형성하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  28. 제23항 내지 제27항 중 어느 한 항에 있어서, 상기 돌기부 사이의 상기 반응 방지층의 골짜기부에서의 막두께를 0.1㎛ 이상 2㎛ 이하로 형성하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  29. 제23항 내지 제28항 중 어느 한 항에 있어서, 상기 돌기부 형성 공정에서, 상기 돌기부 종방향의 높이를 0.5㎛ 이상 20㎛ 이하로 형성하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  30. 제23항 내지 제29항 중 어느 한 항에 있어서, 상기 돌기부 형성 공정에서, 상기 돌기부 횡방향의 굵기, 폭, 또는 직경을 0.1㎛ 이상 10㎛ 이하로 형성하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  31. 제23항 내지 제30항 중 어느 한 항에 있어서, 상기 반도체 결정 A와 상기 베이스 기판을 냉각 또는 가열함으로써, 상기 반도체 결정 A와 상기 베이스 기판의 열팽창계수의 차이에 기초하는 응력을 발생시켜, 이 응력을 이용하여 상기 돌기부를 파단함으로써, 상기 반도체 결정 A와 상기 베이스 기판을 분리하는 분리 공정을 포함하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  32. 제23항 내지 제31항 중 어느 한 항에 있어서, 상기 결정성장 공정에서, 상기 반도체 결정 A를 50㎛ 이상 적층하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  33. 제23항 내지 제32항 중 어느 한 항에 있어서,
    상기 결정성장 공정에서, 상기 Ⅲ족 질화물계 화합물 반도체의 원료 공급량 q를 조정함으로써,
    상기 베이스 기판의 상기 돌기부 사이의 골짜기 부분 중 적어도 일부의 피침식 영역에서의 상기 Ⅲ족 질화물계 화합물 반도체의 결정성장 속도 a와, 상기 돌기부의 정수리부에서의 결정성장 속도 b와의 차분 (b-a)을 거의 최대치로 제어하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  34. 제33항에 있어서, 상기 원료 공급량 q를 1μmol/min 이상, 100μmol/min 이하로 설정하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  35. 제23항 내지 제34항 중 어느 한 항에 있어서, 상기 돌기부 형성 공정 후, 적어도 상기 돌기부의 표면에 「AlxGa1-xN (0<x≤1)」로 이루어지는 버퍼층 C를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 결정의 제조 방법.
  36. 제35항에 있어서, 상기 버퍼층 C의 막두께를 0.01㎛ 이상 1㎛ 이하로 형성하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  37. 제23항 내지 제36항 중 어느 한 항에 있어서, 상기 돌기부 형성 공정에서, 상기 돌기부가 거의 등간격 또는 거의 일정 주기로 배치되도록 상기 돌기부를 형성하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  38. 제37항에 있어서, 상기 돌기부 형성 공정에서, 1변이 0.1㎛ 이상의 거의 정삼각형을 기조로 하는 2차원 삼각격자의 격자점상에 상기 돌기부를 형성하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  39. 제23항 내지 제38항 중 어느 한 항에 있어서, 상기 돌기부 형성 공정에서, 상기 돌기부의 수평 단면 형상은 거의 정삼각형, 거의 정육각형, 거의 원형, 거의구형, 거의 마름모꼴, 또는 거의 평행사변형인 것을 특징으로 하는 반도체 결정의 제조 방법.
  40. 제23항 내지 제39항 중 어느 한 항에 있어서, 상기 돌기부 형성 공정에서, 상기 돌기부의 배치 간격을 0.1㎛ 이상 10㎛ 이하로 형성하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  41. 제23항 내지 제40항 중 어느 한 항에 있어서, 상기 반응 방지 공정에서, 상기 반응 방지층을 상기 베이스 기판상의 표리(表裏) 양면에 성막하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  42. 제23항 내지 제41항 중 어느 한 항에 기재된 반도체 결정의 제조 방법을 이용하여 제조된, 상기 반도체 결정을 결정성장 기판으로서 갖는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 소자.
  43. 제23항 내지 제41항 중 어느 한 항에 기재된 반도체 결정의 제조 방법을 이용하여 제조된, 상기 반도체 결정을 결정성장 기판으로 한 결정성장에 의해 제조된 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 소자.
  44. 베이스 기판상에 Ⅲ족 질화물계 화합물 반도체로 이루어지는 반도체 결정을성장시켜, 상기 베이스 기판으로부터 독립된 양질의 반도체 결정 A를 얻는 방법에 있어서,
    상기 베이스 기판상에 단층 또는 복층의 Ⅲ족 질화물계 화합물 반도체로 이루어지는 시드층을 적층하는 시드 적층 공정과,
    상기 베이스 기판의 상기 시드층이 성막되어 있는 측의 면의 일부를 화학적 혹은 물리적으로 침식 처리하여, 상기 시드층을 상기 베이스 기판상에 부분적 혹은 분산적으로 잔류시키는 침식 잔해부 형성 공정과,
    상기 시드층의 침식 잔해부의 노출면을 상기 반도체 결정 A가 결정성장하기 시작하는 최초의 결정성장면으로 하고, 이 결정성장면이 결정성장에 의해 각각 서로 연결되어 적어도 일련의 거의 평면으로 성장할 때까지, 상기 반도체 결정 A를 결정성장시키는 결정성장 공정과,
    상기 침식 잔해부를 파단함으로써, 상기 반도체 결정 A와 상기 베이스 기판을 분리하는 분리 공정을 포함하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  45. 제44항에 있어서, 상기 결정성장 공정에서, 상기 반도체 결정 A의 막두께를 50㎛ 이상으로 한 것을 특징으로 하는 반도체 결정의 제조 방법.
  46. 제44항 또는 제45항에 있어서, 상기 반도체 결정 A와 상기 베이스 기판을 냉각 또는 가열함으로써, 상기 반도체 결정 A와 상기 베이스 기판의 열팽창계수의 차이에 기초하는 응력을 발생시켜, 이 응력을 이용하여 상기 침식 잔해부를 파단하는것을 특징으로 하는 반도체 결정의 제조 방법.
  47. 제44항 내지 제46항 중 어느 한 항에 있어서, 상기 시드층 또는 상기 시드층의 최상층을 질화 갈륨(GaN)으로 형성한 것을 특징으로 하는 반도체 결정의 제조 방법.
  48. 제44항 내지 제47항 중 어느 한 항에 있어서, 상기 시드층 또는 상기 시드층의 최하층을 질화 알루미늄(AlN)으로 형성한 것을 특징으로 하는 반도체 결정의 제조 방법.
  49. 제44항 내지 제48항 중 어느 한 항에 있어서, 상기 침식 잔해부 형성 공정에서, 상기 침식 잔해부의 배치 간격을 1㎛ 이상 50㎛ 이하로 하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  50. 제44항 내지 제49항 중 어느 한 항에 있어서, 상기 침식 잔해부 형성 공정에서, 상기 베이스 기판을 0.01㎛ 이상 침식 처리한 것을 특징으로 하는 반도체 결정의 제조 방법.
  51. 제44항 내지 제50항 중 어느 한 항에 있어서, 상기 침식 잔해부 형성 공정에서, 상기 침식 잔해부의 횡방향의 굵기, 폭, 또는 직경을 0.1㎛ 이상 20㎛ 이하로하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  52. 제44항 내지 제51항 중 어느 한 항에 있어서, 상기 결정성장 공정에서, 결정성장 속도가 늦은 결정성장법에서 결정성장 속도가 빠른 결정성장법으로 도중에 결정성장법을 변경하는 것을 특징으로 하는 반도체 결정의 제조 방법.
  53. 제44항 내지 제52항 중 어느 한 항에 있어서, 적어도 상기 분리 공정보다도 그 이후에, 상기 반도체 결정 A의 이면(裏面)에 남은 상기 침식 잔해부의 파단 잔해를 에칭 등의, 화학적 또는 물리적인 가공 처리에 의해 제거하는 잔해 제거 공정을 갖는 것을 특징으로 하는 반도체 결정의 제조 방법.
  54. 제44항 내지 제53항 중 어느 한 항에 기재된 반도체 결정의 제조 방법을 이용하여 제조된, 상기 반도체 결정 A를 결정성장 기판으로서 갖는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 발광 소자.
  55. 제44항 내지 제53항 중 어느 한 항에 기재된 반도체 결정의 제조 방법을 이용하여 제조된, 상기 반도체 결정 A를 결정성장 기판으로 한 결정성장에 의해 제조된 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 발광 소자.
KR10-2003-7010636A 2001-02-14 2002-02-12 반도체 결정의 제조 방법 및 반도체 발광 소자 KR20030074824A (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2001036604A JP4084541B2 (ja) 2001-02-14 2001-02-14 半導体結晶及び半導体発光素子の製造方法
JPJP-P-2001-00036604 2001-02-14
JP2001098870A JP4084544B2 (ja) 2001-03-30 2001-03-30 半導体基板及び半導体素子の製造方法
JPJP-P-2001-00098870 2001-03-30
JPJP-P-2001-00274376 2001-09-11
JP2001274376 2001-09-11
PCT/JP2002/001159 WO2002064864A1 (fr) 2001-02-14 2002-02-12 Procede de production de cristal semi-conducteur et element lumineux semi-conducteur

Publications (1)

Publication Number Publication Date
KR20030074824A true KR20030074824A (ko) 2003-09-19

Family

ID=27345981

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-7010636A KR20030074824A (ko) 2001-02-14 2002-02-12 반도체 결정의 제조 방법 및 반도체 발광 소자

Country Status (5)

Country Link
US (1) US7052979B2 (ko)
EP (1) EP1367150B1 (ko)
KR (1) KR20030074824A (ko)
DE (1) DE60233386D1 (ko)
WO (1) WO2002064864A1 (ko)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009157921A1 (en) * 2008-06-24 2009-12-30 Pan Shaoher X Silicon based solid state lighting
US7956370B2 (en) 2007-06-12 2011-06-07 Siphoton, Inc. Silicon based solid state lighting
KR101053111B1 (ko) * 2011-02-28 2011-08-01 박건 실리콘 기판을 이용한 질화물계 발광소자 및 그 제조 방법
US8217418B1 (en) 2011-02-14 2012-07-10 Siphoton Inc. Semi-polar semiconductor light emission devices
US8283676B2 (en) 2010-01-21 2012-10-09 Siphoton Inc. Manufacturing process for solid state lighting device on a conductive substrate
US8304794B2 (en) 2007-06-12 2012-11-06 Siphoton Inc. Light emitting device
US8536623B2 (en) 2011-09-29 2013-09-17 Samsung Electronics Co., Ltd. High electron mobility transistor and method of manufacturing the same
US8624292B2 (en) 2011-02-14 2014-01-07 Siphoton Inc. Non-polar semiconductor light emission devices
US8674383B2 (en) 2010-01-21 2014-03-18 Siphoton Inc. Solid state lighting device on a conductive substrate
US8722441B2 (en) 2010-01-21 2014-05-13 Siphoton Inc. Manufacturing process for solid state lighting device on a conductive substrate
KR20190042947A (ko) * 2017-10-17 2019-04-25 고려대학교 산학협력단 반도체 구조체 및 그 제조방법

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101030068B1 (ko) * 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
US20090325362A1 (en) * 2003-01-07 2009-12-31 Nabil Chhaimi Method of recycling an epitaxied donor wafer
WO2004061943A1 (en) * 2003-01-07 2004-07-22 S.O.I.Tec Silicon On Insulator Technologies Recycling by mechanical means of a wafer comprising a taking-off structure after taking-off a thin layer thereof
JP2005136200A (ja) * 2003-10-30 2005-05-26 Univ Nagoya 窒化物半導体結晶層の作製方法、窒化物半導体結晶層、及び窒化物半導体結晶層作製用の基材
GB0326321D0 (en) * 2003-11-12 2003-12-17 Univ Warwick Formation of lattice-tuning semiconductor substrates
FR2862474B1 (fr) * 2003-11-17 2006-03-03 Nortel Networks Ltd Procede pour effectuer un controle de securite des flux de donnees echangees entre un module et un reseau de communication, et module de communication
KR100506739B1 (ko) * 2003-12-23 2005-08-08 삼성전기주식회사 알루미늄(Ａｌ)을 함유한 질화물 반도체 결정 성장방법
FR2864970B1 (fr) * 2004-01-09 2006-03-03 Soitec Silicon On Insulator Substrat a support a coefficient de dilatation thermique determine
US20140017840A1 (en) * 2004-03-11 2014-01-16 Epistar Corporation Nitride-based light-emitting device
US9524869B2 (en) 2004-03-11 2016-12-20 Epistar Corporation Nitride-based semiconductor light-emitting device
TW200610150A (en) * 2004-08-30 2006-03-16 Kyocera Corp Sapphire baseplate, epitaxial substrate and semiconductor device
WO2006054543A1 (ja) * 2004-11-22 2006-05-26 Matsushita Electric Industrial Co., Ltd. 窒素化合物系半導体装置およびその製造方法
KR100682881B1 (ko) * 2005-01-19 2007-02-15 삼성코닝 주식회사 결정 성장 방법
JP4189386B2 (ja) * 2005-01-27 2008-12-03 ローム株式会社 窒化物半導体結晶層の成長方法および窒化物半導体発光素子の製法
DE102005010821B4 (de) * 2005-03-07 2007-01-25 Technische Universität Berlin Verfahren zum Herstellen eines Bauelements
US20060270201A1 (en) * 2005-05-13 2006-11-30 Chua Soo J Nano-air-bridged lateral overgrowth of GaN semiconductor layer
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
KR100742986B1 (ko) * 2005-07-21 2007-07-26 (주)더리즈 컴플라이언트 기판을 갖는 질화갈륨계 화합물 반도체 소자의 제조 방법
KR100638880B1 (ko) * 2005-08-18 2006-10-27 삼성전기주식회사 반도체 적층 구조물과, 질화물 반도체 결정 기판 및 질화물반도체 소자의 제조 방법
JP4750531B2 (ja) * 2005-10-27 2011-08-17 富士通株式会社 形状シミュレーション方法、プログラム及び装置
JP4888857B2 (ja) * 2006-03-20 2012-02-29 国立大学法人徳島大学 Ｉｉｉ族窒化物半導体薄膜およびｉｉｉ族窒化物半導体発光素子
GB2436398B (en) * 2006-03-23 2011-08-24 Univ Bath Growth method using nanostructure compliant layers and HVPE for producing high quality compound semiconductor materials
US7777250B2 (en) 2006-03-24 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
US7560364B2 (en) * 2006-05-05 2009-07-14 Applied Materials, Inc. Dislocation-specific lateral epitaxial overgrowth to reduce dislocation density of nitride films
JP2008053602A (ja) * 2006-08-28 2008-03-06 Matsushita Electric Ind Co Ltd 半導体素子及びその製造方法
EP2062290B1 (en) 2006-09-07 2019-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction using aspect ratio trapping
US7875958B2 (en) 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US8502263B2 (en) 2006-10-19 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitter-based devices with lattice-mismatched semiconductor structures
US9318327B2 (en) * 2006-11-28 2016-04-19 Cree, Inc. Semiconductor devices having low threading dislocations and improved light extraction and methods of making the same
TW200845135A (en) * 2006-12-12 2008-11-16 Univ California Crystal growth of M-plane and semi-polar planes of (Al, In, Ga, B)N on various substrates
GB0701069D0 (en) * 2007-01-19 2007-02-28 Univ Bath Nanostructure template and production of semiconductors using the template
JP4739255B2 (ja) * 2007-03-02 2011-08-03 豊田合成株式会社 半導体結晶の製造方法
WO2008124154A2 (en) 2007-04-09 2008-10-16 Amberwave Systems Corporation Photovoltaics on silicon
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
KR101393785B1 (ko) * 2007-05-21 2014-05-13 엘지이노텍 주식회사 반도체 발광 소자 및 그 제조방법
TWI354382B (en) * 2007-06-01 2011-12-11 Huga Optotech Inc Semiconductor substrate with electromagnetic-wave-
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
KR101374090B1 (ko) * 2007-07-26 2014-03-17 아리조나 보드 오브 리젠츠 퍼 앤 온 비하프 오브 아리조나 스테이트 유니버시티 에피택시 방법들과 그 방법들에 의하여 성장된 템플릿들
US8344242B2 (en) 2007-09-07 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-junction solar cells
US8118934B2 (en) * 2007-09-26 2012-02-21 Wang Nang Wang Non-polar III-V nitride material and production method
US8652947B2 (en) * 2007-09-26 2014-02-18 Wang Nang Wang Non-polar III-V nitride semiconductor and growth method
US7670933B1 (en) 2007-10-03 2010-03-02 Sandia Corporation Nanowire-templated lateral epitaxial growth of non-polar group III nitrides
US7682944B2 (en) * 2007-12-14 2010-03-23 Cree, Inc. Pendeo epitaxial structures and devices
JP5532930B2 (ja) * 2008-02-15 2014-06-25 三菱化学株式会社 エピタキシャル成長用基板、ＧａＮ系半導体膜の製造方法、ＧａＮ系半導体膜、ＧａＮ系半導体発光素子の製造方法およびＧａＮ系半導体発光素子
FR2929758B1 (fr) * 2008-04-07 2011-02-11 Commissariat Energie Atomique Procede de transfert a l'aide d'un substrat ferroelectrique
JP2009283807A (ja) * 2008-05-26 2009-12-03 Canon Inc 窒化物半導体層を含む構造体、窒化物半導体層を含む複合基板、及びこれらの製造方法
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
GB2460898B (en) 2008-06-19 2012-10-10 Wang Nang Wang Production of semiconductor material and devices using oblique angle etched templates
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
WO2010033813A2 (en) 2008-09-19 2010-03-25 Amberwave System Corporation Formation of devices by epitaxial layer overgrowth
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
KR101009651B1 (ko) 2008-10-15 2011-01-19 박은현 3족 질화물 반도체 발광소자
WO2010051536A1 (en) * 2008-10-31 2010-05-06 The Regents Of The University Of California Method of fabricating semi-insulating gallium nitride using an aluminum gallium nitride blocking layer
SG171987A1 (en) 2009-04-02 2011-07-28 Taiwan Semiconductor Mfg Devices formed from a non-polar plane of a crystalline material and method of making the same
WO2010140564A1 (ja) * 2009-06-01 2010-12-09 三菱化学株式会社 窒化物半導体結晶およびその製造方法
KR101640830B1 (ko) * 2009-08-17 2016-07-22 삼성전자주식회사 기판 구조체 및 그 제조 방법
FI123319B (fi) * 2009-09-10 2013-02-28 Optogan Oy Menetelmä sisäisten mekaanisten jännitysten vähentämiseksi puolijohderakenteessa ja puolijohderakenne, jossa on vähän mekaanisia jännityksiä
US9012253B2 (en) * 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
TWI562195B (en) * 2010-04-27 2016-12-11 Pilegrowth Tech S R L Dislocation and stress management by mask-less processes using substrate patterning and methods for device fabrication
JP2012015303A (ja) * 2010-06-30 2012-01-19 Sumitomo Electric Ind Ltd 半導体基板および半導体装置
JP2012033708A (ja) * 2010-07-30 2012-02-16 Sumitomo Electric Ind Ltd 半導体装置の製造方法
TWI501421B (zh) * 2010-09-21 2015-09-21 Epistar Corp 光電元件及其製造方法
JP2012089612A (ja) * 2010-10-18 2012-05-10 Sumitomo Electric Ind Ltd 炭化珪素基板を有する複合基板
US8154034B1 (en) * 2010-11-23 2012-04-10 Invenlux Limited Method for fabricating vertical light emitting devices and substrate assembly for the same
KR20120082715A (ko) * 2011-01-14 2012-07-24 삼성엘이디 주식회사 반도체 발광소자 및 그 제조방법
CN103429800B (zh) 2011-03-22 2015-07-08 日本碍子株式会社 氮化镓层的制造方法及该方法中使用的晶种基板
US20130029472A1 (en) * 2011-07-26 2013-01-31 Samsung Corning Precision Materials Co., Ltd. GaN BONDED SUBSTRATE AND METHOD OF MANUFACTURING GaN BONDED SUBSTRATE
KR101946010B1 (ko) 2012-10-23 2019-02-08 삼성전자주식회사 대면적 갈륨 나이트라이드 기판을 포함하는 구조체 및 그 제조방법
US10315275B2 (en) * 2013-01-24 2019-06-11 Wisconsin Alumni Research Foundation Reducing surface asperities
KR20140142040A (ko) * 2013-06-03 2014-12-11 서울바이오시스 주식회사 기판 재생 방법 및 재생 기판
US9574135B2 (en) * 2013-08-22 2017-02-21 Nanoco Technologies Ltd. Gas phase enhancement of emission color quality in solid state LEDs
US9558943B1 (en) * 2015-07-13 2017-01-31 Globalfoundries Inc. Stress relaxed buffer layer on textured silicon surface
US20180053662A1 (en) * 2016-08-17 2018-02-22 Globalfoundries Inc. Texturing of silicon surface with direct-self assembly patterning
CN111326536A (zh) * 2018-12-14 2020-06-23 云谷（固安）科技有限公司 导电模组结构、显示装置及导电模组结构制备方法
CN115786873B (zh) * 2022-12-05 2023-12-26 英诺赛科（珠海）科技有限公司 半导体制造设备、腔体总成、及成长iii族氮化物的方法

Family Cites Families (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5143944B2 (ko) 1972-03-15 1976-11-25
JPS51137393A (en) 1975-05-22 1976-11-27 Mitsubishi Electric Corp Manufacturing method for semiconductor light emitting device
JPS5534646A (en) 1978-08-30 1980-03-11 Sumitomo Metal Ind Ltd Heating method for furnace body in blowing-in of shaft furnace
JPS57115849A (en) 1981-01-12 1982-07-19 Fujitsu Ltd Manufacture of substrate for semiconductor device
JPS5833882A (ja) 1981-08-21 1983-02-28 Mitsubishi Electric Corp 発光ダイオ−ドの製造方法
US4677250A (en) * 1985-10-30 1987-06-30 Astrosystems, Inc. Fault tolerant thin-film photovoltaic cell
JPH01316459A (ja) 1988-06-15 1989-12-21 Murata Mfg Co Ltd インラインスパッタリング装置およびその方法
JP2768988B2 (ja) * 1989-08-17 1998-06-25 三菱電機株式会社 端面部分コーティング方法
JPH06105797B2 (ja) 1989-10-19 1994-12-21 昭和電工株式会社 半導体基板及びその製造方法
JP2623464B2 (ja) 1990-04-27 1997-06-25 豊田合成株式会社 窒化ガリウム系化合物半導体発光素子
JPH0484418A (ja) 1990-07-27 1992-03-17 Nec Corp 異種基板上への３―ｖ族化合物半導体のヘテロエピタキシャル成長法
JPH04303920A (ja) 1991-03-29 1992-10-27 Nec Corp Ｉｖ族基板上の絶縁膜／ｉｉｉ　−ｖ族化合物半導体積層構造
JP2954743B2 (ja) 1991-05-30 1999-09-27 京セラ株式会社 半導体発光装置の製造方法
JPH05110206A (ja) 1991-10-16 1993-04-30 Kubota Corp 半導体発光素子の製造方法及びその製造装置
JP3352712B2 (ja) 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
JPH05283744A (ja) 1991-12-20 1993-10-29 Toshiba Corp 半導体素子
JP2751963B2 (ja) 1992-06-10 1998-05-18 日亜化学工業株式会社 窒化インジウムガリウム半導体の成長方法
JPH07202265A (ja) 1993-12-27 1995-08-04 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体の製造方法
JPH07249830A (ja) 1994-03-10 1995-09-26 Hitachi Ltd 半導体発光素子の製造方法
JPH07273367A (ja) 1994-04-01 1995-10-20 Mitsubishi Cable Ind Ltd 半導体基板の製造方法および発光素子の製造方法
JP3974667B2 (ja) 1994-08-22 2007-09-12 ローム株式会社 半導体発光素子の製法
JPH0864791A (ja) 1994-08-23 1996-03-08 Matsushita Electric Ind Co Ltd エピタキシャル成長方法
JP3326545B2 (ja) 1994-09-30 2002-09-24 ローム株式会社 半導体発光素子
JPH08222812A (ja) 1995-02-17 1996-08-30 Matsushita Electric Ind Co Ltd 窒化ガリウム系化合物半導体の結晶成長方法
JPH08274411A (ja) 1995-03-31 1996-10-18 Hitachi Ltd 半導体レーザ素子
AU6946196A (en) 1995-09-18 1997-04-09 Hitachi Limited Semiconductor material, method of producing the semiconductor material, and semiconductor device
JP3396356B2 (ja) 1995-12-11 2003-04-14 三菱電機株式会社 半導体装置，及びその製造方法
US5798536A (en) * 1996-01-25 1998-08-25 Rohm Co., Ltd. Light-emitting semiconductor device and method for manufacturing the same
US5828088A (en) * 1996-09-05 1998-10-27 Astropower, Inc. Semiconductor device structures incorporating "buried" mirrors and/or "buried" metal electrodes
JP3139445B2 (ja) 1997-03-13 2001-02-26 日本電気株式会社 ＧａＮ系半導体の成長方法およびＧａＮ系半導体膜
EP2234142A1 (en) 1997-04-11 2010-09-29 Nichia Corporation Nitride semiconductor substrate
JPH11191657A (ja) 1997-04-11 1999-07-13 Nichia Chem Ind Ltd 窒化物半導体の成長方法及び窒化物半導体素子
DE19715572A1 (de) * 1997-04-15 1998-10-22 Telefunken Microelectron Verfahren zum Herstellen von epitaktischen Schichten eines Verbindungshalbleiters auf einkristallinem Silizium und daraus hergestellte Leuchtdiode
JPH10321954A (ja) 1997-05-15 1998-12-04 Fuji Electric Co Ltd Ｉｉｉ 族窒化物半導体素子およびその製造方法
JP3551751B2 (ja) 1997-05-16 2004-08-11 日亜化学工業株式会社 窒化物半導体の成長方法
KR20010021494A (ko) 1997-07-03 2001-03-15 추후제출 에피택셜 증착에 의한 프리 스탠딩 기판의 제조를 위한열적 부정합 보정
JP3189877B2 (ja) 1997-07-11 2001-07-16 日本電気株式会社 低転位窒化ガリウムの結晶成長方法
JPH1143398A (ja) 1997-07-22 1999-02-16 Mitsubishi Cable Ind Ltd ＧａＮ系結晶成長用基板およびその用途
JP3930161B2 (ja) 1997-08-29 2007-06-13 株式会社東芝 窒化物系半導体素子、発光素子及びその製造方法
JPH11135770A (ja) 1997-09-01 1999-05-21 Sumitomo Chem Co Ltd ３−５族化合物半導体とその製造方法および半導体素子
JPH11145519A (ja) 1997-09-02 1999-05-28 Toshiba Corp 半導体発光素子、半導体発光装置および画像表示装置
JP3491538B2 (ja) 1997-10-09 2004-01-26 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JPH11135832A (ja) 1997-10-26 1999-05-21 Toyoda Gosei Co Ltd 窒化ガリウム系化合物半導体及びその製造方法
JP3036495B2 (ja) * 1997-11-07 2000-04-24 豊田合成株式会社 窒化ガリウム系化合物半導体の製造方法
JP3456413B2 (ja) 1997-11-26 2003-10-14 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JP3620269B2 (ja) 1998-02-27 2005-02-16 豊田合成株式会社 ＧａＮ系半導体素子の製造方法
US6051849A (en) * 1998-02-27 2000-04-18 North Carolina State University Gallium nitride semiconductor structures including a lateral gallium nitride layer that extends from an underlying gallium nitride layer
JP3876518B2 (ja) 1998-03-05 2007-01-31 日亜化学工業株式会社 窒化物半導体基板の製造方法および窒化物半導体基板
JP3839580B2 (ja) 1998-03-09 2006-11-01 株式会社リコー 半導体基板の製造方法
JPH11274082A (ja) 1998-03-24 1999-10-08 Fuji Electric Co Ltd Ｉｉｉ 族窒化物半導体およびその製造方法、およびｉｉｉ 族窒化物半導体装置
US6500257B1 (en) 1998-04-17 2002-12-31 Agilent Technologies, Inc. Epitaxial material grown laterally within a trench and method for producing same
JP3436128B2 (ja) 1998-04-28 2003-08-11 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JPH11330546A (ja) 1998-05-12 1999-11-30 Fuji Electric Co Ltd Ｉｉｉ族窒化物半導体およびその製造方法
JP4390090B2 (ja) 1998-05-18 2009-12-24 シャープ株式会社 ＧａＮ系結晶膜の製造方法
JP3460581B2 (ja) 1998-05-28 2003-10-27 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
US6265289B1 (en) * 1998-06-10 2001-07-24 North Carolina State University Methods of fabricating gallium nitride semiconductor layers by lateral growth from sidewalls into trenches, and gallium nitride semiconductor structures fabricated thereby
JP4666295B2 (ja) 1998-07-14 2011-04-06 富士通株式会社 半導体レーザ及び半導体装置の製造方法
JP3316479B2 (ja) 1998-07-29 2002-08-19 三洋電機株式会社 半導体素子、半導体発光素子および半導体素子の製造方法
US6319742B1 (en) * 1998-07-29 2001-11-20 Sanyo Electric Co., Ltd. Method of forming nitride based semiconductor layer
JP3987660B2 (ja) 1998-07-31 2007-10-10 シャープ株式会社 窒化物半導体構造とその製法および発光素子
JP2000044121A (ja) 1998-08-03 2000-02-15 Murata Mach Ltd 紡績機のスライバ案内クリール
JP3201475B2 (ja) 1998-09-14 2001-08-20 松下電器産業株式会社 半導体装置およびその製造方法
JP3592553B2 (ja) * 1998-10-15 2004-11-24 株式会社東芝 窒化ガリウム系半導体装置
JP2000150959A (ja) 1998-11-18 2000-05-30 Hitachi Ltd 窒化ガリウム系化合物半導体発光素子
US6255198B1 (en) * 1998-11-24 2001-07-03 North Carolina State University Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
US6177688B1 (en) * 1998-11-24 2001-01-23 North Carolina State University Pendeoepitaxial gallium nitride semiconductor layers on silcon carbide substrates
JP2000174393A (ja) 1998-12-04 2000-06-23 Fuji Electric Co Ltd Ｉｉｉ族窒化物半導体およびその製造方法、およびｉｉｉ族窒化物半導体装置
JP4304750B2 (ja) 1998-12-08 2009-07-29 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JP3659050B2 (ja) 1998-12-21 2005-06-15 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JP2000261106A (ja) 1999-01-07 2000-09-22 Matsushita Electric Ind Co Ltd 半導体発光素子、その製造方法及び光ディスク装置
JP3770014B2 (ja) 1999-02-09 2006-04-26 日亜化学工業株式会社 窒化物半導体素子
JP3594826B2 (ja) * 1999-02-09 2004-12-02 パイオニア株式会社 窒化物半導体発光素子及びその製造方法
JP2000260760A (ja) 1999-03-11 2000-09-22 Toshiba Corp ウェーハ及び半導体装置の製造方法
JP3471685B2 (ja) * 1999-03-17 2003-12-02 三菱電線工業株式会社 半導体基材及びその製造方法
DE60030279T2 (de) 1999-03-17 2007-08-30 Mitsubishi Cable Industries, Ltd. Halbleiterbasis, ihre herstellungsmethode und halbleiterkristallherstellungsmethode
JP3471700B2 (ja) * 1999-03-17 2003-12-02 三菱電線工業株式会社 半導体基材
JP4288743B2 (ja) 1999-03-24 2009-07-01 日亜化学工業株式会社 窒化物半導体の成長方法
TW464953B (en) * 1999-04-14 2001-11-21 Matsushita Electronics Corp Method of manufacturing III nitride base compound semiconductor substrate
JP4231189B2 (ja) 1999-04-14 2009-02-25 パナソニック株式会社 Ｉｉｉ族窒化物系化合物半導体基板の製造方法
JP3587081B2 (ja) * 1999-05-10 2004-11-10 豊田合成株式会社 Ｉｉｉ族窒化物半導体の製造方法及びｉｉｉ族窒化物半導体発光素子
JP2001044121A (ja) 1999-06-07 2001-02-16 Agilent Technol Inc エピタキシャル層構造及びその製造方法
JP3786544B2 (ja) 1999-06-10 2006-06-14 パイオニア株式会社 窒化物半導体素子の製造方法及びかかる方法により製造された素子
JP3791246B2 (ja) 1999-06-15 2006-06-28 日亜化学工業株式会社 窒化物半導体の成長方法、及びそれを用いた窒化物半導体素子の製造方法、窒化物半導体レーザ素子の製造方法
JP2000357820A (ja) * 1999-06-15 2000-12-26 Pioneer Electronic Corp 窒化ガリウム系半導体発光素子及びその製造方法
JP4005275B2 (ja) 1999-08-19 2007-11-07 日亜化学工業株式会社 窒化物半導体素子
JP4274504B2 (ja) 1999-09-20 2009-06-10 キヤノン株式会社 半導体薄膜構造体
JP2001111174A (ja) 1999-10-06 2001-04-20 Fuji Photo Film Co Ltd 半導体素子用基板およびその製造方法およびその半導体素子用基板を用いた半導体素子
JP4055304B2 (ja) 1999-10-12 2008-03-05 豊田合成株式会社 窒化ガリウム系化合物半導体の製造方法
JP2001122693A (ja) 1999-10-22 2001-05-08 Nec Corp 結晶成長用下地基板およびこれを用いた基板の製造方法
EP1104031B1 (en) * 1999-11-15 2012-04-11 Panasonic Corporation Nitride semiconductor laser diode and method of fabricating the same
JP3518455B2 (ja) 1999-12-15 2004-04-12 日亜化学工業株式会社 窒化物半導体基板の作製方法
US6380108B1 (en) * 1999-12-21 2002-04-30 North Carolina State University Pendeoepitaxial methods of fabricating gallium nitride semiconductor layers on weak posts, and gallium nitride semiconductor structures fabricated thereby
US6355497B1 (en) 2000-01-18 2002-03-12 Xerox Corporation Removable large area, low defect density films for led and laser diode growth
US6403451B1 (en) * 2000-02-09 2002-06-11 Noerh Carolina State University Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts
US6261929B1 (en) * 2000-02-24 2001-07-17 North Carolina State University Methods of forming a plurality of semiconductor layers using spaced trench arrays
JP3988018B2 (ja) 2001-01-18 2007-10-10 ソニー株式会社 結晶膜、結晶基板および半導体装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8313963B2 (en) 2007-06-12 2012-11-20 Siphoton Inc. Light emitting device
US7956370B2 (en) 2007-06-12 2011-06-07 Siphoton, Inc. Silicon based solid state lighting
US8268648B2 (en) 2007-06-12 2012-09-18 Siphoton Inc. Silicon based solid state lighting
US8304794B2 (en) 2007-06-12 2012-11-06 Siphoton Inc. Light emitting device
WO2009157921A1 (en) * 2008-06-24 2009-12-30 Pan Shaoher X Silicon based solid state lighting
US8722441B2 (en) 2010-01-21 2014-05-13 Siphoton Inc. Manufacturing process for solid state lighting device on a conductive substrate
US8674383B2 (en) 2010-01-21 2014-03-18 Siphoton Inc. Solid state lighting device on a conductive substrate
US8283676B2 (en) 2010-01-21 2012-10-09 Siphoton Inc. Manufacturing process for solid state lighting device on a conductive substrate
US8217418B1 (en) 2011-02-14 2012-07-10 Siphoton Inc. Semi-polar semiconductor light emission devices
US8624292B2 (en) 2011-02-14 2014-01-07 Siphoton Inc. Non-polar semiconductor light emission devices
WO2012118246A1 (ko) * 2011-02-28 2012-09-07 (주)세미머티리얼즈 실리콘 기판을 이용한 질화물계 발광소자 및 그 제조 방법
KR101053111B1 (ko) * 2011-02-28 2011-08-01 박건 실리콘 기판을 이용한 질화물계 발광소자 및 그 제조 방법
US8536623B2 (en) 2011-09-29 2013-09-17 Samsung Electronics Co., Ltd. High electron mobility transistor and method of manufacturing the same
US8741706B2 (en) 2011-09-29 2014-06-03 Samsung Electronics Co., Ltd. High electron mobility transistor and method of manufacturing the same
KR20190042947A (ko) * 2017-10-17 2019-04-25 고려대학교 산학협력단 반도체 구조체 및 그 제조방법

Also Published As

Publication number Publication date
WO2002064864A1 (fr) 2002-08-22
DE60233386D1 (de) 2009-10-01
EP1367150A1 (en) 2003-12-03
US20040123796A1 (en) 2004-07-01
EP1367150B1 (en) 2009-08-19
US7052979B2 (en) 2006-05-30
EP1367150A4 (en) 2008-05-28

Similar Documents

Publication Publication Date Title
KR20030074824A (ko) 반도체 결정의 제조 방법 및 반도체 발광 소자
US6964705B2 (en) Method for producing semiconductor crystal
JP4084541B2 (ja) 半導体結晶及び半導体発光素子の製造方法
KR100629558B1 (ko) ＧａＮ단결정기판 및 그 제조방법
JP4084544B2 (ja) 半導体基板及び半導体素子の製造方法
KR100679377B1 (ko) 질화물 벌크 단결정층을 사용한 발광 디바이스 구조
JP4720125B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法並びにｉｉｉ−ｖ族窒化物系半導体
KR100401898B1 (ko) 결정 성장용 기판 및 이를 이용한 기판 제조방법
JP2003163370A (ja) 半導体結晶の製造方法
US7615472B2 (en) Method for manufacturing nitride semiconductor substrate
US6716655B2 (en) Group III nitride compound semiconductor element and method for producing the same
JP4276020B2 (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法
JP4115187B2 (ja) 半導体結晶の製造方法及びｉｉｉ族窒化物系化合物半導体発光素子
JP4749583B2 (ja) 半導体基板の製造方法
JP2002299253A5 (ko)
JP2003124576A (ja) 窒化物半導体基板及びその成長方法
JP4749584B2 (ja) 半導体基板の製造方法
WO2019191760A1 (en) Method of fabricating non-polar and semi-polar devices using epitaxial lateral overgrowth
EP4053881A1 (en) Semiconductor element and method for producing semiconductor element
JP5834952B2 (ja) 窒化物半導体基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application