JP4084544B2 - 半導体基板及び半導体素子の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、シリコン（Ｓｉ）より形成された下地基板上にIII族窒化物系化合物半導体から成る結晶を成長させることにより、半導体基板を得る方法に関する。また、本発明は、この様な半導体基板を結晶成長基板として製造されるIII族窒化物系化合物半導体素子に関する。
【０００２】
【従来の技術】
図５に、Ｓｉ基板（下地基板）上に結晶成長した従来の半導体結晶の模式的な断面図を例示する。この結晶成長工程には、ＭＯＣＶＤ法が採用された。本図５に例示する様に、従来の技術によりＳｉ基板（下地基板）上に高温成長した半導体結晶（ＧａＮ結晶等）には、「反応部」や転位、クラック等が生じている。
【０００３】
【発明が解決しようとする課題】
転位やクラックは、異種材料間における熱膨張係数差や格子定数差に基づいて発生した応力が作用した結果生じたものであり、この様な結晶成長基板で各種の半導体デバイスを製造した場合、デバイス特性の劣化を引き起こす。
また、例えばシリコン（Ｓｉ）等から成る下地基板を除去し、成長層のみを残して、独立した基板（結晶）を得ようとする場合、上記の転位やクラック等の作用により、大面積（１cm²以上）のものを得ることは殆ど不可能である。
【０００４】
また、目的の半導体基板（半導体結晶Ａ）の結晶成長温度である１０００℃〜１１５０℃付近では、シリコン（Ｓｉ）と窒化ガリウム（ＧａＮ）とが反応し、多結晶のＧａＮ（図中の「反応部」）を形成してしまうことがある。このため、高温の結晶成長過程を経て単結晶のＧａＮ基板を得ることが容易でない等の問題がある。
【０００５】
本発明は、上記の課題を解決するために成されたものであり、その目的は、比較的安価なシリコン（Ｓｉ）を下地基板として用いて、クラックや多結晶塊（反応部）のない高品質の半導体結晶を得ることである。また、本発明の更なる目的は、高品質に製造された上記の半導体結晶を結晶成長基板として用いることにより、高品質の半導体デバイスを製造することである。
【０００６】
【課題を解決するための手段、並びに、作用及び発明の効果】
上記の課題を解決するためには、以下の手段が有効である。
即ち、第１の手段は、横方向結晶成長作用を利用して、シリコン（Ｓｉ）より形成された下地基板上に組成式が「Ａｌ _x Ｇａ _y Ｉｎ _(1-x-y) Ｎ（０≦ｘ＜１，０＜ｙ≦１，ｘ＋ｙ≦１）」を満たすIII族窒化物系化合物半導体から成る半導体結晶Ａを成長させる、半導体基板の製造工程において、下地基板上に半導体結晶Ａよりも融点又は耐熱性が高い、炭化シリコン（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、スピネル（ＭｇＡｌ ₂ Ｏ ₄ ）、又はアルミニウム組成比が少なくとも 0. ３０以上のＡｌＧａＮ、ＡｌＩｎＮ、或いはＡｌＧａＩｎＮから成る晶質材料Ｂより成る反応防止層を成膜する反応防止工程と、化学的又は物理的なエッチングにより、反応防止層が成膜された側の片面に下地基板を露出させずにこの反応防止層から多数の突起部を形成する突起部形成工程と、この突起部の表面の少なくとも一部を半導体結晶Ａが結晶成長を開始する最初の成長面とし、この成長面が各々互いに連結されて少なくとも一連の略平面に成長するまで半導体結晶Ａを結晶成長させる結晶成長工程とを設けることである。
【０００７】
ただし、上記の半導体結晶Ａから構成される上記の半導体基板は、単層構造であっても複層構造（多層構造）であっても良い。
また、ここで言う「III族窒化物系化合物半導体」一般には、２元、３元、又は４元の「Ａｌ_xＧａ_yＩｎ_(1-x-y)Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）」成る一般式で表される任意の混晶比の半導体が含まれ、更に、ｐ型或いはｎ型の不純物が添加された半導体も、本明細書の「III族窒化物系化合物半導体」の範疇とする。
また、上記のIII族元素（Ａｌ，Ｇａ，Ｉｎ）の内の一部をボロン（Ｂ）やタリウム（Ｔｌ）等で置換したり、或いは、窒素（Ｎ）の一部をリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等で置換したりした半導体等もまた、本明細書の「III族窒化物系化合物半導体」の範疇とする。
【０００８】
また、上記のｐ型の不純物としては、例えば、マグネシウム（Ｍｇ）や、或いはカルシウム（Ｃａ）等を添加することができる。
また、上記のｎ型の不純物としては、例えば、シリコン（Ｓｉ）や、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、或いはゲルマニウム（Ｇｅ）等を添加することができる。
また、これらの不純物は、同時に２元素以上を添加しても良いし、同時に両型（ｐ型とｎ型）を添加しても良い。
【０００９】
図１は、本発明の基本概念を例示的に説明する半導体結晶の製造工程における模式的な断面図である。この反応防止層は、Ｓｉと窒化ガリウム系の半導体との反応を防止するためのものであり、この様に、下地基板（Ｓｉ基板）上に窒化ガリウム系の半導体（半導体結晶Ａ）よりも融点又は耐熱性が高い例えばＳｉＣやＡｌＮ等より成る反応防止層（晶質材料Ｂ）を成膜することにより、窒化ガリウム系の半導体（半導体結晶Ａ）を長時間結晶成長させる場合においても、シリコン界面付近に前記の「反応部」が形成されることが無くなる。晶質材料Ｂとしては、格子定数が 3.18 Å未満の原子間結合力の比較的強固な耐熱性（融点）の高い安定した材料を選択することが望ましい。
【００１０】
また、突起部を多数形成することにより、窒化ガリウム系の半導体（半導体結晶Ａ）は、突起部の平頂部を起点として横方向にも成長する。これにより、反応防止層と窒化ガリウム系の半導体結晶Ａとの間の格子定数差に基づく応力が発生し難くなり、応力が大幅に緩和される。
【００１１】
また、突起部を多数形成することにより、反応防止層に作用する応力が緩和され、これらの応力は反応防止層に縦方向のクラックを形成する様には働き難くなり、よって、反応防止層には縦方向に貫通したクラックが発生し難くなる。このため、縦方向に貫通したクラックの無い反応防止層で、下地基板（Ｓｉ基板）と窒化ガリウム系の半導体（半導体結晶Ａ）とを完全に遮断することができるので、上記の様な「反応部」の発生をより確実に防止することができる。
【００１２】
また、例えば、上記の様な突起部を形成することにより、反応防止層と半導体基板（即ち、所望の半導体結晶層Ａ）との接触部位が狭く限定されるため、両者の格子定数差に基づく歪が大きくなり難く、「下地基板と半導体基板の間の格子定数差に基づく応力」が緩和される。このため、半導体基板（所望の半導体結晶Ａ）が結晶成長する際に、成長中の半導体基板に働く不要な応力が抑制されて転位やクラックの発生密度が低減される。
即ち、以上の応力緩和作用により、窒化ガリウム系の半導体（半導体結晶Ａ）には転位が発生し難くなり、また、クラックの発生密度も格段に削減できる。
【００１３】
以上の作用と相乗効果により、上記の「反応部」やクラックの無い、転位密度の十分抑制された高品質の半導体基板（半導体結晶Ａ）を得ることが可能又は容易となる。
【００１４】
尚、本図におけるバッファ層Ｃは、必要に応じて挿入する形態を採れば良いものであって、本発明を実施する上でこの様なバッファ層は、必ずしも必要となる構成要素ではない。即ち、バッファ層を設けない場合においても本発明の作用・効果を一定以上に得ることが可能である。
【００１５】
【００１６】
【００１７】
【００１８】
また、第２の手段は、上記の第１の手段において、成長面を横方向に成長させて各々互いに連結させることにより、突起部間に、半導体結晶Ａが積層されていない空洞を形成することである。
この様な空洞は、大きくできる程望ましいが、余り大き過ぎると連結後に略平面状の成長面が得られ難くなる場合があるため、注意を要する。また、小さ過ぎると、横方向成長による応力緩和作用も小さくなるため、注意を要する。
【００１９】
また、第３の手段は、上記の第１又は第２の手段において、突起部間の反応防止層の谷部における膜厚を0.１μｍ以上、２μｍ以下に形成することである。
【００２０】
この厚さが薄過ぎると、膜厚にはムラが伴うため、或いは、反応防止層を形成する上記の晶質材料Ｂも十分には安定な物質ではないため、ガリウム（Ｇａ）若しくは窒化ガリウム（ＧａＮ）とシリコン（Ｓｉ）とを完全には遮断することができなくなる。従って、これらの反応に基づく「反応部（多結晶のＧａＮ）」の形成を防止する効果が十分には得られなくなる。
【００２１】
また、反応防止層の谷部における膜厚が厚過ぎると、反応防止層の谷部にクラックが入り易くなり、ガリウム（Ｇａ）若しくは窒化ガリウム（ＧａＮ）とシリコン（Ｓｉ）とを完全には遮断することができなくなる。従って、これらの反応に基づく「反応部」の形成を防止する効果が十分には得られなくなる。
また、反応防止層の谷部における膜厚が厚過ぎると、その分だけ反応防止層の積層時間や積層材料が余計に必要となるので、生産コスト等の面でも望ましくない。
【００２２】
また、第４の手段は、上記の第１乃至第３の何れか１つの手段の突起部形成工程において、突起部の縦方向の高さを0.５μｍ以上、２０μｍ以下に形成することである。より望ましくは、突起部の縦方向の高さは１μｍ以上、５μｍ以下が良い。
【００２３】
この突起部が低過ぎると、前記の空洞が小さくなったり、半導体結晶Ａの横方向成長が不十分となったりして、応力緩和作用が不十分となり望ましくない。また、この突起部が高過ぎると、その分だけ反応防止層の積層時間やエッチング時間、或いは積層材料等が余計に必要となるので、生産コスト等の面で望ましくない。
【００２４】
また、第５の手段は、上記の第１乃至第４の何れか１つの手段の突起部形成工程において、突起部の横方向の太さ、幅、又は直径を0.１μｍ以上、１０μｍ以下に形成することである。より望ましくは、結晶成長の実施条件にも依存するが、突起部の横方向の太さ、幅、又は直径は、0.５〜５μｍ程度が良い。
【００２５】
この太さが太過ぎると、格子定数差に基づいて半導体基板（成長層）に働く応力の影響が大きくなり、半導体基板の転位数が増加し易くなる。また、細過ぎると、突起部自身の形成が困難となるか、或いは、突起部の頭頂部の結晶成長速度ｂが遅くなり、望ましくない。
【００２６】
また、第６の手段は、上記の第１乃至第５の何れか１つの手段において、半導体結晶Ａと下地基板とを冷却または加熱することにより、半導体結晶Ａと下地基板との熱膨張係数差に基づく応力を発生させ、この応力を利用して突起部を破断することにより半導体結晶Ａと下地基板とを分離する分離工程を設けることである。
【００２７】
例えば、図１に例示する様に、多数の突起部を有する下地基板上にIII族窒化物系化合物より成る半導体基板（半導体結晶Ａ）を成長させる場合、突起部の大きさや配置間隔や結晶成長諸条件等を調整することにより、各突起部間（突起部の側方）に、半導体結晶Ａが積層されていない「空洞」が形成可能である。このため、突起部の高さに比して半導体基板（半導体結晶Ａ）を十分に厚くすれば、内部応力または外部応力がこの突起部に集中的に作用し易くなる。その結果、特にこれらの応力は、突起部に対する剪断応力等として作用し、この応力が大きくなった時に、突起部が破断する。
従って、この応力を利用すれば、容易に下地基板と半導体基板とを分離（剥離）することが可能となる。また、上記の「空洞」が大きく形成される程、突起部に応力（剪断応力）が集中し易くなる。
即ち、上記の第６の手段によれば、上記の応力を容易に生成することができるため、半導体結晶Ａと下地基板とを容易に分離することができる。
【００２８】
尚、下地基板と半導体基板とを分離（剥離）する際に、下地基板側に半導体基板の一部が残っても良いし、或いは、半導体基板側に下地基板の一部（例：突起部の破断残骸）が残っても良い。即ち、上記の分離工程は、これらの材料の一部の残骸を皆無とする様な各材料の完全な分離を前提（必要条件）とするものではない。
この様な破断残骸等の除去は、必要に応じてラッピングやエッチング等の周知の手段を用いて実施することもできる。
【００２９】
また、第７の手段は、上記の第１乃至第６の何れか１つの手段の結晶成長工程において、半導体結晶Ａを５０μｍ以上積層することである。
この厚さが厚い程、半導体基板（半導体結晶Ａ）に対する引っ張り応力が緩和されて、半導体基板の転位やクラックの発生密度を減少でき、同時に半導体基板を強固にできるため、上記の応力を上記の突起部に集中させ易くなる。
【００３０】
また、下地基板（Ｓｉ基板）の厚さは、３００μｍ以下が望ましい。この厚さが薄い程、半導体基板（半導体結晶Ａ）に対する引っ張り応力が緩和されて、半導体基板の転位やクラックの発生密度が減少する。ただし、下地基板の厚さを５０μｍ未満とすると、下地基板自身の絶対的な強度に問題が生じ、高い生産性を維持することが難しくなる。したがって、製造する結晶成長基板の品質と生産性を確保するためには、下地基板の厚さは、５０μｍ以上３００μｍ以下が望ましい。
【００３１】
また、相対的には、結晶成長させる半導体基板（半導体結晶Ａ）の厚さは、下地基板（Ｓｉ基板）の厚さと略同等とするか、或いはそれ以上とすることが望ましい。この様な設定により、半導体基板に対する引っ張り応力が緩和され易くなり、半導体基板の転位やクラックの発生を従来よりも大幅に抑制することが可能となる。この効果は、相対的に半導体基板を厚くする程大きくなる。
【００３２】
また、第８の手段は、上記の第１乃至第７の何れか１つの手段の結晶成長工程において、III族窒化物系化合物半導体の原料供給量ｑを調整することにより、下地基板の突起部間の谷部の少なくとも一部の被浸食領域におけるIII族窒化物系化合物半導体の結晶成長速度ａと、突起部の頭頂部における結晶成長速度ｂとの差分（ｂ−ａ）を略最大値に制御することである。
【００３３】
この手段によれば、突起部の頭頂部付近の結晶成長速度が相対的に大きくなり、上記の被浸食領域付近の結晶成長は比較的抑制されて、頭頂部付近からの結晶成長が支配的となる。この結果、突起部の頭頂部付近から開始される半導体基板（半導体結晶Ａ）の横方向成長が顕著となり、半導体基板の結晶成長時に半導体基板に働く「反応防止層と半導体基板の間の格子定数差に基づく応力」が緩和される。従って、半導体基板の結晶構造が安定し、半導体基板に転位やクラックが発生し難くなる。
また、半導体基板の横方向成長（ＥＬＯ）が顕著となれば、例えば、突起部の側方（各突起部間）に比較的大きな空洞ができ易くなる。
【００３４】
適当な大きさ、間隔、或いは周期で下地基板の表面上に凹凸を形成した場合、一般に、下地基板の外周側壁付近の周辺部分以外では、凸部（突起部）の上面付近に比べて、凹部（谷部）の方が結晶材料の単位時間・単位面積当たりの供給量は少なくなり易い。この傾向は、結晶材料のガス流の流量、温度、方向等にも依存するが、これらの諸条件を最適、或いは好適に制御することにより、上記の差分（ｂ−ａ）を略最大値に制御することが可能となる。
【００３５】
また、第９の手段は、上記の第８の手段において、原料供給量ｑを１μmol／min以上、１００μmol／min以下に設定することである。
【００３６】
より望ましくは、上記の原料供給量ｑは、５μmol／min以上、９０μmol／min以下が良い。更に望ましい値としては、形成される突起部の大きさや形、配置間隔等の下地基板の仕様や、供給原料の種類や供給流方向、結晶成長法等の諸条件にも依るが、概ね１０〜８０μmol／min程度が理想的である。この値は、大き過ぎると上記の差分（ｂ−ａ）を略最大値に制御することが難しくなるので、各突起部間（突起部の側方）に大きな空洞を形成することが難しくなる。従って、この様な場合には、格子定数差に基づく結晶内の応力が比較的緩和され難く、転位が発生する等、半導体基板の単結晶の結晶性が劣化し易くなってしまい望ましくない。
【００３７】
また、応力（剪断応力）により、下地基板と半導体基板とを分離する際にも、突起部側方の空洞が無いか或いはこの空洞が小さいと、突起部に応力が集中し難くなり、突起部の破断が起り難くなってしまい望ましくない。
一方、原料供給量ｑが小さ過ぎると、結晶成長時間が掛かり過ぎて生産性の面で不利となり、望ましくない。
【００３８】
また、第１０の手段は、上記の第１乃至第９の何れか１つの手段において、突起部形成工程後に、少なくとも突起部の表面に「Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）」より成るバッファ層Ｃを形成する工程を設けることである。
【００３９】
ただし、上記のバッファ層Ｃとは、４００℃〜１１００℃付近で成長するＡｌＮやＡｌＧａＮ等の半導体層のことであり、このバッファ層Ｃとは別に、更に、上記のバッファ層Ｃと略同組成（例：ＡｌＮや、ＡｌＧａＮ）の中間層（以下、単に「バッファ層」と言う場合がある。）を周期的に、又は他の層と交互に、或いは、多層構造が構成される様に、半導体基板（半導体結晶Ａ）中に積層しても良い。
【００４０】
これらのバッファ層（或いは、中間層）の積層により、格子定数差に起因する半導体基板（成長層）に働く応力を緩和できる等の従来と同様の作用原理により、結晶性を向上させることが可能となる。
また、この様な作用・効果は、反応防止層を構成する晶質材料Ｂが炭化シリコン（ＳｉＣ）等の場合に、特に顕著である。
【００４１】
また、第１１の手段は、上記の第１０の手段において、バッファ層Ｃの膜厚を0.０１μｍ以上、１μｍ以下に形成することである。
【００４２】
この手段により、バッファ層の上に形成される所望の半導体結晶Ａ（例：ＧａＮ層）のみを良質に横方向に成長させることができる。
【００４３】
尚、バッファ層の膜厚は、上記の通りおよそ0.０１μｍ〜１μｍ程度が概ね妥当な範囲であるが、より望ましくは、0.１μｍ以上、0.５μｍ以下が良い。この膜厚が厚過ぎると、空洞が小さくなり易くなり望ましくない。また、この膜厚を薄くし過ぎると、略均一にバッファ層を成膜することが困難となる。特に、突起部の上部付近においてバッファ層の成膜ムラ（十分に成膜されない部位）が生じると、結晶性にもムラが生じ易くなり、望ましくない。
【００４４】
また、第１２の手段は、上記の第１乃至第１１の何れか１つの手段の突起部形成工程において、突起部が略等間隔または略一定周期で配置される様に突起部を形成することである。
【００４５】
これにより、横方向成長の成長条件が全体的に略均等となり、結晶性の良否にムラが生じ難くなる。
また、本手段により、上記の空洞が各々略均等な大きさとなり、上記の剪断応力を各突起部に略均等に分配することが可能となるため、全突起部の破断がムラなく生じ、下地基板と半導体基板との分離が確実に実施できる様になる。
また、突起部間の谷部の上方が、半導体基板によって完全に覆われるまでの時間に、局所的なバラツキが生じ難くなるため、例えば、結晶成長速度の遅い結晶成長法から、結晶成長速度の速い結晶成長法に、途中で結晶成長法を変更する場合に、その時期を的確に、早期に、或いは一意に決定することが容易となる。
【００４６】
また、第１３の手段は、上記の第１２の手段の突起部形成工程において、１辺が0.１μｍ以上の略正三角形を基調とする２次元三角格子の格子点上に突起部を形成することである。
【００４７】
この手段により、上記の第１２の手段をより具体的に正確、確実に実施でき、よって、転位の数を確実に低減することができる。
【００４８】
また、第１４の手段は、上記の第１乃至第１３の何れか１つの手段の突起部形成工程において、突起部の水平断面形状を、略正三角形、略正六角形、略円形、略矩形、略菱形、又は略平行四辺形にすることである。
【００４９】
この手段により、III族窒化物系化合物半導体より形成される結晶の結晶軸の方向が各部で揃い易くなるため、或いは、任意の水平方向に対して突起部の水平方向の長さ（太さ）を略一様に制限できるため、転位の数を抑制することができる。特に、正六角形や正三角形や平行四辺形等は、半導体結晶の結晶構造と合致し易いのでより望ましい。また、円形や矩形は製造技術の面で形成し易いと言う、現行一般の加工技術水準の現状に照らしたメリットが有る。
【００５０】
また、第１５の手段は、上記の第１乃至第１４の何れか１つの手段の突起部形成工程において、突起部の配置間隔を0.１μｍ以上、１０μｍ以下に形成することである。より望ましくは、結晶成長の実施条件にも依存するが、突起部の配置間隔は、0.５〜８μｍ程度が良い。ただし、この配置間隔とは、互いに接近する各突起部の中心点間の距離のことを言う。
【００５１】
この手段により、突起部の谷部の上方を目的の半導体基板（半導体結晶Ａ）で覆うことが可能となると同時に、突起部間（突起部の谷部）に空洞を形成することが可能となる。
この値が小さ過ぎると、ＥＬＯの作用が殆ど得られなくなり、応力緩和作用を十分には得られず、結晶性が劣化する。また、形成される空洞が小さくなり過ぎて、半導体基板の膜厚を必要以上に大きくしない限り、突起部を容易に破断することができなくなる。
【００５２】
また、この値が大きくなり過ぎると、確実に突起部の谷部の上方を半導体基板で覆うことができなくなり、結晶性が均質かつ良質の半導体基板（半導体結晶Ａ）が得られなくなる。
或いは、この値が更に大き過ぎると、谷部の露出面が広大となり過ぎて、ＥＬＯの作用が殆ど得られなくなり、また、空洞が全く形成されなくなる。
【００５３】
また、第１６の手段は、上記の第１乃至第１５の何れか１つの手段の反応防止工程において、反応防止層を下地基板上の表裏両面に成膜することである。
これにより、反応防止工程後に生じる下地基板（Ｓｉ基板）の反り（湾曲）を防止若しくは緩和することができる。
【００５４】
【００５５】
また、第１７の手段は、において、上記の第１乃至第１６の何れか１つの手段により製造された半導体結晶を結晶成長基板とした結晶成長によりIII族窒化物系化合物半導体素子を製造することである。
この手段によれば、結晶性が良質で、内部応力の少ない半導体より、III族窒化物系化合物半導体素子を製造することが可能又は容易となる。
以上の本発明の手段により、前記の課題を効果的、或いは合理的に解決することができる。
【００５６】
【発明の実施の形態】
本発明を実施するに当り、次の中から個々の製造条件をそれぞれ任意に選択しても良い。また、これらの各製造条件は、任意に組み合わせても良い。
まず、最初に、III族窒化物系化合物半導体層を形成する方法としては、有機金属気相成長法（MOCVD又はMOVPE）が好ましい。しかしながら、分子線気相成長法（MBE）、ハライド気相成長法（Halide VPE）、液相成長法（LPE）等を用いても良く、また、各層を各々異なる成長方法で形成しても良い。
【００５７】
また、バッファ層については、格子不整合を是正する等の理由から、結晶成長基板中、或いは下地基板等に形成することが好ましい。
特に、半導体基板（半導体結晶Ａ）中にバッファ層（前記の中間層）を積層する場合、これらのバッファ層としては、低温で形成させたIII族窒化物系化合物半導体Al_xGa_yIn_1-x-yN（0≦x≦1，0≦y≦1，0≦x+y≦1）、より好ましくはAl_xGa_1-xN（0≦x≦1）を用いることができる。このバッファ層は単層でも良く、組成等の異なる多重層としても良い。バッファ層の形成方法は、380〜420℃の低温で形成するものでも良く、逆に1000〜1180℃の範囲で、ＭＯＣＶＤ法で形成しても良い。また、ＤＣマグネトロンスパッタ装置を用いて、高純度金属アルミニウムと窒素ガスを原材料として、リアクティブスパッタ法によりAlNから成るバッファ層を形成することもできる。
【００５８】
同様に一般式Al_xGa_yIn_1-x-yN（0≦x≦1，0≦y≦1，0≦x+y≦1、組成比は任意）のバッファ層を形成することができる。更には蒸着法、イオンプレーティング法、レーザアブレーション法、ＥＣＲ法を用いることができる。物理蒸着法によるバッファ層は、200〜600℃で行うのが望ましい。さらに望ましくは300〜600℃であり、さらに望ましくは350〜450℃である。これらのスパッタリング法等の物理蒸着法を用いた場合には、バッファ層の厚さは、100〜3000Åが望ましい。さらに望ましくは、100〜400Åが望ましく、最も望ましくは、100〜300Åである。
【００５９】
多重層としては、例えばAl_xGa_1-xN（0≦x≦1）から成る層とGaN層とを交互に形成する、組成の同じ層を形成温度を例えば600℃以下と1000℃以上として交互に形成するなどの方法がある。勿論、これらを組み合わせても良く、多重層は３種以上のIII族窒化物系化合物半導体Al_xGa_yIn_1-x-yN（0≦x≦1，0≦y≦1，0≦x+y≦1）を積層しても良い。一般的には緩衝層は非晶質であり、中間層は単結晶である。緩衝層と中間層を１周期として複数周期形成しても良く、繰り返しは任意周期で良い。繰り返しは多いほど結晶性が良くなる。
【００６０】
バッファ層及び上層のIII族窒化物系化合物半導体は、III族元素の組成の一部は、ボロン(B)、タリウム(Tl)で置き換えても、また、窒素(N)の組成一部をリン(P)、ヒ素(As)、アンチモン(Sb)、ビスマス(Bi)で置き換えても本発明を実質的に適用できる。また、これら元素を組成に表示できない程度のドープをしたものでも良い。例えば組成にインジウム(In)、ヒ素(As)を有しないIII族窒化物系化合物半導体であるAl_xGa_1-xN（0≦x≦1）に、アルミニウム(Al)、ガリウム(Ga)よりも原子半径の大きなインジウム(In)、又は窒素(N)よりも原子半径の大きなヒ素(As)をドープすることで、窒素原子の抜けによる結晶の拡張歪みを圧縮歪みで補償し結晶性を良くしても良い。
【００６１】
この場合はアクセプタ不純物がIII族原子の位置に容易に入るため、ｐ型結晶をアズグローンで得ることもできる。このようにして結晶性を良くすることで本願発明と合わせて更に貫通転位を１００乃至１０００分の１程度にまで下げることもできる。バッファ層とIII族窒化物系化合物半導体層とが２周期以上で形成されている基底層の場合、各III族窒化物系化合物半導体層に主たる構成元素よりも原子半径の大きな元素をドープすると更に良い。なお、発光素子として構成する場合は、本来III族窒化物系化合物半導体の２元系、若しくは３元系を用いることが望ましい。
【００６２】
ｎ型のIII族窒化物系化合物半導体層を形成する場合には、ｎ型不純物として、Si、Ge、Se、Te、C等IV族元素又はVI族元素を添加することができる。また、ｐ型不純物としては、Zn、Mg、Be、Ca、Sr、Ba等II族元素又はIV族元素を添加することができる。これらを複数或いはｎ型不純物とｐ型不純物を同一層にドープしても良い。
【００６３】
横方向エピタキシャル成長を用いてIII族窒化物系化合物半導体層の転位を減じることも任意である。この際、マスクを用いるもの、エッチングにより段差を埋めるもの任意の方法を取ることができる。
【００６４】
エッチングマスクは、多結晶シリコン、多結晶窒化物半導体等の多結晶半導体、酸化珪素(SiO_x)、窒化珪素(SiN_x)、酸化チタン(TiO_X)、酸化ジルコニウム(ZrO_X)等の酸化物、窒化物、チタン(Ti)、タングステン(W)のような高融点金属、これらの多層膜をもちいることができる。これらの成膜方法は蒸着、スパッタ、ＣＶＤ等の気相成長法の他、任意である。
【００６５】
エッチングをする際には、反応性イオンビームエッチング（ＲＩＢＥ）が望ましいが、任意のエッチング方法を用いることができる。基板面に垂直な側面を有する段差を形成するのでないものとして、異方性エッチングにより例えば段差の底部に底面の無い、断面がＶ字状のものを形成しても良い。
【００６６】
III族窒化物系化合物半導体にＦＥＴ、発光素子等の半導体素子を形成することができる。発光素子の場合は、発光層は多重量子井戸構造（ＭＱＷ）、単一量子井戸構造（ＳＱＷ）の他、ホモ構造、ヘテロ構造、ダブルヘテロ構造のものが考えられるが、ｐｉｎ接合或いはｐｎ接合等により形成しても良い。
【００６７】
以下、本発明を具体的な実施例に基づいて説明する。ただし、本発明は以下に示す実施例に限定されるものではない。
（第１実施例）
以下、本発明の実施例における半導体結晶（結晶成長基板）の製造手順の概要を例示する。
【００６８】
〔１〕反応防止工程
本反応防止工程は、下地基板（Ｓｉ基板）上に反応防止層を積層する製造工程である。
本反応防止工程では、まず最初に、Ｓｉ（１１１）基板上に気相成長法（ＭＯＶＰＥ）により、炭化シリコン（ＳｉＣ）より成る反応防止層を約1.５μｍ成膜する。尚、ウエハの反りを防止するために、ＳｉＣ膜の成膜を表裏両面に行っても良い。
【００６９】
〔２〕突起部形成工程
上記の反応防止層の上に、フォトリソグラフィーを利用したドライエッチングにより、直径約１μｍ、高さ約１μｍの略円柱形状の突起部Ｂ１を約２μｍの配置間隔で形成する（図２）。配列形態としては、一辺が約２μｍの略正三角形を基調とする２次元三角格子の各格子点上に突起部Ｂ１の円柱底面の中心が配置される様に、突起部Ｂ１を形成する。ただし、下地基板の厚さは約２００μｍとする。
【００７０】
〔３〕結晶成長工程
本結晶成長工程では、図４に示す様に、結晶の成長面が、突起部Ｂ１の上面（初期状態）から各々互いに連結されて一連の略平面状に成長するまでの成長工程を有機金属化合物気相成長法（ＭＯＶＰＥ法）に従って実施し、その後、この半導体基板（結晶層）が２００μｍ程度の厚膜に成長するまでの成長工程をハイドライド気相成長法（ＨＶＰＥ法）に従って実施する。
尚、本結晶成長工程では、アンモニア(NH₃)ガス、キャリアガス(H₂,N₂)、トリメチルガリウム(Ga(CH₃)₃)ガス（以下「TMG」と記す）、及びトリメチルアルミニウム(Al(CH₃)₃）ガス（以下「TMA」と記す）を用いる。
【００７１】
（ａ）まず、上記の突起部Ｂ１が設けられた下地基板（図２）を有機洗浄及び酸処理により洗浄し、結晶成長装置の反応室に載置されたサセプタに装着し、常圧でH₂を反応室に流しながら温度1100℃で下地基板をベーキングする。
（ｂ）次に、上記の下地基板の上に、ＭＯＶＰＥ法に従って、Ｈ₂，NH₃，ＴＭＧ，ＴＭＡを供給して、ＡｌＧａＮバッファ層（バッファ層Ｃ）を成膜する。このＡｌＧａＮバッファ層Ｃの結晶成長温度は、約１１００℃、膜厚は約0.２μｍである。（図３）
【００７２】
（ｃ）このＡｌＧａＮバッファ層（バッファ層Ｃ）の上に、半導体基板の一部、即ち、膜厚約５μｍのＧａＮ層Ａを、H₂、NH₃及びＴＭＧを供給して、成長温度１０７５℃で結晶成長させた。この工程により、図４に示す様に、半導体基板（ＧａＮ層Ａ）の一部が横方向成長し、谷部即ち突起部Ｂ１の側方に大きな空洞ができる。
尚、この時のＴＭＧ供給速度は、概ね４０μmol／min程度であり、ＧａＮ層（半導体結晶Ａ）の結晶成長速度は、約１μｍ／Ｈｒ程度である。
【００７３】
（ｄ）その後、ハイドライド気相成長法（ＨＶＰＥ法）に従って、上記のＧａＮ層（半導体結晶Ａ）を、更に、２００μｍまで結晶成長させた。このＨＶＰＥ法におけるＧａＮ層の結晶成長速度は、凡そ４５μｍ／Ｈｒ程度である。
【００７４】
〔４〕分離工程
（ａ）上記の結晶成長工程の後、アンモニア（NH₃)ガスを結晶成長装置の反応室に流したまま、下地基板（Ｓｉ基板）を有するウエハを略常温まで冷却する。この時の冷却速度は、概ね「−５０℃／ｍｉｎ〜−５℃／ｍｉｎ」程度とすれば良い。
【００７５】
（ｂ）その後、これらを結晶成長装置の反応室から取り出すと、下地基板（Ｓｉ基板）から剥離したＧａＮ結晶（半導体結晶Ａ）が得られた。ただし、この結晶は、ＧａＮ層（半導体基板）の裏面に、ＡｌＧａＮバッファ層Ｃの小さな一部分の残骸と突起部Ｂ１の破断残骸とが残留したままのものである。
【００７６】
〔５〕破断残骸除去工程
上記の分離工程の後、ラッピング処理により、ＧａＮ結晶の裏面に残ったＳｉより成る突起部Ｂ１の破断残骸を除去する。
ただし、本破断残骸除去工程は、フッ酸に硝酸を加えた混合液等を用いたエッチング処理により実施しても良い。
【００７７】
以上の製造方法により、膜厚約２００μｍの結晶性の非常に優れた良質のＧａＮ結晶（ＧａＮ層）、即ち、下地基板から独立した所望の半導体基板（半導体結晶Ａ）を得ることができる。
【００７８】
尚、反応防止層を形成する晶質材料Ｂとしては、ＡｌＮ、Ａｌ_xＧａ_1-xＮ（0.30≦ｘ≦１）等でも、上記の実施例と略同様の作用・効果が得られる。より一般には、反応防止層を形成する晶質材料Ｂとして、炭化シリコン（ＳｉＣ，３Ｃ−ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、スピネル（ＭｇＡｌ₂Ｏ₄）、或いは、アルミニウム組成比が少なくとも0.３０以上のＡｌＧａＮ、ＡｌＩｎＮ又はＡｌＧａＩｎＮを用いることができる。
【００７９】
また、目的の半導体基板を形成する半導体結晶Ａは、窒化ガリウム（ＧａＮ）に限定されるものではなく、前記の一般の「III族窒化物系化合物半導体」を任意に選択することができる。
また、目的の半導体基板（半導体結晶Ａ）は、多層構造を有するものとしても良い。
【００８０】
また、上記の実施例では、図２に例示した様に、下地基板の突起部や谷部は鉛直面と水平面により構成されているが、これらは任意の斜面や曲面等から形成しても良い。従って、図２（ｃ）に例示した下地基板上に形成される谷部の断面形状は、略矩形の凹字型以外にも、例えば、略Ｕ字型や略Ｖ字型等の形に形成しても良く、一般にこれらの形状、大きさ、間隔、配置、配向等は任意である。
【図面の簡単な説明】
【図１】 本発明の基本概念を例示的に説明する半導体結晶の製造工程における模式的な断面図。
【図２】 本発明の実施例に係わる、下地基板（Ｓｉ基板）の部分的な断片の模式的な斜視図（ａ）、平面図（ｂ）、及び断面図（ｃ）。
【図３】 バッファ層Ｃ（ＡｌＧａＮ層）が成膜された下地基板の模式的な斜視図（ａ）、平面図（ｂ）、及び断面図（ｃ）。
【図４】 半導体基板（半導体結晶Ａ）が積層された下地基板の模式的な斜視図（ａ）、平面図（ｂ）、及び断面図（ｃ）。
【図５】 Ｓｉ基板（下地基板）上に結晶成長した従来の半導体結晶を例示する模式的な断面図。
【符号の説明】
Ｓｉ … シリコン基板（下地基板）
Ａ … 半導体結晶（目的の半導体基板）
Ｂ … 反応防止層（晶質材料）
Ｂ１… 突起部（反応防止層の一部分）
Ｃ … バッファ層

Claims (17)

1. 横方向結晶成長作用を利用して、シリコン（Ｓｉ）より形成された下地基板上に組成式が「Ａｌ _x Ｇａ _y Ｉｎ _(1-x-y) Ｎ（０≦ｘ＜１，０＜ｙ≦１，ｘ＋ｙ≦１）」を満たすIII族窒化物系化合物半導体から成る半導体結晶Ａを成長させることにより、半導体基板を得る方法であって、
   前記下地基板上に、前記半導体結晶Ａよりも融点又は耐熱性が高い、炭化シリコン（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、スピネル（ＭｇＡｌ ₂ Ｏ ₄ ）、又はアルミニウム組成比が少なくとも 0. ３０以上のＡｌＧａＮ、ＡｌＩｎＮ、或いはＡｌＧａＩｎＮより成る晶質材料Ｂより成る反応防止層を成膜する反応防止工程と、
   化学的又は物理的なエッチングにより、前記反応防止層が成膜された側の片面に前記下地基板を露出させずに前記反応防止層から多数の突起部を形成する突起部形成工程と、
   前記突起部の表面の少なくとも一部を前記半導体結晶Ａが結晶成長を開始する最初の成長面とし、この成長面が各々互いに連結されて少なくとも一連の略平面に成長するまで、前記半導体結晶Ａを結晶成長させる結晶成長工程とを有することを特徴とする半導体結晶の製造方法。
2. 前記成長面を横方向に成長させて各々互いに連結させることにより、前記突起部間に、前記半導体結晶Ａが積層されていない空洞を形成することを特徴とする請求項１に記載の半導体結晶の製造方法。
3. 前記突起部間の前記反応防止層の谷部における膜厚を0.１μｍ以上、２μｍ以下に形成することを特徴とする請求項１又は請求項２に記載の半導体結晶の製造方法。
4. 前記突起部形成工程において、前記突起部の縦方向の高さを0.５μｍ以上、２０μｍ以下に形成することを特徴とする請求項１乃至請求項３の何れか１項に記載の半導体結晶の製造方法。
5. 前記突起部形成工程において、前記突起部の横方向の太さ、幅、又は直径を0.１μｍ以上、１０μｍ以下に形成することを特徴とする請求項１乃至請求項４の何れか１項に記載の半導体結晶の製造方法。
6. 前記半導体結晶Ａと前記下地基板とを冷却または加熱することにより、前記半導体結晶Ａと前記下地基板との熱膨張係数差に基づく応力を発生させ、この応力を利用して前記突起部を破断することにより、前記半導体結晶Ａと前記下地基板とを分離する分離工程を有することを特徴とする請求項１乃至請求項５の何れか１項に記載の半導体結晶の製造方法。
7. 前記結晶成長工程において、前記半導体結晶Ａを５０μｍ以上積層することを特徴とする請求項１乃至請求項６の何れか１項に記載の半導体結晶の製造方法。
8. 前記結晶成長工程において、前記III族窒化物系化合物半導体の原料供給量ｑを調整することにより、
   前記下地基板の前記突起部間の谷部の少なくとも一部の被浸食領域における前記III族窒化物系化合物半導体の結晶成長速度ａと、前記突起部の頭頂部における結晶成長速度ｂとの差分（ｂ−ａ）を略最大値に制御する
   ことを特徴とする請求項１乃至請求項７の何れか１項に記載の半導体結晶の製造方法。
9. 前記原料供給量ｑを１μmol／min以上、１００μmol／min以下に設定することを特徴とする請求項８に記載の半導体結晶の製造方法。
10. 前記突起部形成工程後、少なくとも前記突起部の表面に「Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）」より成るバッファ層Ｃを形成する工程を有することを特徴とする請求項１乃至請求項９の何れか１項に記載の半導体結晶の製造方法。
11. 前記バッファ層Ｃの膜厚を0.１μｍ以上、１μｍ以下に形成することを特徴とする請求項１０に記載の半導体結晶の製造方法。
12. 前記突起部形成工程において、前記突起部が略等間隔または略一定周期で配置される様に前記突起部を形成することを特徴とする請求項１乃至請求項１３の何れか１項に記載の半導体結晶の製造方法。
13. 前記突起部形成工程において、
    １辺が0.１μｍ以上の略正三角形を基調とする２次元三角格子の格子点上に前記突起部を形成することを特徴とする請求項１２に記載の半導体結晶の製造方法。
14. 前記突起部形成工程において、前記突起部の水平断面形状は、略正三角形、略正六角形、略円形、略矩形、略菱形、又は略平行四辺形であることを特徴とする請求項１乃至請求項１３の何れか１項に記載の半導体結晶の製造方法。
15. 前記突起部形成工程において、前記突起部の配置間隔を0.１μｍ以上、１０μｍ以下に形成することを特徴とする請求項１乃至請求項１４の何れか１項に記載の半導体結晶の製造方法。
16. 前記反応防止工程において、前記反応防止層を前記下地基板上の表裏両面に成膜することを特徴とする請求項１乃至請求項１５の何れか１項に記載の半導体結晶の製造方法。
17. 請求項１乃至請求項１６の何れか１項に記載の半導体結晶の製造方法を用いて製造された前記半導体結晶を結晶成長基板として、結晶成長により製造することを特徴とするIII族窒化物系化合物半導体素子の製造方法。

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