KR101563686B1 - 반도체 발광소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 발광소자의 제조방법에 관하여 개시한다. 개시된 반도체 발광소자의 제조방법은, 기판 상에 절연층을 형성하는 단계; 상기 절연층에 복수의 제1홀을 형성하는 단계; 상기 제1홀에 GaN 로드를 형성하는 단계; 상기 GaN 로드로부터 n-GaN층을 측면성장하여 상기 절연층을 덮는 제4단계;를 구비한다.

Description

반도체 발광소자의 제조방법{Method of manufacturing semiconductor light emitting device}
본 발명의 실시예는 실리콘 기판 상에 저결함 밀도를 가진 GaN 박막을 방법에 관한 것이다.
반도체 발광 소자의 기판은 사파이어 기판을 주로 이용하여 왔다. 사파이어 기판은 GaN 발광셀의 두께를 5 ㎛ 이상으로 용이하게 성장시킬 수 있다. 그러나, 사파이어 기판은 고가이며 그 크기에 제한이 있다.
실리콘 기판 상에 GaN 발광셀이 성장된 발광소자는 GaN 발광셀과 실리콘 사이의 격자 상수 차이 및 열팽창 계수의 차이로 GaN 발광셀에 많은 크랙이 발생될 수 있다. 이러한 크랙 발생은 GaN층 두께가 커질 수록 더 심해진다.
실리콘 기판은 GaN 발광셀에서 방출되는 광을 일부 흡수하므로, 광출력을 감소시킨다. 광출력을 향상시키기 위해서 GaN 발광셀로부터 실리콘 기판을 제거하는 추가공정이 필요할 수도 있다.
본 발명의 실시예들은 실리콘 기판 위에서 결함밀도가 적은 GaN 층을 형성하여 발광소자를 제조하는 방법을 제공한다.
본 발명의 일 실시예에 따른 발광소자의 제조방법은:
기판 상에 절연층을 형성하는 제1단계;
상기 절연층에 복수의 제1홀을 형성하는 제2단계;
상기 제1홀에 GaN 로드를 형성하는 제3 단계;
상기 GaN 로드로부터 n-GaN층을 측면성장하여 상기 절연층을 덮는 제4단계; 및
상기 n-GaN층 상에 활성층, p-GaN층을 순차적으로 형성하는 제5 단계;를 구비한다.
상기 기판은 실리콘 기판으로 형성될 수 있다.
상기 GaN 로드는 상기 절연층 보다 높게 형성된다.
상기 GaN 로드는 10-100 nm 직경으로 형성될 수 있다.
제1 단계에서, 상기 절연층은 SiO2로 형성하며,
상기 절연층 상에 TiO2 를 사용하여 반사층을 더 형성하는 단계를 구비하며,
상기 제2 단계는 상기 절연층 및 상기 반사층에 상기 제1홀을 형성하는 단계이다.
상기 제1 단계는, 상기 절연층 및 상기 반사층을 하나의 세트로 하여, 3-5세트로 형성할 수 있다.
상기 절연층 및 상기 반사층은 각각 10nm - 100 nm 두께로 형성된다.
본 발명의 다른 실시예에 따른 발광소자의 제조방법은:
기판 상에 절연층을 형성하는 제1 단계;
상기 절연층에 복수의 제2홀을 형성하는 제2 단계;
상기 제2홀에 ZnO 로드를 형성하는 제3 단계;
상기 ZnO 로드의 외주에 GaN를 증착하여 GaN 층을 형성하는 제4 단계;
상기 ZnO를 제거하여 상기 GaN층을 속이 빈 GaN 로드로 만드는 제5 단계;
상기 속이 빈 GaN 로드 상에 n-GaN층을 측면성장하여 상기 절연층을 덮는 제6 단계; 및
상기 n-GaN층 상에 활성층, p-GaN층을 순차적으로 형성하는 제7 단계;를 구비한다.
상기 ZnO 로드는 상기 절연층 보다 높게 형성된다.
상기 속이 빈 GaN 로드는 100nm - 10 ㎛ 두께로 형성된다.
상기 제5 단계는, 상기 ZnO를 600℃-900℃에서 열분해하는 단계이다.
상기 제4 단계는, 상기 ZnO의 열분해 온도 이하에서 수행된다.
본 발명의 실시예들에 따라 제조된 발광소자는 실리콘 기판에서 성장한 GaN 층에서의 크랙 발생이 거의 없으며, 결함밀도가 사파이어 기판에서 성장한 GaN층에서의 결함밀도 수준으로 낮으며, 큰 직경의 실리콘 웨이퍼를 사용하므로 제조비용이 감소될 수 있다. 또한, 반사층의 사용으로 발광효율의 향상을 기할 수 있다.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 반도체 발광소자의 제조방법의 바람직한 실시예들을 상세히 설명한다.
이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 본 발명의 실시예에 따른 반도체 발광소자의 제조방법이 적용되는 발광소자의 단면도이다.
도 1을 참조하면, 발광소자(100)는 기판(110) 상에 형성된 절연층(112) 및 반사층(114)을 구비한다. 절연층(112) 및 반사층(114)에는 제1홀(h1)이 형성되어 있다. 이 제1홀(h1)은 직경이 대략 10nm - 100nm로 형성된다. 기판(110) 상에는 제1홀(h1)을 통해서 반사층(114) 보다 높게 형성된 GaN 로드(120)가 성장되어 있다. GaN 로드(120)는 대략 반사층(114)의 표면 보다 10 nm - 1 ㎛ 높게 형성된다.
GaN 로드(120) 상에는 n-GaN 층(130), 활성층(140), p-GaN층(150), 투명전극층(160)이 적층되어 있다. 상기 n-GaN층(130)은 GaN 로드(120) 상에서 측면성장으로 형성된 것으로 결함밀도가 낮으며, 크랙이 거의 없다. 따라서, 발광소자(100)는 n-GaN층에서의 크랙으로 인한 발광효율의 감소가 줄어든다.
이하에서는 본 발명의 실시예에 따른 발광소자의 제조방법을 도면을 참조하여 상세하게 설명한다. 도 1의 구성요소와 동일한 구성요소에는 동일한 참조번호를 사용한다.
도 2a를 참조하면, (111) 표면을 가진 n형 실리콘 기판(110)을 준비한다. 기판(110) 상에 절연층(112) 및 반사층(114)을 순차적으로 증착한다. 절연층(112)은 SiO2를 10 nm - 100 nm 두께로 증착한다. 이어서 TiO2 반사층(114)을 10 nm - 100 nm 두께로 CVD 방법으로 증착한다. 도 2a에서는 절연층(112) 및 반사층(114)을 각각 1회씩 증착하였지만, 절연층(112) 및 반사층(114)을 하나의 세트로 해서 이를 2-5회 증착할 수도 있으며, 그에 해당하는 도면은 편의상 생략하였다.
도 2b를 참조하면, 리소그래피 방법으로 반사층(114) 및 절연층(112)을 함께 패터닝하여 제1홀(h1)을 형성한다. 제1홀(h1)의 직경은 대략 10 nm - 100 nm 크기로 형성할 수 있다.
도 2c를 참조하면, 제1홀(h1)로부터 n-GaN 로드(120)를 HVPE (hydride vapor phase epitaxial) 성장시킨다. n-GaN 로드(120)는 제1홀(h1)의 직경과 동일한 직경으로 성장한다. n-GaN 로드(120)는 반사층(114) 보다 높게, 예컨대 10 nm - 100 nm 높게 성장시킨다.
도 2d를 참조하면, n-GaN 로드(120) 상에 n-GaN를 측면성장시켜서 n-GaN층(130)을 형성한다. 측면성장을 위해서 갈륨 플로라이드 전구체 및 암모니아 전구체를 Ga/N 원자비가 20-100 비율로 대략 1000 - 1100 ℃에서 반응로에 공급한다. n-GaN 층(130)을 대략 3 ㎛ - 10 ㎛ 두께로 성장시킨다. 성장된 n-GaN 층(130)에는 크랙이 생기지 않으며, 결함밀도도 108/cm2 이하이며, 이는 사파이어 기판 상에 성장된 GaN 층의 결함밀도와 유사한 수준이다.
이어서, 활성층(140), p-GaN층(150), 투명전극층(160)을 형성한다. 활성층(130) 은 다중양자우물 구조를 가질 수 있다. 이들 층들의 형성방법은 일반적으로 잘 알려진 반도체 공정으로 수행될 수 있으며, 상세한 설명은 생략한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 발광소자의 제조방법이 적용되는 발광소자의 단면도이다.
도 3을 참조하면, 발광소자(200)는 기판(210) 상에 형성된 절연층(212) 및 반사층(214)을 구비한다. 절연층(212) 및 반사층(214)에는 제2홀(h2)이 형성되어 있다. 이 제2홀(h2)은 직경이 대략 10nm - 100nm로 형성된다. 기판(210) 상에는 제2홀(h2)을 통해서 반사층(214) 보다 높게 형성된 속이 빈 GaN 로드(220)가 형성되어 있다. 속이 빈 GaN 로드(220)는 대략 반사층(214)의 표면 보다 10 nm - 100 nm 높게 형성된다.
GaN 로드(220) 상에는 n-GaN 층(230), 활성층(240), p-GaN층(250), 투명전극층(260)이 적층되어 있다. 상기 n-GaN층(230)은 속이빈 GaN 로드(220) 상에서 측면성장으로 형성된 것으로 결함밀도가 낮으며, 크랙이 거의 없다. 따라서, 발광소자(200)는 결함밀도가 낮으며, n-GaN층(230)에서의 크랙으로 인한 발광효율의 감소가 줄어든다.
이하에서는 본 발명의 실시예에 따른 발광소자의 제조방법을 도면을 참조하여 상세하게 설명한다. 도 3의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명을 생략한다.
도 4a를 참조하면, (111) 표면을 가진 n형 실리콘 기판(210)을 준비한다. 기 판(210) 상에 절연층(212) 및 반사층(214)을 순차적으로 증착한다. 절연층(212)은 SiO2를 10 nm - 1 ㎛ 두께로 증착한다. 이어서 TiO2 반사층(214)을 10 nm - 100 nm 두께로 CVD 방법으로 증착한다. 도 4a에서는 절연층(212) 및 반사층(214)을 각각 1회씩 증착하였지만, 절연층(212) 및 반사층(214)을 하나의 세트로 해서 이를 2-5회 증착할 수도 있다.
도 4b를 참조하면, 리소그래피 방법으로 반사층(214) 및 절연층(212)을 함께 패터닝하여 제2홀(h2)을 형성한다. 제2홀(h2)의 직경은 대략 10 nm - 100 nm 크기로 형성할 수 있다.
도 4c를 참조하면, 제2홀(h2)로부터 ZnO 로드(220)를 HVPE (hydride vapor phase epitaxial) 성장시킨다. ZnO 로드(216)는 제2홀(h2)의 직경과 동일한 직경으로 성장한다. ZnO 로드(216)는 반사층(214) 보다 높게, 예컨대 10 nm - 100 nm 높게 성장된다.
도 4d를 참조하면, ZnO 로드(216) 상에 n-GaN층(220)을 형성한다. n-GaN층(220)은 ZnO의 열분해 온도 보다 낮은 온도, 예컨대, 400 - 700 ℃에서 0.1- 10 ㎛ 두께로 증착될 수 있다.
도 4e를 참조하면, 기판(210)을 열처리하여 ZnO 로드(216)를 열분해시켜서 제거한다. 열처리 온도는 NH3 분위기에서 600~700 ℃, 또는 H2 분위기에서 600~900 ℃에서 수행된다. ZnO가 제거된 n-GaN층(220)은 속이 빈 n-GaN 로드(220)로 칭한다.
도 4f를 참조하면, 속이 빈 n-GaN 로드(220)로부터 n-GaN를 측면성장시켜서 n-GaN층(230)을 형성한다. 측면성장을 위해서 갈륨 플로라이드 전구체 및 암모니아 전구체를 Ga/N 원자비가 20-100 비율로 대략 1000 - 1100 ℃에서 반응로에 공급한다. n-GaN 층을 대략 3 ㎛ - 10 ㎛ 두께로 성장시킨다. 성장된 n-GaN 층(230)에는 크랙이 생기지 않으며, 결함밀도도 108/cm2 이하이며, 이는 사파이어 기판 상에 성장된 GaN 층의 결함밀도와 유사한 수준이다.
이어서, 다중양자우물로 된 활성층(도 3의 240 참조)을 증착하고, 그 위에 p-GaN층(도 3의 250 참조)을 성장시킨다. 그리고, 그 위에 투명전극층(도 3의 260 참조)을 증착한다. 활성층(240), p-GaN층(250), 및 투명전극층(260)의 형성방법은 일반적으로 잘 알려진 반도체 공정으로 수행될 수 있으며, 상세한 설명은 생략한다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 결함밀도 감소 메커니즘을 설명하는 도면이다.
도 5a을 참조하면, 실리콘 기판(310) 상에 서로 이격된 로드(320)가 형성된다. 로드(320)는 도 1의 n-GaN 로드(120) 또는 도 3의 속이 빈 n-GaN 로드(220)일 수 있다. 로드(320) 상에는 1차적으로 n-GaN(322)이 수직으로성장한다. n-GaN(322)에는 점선으로 표시된 디스로케이션이 형성될 수 있다.
도 5b를 참조하면, n-GaN이 수평성장하여 이웃하는 n-GaN 들이 접촉하여 합쳐진다. 이 과정에서 디스로케이션이 옆으로 벤딩되며, 소멸된다. 특히, 로드(320) 사이의 공간 구조는 디스로케이션을 감소시킨다.
또한, 실리콘 기판(310)과 n-GaN 로드(320) 사이의 접촉 면적이 줄어들어 잔존응력(residual stress)이 감소되어 크랙발생이 억제된다.
도 6은 본 발명의 발광소자의 발광효율을 시뮬레이션한 그래프이다.
TiO2/SiO2/Si 적층 구조 위에 형성된 발광소자의 발광효율은 TiO2/SiO2/Si 적층 구조에서의 반사도와 밀접한 관계가 있다. Si 기판 상에 TiO2/SiO2를 한 세트 적층한 것으로부터 다섯 세트 적층하였을 때의 반사도를 측정하였다.
TiO2층은 굴절률(refractive index)이 2.52, 두께 40.47 nm였으며, SiO2는 굴절률이 1.47, 두께 69.42nm 였다. 350~450 nm 파장의 빛에 대한 반사도는 350 m - 450 nm 파장의 광에 대해서 적층 세트 증가에 따라 반사도가 향상되며, 특히, 3세트 이상에서는 매우 높게 나타난 것을 볼 수 있다. 따라서, 발광소자로부터의 광의 흡수가 감소되므로, 발광효율의 향상을 기대할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 발광소자의 제조방법이 적용되는 발광소자의 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 발광소자의 제조방법을 설명하는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 발광소자의 제조방법이 적용되는 발광소자의 단면도이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 발광소자의 제조방법을 설명하는 단면도이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 결함밀도 감소 메커니즘을 설명하는 도면이다.
도 6은 본 발명의 발광소자의 발광효율을 시뮬레이션한 그래프이다.

Claims (16)

  1. 기판 상에 SiO2로 이루어진 절연층을 형성하고, 상기 절연층 상에 TiO2로 이루어진 반사층을 형성하는 제1단계;
    상기 절연층 및 상기 반사층에 복수의 제1홀을 형성하는 제2단계;
    상기 복수의 제1홀에 각각 GaN 로드를 형성하며, 상기 GaN 로드는 상기 반사층 보다 높게 형성하는 제3 단계;
    상기 GaN 로드로부터 n-GaN층을 측면성장하며, 상기 반사층으로부터 이격되게 상기 n-GaN층을 형성하는 제4단계; 및
    상기 n-GaN층 상에 활성층, p-GaN층을 순차적으로 형성하는 제5 단계;를 구비하는 발광소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 기판은 실리콘 기판인 발광소자의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 GaN 로드는 10-100 nm 직경으로 형성된 발광소자의 제조방법.
  5. 삭제
  6. 제 1 항에 있어서, 상기 제1 단계는,
    상기 절연층 및 상기 반사층을 하나의 세트로 하여, 3-5세트로 적층하는 발광소자의 제조방법.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 절연층 및 상기 반사층은 각각 10nm - 100 nm 두께로 형성하는 발광소자의 제조방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
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