KR101384042B1 - 질화물 반도체층의 제조 방법 - Google Patents

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Abstract

한 실시예에 따라, 질화물 반도체층의 제조 방법이 개시된다. 방법은, 기판의 주면 상에 제1 하부층을 형성하는 단계 및 제1 하부층 상에 제1 상부층을 형성하는 단계를 포함할 수 있다. 제1 하부층은 주면에 평행한 제1 축을 따라 제1 격자 간격을 갖는다. 제1 상부층은 제1 격자 간격보다 큰, 제1 축을 따르는 제2 격자 간격을 갖는다. 제1 상부층의 적어도 일부는 압축 변형을 갖는다. 제1 격자 간격에 대한 제1 및 2 격자 간격 간의 차의 비는 0.005 이상 0.019 이하이다. 주면에 평행한 방향의 제1 상부층의 성장 속도는 주면에 수직인 방향의 성장 속도보다 빠르다.

Description

질화물 반도체층의 제조 방법{METHOD FOR MANUFACTURING NITRIDE SEMICONDUCTOR LAYER}
[관련 출원의 상호 참조]
본 출원은 2012년 3월 8일에 출원된 일본 특허 출원 제2012-052343호를 기반으로 하고 이로부터 우선권을 주장하며; 상기 출원의 전체 내용이 본 명세서에 참조로 원용된다.
본 명세서에 서술된 실시예들은 일반적으로 질화물 반도체층의 제조 방법에 관한 것이다.
질화물 반도체를 이용한 반도체 발광 소자인 발광 다이오드(LED)는, 예를 들어 디스플레이 디바이스 및 조명에 사용된다. 또한, 질화물 반도체를 사용한 전자 디바이스는 고속 전자 디바이스 및 전력 디바이스에 이용된다.
이러한 질화물 반도체 소자가 양산성이 우수한 실리콘(Si) 기판상에 제공되면, 격자 상수 및 열팽창 계수의 상이함에 기인한 크랙이 발생되기 쉽다. 실리콘 기판상에 고품질의 결정을 제조하는 기술에 대한 요구가 있다.
일본 공개 특허 공보 특개2006-128626호
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도 1의 (a) 내지 (c)는 실시예 1에 따른 질화물 반도체층을 도시하는 모식도이고;
도 2는 실시예 1에 따른 질화물 반도체층의 제조 방법을 도시하는 플로우챠트이고;
도 3은 질화물 반도체층의 특성을 도시하는 그래프이고;
도 4는 질화물 반도체층의 특성을 도시하는 그래프이고;
도 5는 질화물 반도체층의 특성을 도시하는 그래프이고;
도 6의 (a) 내지 (d)는 질화물 반도체층의 특성을 도시하는 그래프이고;
도 7은 질화물 반도체층의 특성을 도시하는 그래프이고;
도 8의 (a) 내지 (d)는 질화물 반도체층의 특성을 도시하는 모식적 단면도이고;
도 9의 (a) 내지 (d)는 질화물 반도체층을 도시하는 모식도이고;
도 10의 (a) 내지 (c)는 실시예 1에 따른 질화물 반도체층을 도시하는 모식도이고;
도 11은 실시예 1에 따른 다른 질화물 반도체층의 제조 방법을 도시하는 플로우챠트이고;
도 12의 (a) 내지 (d)는 실시예 2에 따른 질화물 반도체층을 도시하는 모식도이고;
도 13의 (a) 내지 (d)는 실시예 2에 따른 다른 질화물 반도체층을 도시하는 모식도이고;
도 14는 실시예에 따른 질화물 반도체층의 특성을 도시하는 그래프이고;
도 15는 실시예에 따른 질화물 반도체층의 특성을 도시하는 그래프이고;
도 16의 (a) 내지 (c)는 실시예 3에 따른 질화물 반도체층을 도시하는 모식도이고;
도 17의 (a) 내지 (l)은 실시예들에 따른 질화물 반도체층의 구성을 도시하는 모식도이다.
한 실시예에 따라, 질화물 반도체층의 제조 방법이 개시된다. 방법은, 기판의 주면 상에 질화물 반도체의 제1 하부층을 형성하는 단계, 및 제1 하부층 상에 질화물 반도체의 제1 상부층을 형성하여 제1 하부층 및 제1 상부층을 포함하는 제1 적층체를 형성하는 단계를 포함할 수 있다. 제1 하부층은 주면에 평행한 제1 축을 따라 제1 격자 간격을 갖는다. 제1 상부층은 제1 격자 간격보다 큰, 제1 축을 따르는 제2 격자 간격을 갖는다. 제1 상부층의 적어도 일부는 제1 압축 변형을 갖는다. 제1 격자 간격에 대한 제2 격자 간격 및 제1 격자 간격 간의 차의 비의 절대값은 0.005 이상 0.019 이하이다. 제1 상부층을 형성하는 단계는 주면에 평행한 방향의 제1 상부층의 성장 속도를 주면에 수직인 방향의 제1 상부층의 성장 속도보다 빠르게 하는 단계 및 제1 상부층에 제1 압축 변형을 인가하면서 제1 상부층을 형성하는 단계를 포함한다. 제1 압축 변형은 제2 격자 간격과 제1 격자 간격 간의 차를 기반으로 한다.
이하에서 첨부 도면을 참조로 하여 다양한 실시예가 서술될 것이다.
도면은 모식적 또는 개념적이며, 따라서 각 구성요소의 두께 및 폭간의 관계, 각 구성요소들간의 크기 비율 등의 외연이 항상 현실적이지는 않다. 또한, 심지어는 동일한 구성요소가 다른 도면에서 상이한 크기 및 비율로 도시될 수 있다.
명세서 및 도면에서, 동일한 구성요소에 대해서는 동일한 참조부호가 주어지며, 동일한 구성요소에 대한 상세한 서술은 생략될 것이다.
[실시예 1]
본 실시예는 질화물 반도체층의 제조 방법에 관한 것이다. 본 실시예에 따른 질화물 반도체층은 반도체 발광 소자, 반도체 수광 소자 또는 전자 디바이스와 같은 반도체 소자에 사용된다. 반도체 발광 소자는, 예를 들어, 발광 다이오드(LED) 및 레이저 다이오드(LD)를 포함한다. 반도체 수광 소자는 광 다이오드(PD)를 포함한다. 전자 디바이스는, 예를 들어, 고전자 이동도 트랜지스터(HEMT), 헤테로접합 바이폴라 트랜지스터(HBT), 전계 효과 트랜지스터(FET) 및 쇼트키 배리어 다이오드(SBD)를 포함한다.
먼저, 본 실시예에 따른 질화물 반도체층의 구성의 예가 서술될 것이다.
도 1의 (a) 내지 (c)는 실시예 1에 따른 질화물 반도체층을 예시하는 모식도이다.
도 1의 (a)는 본 실시예에 따른 질화물 반도체층의 구성을 예시하는 모식적 단면도이다. 도 1의 (b)는 질화물 반도체층의 Al의 조성비를 예시하는 그래프이다. 도 1의 (c)는 질화물 반도체층내 a-축의 격자 간격(Ld)을 예시하는 그래프이다.
도 1의 (a)에 도시된 바와 같이, 본 실시예에 따른 질화물 반도체층(310)은 기판(40)의 주면(40a) 상에 제공된 제1 적층체(61)를 포함한다. 제1 적층체(61)는 주면(40a) 상에 제공된 제1 하부층(61a) 및 제1 하부층(61a) 상에 제공된 제1 상부층(61b)을 포함한다. 제1 하부층(61a) 및 제1 상부층(61b)은 질화물 반도체로 제조된다.
이 실시예에서, 버퍼층(70)이 기판(40)의 주면 상에 제공되고, 제1 적층체(61)가 버퍼층(70) 상에 제공된다.
주면(40a)에 수직인 방향을 Z 축으로 상정한다. Z 축은 제1 하부층(61a)에서 제1 상부층(61b)으로의 방향에 평행하다. Z 축에 수직인 한 축을 X 축으로 상정한다. Z 축 및 X 축에 수직인 방향을 Y 축으로 상정한다. 제1 적층체(61) 및 Z 축을 따라 기능층(10)이 적층된다.
본 명세서에서, "~상에 제공된"의 표현은 구성요소가 임의의 다른 구성요소 바로 위에 제공되는 경우 뿐만 아니라 사이에 임의의 다른 구성요소가 삽입되어 구성요소가 제공되는 경우를 포함한다. 또한, "적층된"의 표현은 구성요소가 임의의 다른 구성요소 바로 위에 적층되는 경우 뿐만 아니라 사이에 임의의 다른 구성요소가 삽입되어 적층되는 경우를 포함한다.
기판(40)은, 예를 들어, 실리콘으로 제조된다. 실리콘 기판은, 예를 들어, Si(111) 기판이다. 하지만, 본 실시예에서, 실리콘 기판의 면방향은 (111)이 아닐 수 있다. 기판(40)으로서, 면방향이 (11n)(n:정수) 또는 (100)인 실리콘 기판을 사용할 수 있다. (110) 면방향 실리콘 기판을 사용하면 실리콘 기판과 질화물 반도체층간의 격자 부정합이 감소하므로 바람직하다.
기판(40)은 산화물층을 포함할 수 있다. 예를 들어, 기판(40)으로서 실리콘-온-인슐레이터(silicon-on-insulator)(SOI) 기판을 사용할 수 있다. 기판(40)으로서, 기능층(10)의 격자 상수와 상이한 격자 상수를 갖는 재료로 제조된 기판을 사용할 수 있다. 기판(40)으로서, 기능층(10)의 열팽창 계수와 상이한 열팽창 계수를 갖는 재료를 포함하는 기판을 사용할 수 있다. 예를 들어, 기판(40)은 사파이어, 스피넬, GaAs, InP, ZnO, Ge, SiGe 또는 SiC로 제조될 수 있다.
본 실시예에 따른 질화물 반도체층을 사용하는 질화물 반도체 소자는 기판(40), 버퍼층(70), 제1 적층체(61) 및 기능층(10)의 일부가 제거된 상태에서 사용될 수 있다.
버퍼층(70)으로서, 예를 들어 AlN층(71)이 사용된다. AlN층(71)의 두께는, 바람직하게는, 예를 들어 20nm 이상 400nm 이하, 예를 들어 약 100nm 이다. 기판(40)의 실리콘과 화학적으로 반응하기 쉽지 않은 AlN층을 기판(40)과 접촉하게 되는 버퍼층(70)의 부분에 사용함으로써, 실리콘과 갈륨간의 반응으로 인해 발생하는 멜트-백 식각(melt-back etching)과 같은 문제를 해결하기가 용이해진다.
예를 들어, AlN층(71)을 사용하는 경우에, 버퍼층(70)의 성장 온도는 바람직하게는 500℃ 이상 1300℃ 이하이다. 더 바람직하게는, 600℃ 이상 1200℃ 이하이다.
도 1의 (b)에 도시된 바와 같이, 제1 적층체(61)의 제1 하부층(61a)의 재료로서, 예를 들어 Alx1Ga1 -x1N(0<x1<1)이 사용된다. 이하에서 서술상의 편의를 위해 일부 경우에서 적절하게는 Alx1Ga1 -x1N(0<x1<1) 대신 "AlGaN" 표현이 사용된다.
제1 적층체(61)의 제1 상부층(61b)의 재료로서, 예를 들어 GaN이 사용된다. 제1 상부층(61b)의 Al의 조성비는 제1 하부층(61a)의 Al의 조성비보다 낮다. 제1 상부층(61b)은 예를 들어 Al을 실질적으로 포함하지 않는다.
제1 하부층(61a)의 두께는, 예를 들어 100nm 이상 500nm 이하, 예를 들어 약 250nm 인 것이 바람직하다. 제1 하부층(61a)의 Al의 조성비(x1)는, 예를 들어 0.1 이상 0.9 이하인 것이 바람직하다. 더 바람직하게는, 0.2 이상 0.6 이하, 예를 들어 0.25 이다. Al의 조성비는 III-족 원소 원자의 개수에 대한 Al 원소 원자의 개수의 비율이다. 제1 하부층(61a)은 멜트-백 식각의 억제 효과를 증가시킬 수 있다.
제1 하부층(61a)(AlGaN층)의 X-Y 평면내의 제1 축(예를 들어 a-축)을 따르는 격자 간격은 AlN층(71)의 제1 축을 따르는 격자 간격과 동일하거나 AlN층(71)의 제1 축을 따르는 격자 간격보다 크다. 제1 하부층(61a)(AlGaN층)의 제1 축(예를 들어 a-축)을 따르는 격자 간격은 제1 하부층(61a)(AlGaN층)의 무변형(unstrained) 격자 간격(격자 상수)보다 작다. 이로 인해 제1 하부층(61a)(AlGaN층)에 압축 변형(응력)이 형성되게 된다. 이는 질화물 반도체층에서 결정 성장후의 강온 과정중에 질화물 반도체층과 기판(40)(실리콘 기판) 간의 열팽창 계수의 차에 기인하여 발생하는 인장 응력을 감소시켜 크랙의 발생을 억제할 수 있다.
서로 조성이 상이한 복수의 질화물 반도체층을 적층하는 경우에, 상부 적층된 질화물 반도체층(예를 들어 제1 상부층(61b))은 그의 하부에 형성된 질화물 반도체층(예를 들어 제1 하부층(61a))의 격자 간격과 일치하도록 형성된다. 따라서, 질화물 반도체층의 실제 격자 길이는 무변형 격자 간격(격자 상수)과 상이하다.
명세서에서, 질화물 반도체의 무변형 격자 길이는 "격자 상수"로서 지칭한다. 형성된 질화물 반도체층의 실제 격자 길이는 "격자 간격"으로서 지칭한다. 격자 상수는, 예를 들어 물리적 상수이다. 격자 간격은, 예를 들어 형성된 질화물 반도체 소자내에 포함된 질화물 반도체층의 실제 격자 길이를 지칭한다. 격자 간격은, 예를 들어 X-선 회절 측정법에 의해 구해진다.
도 1의 (c)에 도시된 바와 같이, 제1 하부층(61a)(AlGaN층)의 격자 간격(Ld)(제1 격자 간격)은, 예를 들어, 무변형 GaN 격자 길이(격자 상수)(dg)와 무변형 AlN 격자 길이(격자 상수)(da) 사이의 값을 갖는다.
제1 상부층(61b)의 두께는, 바람직하게는, 예를 들어 200nm 이상 2000nm 이하이고, 예를 들어 1000nm 이다. 제1 상부층(61b)의 격자 간격(Ld)(제2 격자 간격)은 제1 격자 간격과 동일하거나 제1 격자 간격보다 크다.
제1 상부층(61b)의 적어도 일부는 압축 변형(제1 압축 변형)을 갖는다. 예를 들어, 제1 상부층(61b)의 적어도 하측 부분(제1 하부층(61a)측 부분)은 압축 변형을 갖는다. 이후 서술되는 바와 같이, 제1 상부층(61b)의 두께가 두꺼우면, 제1 상부층(61b)의 상측 부분은 일부 경우에는 압축 변형을 가지지 않을 수 있다.
제1 하부층(61a) 상에, 제1 하부층(61a)의 제1 격자 간격보다 큰 격자 상수(제2 격자 상수)를 갖는 제1 상부층(61b)을 제1 하부층(61a)의 격자 간격과 가능한한 일치하도록 형성함으로써, 제1 적층체(61)의 결정 성장 중에 압축 변형(응력)이 용이하게 발생한다. 이는 크랙 발생을 억제할 수 있다.
하지만, 제1 상부층(61b)의 결정 성장 중에, 제1 상부층(61b)의 두께가 증가함에 따라 격자 완화가 발생하여 제1 상부층(61b)의 격자 간격이 무변형 제1 상부층(61b)의 격자 상수에 가까워진다. 즉, 제1 상부층(61b)의 격자 간격(제2 격자 간격)은 제1 하부층(61a)의 격자 간격보다 커지게 된다. 제1 상부층(61b)의 격자 간격(제2 격자 간격)이 제1 상부층(61b)의 격자 상수와 실질적으로 동일하게 되는 경우에, 두께가 더 증가한다 할지라도 제1 상부층(61b)에서 압축 응력이 발생하지 않아서, 제1 상부층이 기판(40)(실리콘 기판)으로부터의 인장 변형(응력)에 의해 영향을 받기 쉬워진다. 따라서, 제1 상부층(61b)의 두께는 X-Y 평면내의 제1 축(예를 들어 a-축)을 따르는 제1 상부층(61b)의 격자 간격(제2 격자 간격)이 제1 상부층(61b)의 격자 상수보다 작게 유지될 수 있는 값 이하인 것이 바람직하다.
도 1의 (a)에 도시된 바와 같이, 질화물 반도체층(310)이 발광 소자인 경우, 기능층(10)은, 예를 들어 제1 도전형(예를 들어 n-형)의 제1 반도체층(11), 제2 도전형(예를 들어 p-형)의 제2 반도체층(12) 및 제1 반도체층(11)과 제2 반도체층(12) 사이에 제공된 발광층(13)을 포함한다. 발광층(13)은 복수의 GaN 배리어층들 및 배리어 층들간에 제공된 InGaN(예를 들어 In0 .15Ga0 .85N) 우물층을 포함한다. 발광층(13)은 다중-양자 우물(MQW) 구조 또는 단일-양자 우물(SQW) 구조를 갖는다. 기능층(10)의 두께는 바람직하게는, 예를 들어 1 ㎛ 이상 5 ㎛ 이하이고, 예를 들어 약 3.5 ㎛이다. 따라서, 기능층(10)은 n-형 반도체층을 포함할 수 있다.
또한, 질화물 반도체층(310)은 질화물 반도체 소자, 예를 들어 질화 갈륨(GaN)계 고전자 이동도 트랜지스터(HEMT)와 같은 질화물 반도체 소자에 사용될 수 있다. 이 경우, 기능층(10)은 불순물을 포함하지 않는 비도핑 Alz1Ga1 - z1N층(0≤z1≤1) 및 비도핑 또는 n-형 Alz2Ga1 - z2N층(0≤z2≤1, z1<z2)을 포함하는 적층 구조를 갖는다. 이 경우, 기능층(10)의 두께는 바람직하게는 약 10nm 이상 1000nm 이하이고, 예를 들어 50nm 이다.
또한, 제1 적층체(61) 상에(예를 들어 제1 적층체(61)와 기능층(10) 사이에), GaN층(11i)(예를 들어 비도핑 GaN층)이 추가로 제공될 수 있다. GaN층(11i)은 n-형 반도체층과 같은 도핑 반도체층일 수 있다. GaN층(11i)(비도핑 GaN층)을 제공함으로써, GaN층(11i)내에 압축 변형(응력)이 발생하여 크랙의 추가 발생을 억제한다.
도 2는 실시예 1에 따른 질화물 반도체층의 제조 방법을 예시하는 플로우 챠트이다.
본 실시예에 따른 질화물 반도체층의 제조 방법은 제1 적층체(61)를 형성하는 공정을 포함한다.
도 2에 도시된 바와 같이, 제1 적층체(61)를 형성하는 공정은, 기판(40)의 주면(40a)에 평행한 제1 축을 따르는 제1 격자 간격을 갖는 질화물 반도체로 제조된 제1 하부층(61a)을 주면(40a) 상에 형성하는 공정(단계 S110) 및 제1 격자 간격보다 크고 제1 축을 따르는 제2 격자 간격을 갖고 적어도 부분적으로 압축 변형을 갖는 질화물 반도체로 제조된 제1 상부층(61b)을 제1 하부층(61a) 상에 형성하는 공정(단계 S120)를 포함한다. 이는 제1 하부층(61a) 및 제1 상부층(61b)을 포함하는 제1 적층체(61)를 형성한다.
이때, 제1 격자 간격에 대한, 제2 격자 간격과 제1 격자 간격 간의 차의 비를 제1 적층체(61)에서의 격자 부정합 인자(LM)(제1 격자 부정합 인자(LM1))라 한다. 본 실시예에서, 격자 부정합 인자(LM)의 절대값은 0.005 이상 0.019 이하이다.
이어서, 제1 상부층(61b)의 형성에 있어서(단계 S120), 주면(40a)에 평행한 방향의 제1 상부층(61b)의 성장 속도(수평 성장 속도)를 주면(40a)에 수직인 방향의 제1 상부층(61b)의 성장 속도(수직 성장 속도)보다 빠르게 한다. 제1 상부층(61b)의 형성에 있어서(단계 S120), 제2 격자 간격과 제1 격자 간격 간의 차에 기반한 압축 응력을 제1 상부층(61b)에 인가하면서 제1 상부층(61b)을 형성한다.
이로 인해 크랙의 발생이 억제된 고품질 질화물 반도체층이 제조될 수 있다. 이러한 구성은 본 출원의 발명자가 독자적인 실험을 통해 발견한 현상에 기반한다. 실험은 하기에 서술될 것이다.
실험에서, 질화물 반도체층이 질화물 반도체 소자(110)에 사용된다. 질화물 반도체 소자(110)는 도 1의 (a) 내지 (c)를 참조로 서술된 구성을 갖는다. 질화물 반도체 소자(110)에 사용된 질화물 반도체층의 제조 방법은 하기에서 구체적으로 서술될 것이다.
실리콘 기판(40)을 유기 세정 및 산 세정으로 처리한 다음 MOCVD 장비의 반응 챔버에 도입한다. 기판(40)을 1080℃의 온도까지 가열한 후에 질소 및 수소를 포함하는 분위기에서 400 hPa의 성장 압력으로 트리-메틸 알루미늄(TMAl) 및 암모니아(NH3)를 이용함으로써 AlN층(71)을 형성한다. NH3는 1 L/분의 속도로 공급되고 TMAl은 25 cc/분의 속도로 공급된다. AlN층(71)의 두께는 약 100nm이다.
기판(40)의 온도를 1050℃로 설정하여 질소 및 수소를 포함하는 분위기에서 400 hPa의 성장 압력으로 트리-메틸 갈륨(TMGa), TMAl 및 암모니아를 이용함으로써 제1 하부층(61a)으로서 AlGaN층을 형성한다. 실험에서, AlGaN층의 Al의 조성비는 변화한다. 예를 들어, Al의 조성비가 0.25인 경우, TMAl은 25 cc/분의 속도로 공급되고 TMGa는 18 cc/분의 속도로 공급된다. TMAl 및 TMGa의 총 공급량이 일정한 값으로 설정되는 조건에서는 TMAl 및 TMGa의 비율을 변화시킴으로써 Al의 조성비가 변화한다. NH3는 2.5 L/분의 속도로 공급된다. AlGaN층의 두께는 약 250nm이다.
기판(40)의 온도를 1090℃로 설정하여 질소 및 수소를 포함하는 분위기에서 1013 hPa의 성장 압력으로 TMGa 및 암모니아를 이용함으로써 제1 상부층(61b)으로서 GaN층을 형성한다. NH3는 20 L/분의 속도로 공급되고 TMGa은 47 cc/분의 속도로 공급된다. III-족 원료 가스로서의 TMGa에 대한 V-족 원료 가스로서의 암모니아의 비율, 즉 V/III 비는 3900이다. V/III 비는 각 단위 시간당 제공된 III-족 원소의 원자수에 대한 각 단위 시간당 제공된 V-족 원소의 원자수의 비율을 지칭한다. GaN층의 두께는 약 550nm 이다.
실험에서, 제1 하부층(61a)이 되는 AlGaN층에서의 Al의 조성비를 변화시킴으로써, 제1 하부층(61a)과 제1 상부층(61b) 간의 격자 부정합 인자가 변화한다. 또한, 제1 상부층(61b)이 되는 GaN층의 형성시 상이한 V/III 비를 갖는 시료가 제조된다. 즉, 제1 상부층(61b)이 되는 GaN층이 성장할 때, III-족 원료 가스로서 TMGa의 유량을 18 cc/분으로 고정하고 암모니아의 유량을 5 L/분, 10 L/분, 20 L/분 및 40 L/분으로 각각 설정하여, 제1 상부층(61b)이 되는 GaN층을 형성한다. 이때, 암모니아와 TMGa 간의 비율, 즉 V/III 비는 각각 980, 1950, 3900 및 7800 이다.
이어서, 이러한 시료의 격자 부정합 인자(LM) 및 기판(시료)의 곡률(휨)을 평가한다. X-선 회절에 기반한 역격자 매핑 측정법(reciprocal lattice mapping measurement)을 이용하여 AlGaN층 및 GaN층의 격자 부정합 인자(LM)을 계산한다. 기판(시료)의 곡률값은 광학 모니터로 성막중에 측정한다.
도 3은 질화물 반도체층의 특성을 예시하는 그래프이다.
도 3은 실험 결과의 예를 도시한다. 도 3은 제1 상부층(61b)(GaN층)이 제1 하부층(61a)(AlGaN층) 상에 형성될 때 기판 곡률(휨)의 변화의 예를 도시한다. 이 예에서, V/III 비가 3900의 일정한 값으로 유지되는 조건에서 제1 하부층(61a)(AlGaN층)의 Al 조성비가 변화하는 3개의 시료(제1 시료(SP01) 내지 제3 시료(SP03))의 결과가 도시된다.
제1 시료(SP01)에 있어서, 격자 부정합 인자(LM)는 0.024이다. 제2 시료(SP02)에 있어서, 격자 부정합 인자(LM)는 0.019이다. 제3 시료(SP03)에 있어서, 격자 부정합 인자(LM)는 0.009이다.
도 3의 가로축은 제1 상부층(61b)의 두께(tGaN)(nm)이다. 두께 (tGaN)(nm)는 제1 상부층(61b)(GaN층)의 결정 성장 시간의 경과에 상응한다. 세로축은 기판의 곡률(Cv)(km-1)이며 실질적으로 기판의 휨에 상응한다. 곡률(Cv)은 제1 상부층(61b)(GaN층)의 결정성장 중에 광학 모니터링 시스템으로 측정한 값이다. 곡률(Cv)은 GaN층의 성장 개시시 기판(40)의 곡률(휨)을 0으로 상정하여 표준화된 값이다. 곡률(Cv)이 양의 값이면, 기판(40)은 아래로 볼록한 형태(오목형 휨)이다. 음의 값이면, 기판(40)은 위로 볼록한 형태(볼록형 휨)이다. 양의 값이면, 곡률(Cv)은 질화물 반도체층에 인가된 인장 응력에 의해 야기된 기판(40)의 휨에 상응한다. 음의 값이면, 곡률(Cv)은 질화물 반도체층에 인가된 압축 응력에 의해 야기된 기판(40)의 휨에 상응한다.
도 3에 도시된 바와 같이, 제1 시료(SP01)(격자 부정합 인자(LM)가 0.024임)에 있어서, 두께(tGaN)가 0nm에서 50nm 로 증가하면(포인트 P1), 곡률(Cv)은 음이고 그의 절대값이 증가한다. 두께(tGaN)가 50nm 내지 150nm인 범위에서는, 곡률(Cv)의 변화율이 감소하여 곡률(Cv)의 곡선이 거의 수평이 된다. 이어서, 두께(tGaN)가 150nm를 초과하면, 곡률(Cv)은 양의 방향으로 향하고 절대값이 증가하여, 아래로 볼록한 형태의 휨을 갖는다. 즉, GaN층이 성장함에 따라 인장 응력이 그안에 형성된다.
제2 시료(SP02)(격자 부정합 인자(LM)이 0.019임)에 있어서, 두께(tGaN)가 0nm 내지 100nm인 범위(포인트 P2)에서는, tGaN가 증가함에 따라 곡률(Cv)이 음이고 그의 절대값이 증가한다. 두께(tGaN)가 100nm 내지 400nm인 범위에서는, 곡률(Cv)의 변화율이 작아서 곡률(Cv)의 곡선이 거의 수평이다. 이어서, 두께(tGaN)가 400nm를 초과하면, 곡률(Cv)은 양의 방향으로 상승한다.
제3 시료(SP03)(격자 부정합 인자가 0.009임)에 있어서, 두께(tGaN)가 0nm 내지 500nm인 범위(포인트 P3)에서는, tGaN가 증가함에 따라 곡률(Cv)이 음이고 그의 절대값이 증가한다. 곡률(Cv)의 변화율(감소율)은 제2 시료(SP02)의 변화율보다 크다. 두께(tGaN)가 500nm를 초과하면, 곡률(Cv)의 변화율이 작아서 곡률(Cv)의 곡선이 거의 수평이 된다.
이와 같이, 상이한 시료들은 곡률(Cv)의 변화에 대해 상이한 특성들을 갖는다. 곡률(Cv)의 곡선이 수평이 되는 두께(tGaN)(포인트 P1, P2 및 P3)는 시료의 GaN층에 압축 응력이 인가되지 않게 되는 각각의 두께를 지칭한다. 이와 같이, GaN층에 압축 응력이 인가되지 않게 되는 두께를 "압축 응력 인가 최대 두께"(tc)(nm)로 한다. 압축 응력 인가 최대 두께(tc)는 제1 시료(SP01), 제2 시료(SP02) 및 제3 시료(SP03)에 대해 각각 50nm, 100nm 및 500nm이다.
이와 같이, 각 시료에 대해서 압축 응력 인가 최대 두께(tc)가 구해진다.
도 4는 질화물 반도체층의 특성을 예시하는 그래프이다.
도 4는 각각의 제조된 시료들에 대한 압축 응력 인가 최대 두께(tc), 및 AlGaN층과 GaN층간의 격자 부정합 인자(LM) 간의 관계를 예시한다.
도 4에서, 가로축은 격자 부정합 인자(LM)이고 세로축은 압축 응력 인가 최대 두께(tc)이다. 도 4는 제1 하부층(61a)이 되는 AlGaN층의 Al의 조성비를 변화시키고 제1 상부층(61b)이 되는 GaN층 형성시의 V/III 비를 980, 1950, 3900 및 7800 으로 변화시킬 때 수득된 결과를 도시한다. AlGaN층의 Al의 조성비를 변화시킴으로써 격자 부정합 인자(LM)가 상이한 값이 된다. 하지만, 격자 부정합 인자(LM) 값은 실제 형성된 층에서의 격자 간격과 관련 있다. 즉, Al 조성비가 0.25이면, AlGaN층 및 GaN층이 무변형 격자 간격(격자 상수)을 갖는 경우 격자 부정합 인자(LM)은 약 0.006인 반면, 실제 제조된 시료의 격자 부정합 인자(LM)는 약 0.009이다. 이는, 상술한 바와 같이, 서로 상이한 조성을 갖는 복수의 질화물 반도체층이 적층되는 경우에 상부-적층 질화물 반도체층이 하부-적층 질화물 반도체층의 격자 길이와 일치할 수 있도록 형성되기 때문이다. 격자 부정합 인자(LM)는 AlGaN층의 Al 조성비뿐만 아니라 성막 조건에도 의존한다. 격자 부정합 인자(LM)가 0.024가 되는 조건은 제1 하부층(61a)으로서 AlN층이 사용되는 경우, 즉 제1 하부층(61a)의 Al 조성비가 1인 경우에 상응한다.
도 4에서 볼수 있는 바와 같이, 격자 부정합 인자(LM)가 증가함에 따라, 압축 응력 인가 최대 두께(tc)가 감소한다. 이는, 격자 부정합 인자(LM)가 증가함에 따라 GaN층에서 격자 완화가 발생하기 쉽고, GaN층이 얇다 하더라도 격자 완화가 용이하게 발생하기 때문인 것으로 여겨질 수 있다. 반대로, 격자 부정합 인자(LM)가 감소함에 따라 압축 응력 인가 최대 두께(tc)가 증가한다. 이는, 격자 부정합 인자(LM)가 작으면 GaN층의 격자 완화가 거의 발생하지 않고, GaN층이 두껍다 할지라도 발생하지 않기 때문인 것으로 여겨진다.
이와 같이, 압축 응력 인가 최대 두께(tc)는 격자 부정합 인자(LM)에 반비례하는 경향이 있는 것이 자연스럽다. 즉, 압축 응력 인가 최대 두께(tc) 및 격자 부정합 인자(LM)의 곱이 실질적으로 일정한 것이 자연스러운 경향이다.
이 경우, 도 4에서 알수 있는 바와 같이, 압축 응력 인가 최대 두께(tc)와 격자 부정합 인자(LM) 간의 관계는 GaN층 결정 성장 조건(본 실시예에서는 V/III 비)에 따라 변화하는 것을 알 수 있다.
예를 들어, 제1 하부층(61a)(AlGaN층)의 Al 조성비가 0.25이면 격자 부정합 인자(LM)는 0.009에 상응한다. 격자 부정합 인자(LM)이 약 0.009이면 압축 응력 인가 최대 두께(tc)는 V/III 비가 980 일때 약 200nm이고, V/III 비가 1950 일때 약 250nm이고, V/III 비가 3900 일때 약 350nm 내지 약 500nm이며, V/III 비가 7800 일때 약 600nm이다.
이와 같이, GaN층의 성장 조건에 따라 압축 응력 인가 최대 두께(tc) 및 격자 부정합 인자(LM) 간의 관계가 변화한다는 것은 이 실험에 의해 최초로 발견된 특성이다. GaN층의 성장 조건을 적절히 제어함으로써, 격자 부정합 인자(LM)를 일정하게 유지시킨다 할지라도 압축 응력 인가 최대 두께(tc)가 증가할 수 있다. 또한, 압축 응력 인가 최대 두께(tc)를 증가시킴으로써 압축 응력이 인가되는 조건에서 필요한 두께를 갖는 GaN층을 형성하는 것이 가능하다. GaN층에 인가된 압축 응력이, 실리콘 기판과 GaN층 사이의 열팽창 계수 차에 기인하여 발생하는 인장 응력을 약화시켜서 크랙 발생을 억제한다. 예를 들어, GaN층의 압축 응력을 실리콘 기판과 GaN층 사이의 열팽창 계수 차에 기인하여 발생하는 인장 응력보다 크게 함으로써, 크랙의 발생을 효과적으로 억제할 수 있다.
예를 들어, 제1 하부층(61a)(AlGaN층)의 Al 조성비가 0.25일때(격자 부정합 인자(LM)이 0.009임), V/III 비가 980인 시료 및 V/III 비가 1950인 시료의 표면에서 크랙이 발생한다. 이들 시료에 있어서, 제1 상부층(61b)(GaN층)의 두께(약 550nm)는, V/III 비가 980인 시료 및 V/III 비가 1950인 시료의 압축 응력 인가 최대 두께(tc)(약 200nm 및 약 250nm)를 현저하게 초과한다. 결과적으로, GaN층에 충분한 압축 응력이 형성될 수 없게 되어, 실리콘 기판과 GaN층 사이의 열팽창 계수 차로 인해 GaN층에 인장 응력이 인가되어 크랙이 발생하는 것으로 여겨진다.
한편, 제1 하부층(61a)(AlGaN층)의 Al 조성비가 0.25일 때(격자 부정합 인자(LM)는 0.009), V/III 비가 3900인 시료 및 V/III 비가 7800인 시료에서 크랙이 발생하지 않았다. 이들 시료에 있어서, 제1 상부층(61b)(GaN층)의 두께(약 550nm)는 이들 시료들의 압축 응력 인가 최대 두께(tc)(약 350nm 내지 약 500nm, 약 600nm)를 크게 초과하지 않는다. 결과적으로, GaN층에 인장 응력이 실질적으로 인가되지 않기 때문에 크랙이 발생하지 않는 것으로 여겨진다.
또한, 예를 들어, 제1 하부층(61a)(AlGaN층)의 Al 조성비가 0.5일 때, 격자 부정합 인자(LM)는 약 0.011에 상응한다. 상응하는 압축 응력 인가 최대 두께(tc)는 V/III 비가 980일 때 약 200nm 이고, V/III 비가 1950일 때 약 280nm 이고, V/III 비가 3900일 때 약 300nm 내지 약 400nm 이며, V/III 비가 7800일 때 약 500nm 이다. 이들 시료들에서 크랙을 평가한 경우, V/III 비가 980인 시료에서는 크랙이 일부 발생하였으며 다른 시료들에서는 크랙이 발생하지 않았다. 또한, V/III 비가 9700의 큰 값이면, 크랙은 발생하지 않았지만 실리콘 기판에서 약간의 결함이 발생하여 GaN층의 결정 품질이 저하됨을 발견하였다. 이는 GaN층에서 발생된 압축 응력이 너무 커서 실리콘 기판이 손상되었기 때문인 것으로 여겨진다.
즉, GaN층의 압축 응력이 너무 작으면, 질화물층의 성장후에 GaN층에 인장 응력이 인가되어 크랙이 발생한다. GaN층의 압축 응력이 너무 크면, 질화물층의 성장후에 실리콘 기판에 인장 응력이 인가되어 실리콘 기판을 손상시킨다.
상술한 바와 같이, GaN층의 결정 성장 조건과 관련하여, 암모니아 유량, 즉 V/III 비가 클수록 압축 응력이 발생할 수 있는 GaN층이 더 두꺼워진다. V/III 비를 증가시킴으로써, 크랙의 발생이 좀더 효과적으로 억제된다.
도 4에 도시된 바와 같이, GaN층의 결정 성장 조건에 따라, 격자 부정합 인자(LM)가 과도하게 크면 압축 응력 인가 최대 두께(tc)와 격자 부정합 인자(LM) 간의 관계가 변화하는 정도는 감소한다. 예를 들어, V/III 비의 차에 기인한 압축 응력 인가 최대 두께(tc)의 차는 격자 부정합 인자(LM)가 0.005 이상이고 0.02 이하인 범위 R02 에서 현저하다. 범위 R02에서도, 격자 부정합 인자(LM)가 증가하면 V/III 비의 차에 기인한 압축 응력 인가 최대 두께(tc)의 차가 감소한다. 이어서, 압축 응력 인가 최대 두께(tc)와 격자 부정합 인자(LM) 간의 관계 곡선은 격자 부정합 인자(LM)가 0.024인 포인트(제1 하부층(61a)이 AlN층으로 제조된 경우)로 수렴되는 경향이 있다. 예를 들어, 격자 부정합 인자(LM)가 0.02를 초과하는 범위 R03 에서, 압축 응력 인가 최대 두께(tc)와 격자 부정합 인자(LM) 간의 관계가 GaN층 결정의 성장 조건에 따라 실질적으로 변화하지 않는 것으로 여겨진다.
본 실시예에서, 필요한 압축 응력을 형성하기 위해서, 필요한 Al 조성비를 갖는 AlGaN층(필요한 격자 부정합 인자(LM)를 형성하기 위한 AlGaN층)을 형성한 다음 이 AlGaN층위에 형성되는 GaN층의 결정을 적절한 조건하에서 이후에 성장시킴으로써, 압축 응력 인가 최대 두께(tc)를 증가시켜 크랙의 발생을 억제한다. 따라서, 압축 응력 인가 최대 두께(tc)와 격자 부정합 인자(LM) 간의 관계가 GaN층의 성장 조건에 따라 변화하는 범위 R02의 격자 부정합 인자(LM)를 채용한다. 범위 R03의 격자 부정합 인자(LM)을 채용하면, 압축 응력 인가 최대 두께(tc)와 격자 부정합 인자(LM) 간의 관계가 GaN층 결정의 성장 조건에 따라 실질적으로 변화하지 않으므로, 적절한 결정 성장 조건하에서도 압축 응력 인가 최대 두께(tc)를 증가시키는 효과를 얻을 수 없어서, 크랙의 발생이 충분히 억제될 수 없다.
도 5는 질화물 반도체층의 특성을 예시하는 그래프이다.
도 5는 격자 부정합 인자(LM)가 0.009(AlGaN층의 Al 조성비가 0.25)이고 GaN층이 성장하는 조건에서 V/III 비가 980, 1950, 3900 및 7800인 시료들에서의 기판(40)의 곡률(Cv)(휨)을 도시한다. 도 5의 가로축은 제1 상부층(61b)(GaN층)의 두께(tGaN)이다. 세로축은 기판의 곡률(Cv)이다. 도 5는 제1 상부층(61b)(GaN층)이 성장시 기판(40)의 휨의 전이를 도시한다. 곡률(Cv)은 GaN층의 결정 성장 개시시의 기판(40)의 곡률(휨)을 0으로 상정하여 표준화된다.
도 5에 도시된 바와 같이, V/III 비가 증가하면, GaN층 형성중에 기판(40)의 곡률(Cv)(휨)이 증가한다. 이때, 두께(tGaN)가 약 40nm 미만인 범위 R11와 두께(tGaN)가 약 40nm 이상인 범위 R12 사이에서 거동이 변화하는 것을 알 수 있다. 예를 들어, V/III 비가 7800이면, 두께(tGaN)가 약 40nm 미만인 범위 R11에서 곡률(Cv)의 경사가 급격하다. 두께(tGaN)가 약 40nm 이상인 범위 R12에서 곡률(Cv)의 경사는 완만하다. 다른 V/III 비도 유사한 경향을 갖는다.
즉, GaN층의 초기 성장 단계에서 GaN층이 얇으면(예를 들어 약 40nm 미만), 두께가 증가함에 따라 곡률(Cv)의 절대값이 급속히 증가한다. 이어서 두께가 특정 값 이상이면(예를 들어 40nm 이상), 곡률(Cv)은 완만하게 변화한다.
예를 들어, GaN층의 초기 성장 단계에는 AlGaN으로 제조된 하지층(foundation layer)의 영향이 다소 크지만 AlGaN층이 특정 두께를 갖게 되면 영향이 작아지는 것으로 여겨진다. 즉, GaN층의 초기 성장 단계에서 발생하는 현상(제1 현상)은 제1 현상 이후에 발생하는 현상(제2 현상)과 상이한 것으로 여겨진다.
도 4에 도시된 범위 R03(격자 부정합 인자(LM)가 0.02를 초과하는)에서는, 압축 응력 인가 최대 두께(tc)가 작고, 따라서 GaN층의 초기 성장 단계에서 발생하는 제1 현상이 지배적인 것으로 여겨진다. 범위 R02(격자 부정합 인자(LM)가 0.02이하)에서는 하기의 제2 현상이 지배적인 것으로 여겨진다. 본 실시예에 있어서, 제2 현상이 발생하는 범위 R02를 적용하여 크랙의 발생을 효과적으로 억제한다.
도 4에서, 격자 부정합 인자(LM)가 과도하게 작으면(예를 들어 0.005 미만인 범위 R01에서), 크랙의 발생을 억제하기 위해 필요한 압축 응력을 축적하기 위해 GaN층이 과도하게 두꺼울 필요가 있다. 과도한 두께는 예를 들어 결정성에 영향을 미친다. 결과적으로, 본 실시예에 있어서, GaN층의 두께를 과도하게 증가시키지 않고도 필요한 압축 응력을 축적할 수 있도록 하기 위한 조건으로서 격자 부정합 인자(LM)는 0.005 이상으로 설정된다. 즉, 본 실시예에 따른 질화물 반도체층의 제조 방법에 있어서, 0.005 이상 0.020 이하인 격자 부정합 인자(LM)가 채용된다. 더 바람직하게는 격자 부정합 인자(LM)는 0.015 이하이다.
또한, 도 5는 결정 성장 이후 온도 하강시 발생하는 기판의 휨을 상쇄하기 위해 필요한, 결정 성장중의 기판의 휨(상쇄 곡률(Cv0))을 도시한다.
도 5에 도시된 바와 같이, V/III 비가 980인 곡률(Cv)은 상쇄 곡률(Cv0)의 점선보다 위에 있다. V/III 비가 1950인 곡률(Cv)은 상쇄 곡률(Cv0)의 점선과 동일 수준이지만, 역으로, 두께(tGaN)가 약 250nm 이상이 되면 그 점선을 넘어선다. V/III 비가 3900 또는 7800인 곡률(Cv)은 상쇄 곡률(Cv0)보다 아래이다.
곡률(Cv)이 상쇄 곡률(Cv0)보다 아래에 있으면, 결정 성장후의 강온 공정중에 발생하는 기판의 휨이 충분히 상쇄될 수 있다. 한편, 곡률(Cv)이 상쇄 곡률(Cv0)보다 위에 있으면, 결정 성장후의 강온 공정중에 발생하는 기판의 휨이 상쇄될 수 없다. 결과적으로, V/III 비가 980 및 1950인 시료들에서 각각 크랙이 발생하는 것으로 여겨진다.
이와 같이, GaN층의 결정 성장 중에 기판(40)의 곡률(Cv)을 상쇄 곡률(Cv0)보다 아래에 위치시킴으로써 크랙의 발생을 효과적으로 억제할 수 있다.
제조된 소자의 표면을 현미경으로 관찰한 결과, 격자 부정합 인자(LM) 및 압축 응력 인가 최대 두께(tc)의 곱이 3 이상이면 크랙의 발생이 효과적으로 억제될 수 있음을 알 수 있다. 이러한 곱의 값은 격자 부정합 인자(LM)와 압축 응력의 곱의 크기를 나타내는 척도가 된다.
압축 응력 인가 최대 두께가 250nm 이상인 경우에 실제 GaN층이 형성될 때, 격자 부정합 인자와 압축 응력 인가 최대 두께의 곱이 3보다 크게 되고, 격자 부정합 인자 및 크랙 발생을 억제하는 효과가 크다.
V/III 비가 증가하면 GaN층 형성 중에 압축 응력 인가 최대 두께(tc)가 증가하는 현상에 대해 서술할 것이다.
도 6의 (a) 내지 (d)는 질화물 반도체층의 특성을 예시하는 그래프이다.
이들 도면들은 Al 조성비가 0.25인 AlGaN층(제1 하부층(61a)) 상에 GaN층(제1 상부층(61b))이 형성될 때 AlGaN층과 GaN층의 성장중의 반사 스펙트럼의 한 예를 나타낸다. 도 6의 (a) 내지 (d)는 각각 GaN층의 성장 중에 V/III 비가 980, 1950, 3900 및 7800인 경우에 상응한다. 각 도면들의 가로축은 성장 시간(t)(초)이다. 세로축은 파장이 405nm인 레이저광에 대한 반사 강도(Rf)(임의 눈금)이다.
도 6의 (a)에서 알 수 있는 바와 같이, V/III 비가 980이면, 반사 강도(Rf)는, GaN층(제1 상부층(61b))의 초기 형성 단계에서 거의 0으로 감소하고 이후 이 층이 성장함에 따라 증가한다. 초기 형성 단계에서 반사 강도(Rf)의 최소값은 약 0.02이다.
도 6의 (b) 내지 (d)에서 알 수 있는 바와 같이, V/III 비가 증가함에 따라, GaN층의 초기 형성 단계에서 반사 강도(Rf)의 최소값은 상승한다. 예를 들어, V/III 비가 1950이면 반사 강도(Rf)의 최소값은 약 0.02이고, V/III 비가 3900이면 반사 강도(Rf)의 최소값은 약 0.07이며, V/III 비가 7800이면 반사 강도(Rf)의 최소값은 약 0.09이다. GaN층의 초기 형성 단계에서 반사 강도(Rf)가 최소화된 후에 반사 강도(Rf)의 진폭은 V/III 비가 증가함에 따라 증가함을 알 수 있다.
반사 강도(Rf)는 결정 표면의 평탄도에 따라 변화한다. 결정 표면의 요철이 증가함에 따라 반사 강도(Rf)는 감소한다. 평탄한 막일수록 반사 강도(Rf)의 진폭이 커져서, 성장막 두께에 따라 명확한 간섭 진동이 발생할 수 있는것으로 여겨진다.
V/III 비가 1950 이하의 작은 값이면 GaN층의 초기 성장 단계에서 반사 강도(Rf)의 최소값이 작고, 따라서 초기 성장 단계에서 결정 표면의 요철이 큰 것으로 여겨진다. 성장이 진행된 단계에서도 표면은 그다지 평탄하지 않은 것으로 여겨진다. V/III 비가 1950 이하의 작은 값이면, GaN층의 성장에 있어서 적층 방향의 성장 속도가 결정 표면에 평행한 방향의 성장 속도보다 빠른 것으로 고려된다.
V/III 비가 3900 이상의 큰 값이면, GaN층의 초기 성장 단계에서 반사 강도(Rf)의 최소값이 크고, 따라서 초기 성장 단계에서도 결정 표면이 상대적으로 평탄하고 성장이 진행됨에 따라 심지어 더 평탄해지는 것으로 여겨진다. V/III 비가 3900 이상의 큰 값이면, GaN층의 성장에 있어서 결정 표면에 평행한 방향의 성장 속도가 적층 방향 성장 속도보다 빠른 것으로 고려된다.
V/III 비가 어떤 값을 갖더라도 GaN층 형성시 반사 스펙트럼의 진폭의 중심값은 성장 시간(t)이 경과함에 따라 상승한다. 반사 강도(Rf)의 진폭의 중심값이 약 0.2가 되는 순간은 결정 표면이 실질적으로 평탄하게 되는 순간에 상응한다.
도 7은 질화물 반도체층의 특성을 예시하는 그래프이다.
도 7은 도 6의 (a) 내지 (d)에 도시된 반사 스펙트럼들로부터 GaN층(제1 상부층(61b))의 형성시의 반사 스펙트럼을 추출함으로써 구한 두께(tGaN)를 가로축에 도시한다. 세로축은 반사 강도(Rf)이다.
도 7에 도시된 바와 같이, V/III 비가 980인 경우, GaN층의 두께(tGaN)가 약 300nm일 때 반사 강도(Rf)의 진폭의 중심값은 0.2가 된다. 즉, GaN층이 300nm의 두께로 형성될 때 평탄한 결정 표면이 형성된다.
V/III 비가 1950인 경우, 두께(tGaN)가 약 280nm일 때 반사 강도(Rf)의 진폭의 중심값은 0.2가 되고, 이 두께에서 평탄한 결정 표면이 형성된다.
V/III 비가 3900인 경우, 두께(tGaN)가 약 250nm일 때 반사 강도(Rf)의 진폭의 중심값은 0.2가 되고, 이 두께에서 평탄한 결정 표면이 형성된다.
V/III 비가 7800인 경우, 두께(tGaN)가 약 100nm일 때 반사 강도(Rf)의 진폭의 중심값은 0.2가 되고, 이 두께에서 평탄한 결정 표면이 형성된다.
상술한 바와 같이, Al 조성비가 0.25일 때 V/III 비가 3900 이상인 경우에, 크랙이 없는 질화물 반도체층이 수득된다. 이러한 결과에 따라, GaN층 형성에 있어서 평탄화 전의 두께가 크랙의 형성에 큰 영향을 미치는 것으로 여겨진다. 막 두께가 250nm 이하인 평탄한 표면을 형성함으로써 크랙의 형성이 억제될 수 있다.
도 8의 (a) 내지 (d)는 질화물 반도체층의 특성을 예시하는 모식적 단면도이다. 이 모식도들은 AlGaN층(제1 하부층(61a)) 상에 GaN층(제1 상부층(61b))을 성장시키는 성장 과정의 예를 도시한다. 도 8의 (a)는 V/III 비가 작은(예를 들어 V/III 비가 980인) 경우에 초기 성장 단계의 상태를 도시한다. 도 8의 (b)는 V/III 비가 작은 경우에 진행된 성장 단계의 상태를 도시한다. 도 8의 (c)는 V/III 비가 큰(예를 들어 V/III 비가 3900인) 경우에 초기 성장 단계의 상태를 도시한다. 도 8의 (d)는 V/III 비가 큰 경우에 진행된 성장 단계의 상태를 도시한다.
도 8의 (a)에 도시된 바와 같이, V/III 비가 작으면, 상술한 바와 같이, 적층 방향의 성장 속도가 결정 표면에 평행한 방향의 성장 속도보다 빠르기 때문에, GaN층의 초기 형성 단계에서 복수의 소구경 미세 결정(66)을 포함하는 요철이 형성된다.
도 8의 (b)에 도시된 바와 같이, 성장이 진행됨에 따라, 형성된 결정이 서로 결합하여 평탄화를 촉진한다. 그 결과, 반사 강도(Rf)가 증가한다.
한편, 도 8의 (c)에 도시된 바와 같이, V/III 비가 크면, 결정 표면에 평행한 방향의 성장 속도가 적층 방향의 성장 속도보다 빠르므로, GaN층의 초기 형성 단계에서도 대구경 결정(67)이 형성된다. 결과적으로, V/III 비가 작은 경우에 비하여 요철이 억제된다. 따라서 초기 성장 단계에서 반사 강도(Rf)의 감소가 작다.
도 8의 (d)에 도시된 바와 같이, 결정 표면의 평탄화가 가속화되어 얇은 GaN층의 평탄한 표면이 용이하게 수득될 수 있다. 따라서, 반사 강도(Rf)의 간섭 진동의 진폭이 커지게 된다.
미세 결정(66)이 서로 결합하는 경우, 이 결정들은 서로 끌어당겨서 인장 응력(68)을 생성한다. 인장 응력(68), 및 AlGaN층과 GaN층간의 격자 간격의 차로 인해 발생된 압축 응력의 총합(즉, 격자 부정합 인자 및 막 두께의 곱)에 의해, 질화물 반도체층 형성시 기판의 곡률(휨)이 결정된다.
V/III 비가 작은 경우(예를 들어, 980), 미세 결정(66)은 밀도가 높고 높이가 높다. 따라서, 미세 결정(66)들간의 경계에서 큰 인장 응력(68)이 발생한다. 결정들의 결합에 의해 발생하는 인장 응력은 AlGaN층과 GaN층간의 격자 간격 차로 인해 발생하는 압축 응력을 감소시킨다. 따라서, 결정 성장 종료후 강온 과정에서 발생하는 인장 응력(변형)이 우세하게 되어 크랙이 발생하기 쉽다.
한편, V/III 비가 크면(예를 들어, 3900), 결정(67)은 밀도가 낮고 높이가 낮다. 따라서, 결정 계면의 면적이 감소하여 GaN층 형성시 발생하는 인장 응력(68)이 감소된다. 그 결과, AlGaN층과 GaN층간의 격자 간격 차(격자 부정합 인자(LM))로 인하여 발생하는 압축 응력이 상대적으로 크게 된다. 따라서, 결정 성장 종료후 강온 과정에서 발생하는 인장 응력보다 충분히 큰 압축 응력을 축적하는 것이 가능하다. 이 경우, 성장 종료후에 고온에서 볼록하게 휜 상태를 증대시키는 것이 가능하다. 또한, 결정 성장 종료후에 강온 과정에서 인장 응력(변형)이 작용한다 하더라도 크랙이 거의 발생하지 않는다.
본 실시예에 있어서, V/III 비가 2000 이상인 조건을 사용하여 GaN층 결정 표면에 평행한 방향의 성장 속도를 적층 방향의 성장 속도보다 빠르게 하여, GaN층 형성시 인장 변형(응력) 축적을 억제할 수 있다. 그 결과, 크랙 발생이 억제될 수 있다.
또한, V/III 비가 8000 이하로 설정된다. 이후 서술하는 바와 같이, V/III 비가 8000을 초과하면, 압축 응력이 과도하게 축적되어 일부 경우에는 결정 성장 중에 실리콘 기판(40)에 결함이 발생한다. 과도한 응력 축적은 소자 프로세스에서 수율의 감소를 야기할 수 있다. V/III 비를 8000 이하로 설정함으로써 기판(40)에서 결함이 발생하는 것을 억제하는 것이 가능하다.
이와 같이, 본 실시예에 있어서, 제1 격자 간격에 대한, 제1 상부층(61b)의 제2 격자 간격과 제1 하부층(61a)의 제1 격자 간격 간의 차의 비의 절대값은 0.005 이상 0.019 이하로 설정되고, 제1 상부층(61b)의 형성에 있어서 주면(40a)에 평행한 방향의 제1 상부층(61b)의 성장 속도(수평 성장 속도)를 주면(40a)에 수직인 방향의 제1 상부층(61b)의 성장 속도(수직 성장 속도)보다 빠르도록 한다. 따라서, 제2 격자 간격과 제1 격자 간격 간의 차에 기반한 압축 응력을 제1 상부층(61b)에 인가하는 조건에서 제1 상부층(61b)이 형성된다. 이로 인해 크랙의 발생이 억제된 고품질 질화물 반도체층의 제조가 가능해진다.
본 실시예에서, 질화물 반도체층의 격자 간격은 기판(40)의 주면(40a)에 평행한 제1 축을 따르는 격자 간격을 지칭한다. 질화물 반도체층의 c-축이 주면(40a)에 수직이면, 질화물 반도체층의 a-축을 제1 축으로서 예시적으로 채용할 수 있다. 하지만, 본 실시예가 이에 한정되지 않으며; 기판(40)의 주면(40a)에 평행한 임의의 방향의 축을 제1 축으로서 채용할 수 있다.
도 9의 (a) 내지 (d)는 질화물 반도체층의 구성을 예시하는 모식도이다.
도 9의 (a)와 (b)에 도시한 바와 같이, 질화물 반도체층의 c-축은 Z-축 방향(기판(40)의 주면(40a)에 수직인 방향)에 수직일 수 있다. 이때, 격자 간격에 대한 제1 축은 예를 들어 (1-100)면에 평행하게 할 수 있다. 또한 제1 축은 예를 들어 (11-20)면에 평행하게 할 수 있다.
도 9의 (c)와 (d)에 도시된 바와 같이, 질화물 반도체층의 c-축은 Z-축 방향에 대해 경사질 수 있다. 이때, 격자 간격에 대한 제1 축은 예를 들어 (1-101)면에 평행하게 할 수 있다. 또한, 제1 축은 예를 들어 (11-22)면에 평행하게 할 수 있다.
이들은 예이며, 본 실시예에서는 기판(40)의 주면(40a)에 평행한 임의의 축을 제1 축으로서 적용할 수 있다.
도 10의 (a) 내지 (c)는 실시예 1에 따른 다른 질화물 반도체층을 예시하는 모식도이다.
도 10의 (a)는 본 실시예에 따른 질화물 반도체층(320)의 구성을 예시하는 모식적 단면도이다. 도 10의 (b)는 Al의 조성비(CAl)를 예시하는 그래프이고 도 10의 (c)는 a-축을 따르는 격자 간격(Ld)을 예시하는 그래프이다.
도 10의 (a)에 도시된 바와 같이, 본 실시예에 따른 질화물 반도체층(320)(질화물 반도체 소자(120))은 기판(40), 버퍼층(70)(예를 들어, AlN층(71)), 제1 적층체(61) 및 기능층(10)에 추가하여 제2 적층체(62)를 더 포함한다. 제1 적층체(61)는 제1 하부층(61a)과 제1 상부층(61b)을 포함한다. 제2 적층체(62)와 기능층(10) 사이에, GaN층(11i)(예를 들어, 비도핑 GaN층)이 추가로 제공될 수 있다. 기판(40), 버퍼층(70), 제1 적층체(61) 및 기능층(10)에 대한 서술은 질화물 반도체층(310)(질화물 반도체 소자(120))에 관해 서술된 내용과 유사하므로 생략할 것이다. 제2 적층체(62)는 하기에 서술할 것이다.
제2 적층체(62)는 제1 적층체(61)와 기능층(10) 사이에 제공된다. 제2 적층체(62)는 제1 적층체(61) 상에 제공된 제2 하부층(62a) 및 제2 하부층(62a) 상에 제공된 제2 상부층(62b)을 포함한다. 제2 하부층(62a) 및 제2 상부층(62b)은 질화물 반도체로 제조된다.
도 10의 (c)에 도시된 바와 같이, 제2 하부층(62a)은 기판(40)의 주면(40a)에 평행한 제1 축(예를 들어, a-축)을 따라 제3 격자 간격을 갖는다. 제2 상부층(62b)는 제1 축을 따라 제4 격자 간격을 갖는다. 제4 격자 간격은 제3 격자 간격과 동일하거나 더 크다.
제2 상부층(62b)의 적어도 일부는 압축 변형(제2 압축 변형)을 갖는다. 예를 들어, 제2 상부층(62b)의 하부(제2 하부층(62a)측 부분)는 압축 변형을 갖는다. 예를 들어, 제2 상부층(62b)이 두꺼우면, 제2 상부층(62b)의 상부는 일부 경우에 압축 변형을 갖지 않는다.
도 10의 (b)에 도시된 바와 같이, 제2 하부층(62a)의 재료로서, 예를 들어 Alx2Ga1-x2N(0<x2<1)이 사용된다. 제2 상부층(62b)의 재료로서, 예를 들어 GaN이 사용된다.
제3 격자 간격에 대한 제4 격자 간격과 제3 격자 간격 간의 차의 비의 절대값은 0.005 이상 0.019 이하이다. 즉, 제2 적층체(62)의 격자 부정합 인자(LM)(제2 격자 부정합 인자(LM2))의 절대값은 0.005 이상 0.019 이하이다.
도 11은 실시예 1에 따른 다른 질화물 반도체층의 제조 방법을 예시하는 플로우챠트이다.
도 11은 도 10에 예시된 질화물 반도체층(320)의 제조 방법의 예를 예시한다.
도 11에 도시된 바와 같이, 이 예의 질화물 반도체층 제조 방법은, 도 2와 관련하여 서술된 제조 방법으로, 제1 적층체(61) 상에 제2 하부층(62a)을 형성하는 단계(단계 S130) 및 제2 하부층(62a) 상에 제2 상부층(62b)을 형성하여 제2 적층체를 형성하는 단계(단계 S140)를 더 포함한다.
제2 상부층(62b)의 형성에 있어서, 기판(40)의 주면(40a)에 평행한 방향의 제2 상부층(62b)의 성장 속도를 주면(40a)에 수직인 방향의 제2 상부층(62b)의 성장 속도보다 빠르도록 한다. 제2 상부층(62b)은, 제4 격자 간격과 제3 격자 간격 간의 차에 기반한 압축 응력이 제2 상부층(62b)에 인가되는 조건에서 형성된다.
즉, 이 예에서는, 복수의 적층체가 서로 적층되어, 크랙의 발생을 좀더 효과적으로 억제할 수 있게 된다.
이 경우에도, 또한, 제2 상부층(62b)의 형성에 있어서 V/III 비(단위 시간당 공급된 III-족 원소의 원자수에 대한, 단위 시간당 공급된 V-족 원소의 원자수의 비를 지칭한다)는 바람직하게는 2000 이상 8000 이하로 설정된다.
제2 상부층(62b)의 형성에 있어서 공급 가스의 유량 총합에 대한 암모니아 가스 유량의 비는 바람직하게는 0.2 이상 0.5 이하로 설정된다. 제2 상부층(62b)의 두께는 바람직하게는 250nm 이상으로 설정된다.
하나의 AlGaN층, 및 AlGaN층 상에 형성된 하나의 GaN 하지층을 포함하는 적층체가 한 주기를 갖는 것으로 상정하면, 적층체의 주기수는 2이다. 하지만, 본 실시예는 이에 한정되지 않으며; 적층체의 주기수는 3 이상일 수 있다. 본 실시예에 따른 질화물 반도체층에 있어서, 임의의 수의 적층체가 제공될 수 있다.
도 3을 참조하여 서술된 바와 같이, GaN층의 두께가 증가함에 따라 GaN층에서 격자 완화가 발생하여, 결과적으로 압축 응력의 형성이 유지될 수 없다. 압축 응력이 형성될 수 없는 두께보다 작은 두께를 갖는 GaN층을 형성하여 이 GaN층 상에 AlGaN층을 다시 형성한다. 이로 인해 격자 간격이 AlGaN층의 격자 간격에 가까워진다. 즉, GaN층의 격자 간격을 격자 완화가 없는 상태로 되돌릴 수 있다. 이러한 AlGaN층 상에 GaN층을 형성함으로써, 압축 응력을 유지하면서 GaN층의 막 두께를 증가시킬 수 있다. 즉, 주기적으로 복수회 적층함으로써 크랙 억제 효과를 크게 향상시킬 수 있다.
본 실시예에서, 제2 적층체(62)의 구성은 제1 적층체(61)의 구성과 상이할 수 있다. 적층체의 형성이 복합적으로 수행되는 경우, 변형의 완화가 쉽게 억제되어 압축 변형이 증가한다. 적층체의 기능층들(10)측에서, 층에 압축 응력을 인가하면서 형성될 수 있는 층의 두께가 증가한다. 따라서, 예를 들어, 제2 적층체(62)의 두께는 제1 적층체(61)의 두께보다 두꺼울 수 있다. 예를 들어, 제2 상부층(62b)은 제1 상부층(61b)보다 두꺼울 수 있다. 예를 들어, 제2 하부층(62a)은 제1 하부층(61a)보다 두꺼울 수 있다. 예를 들어, 제2 하부층(62a)의 Al 조성비는 제1 하부층(61a)의 Al 조성비보다 높을 수 있다. 예를 들어, 적층체에 축적된 변형량은 적층체의 수에 따라 변화한다. 이러한 변형량의 변화에 따라 구조를 변화시킴으로써 크랙 및 전위를 감소시키는 효과가 향상될 수 있다.
[실시예 2]
도 12의 (a) 내지 (d)는 실시예 2에 따른 질화물 반도체층을 예시하는 모식도이다.
도 12의 (a)는 본 실시예에 따른 질화물 반도체층(330)(질화물 반도체 소자(130))의 구성을 예시하는 모식적 단면도이다. 도 12의 (b)는 Al의 조성비(CAl)를 예시하는 그래프이고, 도 12의 (c)는 a-축을 따르는 격자 간격(Ld)을 예시하는 그래프이며, 도 12의 (d)는 질화물 반도체층의 성장 온도(GT)를 도시한다.
도 12의 (a)에 도시된 바와 같이, 질화물 반도체층(330)(질화물 반도체 소자(130))에서, 제2 적층체(62)는 질화물 반도체로 제조된 제2 베이스층(62c)을 더 포함한다. 제2 베이스층(62c)은 제2 하부층(62a)과 제1 적층체(61) 사이에 제공된다. 제2 베이스층(62c)은 제2 하부층(62a)의 제3 격자 간격이하인, 제1 축을 따르는 격자 간격을 갖는다. 제2 적층체(62) 상에(예를 들어, 제2 적층체(62)와 기능층(10) 사이에) GaN층(11i)(예를 들어, 비도핑 GaN층)이 추가로 제공될 수 있다. 다른 구성요소들은 질화물 반도체층(320)(질화물 반도체 소자(120))의 구성요소들과 거의 동일하며, 서술이 생략될 것이다.
즉, 본 실시예에 따른 질화물 반도체층의 제조 방법에 있어서, 제2 적층체(62)를 형성하는 공정은, 제2 하부층(62a)을 형성하기 전에, 질화물 반도체로 제조되며 제1 축을 따르는 격자 간격이 제3 격자 간격 이하인 제2 베이스층(62c)을 제1 적층체(61) 상에 형성하는 단계를 포함한다.
도 12의 (b)에 도시된 바와 같이, 제2 베이스층(62c)은, 예를 들어 AlN으로 제조된다. 제2 하부층(62a)은, 예를 들어 Alx2Ga1 -x2N(0<x2<1)로 제조된다. 제2 상부층(62b)은, 예를 들어 GaN로 제조된다.
도 12의 (c)에 도시된 바와 같이, 제2 적층체(62)의 격자 간격(Ld)은 제2 베이스층(62c)에서 작고 제2 상부층(62b)에서 크다. 적층 방향(Z-축 방향)에 수직인 격자 간격(예를 들어, a-축을 따르는 격자 간격)은 제2 상부층(62b)에서 가장 크고 제2 베이스층(62c)에서 급격히 작아진다. 제2 하부층(62a)의 격자 간격은 제2 베이스층(62c)(AlN층)의 격자 간격보다 크거나 동일하다. 제2 상부층(62b)의 격자 간격은 제2 베이스층(62c)의 격자 간격보다 크거나 동일하다.
이와 같이 제2 베이스층(62c)(AlN층)을 제공함으로써, 격자 간격이 무변형 AlN층의 격자 간격(격자 상수)에 가까워지게 된다. 즉, 격자 간격을 제1 상부층(61b)(GaN층)의 격자 완화가 덜한 상태로 되돌릴 수 있다. 이러한 제2 베이스층(62c)(AlN층) 상에 제2 하부층(62a)으로서 AlGaN층을 형성함으로써, 제2 상부층(62b)(GaN층)에 보다 큰 압축 응력이 형성될 수 있다. 격자 간격 차로 인해 발생하는 응력은 전위를 굴곡시켜 제2 적층체(62) 상에 형성되는 반도체층(예를 들어, 기능층(10))에 도달하는 전위를 감소시킬 수 있다.
도 12의 (d)에 도시된 바와 같이, 제2 베이스층(62c)의 성장 온도(GT)는, 예를 들어 제2 하부층(62a)의 성장 온도(GT) 및 제2 상부층(62b)의 성장 온도(GT)보다 낮다.
제2 베이스층(62c)이 되는 AlN층의 성장 온도(GT)는, 바람직하게는, 예를 들어 500℃ 이상 1050℃ 이하이다. 더 바람직하게는 600℃ 이상 850℃ 이하이다. AlN의 성장 온도(GT)가 500℃ 미만이면 불순물이 받아들여지기 쉽다. 또한, 입방정 AlN 등이 성장하여 결정 전위가 과도하게 발생하기 쉽다. 이어서, AlN층의 결정 품질이 과도하게 열화된다. 한편, AlN층의 성장 온도(GT)가 1050℃보다 높으면, 격자 완화는 거의 발생하지 않는다. 따라서, 변형이 완화되지 않으며 AlN층에 인장 변형이 용이하게 도입될 수 있다. 또한, AlN층 상에 제2 하부층(62a)(및 기능층(10) 등)이 되는 AlGaN층을 형성할 때 압축 응력이 적절히 인가될 수 없으므로 성장 종료후 강온 과정중에 크랙이 발생하기 쉽다.
도 12의 (c)에 도시된 바와 같이, AlN층의 성장 온도(GT)가, 예를 들어 800℃면, AlN층에서 격자 완화가 용이하게 발생한다. 그 결과, 제1 상부층(61b)의 GaN층으로부터 변형의 영향을 덜 받는 AlN층을 형성하는 것이 가능하다. 즉, AlN층의 초기 형성 단계부터, 형성은 제1 상부층(61b)의 GaN층으로부터 인장 변형에 의한 영향을 거의 받지 않는다. 이와 같이, 격자-완화된 AlN층(제2 베이스층(61c))이 GaN층(제1 상부층(61b)) 상에 형성된다.
제2 베이스층(62c)(AlN층)의 두께는 바람직하게는, 예를 들어 5nm 이상 100nm 이하이다. AlN층의 두께가 5nm 미만인 경우, AlN층은 충분히 완화되기가 어렵다. AlN층의 두께가 100nm 보다 두꺼운 경우, AlN층의 결정 품질이 쉽게 열화된다. 예를 들어, 표면 평탄도가 쉽게 악화되어 피트(pits)가 발생하기 쉽다. AlN층의 두께는 좀더 바람직하게는 30nm 이하이다. AlN층의 두께가 30nm 이하이면 결정 품질의 추가 열화가 억제된다. AlN층의 두께는, 예를 들어 약 12nm 이다.
AlN 이외에도, 제2 베이스층(62c)은 제1 축 격자 간격이 제2 하부층(62a)의 제3 격자 간격 이하인 Aly2Ga1 -y2N(0<y2≤1)일 수 있다. Aly2Ga1 - y2N의 Al 조성비는, 바람직하게는, 예를 들어 0.5 이상 1.0 이하이고, 예를 들어 약 1.0 이다. 제2 베이스층(62c)의 Al 조성비가 0.5 미만인 경우, 제2 베이스층(62c)은 충분히 완화되기 어렵다.
여기서, 제2 베이스층(62c)의 변형 완화(격자 완화) 정도를 나타내는 변수로서 완화율(α)이 도입된다. 제2 베이스층(62c)(AlN층)의 완화율(α)은, 무변형 GaN의 제1 축과 등가인 축의 격자 간격(dg)과 무변형 AlN의 제1 축과 등가인 축의 격자 간격(da) 간의 차의 절대값에 대한, 무변형 GaN의 제1 축(주면(40a)에 평행한 축)과 등가인 축의 격자 간격(dg)과 제2 베이스층(62c)의 제1 축의 실제 격자 간격(Da) 간의 차의 절대값의 비율인 것으로 상정한다. 즉, 완화율(α)= ｜dg - Da｜/｜dg - da｜이다.
제2 베이스층(62c)이 Aly2Ga1 -y2N(0<y2≤1)으로 제조되는 경우, 완화율(α)은, 무변형 GaN의 제1 축과 등가인 축의 격자 간격(dg)과 무변형 Aly2Ga1 -y2N(0<y2≤1)의 제1 축과 등가인 축의 격자 간격(da) 간의 차의 절대값에 대한, 무변형 GaN의 제1 축(주면(40a)에 평행한 축)과 등가인 축의 격자 간격(dg)과 제2 베이스층(62c)의 제1 축의 실제 격자 간격(Da) 간의 차의 절대값의 비율인 것으로 상정한다.
무변형 Aly2Ga1 -y2N(0<y2≤1)의 제1 축의 격자 간격(격자 상수)은, 예를 들어 무변형 AlN의 제1 축의 격자 간격(격자 상수) 및 무변형 GaN의 제1 축의 격자 간격(격자 상수)로부터 베가드 법칙(Vegard's law)을 이용하여 계산한 값이다.
제2 베이스층(62c)(AlN층)의 완화율(α)은 상술한 바와 같이 성장 온도(GT)에 따라 변화한다. 예를 들어, 제2 베이스층(62c)의 AlN의 성장시의 성장 온도(GT)가 1130℃인 경우, AlN의 완화율(α)은 0.43이고, GT가 650℃인 경우 0.71이다. 이와 같이, 성장 온도가 낮으면 완화율(α)은 커진다. 완화율(α)을 증가시키기 위해, 형성시 성장 온도는 제1 상부층(61b)(GaN층)의 성장 온도(GT)보다 낮은 것이 바람직하다.
또한, 완화율(α)은 또한 성장 속도에 따라 변화한다. 예를 들어, 제2 베이스층(62c)의 AlN의 성장 속도가 8.82nm/분이면, 완화율은 0.35이고, 성장 속도가 3.92nm/분이면, 완화율은 0.57이다. 이와 같이, 성장 속도가 낮으면 완화율(α)이 커진다. 완화율(α)을 증가시키기 위해, 형성시 성장 속도는 제1 상부층(61b)(GaN층)의 성장 속도보다 느린 것이 바람직하다. 예를 들어, 2nm/분 이상 10nm/분 이하인 것이 바람직하다. 더 바람직하게는, 3nm/분 이상 8nm/분 이하이다.
또한, 완화율(α)은 또한 암모니아의 부분압에 따라 변화한다. 예를 들어, 제2 베이스층(62c)의 AlN의 암모니아 부분압이 0.009인 경우 완화율(α)은 0.43이고, 부분압이 0.43이면 완화율은 0.72이다. 이와 같이, 암모니아 부분압이 크면 완화율(α)이 커진다. 완화율(α)을 증가시키기 위해, 암모니아 부분압은 바람직하게는, 예를 들어 0.01 이상 0.5 이하이다. 암모니아 부분압이 0.01 미만이면 제2 베이스층(62c)이 충분히 완화되기 어렵다. 암모니아 부분압이 0.5보다 크면 V-족 원자 재료 가스로서의 암모니아와 III-족 원자 재료 가스로서의 암모니아 간의 기상 반응이 과도하게 되어 제2 베이스층(62c)(AlN층)의 결정 품질이 열화된다.
또한, 완화율(α)은 또한 V-족 원자 재료 가스와 III-족 원자 재료 가스 간의 비(V/III 비)에 따라 변화한다. V/III 비는 단위 시간당 공급된 III-족 원소의 원자수에 대한 단위 시간당 공급된 V-족 원소의 원자수의 비를 지칭한다. 예를 들어, 제2 베이스층(62c)으로서 AlN의 V/III 비가 1800이면 완화율(α)은 0.44이고, 비가 22600이면 완화율은 0.72이다. 이와 같이, V/III 비가 크면 완화율(α)이 커진다. 완화율(α)을 증가시키기 위해 V/III 비는 바람직하게는, 예를 들어 1500 이상 100000 이하이다. V/III 비가 1500 미만이면 제2 베이스층(62c)이 충분히 완화되기 어렵다. V/III 비가 100000 보다 크면, V-족 원자 재료 가스로서의 암모니아와 III-족 원자 재료 가스로서의 암모니아 간의 기상 반응이 과도하게 되어 제2 베이스층(62c)(AlN층)의 결정 품질이 열화된다.
완화율(α)이 큰 것은 AlN층의 실제 격자 간격(Da)이 작은 것에 상응한다.
하지만, 제2 베이스층(62c)(AlN층)이 완전히 격자 완화되어 제2 베이스층(62c)(AlN층)의 실제 격자 간격(Da)이 무변형 AlN의 격자 간격(da)(예를 들어, a-축의 격자 상수)과 동일하면, 제1 상부층(61b)(GaN층)의 결정 정보를 계승하지 못하여 결정축 요동이 발생할 수 있게 되어, 결정 품질을 크게 열화시킨다. 격자 완화에 수반되는 미스핏 전위(misfit dislocation)가 증가하여 결정 품질이 열화된다. 따라서, 제2 베이스층(62c)(AlN층)의 격자 간격(Da)(예를 들어, a-축의 격자 간격)은 바람직하게는 무변형 AlN의 격자 간격(da)(예를 들어, a-축 격자 상수)보다 크다.
제2 베이스층(62c) 상에 제2 하부층(62a)(AlGaN층)이 형성된다. 제2 하부층(62a)(AlGaN층)의 Al 조성비는 바람직하게는 제2 베이스층(62c)(AlN층)의 완화율(α) 이하이다. 즉, 제2 하부층(62a)(AlGaN층)이 인장 응력을 갖는 것이 바람직하다.
이때, AlGaN층의 적층 방향(Z-축 방향)에 수직인 격자 상수는 AlN층의 실제 격자 간격보다 크다. AlGaN층은 AlN층의 격자와 일치할 수 있도록 형성되며 압축 변형을 받으면서 성장한다. 이에 따라, AlGaN층의 적층 방향(Z-축 방향)에 수직인 실제 격자 간격(제3 격자 간격(Dag))은 AlN층의 실제 격자 간격(Da) 이상이 된다.
한편, AlGaN층의 Al 조성비가 AlN층의 완화율(α)보다 크면, AlGaN층의 적층 방향(Z-축 방향)에 수직인 격자 간격은 AlN층의 실제 격자 간격보다 작다. 따라서, 제2 하부층(62a)(AlGaN층)은 인장 변형을 받으면서 성장하여, AlGaN층의 제3 격자 간격(Dag)이 AlN층의 a-축을 따르는 실제 격자 간격(Da)보다 작게 되고, 결과적으로 인장 변형이 발생하고 크랙이 발생하기 쉽다.
즉, 제2 베이스층(62c)(AlN층) 상에, 제2 베이스층(62c)(AlN층)의 Al 조성비보다 작은 Al 조성비를 갖는 제2 하부층(62a)(AlGaN층)을 단지 형성하는 것 만으로는 압축 변형이 형성되지 않으며, 따라서 크랙의 발생을 억제하기 어렵다. 제2 베이스층(62c)(AlN층) 상에, AlN층의 실제 격자 간격보다 큰 격자 상수를 갖는 AlGaN층을 격자 상수보다 작은 격자 간격으로 형성함으로써, AlGaN층이 압축 변형을 받으면서 성장하여 기판(40)의 표면에 압축 변형이 축적된다. AlN층의 완화율(α)이 반영된 Al 조성비를 갖는 AlGaN층, 즉 Al 조성비가 AlN층의 완화율(α) 이하인 AlGaN층을 형성하는 것이 바람직하다.
제2 하부층(62a)(AlGaN층)의 두께는, 바람직하게는, 예를 들어 5nm 이상 100nm 이하이다. AlGaN층의 두께가 5nm 미만이면 크랙 발생 억제 효과 및 전위 감소 효과를 얻기가 어렵다. AlGaN층의 두께가 100nm 보다 크면 전위 감소 효과가 포화될 뿐만 아니라 크랙이 발생하기 쉽다. AlGaN층의 두께는 50nm 미만인 것이 더욱 바람직하다. AlGaN층의 두께를 50nm 미만으로 설정함으로써, 전위 밀도를 효과적으로 감소시킬 수 있다. AlGaN층의 두께는, 예를 들어 약 25nm 이다.
두께가 작은 상태(초기 성장 단계)에서, AlxGa1 - xN은 AlN의 격자 상수와 일치하도록 형성되고 압축 변형을 받으면서 성장한다. 이어서, AlxGa1 - xN이 성장함에 따라, 격자가 점진적으로 완화되고, 결과적으로 AlxGa1 - xN의 격자 간격이 무변형 AlxGa1-xN의 격자 간격에 가까워진다. AlxGa1 - xN이 압축 변형을 받으면서 성장할 때, 압축 변형은 기판 표면에 축적되어 기판에 위로 볼록한 휨이 발생한다. 압축 변형을 결정 성장 중에 미리 축적함으로써, 성장 종료후 강온 과정중에 열팽창 계수의 차로 인해 발생하는 크랙의 발생을 억제하는 것이 가능하다. AlN층의 완화율(α)이 반영된 Al 조성비 및 막 두께를 제어함으로써 크랙 및 전위를 감소시키는 것이 가능하다.
제2 하부층(62a)(AlGaN층)은 서로 적층된 복수의 층을 포함할 수 있다. 예를 들어, AlGaN층의 Al 조성비는 제1 적층체(61)로부터 제2 적층체(62)를 향한 방향으로 단계적으로 또는 점진적으로 감소할 수 있다. 이로 인해 AlGaN층의 격자 완화를 억제하는 것이 가능해지고 AlGaN층에 형성된 압축 변형을 증가시키는 것이 가능해진다. AlGaN층의 계면(AlN층과 AlGaN층간의 계면, 및/또는 AlGaN층과 GaN층간의 계면)에서 전위가 굴곡진다. 그 결과, 기능층(10)에 도달하는 전위가 감소한다.
도 12의 (c)에 도시된 바와 같이, 제2 하부층(62a)(AlGaN층)의 성장 온도(GT)는, 예를 들어 1130℃이다. AlGaN층의 성장 온도가 AlN층의 성장 온도보다 80℃ 이상 높은 경우, 이 층이 성장하는 효과가 더 크게 되어 AlN의 격자 간격과 일치하게 된다. 예를 들어, AlGaN층의 성장 온도가 1050℃ 이상이면, 성장시 격자 간격과 일치하는 두께가 증가한다. 그 결과, 압축 변형이 용이하게 인가되어 크랙 발생 억제가 용이해진다. 전위 감소 효과가 더 커진다.
제2 베이스층(62c)(AlN층)의 두께, 제2 하부층(62a)(AlGaN층)의 두께 및 제2 상부층(62b)(GaN층)의 두께의 총합은, 바람직하게는, 예를 들어 50nm 이상 2000nm 이하이다. 두께의 총합이 50nm 미만인 경우, 압축 응력이 발생하기 어렵고 크랙을 억제하기 위한 적층의 수가 증가한다. 이들 층들의 적층 수가 많을 경우, 소망하는 두께의 적층체(50)를 수득하기 위해 성장 온도(GT)의 승온 과정 및 강온 과정의 횟수가 과도하게 증가한다. 따라서, 과도한 온도 변화에 의해 결정 품질이 저하된다. 또한, 생산성이 감소한다. 두께의 총합이 2000nm 보다 큰 경우, 격자 완화가 쉽게 발생한다. 그 결과, 압축 변형이 충분히 축적되지 않아 크랙이 쉽게 발생한다. 두께의 총합은 더 바람직하게는 300nm 이상 1000nm 이하이다. 두께의 총합을 300nm 이상 1000nm 이하로 설정함으로써, 평탄한 표면이 용이하게 수득되고 따라서 크랙 및 전위 감소 효과가 더 효과적일 수 있다.
제1 상부층(61b)(GaN층) 및 제2 상부층(62b)(GaN층) 중 적어도 하나의 일부에 Si의 δ-도핑층이 제공될 수 있다.
예를 들어, 도 17의 (a)에 도시된 바와 같이, δ-도핑층(50dd)은 제1 상부층(61b)의 제1 하부층(61a)측 표면 상에 제공될 수 있다. 도 17의 (b)에 도시된 바와 같이, δ-도핑층(50dd)은 제1 상부층(61b)의 내부에 제공될 수 있다. 도 17의 (c)에 도시된 바와 같이, δ-도핑층(50dd)은 제1 상부층(61b)의 기능층(10)(예를 들어, 제2 베이스층(62c))측 표면 상에 제공될 수 있다.
도 17의 (d)에 도시된 바와 같이, δ-도핑층(50dd)은 제2 상부층(62b)의 제2 하부층(62a)측 표면 상에 제공될 수 있다. 도 17의 (e)에 도시된 바와 같이, δ-도핑층(50dd)은 제2 상부층(62b)의 내부에 제공될 수 있다. 도 17의 (f)에 도시된 바와 같이, δ-도핑층(50dd)은 제2 상부층(62b)의 기능층(10)(예를 들어, GaN층(11i))측 표면 상에 제공될 수 있다.
또한, 제1 하부층(61a)(AlGaN층) 및 제2 하부층(62a)(AlGaN층) 중 적어도 하나의 일부에 Si의 δ-도핑층(50dd)이 제공될 수 있다.
예를 들어, 도 17의 (g)에 도시된 바와 같이, δ-도핑층(50dd)은 제1 하부층(61a)의 버퍼층(70)측 표면 상에 제공될 수 있다. 도 17의 (h)에 도시된 바와 같이, δ-도핑층(50dd)은 제1 하부층(61a)의 내부에 제공될 수 있다. 도 17의 (i)에 도시된 바와 같이, δ-도핑층(50dd)은 제1 하부층(61a)의 제1 상부층(61b)측 표면 상에 제공될 수 있다.
도 17의 (j)에 도시된 바와 같이, δ-도핑층(50dd)은 제2 하부층(62a)의 제1 베이스층(62c)측 표면 상에 제공될 수 있다. 도 17의 (k)에 도시된 바와 같이, δ-도핑층(50dd)은 제2 하부층(62a)의 내부에 제공될 수 있다. 도 17의 (l)에 도시된 바와 같이, δ-도핑층(50dd)은 제2 하부층(62a)의 제2 상부층(62b)측 표면 상에 제공될 수 있다.
δ-도핑층(50dd)은, 예를 들어 농도가 5x1017 cm-3 이상 2x1019 cm-3 이하인 Si을 포함하는 층을 포함할 수 있다.
이러한 Si 농도를 갖는 δ-도핑층(50dd)을 제공함으로써, δ-도핑층(50dd) 상에 형성된 GaN층(예를 들어, GaN층(11i))의 압축 응력이 증가되고 크랙이 좀더 효과적으로 억제될 수 있다.
대안으로, δ-도핑층(50dd)은, 예를 들어 농도가 7x1019 cm-3 이상 5x1020 cm-3 이하인 Si을 포함하는 층을 포함할 수 있다. 이러한 δ-도핑층(50dd)을 제공함으로써, δ-도핑층(50dd)에서 전위의 차폐 또는 굴곡이 발생하고, δ-도핑층(50dd) 상에 형성된 반도체층(예를 들어, 기능층(10))에 도달하는 전위가 좀더 효과적으로 감소될 수 있다.
δ-도핑층(50dd)의 Si 농도는 이차 이온 질량 분석기(SIMS)로 측정할 수 있다. 두께가 얇은 δ-도핑층(50dd)의 Si 농도의 SIMS 측정에 있어서, Si 농도의 측정 결과가 두께 방향으로 확산하는 프로파일을 나타내는 경우가 있다. 그러한 경우에, Si 농도는 Si 시트 밀도(sheet density) 값으로부터 구할 수 있다. Si 시트 밀도는 깊이 방향(두께 방향)으로 Si 농도를 통합하여 수득된 값이다. 예를 들어, 시트 밀도는 두께 방향으로 200nm 두께의 영역에서 Si 농도 피크의 중심과의 통합에 의해 수득된 Si 원자의 총합 값이 되도록 계산될 수 있다. 예를 들어, 약 2x1020 cm-3인 SIMS 측정 Si 농도는 약 1x1015 cm-2의 시트 밀도에 상응한다. 따라서, δ-도핑층(50dd)의 Si 농도 5x1017 cm- 3이상 2x1019cm-3 이하는 시트 밀도 2.5x1012 cm-2 이상 1x1014 cm-2 이하에 상응한다. δ-도핑층(50dd)의 Si 농도 7x1019 cm-3 이상 5x1020 cm-3 이하는 시트 밀도 3.5x1014 cm-2 이상 2.5x1015 cm-2 이하에 상응한다.
예를 들어, δ-도핑층(50dd)의 두께는 0.3nm 이상 200nm 이하이다. 하지만, 농도 및 두께가 이에 한정되는 것은 아니다. δ-도핑층(50dd)은 Si의 일부가 질소에 결합된 SiN층을 포함할 수 있다. δ-도핑층(50dd)은 불연속 구성뿐만 아니라 연속 구성으로 형성될 수 있다.
도 12의 (a)에 예시된 버퍼층(70)으로서 AlN층(71)을 사용하는 경우, 제1 적층체(61)는 제1 하부층(61a) 아래에 제공된 AlN층(71)을 포함하는 것으로 여겨질 수 있다. 이 경우, 제1 적층체(61)를 형성하는 단계는, 제1 하부층(61a)을 형성하기 전에, 질화물 반도체로 제조되며 제1 축의 격자 간격이 주면(40a)상의 제1 격자 간격보다 작은 제1 베이스층(예를 들어, AlN층(71))을 형성하는 단계를 포함한다. 제1 베이스층은 Aly1Ga1 -y1N(0<y1≤1)으로 제조된다. 제1 하부층(61a)은 Alx1Ga1-x1N(0<x1<1, x1<y1)으로 제조된다. 제1 상부층(61b)은 GaN으로 제조된다.
도 12의 (a)에 도시된 실시예에서, 제2 베이스층(62c), 제2 하부층(61a) 및 제2 상부층(62b)을 각각 제1 베이스층, 제1 하부층 및 제1 상부층으로 여겨질 수 있다.
도 13의 (a) 내지 (d)는 실시예 2에 따른 다른 질화물 반도체층을 예시하는 모식도이다.
도 13의 (a)는 본 실시예에 따른 질화물 반도체층(340)(질화물 반도체 소자(140))의 구성을 예시하는 모식적 단면도이다. 도 13의 (b)는 Al의 조성비(CAl)을 예시하고, 도 13의 (c)는 a-축을 따르는 격자 간격(Ld)을 예시하는 그래프이며, 도 13의 (d)는 질화물 반도체층의 성장 온도(GT)를 도시한다.
도 13의 (a)에 도시된 바와 같이, 질화물 반도체층(340)(질화물 반도체 소자(140))에서, 제1 적층체(61)는 제1 베이스층(61c)을 더 포함한다. 제1 베이스층(61c)은 기판(40)과 제1 하부층(61a) 사이에 제공된다. 제1 베이스층(61c)은 제1 축을 따르는 격자 간격이 제1 하부층(61a)의 제1 격자 간격보다 작다. 제2 적층체(62)는 질화물 반도체로 제조된 제2 베이스층(62c)을 더 포함한다. 제2 베이스층(62c)은 제2 하부층(62a)과 제1 적층체(61) 사이에 제공된다. 제2 베이스층(62c)은 제1 축을 따르는 격자 간격이 제2 하부층(62a)의 제3 격자 간격보다 작다. 제1 적층체(61)와 기판(40) 사이에(구체적으로, 제1 적층체(61)와 버퍼층(70) 사이에) 다른 적층체(63)가 제공된다. 적층체(63)는 버퍼층(70) 상에 제공된 하부층(63a) 및 하부층(63a) 상에 제공된 상부층(63b)을 포함한다. 제2 적층체(62)와 기능층(10) 사이에 GaN층(11i)(예를 들어, 비도핑 GaN층)이 추가로 제공될 수 있다. 다른 구성요소들은 질화물 반도체층(330)(질화물 반도체 소자(130))의 구성요소들과 거의 동일하며, 서술은 생략될 것이다.
제1 베이스층(61c)은 Aly1Ga1 -y1N(0<y1≤1)으로 제조되고, 제1 하부층(61a)은 Alx1Ga1 -x1N(0<x1<1, x1<y1)으로 제조되며, 제1 상부층(61b)은 GaN으로 제조된다. 제2 베이스층(62c)은 Aly2Ga1 -y2N(0<y2≤1)으로 제조되고, 제2 하부층(62a)은 Alx2Ga1-x2N(0<x2<1, x2<y2)으로 제조되며, 제2 상부층(62b)은 GaN으로 제조된다. 하부층(63a)은 Alx3Ga1 -x3N(0<x3<1)으로 제조되며 상부층(63b)은 GaN으로 제조된다.
이러한 구성을 갖는 질화물 반도체층을 제조하는 경우에도, 도 11을 참조하여 서술된 제조 방법이 적용된다. 그 결과, 질화물 반도체층에서 크랙의 발생이 감소된 제조 방법이 제공된다.
본 출원의 발명자에 의해 시행된 실험의 결과를 추가로 서술하고자 한다.
실험에서, 도 12의 (a) 내지 (d)를 참조하여 서술된 구성을 갖는 질화물 반도체층(질화물 반도체 소자)을 제조하였다. 하지만, 실험에서, 4층 적층체를 적층하였다. 실험 시료는 하기와 같이 제조하였다.
실리콘 기판(40)을 상술한 바와 동일한 방법으로 처리하고 MOCVD 시스템의 반응 챔버에 도입하여 1080℃로 가열한 다음, 성장 압력 400 hPa 에서 TMAl 및 NH3를 이용하여 버퍼층(70)으로서 AlN층을 형성한다. NH3는 1 L/분의 속도로 공급되며 TMAl은 25 cc/분의 속도로 공급된다. AlN층의 두께는 약 100nm 이다.
기판(40)을 1050℃의 온도로 설정하여, 성장 압력 400 hPa에서 질소 및 수소를 포함하는 분위기로 TMGa 및 TMAl을 이용하여 Al 조성비가 0.25인 AlGaN층(제1 하부층(61a))을 형성한다. NH3는 2.5 L/분의 속도로 공급되고 TMAl은 25 cc/분의 속도로 공급되며, TMGa는 18 cc/분의 속도로 공급된다. AlGaN층의 두께는 약 250nm 이다.
기판(40)을 1090℃의 온도로 설정하여, 성장 압력 1013 hPa에서 질소 및 수소를 포함하는 분위기로 TMGa 및 암모니아를 이용하여 GaN층(제1 상부층(61b))을 형성한다. NH3는 20 L/분의 속도로 공급되고 TMGa는 47 cc/분의 속도로 공급된다. V-족 재료 가스로서의 암모니아와 III-족 재료 가스로서의 TMGa 간의 비, 즉V/III 비는 3900이다. GaN층의 두께는 약 300nm 이다.
기판(40)을 800℃의 온도로 설정하여, 성장 압력 400 hPa에서 질소 및 수소를 포함하는 분위기로 TMAl 및 암모니아를 이용하여 AlN층(제2 베이스층(62c))을 형성한다. AlN층의 두께는 약 12nm 이다. NH3 는 1 L/분의 속도로 공급되고 TMAl은 17 cc/분의 속도로 공급된다. AlN층의 완화율(α)은 약 0.57이다. 완화율(α)은 X-선 회절 측정법으로 측정한다.
기판(40)을 1130℃의 온도로 설정하여, 성장 압력 400 hPa에서 TMGa, TMAl 및 암모니아를 이용하여 Al 조성비가 0.25인 AlGaN층(제2 하부층(62a))을 형성한다. 형성된 AlGaN층의 두께는 약 25nm 이다. NH3 는 2.5 L/분의 속도로 공급되고, TMAl은 18 cc/분의 속도로 공급되며, TMGa는 6 cc/분의 속도로 공급된다.
기판(40)을 1090℃의 온도로 설정하여, 성장 압력 1013 hPa에서 질소 및 수소를 포함하는 분위기로 TMGa 및 암모니아를 이용하여 GaN층(제2 상부층(62b))을 형성한다. GaN층의 두께는 약 300nm 이다. GaN층의 성장 조건은 제1 상부층(61b)의 성장 조건과 거의 동일하다.
이러한 과정을 3회 더 반복함으로써, AlN층(제2 베이스층(62c)), AlGaN층(제2 하부층(62a)) 및 GaN층(제2 상부층(62b))을 결합한 적층체를 형성한다.
기판(40)을 1090℃의 온도로 설정하여, 성장 압력 1013 hPa에서 질소 및 수소를 포함하는 분위기로 TMGa, 암모니아 및 불순물 재료 가스로서 실란(SiH4)을 이용하여, 적층체 상에 n-형 GaN층(두께가 약 1 ㎛)을 형성한다. n-형 GaN층은 기능층(10)이 된다. NH3 는 20 L/분의 속도로 공급되고 TMGa는 47 cc/분의 속도로 공급된다. V/III 비는 3900이다. n-형 GaN층의 Si 농도는 5.0x1018 cm-2이다. 실험에서, 각 적층체의 격자 부정합 인자(LM)는 0.009였다.
실험에서, n-형 GaN층 이외의 GaN층(제1 상부층(61b), 제2 상부층(62b) 등)의 성장 조건을 변화시켜, 하기와 같이 질화물 반도체층(질화물 반도체 소자)을 형성하였다.
GaN층의 성장에 있어서, 암모니아의 유량을 5, 10, 20, 40 및 50 L/분으로 변경하였다. 이때, V-족 재료 가스로서의 암모니아와 III-족 재료 가스로서의 TMGa 간의 비, 즉 V/III 비는 각각 980, 1950, 3900, 7800 및 9700 이다.
이와 같이, GaN층의 형성중에 암모니아 유량이 상이한 다섯 시료들을 제조하여 기판의 휨, 크랙 및 기판 결함을 평가하였다.
도 14는 본 실시예에 따른 질화물 반도체층의 특성을 예시하는 그래프이다.
도 14는 GaN층의 형성시 암모니아의 공급량과 기판의 휨간의 관계의 예를 도시한다. 기판의 휨량은 기판(40)의 중심으로부터 50mm 떨어진 위치에서의 값을 취한다. 가로축은 GaN층 형성시의 V/III 비이다. 세로축은 질화물 반도체층(질화물 반도체 소자 구성)이 형성된 기판(40)의 실온에서의 휨량(Wr)(㎛)이다.
휨량(Wr)이 양의 값이면 아래로 볼록함(오목형 휨)을 의미하며, 질화물 반도체층(및 기능층(10))에 인장 응력(SS)이 인가된 상태에 상응한다. 휨량(Wr)이 음의 값이면 위로 볼록함(볼록형 휨)을 의미하며, 질화물 반도체층(및 기능층(10)) 상에 압축 응력(CS)이 인가된 상태에 상응한다.
도 14에 도시된 바와 같이, V/III 비가 980 또는 1950이면, 휨량(Wr)이 약 220 ㎛인 오목형 휨이 발생한다. 이때, 질화물 반도체 소자의 표면에 크랙이 발생한다. 이는, 도 3을 참조하여 서술된 바와 같이, GaN층에서 압축 변형(응력)의 형성을 유지하는 데 필요한 두께가 작기 때문이다. 이러한 조건하에서, GaN층 형성시 GaN층에 형성된 압축 변형(응력)의 총합은 실리콘 기판(40)과 질화물 반도체층간의 열팽창 계수 차로 인해 발생한 인장 변형(응력)보다 작다. 그 결과, 오목형 휨이 발생하여 크랙이 발생한다.
도 14에 도시된 바와 같이, 암모니아 공급량이 증가함에 따라, 즉 V/III 비가 증가함에 따라 오목형 휨량(Wr)이 감소하여 볼록형 휨으로 변화하게 된다. 이는 V/III 비가 증가함에 따라 GaN층의 압축 변형(응력)이 점점 축적되었기 때문인 것으로 여겨진다. V/III 비가 3900 이상이면 크랙이 없는 질화물 반도체 소자가 수득되었다.
한편, 비록 도시되지는 않았지만, V/III 비가 9800으로 증가하는 경우에, 압축 응력이 과도하게 축적되어 질화물 반도체층 성장 중에 실리콘 기판(40)에 결함이 발생하였다.
본 실시예에 있어서, V/III 비는, 예를 들어 2000 이상 8000 이하로 설정된다. 이로 인해 크랙 발생이 억제된 질화물 반도체층(질화물 반도체 소자)를 수득하는 것이 가능하다.
이와 같이, GaN층 형성시 암모니아 공급량과 질화물 반도체 소자의 휨간에 밀접한 관련이 있음을 알 수 있다.
또한, n-형 GaN층 이외의 GaN층(제1 상부층(61b), 제2 상부층(62b) 등)을 형성시 암모니아의 부분압을 변경시켜 실험을 수행하여 하기와 같이 유사한 질화물 반도체 소자를 형성하였다.
성장 압력 1013 hPa 에서 질소 및 수소를 포함하는 분위기로 TMGa 및 암모니아를 이용하여 GaN층을 형성하였다. 반응 챔버에 도입된 가스의 총합을 90 L/분으로 변경하고 암모니아 가스의 공급량을 변경한 다음 공급 가스 총합에 대한 암모니아 가스의 비(암모니아 부분압)를 0.11, 0.22, 0.4 및 0.53으로 변경하였다.
GaN층 형성시 암모니아 부분압(Pp(NH3))이 상이한 네 개의 시료를 제조하여 기판 휨, 크랙 및 기판 결함을 평가하였다.
도 15는 본 실시예에 따른 질화물 반도체층의 특성을 예시하는 그래프이다.
도 15는 GaN층의 형성시 암모니아 부분압(Pp(NH3))과 질화물 반도체 소자의 휨량(Wr)(실온에서의 휨량) 간의 관계의 예를 예시하는 그래프이다.
도 15에 도시된 바와 같이, 암모니아 부분압(Pp(NH3))이 0.11인 경우에 약 200 ㎛의 오목형 휨이 관찰되어 질화물 반도체 소자의 표면에 크랙이 발생한다.
암모니아 부분압(Pp(NH3))이 증가함에 따라, 오목형 휨이 감소하여 볼록형 휨으로 변화하게 된다. 암모니아 부분압(Pp(NH3))이 0.22 이상인 경우에, 크랙이 없는 질화물 반도체 소자가 수득되었다. 암모니아 부분압(Pp(NH3))이 0.53인 경우에, 약 280 ㎛의 볼록형 휨이 관찰되었고, 암모니아 부분압(Pp(NH3))이 추가로 증가하는 경우에, 압축 변형(응력)의 과도한 축적으로 인해 볼록형 휨이 확대되어 결정 성장 중에 실리콘 기판에 결함이 발생하였다. 과도한 응력 축적으로 인해 소자 공정의 수율이 감소할 수 있다. 암모니아 부분압(Pp(NH3))을 0.5 이하로 유지함으로써 기판(40)에 크랙이 형성되는 것을 억제할 수 있다.
본 실시예에 있어서, 암모니아 부분압(Pp(NH3))은 0.2 이상 0.5 이하로 설정한다. 이로 인해 크랙 발생이 억제된 질화물 반도체층(질화물 반도체 소자)이 수득될 수 있다.
따라서 암모니아 부분압(Pp(NH3))을 제어함으로써, GaN층의 성장 모드를 제어하는 것이 가능하다. 공급 가스 총합에 대한 암모니아 가스의 비(암모니아 부분압)을 0.2 이상 0.5 이하로 설정함으로써, GaN층의 결정 표면에 평행한 방향의 성장 속도를 적층 방향으로의 성장 속도보다 빠르게 하는 것이 가능하다. 이로 인해 GaN층 형성시 형성된 인장 변형(응력)을 억제하고 크랙을 억제하는 것이 가능해진다.
따라서 V/III 비 및 암모니아 부분압과 같은 상기 조건들을 적용함으로써, 크랙이 억제될 수 있다. 이는 GaN층의 결정 표면에 평행한 방향의 성장 속도를 적층 방향의 성장 속도보다 빠르게 할 수 있어서 GaN층 형성시 형성된 인장 변형을 억제할 수 있기 때문이다.
[실시예 3]
도 16의 (a) 내지 (c)는 실시예 3에 따른 질화물 반도체층을 예시하는 모식도이다.
도 16의 (a)는 본 실시예에 따른 질화물 반도체층(350)(질화물 반도체 소자(150))의 구성을 예시하는 모식적 단면도이다. 도 16의 (b)는 Al의 조성비(CAl)를 예시하고, 도 16의 (c)는 a-축을 따르는 격자 간격(Ld)을 예시하는 그래프이며, 도 16의 (d)는 질화물 반도체층의 성장 온도(GT)를 도시한다.
도 16의 (a)에 도시된 바와 같이, 질화물 반도체층(350)(질화물 반도체 소자(150))은 기판(40)의 주면(40a) 상에 제공된 중간층(65) 및 중간층(65) 상에 제공된 제1 적층체(61)를 포함한다. 질화물 반도체층(350)(질화물 반도체 소자(150))은 제1 적층체(61) 상에 제공된 기능층(10)을 더 포함할 수 있다. GaN층(11i)이 제1 적층체(61) 상에(예를 들어, 제1 적층체(61)와 기능층(10) 사이에) 더 제공될 수 있다.
제1 적층체(61)는 상기 제1 하부층(61a) 및 상기 제1 상부층(61b)을 포함한다.
중간층(65)의 제1 축을 따르는 격자 간격은 상기 제1 격자 간격보다 크다. 중간층(65)으로서, 질화물 반도체가 사용된다. 중간층(65)의 재료로서, 예를 들어 GaN이 사용된다. 중간층(65)의 격자 간격은 제1 상부층(61b)의 제2 격자 간격과 동일할 수 있다.
제1 적층체(61)은 제1 베이스층(61c)을 더 포함한다. 제1 베이스층(61c)은 중간층(65)과 제1 하부층(61a) 사이에 제공된다. 제1 베이스층(61c)의 재료로서, Aly1Ga1 -y1N(0<y1≤1)이 사용된다.
제1 하부층(61a)은 Alx1Ga1 -x1N(0<x1<1, x1<y1)으로 제조된다. 제1 상부층(61b)은, 예를 들어 GaN층이다.
제1 하부층(61a)의 Al 조성비(x1)는, 무변형 GaN층의 상기 제1 축과 등가인 축을 따르는 격자 간격과 무변형 Aly1Ga1 -y1N(0<y1≤1)의 제1 축과 등가인 상기 축을 따르는 격자 간격 간의 차의 절대값에 대한, 무변형 GaN층의 상기 제1 축과 등가인 축을 따르는 격자 간격과 제1 베이스층(61c)의 제1 축을 따르는 실제 격자 간격 간의 차의 절대값의 비 이하이다.
이로 인해 GaN층의 형성시 형성된 인장 변형을 억제하고 크랙을 억제하는 것이 가능해진다.
즉, 본 실시예에 따른 제조 방법은, 도 2에 예시된 단계 S110 및 단계 S120에 추가하여, 주면(40a)과 제1 적층체(61) 사이에 중간층(65)을 형성하는 단계를 더 포함할 수 있다. 제조 방법은 중간층(65)과 제1 하부층(61a) 사이에 Aly1Ga1 -y1N(0<y1≤1)로 제조된 제1 베이스층(61c)을 형성하는 단계를 더 포함할 수 있다. 이때, 제1 하부층(61a)의 Al 조성비(x1)를 상기 조건으로 설정함으로써, GaN층 형성시 형성된 인장 변형을 억제하여 크랙을 억제하는 것이 가능하다.
기판(40) 상에 복수의 적층체가 제공되는 경우에, 복수의 적층체 중 적어도 하나는 제1 하부층(61a) 및 제1 상부층(61b)을 포함하는 상기 구성을 갖추기만 하면 된다. 상술한 바와 같이, 이는 중간층(65) 및 제1 베이스층(61c)를 포함하는 상기 구성을 갖추기만 하면 된다.
본 실시예에 있어서, 반도체층을 성장시키는 방법은, 예를 들어 금속-유기 화학적 기상 증착법(metal-organic chemical vapor deposition, MOCVD), 금속-유기 기상 에피택시법(metal-organic vapor phase epitaxy, MOVPE), 분자빔 에피택시법(molecular beam epitaxy, MBE), 할로겐화물 기상 에피택시법(halide vapor phase epitaxy, HVPE) 등을 포함할 수 있다.
예를 들어, MOCVD 또는 MOVPE 법을 사용하는 경우, 반도체층의 재료로서 하기가 사용될 수 있다. Ga의 재료로서, 예를 들어 트리메틸 갈륨(TMGa) 및 트리에틸 갈륨(TEGa)을 사용할 수 있다. In의 재료로서, 예를 들어 트리메틸 인듐(TMIn) 및 트리에틸 인듐(TEIn)을 사용할 수 있다. Al의 재료로서, 예를 들어 트리메틸 알루미늄(TMAl)을 사용할 수 있다. N의 재료로서, 예를 들어 암모니아(NH3), 모노메틸 히드라진(MMHy) 및 디메틸 히드라진(DMHy)을 사용할 수 있다. Si의 재료로서, 모노-실란(SiH4) 및 디-실란(Si2H6)을 사용할 수 있다.
본 실시예에 따라, 크랙 발생이 억제된 질화물 반도체층의 제조 방법을 제공하는 것이 가능하다.
명세서에서, "질화물 반도체"는 화학식 BxInyAlzGa1 -x-y- zN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z≤1)에서 조성비 x,y 및 z가 각각의 범위내에서 변화하는 임의의 조성의 반도체를 포함한다. 또한, "질화물 반도체"는 또한 질소(N) 이외의 V-족 원소를 더 포함하는 것, 도전형과 같은 다양한 반도체 이용 물성을 제어하기 위해 첨가된 다양한 원소들을 더 포함하는 것 및 의도하지 않고 다양한 원소들을 더 포함하는 것을 포함한다.
본 출원의 명세서에서, "수직" 및 "평행"은 엄밀하게 수직이고 엄밀하게 평행한 것을 지칭할 뿐만 아니라, 예를 들어 제조 공정 등에 기인한 변동을 포함한다. 실질적으로 수직이고 실질적으로 평행이면 충분하다.
이상, 구체적인 예를 참조로 본 발명의 실시예를 서술하였다. 하지만, 본 발명은 이러한 구체적인 예에 한정되지 않는다. 예를 들어, 질화물 반도체층 또는 질화물 반도체 소자에 포함된, 기판, 버퍼층, 적층체, 상부층, 하부층, 베이스층 및 기능층과 같은 구성요소의 구체적인 구성은, 당업자가 공지된 범위로부터 이들을 적절히 선택하여 본 발명을 수행함으로써 동일한 효과를 얻을 수 있기만 하면 본 발명의 범위 이내이다.
또한, 구체적인 예의 임의의 두 개 이상의 구성요소는 기술적으로 가능한 범위이내에서 결합될 수 있으며 본 발명의 요지가 포함되는 정도까지 본 발명의 범위에 포함된다.
또한, 본 발명의 실시예로서 상술된 질화물 반도체층의 제조 방법을 기초로 하여 당업자가 적절히 설계 변경함으로써 실시가능한 질화물 반도체층의 모든 제조 방법도 또한 본 발명의 사상이 포함되는 정도까지 본 발명의 범위이내이다.
본 발명의 사상이내에서 다양한 다른 변형 및 변경이 당업자에 의해 창안될 수 있으며, 이러한 변형 및 변경은 또한 본 발명의 범위에 포함됨이 이해된다.
특정 실시예들이 서술되었지만, 이러한 실시예들은 오직 예로서 제시되었으며 본 발명의 범위를 제한하고자 하는 의도가 아니다. 실로, 본 명세서에 서술된 신규 실시예는 다양한 다른 형태로 구체화될 수 있고, 또한, 본 발명의 사상을 벗어남이 없이, 본 명세서에 서술된 실시예 형태에 있어서 다양한 생략, 치환 및 변경이 이루어질 수 있다. 첨부한 청구항 및 균등범위는, 본 발명의 범위 및 사상 이내에 포함되는 것과 같은 형태 또는 변형을 커버하고자 한다.

Claims (20)

  1. 질화물 반도체층을 제조하는 방법으로서,
    기판의 주면 상에 질화물 반도체의 제1 하부층을 형성하고 상기 제1 하부층 상에 질화물 반도체의 제1 상부층을 형성하여 상기 제1 하부층과 상기 제1 상부층을 포함하는 제1 적층체를 형성하는 단계 - 상기 제1 하부층은 상기 주면에 평행한 제1 축을 따르는 제1 격자 간격을 갖고, 상기 제1 상부층은 상기 제1 격자 간격보다 큰, 상기 제1 축을 따르는 제2 격자 간격을 갖고, 상기 제1 상부층의 적어도 일부가 제1 압축 변형을 가짐 - 를 포함하며,
    상기 제1 격자 간격에 대한, 상기 제2 격자 간격과 상기 제1 격자 간격 간의 차의 비의 절대값이 0.005 이상 0.019 이하이고,
    상기 제1 상부층을 형성하는 단계는,
    상기 주면에 평행한 방향의 상기 제1 상부층의 성장 속도를 상기 주면에 수직인 방향의 상기 제1 상부층의 성장 속도보다 빠르게 하는 단계, 및
    상기 제2 격자 간격과 상기 제1 격자 간격 간의 차에 기반한 상기 제1 압축 변형을 상기 제1 상부층에 가하면서 상기 제1 상부층을 형성하는 단계를 포함하는, 질화물 반도체층의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 상부층을 형성하는 단계에서, 단위 시간당 공급된 III-족 원소의 원자수에 대한, 단위 시간당 공급된 V-족 원소의 원자수의 비가 2000 이상 8000 이하인, 질화물 반도체층의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 상부층을 형성하는 단계에서, 공급 가스의 총합의 유량에 대한 암모니아 가스의 유량의 비가 0.2 이상 0.5 이하인, 질화물 반도체층의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 상부층의 두께가 250nm 이상인, 질화물 반도체층의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 적층체를 형성하는 단계는 상기 제1 하부층을 형성하기 전에 상기 주면 상에 질화물 반도체의 제1 베이스층을 형성하는 단계를 포함하고, 상기 제1 베이스층은, 상기 제1 격자 간격보다 작으며 상기 제1 축을 따르는 격자 간격을 갖는, 질화물 반도체층의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 베이스층은 AlN으로 제조되고,
    상기 제1 하부층은 Alx1Ga1 -x1N(0<x1<1)으로 제조되고,
    상기 제1 상부층은 GaN으로 제조되는, 질화물 반도체층의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 하부층의 Al 조성비(x1)는 0.1 이상 0.9 이하인, 질화물 반도체층의 제조 방법.
  8. 제6항에 있어서,
    상기 제1 하부층의 두께는 100nm 이상 500nm 이하인, 질화물 반도체층의 제조 방법.
  9. 제1항에 있어서,
    상기 기판은 실리콘 기판인, 질화물 반도체층의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 적층체 상에 질화물 반도체의 제2 하부층을 형성하고 상기 제2 하부층 상에 질화물 반도체의 제2 상부층을 형성하여 상기 제2 하부층과 상기 제2 상부층을 포함하는 제2 적층체를 형성하는 단계 - 상기 제2 하부층은 상기 제1 축을 따르는 제3 격자 간격을 갖고, 상기 제2 상부층은, 상기 제3 격자 간격보다 크고 상기 제1 축을 따르는 제4 격자 간격을 갖고, 상기 제2 상부층의 적어도 일부가 제2 압축 변형을 가짐 - 를 더 포함하며,
    상기 제3 격자 간격에 대한, 상기 제4 격자 간격과 상기 제3 격자 간격 간의 차의 비의 절대값이 0.005 이상 0.019 이하이고,
    상기 제2 상부층을 형성하는 단계는,
    상기 주면에 평행한 방향의 상기 제2 상부층의 성장 속도를 상기 주면에 수직인 방향의 상기 제2 상부층의 성장 속도보다 빠르게 하는 단계, 및
    상기 제4 격자 간격과 상기 제3 격자 간격 간의 차에 기반한 상기 제2 압축 변형을 상기 제2 상부층에 가하면서 상기 제2 상부층을 형성하는 단계를 포함하는, 질화물 반도체층의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 적층체를 형성하는 단계는, 상기 제2 하부층을 형성하기 전에 질화물 반도체의 제2 베이스층을 상기 제1 적층체 상에 형성하는 단계를 포함하며, 상기 제2 베이스층은, 상기 제3 격자 간격보다 작으며 상기 제1 축을 따르는 격자 간격을 갖는, 질화물 반도체층의 제조 방법.
  12. 제11항에 있어서,
    상기 제2 베이스층은 AlN으로 제조되고,
    상기 제2 하부층은 Alx2Ga1 -x2N(0<x2<1)으로 제조되며,
    상기 제2 상부층은 GaN으로 제조되는, 질화물 반도체층의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 베이스층의 성장 온도는, 상기 제2 하부층의 성장 온도보다 낮고 상기 제2 상부층의 성장 온도보다 낮은, 질화물 반도체층의 제조 방법.
  14. 제12항에 있어서,
    상기 제2 베이스층의 성장 온도는 500℃ 이상 1050℃ 이하인, 질화물 반도체층의 제조 방법.
  15. 제12항에 있어서,
    상기 제2 하부층의 두께는 5nm 이상 100nm 이하인, 질화물 반도체층의 제조 방법.
  16. 제11항에 있어서,
    상기 제2 상부층의 두께는 상기 제1 상부층의 두께보다 두꺼운, 질화물 반도체층의 제조 방법.
  17. 제11항에 있어서,
    상기 제2 베이스층을 형성하는 단계는 상기 제2 베이스층에 인장 응력을 가하면서 상기 제2 베이스층을 형성하는 단계를 포함하는, 질화물 반도체층의 제조 방법.
  18. 제1항에 있어서,
    상기 주면과 상기 제1 적층체 사이에 GaN의 중간층을 형성하는 단계; 및
    상기 중간층과 상기 제1 하부층 사이에 Aly1Ga1 -y1N(0<y1≤1)의 제1 베이스층을 형성하는 단계를 더 포함하며,
    상기 제1 하부층은 Alx1Ga1 -x1N(0<x1<1, x1<y1)으로 제조되고,
    상기 제1 하부층의 Al 조성비(x1)는, 무변형 GaN의 상기 제1 축과 등가인 축을 따르는 격자 간격과 무변형 Aly1Ga1 -y1N(0<y1≤1)의 상기 제1 축과 등가인 축을 따르는 격자 간격 간의 차의 절대값에 대한, 무변형 GaN의 상기 제1 축과 등가인 상기 축을 따르는 격자 간격과 상기 제1 베이스층의 상기 제1 축을 따르는 격자 간격 간의 차의 절대값의 비 이하인, 질화물 반도체층의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 하부층을 형성하는 단계는, 상기 제1 하부층에 제2 압축 변형을 가하면서 상기 제1 하부층을 형성하는 단계를 포함하는, 질화물 반도체층의 제조 방법.
  20. 제1항에 있어서,
    상기 제1 적층체 상에 Aly2Ga1 -y2N(0<y2≤1)의 제2 베이스층을 형성하고, 상기 제2 베이스층 상에 Alx2Ga1 -x2N(0<x2<1, x2<y2)의 제2 하부층을 형성하고, 상기 제2 하부층 상에 GaN의 제2 상부층을 형성하여 상기 제2 베이스층, 상기 제2 하부층 및 상기 제2 상부층을 포함하는 제2 적층체를 형성하는 단계 - 상기 제2 하부층은, 상기 제2 베이스층의 상기 제1 축을 따르는 격자 간격보다 크고 상기 제1 축을 따르는 제3 격자 간격을 갖고, 상기 제2 상부층은, 상기 제3 격자 간격보다 크고 상기 제1 축을 따르는 제4 격자 간격을 갖고, 상기 제2 상부층의 적어도 일부가 압축 변형을 가짐 - 를 더 포함하며,
    상기 제3 격자 간격에 대한, 상기 제4 격자 간격과 상기 제3 격자 간격 간의 차의 비의 절대값이 0.005 이상 0.019 이하이고,
    상기 제2 상부층을 형성하는 단계는,
    상기 주면에 평행한 방향의 상기 제2 상부층의 성장 속도를 상기 주면에 수직인 방향의 상기 제2 상부층의 성장 속도보다 빠르게 하는 단계, 및
    상기 제4 격자 간격과 상기 제3 격자 간격 간의 차에 기반한 압축 변형을 상기 제2 상부층에 가하면서 상기 제2 상부층을 형성하는 단계를 포함하고,
    상기 제1 하부층은 Alx1Ga1 -x1N(0<x1<1)으로 제조되고,
    상기 제1 상부층은 GaN으로 제조되며,
    상기 제2 하부층의 Al 조성비(x2)는, 무변형 GaN의 상기 제1 축과 등가인 축을 따르는 격자 간격과 무변형 Aly2Ga1 -y2N(0<y2≤1)의 상기 제1 축과 등가인 상기 축을 따르는 격자 간격 간의 차의 절대값에 대한, 무변형 GaN의 상기 제1 축과 등가인 상기 축을 따르는 격자 간격과 상기 제2 베이스층의 상기 제1 축을 따르는 격자 간격 간의 차의 절대값의 비 이하인, 질화물 반도체층의 제조 방법.
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