JP2010053002A - 半導体積層構造 - Google Patents

Abstract

【課題】ＧａＮ層を表面層に有し、熱膨張によるクラックの発生の少ない半導体積層構造を提供する。
【解決手段】ＺｎＯ基板１０とその上に直接エピタキシャル成長して形成されたＩＩＩ−Ｖ族窒化物エピタキシャル層１１を有する半導体積層構造であって、前記ＩＩＩ−Ｖ族窒化物エピタキシャル層１１が、組成の異なる第1層１２から第ｎ層１４からなり、ここで、ｎは、３以上の整数であり、第ｎ層１４が実質的にＧａＮからなる層である。
【選択図】図２

Description

本発明は、ＩＩＩ−Ｖ族窒化物の積層構造に関し、より詳細には発光デバイス等の製造が可能なテンプレート基板として使用可能なＩＩＩ−Ｖ族窒化物積層構造に関する。

近年、Ｉｎ_ｘＡｌ_ｙＧａ_{（１−ｘ−ｙ）}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表されるＩＩＩ−Ｖ族窒化物半導体の研究開発が進み、これを用いた発光ダイオードやレーザダイオードなどの発光デバイスの発光効率が飛躍的に改善されてきている。

ＧａＮをはじめとしてＩｎ_ｘＡｌ_ｙＧａ_{（１−ｘ−ｙ）}Ｎは六方晶系に属し、主にサファイア等の基板のｃ面上に、エピタキシャル成長して形成されてきた。ＧａＮ層上に活性層としてＩｎ_ｘＧａ_{（１−ｘ）}Ｎ（０＜ｘ≦１）混晶からなる量子井戸層を積層した構造では、青色・緑色ＬＥＤまたは次世代ＤＶＤレーザ用の層構成として使用または有望視されている。

六方晶系のＩＩＩ−Ｖ族窒化物半導体はｃ軸が分極軸である分極物質であるため自発分極を有する。さらにこれに重畳して、ｃ面上の歪んだ量子井戸には圧電分極による強い内部電場が誘起されるため、電子と正孔が１つの量子井戸層内で空間的に分離される。すなわち、ｃ面上に成長されたＧａＮ層上のＩｎＧａＮ層などには、本質的に電子と正孔が発光再結合をする確率が低下する問題があった。また、発光波長が圧電分極によって長波長側に遷移し、発光波長の短波長化が困難である問題もあった。さらに素子を駆動する際には、注入電流に依存して発光波長が変化し、低注入注入時には短波長化し、高注入電流時には長波長化する現象が観察され、波長制御が困難である問題もあった。これらの現象は量子閉じ込めシュタルク効果（ＱＣＳＥ）として知られており、六方晶系ＩＩＩ−Ｖ族窒化物半導体においてサファイア基板等のｃ面上に成長したＧａＮのｃ面上にＩｎＧａＮ等の歪量子井戸層をコヒーレント成長する限り、その影響を避けるのが難しく、応用上大きな問題となっている。

これに対して、ＧａＮの無極性面の上に形成したＩｎＧａＮ層には圧縮歪による分極電界が生じない。従って、発光効率の低下や注入電流増加による波長シフトを招く量子閉じ込めシュタルク効果を避けることができると考えられている。さらに、極性面（即ちｃ面）より、極性が低下した（即ち面に垂直方向の分極がｃ面に比べて低減されている）半極性面では、極性の程度により圧縮歪による分極電界が減少し、それに対応して量子閉じ込めシュタルク効果が低減する。

無極性面では、ａ面およびｍ面のように、面内にＧａ原子とＮ原子が等しく含まれる。ａ面およびｍ面はいずれもｃ面に垂直である。半極性面では、面内にＧａ原子とＮ原子が等しくない数で両方の原子が含まれる。無極性面、半極性面の出現に関しては、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ １００， ０２３５２２ （２００６）等の文献により報告されている。この文献のｆｉｇｕｒｅ ７には、ＧａＮ上に成長したＩｎ_ｘＧａ_１−ｘＮ（ｘ＝０．０５（１）、０．１０（２）、０．１５（３）、０．２０（４））について、成長面とｃ面のなす角度θを横軸にして、圧縮応力下における圧電分極を縦軸にした計算結果が示されている。分極が最も大きく現れるθ＝０°は、極性面のｃ面であり、分極が０となるθ＝９０°は無極性面であることを表しており、ａ面およびｍ面が含まれる。また、θ＝約４５°でも分極が０となる無極性面が出現することが示されている。

このように、無極性面または半極性面を成長面とするＩＩＩ−Ｖ族窒化物層が発光デバイスの性能の向上のために有効であることが理論的には理解されていた。しかし、従来の無極性面または半極性面上のＩＩＩ−Ｖ族窒化物層のエピタキシャル成長の試みでは、貫通転位密度や積層欠陥密度が高く、最近まで、高品質のＩＩＩ−Ｖ族窒化物半導体積層構造を得ることはできなかった。

最近、サファイアに代わってＧａＮ窒化物に格子定数が近く、ＧａＮ基板よりも安価で大口径の基板が作製されているＺｎＯ基板上へのＩＩＩ−Ｖ族窒化物層の成長が試みられている。ＺｎＯ基板は、高温でＩＩＩ−Ｖ族窒化物と容易に反応してしまうために、成長温度を低下できる成長方法としてパルスレーザ堆積法（ＰＬＤ法：pulsed laser deposition）が提案されている。例えば、特許文献１（国際公開ＷＯ２００５／００６４２０号公報）には、ｃ面上ＺｎＯ基板上に、ＰＬＤ法によりＧａＮまたはＩｎ_ｘＧａ_１−ｘＮ（０≦ｘ≦０．４）を成長したことが記載されている。また、特許文献２（国際公開ＷＯ２００７／１１９４３３号公報）には、ＰＬＤ法によりｍ面およびａ面などの無極性面上に、始めて優れた結晶性を有するＩＩＩ−Ｖ族窒化物層を成長したことが開示されている。

特許文献２には、ＰＬＤ法によりＺｎＯ基板上に成長したＧａＮ層上にさらに「その他の層」を形成できることが開示されている。ＺｎＯ基板上に成長したＧａＮ層をベースとして（つまり、テンプレート基板として）、その上に第1導電型クラッド層、例えば超格子層を含む発光層および第２導電型クラッド層を含む発光デバイス構造を形成することができる。このとき、ベースのＧａＮ層の結晶性が極めて良好であるため、ＭＯＣＶＤ等の速い成膜方法を採用しても、結晶の乱れの少ない発光デバイス構造を得ることができる。

しかしながら、ＺｎＯは室温でもＧａＮよりa軸、及びｍ軸方向の格子定数が１．９％大きく、さらに熱膨張係数が大きいため、比較的高温で成膜した場合にＧａＮ層にクラックが入る場合があった。ＧａＮ層をクラックが入らない条件を選んで成膜しても、これをテンプレート基板としてその上に発光デバイス構造を形成する際に加熱されたときに、ＧａＮ層にクラックが入りやすい問題があった。これらの問題は、特にｍ面、ａ面等非極性面を成長面とする場合に顕著である。

また、たとえば特許文献３（特に請求項１）、特許文献４（特に請求項１）および特許文献５（特に請求項２）には、ＺｎＯ等の基板上に、基板に接してＩｎ_ｘＡｌ_ｙＧａ_{（１−ｘ−ｙ）}Ｎよりなるバッファ層を形成した半導体発光デバイスが記載されている。しかしながら、これらの文献は、本発明が目的とするＧａＮ層を最表面とするテンプレート基板としての使用が可能な構造は記載されておらず、さらにＺｎＯの熱膨張の問題を解決できる構造も記載されていない。
国際公開ＷＯ２００５／００６４２０号公報 国際公開ＷＯ２００７／１１９４３３号公報 特開平４−２０９５７７号公報 特開平６−６１５２７号公報 特許第３１０２６４７号公報

本発明は、このような問題に鑑みてなされたものであり、発光デバイス構造等の形成が可能なテンプレート基板として実用的な積層構造を提供することを目的とする。

本発明は、以下の事項に関する。

１． ＺｎＯ基板とその上に直接エピタキシャル成長して形成されたＩＩＩ−Ｖ族窒化物エピタキシャル層を有する半導体積層構造であって、
前記ＩＩＩ−Ｖ族窒化物エピタキシャル層が、組成の異なる第1層から第ｎ層からなり、ここで、ｎは、３以上の整数であり、第ｎ層が実質的にＧａＮからなる層であることを特徴とする半導体積層構造。

２． 前記ＩＩＩ−Ｖ族窒化物エピタキシャル層の任意の第ｋ層（１≦ｋ≦ｎ）の膜厚と格子定数をそれぞれＴｈ（ｋ）（ｎｍ）、ａ（ｋ）としたとき、格子不整合率Δａ（ｋ）とＴｈ（ｋ）の積が下記（式１）：
（式１） −０．７０≦Δａ（ｋ） × Ｔｈ（ｋ） ≦＋１．２０
（但し、Δａ（ｋ）＝｛ａ（ｋ）−ａ（ｋ−１）｝／ａ（ｋ−１））
を満たすことを特徴とする上記１記載の半導体積層構造。

３． 任意の第ｋ層において、下記（式２）：
（式２） １０ｎｍ ≦ Ｔｈ（ｋ） ≦ ２００ｎｍ
を満たすことを特徴とする上記１または２記載の半導体積層構造。

４． 前記ＩＩＩ−Ｖ族窒化物エピタキシャル層の膜厚が、０．０５μｍ〜１μｍであることを特徴とする上記１〜３のいずれか１項に記載の半導体積層構造。

５． 任意のｋについて、
（式３） Δａ（ｋ） ＜０
が成立することを特徴とする上記１〜４のいずれか１項に記載の半導体積層構造。

６． （式４） Δａ（ｋ） ＞０
が成立する第ｋ層が少なくとも１つ存在することを特徴とする上記１〜４のいずれか１項に記載の半導体積層構造。

７． Δａ（１）＞０
が成立することを特徴とする上記６記載の半導体積層構造。

８． Δａ（１） ＞０、および
Δａ（ｋ） ＜０ （但しｋは、２〜ｎの整数）
が成立することを特徴とする上記７記載の半導体積層構造。

９． 前記ｎ層が、少なくとも３００℃の温度条件に置かれた後、前記ｎ層の表面において、一辺を５００μｍとする任意の正方形区画内に存在するクラックの数が４０個以下であることを特徴とする上記１〜８のいずれか１項に記載の半導体積層構造。

１０． 前記ＺｎＯ基板の成長面と｛０００１｝面のなす角度が１０°以上である上記１〜９のいずれか１項に記載の半導体積層構造。

１１． 前記ＺｎＯ基板の成長面と｛０００１｝面のなす角度が９０°である上記１〜９のいずれか１項に記載の半導体積層構造。

１２． 前記ＺｎＯ基板の成長面が｛１−１００｝または｛１１−２０｝面である上記１〜９のいずれか１項に記載の半導体積層構造。

１３． 上記１〜１２のいずれか１項に記載の半導体積層構造上にその他の層が形成されていることを特徴とする半導体積層構造。

１４． 上記１〜１２のいずれか１項に記載の半導体積層構造上に発光デバイス構造を含むその他の層が形成されていることを特徴とする半導体発光デバイス。

１５． 上記１〜１２のいずれか１項に記載の半導体積層構造上に発光デバイス構造を含むその他の層が形成され、前記半導体積層構造からＺｎＯ基板が除去されていることを特徴とする半導体発光デバイス。

本発明によれば、ＧａＮ層を表面層に有し、熱膨張によるクラックの発生の少ない半導体積層構造を提供することができる。この半導体積層構造は、その上に、発光デバイス構造等を形成するテンプレート基板として好適に使用することができる。

（面方位等の記号の説明）
まず、本明細書で使用する結晶の面方位および軸方向の表現方法について説明する。結晶の面方位や軸方向はミラー指数により記述される。六方晶系では、３つの指数を用いる表記法もあるが、ここでは一般的に用いられている４つの指数を用いる表記法を採用する。図１を用いて六方晶系のミラー指数について説明する。正六角形の平面内に３つ（ａ_１，ａ_２，ａ_３方向）、ｃ軸とよばれる平面に垂直な方向に１つ（ｃ方向）の指数で表される。ａ_１軸、ａ_２軸、ａ_３軸は互いに１２０°をなし長さが等しい。これらに直交するｃ軸はａ軸群とは長さが等しくない。ａ_１軸、ａ_２軸、ａ_３軸のうち２つの軸だけで完全に正六角形の平面内の方位は指定できるが、対称性を保つためにもうひとつの軸を導入している。そのためこれらは互いに独立ではない。ひとつの平行面群は（ｉｊｋｌ（エル））と表記され、これは原点から数えて１枚目の面がａ_１軸、ａ_２軸、ａ_３軸、ｃ軸を切る点の原点からの距離がそれぞれａ_１／ｉ、ａ_２／ｊ、ａ_３／ｋ、ｃ／ｌ（エル）であることを表す。ａ_１、ａ_２、ａ_３軸は正六角形平面内に含まれる冗長な座標系であるから、ｉ、ｊ、ｋは互いに独立ではなく常にｉ＋ｊ＋ｋ＝０が成り立つ。４つの指数のうちｉ、ｊ、ｋについては回転対称性があるが、ｌ（エル）は独立である。

本明細書において、面方位および結晶方位は、結晶学における一般的な表記方法に従って次のように表記する。

個別の面方位は丸い括弧（ ）で表現し、等価な面方位の集合を表すには波括弧｛ ｝を用いる。等価な面方位というのは、その結晶系が許すすべての対称操作によって到達しうる面方位をいう。たとえば｛１−１００｝は、（１−１００）と等価なすべての面を集合的に表す表現であり、（１−１００）をｃ軸を回転軸とした回転操作により到達する（１０−１０）、（０１−１０）、（−１１００）、（−１０１０）、（０−１１０）を含む計６つの面を表現する。

結晶方位（結晶軸）は、それに垂直な面の指数と同じ指数の組により表現される。個別の結晶方位は角括弧［ ］で表され、等価な方位の集合は鍵括弧＜ ＞を用いる。

また、一般に使用されるように、｛１−１００｝をｍ面と称することもあり、＜１−１００＞をｍ軸と称することもある。六方晶系の代表的な面方位は、ｃ面（０００１）、ａ面（１１−２０）、ｍ面（１−１００）、ｒ面（１０−１２）のように表される。

六方晶系のＩＩＩ−Ｖ族窒化物層は、ｃ軸＜０００１＞方向に、Ｇａ層とＮ層が交互に積層した結晶構造を有するため、ｃ面｛０００１｝面に対して垂直である面は、すべて無極性面である。具体的には成長面方位を｛ｉｊｋｌ（エル）｝と表記した場合に、ｌ＝０を満たす面方位（｛００００｝は除く）である。代表的な面としては、ｍ面｛１−１００｝面、ａ面｛１１−２０｝面、｛１２−３０｝面、｛１３−４０｝面等が挙げられる。

（本発明の実施形態の説明）
（成長面およびＺｎＯ基板について）
本発明では、最初に所定のＺｎＯ基板を用意する。ＺｎＯ基板上に成長するＩＩＩ−Ｖ族窒化物エピタキシャル層（以下、単にエピタキシャル層という場合もある。）の面方位については、特に制限はない。所定の成長面を有するようにＺｎＯ基板の主面の面方位が選ばれる。通常、ＺｎＯ基板の主面を、予定している成長面方位と一致するように選ぶ。ただし、成長面方位が本発明で規定される条件を満たすことを条件として、基板の主面が結晶方位軸に対して完全な垂直からずれていることも許容され、主面に対して垂直な軸は結晶方位から１５°までの範囲、好ましくは５°までの範囲でずれていてもよい。

成長面は、極性面である｛０００１｝面（ｃ面）、および｛０００１｝面となす角度が１０°未満の実質的に極性面であってもよい。ｃ面は、ＺｎＯとＧａＮの格子不整合は比較的大きいが、等方的であるために、熱膨張差が面内で均一に発生するため、ＧａＮ層の割れの発生は比較的起こり難い。

｛０００１｝面となす角度が１０°以上を有する面は、半極性面および無極性面である。無極性面とは、前に定義したとおり、面方位を｛ｉｊｋｌ（エル）｝と表記した場合に、ｌ＝０を満たす面方位（｛００００｝は除く）である。層の成長面が無極性面であると、デバイス応用上不利なＱＣＳＥによる影響をなくすことができる。代表的な面としては、ｍ面｛１−１００｝面、ａ面｛１１−２０｝面、｛１２−３０｝、｛１３−４０｝面等が挙げられる。

半極性面としては、｛０００１｝面となす角度が１０°以上であることが好ましく、さらに２４°以上であることが好ましい。成長面としては、ａ面｛１１−２０｝面またはｍ面｛１０−１０｝面をｃ軸方向に傾斜させた面が好ましい。

前述のとおり発光デバイスの性能では、半極性面または無極性面上の成長が好ましいため、ＩＩＩ−Ｖ族窒化物層の成長面も半極性面または無極性面が好ましい。加えて、半極性面、無極性面では、面内の格子不整合に方向性が生じるため、割れの発生が起こりやすい。従って、本発明は、成長面を半極性面または無極性面とすることが好ましく、特に無極性面が好ましく、特に好ましくは、ｍ面およびａ面であり、デバイスの特性の点ではｍ面が好ましい。

代表的成長面、従って用意されるＺｎＯ基板の主面の面方位の例を、次の表に示す。

また、ＺｎＯ基板表面は、平坦であることが極めて好ましい。一般に、表面粗さＲａは、３ｎｍ以下が好ましく、より好ましくは２ｎｍ以下、さらに好ましくは１．７ｎｍ以下である。Ｒａは算術平均粗さのことを示し、算術平均値に対する偏差の絶対値の平均値である。平坦な基板表面を得る方法は基板材料および面方位により異なるため、それぞれの場合に適切な方法を採用し、上記の表面粗さを満足するようにすることが好ましい。一般的には、まず機械研磨により十分に平坦化することが好ましい。

（ｃ面またはｍ面ＺｎＯ基板の場合） ｃ面またはｍ面ＺｎＯ基板を使用する実施形態では、８００℃以上の高温でアニールすることが好ましい。尚、通常は、１６００℃以下の温度である。具体的には、機械研磨された｛０００１｝面または｛１−１００｝面を主面とするＺｎＯ基板を８００℃以上の温度に制御された高温度オーブン内において、ＺｎＯの焼結体で周囲を箱状に囲んで加熱処理する。この場合において、ＺｎＯ基板はＺｎＯ焼結体により包囲されていればよく、また包囲する焼結体によって、ＺｎＯ基板を全て包み込むことは必須ではない。また、例えばＺｎＯ焼結体からなる坩堝を作成してそのなかにＺｎＯ基板を設置するようにしてもよい。ＺｎＯを包囲する目的は、比較的蒸気圧の高いＺｎの逃散を抑制することであるため、ＺｎＯ焼結体以外に、Ｚｎを含む材料で包囲するようにしてもよい。Ｚｎを含む材料の例として、例えばＺｎＯ単結晶を用いてもよいし、Ｚｎの板を用いてもよい。

上述の条件に基づいてＺｎＯ基板を加熱処理することにより、原子ステップが形成された原子層レベルで平坦ＺｎＯ基板を結晶成長用基板として適用することが可能となり、良好な薄膜を成長させることが可能となる。

ｃ面またはｍ面ＺｎＯ基板として、表面粗さＲａが３ｎｍ以下、好ましくは２ｎｍ以下、さらに好ましくは１．７ｎｍ以下であるものが用意できる場合には、アニールをしなくても良い場合がある。ＺｎＯ基板表面は、最初に機械研磨（化学機械研磨を含む）されるが、このときにこの表面粗さの範囲内になるように、十分平坦化すればよい。十分に平坦化されていれば、その後にアニールする必要はなない。しかし、平坦性を上げるため、細かいキズ等を低減するためにアニールしてもよく、通常は上記の平滑性が得られる範囲でアニールすることも好ましい。

（ｍ面以外の無極性面ＺｎＯ基板の場合） ａ面等のｍ面以外の無極性面ＺｎＯ基板の場合は、ＺｎＯ基板として、表面粗さＲａが３ｎｍ以下、好ましくは２ｎｍ以下、さらに好ましくは１．７ｎｍ以下であるものを用意する。ＺｎＯ基板表面は、最初に機械研磨（化学機械研磨を含む）されるが、このときにこの表面粗さの範囲内になるように、十分平坦化することが好ましい。十分に平坦化されていれば、その後にアニールする必要はなない。しかし、平坦性を上げるため、細かいキズ等を低減するためにアニールしてもよく、通常は上記の平滑性が得られる範囲でアニールすることも好ましい。

アニールする場合には、１１５０未満の温度が好ましく、より好ましくは１１００℃未満であり、特に好ましくは９５０℃以下である。また、アニールする場合は、通常は７００℃以上で処理され、好ましくは８００℃以上である。アニールの方法は、前述のｍ面ＺｎＯ基板の場合と同様である。

（半極性ＺｎＯ基板の場合） 一般に、研磨されたＺｎＯ基板を、アニールすることが好ましい。面方位によっては、高温でアニールすることにより、テクスチャーが現れて、むしろ平面性が低下することがある。そのような面を使用する場合には、はじめから十分に平坦な基板を用意するか、あるいは上記の平坦性を損なわない範囲でアニールを行う。アニールは、表面の傷などを回復することができるので、必要により行うことができる。例えばｒ面は、高温でアニールしても、表面にテクスチャーが出にくいので、高温で、例えば１３００℃を越える温度でアニールしてもよい。通常は１３００℃以下が好ましい。平坦性が確保できる限り、アニールしなくてもよい。一方、高温でアニールすると、表面にテクスチャーが出やすい面方位を有するＺｎＯ基板の場合は、上記に平坦性が損なわれない範囲の温度でアニールを行う。表面の傷の回復の目的では、例えば１１５０℃以下の温度でアニールすることができる。アニールする場合は、一般に７００℃以上、好ましくは８００℃以上である。一般に、ｍ面をｃ軸方向に傾けた半極性面ＺｎＯ基板は、アニールした方が好ましく、ａ面をｃ軸方向に傾けた半極性ＺｎＯ基板はアニールを行わないか、または平坦性が損なわれない範囲でアニールすることが好ましい。

（ＩＩＩ−Ｖ族窒化物エピタキシャル層の層構成）
ＺｎＯ基板上に成長させるＩＩＩ−Ｖ族窒化物エピタキシャル層は、組成の異なる第1層から第ｎ層までのｎ層からなり、第１層はＺｎＯ基板に直接接しており、隣接する層同士も接している。第１〜ｎ層までの層は、基板上のほぼ同一の領域に形成され、好ましくはＺｎＯ基板の主面の全面を覆っている。つまり、第ｎ層であるＧａＮ層のどこをとっても、その下部には、第（ｎ−１）層から第１層、およびＺｎＯ基板が存在している。

本発明の半導体積層構造は、図２に模式的に示すように、所定の面方位のＺｎＯ基板上に、ＩＩＩ−Ｖ族窒化物エピタキシャル層１１（以下、単にエピタキシャル層１１という場合もある。）が直接積層されており、エピタキシャル層１１は、第1層１２、第２層１３、・・（途中の層は省略）・・、第ｎ層１４のｎ層からなる。ｎは３以上の整数であり、ｎは理論的には大きくてもよいが、必要以上に大きくしても手間がかかるだけである。ｎは、一般に３〜１０、好ましくは３〜８、より好ましくは３〜６、特に好ましくは３〜５である。

第ｎ層は、実質的にＧａＮからなる層である。好ましくはＧａＮ層であるが、ＧａＮ層をエピタキシャル成長する上で格子不整合が実質的に影響しない範囲、ＧａＮからの格子不整合率の絶対値が、０．５％以下（好ましくは０．３％以下、さらに好ましくは０．１％以下）の範囲で、Ｉｎ、Ａｌを含有していてもよく、Ｉｎ_ｘＧａ_(１−ｘ)Ｎの場合、ｘ≦０．０４４、好ましくはｘ≦０．０２６、さらに好ましくはｘ≦０．００８である。本明細書において、簡単のために単に「ＧａＮ層」と呼ぶことが多いが、正確には、規定されるように「実質的にＧａＮからなる層」を意味する。

本発明のＩＩＩ−Ｖ族窒化物エピタキシャル層は、その上に発光デバイス構造の形成が可能になるという点で、「バッファ層」として機能すると言ってよい。しかし、従来のバッファ層は、一般に格子不整合を緩和するために設けられているのに対し、本発明のエピタキシャル層は、熱膨張係数の大きなＺｎＯの熱膨張による応力を緩和する構造を有する。従来、最上層がＧａＮ層で、かつ３層以上で構成されるバッファ層は存在しなかった。また、従来のバッファ層では熱膨張の問題を解決できない。

最上層にＧａＮ層を有し、２以下の層数で構成した同一の厚さを有するエピタキシャル層（バッファ層）と比較して、本発明の構成を満たすエピタキシャル層は、クラックの発生が低減される。本発明では、エピタキシャル層１１を３以上の層で構成することで、ＺｎＯ基板の熱膨張が緩和される。第１〜第ｎ層の厚さおよび組成（格子定数）は、特に限定なく設定することができる。

一般に、エピタキシャル層１１の膜厚は、０．０５μｍ〜１μｍが好ましい。膜厚が薄すぎるとＺｎＯとＧａＮの格子不整合の緩和ができずにクラックが入り易く、また１μｍを超えても本発明の効果に差は生じないからである。

第１〜第ｎ層中の第ｋ層の厚さを、Ｔｈ（ｋ）(単位：ｎｍ）、第ｋ層の格子定数（成長面が異方性のある面方位の場合は、ＺｎＯ基板とＧａＮ層との格子不整合率が最も大きい結晶軸方向の格子定数）をａ（ｋ）としたとき、格子不整合率Δａ（ｋ）＝｛ａ（ｋ）−ａ（ｋ−１）｝／ａ（ｋ−１）とＴｈ（ｋ）の積が次の（式１）：
（式１） −０．７０ ≦Δａ（ｋ）×Ｔｈ（ｋ） ≦ ＋１．２０
を満たすことが好ましく、さらに好ましくは
−０．５０ ≦Δａ（ｋ）×Ｔｈ（ｋ）≦ ＋１．２０ を満たす。但し、ｋは１〜ｎの整数で、ａ（０）はＺｎＯ基板の格子定数である。

この式は、第ｋ層において、下地層との格子不整合率が大きい場合には、第ｋ層の厚さを薄くし、第ｋ層の厚さを厚く形成する場合には、下地層との格子不整合率が小さくなるように、ＩＩＩ−Ｖ族窒化物を選ぶことを規定する。すべての層において、Δａ（ｋ）×Ｔｈ（ｋ）が（式１）を満たすように層を構成することにより、クラックの発生が著しく低減された半導体積層構造が得られる。

また、さらに任意の第ｋ層において、（式２）：
（式２） １０ｎｍ ≦ Ｔｈ（ｋ） ≦ ２００ｎｍ
を満たすことが好ましい。膜厚Ｔｈ（ｋ）が薄すぎる場合、Δａ（ｋ）が大きい場合には格子不整合の緩和ができずに積層したときにクラックが入り易く、Δａ（ｋ）が小さい場合にはそのような問題はないが、層毎のΔａ（ｋ）×Ｔｈ（ｋ）は小さくなるため、ＧａＮ層までの総層数と総膜厚が増加し、材料コストの上昇と製造のスループットが低下する。また、膜厚Ｔｈ（ｋ）が厚すぎる場合、Δａ（ｋ）を小さくする必要があるため、ＧａＮ層までの総層厚が増加してしまう問題がある。またある膜厚以上にしてもバッファ層としての機能に差がなく、材料のコストと製造のスループットが低下する。

エピタキシャル層のうち、第１層〜第（ｎ−１）層を構成するＩＩＩ−Ｖ族窒化物は、Ｉｎ_ｘＡｌ_ｙＧａ_{（１−ｘ−ｙ）}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される。各層の格子定数は、組成比（ｘおよびｙの値）を変えることで設定することができる。次の表に、ＧａＮ、ＡｌＮ、ＩｎＮおよびＺｎＯのｍ面上の格子定数を示す。

一般に、第１層〜第（ｎ−１）層をＩｎ_ｘＧａ_{（１−ｘ）}Ｎ（０≦ｘ≦１）で形成することが好ましく、組成比ｘを変えることで所望のΔａ（ｋ）を設定することができる。

本発明の好ましい１実施形態において、すべてのｋ（ｋ＝１〜ｎ）について、
（式３） Δａ（ｋ） ＜０
が成立する。定義されるとおりΔａ（ｋ）＝｛ａ（ｋ）−ａ（ｋ−１）｝／ａ（ｋ−１）であるので、ＺｎＯ基板からＧａＮまでの格子定数が、順に小さくなっていくことを意味する。Ｉｎ_ｘＧａ_{（１−ｘ）}Ｎ（０≦ｘ≦１）において、ｘ＝０．１６で、ＺｎＯ基板とほぼ格子整合するので、第ｋ層中のｘをｘ（ｋ）で表すと、
ｘ（ｋ）＜ｘ（ｋ−１）
ｘ（１）＜０．１６
を満たすように、第1層のＩｎの組成比を０．１６未満として、第（ｎ−１）層まで、順にＩｎ組成比ｘを低下させていけばよい。

また、本発明の異なる好ましい１実施形態において、（式４）：
（式４） Δａ（ｋ） ＞０
が成立する層が少なくとも１つ存在することが好ましい。この層の存在は、格子不整合緩和の考え方とは反対に、少なくとも１つの層のａ（ｋ）が、下地層の格子定数ａ（ｋ−１）より大きいことを意味する。本発明の半導体積層構造がテンプレート基板として使用されるときに加熱されたとき、このような層が存在することで、ＺｎＯ基板が熱膨張しても発生する応力を緩和することができる。その結果、第ｎ層のＧａＮ層のクラック発生を防止することができる。

前記（式４）が成立する第ｋ層は、好ましくは第１層である。即ち、
Δａ（１） ＞０
が成立することが好ましい。第１層の格子定数がＺｎＯ基板より大きいことで、熱膨張による応力を最も効果的に緩和することができる。第１層は、Ｉｎ_ｘＧａ_{（１−ｘ）}Ｎ（０．１６＜ｘ≦１）となるような組成が選ばれる。

さらに好ましい実施形態では、前記（式４）が成立する層が、第１層であり、第２層から第ｎ層まで（式３）が成立することが好ましい。即ち、次式：
Δａ（１） ＞０
Δａ（ｋ） ＜０ （但しｋは、２〜ｎの整数）
が成立することが好ましい。

本発明の半導体積層構造は、熱膨張の応力が緩和された構造であり、テンプレート基板として使用され、その上に発光デバイス構造等の「その他の層」を形成する際の成膜温度に耐えることが期待される。

本発明の半導体積層構造は、第ｎ層のＧａＮ層が少なくとも３００℃の温度条件に置かれた後に、第ｎ層の表面の一辺を５００μｍとする任意の正方形区画内に存在するクラックの数が、好ましくは４０個以下（０個以上）であり、より好ましくは２０個以下であり、特に好ましくは１０個以下である。観察は顕微鏡、例えば微分干渉顕微鏡により実施することができる。

ここで、第ｎ層のＧａＮ層が３００℃以上の温度で成膜されたときは、第ｎ層成膜後の表面を観察して評価することができる。また、第ｎ層のＧａＮ層が３００℃未満の温度で成膜されたときは、半導体積層構造を少なくとも３００℃の温度条件まで加熱してクラックの発生を評価する。３００℃の温度に放置する時間は、ＺｎＯ基板全体が均一に加熱され、その温度で十分に熱膨張するのに要する程度であり、一般には１０分から２０分程度である。

（半導体積層構造の製造方法）
本発明の半導体積層構造を製造するには、所定の面方位を有するＺｎＯ基板を用意し、その表面にＩＩＩ−Ｖ族窒化物エピタキシャル層を第１層から第ｎ層まで成長する。ＺｎＯ基板についてはすでに説明した。

ＩＩＩ−Ｖ族窒化物エピタキシャル層の第１層から第ｎ層までの成長方法は、特に制限はなく、どのような方法でもよい。また、第１層から第ｎ層までの各層を同一の方法で成長してもよいし、異なる方法で成長してもよい。しかし、結晶性の優れたＩＩＩ−Ｖ族窒化物層を与える成長方法が好ましい。良好な結晶を与える方法として、成長面に対して、膜を構成する元素を間欠的に供給する方法が好ましい。具体的には、ＰＬＤ法（pulsed laser deposition）およびＰＳＤ法（pulsed sputtering deposition）が好ましい。

ＰＬＤ法は、間欠供給のシーケンス中、元素の供給継続時間Ｔｏｎが、次の元素供給までの供給休止時間Ｔｏｆｆに比べて、一般に極めて短い。ＰＬＤ法は、特許文献２（国際公開ＷＯ２００７／１１９４３３号公報）、特開２００８−０５３６４０号公報、特開２００８−０５３７０３号公報に詳述されており、その記載に準じて実施することができる。

ＰＳＤ法は、元素の供給継続時間Ｔｏｎをもっと長く設定することができ、このため、原料の励起をマイルドに行うことが可能で、成長膜面にＩＩＩ族元素のドロップレットの発生が少ない利点がある。またＰＬＤに比べて、より大面積の成膜が可能であること、工業的に実施しやすいことなどの利点がある。以下に、ＰＳＤ法による成膜を説明する。

ＰＳＤ法では、化合物エピタキシャル層を形成するための元素の全て、または一部を、間欠的に供給する。化合物エピタキシャル層を形成するには、構成元素の全てを供給する必要があるが、間欠的に供給するのは一部の元素のみでよい場合があることを意味する。より具体的には、構成する元素の原料の全て、または一部を、間欠的に励起することを意味する。ＩＩＩ−Ｖ族窒化物の場合、一般に、ＩＩＩ族元素はすべて間欠的に供給されることが好ましいが、混晶を成膜するときに、一部のＩＩＩ族元素を間欠的に供給し、他のＩＩＩ族元素を連続的に（好ましくは遅い供給速度で）供給してもよい。Ｖ族元素については、窒素をガスで装置に供給すると、ガス状（分子、ラジカル、イオン）で基板成長面付近に存在するため、意図的に間欠的に供給しなくてもよい。Ｎ元素の供給は、Ｎを含む原料、後述するように好ましくはＩＩＩ−Ｖ族窒化物を間欠的に励起して間欠的に供給することも可能である。Ｖ族元素は、原料を間欠的に励起して供給してもよいし、Ｖ族元素原料を雰囲気中に存在させてもよいし、Ｖ族元素原料を雰囲気中に存在させながら同時に別の原料を間欠的に励起して供給してもよい。また、複数の元素が間欠的に供給されるとき、複数の元素が供給されるタイミングは同一であっても、同一でなくてもよい。

間欠供給による成長では、図３に示すように、元素の供給期間において、元素を所定の供給継続時間（Ｔｏｎ）だけ供給した後、元素供給の休止期間において、所定の供給休止時間（Ｔｏｆｆ）だけ供給を休止する。続いて同様に元素の供給期間と休止期間のセットを、成膜時間の間、繰り返して結晶成長を行う。図３には、ｋ番目の供給期間とそれに続くｋ番目の休止期間、およびその前後の供給期間および休止期間のセットを示した。

以下の説明において、「任意の供給継続時間Ｔｏｎ（ｓｅｃ）」と「次の元素供給までの供給休止時間Ｔｏｆｆ（ｓｅｃ）」の関係について述べるとき、図３における任意の供給期間としてｋ番目を取り上げたとき、Ｔｏｎ_ｋとＴｏｆｆ_ｋが所定の関係を満足することを意味する。

ＺｎＯ基板の主面が、（ｉ）ｃ面となす角度が１０°以上の半極性面または無極性面である場合と、（ｉｉ）ｃ面である場合、の２つに分けて好ましい条件を示す。

（ｉ）−−ＺｎＯ基板の主面がｃ面となす角度が１０°以上の半極性面または無極性面である場合−−
間欠的な供給シーケンスにおける任意の供給継続時間Ｔｏｎ（ｓｅｃ）と、次の元素供給までの供給休止時間Ｔｏｆｆ（ｓｅｃ）が、下記式（Ａ−１）：
（Ａ−１） １×１０^−６ｓｅｃ≦Ｔｏｆｆ≦１×１０^−２ｓｅｃ
１×１０^−６ｓｅｃ≦Ｔｏｎ ≦１×１０^−２ｓｅｃ
を満たすように供給することが好ましい。

式（Ａ−１）の範囲内でもさらに、式（Ａ−３）：
（Ａ−３） １×１０^−５ｓｅｃ≦Ｔｏｆｆ≦５×１０^−３ｓｅｃ
１×１０^−６ｓｅｃ≦Ｔｏｎ ≦５×１０^−３ｓｅｃ
を満たすように元素を供給することが好ましい。

ＴｏｎとＴｏｆｆの時間の割合も重要な要素であり、任意の供給継続時間Ｔｏｎ（ｓｅｃ）と、次の元素供給までの供給休止時間Ｔｏｆｆ（ｓｅｃ）が、下記関係式（Ａ−２）：
（Ａ−２） ０．０１％≦Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）≦５０％
を満たすことが好ましい。Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）はデューティ比と呼ばれる。式（Ａ−２）の条件は、式（Ａ−１）、より好ましくは式（Ａ−３）の条件と共に満足されることが好ましい。

上記式（Ａ−２）の条件は、さらには、式（Ａ−４）：
（Ａ−４） １％≦Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）≦５０％
を満たすことが好ましい。

（ｉｉ）−−ＺｎＯ基板の主面がｃ面（極性面）である場合−−
間欠的な供給シーケンスにおける任意の供給継続時間Ｔｏｎ（ｓｅｃ）と、次の元素供給までの供給休止時間Ｔｏｆｆ（ｓｅｃ）が、少なくとも式（Ｂ−１）を満たすことが好ましい。さらには、論理式：
（Ｂ−１）ａｎｄ｛（Ｂ−２）ｏｒ（Ｂ−３）ｏｒ（Ｂ−４）｝
を満たすことが好ましい。

ここで、（Ｂ−１）〜（Ｂ−４）は、次式で表される。
（Ｂ−１） １×１０^−６ｓｅｃ≦Ｔｏｆｆ≦１×１０^−２ｓｅｃ
１×１０^−６ｓｅｃ≦Ｔｏｎ ≦１×１０^−２ｓｅｃ
（Ｂ−２） ２×１０^−３ｓｅｃ＜Ｔｏｆｆ≦１×１０^−２ｓｅｃ
（Ｂ−３） ０．０１％≦Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）＜５％
（Ｂ−４） １×１０^−６ｓｅｃ≦Ｔｏｆｆ＜５×１０^−５ｓｅｃ
１×１０^−６ｓｅｃ≦Ｔｏｎ ＜５×１０^−５ｓｅｃ

以上、（ｉ）半極性面または無極性面、および（ｉｉ）ｃ面（極性面）に分けて条件を説明したが、そのいずれにおいても、薄膜成長のための元素の全部または一部を間欠的に供給することにより、成長面に到達した元素のマイグレーションが促進され、良質の結晶が成長する。従来のＤＣスパッタ法やＲＦスパッタ法のように、休止期間がなく連続的に成膜する方法では、一般に良好な結晶が得られない。間欠供給法では、休止期間中にマイグレーションが充分に進行すると考えられる。休止期間において（Ｔｏｆｆ時間中）、元素のマイグレーションが阻害されない程度に、少量の原料元素が供給されることも許容される。

一般に、間欠的な供給シーケンスにおける任意の休止期間中の時間あたりの元素供給量（即ち、供給速度）は、その直前の供給期間中の時間あたりの元素供給量（即ち、供給速度）の最大値（即ち、最大供給速度）の１０％以下、好ましくは５％以下、より好ましくは３％以下であり、０％であることも好ましい。

このような間欠供給法、特にＰＳＤによる間欠供給法は、一般的ＰＬＤ法に比べて供給継続期間を長く設定することにより、瞬間的に大量の元素を励起して成長面に供給するのではなく、比較的長い期間中、マイルドに元素を励起して供給する。そのため、供給期間中に、成長に必要とされる元素のみが供給され、供給された元素が余ることなく、成長面にマイグレーションしながら取り込まれ、次の休止期間中に充分にマイグレーションすることで良好な結晶が成長しているものと推定される。

好ましい間欠供給法では、元素をマイルドに供給するために、原料源を励起するのに要するエネルギーは、１秒あたりの平均エネルギーで、１×１０^５Ｗ以下が好ましく、１×１０^４Ｗ以下がより好ましく、さらに２×１０^３Ｗ以下が最も好ましい。通常は、１×１０^２Ｗ以上が好ましい。尚、ＰＬＤ法において、原料源を励起するのに要するエネルギーは、１秒あたりの平均エネルギーで、１×１０^５Ｗより大きく、典型的には２×１０^５Ｗ前後である。

供給継続時間Ｔｏｎ（ｓｅｃ）については、短すぎると、実用的な成膜速度を得るためには、瞬間的に大きなエネルギーを与えて供給期間中の供給速度を上げなければならず、その結果、ＰＬＤ法のようにドロップレットが発生しやすくなる。一方、Ｔｏｎが長すぎると、充分なマイグレーションが可能なＴｏｆｆ時間を取れない場合がある。休止期間Ｔｏｆｆ（ｓｅｃ）については、短すぎるとマイグレーションの時間が不足して良好な結晶を得るのが困難になり、また長すぎると不純物を取り込みやすくなったり、また成膜方法によっては、成膜の継続が困難になったりする。例えば、後述するＤＣスパッタでは休止時間が長くなるとプラズマを維持できなくなる問題がある。

上述のとおり、半極性面および無極性面についての好ましい条件｛上記（ｉ）｝と、ｃ面についての好ましい条件｛上記（ｉｉ）｝は、特に「より好ましい範囲」が異なっている。本発明者の検討によれば、六方晶系に属する化合物半導体では、成長面が｛０００１｝面（ｃ面；極性面）である場合には、特に良好な結晶を得るために比較的長いＴｏｆｆや、かなり小さなデューティ比｛＝Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）｝が必要である。成長面が半極性面および無極性面では、比較的短いＴｏｆｆの範囲および／または比較的長いＴｏｎ範囲でも、良好な結晶が得られる。極性面上では元素のマイグレーション長が短く、極性が弱くなるほど、マイグレーション長が長くなるためと推定される。

デューティ比については、小さすぎると実用的な成膜速度が得られなくなるため、式で規定されるような下限が必要であり、一方、マイグレーションの時間を十分に取るために、規定される上限が必要である。ｃ面成長の場合、特に良好な結晶を得るには式（Ｂ−３）で示されるようにデューティ比の上限が、比較的小さい（ＰＬＤ法ほど小さくはないが）。

式（Ａ−２）、（Ａ−４）および式（Ｂ−３）は、任意の供給期間とそれに続く休止期間の関係について規定しており、図３を参照して説明すると、Ｔｏｎ_ｋ／（Ｔｏｎ_ｋ＋Ｔｏｆｆ_ｋ）がそれぞれの式を満たし、Ｔｏｎ_{（ｋ−１）}／（Ｔｏｎ_{（ｋ−１）}＋Ｔｏｆｆ_{（ｋ−１）}）、およびＴｏｎ_{（ｋ＋１）}／（Ｔｏｎ_{（ｋ＋１）}＋Ｔｏｆｆ_{（ｋ＋１）}）も、それぞれの式を満たすことを意味する。しかし、Ｔｏｎ_ｋ、Ｔｏｎ_{（ｋ−１）}およびＴｏｎ_{（ｋ＋１）}は異なっていてもよく、Ｔｏｆｆ_ｋ、Ｔｏｆｆ_{（ｋ−１）}およびＴｏｆｆ_{（ｋ＋１）}も異なっていてもよい。

本発明の間欠供給のシーケンスは、実用的には、周期的であることが好ましい。即ち、すべてのＴｏｎが等しく、すべてのＴｏｆｆが等しいことが好ましい。図３を参照して説明すると、Ｔｏｎ_ｋ＝Ｔｏｎ_{（ｋ−１）}＝Ｔｏｎ_{（ｋ＋１）}、Ｔｏｆｆ_ｋ＝Ｔｏｆｆ_{（ｋ−１）}＝Ｔｏｆｆ_{（ｋ＋１）}が成立する。さらに、供給期間と休止期間における供給速度のプロファイルが、すべての供給期間と休止期間において実質的に等しいこと、すなわち意図的に供給速度を変えないことが実用上好ましい。例えば図３のようなパルス的な供給の場合、Ｔｏｎ_ｋ、Ｔｏｎ_{（ｋ−１）}およびＴｏｎ_{（ｋ＋１）}における供給速度（パルス高）が等しく、Ｔｏｆｆの間の供給速度も等しい（例えば０）。

また、混晶を成長するときは、少なくとも主要な元素について以上のような間欠供給の条件が満たされることが好ましい。ＩＩＩ−Ｖ族窒化物の場合、複数のＩＩＩ族元素のうち、少なくとも最も大きい含有組成比を有する元素の供給が、以上のような間欠供給の条件を満たすことが好ましい。残りのＩＩＩ族元素は、（ｉ）本発明の条件を満たすように間欠供給されてもよいし、（ｉｉ）本発明の条件を満たさない条件で間欠供給されてもよいし、（ｉｉｉ）連続的に供給されてもよい。好ましい１形態においては、全てのＩＩＩ族元素の供給が以上のような本発明の間欠供給の条件を満たす。この場合、各元素について、ＴｏｎおよびＴｏｆｆ等の間欠供給の条件が異なっていてもよい。

ＰＳＤ法を実施するには、ＤＣスパッタ装置を用いてターゲットを間欠的に励起する方法が好ましい。以下、成長する化合物半導体として、Ｉｎ_ｘＡｌ_ｙＧａ_{（１−ｘ−ｙ）}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表されるＩＩＩ−Ｖ族窒化物を例にとり、ＤＣスパッタ法による成長を説明する。

図４は、ＤＣスパッタ装置を模式的に示す図である。ＤＣスパッタ装置１０は、内部に充満されたガスの圧力、および温度を一定に保つために、密閉空間を形成するチャンバ１１を備えている。圧力弁１３と真空ポンプ１４により、チャンバ１１内の圧力が適切な減圧に制御される。

チャンバ１１内には、ＺｎＯ基板２０とターゲット２１が対向して配置される。ターゲット２１の法線はＺｎＯ基板２０の成長面に対して垂直でも、傾いていても良く、ターゲット種により選択できる。ここで、ターゲット２１は、好ましくはＩＩＩ族金属（合金を含む）またはＩＩＩ族窒化物である。具体的には、ガリウム金属、インジウム金属、アルミ金属、ＡｌＧａ合金、ＩｎＧａ合金、ＡｌＩｎＧａ合金、ＧａＮ単結晶、ＩｎＮ単結晶、ＡｌＮ単結晶、ＧａＩｎＮ単結晶、ＡｌＧａＮ単結晶、ＡｌＩｎＧａＮ単結晶、ＧａＮ焼結体、ＩｎＮ焼結体、ＩｎＧａＮ焼結体、ＡｌＧａＮ焼結体、およびＡｌＩｎＧａＮ焼結体等を挙げることができる。成長条件に応じて、ターゲット種の選択、およびシングル、あるいはマルチターゲット成膜の選択が適宜可能である。本発明では、第１層から第ｎ層までの成膜で、それぞれの層が所定の組成を有するように、ターゲットを選択する。

また、ガス導入口１２から、スパッタリングガスとしてのアルゴン、およびＶ族元素として窒素が導入される。ターゲット２１として、Ｎを含む材料が選択されるときは、窒素ガスを導入しなくてもよい場合があるが、窒素を導入してもよい。Ｖ族元素としての窒素がガスで装置に供給され、ＩＩＩ族元素が金属または合金ターゲットである場合には、化合物エピタキシャル層を形成するための元素の一部のみが、基板上の成長面に間欠的に供給されることになる。

基板ホルダ１５は、電位的に接地しており、ここにＺｎＯ基板２０が載置され、ターゲット２１と対向する。電源１６は、基板ホルダ１５とターゲット２１の間にＤＣパルス電圧を印加することができる。実用的には、ターゲットの近傍に永久磁石が配置されたマグネトロンスパッタリング装置が用いられる。

以上のＤＣスパッタ装置１０では、チャンバ１１内にアルゴンガスと窒素ガスを充満させた減圧状態で、電源１６により高電圧を印加して放電させると、発生したアルゴン（正）イオンが、ターゲットをスパッタして励起する。励起されたＧａ、ＩｎおよびＡｌ（これらはターゲットによりＮを含む場合もある）等が、ＺｎＯ基板２０の成長面に到達し、スパッタ放電によりプラズマ化されたＮ（ターゲットにＮを含む場合は、ターゲットから励起されたＮも含む）と反応して格子整合性の安定な状態で薄膜化されることになる。

ＤＣスパッタ法により、元素の間欠供給を実施するには、ターゲットと基板ホルダーの間に、図５に示すようなパルス電圧を印加する。パルス電圧のシーケンスは、前述の所望の供給シーケンスと一致させる。言い換えると、元素の供給シーケンスを、ＤＣスパッタ法におけるパルス電圧のシーケンスにより制御することができる。従って、パルス電圧は好ましくは周期的である。

電圧の波高は、原料源の励起エネルギーが、１秒あたりの平均エネルギーで、通常は、１×１０^２Ｗ以上で、かつ１×１０^５Ｗ以下、より好ましくは１×１０^４Ｗ以下、最も好ましくは２×１０^３Ｗ以下となるように選択する。

また、ＩｎＧａＮのように混晶系を成膜するとき、組成比を容易にコントロールするには、複数のターゲットを用意してそれぞれ独立して励起することが好ましい。両方を間欠励起するには、それぞれのターゲットと基板の間に、パルス電圧を印加する。パルス電圧のシーケンスおよび波高は、ターゲットごとに独立して設定する。また、成長面への元素の供給速度は、シャッター等の開閉度により、ターゲットから基板に向かう元素の流れを制限することによってもコントロールすることができる。

結晶成長のときの基板温度は、好ましくは８００℃以下（特に８００℃未満）であり、より好ましくは７００℃以下、さらに好ましくは６００℃以下、最も好ましくは５００℃以下である。また、通常は室温以上、好ましくは１００℃以上、より好ましくは２００℃以上、最も好ましくは３００℃以上である。従って、３００〜５００℃の範囲が最も好ましい。

成膜速度は、一般に平均して１０〜５００ｎｍ／ｓｅｃであり、より好ましくは３０〜３００ｎｍ／ｓｅｃである。

本発明では、ＩＩＩ−Ｖ族窒化物エピタキシャル層を構成するｎ層がそれぞれ異なる組成を有する。このような積層構造を成膜するには、一般的には、複数のターゲットをセットし、励起するターゲットを選択したり、シャッターにより成長面への元素供給をコントロールしたりすることで、各層の組成を変えることができる。

本発明の半導体積層構造は、種々の応用が可能であるが、その上にデバイス構造を形成するための基板として利用される形態、即ち、テンプレート基板として使用されることが好ましい。ここで、用語「テンプレート基板」は、（ｉ）それ自体が保管および／または販売・流通が可能な（半）完成品である積層構造、および（ｉｉ）一連の製造工程の途中で現れる積層構造のどちらも意味するものとして使用する。

従って、本発明の異なる態様は、以上のように構成される半導体積層構造の上に、さらに「その他の層」を有する半導体積層構造に関する。「その他の層」は、どのようなものであってもよく、材質としては、絶縁物を有しても、半導体部分を有しても、金属部分を有してもよい。形成方法は、ハイドライド気相成長（ＨＶＰＥ）法、有機金属気相成長（ＭＯＣＶＤ）法、プラズマ化学気相堆積（ＣＶＤ）法および熱ＣＶＤ法等のＣＶＤ法、分子線エピタキシー（ＭＢＥ）法、スパッタ法、蒸着法等の広く知られている成膜方法、そしてＰＬＤ法、ＰＳＤ法のいずれでもよい。但し、本発明の半導体積層構造の表面層のＧａＮ層は結晶性に優れるため、「その他の層」をＶＰＥ法、ＣＶＤ法、ＭＢＥ法等の生産性の高い製造方法で成膜しても、表面層の良好な結晶性を引き継いで、欠陥の少ない所望の面方位を有する「その他の層」を形成することができる。

一般には、形成される構造は、単層でも多層構造でもよく、また、いわゆる電子デバイスや発光デバイス等のデバイス構造となっていてもかまわない。本発明の半導体積層構造の第ｎ層（ＧａＮ層）の上に直接積層される「その他の層」は、ＧａＮと格子整合する層または格子不整合の小さな層が好ましい。

本発明において、「その他の層」は、好ましくは発光デバイス構造の少なくとも一部を包含する。発光デバイス構造は公知の構造を採用することができ、一般に、少なくとも第一導電型クラッド層を含む第一導電型半導体層、活性層構造、および第二導電型クラッド層を含む第二導電型半導体層を有する。第一導電型および第二導電型は、例えばそれぞれｎ型およびｐ型である。本発明の半導体積層構造は、表面層が実質的にＧａＮ層であるため、さらに特別のバッファ層を形成することなく、ＧａＮ等の発光層よりバンドギャップが大きい材料で、第一導電型クラッド層を容易に形成することできる。そして、ＩｎＧａＮ層等のバンドギャップの小さい層を含む発光層を形成し、その上に第二導電型クラッド層を形成することができる。このように、本発明の半導体積層構造は、発光デバイス構造を形成するのに適したテンプレート基板として使用できる。

「その他の層」を含む半導体積層構造においては、ＺｎＯ基板は、そのまま存在してもよいし、層成長後の適当な段階で除去されていてもよい。即ち、ＺｎＯ基板上に直接エピタキシャル成長したＩＩＩ−Ｖ族窒化物エピタキシャル層を備えた最終製品または中間製品が、ＺｎＯ基板を有していても、有していなくてもどちらでもよい。

以下に実施例により、本発明をより詳細に説明する。

＜実施例１＞
（１−１００）面（ｍ面）を成長面とするＺｎＯ基板をＰＳＤ装置内に導入しＩｎＧａＮ層（第１層）を成膜した。ターゲットとしてＧａ金属、及びＩｎ金属を用いた。Ｇａ金属ターゲット、及びＩｎ金属ターゲットはそれぞれマグネトロンスパッタガンに取り付け、Ｇａ金属ターゲットをＺｎＯ基板の成長面に対して平行になるように配置し、Ｉｎ金属ターゲットを、Ｉｎ金属ターゲットの法線が、ＺｎＯ基板の成長面に対し３０°となる位置に配置した。

雰囲気ガスとしてマスフローコントローラーによりＡｒガスを１．０ｓｃｃｍ、窒素ガスを４．０ｓｃｃｍ導入し、成長圧力は２×１０^−２Ｔｏｒｒとした。ＺｎＯ基板を電位的に接地し、ＺｎＯ基板とＧａ金属ターゲット間に印加する電圧を−６００Ｖ、電圧を印加する時間を５μｓｅｃ、電圧印加を休止する時間を９５μｓｅｃとし、ＺｎＯ基板とＩｎ金属ターゲット間に印加する電圧を−５００Ｖ、電圧を印加する時間を５μｓｅｃ、電圧印加を休止する時間を９５μｓｅｃとして繰り返した。ＺｎＯ基板前、Ｇａ金属ターゲット上、及びＩｎ金属ターゲット上に原料供給を遮るためのシャッターを配置した状態で、成長室内に導入するＡｒガス量を一時的に増加させることによりスパッタ放電を開始させ、Ａｒガス量、成長圧力が前述の設定値に安定したことを確認後、各シャッターを開放し、ＩｎＧａＮ層を１０分成膜した。成長温度は３４４℃とした。

評価のために、ＩｎＧａＮ層（第１層）と同様に成膜したＩｎＧａＮ層に対しＸＲＤ測定を行った結果、Ｉｎ組成は０．１２、成長膜厚は５０ｎｍであった。

ついで、ＩｎＧａＮ層（第１層）上にＩｎＧａＮ層（第２層）を成膜した。ＺｎＯ基板とＩｎ金属ターゲット間の電圧印加を休止する時間を１１５μｓｅｃ、成長時間を３分とする以外は第１層と同様とした。ＩｎＧａＮ層（第２層）と同様に成膜したＩｎＧａＮ層に対しＸＲＤと断面ＳＥＭ測定を行った結果、Ｉｎ組成は０．１０、成長膜厚は１５ｎｍであった。

ついで、ＩｎＧａＮ層（第２層）上にＩｎＧａＮ層（第３層）を成膜した。Ｉｎ金属ターゲット上のシャッター開放度を半分とした以外は第２層と同様とした。ＩｎＧａＮ層（第３層）と同様に成膜したＩｎＧａＮ層に対しＸＲＤと断面ＳＥＭ測定を行った結果、Ｉｎ組成は０．０５、成長膜厚は１５ｎｍであった。

最後にＩｎＧａＮ層（第３層）上にＧａＮ層（第４層）を成膜した。ＺｎＯ基板とＩｎ金属ターゲット間の電圧印加を停止し、成長時間を４分とした以外は第１層と同様とした。成長時間を３０分とした以外はＧａＮ層（第４層）と同様に成膜したＧａＮ層の成長速度から求めた成長膜厚は２０ｎｍであった。

得られた積層構造の表面を微分干渉顕微鏡を用いて倍率２００倍で観察したところ、クラックは観察されず、優れた表面状態を有する半導体積層構造であった。

実施例１で製造した半導体積層構造の層構成を図６に示す。

＜実施例２＞
成長温度を３３４℃、
第１層のＩｎ金属ターゲットに対するＴｏｎ＝５μｓｅｃ、Ｔｏｆｆ＝１１５ｓｅｃ、成長時間１５分、
第２層のＩｎ金属ターゲットに対するＴｏｎ＝５μｓｅｃ、Ｔｏｆｆ＝１３５ｓｅｃ、成長時間５分、
第３層のＩｎ金属ターゲットに対するＴｏｎ＝５μｓｅｃ、Ｔｏｆｆ＝１３５ｓｅｃ、成長時間５分、
第４層の成長時間５分
とした以外は（実施例１）と同様にして積層構造を製造した。得られた積層構造の表面を微分干渉顕微鏡で倍率２００倍で観察したところ、一辺を５００μｍとする正方形区画内にクラックが７本しか観測されず、利用可能な表面状態を有する半導体積層構造であった。

実施例２で製造した半導体積層構造の層構成を図７に示す。

＜実施例３＞
成長温度を３４３℃とし、
第１層のＩｎ金属ターゲットに対するＴｏｎ＝５μｓｅｃ、Ｔｏｆｆ＝１１５ｓｅｃ、成長時間１５分とした以外は実施例１の第１層と同様にして第１層を成長し、
第２層のＩｎ金属ターゲットに対するＴｏｎ＝５μｓｅｃ、Ｔｏｆｆ＝１１５ｓｅｃ、成長時間５分とした以外は実施例１の第３層と同様にして第２層を成長し、
第３層の成長時間５分とした以外は実施例１の第４層と同様にして第３層を成長して積層構造を製造した。

得られた積層構造の表面を微分干渉顕微鏡で倍率２００倍で観察したところ、一辺を５００μｍとする正方形区画内にクラックが９本しか観測されず、利用可能な表面状態を有する半導体積層構造であった。

実施例３で製造した半導体積層構造の層構成を図８に示す。

＜比較例１＞
成長温度を３４０℃とし、成長時間を２５分とした以外は実施例１の第４層と同様にしてＧａＮ層を成長した。得られた積層構造の表面を微分干渉顕微鏡で倍率２００倍で観察したところ、一辺を５００μｍとする正方形区画内にクラックが６０本観察され、利用困難な表面状態を有する半導体積層構造であった。比較例１でクラックが観察された結晶膜表面の微分干渉顕微鏡画像の例を図１１に示す。

比較例１で製造した半導体積層構造の層構成を図９に示す。

＜比較例２＞
成長温度を３３０℃とし、
第１層のＩｎ金属ターゲットに対するＴｏｎ＝５μｓｅｃ、Ｔｏｆｆ＝１１５ｓｅｃ、成長時間２０分とした以外は実施例１の第１層と同様にして第１層を成長し、
第２層の成長時間５分とした以外は実施例１の第４層と同様にしてＧａＮ層を成長して積層構造を製造した。得られた積層構造の表面を微分干渉顕微鏡で倍率２００倍で観察したところ、一辺を５００μｍとする正方形区画内にクラックが３５本観察され、応用、面内の使用領域等限定的には利用可能な表面状態を有する半導体積層構造であった。

比較例２で製造した半導体積層構造の層構成を図１０に示す。

六方晶系のミラー指数を説明するための図である。 半導体積層構造を模式的に示す図である。 元素の間欠供給のタイミングを説明する図である。 ＤＣスパッタ装置の構成を模式的に示す図である。 ＤＣスパッタの印加電圧のタイミングを説明する図である。 実施例１で成長した半導体積層構造の層構成を示す図である。 実施例２で成長した半導体積層構造の層構成を示す図である。 実施例３で成長した半導体積層構造の層構成を示す図である。 比較例１で成長した半導体積層構造の層構成を示す図である。 比較例２で成長した半導体積層構造の層構成を示す図である。 比較例１でクラックが観察された結晶膜表面の微分干渉顕微鏡画像の例を図１１に示す。

符号の説明

１０ ＤＣスパッタ装置
１１ チャンバ
１２ ガス導入口
１３ 圧力弁
１４ ローターリーポンプ
１５ 基板ホルダ
１６ 電源
２０ ＺｎＯ基板
２１ ターゲット

Claims (15)

1. ＺｎＯ基板とその上に直接エピタキシャル成長して形成されたＩＩＩ−Ｖ族窒化物エピタキシャル層を有する半導体積層構造であって、
   前記ＩＩＩ−Ｖ族窒化物エピタキシャル層が、組成の異なる第1層から第ｎ層からなり、ここで、ｎは、３以上の整数であり、第ｎ層が実質的にＧａＮからなる層であることを特徴とする半導体積層構造。
2. 前記ＩＩＩ−Ｖ族窒化物エピタキシャル層の任意の第ｋ層（１≦ｋ≦ｎ）の膜厚と格子定数をそれぞれＴｈ（ｋ）（ｎｍ）、ａ（ｋ）としたとき、格子不整合率Δａ（ｋ）とＴｈ（ｋ）の積が下記（式１）：
   （式１） −０．７０≦Δａ（ｋ） × Ｔｈ（ｋ） ≦＋１．２０
   （但し、Δａ（ｋ）＝｛ａ（ｋ）−ａ（ｋ−１）｝／ａ（ｋ−１））
   を満たすことを特徴とする請求項１記載の半導体積層構造。
3. 任意の第ｋ層において、下記（式２）：
   （式２） １０ｎｍ ≦ Ｔｈ（ｋ） ≦ ２００ｎｍ
   を満たすことを特徴とする請求項１または２記載の半導体積層構造。
4. 前記ＩＩＩ−Ｖ族窒化物エピタキシャル層の膜厚が、０．０５μｍ〜１μｍであることを特徴とする請求項１〜３のいずれか１項に記載の半導体積層構造。
5. 任意のｋについて、
   （式３） Δａ（ｋ） ＜０
   が成立することを特徴とする請求項１〜４のいずれか１項に記載の半導体積層構造。
6. （式４） Δａ（ｋ） ＞０
   が成立する第ｋ層が少なくとも１つ存在することを特徴とする請求項１〜４のいずれか１項に記載の半導体積層構造。
7. Δａ（１）＞０
   が成立することを特徴とする請求項６記載の半導体積層構造。
8. Δａ（１） ＞０、および
   Δａ（ｋ） ＜０ （但しｋは、２〜ｎの整数）
   が成立することを特徴とする請求項７記載の半導体積層構造。
9. 前記ｎ層が、少なくとも３００℃の温度条件に置かれた後、前記ｎ層の表面において、一辺を５００μｍとする任意の正方形区画内に存在するクラックの数が４０個以下であることを特徴とする請求項１〜８のいずれか１項に記載の半導体積層構造。
10. 前記ＺｎＯ基板の成長面と｛０００１｝面のなす角度が１０°以上である請求項１〜９のいずれか１項に記載の半導体積層構造。
11. 前記ＺｎＯ基板の成長面と｛０００１｝面のなす角度が９０°である請求項１〜９のいずれか１項に記載の半導体積層構造。
12. 前記ＺｎＯ基板の成長面が｛１−１００｝または｛１１−２０｝面である請求項１〜９のいずれか１項に記載の半導体積層構造。
13. 請求項１〜１２のいずれか１項に記載の半導体積層構造上にその他の層が形成されていることを特徴とする半導体積層構造。
14. 請求項１〜１２のいずれか１項に記載の半導体積層構造上に発光デバイス構造を含むその他の層が形成されていることを特徴とする半導体発光デバイス。
15. 請求項１〜１２のいずれか１項に記載の半導体積層構造上に発光デバイス構造を含むその他の層が形成され、前記半導体積層構造からＺｎＯ基板が除去されていることを特徴とする半導体発光デバイス。