WO2020075849A1 - 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法 - Google Patents

半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法 Download PDF

Info

Publication number
WO2020075849A1
WO2020075849A1 PCT/JP2019/040288 JP2019040288W WO2020075849A1 WO 2020075849 A1 WO2020075849 A1 WO 2020075849A1 JP 2019040288 W JP2019040288 W JP 2019040288W WO 2020075849 A1 WO2020075849 A1 WO 2020075849A1
Authority
WO
WIPO (PCT)
Prior art keywords
plane
layer
semiconductor
aln buffer
buffer layer
Prior art date
Application number
PCT/JP2019/040288
Other languages
English (en)
French (fr)
Inventor
大樹 神野
杉森　正吾
大長　久芳
Original Assignee
株式会社小糸製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社小糸製作所 filed Critical 株式会社小糸製作所
Publication of WO2020075849A1 publication Critical patent/WO2020075849A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Definitions

  • the present disclosure relates to a semiconductor growth substrate, a semiconductor element, a semiconductor light emitting element and a semiconductor element manufacturing method, and more particularly to a semiconductor growth substrate, a semiconductor element, a semiconductor light emitting element and a semiconductor element manufacturing method for growing an a-plane GaN crystal layer.
  • GaN gallium nitride
  • LEDs Light Emitting Diodes
  • the thickness of the light emitting layer is increased to reduce the carrier density inside the light emitting layer so that the electrons and holes can be efficiently emitted and recombined even if the current density is increased.
  • the light emitting layer is formed of a GaN-based material having a non-polar or semi-polar plane orientation as the main surface, thereby eliminating the influence of the piezoelectric field in the stacking direction and increasing the film thickness.
  • a technique that enables light emission with an electric current has also been proposed.
  • the a-plane and the m-plane are non-polar planes, and a typical example of the semi-polar plane is the r-plane.
  • Patent Document 1 discloses a technique for growing an a-plane GaN layer on the r-plane of a sapphire substrate using a metal organic chemical vapor deposition method (MOCVD method: Metal Organic Chemical Vapor Deposition).
  • MOCVD method Metal Organic Chemical Vapor Deposition
  • An a-plane GaN layer formed on an r-plane sapphire substrate is used as a base layer, and an n-type layer, a light-emitting layer, and a p-type layer are sequentially grown to increase the film thickness with the main surface of the light-emitting layer as the a-plane.
  • the droop characteristic of the LED can be improved.
  • the in-plane anisotropy is large, the crystallinity is good, and the surface is good. It was difficult to obtain a high quality a-plane GaN layer having excellent flatness.
  • the present disclosure discloses a semiconductor growth substrate having excellent crystallinity and / or surface flatness and capable of growing a high-quality a-plane GaN layer, and a semiconductor device, a semiconductor light emitting device, and a semiconductor device manufacturing using the same.
  • the purpose is to provide a method.
  • a semiconductor growth substrate includes a sapphire substrate having an r-plane as a main surface and an AlN buffer layer formed on the main surface, and the a-plane is inclined to the surface of the AlN buffer layer. A plurality of semipolar plane facets are formed.
  • a plurality of facets having semipolar planes with the a-plane tilted are formed on the surface of the AlN buffer layer, thereby suppressing abnormal growth and achieving good crystallinity. It is possible to grow a high quality a-plane GaN layer having excellent flatness.
  • the semipolar plane is the ⁇ 11-22 ⁇ plane or the ⁇ 11-2-2 ⁇ plane.
  • an a-plane GaN layer is provided on the AlN buffer layer.
  • a plurality of crystal grains having the facets are formed on the surface of the AlN buffer layer, and the length Lm in the m-axis direction of the crystal grains is the length in the c-axis direction. It is larger than Lc.
  • Lc / Lm in the crystal grain, is in the range of 0.05 or more and 0.50 or less.
  • the semiconductor device of the present disclosure uses the semiconductor growth substrate according to any one of the above, and includes a functional layer on the semiconductor growth substrate.
  • the semiconductor light emitting device of the present disclosure uses the semiconductor growth substrate according to any one of the above, and includes an active layer on the semiconductor growth substrate.
  • the semiconductor device manufacturing method of the present disclosure includes a sputtering step of forming an AlN buffer layer on a sapphire substrate having an r-plane as a main surface by a sputtering method, and annealing the AlN buffer layer to form the AlN buffer layer.
  • An annealing step of forming a plurality of facets of semipolar planes with an inclined a-plane on the surface, and a semiconductor layer growing step of growing an a-plane GaN layer on the AlN buffer layer are provided.
  • a plurality of facets of semipolar planes in which the a-plane is tilted are formed on the surface of the AlN buffer layer, so abnormal growth is suppressed, crystallinity is good, and surface flatness is good. It is possible to grow a high quality a-plane GaN layer with excellent quality.
  • a semiconductor growth substrate capable of growing a high-quality a-plane GaN layer having excellent crystallinity and / or surface flatness, and a semiconductor device, a semiconductor light emitting device, and a semiconductor using the same are provided.
  • a device manufacturing method can be provided.
  • FIG. 6 is a table showing the impurity concentration in the AlN buffer layer 2 and the crystallinity of the a-plane GaN layer 3 depending on the difference in sputtering conditions.
  • 3 is a table showing evaluation results of surface morphology of the AlN buffer layer 2 by AFM (Atomic Force Microscope), where (a) to (c) of FIG. 3 show Comparative Examples 1 to 3 and (d) to (f of FIG. ) Indicates Examples 1 to 3, and (g) to (i) in FIG. 3 indicate Comparative Examples 5 to 7.
  • AFM Anamic Force Microscope
  • FIG. 4 is a table showing a bright field cross-section TEM (Transmission Electron Microscope) image and an electron diffraction pattern observed from the ⁇ 1-100> direction of the AlN buffer layer 2, and FIGS. 3 is shown, and FIG. 4D shows Comparative Example 7.
  • FIG. 6 is a graph showing a diffraction spectrum of an X-ray rocking curve (XRC) measurement of an a-plane GaN layer 3
  • FIG. 5 (A) shows a result in the c-axis direction in the a-plane
  • FIG. 5C shows the result in the ⁇ 10-11 ⁇ plane.
  • FIG. 7 is a diagram showing the surface morphology of the a-plane GaN layer 3
  • FIG. 6 (a) is an SEM image of Example 2
  • FIG. 6 (b) is an AFM image of Example 1. It is a schematic cross section which shows LED10 which is a semiconductor device of 2nd Embodiment.
  • FIG. 1 is a schematic cross-sectional view showing a semiconductor growth substrate according to the first embodiment of the present disclosure.
  • the semiconductor growth substrate of this embodiment includes a sapphire substrate 1 having a hexagonal r-plane as a main surface, an AlN buffer layer 2 formed on the sapphire substrate 1, and an AlN buffer layer 2.
  • a plurality of crystal grains 2a formed on the surface of the AlN buffer layer 2 and an a-plane GaN layer 3 formed on the AlN buffer layer 2 and having the a-plane as the main surface.
  • the sapphire substrate 1 is a just substrate having an inclination angle of 0 ° here, it may be an off substrate in which the r-plane is inclined several degrees in a predetermined plane direction.
  • the AlN buffer layer 2 is a layer for alleviating the difference in lattice constant between the sapphire substrate 1 and the a-plane GaN layer 3.
  • the thickness of the AlN buffer layer 2 is preferably in the range of 5 to 300 nm, more preferably in the range of 5 to 90 nm, still more preferably in the range of 5 to 30 nm, because the crystal quality of the a-plane GaN layer 3 deteriorates if it is made too thick.
  • the concentration of impurities contained in the AlN buffer layer 2 is preferably less than 2.5 ⁇ 10 19 atoms / cm 3 for carbon and less than 7.0 ⁇ 10 20 atoms / cm 3 for oxygen. It is preferable. If the concentration of impurities contained in the AlN buffer layer 2 is above these ranges, it tends to be difficult to epitaxially grow the single crystal a-plane GaN layer 3.
  • the crystal grains 2a are minute crystal projections formed on the surface of the AlN buffer layer 2 and have semipolar facets in which the a-plane of AlN is inclined.
  • the facets of the semipolar plane include ⁇ 11-22 ⁇ plane and ⁇ 11-2-2 ⁇ plane.
  • the crystal grain 2a has the facets of the ⁇ 11-22 ⁇ plane and the ⁇ 11-2-2 ⁇ plane, so that the cross-sectional shape along the c-axis direction becomes a protrusion having a triangular shape.
  • the length Lm in the m-axis direction of one crystal grain 12a is larger than the length Lc in the c-axis direction.
  • the a-plane GaN layer 3 is a base layer grown on the AlN buffer layer 2 so that the main surface is the a-plane, and is a layer for epitaxially growing a nitride semiconductor layer thereon.
  • a method for forming the a-plane GaN layer 3 a known method such as MOCVD or HVPE (Hydride Vapor Phase Epitaxy) can be used, but the MOCVD method is preferably used.
  • the film thickness of the a-plane GaN layer 3 is not particularly limited, but it is preferably formed to 1 ⁇ m or more.
  • the AlN buffer layer 2 is formed by the sputtering method on the sapphire substrate 1 having the r-plane as the main surface.
  • a sputtering method for forming the AlN buffer layer 2 a reactive sputtering method using Al as a target material and N 2 and Ar gas may be adopted, but it is more preferable to use Ar gas as an AlN target material.
  • the target material AlN may be a single crystal substrate or a powder fired body, and its state or form is not limited.
  • the AlN buffer layer 2 is formed by the reactive sputtering method using N 2 and Ar gas with Al as the target material, in addition to the physical deposition process of the AlN film, the reaction between the Al target material and the N 2 gas The process needs to be considered. Therefore, in the reactive sputtering method, it becomes difficult to appropriately set and control the film forming conditions for obtaining the desired AlN buffer layer 2. In particular, as the area of the semiconductor substrate increases, it becomes more difficult because the in-plane distribution of the substrate surface must be taken into consideration.
  • the AlN buffer layer 2 is formed by a sputtering method using AlN as the target material and Ar gas, it is not necessary to consider the reaction process of the Al target material and N2, and the flow rate of Ar gas, the degree of vacuum in the chamber, etc. You only have to optimize the parameters of. Therefore, it is easier to set and control the film forming conditions when forming the AlN buffer layer 2 by using the sputtering method using ArN as the target material than forming the AlN buffer layer 2 by the reactive sputtering method. Therefore, it becomes easy to deal with a large area.
  • the substrate temperature is preferably in the range of 200 ° C. or higher and lower than 500 ° C.
  • the impurity concentration of oxygen and carbon contained in the AlN buffer layer 2 becomes high after film formation, and it tends to be difficult to epitaxially grow the a-plane GaN layer 3 on the AlN buffer layer 2. is there.
  • the sputtering step is performed at 200 to 500 ° C., which is lower than about 1500 ° C. at which high-quality AlN crystals are obtained, the AlN buffer layer 2 immediately after film formation has an amorphous-like crystal. It seems to be sex.
  • the AlN buffer layer 2 formed in the sputtering process is annealed to promote recrystallization of the AlN buffer layer 2 and form a plurality of semipolar facets on the surface.
  • a heat treatment apparatus using a high frequency induction heating method can be used.
  • an annealing condition it is preferable to continue a state in which the substrate temperature is maintained at 1300 ° C. or higher and lower than 1700 ° C. for 0.5 to 3.0 hours in an inert gas (eg nitrogen or Ar) atmosphere.
  • the substrate temperature is more preferably 1300 ° C. or higher and 1600 ° C. or lower.
  • An annealing temperature (substrate temperature) of 1700 ° C. or higher is not preferable because the sapphire substrate 1 may be thermally decomposed and deteriorated. If the annealing temperature is lower than 1300 ° C., recrystallization of the AlN buffer layer 2 tends to be insufficient, and it is difficult to form semipolar facets on the surface of the AlN buffer layer 2.
  • the MOCVD method Next, after cleaning the surface of the AlN buffer layer 2, hydrogen and nitrogen are used as a carrier gas, ammonia (NH 3 ) is used as a group V raw material, and TMG (Trimethyl Gallium) is used as a group III raw material by the MOCVD method.
  • the a-plane GaN layer 3 is grown.
  • the growth sequence is composed of two stages, the growth temperature is kept constant after the temperature is raised, and the reactor pressure, the V / III ratio and the growth time are changed. For example, in the first step immediately after raising the temperature, the V / III ratio is set to about 4000 to 5000 and the pressure is set to 900 to 1000 hPa and maintained for about 10 to 20 minutes.
  • the V / III ratio is set to about 100 to 200, the pressure is set to 100 to 150 hPa, and maintained for 90 to 120 minutes.
  • the a-plane GaN layer 3 is grown, it is cooled to room temperature and taken out, whereby the semiconductor growth substrate of the present embodiment shown in FIG. 1 can be obtained.
  • the AlN buffer layer 2 is formed under the conditions of RF output of 450 W, 10 rpm, Ar flow rate of 5.0 sccm, N 2 flow rate of 5.0 sccm, substrate temperature of 300 ° C., and ultimate vacuum of 1.53 ⁇ 10 ⁇ 5 Pa. did.
  • the substrate was set in the carbon susceptor of the heat treatment apparatus, depressurized, and then N 2 was filled to 380 torr, and the temperature was raised to 1600 ° C. at a heating rate of 20 ° C./min and annealed for 1 hour.
  • the temperature was raised to 1010 ° C., and then the growth temperature was kept constant at 1010 ° C., the V / III ratio was 4400, the pressure was 933 hPa, and the growth time was 10 minutes in the first step, and the second step was the second step.
  • the a-plane GaN layer 3 was grown at a V / III ratio of 100, a pressure of 100 hPa, and a growth time of 90 minutes to obtain a semiconductor growth substrate.
  • the AlN buffer layers 2 having the film thicknesses of 30 nm, 90 nm, and 180 nm were taken as Examples 1 to 3, respectively.
  • Example 3 A semiconductor growth substrate was obtained under the same conditions as in Example 1 except that the semiconductor element growth step was performed without performing the annealing step after the sputtering step.
  • the AlN buffer layers 2 having thicknesses of 30 nm, 90 nm, and 180 nm were set as Comparative Examples 1 to 3, respectively.
  • Comparative example 4 A semiconductor growth substrate of Comparative Example 4 was obtained under the same conditions as in Comparative Example 1 except that the substrate temperature in the sputtering step was 600 ° C. and the ultimate vacuum was 4.47 ⁇ 10 ⁇ 4 Pa.
  • FIG. 2 is a table showing the impurity concentration in the AlN buffer layer 2 and the crystallinity of the a-plane GaN layer 3 depending on the difference in sputtering conditions.
  • the impurity concentration in the AlN buffer layer 2 was measured by SIMS (Secondary Ion Mass Spectrometry), and the crystallinity of the a-plane GaN layer 3 was evaluated by SEM (Scanning Electron Microscope) image and X-ray diffraction.
  • the results of Example 1 are shown on the left side of the figure, and the results of Comparative Example 4 are shown on the right side of the figure.
  • the concentration of impurities contained in the AlN buffer layer 2 was 6.58 ⁇ 10 20 atoms / cm 3 in Example 1 and 2.19 ⁇ 10 19 atoms / cm 3 in carbon concentration. Met.
  • the oxygen concentration was 2.66 ⁇ 10 21 atoms / cm 3 and the carbon concentration was 9.72 ⁇ 10 19 atoms / cm 3 .
  • the single crystal a-plane GaN layer 3 could be grown on the AlN buffer layer 2, but in Comparative Example 4, the single crystal a-plane GaN layer 3 could be grown. You can see that not. Therefore, it is understood that when the sputtering condition is 500 ° C. or higher, the ultimate vacuum degree is low and the impurity concentration is high, so that it is difficult to grow the single crystal a-plane GaN layer.
  • FIG. 3 is a table showing the surface morphology evaluation results of the AlN buffer layer 2 by AFM (Atomic Force Microscope).
  • 3 (a) to 3 (c) show Comparative Examples 1 to 3
  • FIGS. 3 (d) to 3 (f) show Examples 1 to 3
  • FIGS. 3 (g) to 3 (i) show comparisons. Examples 5-7 are shown.
  • the left-right direction indicates the m-axis direction of the AlN buffer layer 2
  • the up-down direction indicates the c-axis direction.
  • a plurality of crystal grains 2a are formed on the surface of the AlN buffer layer 2, and each crystal grain 2a is in the m-axis direction.
  • Lm is longer than the length Lc in the c-axis direction.
  • Lc / Lm was in the range of 0.05 or more and 0.50 or less. Further, it can be seen that the regularity of the crystal grains 2a is disturbed as the thickness of the AlN buffer layer 2 increases.
  • FIG. 4 is a bright field cross-section TEM (Transmission Electron Microscope) image observed from the ⁇ 1-100> direction of the AlN buffer layer 2 and a table showing electron diffraction patterns, and FIGS. Examples 1 to 3 are shown, and FIG. 4D shows Comparative Example 7.
  • FIG. 4 shows Comparative Example 7.
  • Example 1 and Comparative Example 7 the electron diffraction pattern of ⁇ 1-100> AlN can be confirmed in the entire thickness direction of the AlN buffer layer 2. Further, in the bright-field cross-sectional TEM image, it can be seen that crystal grains 2a having a triangular cross section are formed on the surface of the AlN buffer layer 2. The facets contained in this crystal grain 2a were the ⁇ 11-22 ⁇ plane or the ⁇ 11-2-2 ⁇ plane of the semipolar plane in which the a plane was tilted.
  • the electron diffraction patterns of ⁇ 1-100> AlN and ⁇ 11-21> AlN can be confirmed in the region where the thickness of the AlN buffer layer 2 is large. Further, it can be confirmed from the bright-field cross-sectional TEM image that the facets of the ⁇ 11-22 ⁇ plane or the ⁇ 11-2-2 ⁇ plane are not formed. This indicates that the orientation of the AlN buffer layer 2 decreases as the film thickness increases.
  • FIG. 5 is a graph showing a diffraction spectrum of the a-plane GaN layer 3 measured by XRC (X-ray Rocking Curve).
  • 5A shows the result in the c-axis direction in the a-plane
  • FIG. 5B shows the result in the m-axis direction in the a-plane
  • FIG. 5C shows ⁇ 10- 11 ⁇ shows the results in the plane.
  • 5A to 5C show the measurement results of Example 1, Comparative Example 1, and Comparative Example 5 in which the thickness of the AlN buffer layer 2 was 30 nm.
  • the full width at half maximum (unit: arcsec) in the measurement result shown in FIG. 5A was 505 in Example 1, 609 in Comparative Example 1, and 562 in Comparative Example 5.
  • Example 1 was 729
  • Comparative Example 1 was 758
  • Comparative Example 5 was 995.
  • FIG. 5C the result was 1071 in Example 1, 1472 in Comparative Example 1, and 1404 in Comparative Example 5.
  • FIGS. 5A to 5C it is understood that the crystallinity of the a-plane GaN layer 3 is higher in Example 1 than in Comparative Examples 1 and 5.
  • FIG. 6 is a diagram showing the surface morphology of the a-plane GaN layer 3, where (a) of FIG. 6 is an SEM image of Example 2 and (b) of FIG. 6 is an AFM image of Example 1.
  • the a-plane GaN layer 3 was polycrystallized and a flat surface was not obtained.
  • the a-plane GaN layer 3 was a single crystal having a flat surface.
  • Comparative Example 1 and Comparative Examples 5 to 7 were similar.
  • the surface of the AlN buffer layer 2 has a semipolar plane of ⁇ 11-22 ⁇ plane or ⁇ 11-2-2 ⁇ plane of which the a plane is inclined.
  • FIG. 7 is a schematic cross-sectional view showing the LED 10 which is the semiconductor device of the second embodiment.
  • the LED 10 includes a sapphire substrate 11 having an r-plane as a main surface, an AlN buffer layer 12, a crystal grain 12a, an a-plane GaN layer 13, an n-type semiconductor layer 14, a light emitting layer (active layer) 15, p. It has a type semiconductor layer 16, an n-side electrode 17, and a p-side electrode 18.
  • a sapphire substrate 11 whose main surface is the r-plane is prepared, and an AlN buffer layer 12 is formed on the sapphire substrate 11 by a sputtering process.
  • the AlN buffer layer 12 is annealed to form a plurality of crystal grains 12a having semipolar facets on the surface.
  • the a-plane GaN layer 13 is epitaxially grown on the AlN buffer layer 12 in the semiconductor layer growth step, and then the n-type semiconductor layer 14, the light emitting layer 15, and the p-type semiconductor layer 16 are sequentially grown by the MOCVD method to form a semiconductor substrate.
  • an LED 10 is obtained by forming an electrode material on the exposed surfaces of the n-type semiconductor layer 14 and the p-type semiconductor layer 16 by vapor deposition or the like, and dicing it into individual chips.
  • the n-type semiconductor layer 14 and the p-type semiconductor layer 16 have been described as single layers, respectively, a plurality of layers having different materials and compositions may be included.
  • the n-type semiconductor layer 14 and the p-type semiconductor layer 16 may include a clad layer, a contact layer, a current diffusion layer, an electron block layer, a waveguide layer, and the like.
  • the light emitting layer 15 has been described as a single layer, it may be formed of a plurality of layers such as a multi quantum well structure (MQW: Multi Quantum Well).
  • MQW Multi Quantum Well
  • the n-type semiconductor layer 14 is a layer whose main surface is the a-plane epitaxially grown on the a-plane GaN layer 13.
  • the n-type semiconductor layer 14 is a semiconductor layer doped with an n-type impurity, and is a layer into which electrons are injected from the n-side electrode 17 and supplies the electrons to the light emitting layer 15.
  • Examples of the material forming the n-type semiconductor layer 14 include GaN, AlGaN, InGaN, and AlInGaN as the III-V compound semiconductor layer, and Si as the n-type impurity.
  • the light emitting layer 15 is a semiconductor layer whose main surface is an a-plane epitaxially grown on the n-type semiconductor layer 14.
  • the LED 10 emits light when the electrons and the holes are radiatively recombined in the light emitting layer 15.
  • the light emitting layer 15 is made of a material having a smaller band gap than the n-type semiconductor layer 14 and the p-type semiconductor layer 16. Examples of such a material include InGaN and AlInGaN.
  • the light emitting layer 15 may be non-doped intentionally containing no impurities, n-type containing n-type impurities or p-type containing p-type impurities.
  • the light-emitting layer 15 is a semiconductor layer having the a-plane as the main surface, even if the light-emitting layer 15 is made thicker, spatial separation of electrons and holes due to the piezoelectric field is less likely to occur, and even if the current density is increased, positive electrons and holes are efficiently generated.
  • the holes can be radiatively recombined.
  • the p-type semiconductor layer 16 is a semiconductor layer whose main surface is the a-plane epitaxially grown on the light emitting layer 15. Holes are injected from the p-side electrode 18 into the p-type semiconductor layer 16. Then, the p-type semiconductor layer 16 supplies the injected holes to the light emitting layer 15.
  • Examples of the material forming the p-type semiconductor layer 16 include GaN, AlGaN, InGaN, and AlInGaN for the III-V group compound semiconductor layer, and Zn, Mg, and the like for the p-type impurity.
  • the n-type semiconductor layer 14, the light emitting layer 15, the p-layer are formed by using the a-plane GaN layer 13 as an underlying layer on the AlN buffer layer 12 having a plurality of crystal grains 12a having semipolar plane facets formed on the surface thereof.
  • the type semiconductor layer 16 is epitaxially grown. Therefore, as described in the first embodiment, the a-plane GaN layer 13 has good crystallinity and surface flatness, and the n-type semiconductor layer 14, the light emitting layer 15, and the p-type semiconductor layer 16 grown on the a-plane GaN layer 13 are also good. Good crystallinity and surface flatness.
  • the characteristics of the n-type semiconductor layer 14, the light emitting layer 15, and the p-type semiconductor layer 16 are improved, and the external quantum efficiency of the LED 10 is expected to be improved.
  • the present embodiment is an example in which the n-type semiconductor layer 14, the light emitting layer 15, and the p-type semiconductor layer 16 are provided as the functional layers.
  • the functional layer is a layer for exhibiting predetermined electrical and chemical functions in the semiconductor element.
  • the LED 10 that is the semiconductor device of the present disclosure can realize high brightness because it has a small amount of droop due to a piezoelectric field, has small anisotropy in the a-plane, and has good crystal quality, as described above. By using it for a lamp such as a lamp, it is possible to reduce the number of chips and increase the output.
  • the semiconductor device is not limited to the LED, and may be other applications such as a semiconductor laser and a high electron mobility transistor (HEMT: High Electron Mobility Transistor).
  • the functional layer is a layer for exhibiting a predetermined electrical and chemical function in the semiconductor element.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Led Devices (AREA)

Abstract

ｒ面を主面とするサファイア基板（１）と、主面上に形成されたＡｌＮバッファ層（２）を備え、ＡｌＮバッファ層（２）の表面には、ａ面を傾けた半極性面のファセットが複数形成されている半導体成長用基板。

Description

半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
　本開示は、半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法に関し、特にａ面ＧａＮ結晶層を成長させる半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法に関する。
　照明用途に用いられる紫色から青色を発光するＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）としては、窒化ガリウム（ＧａＮ）系材料の化合物半導体が一般的に用いられている。近年になって、発光ダイオード（ＬＥＤ）を用いた照明装置等が普及するにつれ、ＬＥＤチップの高輝度化が望まれるようになってきた。ＬＥＤを高輝度化するためには、電流密度を高くしても効率的に電子と正孔が発光再結合できるように、発光層の膜厚を厚くして発光層内部でのキャリア密度を下げる必要がある。
　しかし、一般的に用いられているｃ面を主面とするＧａＮ系半導体材料では、ｃ軸方向にピエゾ電界が生じるため、厚膜化した発光層内に電位差が生じ電子と正孔が空間的に分離してしまい、発光再結合の効率が著しく低下してしまうドループ特性が問題となっている。
　この問題を解決するため、非極性や半極性の面方位を主面としたＧａＮ系材料で発光層を形成することで、積層方向へのピエゾ電界の影響を無くして厚膜化を図り、大電流での発光を可能にする技術も提案されている。ＧａＮ系半導体層では、ａ面やｍ面が非極性面であり、半極性面の代表例としてｒ面がある。
　特許文献１には、サファイア基板のｒ面上に有機金属気相成長法（ＭＯＣＶＤ法：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）を用いてａ面ＧａＮ層を成長させる技術が開示されている。ｒ面サファイア基板上に形成されたａ面ＧａＮ層を下地層として用い、ｎ型層と発光層とｐ型層とを順次成長させることで、発光層の主面をａ面として厚膜化とＬＥＤのドループ特性の改善を図ることができる。
日本国特開２００８－２１４１３２号公報
　しかし、ｒ面サファイア基板上に形成されるａ面ＧａＮでは、成長面内に＋ｃ軸方向、－ｃ軸方向、ｍ軸方向が存在して面内異方性が大きく、結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を得ることが困難であった。
　本開示は、結晶性および／または表面平坦性に優れた、高品質なａ面ＧａＮ層を成長させることが可能な半導体成長用基板、並びにそれを用いた半導体素子、半導体発光素子および半導体素子製造方法を提供することを目的とする。
　本開示の半導体成長用基板は、ｒ面を主面とするサファイア基板と、前記主面上に形成されたＡｌＮバッファ層と、を備え、前記ＡｌＮバッファ層の表面には、ａ面を傾けた半極性面のファセットが複数形成されている。
　このような本開示の半導体成長用基板では、ＡｌＮバッファ層の表面には、ａ面を傾けた半極性面のファセットが複数形成されていることで、異常成長を抑制し結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることが可能となる。
　また本開示の一態様では、前記半極性面は、｛１１－２２｝面または｛１１－２－２｝面である。
　また本開示の一態様では、前記ＡｌＮバッファ層上にａ面ＧａＮ層を備える。
　また本開示の一態様では、前記ＡｌＮバッファ層の表面には、前記ファセットを有する複数の結晶グレインが形成されており、前記結晶グレインのｍ軸方向の長さＬｍは、ｃ軸方向の長さＬｃよりも大きい。
　また本開示の一態様では、前記結晶グレインにおいて、Ｌｃ／Ｌｍが０．０５以上０．５０以下の範囲である。
　また本開示の半導体素子は、上記何れか一つに記載の半導体成長用基板を用い、前記半導体成長用基板上に機能層を備える。
　また本開示の半導体発光素子は、上記何れか一つに記載の半導体成長用基板を用い、前記半導体成長用基板上に活性層を備える。
　また本開示の半導体素子製造方法は、ｒ面を主面とするサファイア基板上にスパッタ法を用いてＡｌＮバッファ層を形成するスパッタ工程と、前記ＡｌＮバッファ層をアニールして、前記ＡｌＮバッファ層の表面にａ面を傾けた半極性面のファセットを複数形成するアニール工程と、前記ＡｌＮバッファ層上にａ面ＧａＮ層を成長させる半導体層成長工程と、を備える。
　このような本開示の半導体素子製造方法では、ＡｌＮバッファ層の表面には、ａ面を傾けた半極性面のファセットが複数形成されるため、異常成長を抑制し結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることが可能となる。
　本開示によれば、結晶性および／または表面平坦性に優れた、高品質なａ面ＧａＮ層を成長させることが可能な半導体成長用基板、並びにそれを用いた半導体素子、半導体発光素子および半導体素子製造方法を提供することができる。
第１実施形態における半導体成長用基板を示す模式断面図である。 スパッタ条件の違いによるＡｌＮバッファ層２中の不純物濃度と、ａ面ＧａＮ層３の結晶性を示す表である。 ＡＦＭ（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｅ）によるＡｌＮバッファ層２の表面モフォロジ評価結果を示す表であり、図３の（ａ）～（ｃ）は比較例１～３を示し、図３の（ｄ）～（ｆ）は実施例１～３を示し、図３の（ｇ）～（ｉ）は比較例５～７を示している。 ＡｌＮバッファ層２の＜１－１００＞方向から観察した明視野断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）像と、電子回折パターンを示す表であり、図４の（ａ）～（ｃ）は実施例１～３を示し、図４の（ｄ）は比較例７を示している。 ａ面ＧａＮ層３のＸＲＣ（Ｘ－ｒａｙ　Ｒｏｃｋｉｎｇ　Ｃｕｒｖｅ）測定の回折スペクトルを示すグラフであり、図５の（Ａ）はａ面内のｃ軸方向での結果を示し、図５の（Ｂ）はａ面内のｍ軸方向での結果を示し、図５の（Ｃ）は｛１０－１１｝面内での結果を示している。 ａ面ＧａＮ層３の表面モフォロジを示す図であり、図６の（ａ）は実施例２のＳＥＭ像であり、図６の（ｂ）は実施例１のＡＦＭ像である。 第２実施形態の半導体装置であるＬＥＤ１０を示す模式断面図である。
　（第１実施形態）
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付すものとし、適宜重複した説明は省略する。図１は、本開示の第１実施形態における半導体成長用基板を示す模式断面図である。
　図１に示すように、本実施形態の半導体成長用基板は、六方晶のｒ面を主面とするサファイア基板１と、サファイア基板１上に形成されたＡｌＮバッファ層２と、ＡｌＮバッファ層２の表面に形成された複数の結晶グレイン２ａと、ＡｌＮバッファ層２上に形成されたａ面を主面とするａ面ＧａＮ層３を備えている。ここではサファイア基板１として傾斜角度が０度のジャスト基板を示したが、ｒ面を所定の面方位に数度傾斜させたオフ基板としてもよい。
　ＡｌＮバッファ層２はサファイア基板１とａ面ＧａＮ層３との格子定数の相違を緩和するための層である。ＡｌＮバッファ層２の厚みとしては、厚くしすぎるとａ面ＧａＮ層３の結晶品質が低下するため５～３００ｎｍの範囲が好ましく、５～９０ｎｍの範囲がより好ましく、５～３０ｎｍの範囲がさらに好ましい。また、ＡｌＮバッファ層２中に含まれる不純物濃度は、炭素が２．５×１０19ａｔｏｍｓ／ｃｍ3未満であることが好ましく、また、酸素が７．０×１０20ａｔｏｍｓ／ｃｍ3未満であることが好ましい。ＡｌＮバッファ層２中に含まれる不純物濃度がこれらの範囲以上であると、単結晶のａ面ＧａＮ層３をエピタキシャル成長させにくくなる傾向にある。
　結晶グレイン２ａは、ＡｌＮバッファ層２の表面に形成された微小な結晶の突起であり、ＡｌＮのａ面を傾けた半極性面のファセットを有している。半極性面のファセットとしては、｛１１－２２｝面または｛１１－２－２｝面が挙げられる。また結晶グレイン２ａは、｛１１－２２｝面と｛１１－２－２｝面のファセットを有することで、ｃ軸方向に沿った断面形状が三角状の突起となる。また、一つの結晶グレイン１２ａにおけるｍ軸方向の長さＬｍは、ｃ軸方向の長さＬｃよりも大きい。
　ａ面ＧａＮ層３は、ＡｌＮバッファ層２上において、主面がａ面となるように成長した下地層であり、その上に窒化物半導体層をエピタキシャル成長させるための層である。ａ面ＧａＮ層３の形成方法としては、ＭＯＣＶＤ法やＨＶＰＥ法（ハイドライド気相成長法：Ｈｙｄｒｉｄｅ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）などの公知の方法を用いることができるが、ＭＯＣＶＤ法を用いることが好ましい。ａ面ＧａＮ層３の膜厚は特に限定されないが、１μｍ以上形成することが好ましい。
　次に、図１に示した半導体成長用基板の製造方法について説明する。
　（スパッタ工程）
　はじめに、ｒ面を主面とするサファイア基板１上に、スパッタ法を用いてＡｌＮバッファ層２を形成する。ＡｌＮバッファ層２を形成するスパッタ法としては、Ａｌをターゲット材としてＮ２およびＡｒガスを用いる反応性スパッタ法を採用してもよいが、ＡｌＮをターゲット材としてＡｒガスを用いることがより好ましい。ターゲット材となるＡｌＮとしては単結晶基板であっても粉末焼体であってもよく、その状態や形態は限定されない。
　反応性スパッタ法によりＡｌをターゲット材としてＮ2およびＡｒガスを用いてＡｌＮバッファ層２を形成する場合には、ＡｌＮ膜の物理的な堆積プロセスに加えて、Ａｌターゲット材とＮ2ガスの反応プロセスを考慮する必要がある。そのため反応性スパッタ法では、所望のＡｌＮバッファ層２を得るための成膜条件を適切に設定して制御する難易度が高くなる。特に、半導体基板の大面積化が進むと、基板表面の面内分布も考慮する必要があるためさらに難易度が高くなる。
　一方、ＡｌＮをターゲット材としてＡｒガスを用いるスパッタ法によりＡｌＮバッファ層２を形成する場合には、Ａｌターゲット材とＮ２の反応プロセスを考慮する必要が無く、Ａｒガス流量やチャンバー内の真空度等のパラメータを最適化するだけでよい。したがって、反応性スパッタ法でＡｌＮバッファ層２を形成するよりも、ＡｌＮをターゲット材としてＡｒガスを用いるスパッタ法を用いるほうが、ＡｌＮバッファ層２を形成する際の成膜条件の設定や制御が容易であり、大面積化にも対応が容易となる。
　ＡｌＮバッファ層２を形成する反応性スパッタの条件としては、基板温度は２００℃以上５００℃未満の範囲が好ましい。基板温度を５００℃以上にすると、成膜後にＡｌＮバッファ層２に含まれる酸素や炭素の不純物濃度が高くなり、ＡｌＮバッファ層２上にａ面ＧａＮ層３をエピタキシャル成長させることが困難になる傾向にある。本実施形態の半導体素子成長方法では、高品質なＡｌＮ結晶が得られる１５００℃程度よりも低温の２００～５００℃でスパッタ工程を実施するため、成膜直後のＡｌＮバッファ層２はアモルファスライクな結晶性であると思われる。
　（アニール工程）
　次に、スパッタ工程で成膜したＡｌＮバッファ層２のアニール処理を実施し、ＡｌＮバッファ層２の再結晶化を促進して、表面に半極性面のファセットを複数形成する。アニール処理としては、例えば高周波誘導加熱方式による熱処理装置を用いることができる。アニール条件としては、不活性ガス（例えば窒素やＡｒ）雰囲気中において基板温度を１３００℃以上１７００℃未満に保った状態を０．５～３．０時間継続することが好ましい。基板温度は、より好ましくは１３００℃以上１６００℃以下である。アニール温度（基板温度）が１７００℃以上であると、サファイア基板１が熱分解して劣化する恐れがあるため好ましくない。また、アニール温度が１３００℃未満であると、ＡｌＮバッファ層２の再結晶化が不十分となる傾向にあり、ＡｌＮバッファ層２の表面に半極性面のファセットを形成しにくい。
　（半導体層成長工程）
　次に、ＡｌＮバッファ層２の表面を洗浄した後に、キャリアガスとして水素、窒素を用い、Ｖ族原料としてアンモニア（ＮＨ3）を用い、ＩＩＩ族原料としてＴＭＧ（ＴｒｉｍｅｔｈｙｌＧａｌｌｉｕｍ）を用いて、ＭＯＣＶＤ法でａ面ＧａＮ層３を成長させる。このとき、成長シーケンスは２段階で構成し、昇温した後に成長温度を一定とし、リアクタ圧力とＶ／ＩＩＩ比および成長時間を変更している。例えば、昇温直後の第１ステップではＶ／ＩＩＩ比を４０００～５０００程度とし、圧力を９００～１０００ｈＰａとして１０～２０分程度維持する。第２ステップでは例えばＶ／ＩＩＩ比を１００～２００程度とし、圧力を１００～１５０ｈＰａとして９０～１２０分維持する。ａ面ＧａＮ層３が成長した後に室温まで冷却して取り出すことで、図１に示した本実施形態の半導体成長用基板を得ることができる。
　（実施例１～３）
　スパッタ工程で、ＲＦ出力４５０Ｗ、１０ｒｐｍ、Ａｒ流量５．０ｓｃｃｍ、Ｎ2流量５．０ｓｃｃｍ、基板温度を３００℃、到達真空度１．５３×１０-5Ｐａの条件で、ＡｌＮバッファ層２を形成した。その後にアニール工程で、熱処理装置のカーボンサセプタ内に基板をセットし、減圧した後にＮ2封入して３８０ｔｏｒｒにし、昇温レート２０℃／ｍｉｎで１６００℃まで昇温して一時間アニールした。次に半導体素子成長工程で、温度を１０１０℃まで昇温した後に成長温度を１０１０℃で一定とし、第１段階ではＶ／ＩＩＩ比４４００、圧力９３３ｈＰａ、成長時間を１０分とし、第２段階ではＶ／ＩＩＩ比１００、圧力１００ｈＰａ、成長時間を９０分でａ面ＧａＮ層３を成長させて半導体成長用基板を得た。ＡｌＮバッファ層２の膜厚が３０ｎｍ、９０ｎｍ、１８０ｎｍのものをそれぞれ実施例１～３とした。
　（比較例１～３）
　スパッタ工程の後にアニール工程を実施せず、半導体素子成長工程を実施した他は実施例１と同様の条件で半導体成長用基板を得た。ＡｌＮバッファ層２の膜厚が３０ｎｍ、９０ｎｍ、１８０ｎｍのものをそれぞれ比較例１～３とした。
　（比較例４）
　スパッタ工程での基板温度を６００℃とし、到達真空度が４．４７×１０-4Ｐａである他は比較例１と同様の条件で比較例４の半導体成長用基板を得た。
　（比較例５～７）
　スパッタ工程を用いず、ｒ面を主面とするサファイア基板１上に、ＭＯＣＶＤ法を用いてＡｌＮバッファ層２をエピタキシャル成長させた他は、比較例１～３と同様にして半導体成長用基板を得た。成長条件は、成長温度１３４０℃、Ｖ／ＩＩＩ比６３００、であった。ＡｌＮバッファ層２の膜厚が３０ｎｍ、９０ｎｍ、１８０ｎｍのものをそれぞれ比較例５～７とした。
　（スパッタ条件）
　図２は、スパッタ条件の違いによるＡｌＮバッファ層２中の不純物濃度と、ａ面ＧａＮ層３の結晶性を示す表である。ＡｌＮバッファ層２中の不純物濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定し、ａ面ＧａＮ層３の結晶性はＳＥＭ（Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）像とＸ線回折により評価した。図中左側に実施例１の結果を示し、図中右側に比較例４の結果を示している。
　図２に示したように、ＡｌＮバッファ層２に含まれる不純物濃度は、実施例１では酸素濃度が６．５８×１０20ａｔｏｍｓ／ｃｍ3、炭素濃度が２．１９×１０19ａｔｏｍｓ／ｃｍ3であった。また、比較例４では酸素濃度が２．６６×１０21ａｔｏｍｓ／ｃｍ3であり、炭素が９．７２×１０19ａｔｏｍｓ／ｃｍ3であった。ＳＥＭ像およびＸ線回折の結果から、実施例１ではＡｌＮバッファ層２上に単結晶のａ面ＧａＮ層３を成長できているが、比較例４では単結晶のａ面ＧａＮ層３を成長できていないことがわかる。したがって、スパッタ条件が５００℃以上であると、到達真空度が低いため不純物濃度が高くなり、単結晶のａ面ＧａＮ層を成長させにくいことがわかる。
　（ＡｌＮバッファ層２の表面モフォロジ）
　図３は、ＡＦＭ（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｅ）によるＡｌＮバッファ層２の表面モフォロジ評価結果を示す表である。図３の（ａ）～（ｃ）は比較例１～３を示し、図３の（ｄ）～（ｆ）は実施例１～３を示し、図３の（ｇ）～（ｉ）は比較例５～７を示している。図中左右方向はＡｌＮバッファ層２のｍ軸方向を示し、上下方向はｃ軸方向を示している。
　図３中の（ａ）～（ｃ）に示すように、比較例１ではＡｌＮバッファ層２の表面は平坦であり、比較例２では柱状の結晶グレイン２ａが形成されており、比較例３では異方的な結晶グレイン２ａが形成されていることがわかる。
　図３中の（ｄ）～（ｆ）に示すように、実施例１～３ではＡｌＮバッファ層２の表面には複数の結晶グレイン２ａが形成されており、それぞれの結晶グレイン２ａはｍ軸方向の長さＬｍがｃ軸方向の長さＬｃよりも大きくなっている。また、Ｌｃ／Ｌｍが０．０５以上０．５０以下の範囲であった。また、ＡｌＮバッファ層２の膜厚が大きくなるにつれ、結晶グレイン２ａの規則性が乱れることがわかる。
　図３中の（ｇ）～（ｉ）に示すように、比較例５～７ではＡｌＮバッファ層２の表面にはランダムな形状の結晶グレイン２ａが形成されており、膜厚の増加に伴い結晶グレイン２ａのサイズが大きくなることがわかる。
　（ＡｌＮバッファ層２の評価）
　図４は、ＡｌＮバッファ層２の＜１－１００＞方向から観察した明視野断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）像と、電子回折パターンを示す表であり、図４の（ａ）～（ｃ）は実施例１～３を示し、図４の（ｄ）は比較例７を示している。図４中に挿入した電子回折パターンでは、（Ｉ）で示した位置では＜１－１００＞ＡｌＮのみが確認され、（ＩＩ）で示した位置では＜１－１００＞ＡｌＮと＜１１－２１＞ＡｌＮが確認された。
　図４に示したように実施例１および比較例７では、ＡｌＮバッファ層２の膜厚方向全域において、＜１－１００＞ＡｌＮの電子回折パターンが確認できる。また、明視野断面ＴＥＭ像では、ＡｌＮバッファ層２の表面に断面三角形状の結晶グレイン２ａが形成されていることがわかる。この結晶グレイン２ａに含まれるファセットは、ａ面を傾けた半極性面の｛１１－２２｝面または｛１１－２－２｝面であった。
　それに対して、図４に示したように実施例２，３では、ＡｌＮバッファ層２の膜厚が大きい領域において、＜１－１００＞ＡｌＮと＜１１－２１＞ＡｌＮの電子回折パターンが確認できる。また、明視野断面ＴＥＭ像では、｛１１－２２｝面または｛１１－２－２｝面のファセットが形成されていないことが確認できる。これは、膜厚が大きくなるにつれてＡｌＮバッファ層２の配向性が低下していることを示している。
　（ａ面ＧａＮ層３の結晶性評価）
　図５は、ａ面ＧａＮ層３のＸＲＣ（Ｘ－ｒａｙ　Ｒｏｃｋｉｎｇ　Ｃｕｒｖｅ）測定の回折スペクトルを示すグラフである。図５の（Ａ）はａ面内のｃ軸方向での結果を示し、図５の（Ｂ）はａ面内のｍ軸方向での結果を示し、図５の（Ｃ）は｛１０－１１｝面内での結果を示している。図５の（Ａ）～（Ｃ）では、ＡｌＮバッファ層２の膜厚を３０ｎｍとした実施例１、比較例１、比較例５の測定結果を示している。
　図５の（Ａ）に示した測定結果における半値幅（単位：ａｒｃｓｅｃ）は、実施例１が５０５、比較例１が６０９、比較例５が５６２であった。図５の（Ｂ）では、実施例１が７２９、比較例１が７５８、比較例５が９９５であった。図５の（Ｃ）では、実施例１が１０７１、比較例１が１４７２、比較例５が１４０４であった。図５の（Ａ）～（Ｃ）に示したように、ａ面ＧａＮ層３の結晶性は実施例１が比較例１，５よりも高いことがわかる。
　（ａ面ＧａＮ層３の表面モフォロジ）
　図６は、ａ面ＧａＮ層３の表面モフォロジを示す図であり、図６の（ａ）は実施例２のＳＥＭ像であり、図６の（ｂ）は実施例１のＡＦＭ像である。図６の（ａ）に示したように、実施例２ではａ面ＧａＮ層３は多結晶化して平坦面が得られていない。図示はしないが、実施例３および比較例２，３でも同様であった。一方で、図６の（ｂ）に示したように、実施例１ではａ面ＧａＮ層３は平坦な表面の単結晶が得られた。図示はしないが、比較例１および比較例５～７も同様であった。
　以上に述べたように、本実施形態の半導体成長用基板では、ＡｌＮバッファ層２の表面に、ａ面を傾けた半極性面の｛１１－２２｝面または｛１１－２－２｝面のファセットを有する結晶グレイン２ａを形成することで、結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることができる。
　（第２実施形態）
　次に、本発明の第２実施形態について図７を用いて説明する。図７は第２実施形態の半導体装置であるＬＥＤ１０を示す模式断面図である。図７に示すようにＬＥＤ１０は、ｒ面を主面とするサファイア基板１１、ＡｌＮバッファ層１２、結晶グレイン１２ａ、ａ面ＧａＮ層１３、ｎ型半導体層１４、発光層（活性層）１５、ｐ型半導体層１６、ｎ側電極１７、ｐ側電極１８を有している。
　第１実施形態と同様に、ｒ面を主面とするサファイア基板１１を用意し、スパッタ工程でＡｌＮバッファ層１２をサファイア基板１１上に形成する。次に、アニール工程でＡｌＮバッファ層１２をアニールして表面に半極性面のファセットを備える結晶グレイン１２ａを複数形成する。次に、半導体層成長工程でａ面ＧａＮ層１３をＡｌＮバッファ層１２上にエピタキシャル成長させ、続けてＭＯＣＶＤ法でｎ型半導体層１４、発光層１５、ｐ型半導体層１６を順次成長させて半導体基板を得る。
　次に、所定のパターンを用いてフォトリソグラフィーとエッチングによりｐ型半導体層１６と発光層１５の一部を除去してｎ型半導体層１４の一部を露出させる。次に、ｎ型半導体層１４とｐ型半導体層１６の露出面に蒸着等により電極材料を形成し、ダイシングして個別チップ化することでＬＥＤ１０を得る。
　ここではｎ型半導体層１４、ｐ型半導体層１６をそれぞれ単層で説明したが、それぞれ材料や組成の異なる複数の層を含んでいるとしてもよい。例えば、ｎ型半導体層１４とｐ型半導体層１６にクラッド層、コンタクト層、電流拡散層、電子ブロック層、導波路層などを含めてもよい。また、発光層１５も単層で説明したが、多重量子井戸構造（ＭＱＷ：Ｍｕｌｔｉ　Ｑｕａｎｔｕｍ　Ｗｅｌｌ）などの複数層で構成してもよい。
　ｎ型半導体層１４は、ａ面ＧａＮ層１３上でエピタキシャル成長したａ面を主面とする層である。また、ｎ型半導体層１４は、ｎ型不純物がドープされた半導体層であり、ｎ側電極１７から電子が注入されて発光層１５に電子を供給する層である。ｎ型半導体層１４を構成する材料は、ＩＩＩ－Ｖ族化合物半導体層としては、例えばＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどが挙げられ、ｎ型不純物としてはＳｉなどが挙げられる。
　発光層１５は、ｎ型半導体層１４上でエピタキシャル成長したａ面を主面とする半導体層である。発光層１５の層内で電子と正孔が発光再結合することでＬＥＤ１０が発光する。発光層１５は、ｎ型半導体層１４とｐ型半導体層１６よりもバンドギャップが小さい材料で構成されている。このような材料としては、例えばＩｎＧａＮ、ＡｌＩｎＧａＮなどが挙げられる。発光層１５は意図的に不純物を含まないノンドープとしてもよく、ｎ型不純物を含むｎ型やｐ型不純物を含むｐ型としてもよい。発光層１５は、ａ面を主面とする半導体層なので、厚膜化してもピエゾ電界による電子と正孔の空間的な分離は生じにくく、電流密度を高くしても効率的に電子と正孔が発光再結合できる。
　ｐ型半導体層１６は、発光層１５上でエピタキシャル成長したａ面を主面とする半導体層である。ｐ型半導体層１６には、ｐ側電極１８から正孔が注入される。そして、ｐ型半導体層１６は、注入された正孔を発光層１５に供給する。ｐ型半導体層１６を構成する材料は、ＩＩＩ－Ｖ族化合物半導体層としては、例えばＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどが挙げられ、ｐ型不純物としてはＺｎやＭｇなどが挙げられる。
　本実施の形態でも、半極性面のファセットを備える結晶グレイン１２ａが表面に複数形成されたＡｌＮバッファ層１２上に、ａ面ＧａＮ層１３を下地層としてｎ型半導体層１４、発光層１５、ｐ型半導体層１６をエピタキシャル成長させている。したがって、第１実施形態で述べたようにａ面ＧａＮ層１３は結晶性も表面平坦性も良好であり、その上に成長されたｎ型半導体層１４、発光層１５、ｐ型半導体層１６も結晶性と表面平坦性が良好となる。これにより、ｎ型半導体層１４、発光層１５、ｐ型半導体層１６の特性も良好になり、ＬＥＤ１０の外部量子効率の向上などが見込まれる。なお、本実施形態は、機能層として、ｎ型半導体層１４、発光層１５、及びｐ型半導体層１６を備えた例である。ここで、機能層とは、半導体素子において所定の電気的、化学的な機能を発揮するための層である。
　（第３実施形態）
　本開示の半導体装置であるＬＥＤ１０は、上述したようにピエゾ電界によるドループが少なく、且つａ面内での異方性が小さく良好な結晶品質であることから高輝度化を実現できるので、車両用灯具などの灯具に用いることでチップ数の低減や高出力化を図ることが可能となる。
　さらに、半導体装置はＬＥＤに限定されず、半導体レーザや高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）等の他の用途であってもよい。これらの半導体装置においても、機能層とは、半導体素子において所定の電気的、化学的な機能を発揮するための層である。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本出願は、２０１８年１０月１２日出願の日本国特許出願（特願２０１８－１９３１５７号）に基づくものであり、その内容はここに参照として取り込まれる。
１０…ＬＥＤ
１，１１…サファイア基板
２，１２…ＡｌＮバッファ層
２ａ，１２ａ…結晶グレイン
３，１３…ａ面ＧａＮ層
１４…ｎ型半導体層
１５…発光層
１６…ｐ型半導体層
１７…ｎ側電極
１８…ｐ側電極

Claims (8)

  1. 　ｒ面を主面とするサファイア基板と、
    　前記主面上に形成されたＡｌＮバッファ層と、を備え、
    　前記ＡｌＮバッファ層の表面には、ａ面を傾けた半極性面のファセットが複数形成されている、半導体成長用基板。
  2. 　請求項１に記載の半導体成長用基板であって、
    　前記半極性面は、｛１１－２２｝面または｛１１－２－２｝面である、半導体成長用基板。
  3. 　請求項１または２に記載の半導体成長用基板であって、
    　前記ＡｌＮバッファ層上にａ面ＧａＮ層を備える、半導体成長用基板。
  4. 　請求項１から３の何れか一つに記載の半導体成長用基板であって、
    　前記ＡｌＮバッファ層の表面には、前記ファセットを有する複数の結晶グレインが形成されており、
    　前記結晶グレインのｍ軸方向の長さＬｍは、ｃ軸方向の長さＬｃよりも大きい、半導体成長用基板。
  5. 　請求項４に記載の半導体成長用基板であって、
    　前記結晶グレインにおいて、Ｌｃ／Ｌｍが０．０５以上０．５０以下の範囲である、半導体成長用基板。
  6. 　請求項１から５の何れか一つに記載の半導体成長用基板を用い、
    　前記半導体成長用基板上に機能層を備える、半導体素子。
  7. 　請求項１から５の何れか一つに記載の半導体成長用基板を用い、
    　前記半導体成長用基板上に活性層を備える、半導体発光素子。
  8. 　ｒ面を主面とするサファイア基板上にスパッタ法を用いてＡｌＮバッファ層を形成するスパッタ工程と、
    　前記ＡｌＮバッファ層をアニールして、前記ＡｌＮバッファ層の表面にａ面を傾けた半極性面のファセットを複数形成するアニール工程と、
    　前記ＡｌＮバッファ層上にａ面ＧａＮ層を成長させる半導体層成長工程と、を備える、半導体素子製造方法。
PCT/JP2019/040288 2018-10-12 2019-10-11 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法 WO2020075849A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-193157 2018-10-12
JP2018193157A JP2020061510A (ja) 2018-10-12 2018-10-12 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法

Publications (1)

Publication Number Publication Date
WO2020075849A1 true WO2020075849A1 (ja) 2020-04-16

Family

ID=70164692

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/040288 WO2020075849A1 (ja) 2018-10-12 2019-10-11 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法

Country Status (2)

Country Link
JP (1) JP2020061510A (ja)
WO (1) WO2020075849A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024058195A1 (ja) * 2022-09-13 2024-03-21 株式会社 東芝 窒化珪素焼結体製ウエハおよびそれを用いた単結晶体の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010177552A (ja) * 2009-01-30 2010-08-12 Samsung Electro-Mechanics Co Ltd 極性面を有する窒化物半導体成長基板
US20120142142A1 (en) * 2010-12-02 2012-06-07 Chang Shih-Pang Method of manufacturing a semiconductor structure
WO2012090818A1 (ja) * 2010-12-29 2012-07-05 シャープ株式会社 窒化物半導体構造、窒化物半導体発光素子、窒化物半導体トランジスタ素子、窒化物半導体構造の製造方法および窒化物半導体素子の製造方法
JP2016009795A (ja) * 2014-06-25 2016-01-18 株式会社東芝 窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法
JP2016012717A (ja) * 2014-06-05 2016-01-21 パナソニックＩｐマネジメント株式会社 窒化物半導体構造、窒化物半導体構造を備えた電子デバイス、窒化物半導体構造を備えた発光デバイス、および窒化物半導体構造を製造する方法
JP2017154964A (ja) * 2016-02-26 2017-09-07 国立研究開発法人理化学研究所 結晶基板、紫外発光素子およびそれらの製造方法
JP2018065733A (ja) * 2016-03-02 2018-04-26 株式会社小糸製作所 半導体基板、半導体発光素子および灯具

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2472585B1 (en) * 2009-09-30 2022-07-06 National University Corporation Hokkaido University Tunnel field effect transistor and method for manufacturing same
JP2011082570A (ja) * 2011-01-11 2011-04-21 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法
JP6238322B2 (ja) * 2015-09-11 2017-11-29 国立大学法人三重大学 窒化物半導体基板の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010177552A (ja) * 2009-01-30 2010-08-12 Samsung Electro-Mechanics Co Ltd 極性面を有する窒化物半導体成長基板
US20120142142A1 (en) * 2010-12-02 2012-06-07 Chang Shih-Pang Method of manufacturing a semiconductor structure
WO2012090818A1 (ja) * 2010-12-29 2012-07-05 シャープ株式会社 窒化物半導体構造、窒化物半導体発光素子、窒化物半導体トランジスタ素子、窒化物半導体構造の製造方法および窒化物半導体素子の製造方法
JP2016012717A (ja) * 2014-06-05 2016-01-21 パナソニックＩｐマネジメント株式会社 窒化物半導体構造、窒化物半導体構造を備えた電子デバイス、窒化物半導体構造を備えた発光デバイス、および窒化物半導体構造を製造する方法
JP2016009795A (ja) * 2014-06-25 2016-01-18 株式会社東芝 窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法
JP2017154964A (ja) * 2016-02-26 2017-09-07 国立研究開発法人理化学研究所 結晶基板、紫外発光素子およびそれらの製造方法
JP2018065733A (ja) * 2016-03-02 2018-04-26 株式会社小糸製作所 半導体基板、半導体発光素子および灯具

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024058195A1 (ja) * 2022-09-13 2024-03-21 株式会社 東芝 窒化珪素焼結体製ウエハおよびそれを用いた単結晶体の製造方法

Also Published As

Publication number Publication date
JP2020061510A (ja) 2020-04-16

Similar Documents

Publication Publication Date Title
US8183071B2 (en) Method for producing nitride semiconductor optical device and epitaxial wafer
US20090224270A1 (en) Group iii nitride semiconductor thin film and group iii semiconductor light emitting device
US7951617B2 (en) Group III nitride semiconductor stacked structure and production method thereof
US20090085165A1 (en) Group 3-5 Nitride Semiconductor Multilayer Substrate, Method for Manufacturing Group 3-5 Nitride Semiconductor Free-Standing Subtrate, and Semiconductor Element
JP4510931B2 (ja) 窒化物系半導体発光素子およびその製造方法
US20160247968A1 (en) Nitride semiconductor wafer, nitride semiconductor element, and method for manufacturing nitride semiconductor wafer
JP2005019872A (ja) 窒化物半導体の製造方法及び半導体ウエハ並びに半導体デバイス
JP4891462B2 (ja) 窒化ガリウム系化合物半導体発光素子
JP5559814B2 (ja) 窒化物系半導体発光ダイオードおよびその製造方法
WO2013042297A1 (ja) 窒化ガリウム系化合物半導体発光素子及びそれを用いた光源装置
JP2007103774A (ja) Ｉｉｉ族窒化物半導体積層構造体およびその製造方法
JP6925141B2 (ja) 半導体基板、半導体発光素子および灯具
WO2011058697A1 (ja) 窒化物半導体素子の製造方法
JP5113305B2 (ja) 窒化ガリウム系化合物半導体発光素子および当該発光素子を備える光源
JP5814131B2 (ja) 構造体、及び半導体基板の製造方法
WO2020075849A1 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
US8253125B2 (en) Semiconductor light emitting device and method of manufacturing the same
KR100935974B1 (ko) 질화물 반도체 발광소자의 제조 방법
JP4960621B2 (ja) 窒化物半導体成長基板及びその製造方法
JP7350477B2 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体成長用基板の製造方法
US20120244686A1 (en) Method for fabricating semiconductor device
JP2008118048A (ja) ＧａＮ系半導体発光素子
JP7430316B2 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
CN110050330B (zh) Iii族氮化物半导体
JP7345286B2 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19870517

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19870517

Country of ref document: EP

Kind code of ref document: A1