JP5559814B2 - 窒化物系半導体発光ダイオードおよびその製造方法 - Google Patents

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Description

本発明は、窒化物系半導体発光ダイオードおよびその製造方法に関する。本発明は、特に、表示、照明および光情報処理分野等への応用が期待されている紫外から青色、緑色、オレンジ色および白色などの可視域全般の波長域におけるＧａＮ系半導体発光ダイオードに関する。
Ｖ族元素として窒素（Ｎ）を有する窒化物半導体は、そのバンドギャップの大きさから、短波長発光素子の材料として有望視されている。そのなかでも、窒化ガリウム系化合物半導体（ＧａＮ系半導体：ＡｌxＧａyＩｎzＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１））の研究は盛んに行われ、青色発光ダイオード（ＬＥＤ）、緑色ＬＥＤ、ならびに、ＧａＮ系半導体を材料とする半導体レーザも実用化されている（例えば、特許文献１、２参照）。
ＧａＮ系半導体を用いて半導体素子を作製する場合、ＧａＮ系半導体結晶を成長させる基板として、例えば、サファイア基板、ＳｉＣ基板、Ｓｉ基板などが使用される。しかしながら、いずれの基板を用いた場合にも、基板とＧａＮ系半導体結晶との間で格子整合を実現すること（コヒーレント成長）は難しい。その結果、ＧａＮ系半導体結晶内には転位（刃状転位、らせん転位、混合転位）が多く発生し、例えばサファイア基板やＳｉＣ基板を用いた場合には、約１×１０9ｃｍ-2程度の密度で転位が形成される。その結果、半導体レーザであれば、しきい値電流の増大や信頼性の低下が引き起こされ、ＬＥＤであれば、消費電力の増大や効率または信頼性の低下が引き起こされる。また、既在のＧａＮ基板では、転位密度は低減するものの結晶に残留する歪みは大きく、その上にＧａＮ系半導体結晶を形成しても同様の問題は避けられない。
ＧａＮ系半導体結晶内の転位密度を低減する方法として、選択横方向成長（Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ：ＥＬＯ）が提案されている。これは格子不整合が大きい系において、貫通転位を低減させる方法として有効である。ＥＬＯ法によって上述の各基板上にＧａＮ系半導体結晶を成長させると、種結晶の上部には約１×１０9ｃｍ-2程度の転位密度を有する転位の多い領域が形成されるが、横方向に成長する部分では転位密度を１×１０7ｃｍ-2程度まで低減させることができる。そして、この転位の少ない領域の上部に活性領域、つまり電子注入領域を形成することによって信頼性を向上させることができる。
特開２００１−３０８４６２号公報 特開２００３−３３２６９７号公報 特開２００１−０９７８００号公報
本願発明者は、ＥＬＯ法によって結晶成長させたＧａＮ系半導体発光素子において、新たな課題があることを見出した。すなわち、ＥＬＯ法によって結晶成長させたＧａＮ系半導体結晶をＸ線マイクロビームによって調べてみると、ＧａＮ系半導体結晶の面内に不均一な歪みが分布していることがわかった。この不均一な歪みの分布は、面内の不均一な発光を引き起こすため好ましくない。
本発明は上記課題を解決するためになされたものであり、その主な目的は、ＥＬＯ法によって結晶成長させた窒化物系半導体発光素子における不均一な歪みの発生を抑制することにある。
本発明の窒化物系半導体発光ダイオードは、窒化物系半導体積層構造を有する窒化物系半導体発光ダイオードであって、前記窒化物系半導体積層構造は、ＡｌaＩｎbＧａcＮ結晶層（ａ＋ｂ＋ｃ＝１，ａ≧０，ｂ≧０，ｃ≧０）を含む活性層と、ＡｌdＧａeＮオーバーフロー抑制層（ｄ＋ｅ＝１，ｄ＞０，ｅ≧０）と、ＡｌfＧａgＮ層（ｆ＋ｇ＝１，ｆ≧０，ｇ≧０，ｆ＜ｄ）とを含み、前記ＡｌdＧａeＮオーバーフロー抑制層は、前記活性層と前記ＡｌfＧａgＮ層との間に設けられ、前記ＡｌdＧａeＮオーバーフロー抑制層は、濃度が１×１０16ａｔｏｍｓ／ｃｍ3以上８×１０18ａｔｏｍｓ／ｃｍ3以下のＩｎを含有するＩｎ含有ＡｌＧａＮ層を含み、前記Ｉｎ含有ＡｌＧａＮ層は、１０ｎｍ以上１００ｎｍ以下の厚みを有し、前記窒化物系半導体積層構造における主面の法線とｍ面の法線とが形成する角度が１°以上５°以下であり、前記Ｉｎを含有する層の厚さは、Ａｌ d Ｇａ e Ｎオーバーフロー抑制層の厚さの半分以下である。
ある実施形態において、前記窒化物系半導体積層構造は、ｃ軸方向またはａ軸方向に傾斜している半導体層である。
ある実施形態において、前記窒化物系半導体積層構造は、ＧａＮ基板の上に設けられており、前記ＧａＮ基板における主面の法線とｍ面の法線とが形成する角度が１°以上５°以下である。
ある実施形態において、前記Ｉｎを含有する層は、前記ＡｌdＧａeＮオーバーフロー抑制層のうち前記活性層に最も近い位置に配置される。
ある実施形態において、前記Ｉｎを含有する層の厚さは、ＡｌdＧａeＮオーバーフロー抑制層の厚さの半分以下である。
ある実施形態において、前記Ｉｎを含有する層におけるＩｎ濃度は、前記活性層から遠ざかるほど減少している。
ある実施形態において、前記活性層と前記ＡｌdＧａeＮオーバーフロー抑制層との間には、アンドープのＧａＮ層が形成されている。
本発明の窒化物系半導体発光ダイオードの製造方法は、窒化物系半導体積層構造を有する窒化物系半導体発光ダイオードの製造方法であって、前記窒化物系半導体積層構造のうちの一部として、ＡｌaＩｎbＧａcＮ結晶層（ａ＋ｂ＋ｃ＝１，ａ≧０，ｂ≧０，ｃ≧０）を含む活性層を形成する工程（ａ）と、前記窒化物系半導体積層構造の一部としてＡｌdＧａeＮオーバーフロー抑制層（ｄ＋ｅ＝１，ｄ＞０，ｅ≧０）を形成する工程（ｂ）と、前記窒化物系半導体積層構造の一部としてＡｌfＧａgＮ層（ｆ＋ｇ＝１，ｆ≧０，ｇ≧０，ｆ＜ｄ）を形成する工程とを包含し、前記工程（ｂ）では、前記ＡｌdＧａeＮオーバーフロー抑制層に、濃度が１×１０16ａｔｏｍｓ／ｃｍ3以上８×１０18ａｔｏｍｓ／ｃｍ3以下のＩｎを含有するＩｎ含有ＡｌＧａＮ層を形成し、前記Ｉｎ含有ＡｌＧａＮ層は、１０ｎｍ以上１００ｎｍ以下の厚みを有し、前記窒化物系半導体積層構造における主面の法線とｍ面の法線とが形成する角度が１°以上５°以下であり、前記Ｉｎを含有する層の厚さは、Ａｌ d Ｇａ e Ｎオーバーフロー抑制層の厚さの半分以下である。
ある実施形態において、前記窒化物系半導体積層構造は、ｃ軸方向またはａ軸方向に傾斜している半導体層である。
ある実施形態において、前記Ｉｎを含有する層は、前記ＡｌdＧａeＮオーバーフロー抑制層のうち前記活性層に最も近い位置に配置される。
ある実施形態において、前記Ｉｎを含有する層の厚さは、ＡｌdＧａeＮオーバーフロー抑制層の厚さの半分以下である。
本発明の他の窒化物系半導体発光ダイオードは、窒化物系半導体積層構造を有する窒化物系半導体発光ダイオードであって、前記窒化物系半導体積層構造は、ＡｌaＩｎbＧａcＮ結晶層（ａ＋ｂ＋ｃ＝１，ａ≧０，ｂ≧０，ｃ≧０）を含む活性層と、ＡｌdＧａeＮオーバーフロー抑制層（ｄ＋ｅ＝１，ｄ＞０，ｅ≧０）と、ＡｌfＧａgＮ層（ｆ＋ｇ＝１，ｆ≧０，ｇ≧０，ｆ＜ｄ）とを含み、前記ＡｌdＧａeＮオーバーフロー抑制層は、前記活性層と前記ＡｌfＧａgＮ層との間に設けられ、前記ＡｌdＧａeＮオーバーフロー抑制層は、濃度が１×１０16 ａｔｏｍｓ／ｃｍ3以上１×１０19 ａｔｏｍｓ／ｃｍ3以下のＩｎを含有するＩｎ含有ＡｌＧａＮ層を含み、前記Ｉｎ含有ＡｌＧａＮ層は、１０ｎｍ以上１００ｎｍ以下の厚みを有し、前記窒化物系半導体積層構造における主面の法線とｍ面の法線とが形成する角度が１°以上５°以下であり、前記Ｉｎを含有する層の厚さは、前記ＡｌdＧａeＮオーバーフロー抑制層の厚さの半分以下である。
本発明の他の窒化物系半導体発光ダイオードの製造方法は、窒化物系半導体積層構造を有する窒化物系半導体発光ダイオードの製造方法であって、前記窒化物系半導体積層構造のうちの一部として、ＡｌaＩｎbＧａcＮ結晶層（ａ＋ｂ＋ｃ＝１，ａ≧０，ｂ≧０，ｃ≧０）を含む活性層を形成する工程（ａ）と、前記窒化物系半導体積層構造の一部としてＡｌdＧａeＮオーバーフロー抑制層（ｄ＋ｅ＝１，ｄ＞０，ｅ≧０）を形成する工程（ｂ）と、前記窒化物系半導体積層構造の一部としてＡｌfＧａgＮ層（ｆ＋ｇ＝１，ｆ≧０，ｇ≧０，ｆ＜ｄ）を形成する工程とを包含し、前記工程（ｂ）では、前記ＡｌdＧａeＮオーバーフロー抑制層に、濃度が１×１０16 ａｔｏｍｓ／ｃｍ3以上１×１０19 ａｔｏｍｓ／ｃｍ3以下のＩｎを含有するＩｎ含有ＡｌＧａＮ層を形成し、前記Ｉｎ含有ＡｌＧａＮ層は、１０ｎｍ以上１００ｎｍ以下の厚みを有し、前記窒化物系半導体積層構造における主面の法線とｍ面の法線とが形成する角度が１°以上５°以下であり、前記Ｉｎを含有する層の厚さは、前記ＡｌdＧａeＮオーバーフロー抑制層の厚さの半分以下である。
本発明によると、濃度が１×１０16 ａｔｏｍｓ/ｃｍ3以上１×１０19 ａｔｏｍｓ/ｃｍ3以下のＩｎを含有する層をＡｌdＧａeＮ層中に形成することにより、窒化物系半導体発光ダイオードにおける不均一な歪みの発生を抑制することができる。その結果、窒化物系半導体発光ダイオードにおいて面内の不均一な発光が生じるのを防止することができる。本発明では、ｍ面から１°以上５°以下の角度で傾斜した面を主面とするＧａＮ基板を用いた場合であっても、ｍ面ＧａＮ基板（ｍ面からの傾斜が１°未満の面を主面とするＧａＮ基板）を用いた場合と同様の効果を奏する。
本発明の第１の実施形態を模式的に示す断面図である。 （ａ）は本発明の第２の実施形態を模式的に示す断面図であり、（ｂ）は第２の実施形態における活性層３２、アンドープＧａＮ層３４およびＡｌdＧａeＮ層３６における原子濃度の深さ方向分布を示すグラフである。 （ａ）は、オーバーフロー抑制層（ＡｌdＧａeＮ層）３６の厚さと内部量子効率および内部損失との関係を示すグラフであり、（ｂ）は、ＡｌdＧａeＮ層３６と活性層３２との間の距離、すなわちアンドープＧａＮ層３４の厚さと内部損失との関係を示すグラフである。 （ａ）および（ｂ）は、それぞれロッキングカーブ測定に用いた試料１００ａの構造を示す断面図および上面図である。 （ａ）および（ｂ）は、ＡｌdＧａeＮ層３６中にＩｎ含有層３５が形成されていない窒化物系半導体発光ダイオードのロッキングカーブ測定結果を示す図である。 （ａ）は、Ｉｎ含有層３５の代わりにＧａＮ層が形成された構造をカソードルミネッセンスで評価した結果を表す写真であり、（ｂ）は、Ｉｎ含有層３５の代わりにＩｎＧａＮ層が形成された構造をカソードルミネッセンスで評価した結果を表す写真である。 本発明の第２の実施形態をカソードルミネッセンスで評価した結果を示す写真である。 本発明の第２の実施形態のロッキングカーブ測定結果を示している。 （ａ）は、引っ張り歪領域８０および圧縮歪領域８１が存在する半導体層の表面を示す図であり、（ｂ）は、半導体層の面内において不均一な歪が発生するメカニズムを説明するための図であり、（ｃ）は、半導体層の面内における不均一な歪を均一化するメカニズムを説明するための図である。 （ａ）、（ｂ）は、従来において歪の課題を解決するアプローチを示す。 （ａ）、（ｂ）は、本実施形態において歪の課題を解決するアプローチを示す。 （ａ）および（ｂ）は、ＡｌdＧａeＮ層３６中にドープされたＩｎ濃度（すなわち、Ｉｎ含有層３５のＩｎ濃度）をＳＩＭＳ（二次イオン分析法）で測定した結果を示している。 （ａ）は、比較例の発光強度（任意単位）と遅延時間（ｎｓ）の関係を示すグラフであり、（ｂ）は、第２の実施形態の発光強度（任意単位）と遅延時間（ｎｓ）の関係を示すグラフである。 発光効率を測定した結果を示す表である。 （ａ）から（ｃ）は、本発明の第２の実施形態の製造工程を示す断面図である。 （ａ）および（ｂ）は、本発明の第２の実施形態の製造工程を示す断面図である。 （ａ）および（ｂ）は、本発明の第２の実施形態の製造工程を示す断面図である。 （ａ）および（ｂ）は、本発明の第２の実施形態の製造工程を示す断面図である。 本発明の第２の実施形態の製造工程を示す断面図である。 （ａ）および（ｂ）は、本発明の第２の実施形態の製造工程を示す断面図である。 本発明の第３の実施形態を模式的に示す断面図である。 ウルツ鉱型結晶構造の基本ベクトルａ１、ａ２、ａ３、ｃを示す斜視図である。 （ａ）は、表面がｃ面である窒化物系半導体の断面（基板表面に垂直な断面）における結晶構造を模式的に示し、（ｂ）は、表面がｍ面である窒化物系半導体の断面（基板表面に垂直な断面）における結晶構造を模式的に示す。 Ｉｎが添加されたｍ面ＡｌdＧａeＮ層（オーバーフロー抑制層）の室温における発光スペクトルを示すグラフである。 ｍ面ＡｌdＧａeＮ層（オーバーフロー抑制層）におけるＩｎの添加濃度と室温における発光強度との関係を示す表である。 本発明による第５の実施形態を示す断面図である。 （ａ）は、ＧａＮ基板の結晶構造（ウルツ鉱型結晶構造）を模式的に示す図であり、（ｂ）は、ｍ面の法線、＋ｃ軸方向、およびａ軸方向の相互関係を示す斜視図である。 （ａ）および（ｂ）は、それぞれ、ＧａＮ基板の主面およびｍ面の関係を示す断面図である。 （ａ）および（ｂ）は、それぞれ、ＧａＮ基板１０ａの主面とその近傍領域の結晶構造を示す模式図である。
（実施形態１）
まず、図１を参照しながら、本発明による窒化物系半導体発光ダイオードの第１の実施形態を説明する。
本実施形態の窒化物系半導体発光ダイオード１は、図１に示すように、選択成長層１１と、選択成長層１１上に形成された窒化物系半導体積層構造１２とを有する。選択成長層１１は、ＥＬＯ法によって横方向に成長した部分を有している。
窒化物系半導体積層構造１２は、ＡｌaＩｎbＧａcＮ結晶層（ａ＋ｂ＋ｃ＝１，ａ≧０，ｂ≧０，ｃ≧０）を含む活性層１３と、活性層１３に対して選択成長層１１が位置する側とは反対の側に位置するＡｌdＧａeＮ層（ｄ＋ｅ＝１，ｄ＞０，ｅ≧０）１４とを含む。
ＡｌdＧａeＮ層１４は、濃度が１×１０16 ａｔｏｍｓ／ｃｍ3以上１×１０19 ａｔｏｍｓ／ｃｍ3以下のＩｎを含有する層（Ｉｎ含有層）１５を一部に有する。
従来から、Ｉｎを結晶の構成要素（母体元素）として含むＧａＮ系半導体結晶は知られている。一般に、Ｉｎを結晶の構成要素とする場合には、ＧａＮ系半導体結晶の物性に影響を与えることができる濃度でＩｎを含有させる。Ｉｎ濃度が例えば１×１０19ｃｍ-3であれば、Ｉｎの組成比は全体の１％となり、このときの物性はＩｎを含まない場合の物性とほとんど変わらない。したがって、Ｉｎを結晶の構成要素とする場合には、Ｉｎ濃度を１×１０19ｃｍ-3よりも高くする（例えば１×１０20ｃｍ-3以上）。すなわち、本実施形態のＩｎ含有層１５におけるＩｎ濃度は、Ｉｎが結晶の構成要素として含まれる場合のＩｎ濃度よりも低い。
本願発明者は、ＥＬＯ法によって形成したＧａＮ系半導体結晶の面内には、不均一な歪みが分布していることを見出した。本実施形態では、ＡｌdＧａeＮ層１４の一部にＩｎ含有層１５を形成することにより、不均一な歪みを低減することができる。その理由は不明であるが、１つの推論として、ＩｎはＡｌやＧａよりも大きいため、Ｉｎがドーパント程度の濃度で存在することによって適度な歪みが発生し、この歪みの影響によって不均一な歪みが低減されるのではないかと考えられる。Ｉｎが結晶の構成要素として含まれるＧａＮ系半導体結晶では、Ｉｎの組成比が高いために格子定数が大きくなり、結晶内の歪みが大きくなりすぎると考えられる。
図１では、活性層１３が選択成長層１１に接しているが、活性層１３と選択成長層１１との間になんらかの層が配置されていてもよい。同様に、活性層１３とＡｌdＧａeＮ層１４との間になんらかの層が配置されていてもよい。
選択成長層１１は、基板上に形成されたＡｌxＧａyＩｎzＮ結晶層（ｘ＋ｙ＋ｚ＝１）であってもよいし、ＧａＮ基板であってもよい。以下、これらの構造および製造方法を、第２および第３の実施形態として詳述する。
（実施形態２）
以下、図２から図２０を参照しながら、本発明による窒化物系半導体発光ダイオードの第２の実施形態を説明する。本実施形態の窒化物系半導体発光ダイオード１００は、ＧａＮ系半導体を用いた半導体デバイスであり、転位密度を低減するためにＥＬＯ法によって作製されている。
図２（ａ）に示すように、本実施形態の発光ダイオード１００は、基板１０と、基板１０上に形成されたＡｌuＧａvＩｎwＮ層（ｕ＋ｖ＋ｗ＝１，ｕ≧０，ｖ≧０，ｗ≧０）２０と、ＡｌuＧａvＩｎwＮ層２０上に形成され、選択成長層として機能するＡｌxＧａyＩｎzＮ結晶層（ｘ＋ｙ＋ｚ＝１，ｘ≧０，ｙ≧０，ｚ≧０）３０と、ＡｌxＧａyＩｎzＮ結晶層３０の上に形成された半導体積層構造５０とを備える。
ＡｌuＧａvＩｎwＮ層２０には溝（リセス）２２が形成され、溝２２の底面には、選択成長用マスク２３が形成されている。選択成長用マスク２３は、誘電体膜、非晶質絶縁膜、または金属膜から形成されている。
選択成長用マスク２３の厚さは溝２２の深さよりも小さいため、マスク２３の上には、溝２２の側面とＡｌxＧａyＩｎzＮ結晶層３０の下面によって囲まれるエアギャップ２５が形成されている。
ＡｌxＧａyＩｎzＮ結晶層３０には、第１導電型（例えば、ｎ型）の不純物が含まれている。ＡｌxＧａyＩｎzＮ結晶層３０は、ＡｌuＧａvＩｎwＮ層２０のうち選択成長用マスク２３に覆われていない領域（種結晶領域）２４の少なくとも一部を種結晶として成長し、ＡｌxＧａyＩｎzＮ結晶層３０のうちエアギャップ２５の上に位置する部分は、横方向に成長している。
エアギャップ２５を設けることにより、選択成長用マスク２３と横方向に成長したＡｌxＧａyＩｎzＮ結晶層３０とが接触しないので、界面ストレスが抑制され、横方向に成長されたＡｌxＧａyＩｎzＮ結晶層３０の結晶軸の傾きが小さくなる。その結果、ＡｌuＧａvＩｎwＮ層２０のうちＡｌxＧａyＩｎzＮ結晶層３０と接触する領域（種結晶領域）を除く広い領域（横方向に成長した領域）において転位密度の低いＡｌxＧａyＩｎzＮ結晶層３０が得られる。
半導体積層構造５０において、ＡｌxＧａyＩｎzＮ結晶層３０の上には、ＡｌaＩｎbＧａcＮ結晶層（ａ＋ｂ＋ｃ＝１，ａ≧０，ｂ≧０，ｃ≧０）を含む活性層３２が形成されている。ここで、活性層３２は、窒化物系半導体発光ダイオード１００における電子注入領域である。活性層３２の上には、第２導電型（例えば、ｐ型）のＡｌdＧａeＮ層（ｄ＋ｅ＝１，ｄ＞０，ｅ≧０）３６が形成されている。本実施形態のＡｌdＧａeＮ層３６には、Ｍｇがドープされている。ＧａＮ系材料における電子の有効質量は小さいため、ＧａＮ系材料を用いたＬＥＤやレーザ構造において駆動電流を増加させると、電子のオーバーフローが増え、効率の低下が生じる。このようなオーバーフローを抑制するために、活性層３２のｐ型領域側にＡｌdＧａeＮ層（オーバーフロー抑制層）３６が設けられる。ＡｌdＧａeＮ層３６の厚さは、１０ｎｍ以上２００ｎｍ以下であることが好ましい。
活性層３２とＡｌdＧａeＮ層３６との間には、アンドープのＧａＮ層３４が形成されている。
ＡｌdＧａeＮ層３６の下部には、Ｉｎ含有層３５が配置されている。Ｉｎ含有層３５を活性層３２に近づけるほど活性層３２における不均一歪みを抑制できるという観点から、Ｉｎ含有層３５をＡｌdＧａeＮ層３６の下層（活性層３２側）に形成することが好ましい。Ｉｎ含有層３５の厚さは、１０ｎｍ以上１００ｎｍ以下であることが好ましい。
さらに、Ｉｎ含有層３５を含むＡｌdＧａeＮ層３６の上には、第２導電型（例えば、ｐ型）のＧａＮ層３８が形成されている。ＧａＮ層３８は、ｐ型電極から活性層までホールを導くための電気伝導層としての機能を有する。ＧａＮ層３８の材料はＧａＮには限られず、ＡｌfＧａgＮ（ｆ＋ｇ＝１，ｆ≧０，ｇ≧０）であればよい。ただし、Ａｌ組成は、ＡｌdＧａeＮ層（オーバーフロー抑制層）３６におけるＡｌ組成よりも低い必要がある（ｆ＜ｄ）。ＡｌdＧａeＮ層（オーバーフロー抑制層）３６は、活性層３２とＧａＮ層３８との間に設けられている。
ＧａＮ層３８の上には、ｐ+−ＧａＮからなるコンタクト層４０が形成されている。
図２（ｂ）は、本実施形態の発光ダイオード１００における活性層３２からＡｌdＧａeＮ層３６までの領域における原子濃度の変化を示している。図２（ｂ）の縦軸は原子濃度（対数）を示し、横軸は深さ方向の位置を示している。図２（ｂ）において、Ａｌが存在する領域がＡｌdＧａeＮ層３６であり、ＡｌおよびＩｎの両方が含まれていない領域がアンドープのＧａＮ層３４であり、Ｉｎのみが含まれている領域が活性層３２である。活性層３２におけるＡｌの濃度は実質的にゼロである。
ＡｌdＧａeＮ層３６において、１×１０16 ａｔｏｍｓ／ｃｍ3以上１×１０19 ａｔｏｍｓ／ｃｍ3以下の濃度のＩｎが含まれている領域がＩｎ含有層３５である。本実施形態のＡｌdＧａeＮ層３６では、Ｉｎ含有層３５におけるＩｎ濃度は、ＡｌdＧａeＮ層３６の上面に向かう方向（ｘ軸の正方向）に減少している。
ＡｌdＧａeＮ層（オーバーフロー抑制層）３６は２０％近くの高いＡｌ組成比を有するため、ＡｌdＧａeＮ層３６に接する他の半導体層よりもバンドギャップが大きい。そのため、ＡｌdＧａeＮ層３６とＡｌdＧａeＮ層３６に接する他の半導体層との間に歪が生じ、この歪が活性層３２に影響を与える。図３（ａ）に、オーバーフロー抑制層（ＡｌdＧａeＮ層３６）の厚さと内部量子効率および内部損失との関係を示す。図３（ａ）における実線は内部量子効率を示し、破線は内部損失を示す。図３（ａ）において、厚さが大きくなれば内部量子効率が向上している。これは、オーバーフロー抑制層が厚くなるほど電子のオーバーフローが抑制されるためであると考えられる。しかし、オーバーフロー抑制層が厚くなれば、内部損失も増大している。これは、オーバーフロー抑制層が厚くなれば歪みが増加するためであると考えられる。これらの結果から、オーバーフロー抑制層が厚くなれば電子のオーバーフローが抑制されて内部量子効率が向上するが、歪の影響で内部損失も増大してしまうことがわかる。
ＡｌdＧａeＮ層３６と活性層３２との間の距離は、アンドープＧａＮ層３４の厚さによって調整することができる。図３（ｂ）は、ＡｌdＧａeＮ層３６と活性層３２との間の距離、すなわちアンドープＧａＮ層３４の厚さと内部損失との関係を示す。アンドープＧａＮ層３４を薄くしてＡｌdＧａeＮ層３６と活性層３２との間の距離を縮めることにより、内部損失が増加することが分かる。この結果は、ＡｌdＧａeＮ層３６と活性層３２との間の距離が小さくなるほど活性層３２へ与える歪の影響が大きくなることを反映していると考えられる。
以上の結果から、オーバーフローを抑制するにはＡｌdＧａeＮ層３６を厚くすることが好ましく、活性層３２への歪みの影響を低減するためにはアンドープＧａＮ層３４を設けることが好ましいことが分かる。
次に、図４から図７を参照しながら、本願発明者が新たに見出した不均一な歪み、すなわち、ＧａＮ系半導体結晶の面内における不均一な歪みの分布について説明する。
本願発明者は、ＳＰｒｉｎｇ８（Ｓｕｐｅｒ Ｐｈｏｔｏｎ ｒｉｎｇ−８ ＧｅＶ：スプリングエイト）において、Ｘ線マイクロビームによるロッキングカーブ測定法を行なうことにより、Ｉｎ含有層３５を有さない窒化物系半導体発光ダイオードの評価を行なった。
ＳＰｒｉｎｇ８とは、兵庫県の播磨科学公園都市内に設置された大型放射光施設のことであり、この施設では、電子を加速・貯蔵するための加速器群と発生した放射光を利用することができる。また、ロッキングカーブ測定法（θスキャン法）とは、ブラッグ回折角２θを（０００２）回折ピーク位置に固定して、試料の角度ωをわずかにスキャンすることにより、回折ピークのＸ線強度の変化を評価する測定法である。
この測定に用いた試料（窒化物系半導体発光ダイオード）の構造を図４（ａ）および（ｂ）に示す。図４（ａ）に示すように、測定用の試料１００ａは、ＡｌxＧａyＩｎzＮ結晶層３０の上に、活性層３２、アンドープのＧａＮ層３４、Ｉｎ含有層を有さないＡｌdＧａeＮ層３６ａ、ＧａＮ層３８およびコンタクト層４０が順に配置された構造を有する。試料１００ａのＡｌxＧａyＩｎzＮ結晶層３０は、種結晶領域２４を種結晶として再成長させることによって形成されている。図４（ａ）および（ｂ）に示すように、試料１００ａでは、ＡｌuＧａvＩｎwＮ層２０の表面を覆う選択成長用マスク２３と、種結晶領域２４とがそれぞれ複数設けられ、それらは＜１−１００＞方向にストライプ状に延びている。
まず、ゾーンプレートとスリットとを組み合わせることによってサブミクロンサイズに集光されたＸ線マイクロビームを発生させ、それを試料１００ａに入射させた。そして、ブラッグ回折角２θを（０００２）回折ピークが現れる角度ωに固定して、試料の角度ωをわずかにスキャンすることによってＸ線回折強度を測定した。具体的には、ブラック回折角２θを２８．８°付近に固定し、試料の角度ωを、２８．５°から２９．１５°まで変化させることにより、それぞれの角度ωにおけるＸ線回折強度を測定した。その後、試料１００ａの＜１１−２０＞方向の位置を０．５μｍステップで移動させて同様の測定を繰り返した。
図５（ａ）および（ｂ）にその測定結果を示す。図５（ａ）および（ｂ）の縦軸は、試料１００ａにおいて測定を開始した位置からの＜１１−２０＞方向の距離を示している。測定を開始する位置はそれぞれの測定で異なる。横軸は、Ｘ線の入射する方向に対する試料１００ａの角度を示している。図５（ａ）および（ｂ）では、回折強度が強い領域ほど低い明度（黒に近いグレー）で示されている。図５（ａ）は、Ｘ線マイクロビームを＜１−１００＞方向から試料１００ａに入射させて得られた２次元マップを表している。一方、図５（ｂ）は、Ｘ線マイクロビームを＜１１−２０＞方向から試料１００ａに入射させて得られた２次元マップを表している。
図５（ａ）および（ｂ）では、種結晶領域２４とエアギャップ２５が形成された領域（すなわち選択成長用マスク２３が形成された領域）とが周期的に観測されている。種結晶領域２４では、グレーで示される領域がエアギャップ２５が形成された領域よりも横に広がっており、試料の角度ωを変化させても回折強度が強く維持されている。この結果から、種結晶領域２４ではロッキングカーブの半値幅が大きく広がっていることがわかる。この原因は高い転位密度と基板からの応力にあると考えられる。
特に注目すべきは、図５（ａ）に示されているように、例えば縦軸の値が６０μｍのときには、明度の低い領域ｄはω＝２８．６５°付近に現れているのに対し、例えば縦軸の値が８０μｍのときには、明度の低い領域ｄはω＝２８．９°付近に現れていることである。このように、明度の低い領域が、試料１００ａ中の位置（縦軸）によって異なる角度ωに現れている（シフトしている）。これにより、試料１００ａ中の位置によって、ロッキングカーブのＸ線回折ピーク角度が大きく変化することがわかる。この結果は、エアギャップ２５の上の半導体積層構造に、不均一な歪みが分布することを示している。
図６（ａ）および（ｂ）は、それぞれ、半導体積層構造をカソードルミネッセンスで評価した結果を表す写真である。図６（ａ）は、図２（ａ）に示す半導体積層構造１００におけるＩｎ含有層３５の代わりにＧａＮ層が形成された構造の評価結果を示し、図６（ｂ）は、半導体積層構造１００におけるＩｎ含有層３５の代わりにＩｎＧａＮ層が形成された構造の評価結果を示す。なお、この評価は、半導体積層構造１００のうちコンタクト層４０以外の層が設けられた状態のものを用いて行なわれた。評価の発光波長は４００ｎｍであった。
図６（ａ）および図６（ｂ）では、発光強度のむらが観測されており、ＥＬＯ法によって結晶成長させたＧａＮ系半導体結晶では面内に不均一な歪みが分布していることがわかる。言い換えると、本願発明者は、ＧａＮ系半導体結晶の貫通転位を低減させる方法として有効なＥＬＯ法において新たな課題が存在することを見出した。この不均一な歪みが生じる正確な原因は現在わからないが、結晶の横方向成長が進行して結晶が結合する際に生じる強い圧縮応力によるものと推論される。この不均一な歪みの発生を避けようとすれば、ＥＬＯ法を用いずにＧａＮ系半導体結晶成長を行うことになるが、そうすると、貫通転位を軽減できないという問題が復帰する。
ＧａＮ系発光ダイオード１００における層構成を典型的な例から大きく変化させて、ＥＬＯ法を用いても不均一な歪みが発生しないような条件を見つけ出すことができるかもしれない。しかし、その場合、層構成を大きく変化させたがゆえに、ＧａＮ系半導体発光ダイオードの所望の特性を発揮させるのが困難になったり、あるいは、ＧａＮ系半導体発光ダイオードの寿命や信頼性に問題が生じるおそれが生じる。
本願発明者はそのような考察から、図２（ａ）に示すように、ＡｌdＧａeＮ層３６にＩｎ含有層３５を意図的に設けることによって、不均一な歪みの発生を防止できることを見出した。図７は、図２（ａ）に示す構造をカソードルミネッセンスで評価した結果を示す写真である。
図７の写真中の左側の画像の乱れは画像処理のエラーであり、歪みによるものではない。図７の写真中の右側を見てわかるとおり、Ｉｎ含有層３５を含む本実施形態の構成では、図６（ａ）および（ｂ）よりも、発光強度のむらが少ない。この結果から、本実施形態では、図６（ａ）および（ｂ）で見られた不均一な歪みの発生が防止されていることがわかる。
図８は、本実施形態の窒化物系半導体発光ダイオード１００のロッキングカーブ測定結果を示している。図８は、図５（ａ）と同様に、Ｘ線マイクロビームを＜１−１００＞方向から試料に入射させて得られた２次元マップを表している。
図８では縦軸の１目盛りは０．５μｍであり、図５（ａ）および（ｂ）の１目盛り（５μｍ）よりも小さい。したがって、分布のずれは図５よりも図８のほうで大きく表示されるはずである。しかしながら、図８では、試料中の位置（縦軸に示す位置）にかかわらずグレーで示される領域の幅がほぼ一定であるため、ロッキングカーブの半値幅はほぼ一定である。これにより、結晶内の原子間距離がほぼ一定であることがわかる。また、グレーで示される領域はほぼ一定の角度ωに現れてシフトしていない。これにより、歪の強度の平均値がほぼ一定であることがわかる。これらの結果から、図８に示す試料では、面内の位置による歪のばらつきが小さいことがわかる。
本実施形態によれば、ＡｌdＧａeＮ層３６の一部にＩｎ含有層３５が形成されていることにより、窒化物系半導体発光ダイオード１００における不均一な歪みが抑制され、さらに、不均一な歪みに起因する結晶欠陥が低減される。その結果、面内の不均一な発光を解消することができる。
次に、本実施形態の効果を説明する。本実施形態では、図２（ａ）等に示すように、エアギャップ２５の上にＡｌxＧａyＩｎzＮ結晶層３０を横方向成長させているため、ＡｌxＧａyＩｎzＮ結晶層３０には転位の密度の粗密が存在し、面内で歪量の分布が存在する。
図９（ａ）に示すように、例えばＡｌxＧａyＩｎzＮ結晶層３０における領域８０では引っ張り歪が生じており、それ以外の領域８１には圧縮歪が生じている。そのＡｌxＧａyＩｎzＮ結晶層３０の上に、ＩｎＧａＮ量子井戸構造を有する活性層３２およびＡｌdＧａeＮ層（オーバーフロー抑制層）３６を成長させる。本願発明者は、図９（ｂ）に示すように、活性層３２、ＡｌdＧａeＮ層３６や下地（ＡｌxＧａyＩｎzＮ結晶層３０）の歪の複雑なバランスによって、面内の歪のムラが発生することを見出した。そして、この歪のムラが面内の発光不均一性を生じさせ、量子効率の低下を招くことを見出した。本願発明者は、この歪のバランスに着目し、ＡｌdＧａeＮ層３６内の活性層３２に近い領域にＩｎを添加することにより、図９（ｃ）に示すように歪のムラが抑制され、量子効率が向上することを見出した。
次に、図面を用いて、従来の歪の課題に対するアプローチと本実施形態の歪に対するアプローチとの違いについて説明する。図１０（ａ）、（ｂ）は、従来において歪の課題を解決するアプローチを示す。図１０（ａ）に示す構成では、基板８６の上に設けられた半導体層８５が圧縮歪を有する。この圧縮歪を低減するために、従来では、図１０（ｂ）に示すように、基板８６の上にバッファー層８７を形成した後に、半導体層８５を形成するアプローチが採用されていた。バッファー層８７としては、例えば、基板８６の格子定数と半導体層８５の格子定数との間の格子定数を有する層を用いる。このアプローチによると、バッファー層８７を挿入することにより、半導体層８５の格子の緩和が起こり、圧縮歪みが低減される。しかしながら、バッファー層８７近傍においてミスフィット転位などの結晶欠陥が生じるため、バッファー層８７の上に形成される半導体層８５の結晶性も低下してしまう。
図１１（ａ）、（ｂ）は、本実施形態において歪の課題を解決するアプローチを示す。図１１（ａ）に示すように、本実施形態では、基板８９の上に設けられた半導体積層構造８８が不均一な歪を有する。この不均一な歪を均一化するために、本実施形態では、半導体積層構造８８内のオーバーフロー抑制層にＩｎを添加している（図１１（ｂ））。
以上に述べたように、従来では一方向への歪をアプローチの対象としているのに対して、本実施形態では、不均一な歪をアプローチの対象としている。また、従来では、歪を低減しているのに対して、本実施形態では、歪を低減するのではなく、不均一な歪を均一化している。このような点で、本実施形態のアプローチは従来のアプローチと相違する。
図１２（ａ）、（ｂ）は、ＡｌdＧａeＮ層３６中にドープされたＩｎ濃度（すなわち、Ｉｎ含有層３５のＩｎ濃度）をＳＩＭＳ（二次イオン分析法）で測定した結果を示している。グラフ中の縦軸は原子濃度を、横軸は最表面からの深さを示している。
図１２（ａ）は、濃度を変化させてＩｎをドープした例を示している。表面からの深さが０．５μｍよりも深い領域では、濃度１．０×１０17原子／ｃｍ3のＩｎがドープされ、表面からの深さ０．５μｍ付近の領域では、表面に向かって徐々にＩｎ濃度が減少され、最終的にはＩｎ濃度はほぼゼロになっている。Ｉｎがドープされている領域のうち１×１０16 ａｔｏｍｓ／ｃｍ3以上１×１０19 ａｔｏｍｓ／ｃｍ3以下の濃度のＩｎが含まれている領域がＩｎ含有層３５である。一方、図１２（ｂ）は、Ｉｎの濃度を変化させずに、１．０×１０17原子／ｃｍ3のＩｎのドープをした例を示している。なお、これらの例におけるＡｌdＧａeＮ層３６中のアルミニウムの濃度は、１．０×１０19原子／ｃｍ3以上１．０×１０20原子／ｃｍ3以下である。図１２（ａ）に示すように濃度を変化させてＩｎをドープすれば、歪みの緩和が緩やかになるため、欠陥の発生がさらに抑制される。このように、本実施形態では、濃度を変化させてＩｎをドープすることが特に好ましい。
次に、図１３（ａ）および（ｂ）を参照しながらＧａＮ系半導体発光ダイオードの発光寿命について説明する。図１３（ａ）は、図２（ａ）に示す半導体積層構造１００におけるＩｎ含有層３５の代わりにＧａＮ層が形成された構造（後述する比較例１）の評価結果を示す。図１３（ｂ）は、図１２（ｂ）に示すＩｎ含有層３５を含む構造（後述する本実施形態）の評価結果を示す。図１３（ａ）および（ｂ）の縦軸は発光強度（任意単位）を示し、横軸は遅延時間（ｎｓ）を示している。図１３（ａ）は比較例の発光ダイオードを用いて測定した結果であり、その発光寿命は０．０９５ｎｓである。一方、図１３（ｂ）は本実施形態の発光ダイオードを用いて測定した結果であり、その発光寿命は０．１９ｎｓである。このように、本実施形態によれば、発光寿命も延びることがわかった。発光寿命が長いということは、欠陥などによって生じる非発光再結合中心が少ないことを意味する。この結果から、本実施形態では、不均一な歪みが低減される結果、それに起因する欠陥発生が抑制でき、結晶性が向上していることが確認される。
さらに、図１４を参照しながら、ＧａＮ系半導体発光ダイオードの発光効率について説明する。図１４は発光効率を測定した結果を示す表である。表の中の発光効率の値は比較例１の３８３ｎｍ励起の場合の効率を１として規格化して示している。この測定では、波長選択励起を行っており、３８３ｎｍ励起の測定結果は井戸層の品質を示し、３６６ｎｍ励起の測定結果は界面の品質を示す。比較例１は、ＡｌdＧａeＮ層３６中にＩｎ含有層３５が形成されておらず、Ｉｎ含有層３５に代えてＧａＮ層が形成されている構造を有する。比較例２は、Ｉｎ含有層３５に代えてＩｎＧａＮ層が形成されている構造を有する。比較例２におけるＩｎＧａＮ層のＩｎ組成は２％であり、その組成式はＩｎ0.02Ｇａ0.98Ｎである。Ｉｎ0.02Ｇａ0.98Ｎには、少なくとも２．０×１０19原子／ｃｍ3以上のＩｎが含まれる。本実施形態は、濃度を変化させずにＩｎをドープした図１２（ｂ）に示すようなＩｎ含有層３５を有する。
図１４に示すように、比較例１では、井戸層の品質および界面の品質が悪く、比較例２で、界面の品質はやや良質であるが、井戸層の品質が悪い。一方、本実施形態では、界面の品質も井戸層の品質も良好であることがわかる。このように、本実施形態は、発光効率の点でも優れている。
さらに、本実施形態の窒化物系半導体発光ダイオードによれば、動作電圧Ｖｏｐを従来よりも約１Ｖ低減させることができるため、消費電力を低減できることがわかった。
次に、図１５から図２０を参照しながら、本実施形態の窒化物系半導体発光ダイオード１００の製造方法を説明する。
まず、図１５（ａ）に示すように、基板１０を用意する。本実施形態では、基板１０として、サファイア基板を用いる。基板１０としては、サファイア基板の他、例えば、酸化ガリウム、ＳｉＣ基板、Ｓｉ基板、ＧａＮ基板などを用いることができる。本実施形態では、基板１０の上に、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により結晶層を順次形成していく。
次に、図１５（ｂ）に示すように、基板１０の上にＡｌuＧａvＩｎwＮ層２０を形成する。ＡｌuＧａvＩｎwＮ層２０として、例えば、厚さ３μｍのＧａＮを形成する。ＧａＮを形成する場合には、サファイア基板１０の上に、５００℃でＴＭＧ（Ｇａ（ＣＨ3）3）とＮＨ3とを供給することによってＧａＮ低温バッファ層を堆積した後、１１００℃まで昇温する。次いで、ＴＭＧおよびＮＨ3を供給する。
次に、図１５（ｃ）に示すように、ＡｌuＧａvＩｎwＮ層２０の表面をエッチングすることによって、ＡｌuＧａvＩｎwＮ層２０の一部に溝（リセス）２２を形成する。このエッチングとしては、例えば、塩素系ドライエッチングを行なう。溝２２は、例えば、＜１−１００＞方向に平行な方向に延び、＜１１−２０＞方向に周期的に配置されたストライプ形状を有している。ストライプの周期は、例えば１５μｍとする。なお、ＬＥＤを形成する場合には、溝２２の平面形状は正方形や長方形や六角形などであってもよく、その間隔は２μｍ以上であることが好ましい。
次に、図１６（ａ）に示すように、溝２２の表面に、例えばＳｉＮxからなる選択成長用マスク２３を形成する。選択成長用マスク２３の厚さは、例えば、０．２μｍである。
次に、図１６（ｂ）に示すように、ＡｌxＧａyＩｎzＮ結晶層３０を形成する。ＡｌxＧａyＩｎzＮ結晶層３０として、例えば、厚さ５μｍのｎ型ＧａＮを形成する。この場合には、選択成長用マスク２３によって覆われた部分とＡｌuＧａvＩｎwＮ層２０が露出した部分とを有する基板を１１００℃に加熱しながら、ＴＭＧおよびＮＨ3を供給する。これにより、ＡｌuＧａvＩｎwＮ層２０が露出した種結晶領域２４を種結晶として、ｎ型のＧａＮが横方向に成長する。溝２２の両側の種結晶領域２４から横方向に成長したＡｌxＧａyＩｎzＮ結晶層３０は溝２２上で合体し、溝２２はエアギャップ２５となる。
なお、エアギャップ２５を形成すると、ＡｌxＧａyＩｎzＮ結晶層３０と選択成長用マスク２３とを接触させずにすむため、界面ストレスが抑制され、ＡｌxＧａyＩｎzＮ結晶層３０の結晶軸の傾きが小さくなる。その結果、ＡｌxＧａyＩｎzＮ結晶層３０の転位密度が低くなるという利点がある。しかしながら、必ずしもエアギャップ２５は形成されなくてもよく、選択成長用マスク２３の上にＡｌxＧａyＩｎzＮ結晶層３０が接触していてもよい。
次に、図１７（ａ）に示すように、ＡｌxＧａyＩｎzＮ結晶層３０の上に、活性層３２を形成する。この例では、活性層３２は、厚さ３ｎｍのＧａ0.9Ｉｎ0.1Ｎ井戸層と、厚さ６ｎｍのＧａＮバリア層が交互に積層された厚さ２１ｎｍのＧａＩｎＮ／ＧａＮ多重量子井戸（ＭＱＷ）構造を有している。Ｇａ0.9Ｉｎ0.1Ｎ井戸層を形成する際には、Ｉｎの取り込みを行うために、成長温度を８００℃に下げることが好ましい。
次に、図１７（ｂ）に示すように、活性層３２の上に、例えば厚さ３０ｎｍのアンドープＧａＮ層３４を堆積する。
次いで、図１８（ａ）に示すように、アンドープＧａＮ層３４の上に、ＡｌdＧａeＮ層３６の一部としてＩｎ含有層３５を形成する。Ｉｎ含有層３５として、例えば、ＴＭＧ、ＮＨ3、ＴＭＡ、ＴＭＩおよびｐ型不純物としてＣｐ２Ｍｇ（シクロペンタジエニルマグネシウム）を供給することにより、厚さ７０ｎｍのＩｎドープｐ−Ａｌ0.14Ｇａ0.86Ｎを形成する。Ｉｎ含有層３５の厚さは、不均一な歪みを抑制する効果を引き出すため、１０ｎｍ以上１００ｎｍ以下であることが好ましい。
この不均一な歪みを抑制する効果は、活性層３２に内在する格子歪みとＩｎ含有層３５に内在する格子歪みとのバランスが保たれることにより生じていると推測される。したがって、不均一な歪みを抑制するためには、Ｉｎ含有層３５が、活性層３２の歪みに影響を及ぼすことが可能な歪みエネルギーを有する必要がある。一般に、歪みのエネルギーは膜厚と共に増加する。Ｉｎ含有層３５の厚みが１０ｎｍ以上であればＩｎ含有層３５の歪みのエネルギーが活性層３２に影響を及ぼし、Ｉｎ含有層３５の厚みが３０ｎｍ以上になれば、Ｉｎ含有層３５が活性層３２に与える歪みのエネルギーの影響が十分に大きくなることが弾性計算からも得られている。しかし、Ｉｎ含有層３５の厚みが１００ｎｍよりも大きくなると、構成要素としてＩｎを含む層と同じような過度の歪みエネルギーが生じてしまい効果が低減することから、Ｉｎ含有層３５の厚さは１００ｎｍ以下であることが好ましい。
Ｉｎ含有層３５のＩｎドープｐ−Ａｌ0.14Ｇａ0.86Ｎは、低温（例えば８０５℃以上９１０℃以下）で成長させることが好ましい。このような低温で成長させることにより、Ｉｎの供給モル量を小さく保つことができる。さらに、Ｉｎを供給しながらＡｌＧａＮ層の成長を開始し、時間の経過と共に成長温度を低温から高温に上げていくと結晶性が向上することが本願発明者の検討により見出された。この場合には、例えば、９１０℃から成長を開始し、９４０℃まで昇温させるとよい。
本実施形態では、図１２（ａ）に示すように、濃度を変化させてＩｎをドープしてもよいし、図１２（ｂ）に示すように、濃度を変化させずにＩｎをドープしてもよい。濃度を変化させてＩｎをドープする場合には、例えば、成長の開始時には１．０×１０17原子／ｃｍ3（グラフ中では、１Ｅ＋１７）のＩｎをドープし、表面からの深さが０．５μｍ付近になると徐々にＩｎ濃度を減少させ、最終的にはＩｎ濃度をほぼゼロにする。または、供給するＩｎの量を変化させるのではなく、一律な濃度でＩｎを供給しながら、成長温度を低温から高温に上げていくことによってＩｎ取り込みを徐々に減少させてＩｎ濃度を変化させてもよい。このように、濃度を変化させる場合には、Ｉｎ濃度が１×１０16 ａｔｏｍｓ／ｃｍ3以上１×１０19 ａｔｏｍｓ／ｃｍ3以下の領域をＩｎ含有層３５と呼ぶ。なお、不均一な歪をより顕著に抑制するという観点から、Ｉｎ含有層３５のＩｎ濃度は、１×１０16 ａｔｏｍｓ／ｃｍ3以上８×１０18 ａｔｏｍｓ／ｃｍ3以下であることが好ましい。
本実施形態のＩｎ含有層３５におけるＩｎ濃度はドーピング程度であり、このＩｎ濃度は、結晶の構成要素としてＩｎを含む場合のＩｎ濃度（１×１０20ｃｍ-3以上であり、例えば、１×１０22 ａｔｏｍｓ／ｃｍ3）よりも低い。
本実施形態では、各層をエピタキシャル成長させる方法として、ＭＯＣＶＤ法を用いている。このとき、Ｇａの原料としてはＴＭＧを、Ａｌの原料としてはＴＭＡなどの有機金属を用いている。これらの有機金属は恒温槽において温度管理され、恒温槽に水素ガスを導入することによって、そのときの温度、蒸気圧によって決定されるモル数の有機金属が水素ガスに溶け込む。この水素ガスの流量をマスフローコントローラによって制御し、単位時間あたりに基板に到達する有機金属のモル数（原料供給モル量）を制御する。例えば、活性層３２であるＩｎＧａＮ層を成長させる場合、すなわち結晶の構成要素としてＩｎを供給する場合には、比較的多くのＩｎを供給する必要があるため（例えば１．０×１０22原子／ｃｍ3）、例えば１０００ｃｃ／分のマスフローコントローラを用いる。一方、本実施形態におけるＩｎ含有層３５を成長させる場合には、活性層３２を成長させる場合と比較して必要なＩｎの量が少ない（例えば１．０×１０17原子／ｃｍ3）。そのため、１０００ｃｃ／分のマスフローコントローラを用いるとＩｎの供給量の制御が困難になる。Ｉｎ含有層３５を形成するためにＩｎの供給量を的確に制御するためには、１０ｃｃ／分のマスフローコントローラを用い、活性層３２を形成する場合よりも恒温層の温度を低温に設定することが好ましい。このように、Ｉｎ含有層３５を成長させるためには、１ラインとマスフローコントローラとを製造装置に設け、各層の成長を行うことが好ましい。
次に、図１８（ｂ）に示すように、Ｉｎのドーピングを停止して、ＴＭＡ、ＴＭＧ、ＮＨ3、Ｃｐ２Ｍｇの供給を続けることにより、Ｉｎ含有層３５の上にｐ−Ａｌ0.14Ｇａ0.86Ｎを形成する。これにより、Ｉｎ含有層３５およびｐ−Ａｌ0.14Ｇａ0.86Ｎを有するＡｌdＧａeＮ層３６が形成される。ＡｌdＧａeＮ層３６の厚さは、１０ｎｍ以上２００ｎｍ以下であることが好ましい。ＡｌdＧａeＮ層３６の厚さが１０ｎｍ未満であれば電子のオーバーフローを十分に抑制することができず、２００ｎｍ以上であれば活性層３２等に与える歪が大きくなりすぎる。また、Ｉｎ含有層３５の厚さは、ＡｌdＧａeＮ層３６全体の厚さの半分以下であることが好ましい。これにより、電子のオーバーフロー抑制効果を維持しつつ、不均一な歪の発生を抑制することができる。
次に、図１９に示すように、ＡｌdＧａeＮ層３６の上に、例えば厚さ０．５μｍのｐ型のＧａＮ層３８を堆積する。ＧａＮ層３８を形成する際には、ｐ型不純物としてＣｐ２Ｍｇを供給する。その後、ＧａＮ層３８の上に、ｐ+−ＧａＮからなるコンタクト層４０を形成する。
その後、図２０（ａ）に示すように、塩素系ドライエッチングを行なうことにより、コンタクト層４０、ＧａＮ層３８、ＡｌdＧａeＮ層３６、Ｉｎ含有層３５、アンドープＧａＮ層３４および活性層３２の一部を除去して、ＡｌxＧａyＩｎzＮ結晶層３０のｎ型電極形成領域３０ａを露出させる。次いで、ｎ型電極形成領域３０ａの上に、ｎ型電極４２として、Ｔｉ／Ｐｔ層を形成する。さらに、コンタクト層４０の上は、Ｐｄ／Ｐｔからなるｐ型電極４１を形成する。
その後、図２０（ｂ）に示すように、レーザリフトオフ、エッチング、研磨などの方法を用いて、基板１０、ＡｌuＧａvＩｎwＮ層２０、ＡｌxＧａyＩｎzＮ結晶層３０の一部までを除去してもよい。このとき、基板１０のみを除去してもよいし、基板１０およびＡｌuＧａvＩｎwＮ層２０のみを除去してもよい。もちろん、基板１０、ＡｌuＧａvＩｎwＮ層２０、ＡｌxＧａyＩｎzＮ結晶層３０を除去せずに残してもよい。以上の工程により、本実施形態の窒化物系半導体発光ダイオード１００が形成される。
本実施形態の窒化物系半導体発光ダイオード１００において、ｎ型電極４２とｐ型電極４１との間に電圧を印加すると、ｐ型電極４１から活性層３２に向かって正孔が、ｎ型電極４２から活性層３２に向かって電子が注入され、例えば４５０ｎｍ波長の発光が生じる。
なお、本実施形態では、ＡｌdＧａeＮ層３６におけるＡｌ組成を１４原子％、ＩｎＧａＮ層におけるＩｎ組成を１０原子％としているが、他の組成にすることも可能である。加えて、アンドープＧａＮ層３４を設けずに、活性層３２の上に、直接Ｉｎ含有層３５およびｐ−ＡｌdＧａeＮ層３６を形成してもよい。
（実施形態３）
以下、図２１を参照しながら本発明による窒化物系半導体発光ダイオードの第３の実施形態を説明する。
本実施形態の窒化物系半導体発光ダイオード２００は、図２１に示すように、ＧａＮ基板６０と、ＧａＮ基板６０の上に形成された半導体積層構造７０とを有する。
本実施形態のＧａＮ基板６０は、ＥＬＯ法を行なうことによって形成されている。ＧａＮ基板６０を得るためには、例えば、サファイア基板（図示せず）の上の一部をシリコン酸化膜等からなるマスクで覆い他部を露出させた状態で、ＧａＮ基板用のＧａＮ層を厚く形成すればよい。この方法では、ＧａＮ層を形成した後にサファイア基板を除去する。または、サファイア基板の上に形成されたＧａＮ層の上に網目状のチタンを形成し、その上にＧａＮ基板用のＧａＮ層を形成してもよい。この方法では、ＧａＮ層を形成した後に、チタンを境界として下地を分離する。
本実施形態では、ＧａＮ基板６０がＥＬＯ法によって形成されているため、ＧａＮ基板６０には不均一な歪みが生じている。
半導体積層構造７０は、第２の実施形態における半導体積層構造５０と同様の構造を有する。すなわち、ＡｌxＧａyＩｎzＮ結晶層３０の上には、ＡｌaＩｎbＧａcＮ結晶層（ａ＋ｂ＋ｃ＝１，ａ≧０，ｂ≧０，ｃ≧０）を含む活性層３２が形成されている。ここで、活性層３２は、窒化物系半導体発光ダイオード２００における電子注入領域である。活性層３２の上には、第２導電型（例えば、ｐ型）のＡｌdＧａeＮ層（ｄ＋ｅ＝１，ｄ＞０，ｅ≧０）３６が形成されている。本実施形態のＡｌdＧａeＮ層３６には、Ｍｇがドープされている。本実施形態では、活性層３２とＡｌdＧａeＮ層３６との間に、アンドープのＧａＮ層３４が形成されている。
そして、ＡｌdＧａeＮ層３６の少なくとも一部にはＩｎ含有層３５が形成されている。図２１では、ＡｌdＧａeＮ層３６の下部にＩｎ含有層３５が配置されているが、Ｉｎ含有層３５は、第１の実施形態と同様に、ＡｌdＧａeＮ層３６のどの位置に形成されていてもよい。
さらに、Ｉｎ含有層３５を含むＡｌdＧａeＮ層３６の上には、第２導電型（例えば、ｐ型）のＧａＮ層３８が形成されている。ＧａＮ層３８の上には、コンタクト層４０が形成されている。本実施形態のコンタクト層４０は、ｐ+−ＧａＮ層である。
本実施形態では、Ｉｎ含有層３５を設けることにより、半導体積層構造７０の面内に不均一な歪みが発生するのを抑制することができ、さらに、不均一な歪みに起因する結晶欠陥が低減される。その結果、面内の不均一な発光を解消することができる。
さらに、前述したように、非極性ＧａＮでは不均一な歪みがより発生しやすいことから、本実施形態の意義はさらに高くなると考えられる。
（実施形態４）
以下、本発明による窒化物系半導体発光ダイオードの第４の実施形態を説明する。
現在、ＬＥＤやレーザに、非極性面、例えば［１０−１０］方向に垂直なｍ面と呼ばれる（１０−１０）面を表面に有する基板（ｍ面ＧａＮ系基板）を使用することが検討されている。
ｍ面は、図２２に示されるように、ｃ軸（基本ベクトルｃ）に平行な面であり、ｃ面と直交している。ｍ面は、（１０−１０）面、（−１０１０）面、（１−１００）面、（−１１００）面、（０１−１０）面、（０−１１０）面の総称である。なお、本明細書では、六方晶ウルツ鉱構造のＸ面（Ｘ＝ｃ、ｍ）に垂直な方向にエピタキシャル成長が生じることを「Ｘ面成長」と表現する場合がある。同様に、Ｘ面成長において、Ｘ面を「成長面」と称し、Ｘ面成長によって形成された半導体の層を「Ｘ面半導体層」と称する場合がある。
図２３（ａ）は、表面がｃ面である窒化物系半導体の断面（基板表面に垂直な断面）における結晶構造を模式的に示し、図２３（ｂ）は、表面がｍ面である窒化物系半導体の断面（基板表面に垂直な断面）における結晶構造を模式的に示す。図２３（ａ）に示すように、ｃ面においては、Ｇａの原子層と窒素の原子層との位置がｃ軸方向に僅かにずれているため、分極が形成される。それに対して、図２３（ｂ）に示すように、ｍ面においてはＧａ原子と窒素原子は同一原子面上に存在するため、ｍ面に垂直な方向に自発分極は発生しない。その結果、ｍ面に垂直な方向に半導体積層構造を形成すれば、活性層にピエゾ電界が発生しない。
本実施形態の窒化物系半導体発光ダイオードは、図２（ａ）に示す窒化物系半導体発光ダイオード１００と同様に、ＧａＮ基板１０と、ＧａＮ基板１０の上に形成された半導体積層構造５０とを有する。本実施形態の窒化物系半導体発光ダイオードは、ＧａＮ基板１０の表面および半導体積層構造５０の表面が、ｃ面ではなくｍ面であることを特徴とする。本実施形態では、第１の実施形態と同様に、ＧａＮ系基板１０上のＡｌdＧａeＮ層（オーバーフロー抑制層）３６のうち活性層３２に近い領域にＩｎが添加されている。
ｍ面を表面に有するＧａＮ基板は、ｃ面サファイア基板上にＧａＮ結晶を厚く形成した後に、サファイア基板のｃ面と垂直な面でＧａＮ結晶を切り出すことによって形成することができる。また、ｍ面ＧａＮ基板の上に窒化物系半導体層をエピタキシャル成長させることにより、窒化物系半導体層の表面をｍ面にすることができる。
本実施形態では、ＧａＮ基板１０および半導体積層構造５０の表面がｍ面であること、および選択成長を行わないこと以外の構成および製造方法は第１の実施形態と同様であるので、ここではその詳細な説明を省略する。
現状のｍ面ＧａＮ基板の面内には転位密度の分布が存在する。ｍ面ＧａＮ系基板の面内には、例えば、１０5ｃｍ-2から１０6ｃｍ-2の範囲内で転位密度にばらつきが存在する。この転位密度のばらつきに起因してｍ面ＧａＮ基板の面内には不均一な歪が生じている。その結果、このようなｍ面ＧａＮ基板の上に半導体層を形成すると、選択成長を行わなくても、半導体層の面内に不均一な歪が生じる。その結果、ｍ面ＧａＮ基板を用いた半導体素子では、量子効率の低下が生じる。実際にｍ面ＧａＮ基板にＸ線を照射したところ、Ｘ線回折ピークの分離が観測され、その分離の度合いは、ｃ面を表面に有するＧａＮ基板（ｃ面ＧａＮ基板）よりも大きいことが確認された。この結果から、ｍ面ＧａＮ基板では、ｃ面ＧａＮ基板よりもさらに複雑な不均一な歪みが生じることが分かった。従って、ｍ面ＧａＮ基板では、不均一な歪みを低減できるという意義は特に高いと言える。
図２４は、Ｉｎが添加されたｍ面ＡｌdＧａeＮ層（オーバーフロー抑制層）の室温における発光スペクトルを示すグラフである。比較のため、Ｉｎが添加されていないｍ面ＡｌdＧａeＮ層の室温における発光スペクトルも示す。Ｉｎが添加されたｍ面ＡｌdＧａeＮ層のＩｎ濃度は７×１０17ｃｍ-3である。Ｉｎを添加したサンプルでは、Ｉｎを添加しなかったサンプルと比べて、明らかに発光強度すなわち量子効率が向上していることが分かる。
図２５は、ｍ面ＡｌdＧａeＮ層（オーバーフロー抑制層）におけるＩｎの添加濃度と室温における発光強度との関係を示す表である。図２５に示すように、３×１０16ｃｍ-3から８×１０18ｃｍ-3までの添加濃度で、Ｉｎを添加しない場合に比べて発光強度が高くなり、量子効率が向上していることが分かる。特に、５×１０16ｃｍ-3から４×１０17ｃｍ-3までの添加濃度の範囲で、量子効率が顕著に向上している。
実際のｍ面半導体層の表面（主面）は、ｍ面に対して完全に平行な面である必要は無く、ｍ面から僅かな角度（０度より大きく±１°未満）で傾斜していても良い。表面がｍ面に対して完全に平行な表面を有する基板や半導体層を形成することは、製造技術の観点から困難である。このため、現在の製造技術によってｍ面基板やｍ面半導体層を形成した場合、現実の表面は理想的なｍ面から傾斜してしまう。傾斜の角度および方位は、製造工程によってばらつくため、表面の傾斜角度および傾斜方位を正確に制御することは難しい。
なお、基板や半導体の表面（主面）をｍ面から１°以上の角度で傾斜させることを意図的に行う場合がある。以下に説明する実施形態では、ＧａＮ基板についても、その上に形成される窒化物半導体層についても、その表面（主面）をｍ面から１°以上の角度で意図的に傾斜させている。
（実施形態５）
図２６は、本発明による第５の実施形態の窒化ガリウム系化合物半導体発光ダイオード３００を示す断面図である。図２６に示すように、本実施形態に係る窒化ガリウム系化合物半導体発光ダイオード３００は、ｍ面から１°以上の角度で傾斜した面を主面とするＧａＮ基板１０ａおよび半導体積層構造５０ａを備えている。
本実施形態のＧａＮ基板１０ａのように、主面がｍ面から１°以上の角度で傾斜している基板は、一般に「オフ基板」と称される。オフ基板は、単結晶インゴットから基板をスライスし、基板の表面を研磨する工程で、意図的にｍ面から特定方位に傾斜した面を主面とするように作製され得る。
現状では、主面がｍ面から１°以上５°以下の角度で傾斜した基板（オフ基板）の面内には転位密度のばらつき（例えば、１０5ｃｍ-2から１０6ｃｍ-2の範囲内）が存在する。この転位密度のばらつきに起因してＧａＮ基板１０ａの面内には不均一な歪が生じている。その結果、このようなＧａＮ基板１０ａの上に半導体層を形成すると、選択成長を行わなくても、半導体層の面内に不均一な歪が生じる。また、ＧａＮ基板１０ａの主面上に、半導体積層構造５０ａが積層されると、これらの半導体層の表面（主面）もｍ面から傾斜する。
ＧａＮ基板１０ａおよび半導体積層構造５０ａの主面がｍ面からオフカットされた面である点を除けば、本実施形態の構成および製法は、第４の実施形態と同様である。また、ＧａＮ基板１０ａおよび半導体積層構造５０ａの主面がｍ面からオフカットされた面である点、および選択成長を行わない点を除けば、本実施形態の構成および製法は、第１から第３の実施形態と同様である。ここでは、第１から第４の実施形態と同様の構成および製法についての詳細な説明は省略する。本実施形態では、ＧａＮ基板１０ａの上に半導体積層構造５０ａを形成した後に、ＧａＮ基板１０ａの一部または全部を除去してもよい。
次に、図２７を参照しながら、本実施形態におけるＧａＮ基板１０ａおよび半導体積層構造５０ａの傾斜について詳細を説明する。
図２７（ａ）は、ＧａＮ基板の結晶構造（ウルツ鉱型結晶構造）を模式的に示す図であり、図２２の結晶構造の向きを９０°回転させた構造を示している。ＧａＮ結晶のｃ面には、＋ｃ面および−ｃ面が存在する。＋ｃ面はＧａ原子が表面に現れた（０００１）面であり、「Ｇａ面」と称される。一方、−ｃ面はＮ（窒素）原子が表面に現れた（０００−１）面であり、「Ｎ面」と称される。＋ｃ面と−ｃ面とは平行な関係にあり、いずれも、ｍ面に対して垂直である。ｃ面は、極性を有するため、このように、ｃ面を＋ｃ面と−ｃ面に分けることができるが、非極性面であるａ面を、＋ａ面と−ａ面に区別する意義はない。
図２７（ａ）に示す＋ｃ軸方向は、−ｃ面から＋ｃ面に垂直に延びる方向である。一方、ａ軸方向は、図２２の単位ベクトルａ2に対応し、ｍ面に平行な［−１２−１０］方向を向いている。図２７（ｂ）は、ｍ面の法線、＋ｃ軸方向、およびａ軸方向の相互関係を示す斜視図である。ｍ面の法線は、[１０−１０]方向に平行であり、図２７（ｂ）に示されるように、＋ｃ軸方向およびａ軸方向の両方に垂直である。
ＧａＮ基板の主面がｍ面から１°以上の角度で傾斜するということは、このＧａＮ基板の主面の法線がｍ面の法線から１°以上の角度で傾斜することを意味する。
次に、図２８を参照する。図２８（ａ）および（ｂ）は、それぞれ、ＧａＮ基板の主面およびｍ面の関係を示す断面図である。この図は、ｍ面およびｃ面の両方に垂直な断面図である。図２８には、＋ｃ軸方向を示す矢印が示されている。図２８に示したように、ｍ面は＋ｃ軸方向に対して平行である。従って、ｍ面の法線ベクトルは、＋ｃ軸方向に対して垂直である。
図２８（ａ）および（ｂ）に示す例では、ＧａＮ基板における主面の法線ベクトルが、ｍ面の法線ベクトルからｃ軸方向に傾斜している。より詳細に述べれば、図２８（ａ）の例では、主面の法線ベクトルは＋ｃ面の側に傾斜しているが、図２８（ｂ）の例では、主面の法線ベクトルは−ｃ面の側に傾斜している。本明細書では、前者の場合におけるｍ面の法線べクトルに対する主面の法線ベクトルの傾斜角度（傾斜角度θ）を正の値にとり、後者の場合における傾斜角度θを負の値にとることにする。いずれの場合でも、「主面はｃ軸方向に傾斜している」といえる。
本実施形態では、傾斜角度が１°以上５°以下の範囲にある場合、および、傾斜角度が−５°以上−１°以下の範囲にあるので、傾斜角度が０°より大きく±１°未満の場合と同様に本発明の効果を奏することができる。以下、図２９を参照しながら、この理由を説明する。図２９（ａ）および（ｂ）は、それぞれ、図２８（ａ）および（ｂ）に対応する断面図であり、ｍ面からｃ軸方向に傾斜したＧａＮ基板１０ａにおける主面の近傍領域を示している。傾斜角度θが５°以下の場合には、図２９（ａ）および（ｂ）に示すように、ＧａＮ基板１０ａの主面には複数のステップが形成されている。各ステップは、単原子層分の高さ（２．７Å）を有し、ほぼ等間隔（３０Å以上）で平行に並んでいる。このようなステップの配列により、ＧａＮ基板１０ａの主面は、全体としてｍ面から傾斜しているが、微視的には多数のｍ面領域が露出していると考えられる。主面がｍ面から傾斜したＧａＮ基板１０ａの表面がこのような構造となるのは、ｍ面がもともと結晶面として非常に安定だからである。
このようなＧａＮ基板１０ａの上にＧａＮ系化合物半導体層を形成すると、ＧａＮ系化合物半導体層の主面にも、ＧａＮ基板１０ａの主面と同様の形状が現れる。すなわち、ＧａＮ系化合物半導体層の主面には複数のステップが形成され、ＧａＮ系化合物半導体層の主面は、全体としてｍ面から傾斜する。
同様の現象は、主面の法線ベクトルの傾斜方向が＋ｃ面および−ｃ面以外の面方位を向いていても生じると考えられる。主面の法線ベクトルが例えばａ軸方向に傾斜していても、傾斜角度が１°以上５°以下の範囲にあれば同様であると考えられる。
したがって、ｍ面から任意の方位に１°以上５°以下の角度で傾斜した面を主面とするＧａＮ基板１０ａを有する窒化物系化合物半導体発光ダイオードであっても、濃度が１×１０16 ａｔｏｍｓ/ｃｍ3以上１×１０19 ａｔｏｍｓ/ｃｍ3以下のＩｎを含有する層をＡｌdＧａeＮ層中に形成することにより、窒化物系半導体発光ダイオードにおける不均一な歪みの発生を抑制することができる。その結果、窒化物系半導体発光ダイオードにおいて面内の不均一な発光が生じるのを防止することができる。
なお、傾斜角度θの絶対値が５°より大きくなると、ピエゾ電界によって内部量子効率が低下する。このため、ピエゾ電界が顕著に発生するのであれば、ｍ面成長により半導体発光ダイオードを実現することの意義が小さくなる。したがって、本発明では、傾斜角度θの絶対値を５°以下に制限する。しかし、傾斜角度θを例えば５°に設定した場合でも、製造ばらつきにより、現実の傾斜角度θは５°から±１°程度ずれる可能性がある。このような製造ばらつきを完全に排除することは困難であり、また、この程度の微小な角度ずれは、本発明の効果を妨げるものでもない。
以上、好適な実施形態を説明してきたが、こうした記述は本発明の限定事項ではなく、本発明には種々の改変が可能である。
本発明によれば、不均一な歪みの少ないＧａＮ系半導体発光ダイオードを提供することができる。
１０、１０ａ 基板
１１ 選択成長層
１２ 窒化物系半導体積層構造
１３ 活性層
１４ ＡｌdＧａeＮ層
１５ Ｉｎ含有層
２０ ＡｌuＧａvＩｎwＮ層
２２ リセス領域
２３ 選択成長用マスク
２４ 種結晶領域
２５ エアギャップ
３０ ＡｌxＧａyＩｎzＮ結晶層
３２ ＩｎＧａＮ活性層
３４ アンドープＧａＮ層
３５ Ｉｎ含有層
３６ ｐ−ＡｌＧａＮ層
３８ ＧａＮ層
４０ コンタクト層
４１ ｐ型電極
４２ ｎ型電極
５０、５０ａ 半導体積層構造
６０ Ｇａ基板
７０ 半導体積層構造
８０ 引っ張り歪み領域
８１ 圧縮歪み領域
８５ 半導体層
８６ ＧａＮ基板
８７ バッファー層
８８ 半導体積層構造
８９ ＧａＮ基板

Claims (11)

  1. 窒化物系半導体積層構造を有する窒化物系半導体発光ダイオードであって、
    前記窒化物系半導体積層構造は、
    ＡｌaＩｎbＧａcＮ結晶層（ａ＋ｂ＋ｃ＝１，ａ≧０，ｂ≧０，ｃ≧０）を含む活性層と、
    ＡｌdＧａeＮオーバーフロー抑制層（ｄ＋ｅ＝１，ｄ＞０，ｅ≧０）と、
    ＡｌfＧａgＮ層（ｆ＋ｇ＝１，ｆ≧０，ｇ≧０，ｆ＜ｄ）と
    を含み、
    前記ＡｌdＧａeＮオーバーフロー抑制層は、前記活性層と前記ＡｌfＧａgＮ層との間に設けられ、
    前記ＡｌdＧａeＮオーバーフロー抑制層は、濃度が１×１０16ａｔｏｍｓ／ｃｍ3以上８×１０18ａｔｏｍｓ／ｃｍ3以下のＩｎを含有するＩｎ含有ＡｌＧａＮ層を含み、
    前記Ｉｎ含有ＡｌＧａＮ層は、１０ｎｍ以上１００ｎｍ以下の厚みを有し、
    前記窒化物系半導体積層構造における主面の法線とｍ面の法線とが形成する角度が１°以上５°以下であり、
    前記Ｉｎを含有する層の厚さは、Ａｌ d Ｇａ e Ｎオーバーフロー抑制層の厚さの半分以下である、窒化物系半導体発光ダイオード。
  2. 前記窒化物系半導体積層構造は、ｃ軸方向またはａ軸方向に傾斜している半導体層である請求項１に記載の窒化物系半導体発光ダイオード。
  3. 前記窒化物系半導体積層構造は、ＧａＮ基板の上に設けられており、
    前記ＧａＮ基板における主面の法線とｍ面の法線とが形成する角度が１°以上５°以下である、請求項１に記載の窒化物系半導体発光ダイオード。
  4. 前記Ｉｎを含有する層は、前記ＡｌdＧａeＮオーバーフロー抑制層のうち前記活性層に最も近い位置に配置される、請求項１に記載の窒化物系半導体発光ダイオード。
  5. 前記Ｉｎを含有する層におけるＩｎ濃度は、前記活性層から遠ざかるほど減少している、請求項１に記載の窒化物系半導体発光ダイオード。
  6. 前記活性層と前記ＡｌdＧａeＮオーバーフロー抑制層との間には、アンドープのＧａＮ層が形成されている、請求項１から５のいずれかに記載の窒化物系半導体発光ダイオード。
  7. 窒化物系半導体積層構造を有する窒化物系半導体発光ダイオードの製造方法であって、
    前記窒化物系半導体積層構造のうちの一部として、ＡｌaＩｎbＧａcＮ結晶層（ａ＋ｂ＋ｃ＝１，ａ≧０，ｂ≧０，ｃ≧０）を含む活性層を形成する工程（ａ）と、
    前記窒化物系半導体積層構造の一部としてＡｌdＧａeＮオーバーフロー抑制層（ｄ＋ｅ＝１，ｄ＞０，ｅ≧０）を形成する工程（ｂ）と、
    前記窒化物系半導体積層構造の一部としてＡｌfＧａgＮ層（ｆ＋ｇ＝１，ｆ≧０，ｇ≧０，ｆ＜ｄ）を形成する工程と
    を包含し、
    前記工程（ｂ）では、前記ＡｌdＧａeＮオーバーフロー抑制層に、濃度が１×１０16ａｔｏｍｓ／ｃｍ3以上８×１０18ａｔｏｍｓ／ｃｍ3以下のＩｎを含有するＩｎ含有ＡｌＧａＮ層を形成し、
    前記Ｉｎ含有ＡｌＧａＮ層は、１０ｎｍ以上１００ｎｍ以下の厚みを有し、
    前記窒化物系半導体積層構造における主面の法線とｍ面の法線とが形成する角度が１°以上５°以下であり、
    前記Ｉｎを含有する層の厚さは、Ａｌ d Ｇａ e Ｎオーバーフロー抑制層の厚さの半分以下である、窒化物系半導体発光ダイオードの製造方法。
  8. 前記窒化物系半導体積層構造は、ｃ軸方向またはａ軸方向に傾斜している半導体層である、請求項７に記載の窒化物系半導体発光ダイオードの製造方法。
  9. 前記Ｉｎを含有する層は、前記ＡｌdＧａeＮオーバーフロー抑制層のうち前記活性層に最も近い位置に配置される、請求項７または８に記載の窒化物系半導体発光ダイオードの製造方法。
  10. 窒化物系半導体積層構造を有する窒化物系半導体発光ダイオードであって、
    前記窒化物系半導体積層構造は、
    ＡｌaＩｎbＧａcＮ結晶層（ａ＋ｂ＋ｃ＝１，ａ≧０，ｂ≧０，ｃ≧０）を含む活性層と、
    ＡｌdＧａeＮオーバーフロー抑制層（ｄ＋ｅ＝１，ｄ＞０，ｅ≧０）と、
    ＡｌfＧａgＮ層（ｆ＋ｇ＝１，ｆ≧０，ｇ≧０，ｆ＜ｄ）と
    を含み、
    前記ＡｌdＧａeＮオーバーフロー抑制層は、前記活性層と前記ＡｌfＧａgＮ層との間に設けられ、
    前記ＡｌdＧａeＮオーバーフロー抑制層は、濃度が１×１０16ａｔｏｍｓ／ｃｍ3以上１×１０19ａｔｏｍｓ／ｃｍ3以下のＩｎを含有するＩｎ含有ＡｌＧａＮ層を含み、
    前記Ｉｎ含有ＡｌＧａＮ層は、１０ｎｍ以上１００ｎｍ以下の厚みを有し、
    前記窒化物系半導体積層構造における主面の法線とｍ面の法線とが形成する角度が１°以上５°以下であり、
    前記Ｉｎを含有する層の厚さは、前記ＡｌdＧａeＮオーバーフロー抑制層の厚さの半分以下である、窒化物系半導体発光ダイオード。
  11. 窒化物系半導体積層構造を有する窒化物系半導体発光ダイオードの製造方法であって、
    前記窒化物系半導体積層構造のうちの一部として、ＡｌaＩｎbＧａcＮ結晶層（ａ＋ｂ＋ｃ＝１，ａ≧０，ｂ≧０，ｃ≧０）を含む活性層を形成する工程（ａ）と、
    前記窒化物系半導体積層構造の一部としてＡｌdＧａeＮオーバーフロー抑制層（ｄ＋ｅ＝１，ｄ＞０，ｅ≧０）を形成する工程（ｂ）と、
    前記窒化物系半導体積層構造の一部としてＡｌfＧａgＮ層（ｆ＋ｇ＝１，ｆ≧０，ｇ≧０，ｆ＜ｄ）を形成する工程と
    を包含し、
    前記工程（ｂ）では、前記ＡｌdＧａeＮオーバーフロー抑制層に、濃度が１×１０16ａｔｏｍｓ／ｃｍ3以上１×１０19ａｔｏｍｓ／ｃｍ3以下のＩｎを含有するＩｎ含有ＡｌＧａＮ層を形成し、
    前記Ｉｎ含有ＡｌＧａＮ層は、１０ｎｍ以上１００ｎｍ以下の厚みを有し、
    前記窒化物系半導体積層構造における主面の法線とｍ面の法線とが形成する角度が１°以上５°以下であり、
    前記Ｉｎを含有する層の厚さは、前記ＡｌdＧａeＮオーバーフロー抑制層の厚さの半分以下である、窒化物系半導体発光ダイオードの製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5781292B2 (ja) * 2010-11-16 2015-09-16 ローム株式会社 窒化物半導体素子および窒化物半導体パッケージ
JP5512046B2 (ja) * 2011-08-09 2014-06-04 パナソニック株式会社 窒化物半導体層成長用構造、積層構造、窒化物系半導体素子および光源ならびにこれらの製造方法
JP5811009B2 (ja) * 2012-03-30 2015-11-11 豊田合成株式会社 Ｉｉｉ族窒化物半導体の製造方法及びｉｉｉ族窒化物半導体
WO2014054284A1 (ja) * 2012-10-05 2014-04-10 パナソニック株式会社 窒化物半導体構造、積層構造、および窒化物半導体発光素子
JP6573154B2 (ja) * 2014-06-05 2019-09-11 パナソニックＩｐマネジメント株式会社 窒化物半導体構造、窒化物半導体構造を備えた電子デバイス、窒化物半導体構造を備えた発光デバイス、および窒化物半導体構造を製造する方法
KR102306671B1 (ko) * 2015-06-16 2021-09-29 삼성전자주식회사 발광 소자 패키지
US10658177B2 (en) 2015-09-03 2020-05-19 Hewlett Packard Enterprise Development Lp Defect-free heterogeneous substrates
US10586847B2 (en) 2016-01-15 2020-03-10 Hewlett Packard Enterprise Development Lp Multilayer device
WO2017171737A1 (en) * 2016-03-30 2017-10-05 Hewlett Packard Enterprise Development Lp Devices having substrates with selective airgap regions
CN116705942B (zh) * 2023-08-08 2023-10-17 江西兆驰半导体有限公司 发光二极管及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024221A (ja) * 1999-07-05 2001-01-26 Japan Science & Technology Corp 窒化ガリウム系化合物半導体とその製造方法
JP2001097800A (ja) * 1999-09-30 2001-04-10 Toyota Central Res & Dev Lab Inc Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子
WO2007138656A1 (ja) * 2006-05-26 2007-12-06 Rohm Co., Ltd. 窒化物半導体発光素子
JP2009239075A (ja) * 2008-03-27 2009-10-15 Rohm Co Ltd 発光素子

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063537A (ja) * 2002-07-25 2004-02-26 Sony Corp 半導体発光素子およびその製造方法ならびに半導体装置およびその製造方法
US7485902B2 (en) * 2002-09-18 2009-02-03 Sanyo Electric Co., Ltd. Nitride-based semiconductor light-emitting device
KR100580751B1 (ko) * 2004-12-23 2006-05-15 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
JP2007066981A (ja) * 2005-08-29 2007-03-15 Toshiba Corp 半導体装置
US7462884B2 (en) * 2005-10-31 2008-12-09 Nichia Corporation Nitride semiconductor device
JP5232970B2 (ja) * 2006-04-13 2013-07-10 豊田合成株式会社 半導体発光素子の製造方法及び半導体発光素子とそれを備えたランプ
JP2008034822A (ja) * 2006-06-28 2008-02-14 Nichia Chem Ind Ltd 半導体発光素子
JP2008124060A (ja) * 2006-11-08 2008-05-29 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ
KR100835116B1 (ko) * 2007-04-16 2008-06-05 삼성전기주식회사 질화물 반도체 발광 소자
US8415682B2 (en) * 2007-12-28 2013-04-09 Rohm Co., Ltd. Light emitting semiconductor device having an improved outward luminosity efficiency and fabrication method for the light emitting semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024221A (ja) * 1999-07-05 2001-01-26 Japan Science & Technology Corp 窒化ガリウム系化合物半導体とその製造方法
JP2001097800A (ja) * 1999-09-30 2001-04-10 Toyota Central Res & Dev Lab Inc Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子
WO2007138656A1 (ja) * 2006-05-26 2007-12-06 Rohm Co., Ltd. 窒化物半導体発光素子
JP2009239075A (ja) * 2008-03-27 2009-10-15 Rohm Co Ltd 発光素子

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