KR101370742B1 - 질화물 반도체 적층 구조체의 제조 방법 및 질화물 반도체 발광 소자의 제조 방법 - Google Patents

질화물 반도체 적층 구조체의 제조 방법 및 질화물 반도체 발광 소자의 제조 방법 Download PDF

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Abstract

일 실시 형태에 따르면, 질화물 반도체 적층 구조체를 제조하는 방법은, 기판의 제2 면 상에 제1 보호막을 형성하는 공정과, 기판의 제1 면 상에 제1 질화물 반도체층을 형성하는 공정과, 제1 질화물 반도체층 상에 제2 보호막을 형성하는 공정과, 제1 보호막을 제거하여 기판의 제2 면을 노출시키는 공정과, 기판의 제2 면 상에 제2 질화물 반도체층을 형성하는 공정과, 제2 보호막을 제거하여 제2 질화물 반도체층의 제1 면을 노출시키는 공정을 포함한다.

Description

질화물 반도체 적층 구조체의 제조 방법 및 질화물 반도체 발광 소자의 제조 방법{METHOD FOR FABRICATING STACKED NITRIDE-COMPOUND SEMICONDUCTOR STRUCTURE AND METHOD FOR FABRICATING NITRIDE-COMPOUND SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 출원은 2011년 9월 14일자로 출원된 일본 특허 출원 제2011-200511호를 기초로 하며 그 우선권을 주장하고, 그 전체 내용은 본 명세서에 참고로 원용된다.
본 명세서에서 설명하는 예시적인 실시 형태들은 질화물 반도체 적층 구조체를 제조하는 방법 및 질화물 반도체 발광 소자를 제조하는 방법에 관한 것이다.
질화물 반도체를 성장시키기 위한 기판으로서 사파이어 기판, 실리콘 기판등의 이종 기판들이 사용되고 있다.
질화물 반도체의 열팽창 계수는 이종 기판의 열팽창 계수와 다르다. 따라서, 이종 기판 상에 질화물 반도체가 설치되어 있는 질화물 반도체 적층 구조체에서는 휘어짐(warpage)이 발생한다.
종래에는, 후술하는 질화물 반도체 적층 구조체가 알려져 있다. 질화물 반도체 적층 구조체에 있어서, 활성층을 갖는 질화물 반도체층 및 다른 질화물 반도체층은 기판의 표면과 이면에 각각 설치된다.
이러한 질화물 반도체 적층 구조체는 휘어짐을 감소시키도록 이하와 같이 제조된다. 우선, 기판의 이면 상에 질화물 반도체층을 형성한다. 다음으로, 기판의 표면 상에 활성층을 갖는 질화물 반도체층을 형성한다.
기판의 이면 상에 질화물 반도체층을 형성하는 공정에 있어서, 프로세스 가스가 기판의 표면측으로 관통한다. 또한, 기판의 표면의 외주부에 퇴적물이 피착된다. 퇴적물이 남아 있으면, 활성층을 갖는 질화물 반도체층에 결정 결함이 발생하여 장치 특성 및 수율이 저하된다.
이에 따라, 기판 상에 활성층을 갖는 질화물 반도체층을 형성하기 전에, 기판의 표면에 손상을 가하지 않고 퇴적물을 제거할 필요가 있다.
그러나, 질화물 반도체는 화학 약품에 대한 내성이 강하다. 그 결과, 퇴적물을 충분히 제거하지 못하여 잔류물이 발생하는 문제가 있다.
특히, 이종 기판이 실리콘으로 이루어진 경우, 실리콘이 갈륨과 강하게 반응하기 때문에 기판의 표면의 평탄성을 유지하는 것도 어려워지는 문제가 발생한다.
실리콘 기판의 표면을 다시 연마하는 것을 고려할 수 있다. 그러나, 이 단계에서는 질화물 반도체 적층 구조체가 휘어진다. 따라서, 이러한 구조로는 기판의 표면의 평탄성을 유지하는 것도 어렵다.
또한, 휘어짐은 직경의 제곱에 비례한다. 공정에 있어서 직경이 큰 기판을 사용하면, 문제가 더욱 심각해질 수 있다.
일 실시 형태에 따르면, 질화물 반도체 적층 구조체를 제조하는 방법은, 제1 열팽창 계수를 갖는 기판의 제2 면 - 제2 면은 기판의 제1 면에 대향하도록 구성됨 - 상에 제1 보호막을 형성하는 공정과, 기판의 제1 면 상에, 제1 열팽창 계수와는 다른 제2 열팽창 계수를 갖는 제1 질화물 반도체층을 형성하는 공정과, 제1 질화물 반도체층 상에 제2 보호막을 형성하는 공정과, 제1 보호막을 제거하여 기판의 제2 면을 노출시키는 공정과, 기판의 제2 면 상에, 제2 열팽창 계수와 대략 동일한 제3 열팽창 계수를 갖는 제2 질화물 반도체층을 형성하는 공정과, 제2 보호막을 제거하여 제2 질화물 반도체층의 표면을 노출시키는 공정을 포함한다.
도 1은 제1 실시 형태에 따른 질화물 반도체 적층 구조체를 도시하는 단면도.
도 2a 내지 도 2c는 제1 실시 형태에 따른 질화물 반도체 적층 구조체의 제조 방법을 순서대로 도시하는 단면도.
도 3a 내지 도 3c는 제1 실시 형태에 따른 질화물 반도체 적층 구조체의 제조 방법을 순서대로 도시하는 단면도.
도 4a와 도 4b는 제1 실시 형태에 따른 질화물 반도체 적층 구조체의 제조 방법을 순서대로 도시하는 단면도.
도 5a 내지 도 5c는 비교예에 따른 질화물 반도체 적층 구조체의 제조 방법을 순서대로 도시하는 단면도.
도 6a와 도 6b는 비교예에 따른 질화물 반도체 적층 구조체의 제조 방법을 순서대로 도시하는 단면도.
도 7은 제1 실시 형태에 따른 질화물 반도체 적층 구조체에 설치된 질화물 반도체 발광 소자를 도시하는 단면도.
도 8은 제1 실시 형태에 따른 질화물 반도체 적층 구조체에 설치된 질화물 반도체 발광 소자를 도시하는 단면도.
도 9는 제1 실시 형태에 따른 질화물 반도체 적층 구조체에 설치된 질화물 반도체 발광 소자를 도시하는 단면도.
도 10a 내지 도 10c는 제2 실시 형태에 따른 질화물 반도체 적층 구조체를 제조하는 방법의 주요 공정들을 도시하는 단면도.
이하, 실시 형태들을 도면을 참조하여 설명한다.
[제1 실시 형태]
제1 실시 형태에 따른 질화물 반도체 적층 구조체의 제조 방법을 도 １ 내지 도 ４a와 도 4b를 참조하여 설명한다. 도 1은 제1 실시 형태에 따른 질화물 반도체 적층 구조체를 도시하는 단면도이다. 도 2 내지 도 4b는 제1 실시 형태에 따른 질화물 반도체 적층 구조체를 제조하는 방법을 순서대로 도시하는 단면도이다.
제1 실시 형태에 따른 질화물 반도체 적층 구조체는, 질화물 반도체 발광 소자의 제조에 이용된다. 질화물 반도체층들은, 이종 기판의 양면 상에 형성되는 질화물 반도체층들의 열팽창 계수들 사이의 차로 인해 발생하는 응력을 균형 맞추도록 그 이종 기판의 양면 상에 형성된다. 이에 따라, 기판의 휘어짐을 감소시킬 수 있다.
도 1에 도시한 바와 같이, 기판(11)은, 제1 실시 형태의 질화물 반도체 적층 구조체(10)에서, 제1 면(11a) 및 제1 면(11a)의 반대측인 제2 면(11b)을 갖는다. 또한, 질화물 반도체 적층 구조체(10)는 제1 열팽창 계수 α1을 갖는다.
제1 질화물 반도체층(12)은 기판(11)의 제1 면(11a) 상에 설치된다. 제1 질화물 반도체층(12)은 제1 열팽창 계수α1과는 다른 제2 열팽창 계수 α2를 갖는다. 제1 질화물 반도체층(12)은 기판(11)의 제2 면(11b) 상에 형성된다. 제2 질화물 반도체층(13)은 제2 열팽창 계수 α2에 대략 동일한 제3 열팽창 계수 α3을 갖는다.
기판(11)은, 예를 들어, 약 150mm의 직경 및 약 500㎛의 두께 t1을 갖는다. 기판(11)의 제1 열팽창 계수 α1은 약 2.4x10-6/K이다.
제1 질화물 반도체층(12)은, 예를 들어, 약 5㎛의 두께 t2를 갖는 질화 갈륨(GaN)층이다. 제1 질화물 반도체층(12)의 제2 열팽창 계수 α2는 약 3.17x10-6/K이다.
제2 질화물 반도체층(13)은, 예를 들어, GaN층(21), n형 GaN 클래드층(22), MQW층(23), p형 GaN 클래드층(24) 및 p형 GaN 컨택트층(25)이 순서대로 적층된 적층 구조체이다.
제2 질화물 반도체층(13)은 잘 알려져 있지만, 이하, 간단히 설명한다. GaN층(21)은, n형 GaN 클래드층(22)부터 p형 GaN 컨택트층(25)까지를 성장시키기 위한 기초 단결정층이다. GaN층(21)은, 예를 들어, 비교적 두꺼운 3㎛의 두께를 갖는다. n형 GaN 클래드층(22)은 예를 들어 약 2㎛의 두께를 갖는다.
MQW층(23)은, 예를 들어, 다중 양자웰 구조로서 7개의 GaN 장벽층과 7개의 InGaN 양자웰층이 교대로 적층되며, MQW층(23)의 최상위층은 InGaN 양자웰층으로 구성된다. GaN 장벽층의 각각은 약 5㎛의 두께를 갖고, InGaN 양자웰층의 각각은 약 2.5㎛의 두께를 갖는다.
p형 GaN 클래드층(24)은, 예를 들어, 약 100nm의 두께를 갖도록 형성되고, p형 GaN 컨택트층(25)은, 예를 들어, 약 10nm의 두께를 갖도록 형성된다.
InGaN 웰층(InxGa1 -x층, 0<x<1)의 In 조성비 x는, 제2 질화물 반도체층(13)으로부터 취출되는 광의 피크 파장이 예를 들어 450nm로 되도록, 약 0.1로 설정된다.
제2 질화물 반도체층(13)의 두께 t3은 약 5.16㎛이며, 이러한 두께는 대부분 GaN 층(21)과 n형 GaN 클래드층(22)이 차지하는 것이다.
이하, 질화물 반도체 적층 구조체(10)의 제조 방법을 설명한다. 제1 실시 형태에 따른 질화물 반도체 적층 구조체(10)의 제조 방법에 있어서, 우선, 기판(11)의 제1 면(11a) 상에 제2 질화물 반도체층(13)을 형성한다. 이어서, 제2 면(11b) 상에 제2 질화물 반도체층(13)을 형성한다. 공정 단계들은 질화물 반도체층이 형성되어 있는 일면의 반대측인 타면에 피착되어 있는 퇴적물을 쉽게 제거하도록 구성된다.
이러한 방식으로, 제2 면(11b) 측에 형성된 퇴적물로 인해 제2 질화물 반도체층(13)에서 결정 결함이 발생하는 것을 방지한다. 또한, 제1 면(11a) 측의 퇴적물로 인해 기판(11)의 평탄성이 열화되는 것을 방지한다. 이에 따라, 소자 특성의 열화 및 소자 제조시 소자 수율의 저하를 방지한다.
도 2a에 도시한 바와 같이, 면 방위 (111) ±2°를 갖는 실리콘 기판을 기판(11)으로서 사용한다. 기판(11)의 제2 면(11b) 상에 실리콘 산화막을 예를 들어 CVD(Chemical Vapor Deposition)에 의해 제1 보호막(31)으로서 형성한다.
제1 보호막(31)은, 퇴적물이 제2 면(11b)에 직접 피착하는 것을 방지하고 기판(11)으로부터 퇴적물을 쉽게 제거하도록 설치된다. 제1 보호막(31)으로서는, 조밀한 막을 사용하고 100 내지 300nm의 두께를 갖는 것이 바람직하다.
도 2b에 도시한 바와 같이, 기판(11)을 반전시킨다. 기판(11)의 제1 면(11a) 상에 MOCVD(Metal Organic Chemical Vapor Deposition)에 의해 두께 약 5㎛의 제1 질화물 반도체층(12)을 형성한다.
공정 단계에 있어서, 기판(11)의 제2 면(11b) 측에 프로세스 가스가 투입된다. 또한, 제1 보호막(31)의 외주부에 퇴적물(32) 및 입자(33)가 피착된다. 퇴적물(32) 및 입자(33)는 주로 다결정 GaN로 이루어진 것이다.
기판(11)의 제2 면(11b)은 제1 보호막(31)으로 피복되어 있으므로, 퇴적물(32) 및 입자(33)가 기판(11)의 제2 면(11b)에 피착되지 않는다． 기판(11)은 성장 온도에서 유지되므로, 기판(11)은 휘어지지 않는다.
도 2c는 실온에서의 기판(11)을 나타내고 있다. Si과 GaN 간의 열팽창 계수의 차로 인해 실온에서 기판(11)에 휘어짐 H1이 발생하여, 제1 질화물 반도체층(12) 측이 변형되어 오목하게 된다.
실리콘 기판 상에 GaN층을 형성하는 방법은 알려져 있지만, 이하, 간단히 설명한다. 전처리로서, 예를 들어, 유기 재료 또는 산성 재료로 실리콘 기판을 세정한 후, 실리콘 기판을 MOCVD 장치의 반응기 내에 설치한다.
다음으로，예를 들어, 수소 가스 분위기에서 실리콘 기판을 1100℃까지 가열한다. 이러한 방식으로, 실리콘 기판의 표면이 기상 에칭되어, 그 표면에 형성되어 있는 자연 산화막이 제거된다.
암모니아(NH3) 가스와 트리메틸 알루미늄(TMA: Tri-Methyl Aluminum) 가스를 프로세스 가스로서, N2 가스와 H2 가스의 혼합 가스를 캐리어 가스로서 공급함으로써, 실리콘 기판 상에 질화 알루미늄(AlN) 버퍼층을 형성한다.
다음으로，실리콘 기판의 온도를, 예를 들어, 1050℃까지 감온시킨다. NH3 가스와 트리메틸 갈륨(TMG: Tri-Methyl Gallium) 가스를 프로세스 가스로서, N2 가스와 H2 가스의 혼합 가스를 캐리어 가스로서 공급함으로써, AlN 버퍼층 상에 GaN 층을 형성한다.
또한, TMG 가스의 공급을 중단한 채 NH3 가스와 캐리어 가스를 계속 공급하고, 실리콘 기판의 온도가 자연 감온된다. 또한, NH3 가스는 실리콘 기판의 온도가 감온되어 500℃에 도달할 때까지 계속 공급된다.
도 3a에 도시한 바와 같이, 제1 질화물 반도체층(12) 상에 예를 들어 CVD에 의해 실리콘 산화막을 제2 보호막(34)으로서 형성한다.
제2 보호막(34)은 제1 질화물 반도체층(12) 상에 퇴적물이 직접 피착하는 것을 방지하도록 제공된다. 제2 보호막(34)의 두께는 제1 보호막(31)과 대략 동일하도록 설정하는 것이 적절하다.
도 3b에 도시한 바와 같이, 제2 보호막(34)의 표면 및 측면을 제3 보호막(35)으로 피복한 후, 제1 보호막(31)을 제거한다. 이러한 방식으로, 기판(11)의 제2 면(11b)이 노출된다.
제1 보호막(31)의 제거는, 예를 들어, 플루오르화 수소를 포함하는 화학 용액을 사용함으로써 행해진다. 제3 보호막(35)으로는 예를 들어 파라핀 등의 왁스가 적합하다．
제거 공정에서, 퇴적물(32) 및 입자(33)는 화학 용액에 의해 에칭되지 않는다. 반면에, 퇴적물(32) 및 입자(33) 아래의 제1 보호막(31)은 측면 에칭되어 퇴적물(32) 및 입자(33)가 기판으로부터 화학 용액 상에 부유하게 된다.
그 결과, 기판(11)의 제2 면(11b)에 손상을 가하지 않고 퇴적물(32)과 입자(33)를 제거할 수 있다.
도 3c에 도시한 바와 같이, 제3 보호막(35)을 유기 화학 용액에 의해 제거한 후, 실리콘 기판의 제2 면(11b) 상에 제2 질화물 반도체층(13)을 형성한다.
공정 단계에서, 기판(11)의 제1 면(11a) 측에 프로세스 가스가 투입되고, 또한, 제2 보호막(34)의 외주부에 퇴적물(36)과 입자(37)가 피착된다. 퇴적물(36)과 입자(37)은 주로 다결정 GaN으로 이루어져 있다.
기판(11) 상의 제1 질화물 반도체층(12)은 제2 보호막(34)으로 피복되어 있으므로, 퇴적물(36)과 입자(37)는 제1 질화물 반도체층(12)에 피착되지 않는다． 기판(11)은 실온에서 유지되므로, 기판(11)이 휘어지지 않는다.
도 4a는 실온에서의 기판(11)의 상태를 도시한다. 실리콘과 GaN 간의 열팽창 계수의 차로 인한 응력은, 실리콘 기판의 제1 면과 제2 면에 제1 질화물 반도체층과 제2 질화물 반도체층을 각각 형성함으로써 감소되며, 이에 따라 실온에서의 실리콘 기판의 휘어짐을 감소시킨다.
제2 질화물 반도체층(13)을 형성하는 방법은 알려져 있으므로, 이하에서는, 간단히 설명한다. 도 ２b에 도시한 바와 같이 마찬가지의 공정에 의해 두께 3㎛의 GaN층(21)을 형성한다.
예를 들어, n형 불순물의 소스 가스인 SiH4 가스를 프로세스 가스에 첨가함으로써, 두께 2㎛의 n형 GaN 클래드층(22)을 형성한다. 이어서, SiH4 가스와 TMG 가스의 공급은 중단하면서 NH3 가스를 계속 공급하고, 기판(11)의 온도를 1100℃ 미만으로, 예를 들어, 800℃로 감온시키고 800℃에서 유지한다.
예를 들어, N2 가스를 캐리어 가스로서 이용하고, NH3 가스를 프로세스 가스로서 이용함으로써, n형 GaN 클래드층 상에 두께 5nm의 GaN 장벽층을 형성한다. 또한, 캐리어 가스와 프로세스 가스에 트리메틸인듐(TMI: Tri-Methyl Indium) 가스를 첨가함으로써, In 조성비가 0.1이고 두께가 2.5㎛인 InGaN 양자웰층을 형성한다.
TMI 가스를 간헐적으로 공급함으로써 GaN 장벽층의 형성 및 InGaN 양자웰층의 형성을 7번 반복하여 MQW층(23)을 얻는다.
이어서, TMI 가스의 공급을 중단하면서 TMG 가스와 SiH4 가스를 계속 공급하여 두께 5nm의 미도핑(undoped) GaN 캡층을 형성한다.
또한, TMG 가스의 공급을 중단하면서 SiH4 가스를 계속 공급하고, 기판(11)의 온도를 800℃보다 높은 온도, 예를 들어, 1030℃로 승온하고, 1030℃에서 유지한다.
프로세스 가스로서 NH3 가스와 TMG 가스, 도핑 가스로서 비스시클로펜타디에닐 마그네슘(Cp2Mg) 가스, 및 캐리어 가스로서 N2 가스와 H2 가스의 혼합 가스를 공급함으로써, MQW층(23) 상에, 두께가 약 100nm이고 마그네슘 농도가 1 x 1020cm-3인 p형 GaN 클래드층(24)을 형성한다.
다음으로, Cp2Mg 가스를 증가시켜, p형 GaN 클래드층(24) 상에, 두께가 약 10nm이고 마그네슘 농도가 1 x 1021cm-3인 p형 GaN 컨택트층(25)을 형성한다.
NH3 가스와 Cp2Mg 가스의 공급을 중단하면서 NH3 가스와 캐리어 가스를 계속 공급하고, 실리콘 기판(11)의 온도를 자연 감온시킨다. 실리콘 기판(11)의 온도가 500℃에 도달할 때까지 NH3 가스를 계속 공급한다.
이러한 방식으로, 기판(11)의 제2 면(11b) 상에 제2 질화물 반도체층(13)을 형성하고, p형 GaN 컨택트층(25)은 제2 질화물 반도체층(13)의 표면으로서 구성된다.
도 4b에 도시한 바와 같이, 제2 보호막(34)을 제거하여 제1 질화물 반도체층(12)을 노출시킨다. 제2 보호막(34)은, 제1 보호막을 제거할 때와 마찬가지의 방법으로 플루오르화 수소를 포함하는 화학 용액을 사용함으로써 제거된다.
제거 공정에서, 퇴적물(36) 및 입자(37)는 에칭되지 않는다. 반면에, 퇴적물(36) 및 입자(37) 아래의 제2 보호막(34)이 측면 에칭되어, 퇴적물(36) 및 입자(37)가 기판으로부터 화학 용액 상에 부유하게 된다.
그 결과, 실리콘 기판의 제1 면(11a)에 손상을 가하지 않고 제2 보호막(34)을 퇴적물(36) 및 입자(37)와 함께 동시에 제거할 수 있다.
이러한 방식으로, 도 1에 도시한 바와 같이 기판(11)의 제1 면(11a) 상에 제1 질화물 반도체층(12)이 설치되고 기판(11)의 제2 면(11b) 상에 제2 질화물 반도체층(13)이 설치된 질화물 반도체 적층 구조체(10)를 얻는다.
실리콘 기판의 제1 면측과 제2 면측 사이의 열팽창 계수의 차로 인한 응력은 균형을 맞추고 있으므로, 실온에서 기판의 휘어짐을 감소시킬 수 있다.
(비교예)
다음으로, 첨부 도면을 참조하여 비교예에 따른 질화물 반도체 적층 구조체를 제조하는 방법을 설명한다. 도 5a 내지 도 5c 및 도 6a와 도 6b는 비교예에 따른 질화물 반도체 적층 구조체를 제조하는 방법을 도시하는 단면도이다.
제1 보호막(31)과 제2 보호막(34)을 형성하는 공정 단계들은 비교예에 따른 질화물 반도체 적층 구조체를 제조하는 방법에 포함되지 않는다.
도 5a 내지 도 5c에 도시한 바와 같이, 도 ２a 내지 도 2c에 도시한 공정과 마찬가지의 공정으로 기판(11)의 제1 면(11a) 상에 제1 질화물 반도체층(12)을 형성한다.
공정 단계에서, 기판(11)의 제2 면(11b) 측에 프로세스 가스가 투입된다. 또한, 기판(11)의 제2 면(11b)의 외주부에는 퇴적물(32)과 입자(33)가 피착된다. 기판(11)은 성장 온도에서 유지되므로, 기판(11)은 이 단계에서 휘어지지 않는다.
반면에, 실리콘은 프로세스 가스의 갈륨과 강하게 반응한다. 이에 따라, 퇴적물(32)에는 다결정 GaN 이외에 실리콘과 갈륨 간의 반응 생성물이 포함되어 있다.
도 5b는 실온에서의 기판(11)을 도시한다. 실리콘과 GaN 간의 열팽창 계수의 차로 인해 실온에서 기판(11)에 휘어짐 H2가 발생하여, 제1 질화물 반도체층(12)이 오목하게 변경된다. 휘어짐 H2는 도 2c에 도시한 휘어짐 H1과 대략 동일하다.
도 5c에 도시한 바와 같이, 기판(11)의 제2 면(11b)을, 예를 들어, 플루오르화수소 및 질산을 포함하는 화학 용액에 의해 에칭한다.
제거 공정에서, 퇴적물(32) 및 입자(33)는 화학 용액에 의해 에칭되지 않는다. 반면에, 퇴적물(32) 및 입자(33) 아래의 실리콘은 측면 에칭되어 퇴적물(32) 및 입자(33)가 기판으로부터 화학 용액 상에 부유하게 된다.
반면에, 퇴적물(32)에는 실리콘과 갈륨 간의 반응 생성물이 포함되어 있다. 따라서, 퇴적물(32)이 충분히 제거되지 않아, 잔여물(41)이 발생한다. 기판(11)을 계속 에칭하면, 잔여물(41) 아래의 기판(11)에는 홈이 생겨 기판(11)에 오목부와 볼록부가 생성된다. 따라서, 기판(11)의 평탄성을 유지하기 어렵다.
그 결과, 기판(11)의 제2 면(11b)에 손상을 가하지 않고 퇴적물(32) 및 입자(33)를 제거하는 것은 곤란하다.
평탄성을 확보하기 위해, 기판(11)의 제2 면(11b)을 CMP(Chemical Mechanical Polishing)에 의해 다시 연마할 수 있다. 그러나, 이 단계에서는 기판(11)이 휘어져 있으므로, 연마시 기판(11)이 손상될 수 있다.
또한，휘어짐은 직경의 제곱에 비례한다. 공정에서 직경이 보다 큰 기판(11)을 사용하면, 문제가 더욱 심각해질 수 있다.
도 6a에 도시한 바와 같이, 기판(11)을 반전한다. 기판(11)의 제2 면(11b)에는, 도 3c에 도시한 바와 마찬가지의 공정으로 제2 질화물 반도체층(13)을 형성한다.
퇴적 공정에서, 기판(11)의 제2 면(11b) 상의 잔여물(41)로 인해 제2 질화물 반도체층(13)에 결정 결함이 발생한다. 제2 질화물 반도체층(13)이 두꺼워질수록, 제2 질화물 반도체층(13)의 표면 상에 백탁(white turbidities)이 발생하여 표면 모폴로지가 악화된다.
제2 질화물 반도체층(13)에 질화물 반도체 발광 소자를 설치하면，소자 특성 및 제조 수율이 저하된다.
공정 단계에서, 기판(11)의 제1 면(11a) 측에 프로세스 가스가 투입된다. 또한, 제1 질화물 반도체층(12)의 외주부에 퇴적물(36) 및 입자(37)가 피착된다. 퇴적물(36) 및 입자(37)는 주로 다결정 GaN으로 된 것이다.
퇴적물(36)은, 기판(12)의 제1 면(11a) 상의 퇴적물(32)과 동일한 GaN으로 된 것이며, 충분히 제거되지 않아 기판(11)의 평탄성이 악화된다.
평탄성을 확보하기 위해, 제1 질화물 반도체층(12)을 CMP에 의해 연마할 수 있다. 후술하는 바와 같이, 기판(11)의 휘어짐이 감소되며, 제1 질화물 반도체층(12)을 연마할 수 있다. 그러나, 공정 단계들이 증가하는 문제가 있는다.
도 6b는 실온에서의 기판(11)을 도시한다. 실리콘과 GaN 간의 열팽창 계수의 차로 인해 발생하는 응력은, 제1 질화물 반도체층 및 제2 질화물 반도체층을 실리콘 기판의 제1 면과 제2 면에 각각 형성함으로써 감소되며, 이에 따라 실온에서의 실리콘 기판의 휘어짐이 감소된다.
전술한 바와 같이, 프로세스 가스의 투입으로 인해 발생하는 퇴적물(32)을 충분히 제거하는 것이 곤란하다. 이에 따라, 도 1에 도시한 바와 같은 질화물 반도체 적층 구조체(10)를 얻을 수 없다.
다음으로，질화물 반도체 적층 구조체(10)로 질화물 반도체 발광 소자를 제조하는 방법을 설명한다. 도 7은 제1 실시 형태에 따른 질화물 반도체 적층 구조체로 구성된 질화물 반도체 발광 소자를 도시하는 단면도이다.
도 7에 도시한 바와 같이, 질화물 반도체 발광 소자(50)에서는, 제2 질화물 반도체층(13)의 일측의 일부가 p형 GaN 컨택트층(25)부터 n형 GaN 클래드층(22)까지 제거되어 있다. 그 일부를 제거하는 것은, 예를 들어, 에칭 가스 등의 염소계 가스를 이용하는 이방성 RIE(Reactive Ion Etching)에 의해 행한다.
p형 GaN 컨택트층(25)의 일부 상에 제1 전극이 설치되어 있다. 노출된 n형 GaN 클래드층(22)의 일부 상에는 제2 전극이 설치되어 있다.
Al 막은 p형 GaN 컨택트층(25) 상에 스퍼터링에 의해 형성된다. Al 막은 리소그래피에 의해 패터닝되어 제1 전극(51)을 형성하게 된다. Ti/Pt/Au 적층막은 스퍼터링에 의해 n형 GaN 클래드층(22) 상에 형성된다. Ti/Pt/Au 적층막은 리소그래피에 의해 패터닝되어 제2 전극(52)을 형성하게 된다.
질화물 반도체 발광 소자(50)의 높이는 t1, t2, t3의 합과 같으므로, 기판(11)의 두께 t1을 목표값에 맞도록 미리 조절하는 것이 바람직하다. 또한, 기판(11)은 제1 질화물 반도체층(12)과 함께 연마되어 박막화될 수 있다. 연마 공정은, 제1 전극과 제2 전극을 형성한 후의 최종 공정이므로, 연마 공정은 휘어짐의 영향을 받지 않는다.
전술한 바와 같이, 제1 실시 형태에 따른 질화물 반도체 적층 구조체(10)를 제조하는 방법은 제1 보호막(31)과 제2 보호막(34)을 형성하는 공정을 포함한다.
그 결과, 제1 질화물 반도체층(12)을 형성하는 데 있어서 제1 보호막(31)에 피착된 퇴적물(32)을 제1 보호막(31)의 제거시 동시에 제거할 수 있다.
또한, 제2 질화물 반도체층(13)을 형성하는 공정에 있어서 제2 보호막(34)에 피착된 퇴적물(36)을 제2 보호막(34)의 제거시 동시에 제거할 수 있다.
이에 따라, 기판의 양면에 질화물 반도체층을 형성하는 경우, 기판에 피착된 퇴적물의 제거가 용이한 질화물 반도체 적층 구조체의 제조 방법을 얻을 수 있다.
기판(11)이 실리콘인 경우를 설명하고 있다. 그러나, 다른 이종 기판을 이용할 수도 있다. 열팽창 계수가 대략 5.3 x 10-6/K인 사파이어(Al2O3), 열팽창 계수가 대략 4.68 x 10-6/K인 실리콘 탄화물(SiC), 열팽창 계수가 대략 3.9 x 10-6/K인 아연 산화물(ZnO)을 사용할 수 있다.
제1 보호막(31)과 제2 보호막(34)이 실리콘 산화물인 경우를 설명하고 있다. 그러나, 전술한 경우로 한정되지 않으며, 동일한 종류의 막을 이용할 수 있다. 제1 보호막(31)과 제2 보호막(34)의 재료로서, 실리콘 질화물을 선택할 수 있다.
질화물 반도체 발광 소자(50)로서, 제1 전극(51)과 제2 전극(52)이 제2 질화물 반도체층(13) 측에 설치되는 경우를 설명하고 있다. 그러나, 제2 전극이 제1 질화물 반도체층(12) 측에 설치되는 경우를 이용할 수도 있다. 도 8은 제2 전극이 제1 질화물 반도체층 측에 설치된 질화물 반도체 발광 소자(60)를 도시한다.
도 8에 도시한 바와 같이, 질화물 반도체 발광 소자(60)에서는, 제1 질화물 반도체층(12)의 일부 상에 제1 전극(61)이 설치되어 있다. 모든 제1 질화물 반도체층(12) 상에는 제2 전극(62)이 설치되어 있다.
또한, 도 9에 도시한 바와 같이, 제1 질화물 반도체층(12)과 기판(11)을 연마한 후 기판(11)의 노출면 상에 제2 전극(72)을 형성해도 된다. 이러한 공정에서, 기판(11)의 표면은 평탄하므로, 제2 전극(72)은 그 표면 상에 완전하게 형성된다. 이에 따라, 전극 형상이 간단하며, 휘어짐이 장치에 주는 영향이 덜하다. 또한, 제1 전극(71)은 p형 GaN 컨택트층(25)의 일부 상에 형성된다.
제2 전극(62)을 제1 질화물 반도체층(12) 측에 설치하는 이점으로는, 질화물 반도체 발광 소자(60)의 크기를 질화물 반도체 발광 소자(50)의 크기보다 작게 할 수 있다는 점이다.
제2 질화물 반도체층과 GaN 층(21)에서 Si를 n형 불순물로서 도핑함으로써, 제2 질화물 반도체층(13)의 저항 및 GaN 층(21)의 저항을 가능한 많이 감소시키는 것이 필요하다. 기판(11)은 가능한 저항이 작은 n형 Si로 구성되는 것이 바람직하다.
[제2 실시 형태]
제2 실시 형태에 따른 질화물 반도체 적층 구조체의 제조 방법을 도 10a 내지 도 10c를 참조하여 설명한다.
이하의 실시 형태의 설명에 있어서, 도면 전체에 걸쳐 동일한 부분은 제1 실시 형태에서의 동일한 참조 부호를 붙인다. 제2 실시 형태는 제1 보호막과 제2 보호막이 서로 다른 재료로 된 것이라는 점에서 제1 실시 형태와 다르다.
도 10a에 도시한 바와 같이, 제1 반도체층(12) 상에 실리콘 질화막을 제2 보호막(71)으로서 형성한다. 실리콘 질화막은, 예를 들어, 플라즈마 CVD에 의해 형성한다. 실리콘 질화막의 밀착성을 향상시키도록 얇은 실리콘 산화막을 기초막으로서 형성하는 것이 바람직하다.
도 10b에 도시한 바와 같이, 예를 들어, 수소 염화물을 포함하는 화학 용액에 의해 제1 보호막(31)인 실리콘 산화막을 제거한다. 제거 공정에서, 제2 보호막(71)인 실리콘 질화막은 에칭되지 않으므로, 도 3b에 도시한 바와 같이 제3 보호막(35)은 불필요하다.
도 10c에 도시한 바와 같이, 예를 들어, 180℃의 온도에서, 인산과 질산이 혼합된 화학 용액에 의해 제2 보호막(71)인 실리콘 질화막을 제거한다.
전술한 바와 같이, 제2 실시 형태는 다음과 같은 이점을 갖는다. 제2 보호막(71)이 실리콘 질화물로 구성되므로, 제1 보호막(31)을 제거할 때 제2 보호막(71)을 피복할 필요가 없다.
제2 보호막이 실리콘 질화막으로 구성된 경우를 설명하고 있다. 그러나, 이러한 예로 한정되지 않는다. 비결정질 실리콘막, 산화 알루미늄막 등을 이용할 수도 있다. 비결정질 실리콘막은, 다결정 막, 아몰퍼스 실리콘막, 또는 이들이 혼재하는 막을 의미한다.
제1 보호막을 제거하는 화학 용액은 제2 보호막에 대한 선택성을 가질 수 있고, 제2 보호막을 제거하는 화학 용액은 GaN에 대한 선택성을 가질 수 있다.
또한，제1 보호막 및 제2 보호막을 서로 교체할 수 있어서, 제2 보호막을 실리콘 질화막으로 구성할 수 있다.
일부 실시 형태들을 설명하였지만, 이러한 실시 형태들은 예시일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 실제로, 본 명세서에서 설명하는 신규한 실시 형태들은 다양한 다른 형태로 실시할 수 있으며, 또한, 본 발명의 사상을 벗어나지 않는 한 본 발명의 실시 형태에 있어서 다양한 생략, 치환, 변경을 행할 수 있다. 청구범위 및 그 균등물은 본 발명의 사상과 범위에 속하도록 이러한 형태 또는 수정을 포함하려는 것이다.
10, 50: 질화물 반도체 적층 구조체
11: 기판
11a: 제1 면
1lb: 제2 면
12: 제1 질화물 반도체층
13: 제2 질화물 반도체층

Claims (20)

  1. 질화물 반도체 적층 구조체(stacked nitride-compound semiconductor structure)를 제조하는 방법으로서,
    제1 열팽창 계수를 갖는 기판의 제2 면 - 상기 제2 면은 상기 기판의 제1 면에 대향하도록 구성됨 - 상에 제1 보호막을 형성하는 공정과,
    상기 기판의 상기 제1 면 상에, 상기 제1 열팽창 계수와는 다른 제2 열팽창 계수를 갖는 제1 질화물 반도체층을 형성하는 공정과,
    상기 제1 질화물 반도체층 상에 제2 보호막을 형성하는 공정과,
    상기 제1 보호막을 제거하여 상기 기판의 상기 제2 면을 노출시키는 공정과,
    상기 기판의 상기 제2 면 상에, 상기 제2 열팽창 계수와 동일한 제3 열팽창 계수를 갖는 제2 질화물 반도체층을 형성하는 공정과,
    상기 제2 보호막을 제거하여 상기 제2 질화물 반도체층의 표면을 노출시키는 공정
    을 포함하는, 질화물 반도체 적층 구조체의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 질화물 반도체층을 형성하는 공정에서 상기 제1 보호막 상에 제1 퇴적물이 형성되고, 상기 제1 보호막을 제거하는 공정에서 상기 제1 퇴적물이 상기 제1 보호막과 함께 동시에 제거되는, 질화물 반도체 적층 구조체의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 질화물 반도체층을 형성하는 공정에서 상기 제2 보호막 상에 제2 퇴적물이 형성되고, 상기 제2 보호막을 제거하는 공정에서 상기 제2 퇴적물이 상기 제2 보호막과 함께 동시에 제거되는, 질화물 반도체 적층 구조체의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 보호막을 제거하는 공정과 상기 제2 보호막을 제거하는 공정은 등방성 에칭에 의해 수행되는, 질화물 반도체 적층 구조체의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 보호막은 상기 제2 보호막과 동일한 재료로 이루어지고,
    상기 제1 보호막을 제거하는 공정은 상기 제2 보호막을 제3 보호막으로 피복하여 제1 화학 용액에 의해 수행되는, 질화물 반도체 적층 구조체의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 보호막과 상기 제2 보호막 모두 실리콘 산화물로 이루어지는, 질화물 반도체 적층 구조체의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 보호막은 상기 제2 보호막과는 다른 재료로 이루어지고,
    상기 제1 보호막을 제거하는 공정은 상기 제2 보호막에 대하여 선택성을 갖는 제2 화학 용액에 의해 수행되는, 질화물 반도체 적층 구조체의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 보호막은 실리콘 산화물로 이루어지고, 상기 제2 보호막은 실리콘 질화물로 이루어지는, 질화물 반도체 적층 구조체의 제조 방법.
  9. 제1항에 있어서,
    상기 기판은 실리콘, 사파이어, 실리콘 탄화물 및 아연 산화물 중 선택되는 적어도 하나의 재료로 이루어지는, 질화물 반도체 적층 구조체의 제조 방법.
  10. 제1항에 있어서,
    상기 제2 질화물 반도체층은 GaN 층, 제1 GaN 클래드층, MQW 층, 제2 GaN 클래드층 및 GaN 컨택트층이 순서대로 적층되어 이루어지는, 질화물 반도체 적층 구조체의 제조 방법.
  11. 제10항에 있어서,
    상기 MQW 층은 GaN 장벽층과 InGaN 양자웰층이 교대로 적층되어 이루어지고,
    상기 MQW 층의 최상위층은 상기 InGaN 양자웰층인, 질화물 반도체 적층 구조체의 제조 방법.
  12. 질화물 반도체 발광 소자를 제조하는 방법으로서,
    제1 열팽창 계수를 갖는 기판의 제2 면 - 상기 제2 면은 상기 기판의 제1 면에 대향하도록 구성됨 - 상에 제1 보호막을 형성하는 공정과,
    상기 기판의 상기 제1 면 상에, 상기 제1 열팽창 계수와는 다른 제2 열팽창 계수를 갖는 제1 질화물 반도체층을 형성하는 공정과,
    상기 제1 질화물 반도체층 상에 제2 보호막을 형성하는 공정과,
    상기 제1 보호막을 제거하여 상기 기판의 상기 제2 면을 노출시키는 공정과,
    상기 기판의 상기 제2 면 상에, GaN 층, 제1 GaN 클래드층, MQW 층, 제2 GaN 클래드층 및 GaN 컨택트층이 순서대로 적층되어 이루어지며, 상기 제2 열팽창 계수와 동일한 제3 열팽창 계수를 갖는 제2 질화물 반도체층을 형성하는 공정과,
    상기 제2 보호막을 제거하여 상기 제2 질화물 반도체층의 표면을 노출시키는 공정과,
    상기 GaN 컨택트층부터 상기 제1 GaN 클래드층까지 상기 제2 질화물 반도체층의 일부를 제거하여 상기 제1 GaN 클래드층의 표면을 노출시키는 공정과,
    상기 GaN 컨택트층 상에 제1 전극을 형성하는 공정과,
    상기 제1 GaN 클래드층 상에 제2 전극을 형성하는 공정
    을 포함하는, 질화물 반도체 발광 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 질화물 반도체층을 형성하는 공정에서 상기 제1 보호막 상에 제1 퇴적물이 형성되고, 상기 제1 보호막을 제거하는 공정에서 상기 제1 퇴적물이 상기 제1 보호막과 함께 동시에 제거되는, 질화물 반도체 발광 소자의 제조 방법.
  14. 제12항에 있어서,
    상기 제2 질화물 반도체층을 형성하는 공정에서 상기 제2 보호막 상에 제2 퇴적물이 형성되고, 상기 제2 보호막을 제거하는 공정에서 상기 제2 퇴적물이 상기 제2 보호막과 함께 동시에 제거되는, 질화물 반도체 발광 소자의 제조 방법.
  15. 제12항에 있어서,
    상기 제1 보호막은 상기 제2 보호막과 동일한 재료로 이루어지고,
    상기 제1 보호막을 제거하는 공정은 상기 제2 보호막을 제3 보호막으로 피복하여 제1 화학 용액에 의해 수행되는, 질화물 반도체 발광 소자의 제조 방법.
  16. 질화물 반도체 발광 소자를 제조하는 방법으로서,
    제1 열팽창 계수를 갖는 기판의 제2 면 - 상기 제2 면은 상기 기판의 제1 면에 대향하도록 구성됨 - 상에 제1 보호막을 형성하는 공정과,
    상기 기판의 상기 제1 면 상에, 상기 제1 열팽창 계수와는 다른 제2 열팽창 계수를 갖는 제1 질화물 반도체층을 형성하는 공정과,
    상기 제1 질화물 반도체층 상에 제2 보호막을 형성하는 공정과,
    상기 제1 보호막을 제거하여 상기 기판의 상기 제2 면을 노출시키는 공정과,
    상기 기판의 상기 제2 면 상에, GaN 층, 제1 GaN 클래드층, MQW 층, 제2 GaN 클래드층 및 GaN 컨택트층이 순서대로 적층되어 이루어지며, 상기 제2 열팽창 계수와 동일한 제3 열팽창 계수를 갖는 제2 질화물 반도체층을 형성하는 공정과,
    상기 제2 보호막을 제거하여 상기 제2 질화물 반도체층의 표면을 노출시키는 공정과,
    상기 GaN 컨택트층 상에 제1 전극을 형성하는 공정과,
    상기 기판의 상기 제2 면 위에 제2 전극을 형성하는 공정
    을 포함하는, 질화물 반도체 발광 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 질화물 반도체층을 형성하는 공정에서 상기 제1 보호막 상에 제1 퇴적물이 형성되고, 상기 제1 보호막을 제거하는 공정에서 상기 제1 퇴적물이 상기 제1 보호막과 함께 동시에 제거되는, 질화물 반도체 발광 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 제2 질화물 반도체층을 형성하는 공정에서 상기 제2 보호막 상에 제2 퇴적물이 형성되고, 상기 제2 보호막을 제거하는 공정에서 상기 제2 퇴적물이 상기 제2 보호막과 함께 동시에 제거되는, 질화물 반도체 발광 소자의 제조 방법.
  19. 제16항에 있어서,
    상기 제2 질화물 반도체층은 GaN 층, 제1 GaN 클래드층, MQW 층, 제2 GaN 클래드층 및 GaN 컨택트층이 순서대로 적층되어 이루어지는, 질화물 반도체 발광 소자의 제조 방법.
  20. 제16항에 있어서,
    상기 제1 전극을 형성한 후 상기 제2 전극을 형성하기 전에, 상기 제1 질화물 반도체층과 상기 기판을 연마하는 공정을 더 포함하는, 질화물 반도체 발광 소자의 제조 방법.
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