JP4969607B2 - 半導体積層構造体の製造方法 - Google Patents

Description

本発明は、一又は複数の半導体層が基板上に積層されて成る半導体積層構造体の製造方法に関する。

近年ＧａＮ膜を成長させるための基板として、Ｓｉ基板を用いる試みが活発である。しかし、ＧａＮ膜とＳｉ基板とでは、互いの熱膨張率が異なるため、作製される半導体ウェハとしての半導体積層構造体が反るといった問題が発生する。すなわち、約１３００ＫにてＧａＮ膜を成長させる場合、Ｓｉ基板より高い熱膨張率を有するＧａＮ膜は、環境温度が室温まで低下したときにはＳｉ基板より大きく縮む。そして、その不整合を解消するために、ＧａＮ膜のＳｉ基板との非接触面を凹とするように半導体積層構造体が反るといった現象が現れる。同時に、ＧａＮ膜には内部応力（引張応力）が発生する。

このように、半導体積層構造体に反りが存在すると、後に行うフォトリソグラフィ工程にて、半導体積層構造体内での露光位置が変わるたびにピントが合わなくなるといった問題が発生する。また、半導体積層構造体の反り及びＧａＮ膜に内在する引張応力が原因で、ＧａＮ膜又はＳｉ基板にクラックが発生する可能性が高くなる。

上述した反りを低減させるために、特許文献１では、Ｓｉ基板の表面にＧａＮ膜を形成すると共に、Ｓｉ基板の裏面にＧａＮ膜又はＧａＮ膜と同様にＳｉ基板よりも高い熱膨張率を有する膜を形成し、Ｓｉ基板の表裏で引張応力をつり合わせることで反りを低減する技術が開示されている。また、特許文献２には、Ｓｉ基板の表面にＧａＮ膜を形成することに加えて、ＧａＮ膜上にＳｉ基板よりも熱膨張率の低い膜を形成することで圧縮応力を発生させ、この圧縮応力とＧａＮ膜に発生する引張応力とをつり合わせることで反りを低減する技術が開示されている。

特開２００５−１１６７８５号公報 特開２００３−２１８０３１号公報

しかしながら、特許文献１及び２に記載された技術では、確かに半導体積層構造体の反りを低減させることは可能であるが、ＧａＮ膜の引張応力は低減されない。それどころか、特許文献１においてＳｉ基板の裏面に形成される高熱膨張膜又は特許文献２においてＧａＮ膜上に形成される低熱膨張膜が、ＧａＮ膜に更に引張応力を加える。そのため、半導体積層構造体にクラックが発生する可能性が更に高まる。また、特許文献１及び２に記載された技術では、電極を形成するために、形成された半導体積層構造体の一方の面に研磨及びエッチング処理を施す等の薄化加工を行う場合に、釣合っていた応力のバランスが崩れて半導体積層構造体に反りが現れ、半導体積層構造体にクラックが発生する頻度が高まる。

このような問題は、ＧａＮ膜とＳｉ基板とを積層した半導体積層構造体だけではなく、基板と熱膨張率が異なる半導体膜を基板上に成膜した半導体積層構造体一般において生じる。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、内部応力及び反りが共に低減された半導体積層構造体の製造方法を提供することにある。

本発明の半導体積層構造体の製造方法は、Ｓｉ基板の第１の面上に、前記基板よりも熱膨張率の低いダイヤモンドライクカーボン及び窒化炭素のいずれかからなる第１の膜を成膜する工程と、前記第１の膜の成膜後に、前記第１の面と反対側にある前記基板の第２の面上に、前記基板よりも熱膨張率の高いＩＩＩ−Ｖ族窒化物半導体からなる第２の膜を、前記第１の膜の成膜時よりも高い温度にて成膜する工程とを備えている。

基板の第１の面上に第１の膜が成膜されて成る中間積層体の温度を第１の膜の成膜時よりも上昇させると、両者の熱膨張率の差のために、中間積層体は基板の第１の膜との非接触面（第２の面）を凸とするように反る。したがって、基板の第２の面上に成膜された第２の膜は、成膜時においては、基板の第２の面に沿って、基板の第２の面が凸となるように反っている。しかる後、半導体積層構造体の温度が低下すると、三者の熱膨張率の差のために、基板及び第１、第２の膜はほぼ反りのない平坦なものとなる。しかも、第２の膜に発生する内部応力（引張応力）を低く抑えることができるので、半導体積層構造体にクラックが発生しにくくなる。

Ｓｉ基板を用いた場合、第１の膜は、Ｓｉ基板との密着性が高いことが好ましい。第１の膜は、通常、室温又はこれに近い比較的低温で成膜される。

炭素を主成分とする材料であるＤＬＣ（ダイヤモンドライクカーボン：Diamond like Carbon）及びＣＮ（窒化炭素）のうち、特にｓｐ^３成分の高いＤＬＣ膜は、ダイヤモンドと機械的性質が似ており（参考文献：「ＤＬＣ成膜とその応用」ＨＰ版ｖｅｒ．１．１）、そのため熱膨張率が低く、硬度及びヤング率が高いという特徴を有する。また、Ｓｉとの親和性の高さからＳｉ基板への密着性も高い。また、ＤＬＣ膜は、室温又はこれに近い比較的低温で容易に成膜することができる。そのため、第１の膜として好適である。

ＩＩＩ−Ｖ族窒化物半導体としては、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ及びＩｎＧａＡｌＮのいずれかの窒化物半導体が挙げられる。第２の膜は、結晶質として形成されることが一般的である。なぜなら、本発明に係る半導体積層構造体上に電子素子を形成する場合に、電子を高速に移動させて電子素子として機能させるために結晶質であることが必須だからである。通常、第２の膜は、その膜の材料の融点に比例した比較的高温（ＧａＮの場合には８００〜１２００℃程度）で成膜される。
本発明において、前記第１の膜の厚さが、２μｍ以上１１．５μｍ以下であることが好ましい。

半導体積層構造体の反り及びクラックの発生頻度を低減することができる。

図２に示す製造方法によって製造された半導体積層構造体の断面図である。 本発明の一実施の形態に係る半導体積層構造体の製造方法を工程順に示した断面図である。 ＤＬＣ膜厚と１３００Ｋにおける基板の反りとの関係を示したグラフである。 Ｓｉ基板の膜厚方向の応力分布を示した図である。 ＤＬＣ膜厚とＳｉ表面に発生する応力との関係を示した図である。 参考例に係る半導体積層構造体の断面図である。

図１に示すように、本発明の一実施の形態に係る製造方法によって製造された半導体積層構造体１は、基板２、基板２の下面（裏面）上に形成された第１の膜３、基板２の上面（表面）上に形成されたバッファ層４、さらにその上に形成された第２の膜５からなる。本実施の形態では、基板２がＳｉ（１１１）基板であり、第１の膜３が非晶質のＤＬＣ膜であり、バッファ層４がＡｌＮ膜であり、第２の膜５がＧａＮ膜である。なお、基板２の表裏面には、それぞれ極薄い自然酸化膜が形成されていてもよい。

基板２の厚みは、１００μｍから、一般的に用いられる５００〜７００μｍまでであることが好ましい。第１の膜３の厚みは、基板２の厚みが大きくなるに連れて大きくすることが好ましい。これは、バッファ層４及び第２の膜５の成膜時における基板２の反りの程度を適度なものとして、完成した半導体積層構造体１を反りのほとんど無い平坦なものとするためである。

本実施の形態において、基板２の厚みは５００μｍであり、第１の膜３の厚みは２〜１１．５μｍであり、バッファ層４の厚みは１〜２μｍ程度であり、第２の膜５の厚みは１〜５μｍ程度である。なお、第２の膜５の厚みは、作製するトランジスタの仕様により適宜変更される。

次に、図１に示す半導体積層構造体１の製造方法について、図２（ａ）〜図２（ｄ）を参照して説明する。なお、図２（ａ）〜図２（ｄ）においては、反りの程度を実際よりも誇張して描いている。

まず、図２（ａ）に示すように、室温において、基板２の裏面上に第１の膜３であるＤＬＣ膜を成膜する。これによって、基板２上に第１の膜３が積層されて成る中間積層体１１が形成される。ＤＬＣ膜の成膜方法としては、ＡＤ（Aero sol Deposition）法、スパッタ法、蒸着法等が好適である。ＤＬＣ膜の熱膨張率は、作製方法により若干変化するものの、約１〜２×１０^−６／Ｋ程度である。また、Ｓｉ基板の熱膨張率は３．６×１０^−６／Ｋ程度である。

次に、図２（ｂ）に示すように、中間積層体１１をＧａＮ膜の成長温度程度の高温（本実施の形態では１３００Ｋ程度）にまで加熱する。すると、第１の膜３の熱膨張率が基板２の熱膨張率よりも低いために、中間積層体１１が基板２の第１の膜３との非接触面つまり表面２ａを凸とするように反る。なお、後述するように、反りの程度は、ＤＬＣ膜の厚さを調節することにより制御できる。

次に、図２（ｃ）に示すように、１３００Ｋ程度の高温下において、基板２の表面２ａ上にバッファ層４を成膜する。このときバッファ層４は、基板２の表面２ａに沿って基板２との非接触面が凸となった湾曲形状に形成される。バッファ層４は、次に成膜を行う第２の膜５及びそれ以降に形成する膜の結晶性を向上させるためのものである。バッファ層４としては、一般的にＡｌＮ膜等が用いられる。ＡｌＮ膜は基板温度１０００〜１３００Ｋにて成膜される。なお、バッファ層４の成膜を省略してもよい。

続いて、図２（ｃ）に示すように、１３００Ｋ程度の高温下において、バッファ層４上に第２の膜５としてＧａＮ膜を成膜する。このとき第２の膜５は、バッファ層４の表面に沿ってバッファ層４との非接触面５ａが凸となった湾曲形状に形成される。第２の膜５は、ＧａＮ膜だけであってもよいし、ＧａＮ膜上に更にＡｌＮ膜、ＡｌＧａＮ膜、ＩｎＧａＮ等の半導体膜を成膜したものであってもよい。なお、後で行われるデバイス形成工程では、第２の膜５の最上部に電極等が形成される。

しかる後、半導体積層構造体１の温度が室温まで低下すると、図２（ｄ）に示すように、半導体積層構造体１は基板２及びすべての膜３、４、５がほぼ反りのない平坦なものとなる。これは、高温時において表面２ａを凸とするように反っていた基板２の表面２ａが室温に戻る際に縮むことによって、熱膨張率が基板２よりも高いために基板２よりも縮み量が大きくなる第２の膜５の高温から室温になることに伴う縮みが緩和されるからである。

このようにして製造された半導体積層構造体１は、第２の膜５に発生する内部応力（引張応力）が低く抑えられたものとなる。これは、上述の通り、第２の膜５と基板２との熱膨張率の差による熱収縮量の差が、第２の膜５の成膜時に表面２ａが凸となるように基板２を引き伸ばしておくことで緩和されるためである。したがって、半導体積層構造体１にはクラックが発生しにくい。

第１の膜３としては、ＤＬＣ膜に限らず、(1)室温に近い温度にて成膜が可能であること、(2)熱膨張率がＳｉより低いこと、(3)Ｓｉ基板との密着性が高いことといった条件を満たせば、他の材料からなる膜を用いることもできる。そのような膜として、例えば、ＣＮ（窒化炭素）等の炭素を主成分とする膜、及びＳｉを主成分とするＳｉＯｘ（酸化ケイ素）等の酸化物若しくはＳｉＮｘ（窒化ケイ素）等の窒化物からなる膜を用いることができる。また、一般的に、熱膨張率の値は材料の結晶性にしたがって大きく増減する。例えばＳｉＯｘは、その結晶性及び組成により熱膨張率が１〜１３×１０^−６／Ｋ程度と大きく変化する。そのため、作製法及び作製条件を制御することで、熱膨張率の調整が可能である。

第２の膜５に発生する内部応力は、以下に示すよう、第１の膜３の膜厚によって調節可能である。以下、Ｓｉ基板とＤＬＣ膜を積層してなる積層体を例として説明する。本発明者等は、室温にて基板が平坦であるという前提で、直径が３インチのＳｉ基板の裏面にＤＬＣ膜を室温にて成膜した積層体において、ＤＬＣ膜の膜厚と、図２（ｂ）に相当する時点つまり１３００ＫでＳｉ基板に発生する応力の関係などを、ＣＯＭＳＯＬ Multiphysics（有限要素法を用いたシミュレーションソフトウェアの商標名）を用いて求めた。その結果を図３〜図５に示す。

図３〜図５に示す関係を求める際の条件として、Ｓｉ基板の熱膨張率を３．６×１０^−６／Ｋ、ヤング率を１８８ＧＰａ、厚みを５００μｍとし、ＤＬＣの熱膨張率を１．５×１０^−６／Ｋ、ヤング率を５００ＧＰａ（参考文献「ＤＬＣ成膜とその応用」ＨＰ版ｖｅｒ．１．１に、ＤＬＣのヤング率は１００〜７６０ＧＰａとある）とした。

図３は、ＤＬＣ膜の膜厚（μｍ）と、反りの大きさ（半導体積層構造体１の中心部と端部の高低差として定義される）の関係を示したグラフである。図３から、反りはＤＬＣ膜の膜厚に比例して大きくなることが分かる。

図４は、ＤＬＣ膜の膜厚を４μｍとした際の、図２（ｂ）に相当する時点つまり１３００ＫでＳｉ基板に発生するＭｉｓｅｓ（ミーゼス）応力の厚さ方向の分布を示したグラフである。ｚ軸をＳｉ基板の膜厚方向とし、ｚ＝０がＳｉ基板の表面（第２の面）であり、ｚ＝５００μｍがＤＬＣ膜との界面（第１の面）に相当している。Ｓｉ基板とＤＬＣ膜の界面付近（ｚ＝５００μｍ）では、Ｓｉ基板は熱膨張率の低いＤＬＣ膜に圧縮され、Ｓｉ基板に約５０ＭＰａの圧縮応力が働く。そのため、ｚ＝５００μｍ付近ではＳｉ基板は熱膨張はしているものの、上記圧縮応力により縮められている。ｚ＝５００μｍの位置からＳｉ基板の表面に近づくに従い、ＤＬＣ膜から離れるため、圧縮応力は徐々に低下し、ｚ＝１８０μｍにて応力は０になる。この位置ではＳｉ基板の伸び縮みは熱膨張によるのみであり、応力による伸び縮みはない。その後ｚ＝０まで徐々に応力が増加する。この応力は上述した圧縮応力の反作用に相当する引張応力であり、ｚ＝０〜１８０μｍでは、Ｓｉは熱膨張に加え、上記引張応力によっても引き伸ばされている。図４において、ｚ＝０における引張応力は約２３ＭＰａである。よってＳｉ基板の〈１１０〉方向の１３００Ｋにおけるヤング率を１２０ＧＰａとして計算すると、上記引張応力によりＳｉ表面は、約０．０２％引き伸ばされることになる。

一方、Ｓｉ基板とＧａＮ膜との熱膨張差（ミスフィット）を見積もる。ＧａＮ膜の熱膨張率を５．６×１０^−６／Ｋ、Ｓｉ基板の熱膨張率を３．６×１０^−６／Ｋとした場合、それらの差は、２．０×１０^−６／Ｋであり、１３００Ｋから室温（３００Ｋ）まで冷却した際には、ＧａＮ膜はＳｉ基板に比べ、約０．２０％だけより縮み、これがＳｉ基板とＧａＮ膜の熱膨張差によるミスフィットとなる。上述したように、ＤＬＣ膜が４μｍの場合、Ｓｉ基板表面を約０．０２％引き伸ばすことができるため、本例の場合においては、ミスフィットを１０％程度改善できる。

図５に、ＤＬＣ膜の厚みと、図２（ｂ）に相当する時点つまり１３００ＫでのＳｉ基板表面の引張応力との関係を示す。図５から、ＤＬＣ膜の厚みが増加するに従い、引張応力が増加することが分かる。つまり、ＤＬＣ膜の厚みが増加するに従い、Ｓｉ基板表面はより引き伸ばされる。ここで、Ｓｉの引張降伏応力を６０ＭＰａとすると、これは、Ｓｉ基板の表面長を最大０．０５％引き伸ばす応力に相当する。その際のＤＬＣ膜の厚みは約１１．５μｍであり、ミスフィットを約２５％改善することができる。

次に、本発明の参考例について、図６を参照して説明する。図６に示す参考例に係る半導体積層構造体２１は、基板２２上に、第１の膜２３、バッファ層２４、及び、第２の膜２５を順次積層して成る。基板２２は例えばＳｉ基板であり、第１の膜２３は例えば結晶性の高いＳｉＯｘ膜（熱膨張率＝１３×１０^−６／Ｋ）であり、第２の膜２５は例えばＧａＮ膜（熱膨張率＝５．６×１０^−６／Ｋ）である。第１の膜２３は、基板２２よりも熱膨張率が高い。バッファ層２４及び第２の膜２５は、第１の膜２３よりも熱膨張率が高い。

半導体積層構造体２１を製造するには、まず、室温において、基板２２の上面（表面）上に第１の膜２３を成膜して中間積層体を形成する。その後、中間積層体を第２の膜２５の成長温度程度の高温（例えば１３００Ｋ程度）にまで加熱する。すると、基板２２の熱膨張率が第１の膜２３の熱膨張率よりも低いために、中間積層体の第１の膜２３の基板２２との非接触面つまり上面を凸とするように反る。

次に、１３００Ｋ程度の高温下において、第１の膜２３の上面上にバッファ層２４を成膜する。このときバッファ層２４は、第１の膜２３の上面に沿って第１の膜２３との非接触面が凸となった湾曲形状に形成される。なお、バッファ層２４の成膜を省略してもよい。

続いて、１３００Ｋ程度の高温下において、バッファ層２４上に第２の膜２５としてＧａＮ膜を成膜する。このとき第２の膜２５は、バッファ層２４の表面に沿ってバッファ層２４との非接触面（上面）が凸となった湾曲形状に形成される。第２の膜２５は、ＧａＮ膜だけであってもよいし、ＧａＮ膜上に更にＡｌＮ膜、ＡｌＧａＮ膜、ＩｎＧａＮ等の半導体膜を成膜したものであってもよい。

しかる後、半導体積層構造体２１の温度が室温まで低下すると、半導体積層構造体２１は基板２２及びすべての膜２３、２４、２５がほぼ反りのない平坦なものとなる。これは、高温時において上面を凸とするように反っていた第１の膜２３の上面が室温に戻る際に縮むことによって、熱膨張率が第１の膜２３よりも高いために第１の膜２３よりも縮み量が大きくなる第２の膜２５の高温から室温になることに伴う縮みが緩和されるからである。

このようにして製造された半導体積層構造体２１は、第２の膜２５に発生する内部応力（引張応力）が低く抑えられたものとなる。これは、上述の通り、第２の膜２５と第１の膜２３との熱膨張率の差による熱収縮量の差が、第２の膜２５の成膜時に上面が凸となるように第１の膜２３を引き伸ばしておくことで緩和されるためである。したがって、半導体積層構造体２１にはクラックが発生しにくい。

さらに別の参考例について説明する。この参考例では、まず、サファイア基板（熱膨張率＝８×１０^−６／Ｋ）の裏面上に、サファイア基板よりも熱膨張率の高い第１の膜（例えばＳｉＯｘ膜又はＳｉＮｘ膜）を室温にて成膜し、形成された中間積層体を高温まで加熱する。その後、サファイア基板の表面上に、基板よりも熱膨張率の低い第２の膜（例えばＧａＮ膜）を成膜し、室温まで温度を低下させる。この参考例においても、半導体積層構造体は内部応力及び反りが低減されたものとなる。

以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更を上述の実施の形態に施すことが可能である。例えば、第２の膜は、ＩＩＩ−Ｖ族窒化物半導体からなる膜、具体的には、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ及びＩｎＧａＡｌＮのいずれかの窒化物半導体からなる膜であってもよい。

１ 半導体積層構造体
２ 基板
３ 第１の膜
４ バッファ層
５ 第２の膜

Claims (2)

1. Ｓｉ基板の第１の面上に、前記基板よりも熱膨張率の低いダイヤモンドライクカーボン及び窒化炭素のいずれかからなる第１の膜を成膜する工程と、
   前記第１の膜の成膜後に、前記第１の面と反対側にある前記基板の第２の面上に、前記基板よりも熱膨張率の高いＩＩＩ−Ｖ族窒化物半導体からなる第２の膜を、前記第１の膜の成膜時よりも高い温度にて成膜する工程とを備えていることを特徴とする半導体積層構造体の製造方法。
2. 前記第１の膜の厚さが、２μｍ以上１１．５μｍ以下であることを特徴とする請求項１に記載の半導体積層構造体の製造方法。

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