JP2011187654A

JP2011187654A - Ｉｉｉ族窒化物半導体からなるｈｅｍｔ、およびその製造方法

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Publication number: JP2011187654A
Application number: JP2010050896A
Authority: JP
Inventors: Hiroshi Miwa; 浩士三輪; Masayoshi Ozaki; 正芳小嵜
Original assignee: Toyoda Gosei Co Ltd
Current assignee: Toyoda Gosei Co Ltd
Priority date: 2010-03-08
Filing date: 2010-03-08
Publication date: 2011-09-22

Abstract

【課題】Ｓｉ基板を成長基板として用いたIII 族窒化物半導体からなるＨＥＭＴの製造方法において、ウェハの反りを低減すること。
【解決手段】Ｓｉ基板１０上に形成されたバッファ層１１は、初期層１１０と厚さ４μｍ以上の複合層１１１が積層された構造である。初期層１１０は、６０ｎｍ以上の第１のＡｌＮ層１１０ａ、６０ｎｍ以上の第１のＧａＮ層１１０ｂが積層された構造であり、複合層１１１は、第２のＡｌＮ層１１１ａと、第２のＡｌＮ層１１１ａ上に形成された第２のＧａＮ層１１１ｂとからなる積層構造を複数回繰り返した構造である。第２のＡｌＮ層１１１ａに対する第２のＡｌＮ層１１１ａの厚さの比は４〜５である。複合層１１１形成時のＶ／III 比は、初期層１１０形成時よりも高くしている。バッファ層１１上には、電子走行層１２と電子供給層１３が形成されており、その総膜厚は１μｍ以上である。
【選択図】図１

Description

本発明は、III 族窒化物半導体からなるＨＥＭＴ、およびその製造方法に関するものであり、特に成長基板としてＳｉ基板を用いた場合にウェハの反りを抑制することができる製造方法に関する。

III 族窒化物半導体の成長基板として、従来よりサファイア基板が広く用いられており、Ｓｉ基板を用いることも検討されている。

しかし、サファイアは熱伝導性に問題があり、明確な劈開面がないため、加工が容易でない。また、Ｓｉ基板はサファイア基板に比べて安価で熱伝導性に優れ、大口径のものを用いることができるため量産性に優れているが、ＧａＮとＳｉの格子定数の差および熱膨張係数の差に起因して応力が発生してウェハに反りを生じてしまい、場合によってはクラックが生じてしまう。

Ｓｉ基板を用いた場合のウェハの反りを低減する方法として、Ｓｉ基板上に、ＧａＮとＳｉとの間の応力を緩和するバッファ層を形成し、バッファ層上にIII 族窒化物半導体からなる素子構造を形成する方法が知られている。

特許文献１には、Ｓｉ基板上に、ＡｌＮからなる第１の層とＧａＮからなる第２の層を交互に繰り返し積層したバッファ層を設け、第１の層の厚さを０．５〜１０ｎｍ、第２の層の厚さを１０〜５００ｎｍとするIII 族窒化物半導体発光素子が記載されており、このようなバッファ層を設けることで、バッファ層上に形成されるIII 族窒化物半導体層の平坦性、結晶性を良好にすることができるとの記載がある。

特許文献２には、Ｓｉ基板上に、ＡｌＮからなるバッファ層を設け、そのバッファ層上にＧａＮからなる第１の層とＡｌＮからなる第２の層を交互に繰り返し積層したバッファ層を設け、第１の層の厚さを１００ｎｍ〜１０００ｎｍ、第２の層の厚さを０．５〜２００ｎｍとする半導体デバイスが示されており、このようなバッファ層を設けることで、ウェハの反りを低減することができると記載されている。

特開２００３−６０２３４特開２００８−１７１８４３

しかし、特許文献１、２に記載の構造を用いてもウェハの反りの制御性は十分でなく、バッファ層上に形成されるIII 族窒化物半導体層の結晶性、平坦性を高めるために１μｍ以上に厚くすると、ウェハに大きな反りを生じてしまう。

そこで本発明の目的は、成長基板としてＳｉ基板を用いたIII 族窒化物半導体からなるＨＥＭＴの製造方法において、ウェハの反りをさらに低減し、バッファ層上に形成されるＨＥＭＴ構造を有した半導体層の結晶性、平坦性を高めることである。

第１の発明は、Ｓｉ基板上に、Ｓｉ基板側から第１のＡｌＮ層、第１のＧａＮ層の順に積層され、第１のＡｌＮ層の厚さが６０ｎｍ以上、第１のＧａＮ層の厚さが６０ｎｍ以上である構造の初期層を、ＭＯＣＶＤ法によって形成する初期層形成工程と、初期層上に、初期層側から第２のＡｌＮ層、第２のＧａＮ層の順に積層した構造を複数回繰り返した構造であって、全体の厚さを４μｍ以上とする複合層を、第２のＡｌＮ層の厚さに対する第２のＧａＮ層の厚さの比を４〜５とし、Ｖ／III 比を初期層形成時よりも高くしてＭＯＣＶＤ法によって形成する複合層形成工程と、複合層上に、III 族窒化物半導体からなり、ＨＥＭＴ構造を含む厚さ１μｍ以上の半導体層を、ＭＯＣＶＤ法によって形成する半導体層形成工程と、を有することを特徴とするＨＥＭＴの製造方法である。

ここでIII 族窒化物半導体とは、一般式Ａｌ_xＧａ_yＩｎ_zＮ（ｘ＋ｙ＋ｚ＝１、０≦ｘ、ｙ、ｚ≦１）で表される化合物半導体であり、Ａｌ、Ｇａ、Ｉｎの一部を他の第１３族元素（第３Ｂ族元素）であるＢやＴｌで置換したもの、Ｎの一部を他の第１５族元素（第５Ｂ族元素）であるＰ、Ａｓ、Ｓｂ、Ｂｉで置換したものをも含むものとする。

また、ＨＥＭＴ構造とは、ヘテロ接合構造によって接合界面に２次元電子ガス層が誘起された構造であり、たとえばＧａＮとＡｌＧａＮによるヘテロ接合構造を含む構造である。

第２の発明は、第１の発明において、複合層における第２のＡｌＮ層の厚さに対する第２のＧａＮ層の厚さの比は４であることを特徴とするＨＥＭＴの製造方法である。

第３の発明は、第１の発明または第２の発明において、半導体層は、複合層上にＧａＮからなる電子走行層と、電子走行層上に、その電子走行層とヘテロ接合するＡｌＧａＮからなる電子供給層と、によって構成されていることを特徴とするＨＥＭＴの製造方法である。

第４の発明は、Ｓｉ基板と、Ｓｉ基板上に位置する、Ｓｉ基板側から第１のＡｌＮ層、第１のＧａＮ層の順に積層され、第１のＡｌＮ層の厚さが６０ｎｍ以上、第１のＧａＮ層の厚さが６０ｎｍ以上である構造の初期層と、初期層上に位置する、初期層側から第２のＡｌＮ層、第２のＧａＮ層の順に積層した構造を複数回繰り返した構造であって、第２のＡｌＮ層の厚さに対する第２のＧａＮ層の厚さの比を４〜５とし、全体の厚さを４μｍ以上とする複合層と、複合層上に位置する、III 族窒化物半導体からなり、ＨＥＭＴ構造を有した厚さ１μｍ以上の半導体層と、を有することを特徴とするＨＥＭＴである。

本発明によると、成長基板としてＳｉ基板を用い、ＨＥＭＴ構造を有する半導体層を１μｍ以上の厚さに形成する場合であっても、ウェハの反りを抑制することができ、かつ半導体層の結晶性、平坦性を良好とすることができる。

実施例１のＨＥＭＴの構造について示した図。実施例１のＨＥＭＴの製造工程について示した図。複合層１１１全体の厚さとウェハの反り量の関係を示したグラフ。第１のＡｌＮ層１１０ａの厚さとウェハの反り量との関係を示したグラフ。第１のＡｌＮ層１１０ａ形成時のＶ／III 比と、第１のＡｌＮ層１１０ａ形成後のウェハのＲＭＳとの関係を示したグラフ。第１のＡｌＮ層１１０ａ形成時の成長レートと、第１のＡｌＮ層１１０ａ形成後のウェハのＲＭＳとの関係を示したグラフ。第１のＧａＮ層１１０ｂ形成時のＶ／III 比と、第１のＧａＮ層１１０ｂ形成後のウェハのＲＭＳとの関係を示したグラフ。第１のＧａＮ層１１０ｂの厚さと、第１のＧａＮ層１１０ｂ形成後のウェハのＲＭＳとの関係を示したグラフ。

以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。

図１は、実施例１のＨＥＭＴの構造について示した図である。実施例１のＨＥＭＴは、Ｓｉ基板１０と、Ｓｉ基板１０上に形成されたバッファ層１１と、バッファ層１１上に形成されたＧａＮからなる電子走行層１２と、電子走行層１２上に形成されたＡｌＧａＮからなる電子供給層１３と、電子供給層１３上に互いに離間して形成されたソース電極１４、ドレイン電極１５と、電子供給層１３上のソース電極１４とドレイン電極１５との間に形成されたゲート電極１６と、によって構成されている。電子走行層１２と電子供給層１３は、本発明のＨＥＭＴ構造を含む半導体層に相当する。

Ｓｉ基板１０は、主面が（１１１）面、直径３インチ、厚さ６００μｍのＳｉからなる基板である。

バッファ層１１は、Ｓｉ基板１０側から順に、初期層１１０、複合層１１１が積層された構造である。

初期層１１０は、Ｓｉ基板１０側から順に、第１のＡｌＮ層１１０ａ、第１のＧａＮ層１１０ｂが積層された構造である。第１のＡｌＮ層１１０ａを設けたのは、ＳｉとＧａＮの反応を抑制するためである。また、第１のＧａＮ層１１０ｂを設けたのは、第１のＡｌＮ層１１０ａによる平坦性の悪化を回復させ、バッファ層１１上に形成する電子走行層１２や電子供給層１３の平坦性を向上させることができるからである。

初期層１１０における第１のＡｌＮ層１１０ａの厚さは、６０ｎｍ以上である。これにより、Ｓｉと第１のＧａＮ層１１０ｂが反応しないようにしつつ、第１のＡｌＮ層１１０ａの結晶性を高めることができ、電子走行層１２や電子供給層１３の結晶性を十分に向上させることができる。また、第１のＡｌＮ層１１０ａの厚さは、２００ｎｍ以下とするのがよい。これよりも厚いと、第１のＡｌＮ層１１０ａにクラックが生じてしまう場合があるからである。より望ましい第１のＡｌＮ層１１０ａの厚さは、７０〜１９０ｎｍであり、さらに望ましいのは８０〜１６０ｎｍである。

初期層１１０における第１のＧａＮ層１１０ｂの厚さは、６０ｎｍ以上である。これにより、第１のＡｌＮ層１１０ａを設けたことによる平坦性の悪化を十分に回復させることができる。また、第１のＧａＮ層１１０ｂの厚さは、２００ｎｍ以下とするのがよい。平坦性を回復させる効果が飽和してしまい、これよりも厚くする意義がないからである。より望ましい第１のＧａＮ層１１０ｂの厚さは、６０〜１５０ｎｍであり、さらに望ましいのは６０〜１００ｎｍである。

複合層１１１は、第２のＡｌＮ層１１１ａと、第２のＡｌＮ層１１１ａ上に形成された第２のＧａＮ層１１１ｂとからなる積層構造を複数回繰り返した構造である。複合層１１１全体の厚さは４μｍ以上である。４μｍ以上とすることで、バッファ層１１上に形成する電子走行層１２や電子供給層１３の結晶性を十分に向上させることができる。第２のＡｌＮ層１１１ａの厚さに対する第２のＧａＮ層１１１ｂの厚さの比は、４〜５である。比がこの範囲であれば、複合層１１１の厚さを４μｍ以上としてもクラックが生じず、かつその複合層１１１によってウェハを凹状（複合層１１１側からＳｉ基板１０側に向かって凹の形状）に反らせる引張応力を生じさせることができる。その結果、電子走行層１２と電子供給層１３の総膜厚を１μｍ以上としても、複合層１１１による引張応力を、電子走行層１２と電子供給層１３による圧縮応力によって打ち消すことでウェハの反りを望ましい範囲に抑制することができる。最も望ましいのは、第２のＡｌＮ層１１１ａの厚さに対する第２のＧａＮ層１１１ｂの厚さの比を４とすることである。また、ウェハの反りを抑制するために、第２のＡｌＮ層１１１ａの厚さは、２０〜３０ｎｍ、第２のＧａＮ層１１１ｂの厚さは、８０〜１２０ｎｍとするのが望ましい。

電子走行層１２はＧａＮからなる層である。電子供給層１３は、Ａｌの組成比が２０〜４０％で厚さ１０〜５０ｎｍのＡｌＧａＮからなり、電子走行層１２とヘテロ接合する。電子走行層１２と電子供給層１３との界面であって電子走行層１２側には、２次元電子ガス層１７が形成される。電子走行層１２と電子供給層１３の総膜厚は１μｍ以上である。１μｍ以上とするのは、電子走行層１２および電子供給層１３の結晶性、平坦性を良好とし、電流リークなどを防止するためである。また、電子走行層１２と電子供給層１３の総膜厚は５μｍ以下とすることが望ましい。これよりも厚いと成長させるのに時間がかかるため量産性やコストに問題があり、またウェハの反りを抑制するのも難しくなる。より望ましい電子走行層１２と電子供給層１３の総膜厚は１〜２μｍである。

ソース電極１４およびドレイン電極１５は、電子供給層１３に対してオーミックコンタクトをとることができる材料からなり、たとえば、Ｔｉ／Ａｌなどである。また、ゲート電極１６は、電子供給層１３に対してショットキーコンタクトをとることができる材料からなり、たとえばＮｉやＷなどである。

この実施例１のＨＥＭＴは、ドレイン電極１５から２次元電子ガス層１７を介してソース電極１４へ流れる電流を、ゲート電極１６に印加する電圧によって制御する半導体素子である。

次に、実施例１のＨＥＭＴの製造工程について、図２を参照に説明する。

まず、主面を（１１１）面とする直径３インチ、厚さ６００μｍのＳｉ基板１０上に、ＭＯＣＶＤ法によって、厚さ６０ｎｍ以上の第１のＡｌＮ層１１０ａ、厚さ６０ｎｍ以上の第１のＧａＮ層１１０ｂを順に積層して初期層１１０を形成する。キャリアガスには水素と窒素、窒素源にはアンモニア、Ｇａ源にはＴＭＧ（トリメチルガリウム）、Ａｌ源にはＴＭＡ（トリメチルアルミニウム）を用いた。また、成長温度は１０７０℃とした。また、第１のＡｌＮ層１１０ａ形成時のＶ／III 比は１０００〜１２００、成長レートは２５〜３０ｎｍ／ｍｉｎとした。このようなＶ／III 比、成長レートとすることで、第１のＡｌＮ層１１０ａにクラックが生じるのを防止し、結晶性、平坦性に優れた第１のＡｌＮ層１１０ａを形成することができる。また、第１のＧａＮ層１１０ｂ形成時のＶ／III 比は８００〜１０００とした。このようなＶ／III 比とすることで、第１のＧａＮ層１１０ｂの平坦性を高めることができる。

次に、初期層１１０上に、ＭＯＣＶＤ法によって、第２のＡｌＮ層１１１ａと第２のＧａＮ層１１１ｂを交互に繰り返し積層して４μｍ以上の複合層１１１を形成する。キャリアガス、窒素源、Ｇａ源、Ａｌ源はいずれも初期層１１０の形成時と同様である。ここで第２のＡｌＮ層１１１ａの厚さに対する第２のＧａＮ層１１１ｂの厚さの比は、４〜５とする。また、複合層１１１形成時のＶ／III 比は、初期層１１０形成時よりも高い値とする。これは、初期層１１０形成時よりもＶ／III 比を低い値とすると、窒素の蒸発によってＧａＮが削れてしまい、複合層１１１をうまく形成することができないからである。この複合層１１１を形成した段階では、その複合層１１１による引張応力によってウェハは凹状に反っており、その反り量は−１００〜０μｍとなっている。反り量は、ウェハの最小高さと最大高さの差であり、Ｓｉ基板１０側からバッファ層１１側に凸状に反っている場合を＋の値、バッファ層１１側からＳｉ基板１０側に凹状に反っている場合を−の値としている。

次に、複合層１１１上にＭＯＣＶＤ法によって、電子走行層１２、電子供給層１３を順に積層する（図２（ｃ）参照）。電子走行層１２と電子供給層１３を合わせた総膜厚は１μｍ以上とした。このとき、電子走行層１２および電子供給層１３によって、ウェハの凹状の反りを凸状に反らせる方向に応力が生じる。そのため、電子走行層１２および電子供給層１３を形成する前には、バッファ層１１の効果によって反り量−１００〜０μｍの凹状の反りであったウェハは、電子走行層１２および電子供給層１３の形成後には−３０〜３０μｍの望ましい範囲の反り量となる。

その後、電子供給層１３上に、ソース電極１４、ドレイン電極１５を離間して形成し、電子供給層１３上であってソース電極１４とドレイン電極１５との間の位置にゲート電極１６を形成する。以上によって、図１に示した実施例１のＨＥＭＴが製造される。

図３は、複合層１１１全体の厚さとウェハの反り量の関係を示したグラフである。初期層１１０の第１のＡｌＮ層１１０ａ、第１のＧａＮ層１１０ｂの厚さはともに８０ｎｍとし、複合層１１１の第２のＡｌＮ層１１１ａの厚さは２０ｎｍとした。また、第２のＡｌＮ層１１１ａの厚さに対する第２のＧａＮ層１１１ｂの厚さの比を、３、４、５、１０、１５と変化させた。複合層１１１全体の厚さは、第２のＡｌＮ層１１１ａと第２のＧａＮ層１１１ｂのペア数によって変化させている。ここでの反り量は、複合層１１１を形成し、電子走行層１２を形成する前での値である。

複合層１１１全体の厚さは、複合層１１１上に形成する電子走行層１２の平坦性、結晶性を良好とするために４μｍ以上とする必要がある。また、ウェハの反り量は、その後に電子走行層１２を１μｍ以上の厚さで形成することを考えて、反り量が−１００〜０μｍが望ましい。反り量が−１００μｍよりも小さいと、ウェハにクラックを生じてしまう。反り量が−１００〜０μｍの範囲であれば、電子走行層１２を１μｍ以上の厚さで形成したときの反り量が−３０〜３０μｍの望ましい範囲に抑えることができる。これらの条件を満たすのは、図３を見ると、第２のＡｌＮ層１１１ａの厚さに対する第２のＧａＮ層１１１ｂの厚さの比を、４または５としたときである。比を３とした場合では、複合層１１１全体の厚さを３μｍ以下とした段階でクラックが生じてしまい、比を１０、または１５とした場合には、複合層１１１全体の厚さを４μｍ以下とした段階で反り量が＋の値となっており、条件を満たしていない。

したがって、図３から、複合層１１１の第２のＡｌＮ層１１１ａの厚さに対するＧａＮ層１１１ｂの厚さの比は、４〜５とするのがよいことがわかる。

図４は、初期層１１０の第１のＡｌＮ層１１０ａの厚さとウェハの反り量との関係を示したグラフである。反り量は、電子走行層１２を形成した段階での値である。複合層１１１の第１のＧａＮ層１１０ｂの厚さは８０ｎｍ、複合層１１１の第２のＡｌＮ層１１１ａの厚さは２５ｎｍ、第２のＧａＮ層１１１ｂの厚さは１００ｎｍ、電子走行層１２の厚さは１μｍとした。

反り量は−５０〜５０μｍの範囲が望ましいが、図４によると、反り量がこの範囲となるのは、初期層１１０の第１のＡｌＮ層１１０ａの厚さが７０〜１９０ｎｍの範囲の場合である。したがって、第１のＡｌＮ層１１０ａの厚さは７０〜１９０ｎｍの範囲とすることが望ましいことがわかる。

図５は、初期層１１０の第１のＡｌＮ層１１０ａ形成時のＶ／III 比と、第１のＡｌＮ層１１０ａ形成後のウェハのＲＭＳ（二乗平均粗さ）との関係を示したグラフである。ＡｌＮ層１１０ａの成長レートは５．５ｎｍ／ｍｉｎとし、厚さを２５〜４０ｎｍとした。この図５から、Ｖ／III 比を小さくするほど第１のＧａＮ層１１０ｂのＲＭＳを小さくできることがわかる。ただし、Ｖ／III 比を小さくしすぎると第１のＡｌＮ層１１０ａの結晶性が悪化するため、１０００以上とすることが望ましい。

図６は、初期層１１０の第１のＡｌＮ層１１０ａ形成時の成長レートと、第１のＡｌＮ層１１０ａ形成後のウェハのＲＭＳとの関係を示したグラフである。Ｖ／III 比は１２００、第１のＡｌＮ層１１０ａの厚さは２５〜４０ｎｍとした。ＲＭＳは２ｎｍ以下が望ましいが、そのためには成長レートを２９ｎｍ／ｍｉｎ以上とすればよいことがわかる。

図７は、初期層１１０の第１のＧａＮ層１１０ｂ形成時のＶ／III 比と、第１のＧａＮ層１１０ｂ形成後のウェハのＲＭＳとの関係を示したグラフである。第１のＧａＮ層１１０ｂの厚さは３０ｎｍとし、第１のＡｌＮ層１１０ａ形成時のＶ／III 比は１２００、第１のＡｌＮ層１１０ａの成長レートは２９ｎｍ／ｍｉｎ、厚さは２５〜４０ｎｍとした。この図７から、Ｖ／III 比が８００〜１５００の範囲でＲＭＳを小さくするできることがわかる。

図８は、初期層１１０の第１のＧａＮ層１１０ｂの厚さと、第１のＧａＮ層１１０ｂ形成後のウェハのＲＭＳとの関係を示したグラフである。Ｖ／III 比は８９０とし、第１のＡｌＮ層１１０ａ形成時のＶ／III 比は１２００、第１のＡｌＮ層１１０ａの成長レートは２９ｎｍ／ｍｉｎ、厚さは２５〜４０ｎｍとした。ＲＭＳは２ｎｍ以下が望ましいが、図８から第１のＧａＮ層１１０ｂの厚さを６０ｎｍ以上とすればよいことがわかる。

以上のように、実施例１のＨＥＭＴの製造方法によると、成長基板としてＳｉ基板を用い、バッファ層１１上に１μｍ以上のＧａＮからなる電子走行層１２を形成した場合でも、上記のようなバッファ層１１を形成しているため、ウェハの反りを制御性よく抑制することができる。

なお、実施例１では、バッファ層１１上に形成するＨＥＭＴ構造として、バッファ層１１上に電子走行層１２と電子供給層１３を順に積層した構造を示したが、本発明はこのような構造に限るものではなく、従来よりＨＥＭＴの構造として知られている種々の構造を本発明に用いることができる。

本発明のIII 族窒化物半導体からなるＨＥＭＴの製造方法では、成長基板としてＳｉ基板を用いているため、低コストで量産性に優れている。

１０：Ｓｉ基板
１１：バッファ層
１２：電子走行層
１３：電子供給層
１４：ソース電極
１５：ドレイン電極
１６：ゲート電極
１１０：初期層
１１１：複合層
１１０ａ：第１のＡｌＮ層
１１０ｂ：第１のＧａＮ層
１１１ａ：第２のＡｌＮ層
１１１ｂ：第２のＧａＮ層

Claims

Ｓｉ基板上に、前記Ｓｉ基板側から第１のＡｌＮ層、第１のＧａＮ層の順に積層され、前記第１のＡｌＮ層の厚さが６０ｎｍ以上、前記第１のＧａＮ層の厚さが６０ｎｍ以上である構造の初期層を、ＭＯＣＶＤ法によって形成する初期層形成工程と、
前記初期層上に、前記初期層側から第２のＡｌＮ層、第２のＧａＮ層の順に積層した構造を複数回繰り返した構造であって、全体の厚さを４μｍ以上とする複合層を、前記第２のＡｌＮ層の厚さに対する前記第２のＧａＮ層の厚さの比を４〜５とし、Ｖ／III 比を前記初期層形成時よりも高くしてＭＯＣＶＤ法によって形成する複合層形成工程と、
前記複合層上に、III 族窒化物半導体からなり、ＨＥＭＴ構造を有した厚さ１μｍ以上の半導体層を、ＭＯＣＶＤ法によって形成する半導体層形成工程と、
を有することを特徴とするＨＥＭＴの製造方法。
前記複合層における前記第２のＡｌＮ層の厚さに対する前記第２のＧａＮ層の厚さの比は４であることを特徴とする請求項１に記載のＨＥＭＴの製造方法。
前記半導体層は、前記複合層上にＧａＮからなる電子走行層と、前記電子走行層上に、その電子走行層とヘテロ接合するＡｌＧａＮからなる電子供給層と、によって構成されていることを特徴とする請求項１または請求項２に記載のＨＥＭＴの製造方法。
Ｓｉ基板と、
前記Ｓｉ基板上に位置する、前記Ｓｉ基板側から第１のＡｌＮ層、第１のＧａＮ層の順に積層され、前記第１のＡｌＮ層の厚さが６０ｎｍ以上、前記第１のＧａＮ層の厚さが６０ｎｍ以上である構造の初期層と、
前記初期層上に位置する、前記初期層側から第２のＡｌＮ層、第２のＧａＮ層の順に積層した構造を複数回繰り返した構造であって、前記第２のＡｌＮ層の厚さに対する前記第２のＧａＮ層の厚さの比を４〜５とし、全体の厚さを４μｍ以上とする複合層と、
前記複合層上に位置する、III 族窒化物半導体からなり、ＨＥＭＴ構造を有した厚さ１μｍ以上の半導体層と、
を有することを特徴とするＨＥＭＴ。