JP4670055B2 - 半導体基板及び半導体装置 - Google Patents

Description

本発明は、シリコン基材上にIII族窒化物層を形成した半導体基板及びこれを用いた半導体装置に関する。特に本発明は、Ｓｉ基材上に成膜したIII族窒化物の結晶性が向上した半導体基板及びこれを用いた半導体装置に関する。

III族窒化物系の半導体、例えば窒化ガリウム系の半導体は、バンドギャップがシリコン及びＧａＡｓと比べて広い。このため、III族窒化物層を半導体装置の基板として用いると、優れた特性の半導体装置を形成することができる。

従来のIII族窒化物基板は、サファイア基材上に、緩衝膜を介してIII族窒化物層を形成した構造を有している。しかし、サファイア基材は絶縁物であるため、電極構造が複雑になる。またサファイア基材は生産性が低く、価格が高く、かつ放熱性がよくない。そこで、生産性が高く、低価格であり、かつ放熱性が良いＳｉ（シリコン）を基材としてIII族窒化物層を形成する技術が望まれている。

しかし、Ｓｉ結晶とIII族窒化物層の間には大きな格子不整合（例えばＧａＮの場合は約１４％）があり、かつ熱膨張率にも差がある。このため、Ｓｉ基材上に直接良質のIII族窒化物層を形成することは難しい。これを解決する技術の一つとして、Ｓｉ基材とＧａＮ層の間に、ＡｌＮ層から始まる複数のＡｌＮ／ＧａＮの多層緩衝層を挿入する技術がある。これにより、Ｓｉ基材に比較的厚いＧａＮ層を形成することができる。しかし本技術によっても、ＧａＮ層を必要な厚さにすると、ＧａＮ層にクラックが発生してしまう。

これを解決する技術の一つとして、特許文献１に記載の技術がある。この技術はＳｉ基材上にＢＰ（リン化ボロン）をバッファー層として形成し、その上にＡｌＮ／ＧａＮからなる超格子バッファー結晶層を１０層形成し、その上にＧａＮ層を形成する技術である。
特開２００５−５６５７号公報

しかし特許文献１に記載の技術では、Ｓｉ基材とＢＰ層の界面に応力が生じ、その結果、ＧａＮ基板に反りが生じる。ＧａＮ基板に反りが生じるとその応力を緩和するためにＧａＮ層に欠陥が導入され、基板の品質が低下してしまう（例えば特許文献１の第１０段落）。これを解決する手法として、特許文献１の第１１，１２段落には、半導体素子の動作層として必要な部分にのみＧａＮ層を成長させる技術が開示されている。しかしこのような手法をとると工程数が増加する。

本発明は上記のような事情を考慮してなされたものであり、その目的は、製造に必要な工程数を増加させることなく、III族窒化物層の結晶性が向上した半導体基板及びこれを用いた半導体装置を提供することにある。

本発明者が鋭意検討を重ねた結果、Ｓｉ基材上に適切なバッファー層を形成し、その上にＡｌ_eＧａ_fＩｎ_1-e-fＮ_ｘ（０≦ｅ≦１、０≦ｆ≦１、かつ０≦ｅ＋ｆ≦１）層と、Ａｌ_gＧａ_hＩｎ_1-g-hＮ_ｙ（０≦ｇ≦１、０≦ｈ≦１、かつ０≦ｇ＋ｈ≦１）層を、適正な層数ほど交互に積層し、さらにその上に基板として用いるＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ（０≦i≦１、０≦ｊ≦１、かつ０≦ｉ＋ｊ≦１）層を形成することにより、化合物半導体基板において、製造に必要な工程数を増加させることなく、化合物半導体層の結晶性を向上できることが見出された。

すなわち本発明に係る半導体基板は、Ｓｉ基材上に形成された第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ（０≦ａ≦１、０≦ｂ≦１、かつ０≦ａ＋ｂ≦１）層と、
前記第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ層上に形成された第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ（０≦ｃ≦１、０≦ｄ≦１、かつ０≦ｃ＋ｄ≦１）層と、
前記第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ層上に位置し、第３のＡｌ_eＧａ_fＩｎ_1-e-fＮ_ｘ（０≦ｅ≦１、０≦ｆ≦１、かつ０≦ｅ＋ｆ≦１）層及び第４のＡｌ_gＧａ_hＩｎ_1-g-hＮ_ｙ（０≦ｇ≦１、０≦ｈ≦１、かつ０≦ｇ＋ｈ≦１）層を交互に積層した多層膜と、
前記多層膜上に形成された第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ（０≦i≦１、０≦ｊ≦１、かつ０≦ｉ＋ｊ≦１）層と、
を具備し、前記多層膜における前記第３のＡｌ_eＧａ_fＩｎ_1-e-fＮ_ｘ層と前記第４のＡｌ_gＧａ_hＩｎ_1-g-hＮ_ｙ層の積層数は１６０層以下であることを特徴とする。ただし、ｖ、ｗ、ｘ、ｙ、ｚは正数である。

前記多層膜が有する前記第３のＡｌ_eＧａ_fＩｎ_1-e-fＮ_ｘ層と前記第４のＡｌ_gＧａ_hＩｎ_1-g-hＮ_ｙ層の積層数は４０層以上、好ましくは６０層以上であるのが好ましい。また、本発明において、二結晶Ｘ線回折法における前記第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｘ層の（０００４）面の回折ピークのロッキングカーブの半値幅を、８００arcsec以下にすることができる。

本発明に係る半導体装置は、Ｓｉ基材上に形成された第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ（０≦ａ≦１、０≦ｂ≦１、かつ０≦ａ＋ｂ≦１）層と、
前記第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ層上に形成された第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ（０≦ｃ≦１、０≦ｄ≦１、かつ０≦ｃ＋ｄ≦１）層と、
前記第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ層上に位置し、第３のＡｌ_eＧａ_fＩｎ_1-e-fＮ_ｘ（０≦ｅ≦１、０≦ｆ≦１、かつ０≦ｅ＋ｆ≦１）層と、第４のＡｌ_gＧａ_hＩｎ_1-g-hＮ_ｙ（０≦ｇ≦１、０≦ｈ≦１、かつ０≦ｇ＋ｈ≦１）層を交互に積層した多層膜と、
前記多層膜上に形成された第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ（０≦i≦１、０≦ｊ≦１、かつ０≦ｉ＋ｊ≦１）層と、
前記第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層を用いて形成された半導体素子と、
を具備し、前記多層膜における前記第３のＡｌ_eＧａ_fＩｎ_1-e-fＮ_ｘ層と前記第４のＡｌ_gＧａ_hＩｎ_1-g-hＮ_ｙ層の積層数の積層数は１６０層以下であることを特徴とする。
この場合、前記半導体素子の表面のピット密度を１．３×１０^１０ｃｍ^-２にすることができる。

本発明によれば、半導体基板及び半導体装置において、製造に必要な工程数を増加させることなく、Ｓｉ基材上に成膜したIII族窒化物層の結晶性を向上させることができる。

以下、図１を参照して本発明の実施形態に係る半導体装置について説明する。この半導体装置において、表面が（１１１）面である第１導電型（例えばｎ型）のＳｉ基材１にアンドープの第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ（０≦i≦１、０≦ｊ≦１、かつ０≦ｉ＋ｊ≦１）層５を形成したものが、土台層として使用されている。Ｓｉ基材１と第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５の間には、バッファー層としての第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ（０≦ａ≦１、０≦ｂ≦１、かつ０≦ａ＋ｂ≦１）層２（ＡｌＮ層であってもよい）、第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ（０≦ｃ≦１、０≦ｄ≦１、かつ０≦ｃ＋ｄ≦１）層３、及び、第３のＡｌ_eＧａ_fＩｎ_1-e-fＮ_ｘ（０≦ｅ≦１、０≦ｆ≦１、かつ０≦ｅ＋ｆ≦１）層（ＡｌＮ層であっても良い）と、第４のＡｌ_gＧａ_hＩｎ_1-g-hＮ_ｙ（０≦ｇ≦１、０≦ｈ≦１、かつ０≦ｇ＋ｈ≦１）層（ＧａＮ層であっても良い）を交互に積層した多層膜４が、この順に積層されている。なお、ｖ、ｗ、ｘ、ｙ、ｚは正数である。

第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ層２の厚さは２００ｎｍ以上、５００ｎｍ以下であることが好ましい。２００ｎｍ未満の場合はバッファー層としての機能が不十分であり、また５００ｎｍ超とした場合、膜にクラックが生じ、上層に成長した膜の結晶性を劣化させてしまう。また、第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ層３の厚さは、クラックを抑制するという観点から、２μｍ以下とするのが好ましい。また、多層膜４において、第３のＡｌ_eＧａ_fＩｎ_1-e-fＮ_ｘ層及び第４のＡｌ_gＧａ_hＩｎ_1-g-hＮ_ｙ層それぞれの厚さは、クラックを抑制するという観点から、５〜４０ｎｍ及び２．５〜２０ｎｍとするのが好ましい。また、第３のＡｌ_eＧａ_fＩｎ_1-e-fＮ_ｘ層及び第４のＡｌ_gＧａ_hＩｎ_1-g-hＮ_ｙ層の積層数が増加すると第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５の結晶性がよくなるため、積層数の下限値は合計で４０層以上、好ましくは合計で６０層超とする。一方、第３のＡｌ_eＧａ_fＩｎ_1-e-fＮ_ｘ層及び第４のＡｌ_gＧａ_hＩｎ_1-g-hＮ_ｙ層の積層数が増加するにつれて多層膜４に生じる応力が増大し、その結果第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５にクラックが入って結晶性が必要な状態以下になるため、上限を合計で１６０層とする。

バッファー層の構造を上記した構造にすることにより、製造に必要な工程数を増加させることなく、第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５及びこれより上の層の結晶性を向上させることができる。
また、第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５及びこれより上の層の結晶性が向上するため、発光素子の基板として用いた場合に、垂直共振器構造などの光反射鏡を有する構造を作製することもできる。

この基板（すなわち第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５より下の層）を用いて作成した素子について、ＨＥＭＴを例に説明する。第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５上にはＡｌＮ層６を介して半導体層１０が形成されている。半導体層１０は、バリア層７（例えばＡｌ_ｔＧａ_１−ｔＮ（０＜ｔ＜１）層）、第１導電型(例えばｎ型)のキャリア供給層８（例えばＡｌ_ｔＧａ_１−ｔＮ層）、及びキャップ層９（例えばＡｌ_ｔＧａ_１−ｔＮ層）をこの順に積層した構造を有している。半導体層１０は、バンドギャップが第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５よりも大きくなるように成分が設定されている。このため、半導体層１０のキャリア供給層８から供給されたキャリアは、第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５及びＡｌＮ層６の界面に蓄積され、これにより２次元電子ガスが形成され、高い移動度を示すことができる。

次に、図１に示した半導体装置の製造方法について説明する。まずトリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）、トリメチルインジウム（ＴＭＩ）、及びＮＨ_３を原料ガスとしたＭＯＣＶＤ法により、第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ層２、第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ層３、多層膜４、及び第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５を形成する。

Ｓｉ基材１と多層膜４の間のバッファー層が熱分解しやすい場合、多層膜４の形成工程においてバッファー層が熱分解してＳｉ基材１と反応し、結果として上層の半導体層が多結晶構造になる（例えば特開２０００−２７７４４１号公報の第６及び７段落参照）。これに対し、本発明では、バッファー層となる第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ層２及び第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ層３の融点が高い。従って、多層膜４及び第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５の結晶性がよくなる。なお、第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ層２をＡｌＮ層とした場合、熱分解抑制効果が更に高くなる。ここで、ＡｌＮ層の成長温度を１１００℃以上にすることが好ましい。このようにすることでＡｌＮ層は高融点の半導体層になり、結晶化を施す為の熱処理が不要になり、生産効率が高くなる。

その後、ＴＭＡ及びＮＨ_３を原料ガスとしたＭＯＣＶＤ法によりＡｌＮ層６を形成し、さらにＴＭＧ、ＴＭＡ、及びＮＨ_３を原料ガスとしたＭＯＣＶＤ法により半導体層１０を形成する。これらの工程は、同一の半導体製造装置内で連続して行うことができる。

上記した工程において、Ｓｉ基材１の温度を９００℃以上にするのが好ましい。
なお、Ｓｉ基材１の温度を９００℃以上にしても、上記したようにＳｉ基材１の上には第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ層２及び第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ層３が形成されているため、これらより上に位置する各層とＳｉ基材１が反応することを防止できる。このため、第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５の結晶性及び平坦性が向上する。

上記した方法により、図１に示した構造を有しており、かつ多層膜４の積層数が互いに異なる５つの半導体装置を形成した。各半導体装置において、第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ層２はＡｌＮ層であり、その成長温度及び厚さは１０００℃及び１００ｎｍである。Ａｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ層３は４０ｎｍのＡｌ_0.26Ｇａ_0.74Ｎ層であり、多層膜４はＧａＮ（２０ｎｍ）層とＡｌＮ（５ｎｍ）層を交互に９００℃で積層したものである。多層膜４におけるＧａＮ層とＡｌＮ層の積層数は、４０層、６０層、１００層、１４０層、又は２００層である。第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５はＧａＮ層で１μｍであり、ＡｌＮ層６は１ｎｍである。半導体層１０のバリア層７、キャリア供給層８、及びキャップ層９は、それぞれ７ｎｍのＡｌ_０．２６Ｇａ_０．７４Ｎ層、１５ｎｍのｎ型Ａｌ_０．２６Ｇａ_０．７４Ｎ層、及び３ｎｍのＡｌ_０．２６Ｇａ_０．７４Ｎ層である。

図２の各図は、各試料におけるＧａＮ層５の表面ＳＥＭ写真である。多層膜４における積層数が１４０層以下の場合は、ＧａＮ層５にクラックが入っていないが、積層数が２００層の場合は、ＧａＮ層５にクラックが入っていたため、後述する各種特性の測定が不可能だった。また、多層膜４の積層数が６０層以上になると、ＧａＮ層５のピット数が減少し、平坦性が十分に向上した。このため、多層膜４の積層数は６０層以上が好ましいと判断できる。

図３は、多層膜４の積層数と基板の反り（基板中心部と縁部の高さの差：μｍ）の関係を示すグラフである。多層膜４の積層数が増加するにつれて、基板の反りは７３μｍから１４８μｍへ直線的に増加した。
本図及び図２で説明した結果より、多層膜４における積層数が１６０層以上になるとＧａＮ層５にクラックが生じて必要な特性を有さなくなると判断できる。

図４は、二結晶Ｘ線回折法における、ＧａＮ層５の（０００４）面及び（２０２４）面それぞれからの回折ピークのロッキングカーブの半値幅と、多層膜４の積層数の関係を示すグラフである。（０００４）面及び（２０２４）面それぞれからの回折ピークの半値幅は、多層膜４の積層数が４０層の場合は７７０arcsec，１５８９arcsecであるのに対し、積層数が１４０層の場合は６８８arcsec，１１１８arcsecであった。このことから、多層膜４の積層数が増加するにつれて第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５の結晶性がよくなることが分かった。特に積層数を６０層以上にすると、（０００４）面及び（２０２４）面それぞれからの回折ピークの半値幅は７１５arcsec以下及び１４９０arcsec以下となり、結晶性を十分高くできることが分かった。

図５（Ａ）〜（Ｅ）それぞれは、多層膜４の積層数が４０層、６０層、１００層、１４０層、及び２００層の場合のＧａＮ層５の表面の原子間力顕微鏡（ＡＦＭ）写真であり、図６はＧａＮ層５表面のピット密度を多層膜４の積層数別に示す図表である。これらの写真及び図表から、多層膜４の積層数が増えるにつれて第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５表面のピット密度が１．３×１０^１０（ｃｍ^-２）、１．１×１０^１０（ｃｍ^-２）、７．３×１０^９（ｃｍ^-２）、３．８×１０^９（ｃｍ^-２）、及び３．１×１０^９（ｃｍ^-２）と低下していることが分かった。ただし、上記したように積層数が２００層の場合はクラックが発生した。

図７は、多層膜４の積層数が４０層、１００層、及び１４０層の半導体装置における、２次元電子ガスによるキャリア（電子）の移動度及びキャリア密度の温度依存性を示すグラフである。なお、このキャリアはＧａＮ層５及びＡｌＮ層６の界面に蓄積したものである。本グラフにおいて横軸は温度である。また図８は多層膜４の積層数と半導体装置のシート抵抗の関係を示すグラフである。

キャリア移動度は、多層膜４の積層数が増加するにつれて、いずれの温度においても上昇した。具体的な値を示すと、７７Ｋ及び室温におけるキャリアの移動度は、多層膜４の積層数が４０層の場合は６２２７ｃｍ^２／Ｖｓ、１４１４ｃｍ^２／Ｖｓであったが、多層膜４の積層数が１４０層の場合は１０９５８ｃｍ^２／Ｖｓ、１５２４ｃｍ^２／Ｖｓであった。電子の移動度がこのような傾向を示したのは、多層膜４の積層数が増えることで多層膜４より上の各層の結晶性が向上し、結晶欠陥による散乱が減少していることに起因すると考えられる。

以上の結果より、多層膜４の積層数が４０層以上（好ましくは６０層以上）１６０層以下の場合に、第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５及びその上の各層の結晶性がよくなり、かつ第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層５を用いて形成した半導体装置の特性も向上することが分かった。

尚、本発明は上述した実施形態又は実施例に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

本発明の実施形態に係る半導体装置を示す断面図。 各図はＧａＮ層５の表面のＳＥＭ写真。 多層膜４の積層数と基板の反りの関係を示すグラフ。 二結晶Ｘ線回折法における回折ピークのロッキングカーブの半値幅と、多層膜４の積層数の関係を示すグラフ。 各図はＧａＮ層５の表面のＡＦＭ写真。 ＧａＮ膜表面のピット密度を多層膜４の積層数別に示す図表。 おけるキャリア（正孔）の移動度及びキャリア密度の温度依存性を示すグラフ。

符号の説明

１…Ｓｉ基材、２…第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ層、３…第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ層、４…多層膜、５…第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層、６…ＡｌＮ層、７…バリア層、８…キャリア供給層、９…キャップ層、１０…半導体層

Claims (4)

1. Ｓｉ基材上に形成された第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ（０≦ａ≦１、０≦ｂ≦１、かつ０≦ａ＋ｂ≦１）層と、
   前記第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ層上に形成された第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ（０≦ｃ≦１、０≦ｄ≦１、かつ０≦ｃ＋ｄ≦１）層と、
   前記第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ層上に位置し、第３のＡｌＮ層及び第４のＧａＮ層を交互に積層した多層膜と、
   前記多層膜上に形成された第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ（０≦i≦１、０≦ｊ≦１、かつ０≦ｉ＋ｊ≦１）層と、を具備し、
   前記第１のＡｌ_aＧａ_ｂＩｎ_1-a-bＮ_ｖ層は、前記Ｓｉ基材上に１０００℃あるいは１１００℃以上の成長温度で形成された高融点の第１のＡｌＮ層であり、
   前記第１のＡｌＮ層の厚さは、１００ｎｍあるいは２００ｎｍ以上５００ｎｍ以下であり、
   前記第３のＡｌＮ層の厚さは、５〜４０ｎｍであり、
   前記第４のＧａＮ層の厚さは、２．５〜２０ｎｍであり、
   二結晶Ｘ線回折法における前記第５のＡｌ _i Ｇａ _j Ｉｎ _1-i-j Ｎ _ｚ 層の（０００４）面及び（２０２４）面それぞれの回折ピークのロッキングカーブの半値幅が、７１５arcsec以下及び１４９０arcsec以下であることを特徴とする半導体基板。
   ただし、ｖ、ｗ、ｚは正数である。
2. Ｓｉ基材上に形成された厚さ２００ｎｍ以上５００ｎｍ以下の第１のＡｌＮ層と、
   前記第１のＡｌＮ層上に形成された第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ（０≦ｃ≦１、０≦ｄ≦１、かつ０≦ｃ＋ｄ≦１）層と、
   前記第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ層上に位置し、厚さ５〜４０ｎｍの第３のＡｌＮ 層及び厚さ２．５〜２０ｎｍの第４のＧａＮ層を交互に積層した多層膜と、
   前記多層膜上に形成された第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ（０≦i≦１、０≦ｊ≦１、かつ０≦ｉ＋ｊ≦１）層と、
   を具備し、前記多層膜における前記第３のＡｌＮ層と前記第４のＧａＮ層の積層数は６０層以上１６０層以下であり、
   二結晶Ｘ線回折法における前記第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層の（０００４）面及び（２０２４）面それぞれの回折ピークのロッキングカーブの半値幅が、７１５arcsec以下及び１４９０arcsec以下であることを特徴とする半導体基板。
   ただし、ｗ、ｚは正数である。
3. Ｓｉ基材上に形成された厚さ２００ｎｍ以上５００ｎｍ以下の第１のＡｌＮ層と、
   前記第１のＡｌＮ層上に形成された第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ（０≦ｃ≦１、０≦ｄ≦１、かつ０≦ｃ＋ｄ≦１）層と、
   前記第２のＡｌ_cＧａ_dＩｎ_1-c-dＮ_ｗ層上に位置し、厚さ５〜４０ｎｍの第３のＡｌＮ層及び厚さ２．５〜２０ｎｍの第４のＧａＮ層を交互に積層した多層膜と、
   前記多層膜上に形成された第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ（０≦i≦１、０≦ｊ≦１、かつ０≦ｉ＋ｊ≦１）層と、
   前記第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層を用いて形成された半導体素子と、
   を具備し、前記多層膜における前記第３のＡｌＮ層と前記第４のＧａＮ層の積層数は６０層以上１６０層以下であり、
   二結晶Ｘ線回折法における前記第５のＡｌ_iＧａ_jＩｎ_1-i-jＮ_ｚ層の（０００４）面及び（２０２４）面それぞれの回折ピークのロッキングカーブの半値幅が、７１５arcsec以下及び１４９０arcsec以下であることを特徴とする半導体装置。
   ただし、ｗ、ｚは正数である。
4. 前記半導体素子の表面のピット密度が１．３×１０^１０ｃｍ^-２以下であることを特徴とする請求項３に記載の半導体装置。