JP2005354101A

JP2005354101A - 窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタ

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Publication number: JP2005354101A
Application number: JP2005222312A
Authority: JP
Inventors: Mitsutoshi Shimizu; 三聡清水; Toshihide Ide; 利英井出; Shinji Hara; 信次原; Hajime Okumura; 元奥村
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2005-08-01
Filing date: 2005-08-01
Publication date: 2005-12-22
Anticipated expiration: 2022-03-01
Also published as: JP4517077B2

Abstract

【課題】窒化ガリウム系へテロ接合電界効果型トランジスタにおいて、バリアーの構造を改善し、ゲート電流を低減して、移動度を高め、トランジスタ性能の向上を図る。
【解決手段】
ＧａＮ系ヘテロ接合電界効果型トランジスタにおいて、ヘテロ接合に接するバリアーを薄いＡｌＮ層とＧａＮ層からなる多層構造とする。この電界効果型トランジスタの構造では、ＧａＮ層とバリアーからなるヘテロ接合界面をチャンネルとし、チャンネルに接するバリアーが薄いＡｌＮ層とＧａＮ層からなる多層構造とする。これにより、ゲートリーク電流を低減し、移動度を高め、トランジスタ性能の向上を図る。
【選択図】図１

Description

本発明は、窒化物半導体材料を用いた電子デバイスに関し、さらに詳細には、窒化ガリウム（ＧａＮ）系半導体材料のヘテロ接合電界効果型トランジスタに関するものである。

従来から、窒化物半導体材料を用いた電子デバイスに関しては、例えば、化合物半導体であるＡｌＧａＮ半導体材料が、青色半導体レーザや電子デバイスの開発に用いられている。この半導体材料は、（１）絶縁破壊電圧が高い、（２）高温で安定である、（３）化学的に安定であるなどの特長があるため、電子デバイスの分野においては、主に高温環境用の電子デバイスまたは高出力高周波用の電子デバイスなどの開発に用いられている。

その中で、ヘテロ接合電界効果型トランジスタは、ＧａＮ層とＡｌＧａＮ層のヘテロ界面に形成される高移動度の二次元電子ガスをチャンネルに利用したものであり、高速スイッチング動作が期待されている電子デバイスである。

動作原理を説明すると、ここに用いられるＡｌＧａＮ半導体材料は、ストレスが加わるとピエゾ電界効果により分極が形成されるので、格子定数が異なるＡｌＧａＮ層とＧａＮ層を用いてヘテロ界面を形成すると、ＡｌＧａＮ層とＧａＮ層は異なる大きさのストレスを受けるため、おのおの異なる大きさの分極が形成されることになる。このため、ヘテロ界面に二次元状に電荷が形成され、その電荷にトラップされた電子が二次元電子ガスとなる。ヘテロ接合電界効果型トランジスタは、このＡｌＧａＮ半導体とＧａＮ半導体のヘテロ界面に形成された二次元電子ガスをチャンネルとする電界効果型トランジスタである。

従来における公知文献としては、次のような参考文献が挙げられる。
M. Asif Khan, A.Bhattarai, J. N. Kuznia and D. T. Olson, "High electron mobili1y transistor based on a ＧａＮ-ＡｌxＧａ1-xＮ heterojunction" Appl. Phys. Lett. 63(9), pp. 1214-1215, 1993. Y. -F. Wu, B. P.Keller, S. Keller, D. Kapolnek, P. Denbaars, and U, K, Mishra "Very high breakdown voltage and Largetransconductance realized on ＧａＮ heterojunction field effect transistors" Appl. Phys. Lett. 69(10), pp. 1438, 1996. Jinwook Burm,William J. Schaff, Lester F. Eastman, Hiroshi Amano and Isamu Akasaki, "75A ＧａＮ channel modulation doped field effect transistors ", Appl. Phys. Lett. 68(20), pp. 2894-2851,1996. G. Hanington, Y.M. Hsin, Q. Z. Liu, P. M. Asbeck, S. S. Lau, M. Asif Khan, J. W. Yang and Q.Chen, "P/He ion implantisolation technology for ＡｌＧａＮ／ＧａＮＨＦＥＴs", Electron. Lett., vol.34, No. 2, pp. 193-195, 1998. S. J. Cai, Y. S.Tang, R. Li, Y. Y. Wei, L. Wong, Y. L. Chen, K. L. Wang, Mary Chen, Y. F. Zhao,R. D. Schrimpf, J. C. Keay, and K. F. Galloway, "Annealing Behavior of a Proton Irradiated ＡｌxＧａ1-xＮ／ＧａＮ HighElectron Mobility Transistor Grown by MBE", IEEE Electron Device Lett.vol. 47, No. 2, pp. 304-307, 2000. M. Asif Khan, X.Hu, G. Sumin, A. Lunev, J. Yang, R. Gaska, and M. S. Shur, "ＡｌＧａＮ／ＧａＮ Metal Oxide Semiconductor HeterostructureField Effect Transistor", IEEE ElectronDevice Lett., vol. 19, No. 2, pp. 63-65, 2000. Y. -F. Wu, B. P.Keller, P. Fini, S. Keller, T. J. Jenkins, L. T. Kehias, S. P. Denbaars, U, K,Mishra, "High Al-Content ＡｌＧａＮ/ＧａＮＭＯＤＦＥＴs for Ultrahigh Performance"，IEEE Electron Device Lett3., vol. 19, No. 2, pp. 50-53, 1998. I. P.Smorchkova, S. Keller, S. Heikman, C. R. Elsass, B. Heying, P. Fini, J. S.Speck, and U. K. Mishra, "Two-dimensionalelectron-gas ＡｌＮ／ＧａＮhetrostructures with with extremely thin ＡｌＮ barriers", Appl. Phys.Lett., 77, No. 24, pp. 3998-4000, 2000. Hiroji Kawai,Masaki Hara, Fumihiko Nakamura, Tsunenori Asatsuma, Toshimasa Kobayashi, SyunjiImanaga, "An ＡｌＮ/ＧａＮ insulated gate hetrostructure field effect transistor with regrownn＋ＧａＮ source and draincontact", Jounal of CrystalGrowth, vol. 189/190 pp. 738-741, 1998. L. shen, S.Heikman, B. Moran, R. Coffie, N. -Q. Zhang, D. Buttari, I. P. Smorchkava, S.Keller, S. P. Denbaars, and U. K. Mishara ,"ＡｌＧａＮ／ＡｌＮ／ＧａＮ high-power microwave HEMT", IEEE Electron Device Lett., vol. 22, No. 10, pp. 457-459, 2001.

図２は、上記の参考文献に記載されているヘテロ接合電界効果型トランジスタの構造を示している。図２に示されるように、ヘテロ接合電界効果型トランジスタの構造は、有機金属気相成長法（ＭＯＣＶＤ法）または分子線エピタキシー法（ＭＢＥ法）によって、サファイア基板上に結晶を成長させたＡｌＧａＮ／ＧａＮ層によるヘテロ構造を用いて作製されたものである。図２に示すヘテロ接合電界効果型トランジスタの構造において、１は基板、２はバッファー層、３はＧａＮ層、４はＡｌＧａＮ層、５はドレイン電極、６はゲート電極、７はソース電極である。

このような構造の電界効果型トランジスタは、半導体の表面層であるＡｌＧａＮ層４と、その下のＧａＮ層３の間に形成されるヘテロ接合の界面における二次元電子ガスを、チャンネルとしている構造である。表面層のＡｌＧａＮ層４は、その下のＧａＮ層３よりもバンドギャップが大きく、二次元電子ガスを効率よく閉じこめる障壁（バリアー）の役割を担っている。このため、表面層のＡｌＧａＮ層４のように、バリアーの役目を果たすものは、バリアーまたはバリアー層と呼ばれる。このバリアー層であるＡｌＧａＮ層４は、アルミニウムの組成比をｘとすると、Ａｌ_xＧａ_1-xＮのように表記される。この構造でのアルミニウムの組成比ｘは、０．１５〜０．２程度である。ゲート電極６は、表面層のＡｌＧａＮ層４の上部に形成されている。また、ドレイン電極５およびソース電極７についても、表面層のＡｌＧａＮ層４の上部に形成されている。

電気抵抗の低いオーミック電極を形成するには、ＡｌＧａＮ層よりもＧａＮ層を利用する方が簡単なため、ソース電極７およびドレイン電極５については、表面層のＡｌＧａＮ層４のバリアー層を除去し、ＧａＮ層３上に対して直接形成されている構造（図示せず）となっているものもある。この構造の電界効果型トランジスタにおいても、ゲート電極６に加えられた電圧は、表面のＡｌＧａＮ層４のバリアー層を介してチャンネルに加えられ、ゲート電極６に加えられたゲート電圧により、ソース電極７とドレイン電極５の間の電流を制御するものとなっている。

また、ソース電極７およびドレイン電極５の材料およびその形成のための技術については、最適化を行う技術が開発されている。この種の最適化の技術については、非特許文献３〜５が参照できる。

これらの非特許文献３〜５に示されるように、ソース電極７およびドレイン電極５の各電極を表面層のＡｌＧａＮ層４に直接形成することもできる。すなわち、その場合においては、ヘテロ接合による二次元電子ガスが存在するチャンネル部分が、ソース電極７およびドレイン電極５の直下にまで延長されることになるため、より高速な動作が可能となる。そのため、このような構造をとる電界効果型トランジスタが、より高速性を必要とされる高周波電子機器への応用を目的として開発されている。

しかし、この構造においては、表面層のＡｌＧａＮ層４と，それより基板側のＧａＮ層３とは、その格子定数が異なるため、表面層のＡｌＧａＮ層４に欠陥が形成され、その結果として、ゲート電極６からのリーク電流が増加するなどの問題がある。このような問題に対しては、次の参考文献に紹介されているように、ゲート電極部分に酸化ケイ素薄膜（ＳｉＯ₂薄膜）を挟む構造とし、これを解決する提案がある（非特許文献６）。

また、その逆に，表面層のＡｌ_xＧａ_1-xＮ層のアルミニウムの組成比ｘを大きくし、これにより、二次元電子ガスのシートキャリア密度を大きくして，電界効果型トランジスタの特性を良くする試みも行われている。これについては、非特許文献７が参照できる。

この非特許文献７に示されている電界効果型トランジスタでは、表面層のＡｌ_xＧａ_1-xＮ層のアルミニウムの組成比ｘを大きくして、ピエゾ効果を大きくすることで、分極を大きくし，二次元電子ガスのシートキャリア密度を大きくする。二次元電子ガスのシートキャリア密度が大きくなれば、トランジスタに流せる電流量が増し、特性が向上することが期待できるからである。

しかしながら、表面層のＡｌ_xＧａ_1-xＮ層のアルミニウムの組成比ｘを大きくすると、その結果として、その下の層のＧａＮ層との格子定数の差は、さらに大きくなるため、表面のＡｌ_xＧａ_1-xＮ層内の格子欠陥がさらに増加し、ゲート電極からチャネルヘのリーク電流が増加するばかりでなく、素子寿命、素子の生産効率が低下するという問題も生ずる。

これに対しては、また、表面層のＡｌ_xＧａ_1-xＮ層のアルミニウムの組成比ｘを最も大きくした場合について、つまり、ＡｌＮ層を用いる場合についての問題を考慮した開発もなされている。その内容については、非特許文献８が参照できる。

この場合の電界効果型トランジスタの構造については、表面層のＡｌＮ層とその下のＧａＮ層の間の格子定数の差が大きいため、表面のＡｌＮ層の厚さを薄くしている構造である。これは、もし、格子欠陥の存在する厚いＡｌＮ層を表面に形成すると、製造プロセスの過程や実用において、表面層内の格子欠陥に起因する二次元電子ガスの移動度の低下、素子寿命の低下等が生ずるためである。

また、ＡｌＮ層を表面層として用いる場合には、オーミック電極を形成することが困難であるため、ソース電極やドレイン電極の形成には困難が伴う。すなわち、ＡｌＮ層は、バンドギャップが大きく、最表面にはアルミニウムの酸化皮膜が存在するため、オーミック電極を形成することが困難である。このような問題に対しては、例えば、ソース電極部分およびドレイン電極部分については、ＧａＮ膜を再成長させる構造が研究されている。この場合においても、プロセス過程が複雑になるという問題が伴う。このような構造については、非特許文献９が参照できる。

さらに、ＡｌＧａＮバリアー層の合金散乱の影響を少なくする研究も行われている。これについては、ＡｌＧａＮ層とＧａＮ層のヘテロ界面に薄いＡｌＮ膜を挟むことで、それが可能になるとして研究がなされている。このような内容については、参考文献１０が参照できる。

しかし、この方法では、ヘテロ界面にＡｌＮ層を挟むことにより、二次元電子ガスはＡｌＮ層とＧａＮ層の界面に形成される。そのため、ＡｌＧａＮ層とＧａＮ層の界面に形成された二次元電子ガスよりも合金散乱の影響が少なくなるが、ＡｌＮ層は薄いため、合金散乱を完全に無くすことはできない。

したがって本発明において、解決されるべき第１の課題は、表面のＡｌＧａＮ層中に格子欠陥が存在することから生じる次の三つの問題を解決することである。つまり、（１）ゲートリーク電流をなくし、（２）プロセス中の劣化をなくし、（３）電子の散乱中心をなくすことである。

前述したように、表面のＡｌＧａＮ層内には、その下のＧａＮ層との格子定数の違いから生じた格子欠陥が存在する。ＡｌＧａＮ半導体材料は六方晶であり、基板表面はＣ面であるため、基板と垂直なＣ軸方向に柱状に成長する性質がある。そのため、らせん転移などにより生じたマイクロパイプやナノパイプ、あるいは結晶中の小さなグレイン間の転移面は、基板と垂直の方向に延びる形で存在する。これらの結晶欠陥がある部分については、二次元電子ガスを閉じ込めるバリアーとしての機能を十分に果たさないため、ゲートリーク電流を生じさせる。また、格子欠陥が存在する部分は、プラズマエッチングや熱処理などのプロセスに対して弱いため、プロセス中に劣化を生じさせる。更に、格子欠陥が存在する部分は、電子の散乱中心となるため、二次元電子ガスの移動度の低下を引き起こす。

解決されるべき第２の課題は、表面のＡｌＧａＮ層が混晶であることから生じる二つの電子散乱を低減することである。言い換えれば、合金であることから生じる二つの電子散乱を低減することである。一つ目の電子散乱は、表面のＡｌＧａＮ層中の合金散乱である。表面のＡｌＧａＮ層は合金であり、このような結晶中においては、Ｇａ原子とＡｌ原子がランダムに配置されている。そのため、局所的にＧａ原子が多い箇所やＡｌ原子が多い箇所が存在し、これらが合金散乱と呼ばれる散乱の原因となる。二次元電子ガスはヘテロ接合の界面に存在しているが、電子波のすそは表面のＡｌＧａＮ層中に入り込んでいる。このため、合金散乱を受ける。二つ目の電子散乱は、表面のＡｌＧａＮ層が合金であるため、ピエゾ効果によりヘテロ接合界面に生じる空間電荷が不均一になり、その結果として生じる電子散乱である。表面のＡｌＧａＮ層中にあるＧａ原子が多い箇所とＡｌ原子が多い箇所は、ヘテロ接合界面に異なるピエゾ電荷を生じさせる。二次元電子ガスは、電子がピエゾ電荷により形成されたポテンシャルに閉じ込められることにより形成されるため、ヘテロ接合の界面に形成されるピエゾ電荷が不均一であると、二次元電子ガスが均一に形成されなくなる。つまり、電子の量子箱が平面的に並べられたような形になり、ヘテロ接合の界面にそって電子が移動する時に散乱されることになる。前述した参考文献（１０）に記載されている方法により、表面のＡｌＧａＮ層とＧａＮ層ヘテロ接合界面に薄いＡｌＮ層を挟むことで合金散乱を減少させる方法では、このような散乱までは減少できない。

解決されるべき第３の課題は、リセス構造を形成する時に用いるプラズマエッチングプロセス時のダメージの低減と、プロセスの制御性の向上である。トランジスタの利得を大きくするためには、ゲート部分をエッチングしてゲート部分のバリアーの厚さを薄くした構造、つまり、リセス構造を用いる。このリセス構造を形成するためには、塩素系のガスを用いたプラズマエッチングが用いられる。これは、窒化物半導体が化学的に安定であるため、酸やアルカリなどの溶液を用いたウエットエッチング法を用いて、再現性良くエッチングすることが困難であるからである。そのため、プラズマエッチングを用いることによるダメージが避けられず、素子の生産性を向上させることができないという問題がある。

さらに、表面のＡｌＧａＮ層は合金であるため、均一にエッチングすることは困難である。これは、表面のＡｌＧａＮ層中にはＧａ原子が多い箇所とＡｌ原子が多い箇所があるが、ＧａＮ層とＡｌＮ層はエッチングの速度が大きく異なるため、Ｇａ原子が多い箇所とＡｌ原子が多い箇所も、やはりエッチング速度が異なる。その結果として均一にエッチングすることは困難である。さらに、格子定数の異なるＧａＮ層上に成長したＡｌＧａＮ層中には格子欠陥が存在し、それが均一なエッチングをさらに困難にしている。

本発明は、これらの問題点を解決するためになされたものであり、本発明の目的は、窒化ガリウム系へテロ接合電界効果型トランジスタにおいて、バリアーの構造を改善し、ゲート電流を低減して、移動度を高め、トランジスタ性能の向上を図った構造のヘテロ接合電界効果型トランジスタおよびその製造方法を提供することにある。

本発明においては、これらの問題点を解決するために、ＧａＮ系ヘテロ接合電界効果型トランジスタにおいて、ヘテロ接合に接するバリアーを薄いＡｌＮ層とＧａＮ層からなる多層構造とする。これにより、ゲートリーク電流を低減し、移動度を高め、トランジスタ性能の向上を図る。

すなわち、本発明による電界効果型トランジスタの構造では、窒化物系半導体を用いたヘテロ接合電界効果型トランジスタであって、ＧａＮ層とバリアーからなるヘテロ接合界面をチャンネルとし、チャンネルに接するバリアーが薄いＡｌＮ層とＧａＮ層からなる多層構造とすることを特徴とする。

薄いＡｌＮ層の厚さは、ＡｌＮ層をＧａＮ層上に成長させる構造の場合には、格子定数の違いから格子欠陥が生じ始める膜厚すなわち限界膜厚以下であることが望ましい。また、薄いＧａＮ層の厚さについても同様であり、ＧａＮ層をＡｌＮ層上に成長させる場合における限界膜厚以下が望ましい。この限界膜厚は成長方法や成長条件によって異なるが、３ｎｍ以下が望ましい。また、多層構造を形成するＧａＮ層の膜厚が厚い場合には、その部分に量子井戸が形成されてしまうので、ＧａＮ層の厚さを薄くすることにより、量子順位が形成されないようにするか（カットオフ）、量子順位が形成されたとしてもヘテロ接合界面の２次元電子ガスの順位よりも高くなるようにして影響をなくす。そのため、ＧａＮ層の膜厚は２ｎｍ以下にする。

また、本発明による電界効果型トランジスタの構造においては、ヘテロ接合界面に接する多層構造のＡｌＮ層とＧａＮ層の厚さを各々調節することにより、ピエゾ効果の影響を制御できる。例えば、ＡｌＮ層の厚さをＧａＮ層の厚さに対して大きくすればピエゾ効果が大きくなる。具体的に説明すると、ＡｌＮ層を２ｎｍ、ＧａＮ層の厚さを１ｎｍにすれば、ピエゾ効果が強いため、ヘテロ接合の接合界面に形成されるチャンネル内のキャリア密度が大きくなる。逆に、ＡｌＮ層を１ｎｍ、ＧａＮ層の厚さを２ｎｍにすれば、ピエゾ効果が弱くなり、ヘテロ接合の接合界面に形成されるチャンネル内のキャリア密度が小さくなる。このように、本発明による電界効果型トランジスタの構造によると、ＡｌＮ層とＧａＮ層の膜厚を制御することにより、チャンネル内のキャリア密度、しいてはトランジスタ性能の制御が可能である。

このような特徴を有する本発明による電界効果型トランジスタの構造により、前述した第１の課題は次のように解決される。チャンネルに接するバリアーを限界膜厚以下の薄いＡｌＮ層とＧａＮ層の多層構造とすることにより、ＡｌＧａＮ層をバリアーとして用いる場合に比較して、バリアー成長時における格子欠陥の発生が大幅に抑えられる。これは格子定数の差があっても、各層は限界膜厚以下の厚さしか成長しないため、格子欠陥が発生しにくいためである。また、このような多層構造にすることにより、ヘテロ接合直下のＧａＮ層にある格子欠陥の影響も減少させることが可能となる。これは、薄いＡｌＮ層とＧａＮ層の多層構造は格子欠陥を横方向に向きを変えさせて、場合によっては打ち消し合わせる効果があるためである。したがって、バリアーを基板と垂直方向に突き抜ける転移の密度を大幅に減少させることが可能となり、ゲートリーク電流を減少することができる。当然のことながら、このように、格子欠陥を減少できるため、プロセス中の劣化や、ヘテロ接合界面での格子欠陥による電子の散乱も減少させることができる。

なお、本発明による電界効果型トランジスタの構造において、薄いＡｌＮ層とＧａＮ層の多層構造にするのは、チャンネルに接するバリアーに限定される必要はない。成長条件が整っている成長装置を用いる場合には、バリアーすべてを薄いＡｌＮ層とＧａＮ層の多層構造とした方が望ましい。

また、前述した第２の課題も次のように解決される。これは、混晶であるＡｌＧａＮ層をバリアーに用いたことから生じた問題であるため、チャンネルに接するバリアーを薄いＡｌＮ層とＧａＮ層の多層構造とすることにより、解決されるものとなっている。ただし、多層構造上に混晶であるＡｌＧａＮ層を成長させてバリアーとする場合には、多層構造部分の膜厚を厚くして、電子波のすそが混晶であるＡｌＧａＮ層に入り込まないような構造とする。そのためには、本発明による電界効果型トランジスタの構造において、多層構造に含まれる全ＡｌＮ層の総膜厚が３ｎｍ以上になるようにすれば良い。

前述した第３の課題についても、本発明による電界効果型トランジスタの構造においては、化学的に安定なＧａＮ層をバリアー内部に用いているため、次のようにして解決される。バリアーの層構造を、リセス構造を形成する時にエッチングする上部の部分をＡｌＧａＮ層とし、エッチング後に残す部分を薄いＡｌＮ層とＧａＮ層の多層構造とする。例えば、ヘテロ接合界面に接する厚さ１０ｎｍのバリアーをＡｌＮ層（厚さ１ｎｍ）とＧａＮ層（厚さ１ｎｍ）を５ペア用いて、多層構造を形成し、その上の表層部を厚さ１０ｎｍのＡｌＧａＮ層（アルミの組成が２０％）になるようにする。この時、表層部のＡｌＧａＮ層は、りん酸に対して比較的容易にエッチングが可能であるが、ＧａＮ層は化学的に安定であるので、エッチングされにくい。

この場合において、りん酸（市販のオルトりん酸；１５０℃）の溶液に対しては、表層部のＡｌＧａＮ層は１００ｎｍ／分程度でエッチングされるが、ＧａＮ層はほとんどエッチングされない。そのため、この性質を利用すると、選択的に表層部をエッチングすることが可能となり、リセス構造をプラズマエッチングを用いずに形成することが可能となる。したがって、プラズマエッチングを用いたプロセスにおけるダメージの問題を回避できることになる。

本発明によるヘテロ接合電界効果型トランジスタの構造によれば、限界膜厚以下の薄いＡｌＮ層とＧａＮ層からなる多層膜をヘテロ接合に接するバリアーとして用いるので、次のような効果を有する電界効果型トランジスタとなる。すなわち、第１の効果として、バリアーの結晶品質の向上に伴うゲートリーク電流の低減である。ヘテロ接合に形成されるチャンネル電流を高品質な結晶からなるバリアーにより閉じ込めるため、ゲートリーク電流を低減でき、その結果として、高温環境で動作可能な電界効果型トランジスタとなる。また、ＡｌＮ層とＧａＮ層の多層膜は、ナノパイプなどのらせん転移がゲート電極部分まで到達するのを防ぐため、プロセス中の素子の劣化を防ぎ、生産性を向上させることができる。

第２の効果としては、合金散乱の減少および不均一なピエゾ効果に伴う散乱の減少であり、その結果として、チャンネル移動度が向上する。よって重要なトランジスタ性能である高速動作が可能となる。ＧａＮ材料は、飽和ドリフト速度が大きいという特長があり、チャンネル移動度の向上により、携帯電話の基地局や衛星通信などで使用可能であり、高出力でかつ高速動作が可能なヘテロ接合電界効果型トランジスタとなる。

第３の効果としては、選択エッチング法を用いたリセス構造の形成が可能になるため、その結果として、ウエハ全体で動作特性が均一な電界効果型トランジスタを製作することが可能となる。特に、これは、ゲート幅が広い場合、つまり、数ｍｍ〜数ｃｍの幅を持つトランジスタの作成に有効な方法である。

以下、図面を参照して、本発明の実施の一形態について説明する。図ｌは、本発明の一実施例のヘテロ接合電界効果型トランジスタの構造を示す図である。図１に示すヘテロ接合電界効果型トランジスタの構造において、１１は基板、１２はバッファー層、１３はＧａＮ層、１４は薄いＡｌＮ層とＧａＮ層との多層膜、１５はＡｌＧａＮ層、１６はドレイン電極、１７はゲート電極、１８はソース電極である。

図１に示す構造のヘテロ電界効果型トランジスタの作製プロセスは以下の通りである。結晶を成長させる基板１１としては、サファイア基板（０００１）ｃ面を用いる。また、基板１１としては、ＳｉＣ基板、ＧａＮ基板、ＡｌＮ基板等を用いるようにしても良い。これらの基板１１上に、ヘテロ接合構造を作成するため、有機金属気相成長法（ＭＯＣＶＤ法）や、分子線エピタキシー法、ハライドＣＶＤ法を用いて、バッファー層１２、ＧａＮ層１３、薄いＡｌＮ層およびＧａＮ層の多層膜１４，ＡｌＧａＮ層１５の結晶を成長させる。

なお、ＳｉＣ基板やサファイア基板等の、ＧａＮと結晶の格子定数が異なる基板上に成長する場合には、ＡｌＮやＧａＮ等の低温バッファー層をまず成長することにより、格子定数の差を緩和させる手法が必要となる。低温バッファー層を用いた結晶成長方法については、結晶成長方法によって異なるが、通常の方法で良い。例えば、分子線エピタキシー法を用いた場合には、基板温度５００℃〜９００℃で、厚さ２００ｎｍ程度のＡｌＮ層を用いれば良い。低温バッファー層を形成した後に、最適な成長温度にして、ＧａＮ層１３、薄いＡｌＮ層とＧａＮ層との多層膜１４，ＡｌＧａＮ層１５を順に成長させる。

ここでのＧａＮ層１３には、層中を電流が流れないように、ドーピングはしない。ＧａＮ層１３の厚さは、１〜４μｍ程度が良い。ＧａＮ層の成長中にバッファー層を突き抜けてくる結晶欠陥等を減少させるため、ＧａＮ層の厚さは可能ならば厚い方が望ましいが、サファイア基板等の上に結晶成長させる場合に、層の厚さがあまり厚いと、熱膨張係数等の違いから基板全体が反ってしまい、以後のプロセスに支障が生じる場合がある。また、分子線エピタキシー法のように、結晶成長速度が遅い場合には、時間がかかる。そのため、サファイア基板上に結晶を成長させる場合には、４μｍ以下の厚さが望ましい。

ＧａＮ膜１３の上には、薄いＡｌＮ層とＧａＮ層を相互に成長させ多層構造を形成させるが、各々の層の厚さは１ｎｍ〜２ｎｍが好ましい。多層構造の総膜厚は５ｎｍ以上になるようにする。また、りん酸を用いた選択エッチングにより、リセス構造を形成する場合には、多層構造の厚さを所望とする厚さに調整する。例えば、１０ｎｍになるように、多層構造中のＡｌＮ層とＧａＮ層の厚さと層数を調整する。その後、ＡｌＧａＮ層を成長させて多層構造として、ＡｌＧａＮ層をあわせた膜厚が、２０ｎｍ〜３０ｎｍ程度になるようにする。ＡｌＧａＮ層のアルミ組成比としては、０．１５〜０．２程度が良い。

平坦性を要求される多層構造を成長する成長方法としては、窒素プラズマを窒素源とする分子線エピタキシー法を用いることが好ましい。この分子線エピタキシー法では、高純度窒素をＲＦを用いてプラズマ状（原子状窒素）にして成長基板上に供給する方法を用いる。なお、この方法では、ＲＨＥＥＤとよばれる反射型の電子線回折装置により基板表面の平坦性を、その場で観察できる装置が取り付けられている必要があるが、この電子線の回折パターンを観測しながら基板表面の平坦性を逐次チェックすることが可能であり、平坦な成長を行うには、必須である。プラズマを発生させるＲＦパワーは、プラズマ発生装置に依存するが３００Ｗ〜４００Ｗで良い。

この分子線エピタキシー法では、窒素プラズマ（原子状窒素）が、成長基板、例えば、サファイア基板上で、Ａｌ原子やＧａ原子と結合し、窒化物半導体結晶が形成される。ＡｌやＧａの供給方法としては、市販のＫセルと呼ばれる昇温可能なルツボを用いて真空中で加熱蒸発させ、サファイア基板に供給すればよい。基板温度が６００℃〜７５０℃の間で、ＧａＮ層とＡｌＮ層とを成長させる。成長レートとしては毎時０．３μｍ〜０．５μｍとなるようにする。ＡｌやＧａの供給量は、この成長レートになるように調整する。ＧａＮ層を成長させる場合には、ややＧａ原子の供給量を多くして成長させ、また、ＡｌＮ層を成長させる場合には、ややＡｌ原子の供給量を多くして成長させる。この成長方法により、限界膜厚が３ｎｍ〜５ｎｍ程度の高品質な多層膜を成長させて形成することが可能となる。

ヘテロ接合の界面に形成されるチャンネル内の二次元電子ガスの密度高くするためには、つまり、キャリア密度を高くするためには、バリアーを成長させる時に、ｎ型のドーピングを行う必要がある。この場合には、界面の平坦性を維持するため、窒化アルミニウム層とその直上の窒化ガリウム層との界面に、デルタドーピングを行う。

これは、（１）ドーピングに用いる原子であるシリコン（Ｓｉ）などが、アンチサーファクタント効果という表面を荒らす効果を持つこと、（２）ＡｌＮ層よりもＧａＮ層の方が表面を平坦化する作用が強いこと、の二つの理由による。つまり、ＧａＮ層を成長する直前にドーピングしておけば、表面が多少荒れても、ＧａＮ層が成長する最中に、平坦性が戻るからである。ドーピング用の原子としては、シリコン（Ｓｉ）、スズ（Ｓｎ）、ゲルマニウム（Ｇｅ)、カーボン(Ｃ)のいずれかを用いる。公知の成長条件を用いる場合には、シリコン（Ｓｉ）が好ましい。

また、バッファー中の多層構造の平坦性を向上させるには、インジウム（Ｉｎ）を照射することが好ましい。分子線エピタキシー法を用いて。成長させる場合には、Ｋセルを用いて、インジウムを供給する。インジウムの供給量は、ルツボの温度によって調整できるので、６００℃〜７００℃に設定して供給する。ＡｌやＧａの供給量と比較して１％以下で良い。ＧａＮ層の成長直後において、成長を一時中断し、インジウムを照射してから、ＧａＮ層または表面層のＡｌＧａＮ層を成長させることにより、ＧａＮ層とその上の層との間の界面の平坦性を向上させる。照射時間としては１０秒〜２０秒程度で良い。この場合の基板の成長温度は変化させる必要はなく、６００℃〜７５０℃の間で行う。この基板温度においては、照射されたインジウムは、ほぼ再蒸発してしまうため、成長する結晶中には、ほとんど取り込まれない。しかし、表面の平坦性は十分に向上する。この方法は、成長方法や成長条件にも左右される。また、成長中断を用いずにインジウムを照射するだけでも、十分に効果がある。

次に、ドレイン電極１６、ゲート電極１７およびソース電極１８のそれぞれの電極を導電性材料で形成する。電極を形成する場合、メサ構造で形成するようにしても良い。その後、表面全体に、窒化珪素膜（Ｓｉ₃Ｎ₄膜）や酸化珪素膜（ＳｉＯ_２膜）を成膜する。これは、パッシベーションの効果もあり、素子の安定な動作のために必要となる。ソース電極１８やドレイン電極１６、ゲート電極１７を形成する部分については、フォトリソグラフィーを用いたパターニング技術を用いてエッチングにより除去する。ソース電極１８やドレイン電極１６の電極材料としては、基板側からＴｉ／Ａｌ／Ｎｉ／Ａｕ（厚さ３０ｎｍ／２００ｎｍ／５０ｎｍ／５０ｎｍ）を電子ビーム蒸着装置で蒸着し、約７００℃で３０秒から１分アロイしたものを用いる。

また、ゲート電極の電極材料としては、Ｔｉ／Ａｕ（厚さ５０ｎｍ／２００ｎｍ）を、同じく、電子ビーム蒸着装置で蒸着したものを用いる。ゲート電極の材料はアロイするとショットキー特性が劣化するため、ゲート電極の形成は、ソース電極とドレイン電極を形成した後に行う。

このような構造の電界効果型トランジスタにおいては、また、ゲート部分のバリアーを薄くすることにより、トランジスタ性能、例えば利得等を向上させることが可能である。次に、ゲート部分のバリアー層を薄くした構造、すなわちリセス構造を設けた本発明による電界効果型トランジスタを説明する。

図３は、本発明の他の実施例のヘテロ接合電界効果型トランジスタの構造を示す図である。図３に示すヘテロ接合電界効果型トランジスタの構造において、２１は基板、２２はバッファー層、２３はＧａＮ層、２４は薄いＡｌＮ層とＧａＮ層からなる多層膜、２５はＡｌＧａＮ層、２６はドレイン電極、２７はゲート電極、２８はソース電極である。

図３に示す電界効果型トランジスタの構造は、ゲート電極の周り以外は、図１に示した電界効果型トランジスタの構造と同様な構造になっている。この電界効果型トランジスタの構造においては、ゲート部分のバリアーの上部のＡｌＧａＮ層をエッチングにより除去しているので、ゲート部分のバリアーが薄くなっている。このゲート部分の構造は、リセス構造と呼ばれるものであり、ゲート部分のバリアーを薄くし、より効率的にチャンネルにゲート電圧の影響が加わるようになっている構造である。

リセス構造の形成は、市販のオルトりん酸を用いてＡｌＧａＮ層をエッチングすることにより形成できる。ＡｌＧａＮ層のアルミニウムの組成比が約１５％の時のエッチングの条件は、オルトりん酸の温度が１５０℃から１７０℃の時、エッチングレートは毎分約１００ｎｍである。ＡｌＧａＮ層のアルミニウムの組成比やドーピング濃度、成長方法、成長条件などによって、エッチングレートは変化する。このため、実際に行うエッチングを行う前には、その条件出しをする必要がある。また、上記の条件では、ＧａＮ層はほとんどエッチングされないため、ほぼ選択的に表面のＡｌＧａＮ層だけをエッチングにより除去できる。このようなエッチング方法は選択エッチング法と呼ばれるものである。

このような選択エッチング法を用いる利点は、ゲート部分のバリアーの厚さが正確に決まることにある。図３の構造の電界効果型トランジスタの場合、ゲート部分のバリアーの厚さは、薄いＡｌＮ層とＧａＮ層からなる多層膜の厚さになる。そのため、結晶成長の時に、きちんと多層膜の厚さを均一に制御すれば、ウエハ全体で、動作特性が一様な電界効果型トランジスタの製作が可能となる。さらに、多層膜の厚さを減らしてやれば、ゲート部分のバリアーの厚さを非常に薄くすることが可能である。極端な場合としては、１ｎｍの厚さのＡｌＮ層とＧａＮ層だけにしてやれば、２ｎｍのバリアーが可能となり、ゲート長が０．１μｍ以下のトランジスタが形成できるなど、性能向上に役立つ。

また、本発明による電界効果型トランジスタの構造の別の変形例としては、ソース電極部分およびドレイン電極部分のバリアーに、シリコン(Ｓｉ)、スズ(Ｓｎ）、ゲルマニウム（Ｇｅ)、カーボン(Ｃ)のいずれかの原子を、１０^１７ｃｍ^−３以上の濃度でイオン注入法によりドーピングして、ソース電極部分およびドレイン電極部分の電圧降下を小さくする構造とすることができる。図４は、ソース電極部分とドレイン電極部分にｎ型のドーパントがイオン注入されている電界効果型トランジスタの構造を示す図である。

図４に示すヘテロ接合電界効果型トランジスタの構造において、３１は基板、３２はバッファー層、３３はＧａＮ層、３４はＡｌＮ／ＧａＮ多層膜、３５はＡｌＧａＮ層、３６はドレイン電極、３７はゲート電極、３８はソース電極、３９はイオン注入領域である。イオン注入する深さは、ヘテロ接合界面のチャンネルに届く深さにする。イオン注入の方法については、公知の方法を用いれば良いので説明は省略する。

イオン注入によりドーピングする時のドーピング濃度としては、ヘテロ接合界面にあるチャンネル部分で１０^１７ｃｍ^−３以上になるようにする。また、ソース電極とドレイン電極が接する表面層部分の濃度については、低抵抗のオーミック電極の形成のためには、１０^１８ｃｍ^−３以上になるようにすれば良い。表面近辺のドーピング濃度については、ソース電極やドレイン電極の形成条件も関与してくるため、その条件に合わせて行う。また、必要に応じて２回に分けて、イオン注入を行うようにしても良い。さらに、ソース電極部分とドレイン電極部分にイオン注入することにより、バリアー中の薄いＡｌＮ層とＧａＮ層の多層膜の界面がなだらかになり、この部分を垂直に電流を流す場合の電圧降下が小さくなる。そのため、ドレイン電流を流している時の抵抗、つまり、ｏｎ抵抗が小さくなる。

図５は、本発明の別の実施例のヘテロ接合電界効果型トランジスタの構造を示す図である。図５に示すヘテロ接合電界効果型トランジスタの構造において、４１は基板、４２はバッファー層、４３はＧａＮ層、４４は薄いＡｌＮ層とＧａＮ層からなる多層膜、４５はＡｌＧａＮ層、４６はドレイン電極、４７はゲート電極、４８はソース電極である。

図５に示すヘテロ接合電界効果型トランジスタの構造では、ドレイン電極４６とソース電極４８は、ＧａＮ層４３に直接形成する。すなわち、ドレイン電極４６とソース電極４８を形成する部分のバリアーは、エッチングを用いて除去して形成する。これにより、ドレイン電極４６とソース電極４８ではバンドギャップが小さいＧａＮ層４３に直接形成されている構造となるため、接触抵抗を小さくすることが可能となる。さらに、多層膜４４を含むバリアーを通さずに電流を流すため、ｏｎ抵抗を小さくすることができる。

また、個々のトランジスタを素子分離するためには、メサ構造を形成し、その内部に電界効果型トランジスタを形成する。エッチングによりメサ構造を形成する場合、ＧａＮ半導体材料は化学的に安定であるため、エッチング作用の強い、塩素ガス等を用いたドライエッチング法が利用できる。これにより、ウエハ全体に均一にエッチングを行うことが可能となる。また、マスク材料としては、エッチングガスに耐性を持つ酸化珪素膜（ＳｉＯ_２膜）を用いれば良い。パターンニングには、フォトリソグラフィー等の技術を用いる。その後、表面全体に、窒化珪素膜（Ｓｉ_３Ｎ_４膜）や酸化珪素膜（ＳｉＯ_２膜）を成膜する。これは、パッシベーションの効果もあり、素子の安定な動作のために必要となる。その後、メサ構造部に電界効果型トランジスタを形成する。

本発明の一実施例のヘテロ接合電界効果型トランジスタの構造を示す図、ヘテロ接合電界効果型トランジスタの構造を説明する図、本発明の他の実施例のリセス構造を持つヘテロ接合電界効果型トランジスタの構造を示す図、本発明の別の実施例のソース電極部分とドレイン電極部分にイオン注入領域を持つヘテロ接合電界効果型トランジスタの構造を示す図、本発明の別の実施例のヘテロ接合電界効果型トランジスタの構造を示す図である。

符号の説明

１…基板、
２…バッファー層、
３…ＧａＮ層、
４…ＡｌＧａＮ層、
５…ドレイン電極、
６…ゲート電極、
７…ソース電極、
１１…基板、
１２…バッファー層、
１３…ＧａＮ層、
１４…ＡｌＮ／ＧａＮ多層膜、
１５…ＡｌＧａＮ層、
１６…ドレイン電極、
１７…ゲート電極、
１８…ソース電極、
２１…基板、
２２…バッファー層、
２３…ＧａＮ層、
２４…ＡｌＮ／ＧａＮ多層膜、
２５…ＡｌＧａＮ層、
２６…ドレイン電極、
２７…ゲート電極、
２８…ソース電極、
３１…基板、
３２…バッファー層、
３３…ＧａＮ層、
３４…ＡｌＮ／ＧａＮ多層膜、
３５…ＡｌＧａＮ層、
３６…ドレイン電極、
３７…ゲート電極、
３８…ソース電極、
３９…イオン注入領域、
４１…基板、
４２…バッファー層、
４３…ＧａＮ層、
４４…ＡｌＮ／ＧａＮ多層膜、
４５…ＡｌＧａＮ層、
４６…ドレイン電極、
４７…ゲート電極、
４８…ソース電極、

Claims

窒化物半導体を用いた電界効果型トランジスタであって、
窒化ガリウム層とバリアーのヘテロ接合近くに形成されるチャンネルに接するバリアーの部分が限界膜厚以下の厚さの窒化アルミニウム層と限界膜厚以下の厚さの窒化ガリウム層とを相互に重ねた多層構造であり、
前記多層構造における窒化ガリウム層の厚さは量子順位が形成されない薄さである
ことを特徴とする電界効果型トランジスタ。
請求項１に記載の電界効果型トランジスタにおいて、
ゲート電極部分については、バリアーが限界膜厚以下の厚さの窒化アルミニウム層と限界膜厚以下の厚さの窒化ガリウム層と重ねた多層構造のみとし、前記多層構造における窒化ガリウム層の厚さは量子順位が形成されない薄さである
ことを特徴とする電界効果型トランジスタ。
請求項１に記載の電界効果型トランジスタにおいて、
ドレイン電極部分およびソース電極部分のバリアーが除去されており、
ドレイン電極とソース電極がバリアー直下の窒化ガリウム層上部に直接形成されている
ことを特徴とする電界効果型トランジスタ。
窒化物半導体を用いた電界効果型トランジスタであって、
窒化ガリウム層とバリアーのヘテロ接合近くに形成されるチャンネルに接するバリアーの部分が限界膜厚以下の厚さの窒化アルミニウム層と限界膜厚以下の厚さの窒化ガリウム層とを重ねた多層構造であり、
前記多層構造における窒化ガリウム層の厚さは量子順位が形成されない薄さである電界効果型トランジスタにおいて、
バリアー内部の窒化アルミニウム層とその直上の窒化ガリウム層との界面に、シリコン（Ｓｉ）、スズ（Ｓｎ）、ゲルマニウム（Ｇｅ）、カーボン（Ｃ）のいずれかのｎ型のドーピングがデルタドープされており、
ゲート電極部分については、バリアーが限界膜厚以下の厚さの窒化アルミニウム層と限界膜厚以下の厚さの窒化ガリウム層と重ねた多層構造のみとし、前記多層構造における窒化ガリウム層の厚さは量子順位が形成されない薄さである
ことを特徴とする電界効果型トランジスタ。
請求項４に記載の電界効果型トランジスタにおいて、
ドレイン電極部分およびソース電極部分のバリアーが除去されており、
ドレイン電極とソース電極がバリアー直下の窒化ガリウム層上部に直接形成されている
ことを特徴とする電界効果型トランジスタ。