JP2002064201A - 半導体電界効果トランジスタ及び電力増幅器 - Google Patents
半導体電界効果トランジスタ及び電力増幅器Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- Amplifiers (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 １μｍ以下のゲート長においても高出力、高
周波数、高効率の半導体電界効果トランジスタ及びこれ
を用いた電力増幅器を提供する。 【解決手段】 ＧａＮ電子走行層１４の下側にＡｌｘＧ
ａ１−ｘＮ（０＜ｘ＜１）バッファ層１３を設けこの界
面に負のピエゾ電荷を蓄積する。またＧａＮ電子走行層
１４上にＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャッ
プ層１５に設けこの界面に正のピエゾ電荷を蓄積する。
こうしてＧａＮ電子走行層１４中に電流を閉じ込めるこ
とが可能となり、電界効果トランジスタのオフ特性が向
上する。
周波数、高効率の半導体電界効果トランジスタ及びこれ
を用いた電力増幅器を提供する。 【解決手段】 ＧａＮ電子走行層１４の下側にＡｌｘＧ
ａ１−ｘＮ（０＜ｘ＜１）バッファ層１３を設けこの界
面に負のピエゾ電荷を蓄積する。またＧａＮ電子走行層
１４上にＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャッ
プ層１５に設けこの界面に正のピエゾ電荷を蓄積する。
こうしてＧａＮ電子走行層１４中に電流を閉じ込めるこ
とが可能となり、電界効果トランジスタのオフ特性が向
上する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体電界効果ト
ランジスタ及びこの半導体電界効果トランジスタを用い
た電力増幅器に関する。
ランジスタ及びこの半導体電界効果トランジスタを用い
た電力増幅器に関する。
【０００２】
【従来の技術】窒化ガリウム系半導体は禁制帯幅が広い
ため、これを用いた電界効果トランジスタ（ＦＥＴ：Ｆ
ｉｅｌｄ ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）
は、高周波かつ高耐圧で動作することが可能で、高出力
パワー素子として期待され、ＭＥＳＦＥＴ（Ｍｅｔａｌ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）や高電子移動
度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏ
ｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）などが
提案されている。
ため、これを用いた電界効果トランジスタ（ＦＥＴ：Ｆ
ｉｅｌｄ ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）
は、高周波かつ高耐圧で動作することが可能で、高出力
パワー素子として期待され、ＭＥＳＦＥＴ（Ｍｅｔａｌ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）や高電子移動
度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏ
ｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）などが
提案されている。
【０００３】図８に、上記窒化ガリウム系半導体電界効
果トランジスタのうち、従来のＭＥＳＦＥＴ構造を有す
る電界効果トランジスタの構造をあげる。
果トランジスタのうち、従来のＭＥＳＦＥＴ構造を有す
る電界効果トランジスタの構造をあげる。
【０００４】図８において、この半導体電界効果トラン
ジスタは、サファイア基板４１上に、厚さ数十ｎｍのＡ
ｌＮ核生成層４２が形成され、このＡｌＮ核生成層４２
上に、厚さ数μｍのＧａＮバッファ層４３が形成され、
このＧａＮバッファ層４３上に厚さ数ｎｍから数百ｎｍ
の不純物がドープされたｎ型ＧａＮチャネル層４４が形
成されている。そしてこのｎ型ＡｌＧａＮチャネル層４
４上にはゲート電極４６、ソース電極４７、ドレイン電
極４８を形成している。
ジスタは、サファイア基板４１上に、厚さ数十ｎｍのＡ
ｌＮ核生成層４２が形成され、このＡｌＮ核生成層４２
上に、厚さ数μｍのＧａＮバッファ層４３が形成され、
このＧａＮバッファ層４３上に厚さ数ｎｍから数百ｎｍ
の不純物がドープされたｎ型ＧａＮチャネル層４４が形
成されている。そしてこのｎ型ＡｌＧａＮチャネル層４
４上にはゲート電極４６、ソース電極４７、ドレイン電
極４８を形成している。
【０００５】この電界効果トランジスタを高周波動作さ
せるためには、信号の遅延を考慮するとゲート長を短く
することが必要である。しかしながらゲート長が１μｍ
以下になり、かつドレイン電圧を大きくしてソース電極
４７及びドレイン電極４８間に大電流を流すようになる
と電子の流れが実効的なｎ型ＧａＮチャネル層４４の厚
さ（数ｎｍから数百ｎｍ）を越えてＧａＮバッファ層４
３にリークするようになり、オフ特性が劣化するという
問題がある。すなわち図８の矢印Ａで示しているよう
に、電流の流れる深さが大きくなることによって、ゲー
ト電極４６に負の電圧を印加してオフさせようとして
も、ｎ型ＧａＮチャネル層４４の膜厚からはみ出してＧ
ａＮバッファ層４３の領域までは、空乏層を広げること
ができずリーク電流となる。このリーク電流により所望
のトランジスタ特性を得られないという問題が生じる。
せるためには、信号の遅延を考慮するとゲート長を短く
することが必要である。しかしながらゲート長が１μｍ
以下になり、かつドレイン電圧を大きくしてソース電極
４７及びドレイン電極４８間に大電流を流すようになる
と電子の流れが実効的なｎ型ＧａＮチャネル層４４の厚
さ（数ｎｍから数百ｎｍ）を越えてＧａＮバッファ層４
３にリークするようになり、オフ特性が劣化するという
問題がある。すなわち図８の矢印Ａで示しているよう
に、電流の流れる深さが大きくなることによって、ゲー
ト電極４６に負の電圧を印加してオフさせようとして
も、ｎ型ＧａＮチャネル層４４の膜厚からはみ出してＧ
ａＮバッファ層４３の領域までは、空乏層を広げること
ができずリーク電流となる。このリーク電流により所望
のトランジスタ特性を得られないという問題が生じる。
【０００６】
【発明が解決しようとする課題】従来の電界効果トラン
ジスタではゲート長が１μｍを切ると電流の広がりによ
ってオフ特性が劣化するという問題があった。
ジスタではゲート長が１μｍを切ると電流の広がりによ
ってオフ特性が劣化するという問題があった。
【０００７】本発明は、上記問題点に鑑みてなされたも
ので、ゲート長が１μｍ以下というような短い構造であ
っても、オフ特性が良好で、高周波、高出力かつ高効率
の半導体電界効果トランジスタ及びこれを用いた電力増
幅器を提供することを目的とする。
ので、ゲート長が１μｍ以下というような短い構造であ
っても、オフ特性が良好で、高周波、高出力かつ高効率
の半導体電界効果トランジスタ及びこれを用いた電力増
幅器を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、格子緩和したＡｌｘＧａ１−ｘＮ（０＜
ｘ＜１）バッファ層と、前記ＡｌｘＧａ１−ｘＮ（０＜
ｘ＜１）バッファ層上に形成されたｎ型ＧａＮチャネル
層と、前記ｎ型ＧａＮチャネル層上に形成されたＡｌｙ
Ｇａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャップ層と、前記Ａ
ｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャップ層上に形
成され、前記ｎ型ＧａＮチャネル層の表面電位を制御す
るゲート電極と、前記ゲート電極を挟む位置に形成され
たソース電極及びドレイン電極とを具備し、前記ｎ型Ｇ
ａＮチャネル層は、前記ＡｌｘＧａ１−ｘＮ（０＜ｘ＜
１）バッファ層との界面に負のピエゾ電荷を発生し、前
記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャップ層と
の界面に正のピエゾ電荷を発生するようにしたこと特徴
とする半導体電界効果トランジスタを提供する。
に、本発明は、格子緩和したＡｌｘＧａ１−ｘＮ（０＜
ｘ＜１）バッファ層と、前記ＡｌｘＧａ１−ｘＮ（０＜
ｘ＜１）バッファ層上に形成されたｎ型ＧａＮチャネル
層と、前記ｎ型ＧａＮチャネル層上に形成されたＡｌｙ
Ｇａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャップ層と、前記Ａ
ｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャップ層上に形
成され、前記ｎ型ＧａＮチャネル層の表面電位を制御す
るゲート電極と、前記ゲート電極を挟む位置に形成され
たソース電極及びドレイン電極とを具備し、前記ｎ型Ｇ
ａＮチャネル層は、前記ＡｌｘＧａ１−ｘＮ（０＜ｘ＜
１）バッファ層との界面に負のピエゾ電荷を発生し、前
記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャップ層と
の界面に正のピエゾ電荷を発生するようにしたこと特徴
とする半導体電界効果トランジスタを提供する。
【０００９】また、本発明は、格子緩和したＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層と、前記ＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層上に形成されたｎ型
ＧａＮチャネル層と、前記ｎ型ＧａＮチャネル層上に形
成されたＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャッ
プ層と、前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キ
ャップ層上に形成され、前記ｎ型ＧａＮチャネル層の表
面電位を制御するゲート電極と、前記ゲート電極を挟む
位置に形成されたソース電極及びドレイン電極とを具備
し、前記ｎ型ＧａＮチャネル層は、前記ＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層との界面に負のピエ
ゾ電荷を発生し、ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜
１）キャップ層との界面に正のピエゾ電荷を発生するよ
うにした半導体電界効果トランジスタと、前記ドレイン
電極に接続されたチョークコイルとを具備し、前記チョ
ークコイルを介して前記ドレイン電極に電源が供給さ
れ、前記ゲート電極に入力信号が入力され、前記ドレイ
ン電極から出力信号が出力されることを特徴とする電力
増幅器を提供する。
１−ｘＮ（０＜ｘ＜１）バッファ層と、前記ＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層上に形成されたｎ型
ＧａＮチャネル層と、前記ｎ型ＧａＮチャネル層上に形
成されたＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャッ
プ層と、前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キ
ャップ層上に形成され、前記ｎ型ＧａＮチャネル層の表
面電位を制御するゲート電極と、前記ゲート電極を挟む
位置に形成されたソース電極及びドレイン電極とを具備
し、前記ｎ型ＧａＮチャネル層は、前記ＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層との界面に負のピエ
ゾ電荷を発生し、ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜
１）キャップ層との界面に正のピエゾ電荷を発生するよ
うにした半導体電界効果トランジスタと、前記ドレイン
電極に接続されたチョークコイルとを具備し、前記チョ
ークコイルを介して前記ドレイン電極に電源が供給さ
れ、前記ゲート電極に入力信号が入力され、前記ドレイ
ン電極から出力信号が出力されることを特徴とする電力
増幅器を提供する。
【００１０】また、本発明は、格子緩和したＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層と、前記ＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層上に形成されたＧａ
Ｎ電子蓄積層と、前記ＧａＮ電子蓄積層上に形成された
ｎ型不純物を含むＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜
１）電子供給層と、前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜
ｙ＜１）電子供給層上に形成され、前記ＧａＮ電子蓄積
層の表面電位を制御するゲート電極と、前記ゲート電極
を挟む位置に形成されたソース電極及びドレイン電極と
を具備し、前記ＧａＮ電子蓄積層は、前記ＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層との界面に負のピエ
ゾ電荷を発生し、前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ
＜１）電子供給層との界面に正のピエゾ電荷を発生する
ようにしたことを特徴とする半導体電界効果トランジス
タを提供する。
１−ｘＮ（０＜ｘ＜１）バッファ層と、前記ＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層上に形成されたＧａ
Ｎ電子蓄積層と、前記ＧａＮ電子蓄積層上に形成された
ｎ型不純物を含むＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜
１）電子供給層と、前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜
ｙ＜１）電子供給層上に形成され、前記ＧａＮ電子蓄積
層の表面電位を制御するゲート電極と、前記ゲート電極
を挟む位置に形成されたソース電極及びドレイン電極と
を具備し、前記ＧａＮ電子蓄積層は、前記ＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層との界面に負のピエ
ゾ電荷を発生し、前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ
＜１）電子供給層との界面に正のピエゾ電荷を発生する
ようにしたことを特徴とする半導体電界効果トランジス
タを提供する。
【００１１】また、本発明は、格子緩和したＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層と、前記ＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層上に形成されたＧａ
Ｎ電子蓄積層と、前記ＧａＮ電子蓄積層上に形成された
ｎ型不純物を含むＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜
１）電子供給層と、前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜
ｙ＜１）電子供給層上に形成され、前記ＧａＮ電子蓄積
層の表面電位を制御するゲート電極と、前記ゲート電極
を挟む位置に形成されたソース電極及びドレイン電極と
を具備し、前記ＧａＮ電子蓄積層は、前記ＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層との界面に負のピエ
ゾ電荷を発生し、前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ
＜１）電子供給層との界面に正のピエゾ電荷を発生する
ようにした半導体電界効果トランジスタと、前記ドレイ
ン電極に接続されたチョークコイルとを具備し、前記チ
ョークコイルを介して前記ドレイン電極に電源が供給さ
れ、前記ゲート電極に入力信号が入力され、前記ドレイ
ン電極から出力信号が出力されることを特徴とする電力
増幅器を提供する。
１−ｘＮ（０＜ｘ＜１）バッファ層と、前記ＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層上に形成されたＧａ
Ｎ電子蓄積層と、前記ＧａＮ電子蓄積層上に形成された
ｎ型不純物を含むＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜
１）電子供給層と、前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜
ｙ＜１）電子供給層上に形成され、前記ＧａＮ電子蓄積
層の表面電位を制御するゲート電極と、前記ゲート電極
を挟む位置に形成されたソース電極及びドレイン電極と
を具備し、前記ＧａＮ電子蓄積層は、前記ＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層との界面に負のピエ
ゾ電荷を発生し、前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ
＜１）電子供給層との界面に正のピエゾ電荷を発生する
ようにした半導体電界効果トランジスタと、前記ドレイ
ン電極に接続されたチョークコイルとを具備し、前記チ
ョークコイルを介して前記ドレイン電極に電源が供給さ
れ、前記ゲート電極に入力信号が入力され、前記ドレイ
ン電極から出力信号が出力されることを特徴とする電力
増幅器を提供する。
【００１２】本発明は、電子走行層との界面近傍で、そ
のＡｌ組成に応じた本来の格子定数となるくらいに十分
厚さ、例えば１μｍ以上の厚いＡｌｘＧａ１−ｘＮ（０
＜ｘ＜１）バッファ層と、このＡｌｘＧａ１−ｘＮ（０
＜ｘ＜１）バッファ層上に形成され、バッファ層に対し
て圧縮歪を受けるＧａＮ電子走行層と、このＧａＮ電子
走行層上に形成され、１μｍ以上の厚いＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層に対して引っ張り歪
を受けるＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）層の３
層構造を形成し、ＧａＮ電子走行層のＡｌｘＧａ１−ｘ
Ｎ（０＜ｘ＜１）バッファ層との界面には負のピエゾ電
荷を発生させて電子に対するポテンシャル障壁を形成す
る。
のＡｌ組成に応じた本来の格子定数となるくらいに十分
厚さ、例えば１μｍ以上の厚いＡｌｘＧａ１−ｘＮ（０
＜ｘ＜１）バッファ層と、このＡｌｘＧａ１−ｘＮ（０
＜ｘ＜１）バッファ層上に形成され、バッファ層に対し
て圧縮歪を受けるＧａＮ電子走行層と、このＧａＮ電子
走行層上に形成され、１μｍ以上の厚いＡｌｘＧａ
１−ｘＮ（０＜ｘ＜１）バッファ層に対して引っ張り歪
を受けるＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）層の３
層構造を形成し、ＧａＮ電子走行層のＡｌｘＧａ１−ｘ
Ｎ（０＜ｘ＜１）バッファ層との界面には負のピエゾ電
荷を発生させて電子に対するポテンシャル障壁を形成す
る。
【００１３】このポテンシャル障壁によって電子の広が
りをＧａＮ層に閉じ込め、このＧａＮ層をＭＥＳＦＥＴ
のチャネル層或いはＨＥＭＴの電子蓄積層として用いる
ことで、ゲート長が１μｍ以下の短ゲート長になっても
ソース電極及びドレイン電極間に流れる電流の広がりを
抑制することが可能となり電界効果トランジスタのオフ
特性を向上できる。このときのＧａＮ電子走行層は、格
子緩和しない程度の膜厚で、下地のＡｌｘＧａ１−ｘＮ
（０＜ｘ＜１）バッファ層の膜厚に対して１／１０以下
となるように形成することで十分にピエゾ電荷を発生さ
せることができる。
りをＧａＮ層に閉じ込め、このＧａＮ層をＭＥＳＦＥＴ
のチャネル層或いはＨＥＭＴの電子蓄積層として用いる
ことで、ゲート長が１μｍ以下の短ゲート長になっても
ソース電極及びドレイン電極間に流れる電流の広がりを
抑制することが可能となり電界効果トランジスタのオフ
特性を向上できる。このときのＧａＮ電子走行層は、格
子緩和しない程度の膜厚で、下地のＡｌｘＧａ１−ｘＮ
（０＜ｘ＜１）バッファ層の膜厚に対して１／１０以下
となるように形成することで十分にピエゾ電荷を発生さ
せることができる。
【００１４】また、このとき電子走行層のキャリア密度
は１０１２ｃｍ−２から１０１３ｃｍ−２のオーダーで
あるので、ピエゾ電荷の電荷量が、電子電荷に換算して
１０ １１ｃｍ−２以上となればよい。したがって下地の
ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）バッファ層のＡｌの
組成比ｘは好ましくは０．００５以上であればよい。こ
のとき上層のＧａＮ電子走行層を転位なく結晶成長させ
るためには格子定数の差を考慮するとＡｌの組成比ｘは
好ましくは０．７以下であればよい。
は１０１２ｃｍ−２から１０１３ｃｍ−２のオーダーで
あるので、ピエゾ電荷の電荷量が、電子電荷に換算して
１０ １１ｃｍ−２以上となればよい。したがって下地の
ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）バッファ層のＡｌの
組成比ｘは好ましくは０．００５以上であればよい。こ
のとき上層のＧａＮ電子走行層を転位なく結晶成長させ
るためには格子定数の差を考慮するとＡｌの組成比ｘは
好ましくは０．７以下であればよい。
【００１５】またこの構造では、ＧａＮ電子走行層と、
このＧａＮ電子走行層上に形成されたＡｌｙＧａ１−ｙ
Ｎ（０＜ｘ＜ｙ＜１）層の界面には正のピエゾ電荷を発
生させているので、ゲート電極のショットキ−障壁によ
り高められた表面のポテンシャルを急激に低下させ、Ｇ
ａＮ電子走行層中の電子濃度を高めることができる。
このＧａＮ電子走行層上に形成されたＡｌｙＧａ１−ｙ
Ｎ（０＜ｘ＜ｙ＜１）層の界面には正のピエゾ電荷を発
生させているので、ゲート電極のショットキ−障壁によ
り高められた表面のポテンシャルを急激に低下させ、Ｇ
ａＮ電子走行層中の電子濃度を高めることができる。
【００１６】このときのＡｌｙＧａ１−ｙＮ（０＜ｘ＜
ｙ＜１）層は、格子緩和したＡｌｘＧａ１−ｘＮ（０＜
ｘ＜１）バッファ層よりも格子定数が小さくなるように
することで引っ張り歪を効率よくかけることが可能で望
ましくはこの組成比ｙ０．０１以上であればよい。この
とき下層のＧａＮ電子走行層との格子整合性を考慮する
とＡｌ組成比ｙは０．８以下が望ましい。
ｙ＜１）層は、格子緩和したＡｌｘＧａ１−ｘＮ（０＜
ｘ＜１）バッファ層よりも格子定数が小さくなるように
することで引っ張り歪を効率よくかけることが可能で望
ましくはこの組成比ｙ０．０１以上であればよい。この
とき下層のＧａＮ電子走行層との格子整合性を考慮する
とＡｌ組成比ｙは０．８以下が望ましい。
【００１７】
【発明の実施の形態】以下に図面を参照しながら本発明
の好ましい実施形態について説明する。
の好ましい実施形態について説明する。
【００１８】（実施形態１）図１は、本発明の実施形態
１に係るドープトチャネルヘテロ接合を有するＭＥＳＦ
ＥＴの断面図である。
１に係るドープトチャネルヘテロ接合を有するＭＥＳＦ
ＥＴの断面図である。
【００１９】このＭＥＳＦＥＴは、サファイアやＳｉＣ
等からなる基板１１と、この基板１１上に形成されたＡ
ｌＮ核生成層１２と、ＡｌＮ核生成層１２上に形成され
格子緩和したＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）バッフ
ァ層１３と、このＡｌｘＧａ １−ｘＮ（０＜ｘ＜１）バ
ッファ層１３上に形成されたｎ型ＧａＮチャネル層１４
と、このｎ型ＧａＮチャネル層１４上に形成されたＡｌ
ｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャップ層１５と、
このＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャップ層
１５上に形成され、ｎ型ＧａＮチャネル層１４の表面電
位を制御するゲート電極１６と、このゲート電極１６を
挟む位置に形成されたソース電極１７及びドレイン電極
１８とを具備している。
等からなる基板１１と、この基板１１上に形成されたＡ
ｌＮ核生成層１２と、ＡｌＮ核生成層１２上に形成され
格子緩和したＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）バッフ
ァ層１３と、このＡｌｘＧａ １−ｘＮ（０＜ｘ＜１）バ
ッファ層１３上に形成されたｎ型ＧａＮチャネル層１４
と、このｎ型ＧａＮチャネル層１４上に形成されたＡｌ
ｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャップ層１５と、
このＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャップ層
１５上に形成され、ｎ型ＧａＮチャネル層１４の表面電
位を制御するゲート電極１６と、このゲート電極１６を
挟む位置に形成されたソース電極１７及びドレイン電極
１８とを具備している。
【００２０】ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）バッフ
ァ層１３は１μｍと厚く形成し十分に格子緩和してい
る。またｎ型ＧａＮチャネル層１４はＡｌｘＧａ１−ｘ
Ｎ（０＜ｘ＜１）バッファ層１３から圧縮歪を受けるよ
うに薄く形成している。また、ＡｌｙＧａ１−ｙＮ（０
＜ｘ＜ｙ＜１）キャップ層１５はＡｌｘＧａ１−ｘＮ
（０＜ｘ＜１）バッファ層１３から引っ張り歪を受ける
ように、組成比はバッファ層１３よりもＡｌが大きく膜
厚も薄く形成している。
ァ層１３は１μｍと厚く形成し十分に格子緩和してい
る。またｎ型ＧａＮチャネル層１４はＡｌｘＧａ１−ｘ
Ｎ（０＜ｘ＜１）バッファ層１３から圧縮歪を受けるよ
うに薄く形成している。また、ＡｌｙＧａ１−ｙＮ（０
＜ｘ＜ｙ＜１）キャップ層１５はＡｌｘＧａ１−ｘＮ
（０＜ｘ＜１）バッファ層１３から引っ張り歪を受ける
ように、組成比はバッファ層１３よりもＡｌが大きく膜
厚も薄く形成している。
【００２１】そしてｎ型ＧａＮチャネル層１４は、Ａｌ
ｘＧａ１−ｘＮ（０＜ｘ＜１）バッファ層１３との界面
に負のピエゾ電荷を発生し、ＡｌｙＧａ１−ｙＮ（０＜
ｘ＜ｙ＜１）キャップ層１５との界面に正のピエゾ電荷
を発生している。
ｘＧａ１−ｘＮ（０＜ｘ＜１）バッファ層１３との界面
に負のピエゾ電荷を発生し、ＡｌｙＧａ１−ｙＮ（０＜
ｘ＜ｙ＜１）キャップ層１５との界面に正のピエゾ電荷
を発生している。
【００２２】このＭＥＳＦＥＴは以下のように製造す
る。
る。
【００２３】先ず、（０００１）面を主面に有するサフ
ァイア基板１１上に、有機金属化学的気相成長法（ＭＯ
ＣＶＤ法）により、ＡｌＮからなる核生成層１２を膜厚
４ｎｍ作成し、このＡｌＮ核生成層１４上にアンドープ
のＡｌ０．１５Ｇａ０．８５Ｎからなるバッファ層１３
を膜厚１μｍ成長させる。これらのＭＯＣＶＤ法による
結晶成長にはＧａを含む有機金属化合物として例えばト
リメチルガリウム（第１原料ガス）、Ａｌを含む有機金
属化合物として例えばトリメチルアルミニウム（第２原
料ガス）及びＮを含む原料ガスとして例えばアンモニア
（第３原料ガス）を用いた。またこのときＡｌとＧａと
の組成比の調整は第１原料ガス及び第２原料ガスの流量
を増減することで行うことができる。以後窒化ガリウム
系化合物半導体からなる各層は、これら第１原料ガス、
第２原料ガス及び第３原料ガスを用いてＭＯＣＶＤ法で
成長し、ＡｌとＧａの組成比は第１原料ガス及び第２原
料ガスの流量比を調整することによって行う。
ァイア基板１１上に、有機金属化学的気相成長法（ＭＯ
ＣＶＤ法）により、ＡｌＮからなる核生成層１２を膜厚
４ｎｍ作成し、このＡｌＮ核生成層１４上にアンドープ
のＡｌ０．１５Ｇａ０．８５Ｎからなるバッファ層１３
を膜厚１μｍ成長させる。これらのＭＯＣＶＤ法による
結晶成長にはＧａを含む有機金属化合物として例えばト
リメチルガリウム（第１原料ガス）、Ａｌを含む有機金
属化合物として例えばトリメチルアルミニウム（第２原
料ガス）及びＮを含む原料ガスとして例えばアンモニア
（第３原料ガス）を用いた。またこのときＡｌとＧａと
の組成比の調整は第１原料ガス及び第２原料ガスの流量
を増減することで行うことができる。以後窒化ガリウム
系化合物半導体からなる各層は、これら第１原料ガス、
第２原料ガス及び第３原料ガスを用いてＭＯＣＶＤ法で
成長し、ＡｌとＧａの組成比は第１原料ガス及び第２原
料ガスの流量比を調整することによって行う。
【００２４】次に、Ａｌ０．１５Ｇａ０．８５Ｎからな
るバッファ層１３上に、ＭＯＣＶＤ法により、Ｓｉを不
純物として含むｎ型ＧａＮからなるチャネル層１４を膜
厚５０ｎｍ形成する。このｎ型ＧａＮチャネル層１４の
ドナー濃度は５×１０１８ｃｍ−３となるようにＳｉ不
純物原料ガスとしてシラン、テトラエチルシラン等の有
機シランを用いる。
るバッファ層１３上に、ＭＯＣＶＤ法により、Ｓｉを不
純物として含むｎ型ＧａＮからなるチャネル層１４を膜
厚５０ｎｍ形成する。このｎ型ＧａＮチャネル層１４の
ドナー濃度は５×１０１８ｃｍ−３となるようにＳｉ不
純物原料ガスとしてシラン、テトラエチルシラン等の有
機シランを用いる。
【００２５】次に、ｎ型ＧａＮチャネル層１４上に、Ｍ
ＯＣＶＤ法により、Ａｌ０．３Ｇａ ０．７Ｎからなるキ
ャップ層１５を膜厚４ｎｍ形成する。
ＯＣＶＤ法により、Ａｌ０．３Ｇａ ０．７Ｎからなるキ
ャップ層１５を膜厚４ｎｍ形成する。
【００２６】次に、これらＭＯＣＶＤ法による結晶成長
の後、ソース電極１７及びドレイン電極１８を形成する
領域にオーミック電極を形成するために、Ａｌ０．３Ｇ
ａ０ ．７Ｎキャップ層１５の一部を塩素系のガスを用い
てドライエッチングにより除去する。
の後、ソース電極１７及びドレイン電極１８を形成する
領域にオーミック電極を形成するために、Ａｌ０．３Ｇ
ａ０ ．７Ｎキャップ層１５の一部を塩素系のガスを用い
てドライエッチングにより除去する。
【００２７】次に、ｎ型ＧａＮチャネル層１４上に相互
に離間して、ソース電極１７及びドレイン電極１８とな
る位置に下からＴｉ（厚さ２５ｎｍ）／Ａｌ（厚さ２５
０ｎｍ）／Ｔｉ（厚さ４０ｎｍ）／Ａｕ（厚さ４５ｎ
ｍ）を蒸着してソース電極１７及びドレイン電極１８と
なるオーミック電極層を形成する。
に離間して、ソース電極１７及びドレイン電極１８とな
る位置に下からＴｉ（厚さ２５ｎｍ）／Ａｌ（厚さ２５
０ｎｍ）／Ｔｉ（厚さ４０ｎｍ）／Ａｕ（厚さ４５ｎ
ｍ）を蒸着してソース電極１７及びドレイン電極１８と
なるオーミック電極層を形成する。
【００２８】次に、Ａｌ０．３Ｇａ０．７Ｎキャップ層
１５上のゲート電極１６となる位置に下からＮｉ（厚さ
５０ｎｍ）／Ａｕ（厚さ２５０ｎｍ）を蒸着してショッ
トキー電極を形成する。このように形成したＭＥＳＦＥ
Ｔのゲート長は、０．１μｍであった。
１５上のゲート電極１６となる位置に下からＮｉ（厚さ
５０ｎｍ）／Ａｕ（厚さ２５０ｎｍ）を蒸着してショッ
トキー電極を形成する。このように形成したＭＥＳＦＥ
Ｔのゲート長は、０．１μｍであった。
【００２９】図２（ａ）は、このようにして形成したＭ
ＥＳＦＥＴに異なる４つのゲート電圧を印加したときの
ドレイン電圧とドレイン電流の特性図であり、図２
（ｂ）は図８に示す従来のＭＥＳＦＥＴに異なる４つの
ゲート電圧を印加したときのドレイン電圧とドレイン電
流の特性図である。
ＥＳＦＥＴに異なる４つのゲート電圧を印加したときの
ドレイン電圧とドレイン電流の特性図であり、図２
（ｂ）は図８に示す従来のＭＥＳＦＥＴに異なる４つの
ゲート電圧を印加したときのドレイン電圧とドレイン電
流の特性図である。
【００３０】図２（ａ）に示すように、本実施形態によ
るＭＥＳＦＥＴは、良好な飽和特性が得られており、特
にドレイン電圧が高い領域でもドレイン電流の増加は見
られていない。結果として良好なオフ特性を示してい
る。
るＭＥＳＦＥＴは、良好な飽和特性が得られており、特
にドレイン電圧が高い領域でもドレイン電流の増加は見
られていない。結果として良好なオフ特性を示してい
る。
【００３１】一方図２（ｂ）に示すように、従来構造の
ＭＥＳＦＥＴは、飽和領域でのドレインコンダクタンス
が大きくなっており、リーク電流が流れていることが分
かる。したがってオフ特性が劣化している。
ＭＥＳＦＥＴは、飽和領域でのドレインコンダクタンス
が大きくなっており、リーク電流が流れていることが分
かる。したがってオフ特性が劣化している。
【００３２】本実施形態では、１μｍ以上の厚いＡｌｘ
Ｇａ１−ｘＮバッファ層１３上に、この層よりも格子定
数の大きいＧａＮからなるチャネル層１４を圧縮歪がか
かるように薄く形成したことにより、ＧａＮチャネル層
１４の格子が歪み、ＡｌｘＧａ１−ｘＮバッファ層１３
とのヘテロ界面には負のピエゾ電荷を蓄積する。この負
のピエゾ電荷が電位障壁として働き、高いドレイン電圧
領域でも電流が広がることを抑制しドレイン電流のＡｌ
ｘＧａ１−ｘＮバッファ層１３へのリーク電流を防ぐこ
とができる。また、チャネル層１４上にはバッファ層１
３よりもＡｌ組成の大きいＡｌｙＧａ１−ｙＮ（０＜ｘ
＜ｙ＜１）からなるキャップ層１５が形成されており、
チャネル層１４のキャップ層１５との界面側には正のピ
エゾ電荷を蓄積する。この正のピエゾ電荷によってここ
に電子を蓄積する効果も生む。またキャップ層１５のゲ
ート電極１６側には負のピエゾ電荷を蓄積するので、ゲ
ート電極１６への電子の流れ込みを抑えることができ
る。
Ｇａ１−ｘＮバッファ層１３上に、この層よりも格子定
数の大きいＧａＮからなるチャネル層１４を圧縮歪がか
かるように薄く形成したことにより、ＧａＮチャネル層
１４の格子が歪み、ＡｌｘＧａ１−ｘＮバッファ層１３
とのヘテロ界面には負のピエゾ電荷を蓄積する。この負
のピエゾ電荷が電位障壁として働き、高いドレイン電圧
領域でも電流が広がることを抑制しドレイン電流のＡｌ
ｘＧａ１−ｘＮバッファ層１３へのリーク電流を防ぐこ
とができる。また、チャネル層１４上にはバッファ層１
３よりもＡｌ組成の大きいＡｌｙＧａ１−ｙＮ（０＜ｘ
＜ｙ＜１）からなるキャップ層１５が形成されており、
チャネル層１４のキャップ層１５との界面側には正のピ
エゾ電荷を蓄積する。この正のピエゾ電荷によってここ
に電子を蓄積する効果も生む。またキャップ層１５のゲ
ート電極１６側には負のピエゾ電荷を蓄積するので、ゲ
ート電極１６への電子の流れ込みを抑えることができ
る。
【００３３】図３は、本実施形態における電界効果トラ
ンジスタの電導帯下端のポテンシャル（１）、電子濃度
（２）、ドナー濃度（５）、正のピエゾ電荷を電子の電
荷量に換算した値（３）、負のピエゾ電荷を電子の電荷
量に変換した値（４）を示した図である。図中左側の縦
軸は、電導帯下端のポテンシャル（１）をｅＶで示して
いる。また図中右側の縦軸は、正のピエゾ電荷を電子の
電荷量に換算した値（３）及び負のピエゾ電荷を電子の
電荷量に換算した値（４）、電子濃度（２）及びドナー
濃度（５）の対数表示の単位体積当たりの濃度ｃｍ−３
で表わしている。
ンジスタの電導帯下端のポテンシャル（１）、電子濃度
（２）、ドナー濃度（５）、正のピエゾ電荷を電子の電
荷量に換算した値（３）、負のピエゾ電荷を電子の電荷
量に変換した値（４）を示した図である。図中左側の縦
軸は、電導帯下端のポテンシャル（１）をｅＶで示して
いる。また図中右側の縦軸は、正のピエゾ電荷を電子の
電荷量に換算した値（３）及び負のピエゾ電荷を電子の
電荷量に換算した値（４）、電子濃度（２）及びドナー
濃度（５）の対数表示の単位体積当たりの濃度ｃｍ−３
で表わしている。
【００３４】また、ここではショットキー接合したゲー
ト電極１６以下の深さ方向に表面から４ｎｍがノンドー
プＡｌ０．３Ｇａ０．７Ｎキャップ層１５、表面から４
ｎｍから５４ｎｍがｎ型ＧａＮチャネル層１４、表面か
ら５４ｎｍ以下はノンドープＡｌ０．１５Ｇａ０．８５
Ｎバッファ層１３を表わしている。
ト電極１６以下の深さ方向に表面から４ｎｍがノンドー
プＡｌ０．３Ｇａ０．７Ｎキャップ層１５、表面から４
ｎｍから５４ｎｍがｎ型ＧａＮチャネル層１４、表面か
ら５４ｎｍ以下はノンドープＡｌ０．１５Ｇａ０．８５
Ｎバッファ層１３を表わしている。
【００３５】図３の電子濃度（２）の広がり方から分か
るように、ＧａＮチャネル層１４の下端に発生した負の
ピエゾ電荷（４）により、電子がＧａＮチャネル層１４
の表面側に寄せられている様子がわかる。またＧａＮチ
ャネル層１４の表面側に発生した正のピエゾ電荷（３）
はゲート電極１６よるショットキー障壁により高められ
た表面のポテンシャルを急激に低下させ、電子がＧａＮ
チャネル層１４の内部に閉じ込められていることが分か
る。このような効果によってドレイン電圧が高くなって
も電流の広がりを抑制し、オフ特性が向上される。
るように、ＧａＮチャネル層１４の下端に発生した負の
ピエゾ電荷（４）により、電子がＧａＮチャネル層１４
の表面側に寄せられている様子がわかる。またＧａＮチ
ャネル層１４の表面側に発生した正のピエゾ電荷（３）
はゲート電極１６よるショットキー障壁により高められ
た表面のポテンシャルを急激に低下させ、電子がＧａＮ
チャネル層１４の内部に閉じ込められていることが分か
る。このような効果によってドレイン電圧が高くなって
も電流の広がりを抑制し、オフ特性が向上される。
【００３６】（実施形態２）図４は、本発明の実施形態
２に係るＨＥＭＴの断面図である。このＨＥＭＴは、格
子緩和したＡｌＧａＮからなるバッファ層１３上に、不
純物を含まないＧａＮからなる電子走行層となる電子蓄
積層２４が形成され、この上にＡｌＧａＮからなる電荷
供給層２５が形成されている。そして実施形態１と同様
に電子走行層となる電子蓄積層２４に電子を閉じ込める
ことができる。
２に係るＨＥＭＴの断面図である。このＨＥＭＴは、格
子緩和したＡｌＧａＮからなるバッファ層１３上に、不
純物を含まないＧａＮからなる電子走行層となる電子蓄
積層２４が形成され、この上にＡｌＧａＮからなる電荷
供給層２５が形成されている。そして実施形態１と同様
に電子走行層となる電子蓄積層２４に電子を閉じ込める
ことができる。
【００３７】すなわち、このＨＥＭＴは、サファイアや
ＳｉＣ等からなる基板１１と、この基板１１上に形成さ
れたＡｌＮ核生成層１２と、このＡｌＮ核生成層１２上
に形成され格子緩和したＡｌｘＧａ１−ｘＮ（０＜ｘ＜
１）バッファ層１３と、このＡｌｘＧａ１−ｘＮ（０＜
ｘ＜１）バッファ層１３上に形成されたＧａＮ電子蓄積
層２４と、このＧａＮ電子蓄積層２４上に形成されたｎ
型不純物を含むＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）
電子供給層２５と、このＡｌｙＧａ１−ｙＮ（０＜ｘ＜
ｙ＜１）電子供給層２５上に形成され、ＧａＮ電子蓄積
層２４の表面電位を制御するゲート電極１６と、このゲ
ート電極１６を挟む位置に形成されたソース電極１７及
びドレイン電極１８とを具備している。
ＳｉＣ等からなる基板１１と、この基板１１上に形成さ
れたＡｌＮ核生成層１２と、このＡｌＮ核生成層１２上
に形成され格子緩和したＡｌｘＧａ１−ｘＮ（０＜ｘ＜
１）バッファ層１３と、このＡｌｘＧａ１−ｘＮ（０＜
ｘ＜１）バッファ層１３上に形成されたＧａＮ電子蓄積
層２４と、このＧａＮ電子蓄積層２４上に形成されたｎ
型不純物を含むＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）
電子供給層２５と、このＡｌｙＧａ１−ｙＮ（０＜ｘ＜
ｙ＜１）電子供給層２５上に形成され、ＧａＮ電子蓄積
層２４の表面電位を制御するゲート電極１６と、このゲ
ート電極１６を挟む位置に形成されたソース電極１７及
びドレイン電極１８とを具備している。
【００３８】ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）バッフ
ァ層１３は１μｍと厚く格子緩和するように形成し、Ｇ
ａＮ電子蓄積層２４はＡｌｘＧａ１−ｘＮ（０＜ｘ＜
１）バッファ層１３から圧縮歪を受けるように薄く形成
している。また、ＡｌｙＧａ１ −ｙＮ（０＜ｘ＜ｙ＜
１）電子供給層２５はＡｌｘＧａ１−ｘＮ（０＜ｘ＜
１）バッファ層１３から引っ張り歪を受けるように、組
成比はバッファ層１３よりもＡｌが大きく膜厚も薄く形
成している。
ァ層１３は１μｍと厚く格子緩和するように形成し、Ｇ
ａＮ電子蓄積層２４はＡｌｘＧａ１−ｘＮ（０＜ｘ＜
１）バッファ層１３から圧縮歪を受けるように薄く形成
している。また、ＡｌｙＧａ１ −ｙＮ（０＜ｘ＜ｙ＜
１）電子供給層２５はＡｌｘＧａ１−ｘＮ（０＜ｘ＜
１）バッファ層１３から引っ張り歪を受けるように、組
成比はバッファ層１３よりもＡｌが大きく膜厚も薄く形
成している。
【００３９】そしてＧａＮ電子蓄積層２４は、ＡｌｘＧ
ａ１−ｘＮ（０＜ｘ＜１）バッファ層１３との界面に負
のピエゾ電荷を発生し、ＡｌｙＧａ１−ｙＮ（０＜ｘ＜
ｙ＜１）電子供給層２５との界面に正のピエゾ電荷を発
生している。
ａ１−ｘＮ（０＜ｘ＜１）バッファ層１３との界面に負
のピエゾ電荷を発生し、ＡｌｙＧａ１−ｙＮ（０＜ｘ＜
ｙ＜１）電子供給層２５との界面に正のピエゾ電荷を発
生している。
【００４０】このＨＥＭＴは以下のように製造する。
【００４１】先ず、実施形態１と同様に、（０００１）
面を主面に有するサファイア基板１１上に、有機金属化
学的気相成長法（ＭＯＣＶＤ法）により、ＡｌＮからな
る核生成層１２を膜厚４ｎｍ作成し、このＡｌＮ核生成
層１２上にアンドープのＡｌ ０．１５Ｇａ０．８５Ｎか
らなるバッファ層１３を格子緩和するように膜厚１μｍ
成長させる。これらのＭＯＣＶＤ法による結晶成長には
Ｇａを含む有機金属化合物として例えばトリメチルガリ
ウム（第１原料ガス）、Ａｌを含む有機金属化合物とし
て例えばトリメチルアルミニウム（第２原料ガス）及び
Ｎを含む原料ガスとして例えばアンモニア（第３原料ガ
ス）を用いた。またこのときＡｌとＧａとの組成比の調
整は第１原料ガス及び第２原料ガスの流量を増減するこ
とで行うことができる。以後窒化ガリウム系化合物半導
体からなる各層は、これら第１原料ガス、第２原料ガス
及び第３原料ガスを用いてＭＯＣＶＤで成長し、Ａｌと
Ｇａの組成比は第１原料ガス及び第２原料ガスの流量比
を調整することによって行う。
面を主面に有するサファイア基板１１上に、有機金属化
学的気相成長法（ＭＯＣＶＤ法）により、ＡｌＮからな
る核生成層１２を膜厚４ｎｍ作成し、このＡｌＮ核生成
層１２上にアンドープのＡｌ ０．１５Ｇａ０．８５Ｎか
らなるバッファ層１３を格子緩和するように膜厚１μｍ
成長させる。これらのＭＯＣＶＤ法による結晶成長には
Ｇａを含む有機金属化合物として例えばトリメチルガリ
ウム（第１原料ガス）、Ａｌを含む有機金属化合物とし
て例えばトリメチルアルミニウム（第２原料ガス）及び
Ｎを含む原料ガスとして例えばアンモニア（第３原料ガ
ス）を用いた。またこのときＡｌとＧａとの組成比の調
整は第１原料ガス及び第２原料ガスの流量を増減するこ
とで行うことができる。以後窒化ガリウム系化合物半導
体からなる各層は、これら第１原料ガス、第２原料ガス
及び第３原料ガスを用いてＭＯＣＶＤで成長し、Ａｌと
Ｇａの組成比は第１原料ガス及び第２原料ガスの流量比
を調整することによって行う。
【００４２】次に、Ａｌ０．１５Ｇａ０．８５Ｎからな
るバッファ層１３上に、ＭＯＣＶＤ法により、アンドー
プのＧａＮからなる電子蓄積層２４を膜厚５０ｎｍ形成
する。このＧａＮ電子蓄積層２４上に、ＭＯＣＶＤ法に
より、ドナーとしてＳｉを含むＡｌ０．３Ｇａ０．７Ｎ
からなる電子供給層２５を膜厚１０ｎｍ形成する。Ｓｉ
を導入するための原料ガスとしては、シラン、テトラエ
チルシラン等の有機シランを用いる。
るバッファ層１３上に、ＭＯＣＶＤ法により、アンドー
プのＧａＮからなる電子蓄積層２４を膜厚５０ｎｍ形成
する。このＧａＮ電子蓄積層２４上に、ＭＯＣＶＤ法に
より、ドナーとしてＳｉを含むＡｌ０．３Ｇａ０．７Ｎ
からなる電子供給層２５を膜厚１０ｎｍ形成する。Ｓｉ
を導入するための原料ガスとしては、シラン、テトラエ
チルシラン等の有機シランを用いる。
【００４３】次に、これらＭＯＣＶＤ法による結晶成長
の後、ソース電極１７及びドレイン電極１８を形成する
領域に、Ａｌ０．３Ｇａ０．７Ｎキャップ層１５上に下
からＴｉ（厚さ２５ｎｍ）／Ａｌ（厚さ２５０ｎｍ）／
Ｔｉ（厚さ４０ｎｍ）／Ａｕ（厚さ４５ｎｍ）をそれぞ
れ蒸着してオーミック電極を形成する。
の後、ソース電極１７及びドレイン電極１８を形成する
領域に、Ａｌ０．３Ｇａ０．７Ｎキャップ層１５上に下
からＴｉ（厚さ２５ｎｍ）／Ａｌ（厚さ２５０ｎｍ）／
Ｔｉ（厚さ４０ｎｍ）／Ａｕ（厚さ４５ｎｍ）をそれぞ
れ蒸着してオーミック電極を形成する。
【００４４】次に、Ａｌ０．３Ｇａ０．７Ｎ電子供給層
２５上のゲート電極１６となる位置に下からＮｉ（厚さ
５０ｎｍ）／Ａｕ（厚さ２５０ｎｍ）を蒸着してショッ
トキー電極を形成する。このように形成したＨＥＭＴの
ゲート長は、０．１μｍであった。
２５上のゲート電極１６となる位置に下からＮｉ（厚さ
５０ｎｍ）／Ａｕ（厚さ２５０ｎｍ）を蒸着してショッ
トキー電極を形成する。このように形成したＨＥＭＴの
ゲート長は、０．１μｍであった。
【００４５】このようにして作成したＨＥＭＴにおいて
も、実施形態１と同様に、電子蓄積層２４に電子を閉じ
込めることが可能となり、ドレイン電流の飽和特性が良
好で短ゲート長においてもオフ特性が良好であった。
も、実施形態１と同様に、電子蓄積層２４に電子を閉じ
込めることが可能となり、ドレイン電流の飽和特性が良
好で短ゲート長においてもオフ特性が良好であった。
【００４６】（実施形態３）図５は、実施形態１のＭＥ
ＳＦＥＴにおいて、基板１１をＡｌＧａＮバッファ層１
４とより格子定数の差の小さいＧａＮ基板２１に代えて
形成した電界効果トランジスタである。したがって同一
部分は同一符号を用いてその詳しい説明は省略する。
ＳＦＥＴにおいて、基板１１をＡｌＧａＮバッファ層１
４とより格子定数の差の小さいＧａＮ基板２１に代えて
形成した電界効果トランジスタである。したがって同一
部分は同一符号を用いてその詳しい説明は省略する。
【００４７】このＭＥＳＦＥＴの形成方法は以下のとお
りである。
りである。
【００４８】先ず、ＧａＮ基板２１上に、アンドープの
Ａｌ０．１５Ｇａ０．８５Ｎからなるバッファ層１３を
ＭＯＣＶＤ法で膜厚１μｍ成長させる。次にＳｉを不純
物として含むＧａＮからなるチャネル層１４をＭＯＣＶ
Ｄ法により厚さ５０ｎｍ形成する。以下の工程は実施形
態１と同様に行う。
Ａｌ０．１５Ｇａ０．８５Ｎからなるバッファ層１３を
ＭＯＣＶＤ法で膜厚１μｍ成長させる。次にＳｉを不純
物として含むＧａＮからなるチャネル層１４をＭＯＣＶ
Ｄ法により厚さ５０ｎｍ形成する。以下の工程は実施形
態１と同様に行う。
【００４９】このようにして形成されたＭＥＳＦＥＴに
おいても、実施形態１と同様に、ｎ型ＧａＮチャネル層
１５に電子を閉じ込めることが可能となり、ドレイン電
流の飽和特性が良好で短ゲート長においてもオフ特性が
良好であった。
おいても、実施形態１と同様に、ｎ型ＧａＮチャネル層
１５に電子を閉じ込めることが可能となり、ドレイン電
流の飽和特性が良好で短ゲート長においてもオフ特性が
良好であった。
【００５０】また、本実施形態によるＭＥＳＦＥＴは、
より基板との格子整合が良好となるために、種々のトラ
ンジスタ特性の向上も期待できる。
より基板との格子整合が良好となるために、種々のトラ
ンジスタ特性の向上も期待できる。
【００５１】（実施形態４）図６は、実施形態２のＨＥ
ＭＴ構造において、基板１１をＡｌＧａＮバッファ層１
４とより格子定数の差の小さいＧａＮ基板２１に代えて
形成した電界効果トランジスタである。したがって同一
部分は同一符号を用いてその詳しい説明は省略する。
ＭＴ構造において、基板１１をＡｌＧａＮバッファ層１
４とより格子定数の差の小さいＧａＮ基板２１に代えて
形成した電界効果トランジスタである。したがって同一
部分は同一符号を用いてその詳しい説明は省略する。
【００５２】このＨＥＭＴの形成方法は以下のとおりで
ある。
ある。
【００５３】先ず、ＧａＮ基板２１上に、アンドープの
Ａｌ０．１５Ｇａ０．８５Ｎからなるバッファ層１３を
ＭＯＣＶＤ法で膜厚１μｍ成長させる。次にアンドープ
のＧａＮからなる電子蓄積層２４をＭＯＣＶＤ法により
厚さ５０ｎｍ形成する。以下の工程は実施形態２と同様
に行う。
Ａｌ０．１５Ｇａ０．８５Ｎからなるバッファ層１３を
ＭＯＣＶＤ法で膜厚１μｍ成長させる。次にアンドープ
のＧａＮからなる電子蓄積層２４をＭＯＣＶＤ法により
厚さ５０ｎｍ形成する。以下の工程は実施形態２と同様
に行う。
【００５４】このようにして形成されたＨＥＭＴにおい
ても、実施形態２と同様に、ＧａＮ電子蓄積層２５に電
子を閉じ込めることが可能となり、ドレイン電流の飽和
特性が良好で短ゲート長においてもオフ特性が良好であ
った。
ても、実施形態２と同様に、ＧａＮ電子蓄積層２５に電
子を閉じ込めることが可能となり、ドレイン電流の飽和
特性が良好で短ゲート長においてもオフ特性が良好であ
った。
【００５５】また、本実施形態によるＨＥＭＴは、より
基板との格子整合が良好となるために、種々のトランジ
スタ特性の向上も期待できる。
基板との格子整合が良好となるために、種々のトランジ
スタ特性の向上も期待できる。
【００５６】（実施形態５）図７は、実施形態１、実施
形態２、実施形態３及び実施形態４において説明した電
界効果トランジスタを用いた電力増幅器の回路図であ
る。
形態２、実施形態３及び実施形態４において説明した電
界効果トランジスタを用いた電力増幅器の回路図であ
る。
【００５７】図８に示すように、送信信号は入力端子３
１に供給され、この送信信号はインピーダンス整合をと
る周知のインピーダンス整合回路３２を介して実施形態
１、２、３、４で説明した電界効果トランジスタ３３の
ゲート電極に供給される。この電界効果トランジスタ３
３のソース電極は接地されており、ドレイン電極には高
周波の抜けを防止するためのチョークコイル３６を介し
て、電源電圧が供給されている。また、この電界効果ト
ランジスタ３３のドレイン電極は、周知のインピーダン
ス整合回路３４を介して出力端子に接続されている。
１に供給され、この送信信号はインピーダンス整合をと
る周知のインピーダンス整合回路３２を介して実施形態
１、２、３、４で説明した電界効果トランジスタ３３の
ゲート電極に供給される。この電界効果トランジスタ３
３のソース電極は接地されており、ドレイン電極には高
周波の抜けを防止するためのチョークコイル３６を介し
て、電源電圧が供給されている。また、この電界効果ト
ランジスタ３３のドレイン電極は、周知のインピーダン
ス整合回路３４を介して出力端子に接続されている。
【００５８】このように実施形態１、２、３、４に記載
の電界効果トランジスタを用いて電力増幅器とすること
で、図２（ａ）の良好なオフ特性より、本実施形態によ
る電力増幅器は従来構造のものよりも周波数２０ＧＨ
ｚ、ＡＢ級動作での電力付加効率の最大値は、２０％大
きく、高周波で高効率の動作が可能となる。
の電界効果トランジスタを用いて電力増幅器とすること
で、図２（ａ）の良好なオフ特性より、本実施形態によ
る電力増幅器は従来構造のものよりも周波数２０ＧＨ
ｚ、ＡＢ級動作での電力付加効率の最大値は、２０％大
きく、高周波で高効率の動作が可能となる。
【００５９】
【発明の効果】以上説明したように、本発明によると格
子歪によるピエゾ電荷を利用して、バッファ層と電子走
行層の界面に負のピエゾ電荷を蓄積して、短ゲート長に
おいても電子の広がりを防ぐことができ良好なオフ特性
を実現することが可能となる。
子歪によるピエゾ電荷を利用して、バッファ層と電子走
行層の界面に負のピエゾ電荷を蓄積して、短ゲート長に
おいても電子の広がりを防ぐことができ良好なオフ特性
を実現することが可能となる。
【図１】 本発明の実施形態１に係る電界効果トランジ
スタの断面図。
スタの断面図。
【図２】 電界効果トランジスタのドレイン電圧とドレ
イン電流の特性曲線図であり、（ａ）は本発明の電界効
果トランジスタの特性、（ｂ）は図８に示す従来の電界
効果トランジスタの特性をあらわす。
イン電流の特性曲線図であり、（ａ）は本発明の電界効
果トランジスタの特性、（ｂ）は図８に示す従来の電界
効果トランジスタの特性をあらわす。
【図３】 本発明の電界効果トランジスタにおける深さ
に対する電導帯下端のポテンシャル、電子濃度、正のピ
エゾ電荷、負のピエゾ電荷、ドナー濃度を示すグラフ。
に対する電導帯下端のポテンシャル、電子濃度、正のピ
エゾ電荷、負のピエゾ電荷、ドナー濃度を示すグラフ。
【図４】 本発明の実施形態２に係る電界効果トランジ
スタの断面図。
スタの断面図。
【図５】 本発明の実施形態３に係る電界効果トランジ
スタの断面図。
スタの断面図。
【図６】 本発明の実施形態４に係る電界効果トランジ
スタの断面図。
スタの断面図。
【図７】 本発明の実施形態１、２、３、４における電
界効果トランジスタを用いた電力増幅器の回路図。
界効果トランジスタを用いた電力増幅器の回路図。
【図８】 従来のＭＥＳＦＥＴ構造を有する電界効果ト
ランジスタの断面図。
ランジスタの断面図。
１１・・・サファイア基板 １２・・・ＡｌＮ核生成膜 １３・・・ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）バッファ
層 １４・・・ｎ型ＧａＮチャネル層 １５・・・ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャ
ップ層 １６・・・ゲート電極 １７・・・ソース電極 １８・・・ドレイン電極 ２１・・・ＧａＮ基板 ２４・・・ＧａＮ電子蓄積層 ２５・・・ｎ型ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）
電子供給層 ３１・・・入力端子 ３２・・・インピーダンス整合回路 ３３・・・実施形態１、２、３、４における電界効果ト
ランジスタ ３４・・・インピーダンス整合回路 ３５・・・出力端子 ３６・・・チョークコイル
層 １４・・・ｎ型ＧａＮチャネル層 １５・・・ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャ
ップ層 １６・・・ゲート電極 １７・・・ソース電極 １８・・・ドレイン電極 ２１・・・ＧａＮ基板 ２４・・・ＧａＮ電子蓄積層 ２５・・・ｎ型ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）
電子供給層 ３１・・・入力端子 ３２・・・インピーダンス整合回路 ３３・・・実施形態１、２、３、４における電界効果ト
ランジスタ ３４・・・インピーダンス整合回路 ３５・・・出力端子 ３６・・・チョークコイル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｆ 3/16 3/21 Ｆターム(参考） 5F045 AA04 AB09 AB14 AB17 AC01 AC08 AC12 AF02 AF04 AF09 AF13 BB12 BB16 CA06 DA53 DA69 EE12 5F102 GA15 GB01 GC01 GD01 GJ02 GJ10 GK04 GL04 GM04 GQ01 GR01 GS01 GT01 HC01 HC11 5J091 AA04 AA41 CA20 CA36 FA16 HA11 HA12 HA16 HA24 HA33 KA29 QA02 TA01 TA02 UW08 5J092 AA04 AA41 CA20 CA36 FA16 HA11 HA12 HA16 HA24 HA33 KA29 QA02 TA01 TA02 VL08
Claims (4)
- 【請求項１】格子緩和したＡｌｘＧａ１−ｘＮ（０＜ｘ
＜１）バッファ層と、 前記ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）バッファ層上に
形成されたｎ型ＧａＮチャネル層と、 前記ｎ型ＧａＮチャネル層上に形成されたＡｌｙＧａ
１−ｙＮ（０＜ｘ＜ｙ＜１）キャップ層と、 前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャップ層
上に形成され、前記ｎ型ＧａＮチャネル層の表面電位を
制御するゲート電極と、 前記ゲート電極を挟む位置に形成されたソース電極及び
ドレイン電極とを具備し、 前記ｎ型ＧａＮチャネル層は、前記ＡｌｘＧａ１−ｘＮ
（０＜ｘ＜１）バッファ層との界面に負のピエゾ電荷を
発生し、前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キ
ャップ層との界面に正のピエゾ電荷を発生するようにし
たこと特徴とする半導体電界効果トランジスタ。 - 【請求項２】格子緩和したＡｌｘＧａ１−ｘＮ（０＜ｘ
＜１）バッファ層と、 前記ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）バッファ層上に
形成されたｎ型ＧａＮチャネル層と、 前記ｎ型ＧａＮチャネル層上に形成されたＡｌｙＧａ
１−ｙＮ（０＜ｘ＜ｙ＜１）キャップ層と、 前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャップ層
上に形成され、前記ｎ型ＧａＮチャネル層の表面電位を
制御するゲート電極と、 前記ゲート電極を挟む位置に形成されたソース電極及び
ドレイン電極とを具備し、 前記ｎ型ＧａＮチャネル層は、前記ＡｌｘＧａ１−ｘＮ
（０＜ｘ＜１）バッファ層との界面に負のピエゾ電荷を
発生し、ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）キャッ
プ層との界面に正のピエゾ電荷を発生するようにした半
導体電界効果トランジスタと、 前記ドレイン電極に接続されたチョークコイルとを具備
し、 前記チョークコイルを介して前記ドレイン電極に電源が
供給され、 前記ゲート電極に入力信号が入力され、 前記ドレイン電極から出力信号が出力されることを特徴
とする電力増幅器。 - 【請求項３】格子緩和したＡｌｘＧａ１−ｘＮ（０＜ｘ
＜１）バッファ層と、 前記ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）バッファ層上に
形成されたＧａＮ電子蓄積層と、 前記ＧａＮ電子蓄積層上に形成されたｎ型不純物を含む
ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）電子供給層と、 前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）電子供給層
上に形成され、前記ＧａＮ電子蓄積層の表面電位を制御
するゲート電極と、 前記ゲート電極を挟む位置に形成されたソース電極及び
ドレイン電極とを具備し、 前記ＧａＮ電子蓄積層は、前記ＡｌｘＧａ１−ｘＮ（０
＜ｘ＜１）バッファ層との界面に負のピエゾ電荷を発生
し、前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）電子供
給層との界面に正のピエゾ電荷を発生するようにしたこ
とを特徴とする半導体電界効果トランジスタ。 - 【請求項４】格子緩和したＡｌｘＧａ１−ｘＮ（０＜ｘ
＜１）バッファ層と、 前記ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）バッファ層上に
形成されたＧａＮ電子蓄積層と、 前記ＧａＮ電子蓄積層上に形成されたｎ型不純物を含む
ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）電子供給層と、 前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）電子供給層
上に形成され、前記ＧａＮ電子蓄積層の表面電位を制御
するゲート電極と、 前記ゲート電極を挟む位置に形成されたソース電極及び
ドレイン電極とを具備し、 前記ＧａＮ電子蓄積層は、前記ＡｌｘＧａ１−ｘＮ（０
＜ｘ＜１）バッファ層との界面に負のピエゾ電荷を発生
し、前記ＡｌｙＧａ１−ｙＮ（０＜ｘ＜ｙ＜１）電子供
給層との界面に正のピエゾ電荷を発生するようにした半
導体電界効果トランジスタと、 前記ドレイン電極に接続されたチョークコイルとを具備
し、 前記チョークコイルを介して前記ドレイン電極に電源が
供給され、 前記ゲート電極に入力信号が入力され、 前記ドレイン電極から出力信号が出力されることを特徴
とする電力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000248484A JP2002064201A (ja) | 2000-08-18 | 2000-08-18 | 半導体電界効果トランジスタ及び電力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000248484A JP2002064201A (ja) | 2000-08-18 | 2000-08-18 | 半導体電界効果トランジスタ及び電力増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002064201A true JP2002064201A (ja) | 2002-02-28 |
Family
ID=18738381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000248484A Pending JP2002064201A (ja) | 2000-08-18 | 2000-08-18 | 半導体電界効果トランジスタ及び電力増幅器 |
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| Country | Link |
|---|---|
| JP (1) | JP2002064201A (ja) |
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- 2000-08-18 JP JP2000248484A patent/JP2002064201A/ja active Pending
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