JP2006222191A - 半導体装置 - Google Patents

Abstract

【課題】エンハンスメント型の電界効果トランジスタ特性を有する窒化物系ヘテロ構造電界効果トランジスタである半導体装置を提供すること。
【解決手段】半導体表面近傍に、薄層チャネル層半導体層２が上側障壁層半導体層１と下側障壁層半導体層３との間に挟まれて設置されており、かつ、下側障壁層半導体層３には組成傾斜（層を構成する半導体の組成が層の厚さ方向に単調に変化していること）が設けられており、下側障壁層半導体層３と、その下の内部小バンドギャップ半導体層４とは、組成の不連続なしに連結されていることを特徴とする窒化物系ヘテロ構造電界効果トランジスタを構成する。
【選択図】 図１

Description

本発明は半導体装置に関する。

窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure Field eEffect Transistor、ＨＦＥＴと記す）（例えば、ＧａＮ系ＨＦＥＴ）は、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、実用化にむけて現在盛んに研究が行われている。

しかしながら、現在作製されている窒化物半導体を用いたＨＦＥＴ（以下、窒化物系ＨＦＥＴと略す）は、ソース・ドレイン間に電圧を印加した状態において、ゲートに電圧を印加しない場合にソース・ドレイン間に電流が流れる（ノーマリー・オン）、いわゆるデプレション型（ゲートに電圧を印加することによりオフ状態を実現）のトランジスタである（下記非特許文献１参照）。そして、これとは逆のトランジスタ動作、すなわち、ソース・ドレイン間に電圧を印加した状態において、ゲートに電圧を印加しない場合にソース・ドレイン間に電流が流れない（ノーマリー・オフ）、いわゆるエンハンスメント型（ゲートに電圧を印加することによりオン状態を実現）の窒化物系ＨＦＥＴは実現されていない。この状況は、デプレション型とエンハンスメント型の双方のトランジスタが極めて有効に活用されているＳｉ系トランジスタとは大きく相異している。

一般に、エンハンスメント型のＨＦＥＴにより、単一電源動作が可能となるというメリットが得られる。すなわち、デプレション型のＨＦＥＴにおいては、ドレインに正電圧、ゲートに負電圧を印加することによりトランジスタ動作を行うため、正負の２つの電源が必要となるが、エンハンスメント型のＨＦＥＴが実現されれば、ドレインおよびゲートともに正電圧を印加することによりトランジスタ動作を行うため、単一電源動作が可能となる。また、デプレション型とエンハンスメント型の双方のＨＦＥＴが同一基板上に得られれば、これらを用いた論理回路の構成も容易に可能となる。

言い換えれば、従来技術においては、デプレション型の窒化物系ＨＦＥＴのみしか存在しなかったため、単一電源動作が不可能であり、ドレイン電圧を印加するための正電源、および、ゲート電圧を印加するための負電源、の２つの電源が必要であった。また、同一基板上での論理回路の構成も、２つの電源を使わない限り、不可能であった。

したがって、窒化物系ＨＦＥＴにおいて、エンハンスメント型のＨＦＥＴが実現されれば、単一電源動作および諭理回路の構成が容易に可能となることで、高温・高出力・高耐圧という窒化物系トランジスタの特長が多機能的に活かされることになり、その実現が強く望まれていた。

論文"Doping design of GaN-based heterostructure field-effect transistors with high electron density for high-power applications"，Narihiko Maeda，Takehiko Tawara，Tadashi Saitoh，Kotaro Tsubaki，and Naoki Kobayashi，Physica Status Solidi (a)200，168-174 (2003)

上記のように、窒化物系ＨＦＥＴにおいて、エンハンスメント型のＨＦＥＴが実現されれば、単一電源動作および諭理回路の構成が可能となることで、高温・高出力・高耐圧という窒化物系トランジスタの特長が多機能的に活かされることになり、その実現が強く望まれていた。

本発明は上記の要望に鑑みてなされたものであり、本発明が解決しようとする課題は、エンハンスメント型の電界効果トランジスタ特性を有する窒化物系ヘテロ構造電界効果トランジスタである半導体装置を提供することである。

上記課題を解決するために、本発明においては、請求項１に記載のように、
窒化物半導体を用いて基板上に形成されたヘテロ構造電界効果トランジスタである半導体装置において、薄層チャネル層半導体層と、該薄層チャネル層半導体層よりも該基板から遠い側に存在し膜厚が１ｎｍ以上８ｎｍ以下である上側薄層障壁層半導体層とを有することを特徴とする半導体装置を構成する。

また、本発明においては、請求項２に記載のように、
窒化物半導体を用いて基板上に形成されたヘテロ構造電界効果トランジスタである半導体装置において、薄層チャネル層半導体層が、該薄層チャネル層半導体層よりも該基板から遠い側に存在する上側薄層障壁層半導体層と、該薄層チャネル層半導体層よりも該基板に近い側に存在する下側障壁層半導体層との間に挟まれた構造を有することを特徴とする半導体装置を構成する。

また、本発明においては、請求項３に記載のように、
上記下側障壁層半導体層の上記基板に近い側の面に接し、上記下側障壁層半導体層のバンドギャップよりも小さいバンドギャップを有する内部小バンドギャップ半導体層を有することを特徴とする請求項２記載の半導体装置を構成する。

また、本発明においては、請求項４に記載のように、
上記下側障壁層半導体層に半導体組成傾斜が設けられていて、上記下側障壁層半導体層と上記内部小バンドキャップ半導体層とが接する面においてバンドの連続性が保たれていることを特徴とする請求項３記載の半導体装置を構成する。

また、本発明においては、請求項５に記載のように、
上記上側薄層障壁層半導体層の膜厚が１ｎｍ以上８ｎｍ以下であることを特徴とする請求項２、３または４記載の半導体装置を構成する。

また、本発明においては、請求項６に記載のように、
上記薄層チャネル層半導体層の膜厚が１ｎｍ以上であり、上記上側薄層障壁層半導体層の膜厚と上記薄層チャネル層半導体層の膜厚との和が２ｎｍ以上２０ｎｍ以下であることを特徴とする請求項２、３、４または５記載の半導体装置を構成する。

また、本発明においては、請求項７に記載のように、
ゲート電極と上記上側薄層障壁層半導体層との間にゲート絶縁膜層が介在することを特徴とする請求項１ないし６のいずれかに記載の半導体装置を構成する。

また、本発明においては、請求項８に記載のように、
ソース電極、ゲート電極およびドレイン電極と上記上側薄層障壁層半導体層との間に、上記上側薄層障壁層半導体層のバンドギャップよりも小さいバンドギャップを有する表面層小バンドキャップ半導体層が介在することを特徴とする請求項１ないし７のいずれかに記載の半導体装置を構成する。

また、本発明においては、請求項９に記載のように、
上記薄層チャネル層半導体層が単数または複数の超格子構造を構成要素とすることを特徴とする請求項１ないし８のいずれかに記載の半導体装置を構成する。

また、本発明においては、請求項１０に記載のように、
上記基板上に窒化物半導体を用いたデプレション型ヘテロ構造電界効果トランジスタが形成されていることを特徴とする請求項１ないし９のいずれかに記載の半導体装置を構成する。

本発明の実施によって、エンハンスメント型の電界効果トランジスタ特性を有する窒化物系ヘテロ構造電界効果トランジスタである半導体装置を提供することが可能となる。

本発明においては、課題を解決するための手段として、窒化物半導体に特有の分極効果を有効に利用することによって、半導体表面近傍の電子の空乏化を強化し、この領域内にチャネル層を設置した基本構造を有する半導体装置を構成する。すなわち、本発明に係る半導体装置は、表面近傍に設けられたチャネル層によって特徴づけられ、エンハンスメント型（ノーマリー・オフ）のヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を実現する。

また、本発明は、ゲートリーク電流を低滅したりゲート耐圧を高めたりするために、半導体膜、絶縁膜の一方あるいは両方を、上記基本構造の上に積層してなる半導体装置を構成する。

また、本発明は、上記基本構造における薄層チャネル層が、いわゆる超格子構造（多重量子井戸構造）を構成要素とする半導体装置を構成する。

本発明による作用を、図１から図３を用いて説明する。

本発明に係る半導体装置により、エンハンスメント型のＨＦＥＴが実現される状況を、以下に説明する。

図１は、本発明の実施の形態例である半導体装置を模式的に示したものである。図１において、半導体装置は基板（図１の下方にあり、図示されていない）上に形成されており、半導体装置の、基板とは反対側の、半導体表面近傍に、薄層チャネル層半導体層２が上側薄層障壁層半導体層１と下側障壁層半導体層３との間に挟まれて設置されており、かつ、下側障壁層半導体層３には組成傾斜（層を構成する半導体の組成が層の厚さ方向に単調に変化していること）が設けられており、下側障壁層半導体層３と、その下の内部小バンドギャップ半導体層４とは、組成の不連続なしに連結されている。これによって、下側障壁層半導体層３と内部小バンドキャップ半導体層４とが接する面においてバンドの連続性が保たれている。なお、内部小バンドギャップ半導体層４は、下側障壁層半導体層３のバンドギャップ（正確には、その平均値）よりも小さいバンドギャップを有している。上記の、半導体の組成が単調に変化するとは、半導体を構成する各成分の組成比が単調に増加あるいは減少することを意味する。

なお、例えば後述の実施例４の場合のように、下側障壁層半導体層３と内部小バンドギャップ半導体層４とが設置されていない場合にも、実施例４に記載の条件が満たされれば、本発明の効果が現れる。

また、層構造の表面には、ソース電極５、ゲート電極６、および、ドレイン電極７の各金属電極が設置されている。

図２は、図１の層構造におけるポテンシャル形状を模式的に示したものであり、ゲート電圧を印加しない状態でのポテンシャル形状に対応する。薄層チャネル層半導体層２が半導体表面近傍に設置されている結果、薄層チャネル層半導体層２（量子井戸）の底（正確にはチャネルにおける基底量子準位の位置）がフェルミ準位位置よりも上に位置し、その結果、チャネルが空乏化（電子不在化）している様子が示されている。

また、層構造表面、薄層チャネル層半導体層２の形成する界面、および、組成傾斜の設けられた下側障壁層半導体層３内部には、窒化物半導体に特有の分極効果による電荷が分布している様子が示されている。このように、半導体表面近傍において、組成傾斜により強化されたバンドの曲がり（ポテンシャル形状の持ち上がり）の中に、薄層チャネル層が配置されている結果、チャネルの空乏化が実現される点が、図２のポテンシャル形状における重要な点である。

なお、図１において、ゲート電極６が取り付けられていない場合に、チャネルが空乏化せずに電子が存在するように層構造を設計することが可能であり、下記の実施例において与えられている層構造においては、そのような状態が実現されている。

図１の層構造における、エンハンスメント型のトランジスタ動作を、図３および図４を用いて示す。

図３は、正のゲート電圧を印加した状態のポテンシャル形状を模式的に示したもので、正ゲート電圧印加の結果、チャネル層に電子が誘起されている様子（チャネル電子の存在）が示されている。なお、図３では、分極電荷は省略されている。

図４は、図１の層構造を有する半導体装置である電界効果トランジスタの静特性を模式的に示したものである。ゲート電圧を印加しない時には、図２に示されているように、チャネル層に電子は存在せず、したがって、ドレイン電圧を印加してもドレイン電流は流れない（ノーマリー・オフ）が、正のゲート電圧を印加することにより、図３に示されているように、チャネル層に電子が存在するようになり、したがって、ドレイン電流が流れるようになるという、エンハンスメント型のトランジスタ動作が、模式的に示されている。

以上により、本発明の構成により、エンハンスメント型のＨＦＥＴが実現されることが示された。

また、上記の構成に、ゲートリーク電流を低滅したりゲート耐圧を高めたりするための半導体膜、絶縁膜、あるいは、それらの両方を付加しても、上記の構成における薄層チャネル層半導体層２を、いわゆる超格子構造（多重量子井戸構造）に置き換えてもよい。

本発明の実施の形態を、以下の実施例によって、さらに詳細に説明する。

［実施例１］
本実施例は、本発明に係る半導体装置の基本構成の一例である。

本実施例における層構造を図５に示す。図に示したように、本実施例においては、図１に示される層構造のＨＦＥＴ構造において、上側薄層障壁層半導体層１としてＡｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０＜Ｘ１≦１）、薄層チャネル層半導体層２としてＧａＮ、下側障壁層半導体層３（組成傾斜層）としてＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（組成Ｘ２は層内で変化し、層の上端（組成Ｘ３）から下端（組成Ｘ４）にかけて不連続を伴うことなく減少：Ｘ３≧Ｘ２≧Ｘ４＝０、０＜Ｘ３≦１）、内部小バンドギャップ半導体層４としてＧａＮが用いられている。

ここで、上側薄層障壁層半導体層１の厚さをｄ_１、薄層チャネル層半導体層２の厚さをｄ_２とすると、これらは、条件：１ｎｍ≦ｄ_１≦８ｎｍ、１ｎｍ≦ｄ_２、ｄ_１＋ｄ_２≦２０ｎｍを満たすものとする。この場合に、条件：２ｎｍ≦ｄ_１＋ｄ_２は必然的に満たされる。

ここで、ｌｎｍ≦ｄ_１≦８ｎｍの条件は、ｄ_１が１ｎｍより小さいと、上側薄層障壁層半導体層１が障壁層として機能しなくなり、また、ｄ_１が８ｎｍより大きいと、薄層チャネル層半導体層２の一部分が空乏化領域外に出るようになって、薄層チャネル層半導体層２に電子が蓄積し、ノーマリー・オフの動作が不完全になるので、そのようなことが起こらないようにするための条件である。１ｎｍ≦ｄ_２の条件は、正のゲート電圧が印加されたときに、薄層チャネル層半導体層２に電子が蓄積可能になるための条件である。ｄ_１＋ｄ_２≦２０ｎｍの条件は、ｄ_１＋ｄ_２が２０ｎｍより大きい場合にも、薄層チャネル層半導体層２の一部分が空乏化領域外に出るようになって、薄層チャネル層に電子が蓄積し、ノーマリー・オフの動作が不完全になる可能性（必然性ではない）があるので、そのようなことが起こらないようにするための条件である。ただし、薄層チャネル層半導体層２の、空乏化領域内に位置する部分のみにチャネルが形成されるように条件が整えられていれば、ｄ_２が大きくて、ｄ_１＋ｄ_２≦２０ｎｍの条件が満たされていなくても、差し支えない。

本実施例における具体例として、上側薄層障壁層半導体層１として５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ、薄層チャネル層半導体層２として５ｎｍのＧａＮ、下側障壁層半導体層３（組成傾斜層）として１５ｎｍのＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（組成Ｘ２は、層の上端の０．０５から下端の０にかけて連続的に減少）、内部小バンドギャップ半導体層４として２μｍのＧａＮを用いた構造を有するＨＦＥＴは、ノーマリー・オフのトランジスタ動作を示し、これによって、エンハンスメント型のＨＦＥＴが実現された。

［実施例２］
本実施例は、本発明に係る半導体装置の基本構成の一例である。

本実施例においては、上側薄層障壁層半導体層１としてＡｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０＜Ｘ１≦１）、薄層チャネル層半導体層２としてＡｌ_Ｘ５Ｇａ_１−Ｘ５Ｎ（０＜Ｘ５≦１）、下側障壁層半導体層３（組成傾斜層）としてＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（組成Ｘ２は層内で変化し、層の上端（組成Ｘ３）から下端（組成Ｘ４）にかけて不連続を伴うことなく減少：Ｘ３≧Ｘ２≧Ｘ４＝Ｘ６、０＜Ｘ３≦１）、内部小バンドギャップ半導体層４としてＡｌ_Ｘ６Ｇａ_１−Ｘ６Ｎ（０＜Ｘ６≦１）が用いられている。ここで、Ｘ１≧Ｘ５≧Ｘ６である。本実施例は、実施例１において、薄層チャネル層半導体層２および内部小バンドキャップ半導体層４としても用いられているＧａＮの代わりに、ＡｌＧａＮを用いた構造の例である。

本実施例は、実施例１に比べて、トランジスタの利得は低下するものの、耐圧が増大するという利点を有する。これは、ＡｌＧａＮチャネルがＧａＮチャネルに比べて、電子移動度はより低いものの、耐圧がより高いことによるものである。

本実施例における具体例として、上側薄層障壁層半導体層１として５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ、薄層チャネル層半導体層２として５ｎｍのＡｌ_０．０５Ｇａ_０．９５Ｎ、下側障壁層半導体層３（組成傾斜層）として１５ｎｍのＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（組成Ｘ２は層内で変化し、層の上端の０．１から下端の０．０５にかけて連続的に減少）、内部小バンドギャップ半導体層４として２μｍのＡｌ_０．０５Ｇａ_０．９５Ｎを用いた構造を有するＨＦＥＴは、ノーマリー・オフのトランジスタ動作を示し、これによって、エンハンスメント型のＨＦＥＴが実現された。

［実施例３］
本実施例は、本発明に係る半導体装置の基本構成の一例である。

本実施例においては、上側薄層障壁層半導体層１としてＡｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０＜Ｘ１≦１）、薄層チャネル層半導体層２としてＩｎ_Ｘ５Ｇａ_１−Ｘ５Ｎ（０＜Ｘ５≦１）、下側障壁層半導体層３（組成傾斜層）としてＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（組成Ｘ２は層内で変化し、層の上端（組成Ｘ３）から下端（組成Ｘ４）にかけて不連続を伴うことなく減少：Ｘ３≧Ｘ２≧Ｘ４＝０、０＜Ｘ３≦１）、内部小バンドギャップ半導体層４としてＧａＮが用いられている。本実施例は、実施例１において薄層チャネル層半導体層２として用いられているＧａＮの代わりに、ＩｎＧａＮを用いた構造である。本実施例におけるＨＦＥＴは、ノーマリー・オフのトランジスタ動作を示し、これによって、エンハンスメント型のＨＦＥＴが実現された。

本実施例は、実施例１に比べて、耐圧は低下するものの、より大きなドレイン電流が得られるという利点を有する。これは、ＩｎＧａＮチャネルがＧａＮチャネルに比べて、耐圧がより低いものの、より高濃度のチャネル電子を蓄積可能なことによるものである。

本実施例における具体例として、上側薄層障壁層半導体層１として５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ、薄層チャネル層半導体層２として５ｎｍのＩｎ_０．０５Ｇａ_０．９５Ｎ、下側障壁層半導体層３（組成傾斜層）としてＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（組成Ｘ２は層内で変化し、層の上端の０．１から下端の０にかけて連続的に減少）、内部小バンドギャップ半導体層４として２μｍのＧａＮを用いた構造を有するＨＦＥＴは、ノーマリー・オフのトランジスタ動作を示し、これによって、エンハンスメント型のＨＦＥＴが実現された。

［実施例４］
本実施例は、本発明に係る半導体装置の基本構成の一例である。

本実施例は、上側薄層障壁層半導体層１のみが、実施例１と同じく、Ａｌ_Ｘ１Ｇａ_１−Ｘ１（０＜Ｘ１≦１）であり、上側薄層障壁層半導体層１より下側に、薄層チャネル層半導体層２としてのＧａＮが設置されている基本構成例である。この場合に、下側障壁層半導体層３および内部小バンドギャップ半導体層４は設置されていない。

ここで、上側薄層障壁層半導体層１の膜厚ｄ_１は、１ｎｍ≦ｄ_１≦８ｎｍ、を満たすものとする。ここで、前記の条件は、ｄ_１が１ｎｍより小さいと、上側障壁層が障壁層として機能しなくなり、また、ｄ_１が８ｎｍより大きいと、薄層チャネル層半導体層２の一部分が空乏化領域外に出るようになって、薄層チャネル層半導体層２に電子が蓄積し、ノーマリー・オフの動作が不完全になるので、そのようなことが起こらないようにするための条件である。

なお、薄層チャネル層半導体層２の、空乏化領域内に位置する部分のみにチャネルが形成されるように条件が整えられていれば、薄層チャネル層半導体層２の厚さｄ_２が大きくて、ｄ_１＋ｄ_２≦２０ｎｍの条件が満たされていなくても、差し支えない。

本実施例は、実施例１に比べて、エンハンスメント動作において電子閉じ込めが弱くなり、高濃度のチャネル電子の蓄積に不利なため、トランジスタの利得が低下し、また、ドレイン電流も低下するものの、層構造が単純で、ＨＦＥＴ基板の成長（作製）が容易であるという利点を有する。

本実施例における具体例として、上側薄層障壁層半導体層１として５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ、その下の薄層チャネル層半導体層２として２μｍのＧａＮを用いた構造を有するＨＦＥＴは、ノーマリー・オフのトランジスタ動作を示し、これによって、エンハンスメント型のＨＦＥＴが実現された。

［実施例５］
本実施例は、図６に示されるように、図１に示された層構造のＨＦＥＴ構造における上側薄層障壁層半導体層１とゲート電極６との間に、絶縁体層（ゲート絶縁膜層８）を設けてなるＨＦＥＴ構造である。図６において、ゲート絶縁膜層８の膜厚ｄ_３は、０＜ｄ_３≦１０ｎｍなる条件を満たすものとする。ここで、ｄ_３≦１０ｎｍの条件は、ｄ_３がｌ０ｎｍより大きいと、ゲート容量の低下により、トランジスタの利得が大きく低下するので、そのようなことが起こらないようにするための条件である。また、ゲート絶縁膜層８は、Ｓｉ_３Ｎ_４、ＳｉＯ_２、Ａｌ_２Ｏ_３等の単膜、あるいは、Ｓｉ_３Ｎ_４／ＳｉＯ_２、Ｓｉ_３Ｎ_４／Ａｌ_２Ｏ_３等の２層膜、いずれでもよく、このような膜構成の選択は本実施例の範囲内である。

図６においては、ゲート絶縁膜層８が、ゲート電極６直下だけでなく、ゲート電極６とソース電極５およびドレイン電極７との間にも積層されているが、ゲート絶縁膜層８がゲート電極６直下に積層されている限り、そのＨＦＥＴ構造は本発明の範囲内にある。

また、このゲート絶縁膜層８を実施例１〜４におけるＨＦＥＴ構造に付加しても、本実施例と同様に、下記の効果が現れる。

図６の構造（本実施例）は、図１の構造に比べて、ゲート絶縁膜によるゲート容量低下の結果、トランジスタの利得が低下するものの、正のゲート耐圧の増大によって、より高いゲート電圧が印加可能となるという利点を有する。

本実施例における具体例として、実施例１における具体的構造（上側薄層障壁層半導体層１として５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ、薄層チャネル層半導体層２として５ｎｍのＧａＮ、下側障壁層半導体層３（組成傾斜層）として１５ｎｍのＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（組成Ｘ２は、層の上端の０．０５から下端の０にかけて連続的に減少）、内部小バンドギャップ半導体層４として２μｍのＧａＮを用いた構造）を有するＨＦＥＴに、ゲート絶縁膜層８として、１ｎｍのＳｉ_３Ｎ_４と、３ｎｍのＡｌ_２Ｏ_３とをこの順に積層したＳｉ_３Ｎ_４／Ａｌ_２Ｏ_３２層絶縁膜を付加してなるＨＦＥＴは、ノーマリー・オフのトランジスタ動作を示し、これによって、エンハンスメント型のＨＦＥＴが実現された。

［実施例６］
本実施例は、図７に示されるように、図１に示された層構造のＨＦＥＴ構造におけるソース電極５、ゲート電極６、ドレイン電極７と、上側薄層障壁層半導体層１との間に、上側薄層障壁層半導体層１のバンドキャップよりも小さいバンドキャップを有する半導体層（表面層小バンドギャップ半導体層９）を設けてなるＨＦＥＴ構造である。

図７において、表面層小バンドギャップ半導体層９の膜厚ｄ_４は、０＜ｄ_４≦５ｎｍなる条件を満たすものとする。ここで、ｄ_４≦５ｎｍの条件は、ｄ_４が５ｎｍより大きいと、ゲート耐圧が低下（小バンドギャップによる）してしまうので、そのようなことが起こらないようにするための条件である。

また、表面層小バンドキャップ半導体層９は、上側薄層障壁層半導体層１よりもバンドギャップの小さい半導体ならば、いずれの半導体でもよく、例えば、上側薄層障壁層半導体層１としてＡｌＧａＮが用いられている場合、表面層小バンドギャップ半導体層９としてＧａＮおよびＩｎＧａＮを用いることができる。

図７の構造（本実施例）は、表面層小バンドギャップ半導体層９によって、図１の構造（実施例１〜４）における上側薄層障壁層半導体層１の表面に存在する欠陥準位の低減、および、これらの界面に生じる負の分極電荷による、上側薄層障壁層半導体層１の障壁効果の促進を行った構造である。本構造は、図１の構造（実施例１〜４）に比べて、表面層小バンドキャップ半導体層９によるゲート容量低下の結果、トランジスタの利得が低下するものの、適切な条件（０＜ｄ_４≦５ｎｍ）において用いることにより、表面欠陥準位の低減および障壁効果の増大という利点を得ることができる構造である。

本実施例における具体例として、実施例１の具体的構造（上側薄層障壁層半導体層１として５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ、薄層チャネル層半導体層２として５ｎｍのＧａＮ、下側障壁層半導体層３（組成傾斜層）として１５ｎｍのＡｌ_Ｘ２Ｇａ_１−Ｘ２（組成Ｘ２は、層の上端の０．０５から下端の０にかけて運続的に減少）、内部小バンドキャップ半導体層４として２μｍのＧａＮを用いた構造）を有するＨＦＥＴに、表面層小バンドギャップ半導体層９として、３ｎｍのＧａＮを付加してなるＨＦＥＴは、ノーマリー・オフのトランジスタ動作を示し、これによって、エンハンスメント型のＨＦＥＴが実現された。

［実施例７］
本実施例は、図８に示されるように、図１に示された層構造のＨＦＥＴ構造に、実施例５におけるゲート絶縁膜層８と、実施例６における表面層小バンドギャップ半導体層９とを付加してなるＨＦＥＴ構造である。

図８において、表面層小バンドギャップ半導体層９の膜厚ｄ_４は、０＜ｄ_４≦５ｎｍなる条件を満たすものとする。ここで、ｄ_４≦５ｎｍの条件は、ｄ_４が５ｎｍより大きいと、ゲート耐圧が低下（小バンドギャップによる）してしまうので、そのようなことが起こらないようにするための条件である。

また、表面層小バンドギャップ半導体層９は、上側薄層障壁層半導体層１よりもバンドギャップの小さい半導体ならば、いずれの半導体でもよく、例えば、上側薄層障壁層半導体層１としてＡｌＧａＮが用いられている場合、表面層小バンドギャップ半導体層９としてＧａＮおよびＩｎＧａＮを用いることができる。

また、図８において、ゲート絶縁膜層８の膜厚ｄ_３は、０＜ｄ_３≦ｌ０ｎｍなる条件を満たすものとする。ここで、ｄ_３≦１０ｎｍの条件は、ｄ_３が１０ｎｍより大きいと、ゲート容量の低下により、トランジスタの利得が大きく低下するので、そのようなことが起こらないようにするための条件である。

また、ゲート絶縁膜層８は、Ｓｉ_３Ｎ_４、ＳｉＯ_２、Ａｌ_２Ｏ_３等の単膜、あるいは、Ｓｉ_３Ｎ_４／ＳｉＯ_２、Ｓｉ_３Ｎ_４／Ａｌ_２Ｏ_３等の２層膜、いずれでもよく、このような膜構成の選択は本実施例の範囲内である。

本構造は、実施例５と実施例６とが組み合わさった構造であり、前記の実施例と比べて、トランジスタの利得は低下するものの、ゲート耐圧の増大、また、表面欠陥準位の低減および上側障壁効果の増大という利点を得ることができる構造である。

本実施例における具体例として、実施例１の具体的構造（上側薄層障壁層半導体層１として５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ、薄層チャネル層半導体層２として５ｎｍのＧａＮ、下側障壁層半導体層３（組成傾斜層）として１５ｎｍのＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（組成Ｘ２は、層の上端の０．０５から下端の０にかけて連続的に減少）、内部小バンドキャップ半導体層４として２μｍのＧａＮを用いた構造）を有するＨＦＥＴに、表面層小バンドギャップ半導体層９として、３ｎｍのＧａＮを積層し、さらにその上に、ゲート絶縁膜層８として、１ｎｍのＳｉ_３Ｎ_４と、３ｎｍのＡｌ_２Ｏ_３とをこの順に積層したＳｉ_３Ｎ_４／Ａｌ_２Ｏ_３２層絶縁膜を積層した構造を付加してなるＨＦＥＴは、ノーマリー・オフのトランジスタ動作を示し、これによって、エンハンスメント型のＨＦＥＴが実現された。

［実施例８］
本実施例は、図８に示された実施例７の構造において、図９に示されるように、上側薄層障壁層半導体層１としてＡｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０＜Ｘ１≦１）を用い、薄層チャネル層半導体層２としてのＧａＮを用いた構成例である。あるいは、図９に示される構造は、実施例４の構造に、表面層小バンドギャップ半導体層９、および、ゲート絶縁膜層８を付加した構造にも相当する。なお、下側障壁層半導体層３および内部小バンドギャップ半導体層４は設置されていない。

図９において、Ａｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ上側薄層障壁層半導体層１の膜厚ｄ_１は、１ｎｍ≦ｄ_１≦８ｎｍ、を満たすものとする。ここで、前記の条件は、ｄ_１が１ｎｍより小さいと、上側障壁層が障壁層として機能しなくなり、また、ｄ_１が８ｎｍより大きいと、薄層チャネル層半導体層２に電子が蓄積し、ノーマリー・オフの動作が不完全になるので、そのようなことが起こらないようにするための条件である。

なお、薄層チャネル層半導体層２の、空乏化領域内に位置する部分のみにチャネルが形成されるように条件が整えられていれば、薄層チャネル層半導体層２の厚さｄ_２が大きくて、ｄ_１＋ｄ_２≦２０ｎｍの条件が満たされていなくても、差し支えない。

図９において、表面層小バンドギャップ半導体層９の膜厚ｄ_４は、０＜ｄ_４≦５ｎｍなる条件を満たすものとする。ここで、ｄ_４≦５ｎｍの条件は、ｄ_４が５ｎｍより大きいと、ゲート耐圧が低下（小バンドギャップによる）してしまうので、そのようなことが起こらないようにするための条件である。

また、表面層小バンドギャップ半導体層９は、上側薄層障壁層半導体層１よりもバンドキャップの小さい半導体ならば、いずれの半導体でもよく、上側薄層障壁層半導体層１としてＡｌＧａＮが用いられている場合、表面層小バンドキャップ半導体層９としてＧａＮおよびＩｎＧａＮを用いることができる。

図９において、ゲート絶縁膜層８の膜厚ｄ_３は、０＜ｄ_３≦１０ｎｍなる条件を満たすものとする。ここで、ｄ_３≦１０ｎｍの条件は、ｄ_３が１０ｎｍより大きいと、ゲート容量の低下により、トランジスタの利得が大きく低下するので、そのようなことが起こらないようにするための条件である。

また、ゲート絶縁膜層８は、Ｓｉ_３Ｎ_４、ＳｉＯ_２、Ａｌ_２Ｏ_３等の単膜、あるいは、Ｓｉ_３Ｎ_４／ＳｉＯ_２、Ｓｉ_３Ｎ_４／Ａｌ_２Ｏ_３等の２層膜、いずれでもよく、このような膜構成の選択は本実施例の範囲内である。

本実施例は、実施例７に比べて、エンハンスメント動作において電子閉じ込めが弱くなり、高濃度のチャネル電子の蓄積に不利なため、トランジスタの利得が低下し、また、ドレイン電流も低下するものの、層構造が単純で、ＨＦＥＴ基板の成長（作製）が容易であるという利点を有する。また、本実施例は、実施例４と比べて、トランジスタの利得は低下するものの、ゲート耐圧の増大、また、表面欠陥準位の低減および上側障壁効果の増大という利点を得ることができる構造である。

本実施例における具体例として、ゲート絶縁膜層８として、１ｎｍのＳｉ_３Ｎ_４と、３ｎｍのＡｌ_２Ｏ_３とをこの順に積層したＳｉ_３Ｎ_４／Ａｌ_２Ｏ_３２層絶縁膜、表面層小バンドキャップ半導体層９として、３ｎｍのＧａＮ、上側薄層障壁層半導体層として５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ、その下の薄層チャネル層半導体層２として２μｍのＧａＮを用いた構造を有するＨＦＥＴは、ノーマリー・オフのトランジスタ動作を示し、これによって、エンハンスメント型のＨＦＥＴが実現された。

［実施例９］
本実施例は、図９に示された実施例８の構造から、表面層小バンドギャップ半導体層９を除いてなるものである。本実施例の構造は、実施例４におけるＨＦＥＴにゲート絶縁膜層８を付加した構造に相当する。

本実施例は、実施例８と比べて、表面層小バンドギャップ半導体層９による、表面欠陥準位の低減および上側障壁効果の増大という利点は得られないものの、トランジスタの利得が増大するという利点を得ることができる構造である。また、本実施例は、実施例４と比べて、トランジスタの利得は低下するものの、ゲート耐圧の増大という利点を得ることができる構造である。

本実施例における具体例として、ゲート絶縁膜層８として、１ｎｍのＳｉ_３Ｎ_４と、３ｎｍのＡｌ_２Ｏ_３とをこの順に積層したＳｉ_３Ｎ_４／Ａｌ_２Ｏ_３２層絶縁膜、上側薄層障壁層半導体層１として５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ、その下の薄層チャネル層半導体層２として２μｍのＧａＮを用いた構造を有するＨＦＥＴは、ノーマリー・オフのトランジスタ動作を示し、これによって、エンハンスメント型のＨＦＥＴが実現された。

［実施例１０］
本実施例は、図９に示される実施例８の構造から、ゲート絶縁膜層８を除いてなるものである。本実施例の構造は、実施例４におけるＨＦＥＴに表面層小バンドギャップ半導体層９を付加した構造に相当する。

本実施例は、実施例８と比べて、ゲート絶縁膜層８による、ゲート耐圧の増大という利点は得られないものの、トランジスタの利得が増大するという利点を得ることができる構造である。また、本実施例は、実施例４と比べて、トランジスタの利得は低下するものの、表面欠陥準位の低減および上側障壁効果の増大という利点を得ることができる構造である。

本実施例における具体例として、表面層小バンドキャップ半導体層９として３ｎｍのＧａＮ、上側薄層障壁層半導体層１として５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ、その下の薄層チャネル層半導体層２として２μｍのＧａＮを用いた構造を有するＨＦＥＴは、ノーマリー・オフのトランジスタ動作を示し、これによって、エンハンスメント型のＨＦＥＴが実現された。

［実施例１１］
本実施例は、実施例１〜３、および、実施例５〜７において、薄層チャネル層半導体層２として用いられている半導体層が、前記実施例におけるような単層の小バンドギャップ半導体層ではなく、層中に単数または複数の、バンドギャップのより大きい薄層半導体障壁層が含まれた、超格子構造により構成されている場合のＨＦＥＴ構造である。

本実施例は、実施例１〜３、および、実施例５〜７に比べて、超格子構造に対応して多層のチャネル電子が誘起される結果、チャネル電子の分布幅が広くなり、トランジスタの利得が低下するものの、多層のチャネル電子によって電子濃度が増大する結果、ドレイン電流の増大という利点を得ることができる。

本実施例における具体例として、上側薄層障壁層半導体層１として５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ、薄層チャネル層半導体層２として３ｎｍＧａＮ／２ｎｍＡｌ_０．１Ｇａ_０．９Ｎ／３ｎｍＧａＮなる超格子構造（２層のＧａＮチャネル）、下側障壁層半導体層３（組成傾斜層）として１５ｎｍのＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（組成Ｘ２は、層の上端の０．０５から下端の０にかけて連続的に減少）、内部小バンドギャップ半導体層４として２μｍのＧａＮを用いた構造を有するＨＦＥＴは、ノーマリー・オフのトランジスタ動作を示し、これによって、エンハンスメント型のＨＦＥＴが実現された。

また、上記構造において、薄層チャネル層半導体層２として３ｎｍＩｎ_０．０５Ｇａ_０．９５Ｎ／２ｎｍＧａＮ／３ｎｍＩｎ_０．０５Ｇａ_０．９５Ｎなる超格子構造（２層のＩｎＧａＮチャネル）を用いた場合にも、同様に、エンハンスメント型のＨＦＥＴが実現された。

また、上記の超格子構造を実施例４、８〜１０に適用しても、上記と同様の効果が得られる。

［実施例１２］
本実施例においては、実施例１〜３、および、実施例５〜７のＨＦＥＴ構造を有する基板の基板領域の一部において、図１０に示されるように、内部小バンドギャップ半導体層４内の任意の深さ位置より上部のすべての半導体層が除去された後、その上に、内部小バンドギャップ半導体よりもバンドギャップの大きい障壁層が積層されていることにより、従来例であるデプレション型のＨＦＥＴ１０が構成されている。すなわち、本実施例においては、本発明に係る半導体装置であるエンハンスメント型ＨＦＥＴがデプレション型ＨＦＥＴ１０と共に、同一の基板上に形成されている。

図１１は、図１０の構成の、ゲート電圧を印加していない状態での、ポテンシャル形状を模式的に示したもので、図１０における左側のＨＦＥＴ構造（本発明の実施例）においてはチャネル電子が存在していないのに対して、同図における右側ＨＦＥＴ構造（従来例）においてはチャネル電子が存在する様子が描かれており、左右のＨＦＥＴ構造が、それぞれ、エンハンスメント型およびデプレション型ＨＦＥＴとなっている様子が示されている。このように、本実施例においては、エンハンスメント型ＨＦＥＴと、デプレション型ＨＦＥＴとが、同一基板上に形成されており、論理回路用に適した基本構成が提供される。

図１０におけるエンハンスメント型ＨＦＥＴの層構造は、実施例１〜３、および、実施例５〜７のいずれの場合でもよく、これらはすべて本実施例１２の範囲内である。また、窒化物系ＨＦＥＴにおいては、通常、デプレション型が実現されるので、図１０におけるデプレション型ＨＦＥＴの層構造には、特に構造を限定せず、例えば、ゲート絶縁膜を有するデプレション型ＨＦＥＴを用いた場合も、本実施例の範囲内である。

本実施例における具体例として、次の構造を作製した。

まず、基になるＨＦＥＴ構造として、実施例１のＨＦＥＴの層構造を作製した。すなわち、上側薄層障壁層半導体層１として５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ、薄層チャネル層半導体層２として５ｎｍのＧａＮ、下側障壁層半導体層３（組成傾斜層）として１５ｎｍのＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（組成Ｘ２は、層の上端の０．０５から下端の０にかけて連続的に減少）、内部小バンドギャップ半導体層４として２μｍのＧａＮを用いたＨＦＥＴを基板上に作製した。このＨＦＥＴは、図１０におけるエンハンスメント型ＨＦＥＴ（左側）に該当する。

次に、前記基板の一部の領域において、５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ上側薄層障壁層半導体層１、５ｎｍのＧａＮ薄層チャネル層半導体層２、１５ｎｍのＡｌ_Ｘ２Ｇａ_１−Ｘ２Ｎ（０．０５≧Ｘ２≧０）下側障壁層半導体層３（組成傾斜層）のすべて、および、２μｍのＧａＮ内部小バンドギャップ半導体層４のうちの上部の５０ｎｍを、ドライエッチング等の方法によって削除し、その後、その上に、障壁層として、１５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ層を再成長した。この再成長領域は、図１０におけるデプレション型ＨＦＥＴ１０に該当する。

このようにして２種類のＨＦＥＴ作製した基板上に、ソース、ドレイン、ゲート電極を作製することによって、図１０に示される構造を作製した。

このようにして、エンハンスメント型ＨＦＥＴと、デプレション型ＨＦＥＴとが、同一基板上に得られ、論理回路用に適した基本構成が提供された。

また、本実施例の構造におけるエンハンスメント型およびデプレション型双方のＨＦＥＴのゲート電極下に、ゲート耐圧の増大とゲートリーク電流の低減の目的で、ゲート絶縁膜として、１ｎｍのＳｉ_３Ｎ_４と、３ｎｍのＡｌ_２Ｏ_３とをこの順に積層したＳｉ_３Ｎ_４／Ａｌ_２Ｏ_３２層絶縁膜を付加した構造を作製したところ、同様に、エンハンスメント型ＨＦＥＴと、デプレション型ＨＦＥＴとが、同一基板上に得られることが確認され、論理回路用に適した基本構成が提供された。

また、上記の２種類のＨＦＥＴが同一基板上に形成されている構造を実施例４、８〜１０に適用しても、上記と同様の効果が得られる。

以上の説明から明らかなように、窒化物半導体に特有の分極効果を有効に利用することによって、半導体表面近傍の電子の空乏化を強化し、この領域内にチャネル層を設置した層構造のＨＦＥＴによって、ゲート電圧を印加しない状態におけるチャネル電子の空乏化を実現し、その結果、エンハンスメント型ＨＦＥＴを実現すること可能となる。また、前記構造のＨＦＥＴ基板を基に、エンハンスメント型ＨＦＥＴと、デプレション型ＨＦＥＴとを、同一基板上に得ることが可能であり、これにより、諭理回路用に適した基本構成を提供することが可能となる。

本発明の実施の形態例を示す図である。 本発明に係る半導体装置の動作を説明する図である。 本発明に係る半導体装置の動作を説明する図である。 本発明に係る半導体装置の動作を説明する図である。 実施例１を説明する図である。 実施例５を説明する図である。 実施例６を説明する図である。 実施例７を説明する図である。 実施例８を説明する図である。 実施例１２を説明する図である。 実施例１２におけるヘテロ構造電界効果トランジスタの動作を説明する図である。

符号の説明

１：上側薄層障壁層半導体層、２：薄層チャネル層半導体層、３：下側障壁層半導体層、４：内部小バンドギャップ半導体層、５：ソース電極、６：ゲート電極、７：ドレイン電極、８：ゲート絶縁膜層、９：表面層小バンドギャップ半導体層、１０：デプレション型ＨＦＥＴ。

Claims (10)

1. 窒化物半導体を用いて基板上に形成されたヘテロ構造電界効果トランジスタである半導体装置において、薄層チャネル層半導体層と、該薄層チャネル層半導体層よりも該基板から遠い側に存在し膜厚が１ｎｍ以上８ｎｍ以下である上側薄層障壁層半導体層とを有することを特徴とする半導体装置。
2. 窒化物半導体を用いて基板上に形成されたヘテロ構造電界効果トランジスタである半導体装置において、薄層チャネル層半導体層が、該薄層チャネル層半導体層よりも該基板から遠い側に存在する上側薄層障壁層半導体層と、該薄層チャネル層半導体層よりも該基板に近い側に存在する下側障壁層半導体層との間に挟まれた構造を有することを特徴とする半導体装置。
3. 上記下側障壁層半導体層の上記基板に近い側の面に接し、上記下側障壁層半導体層のバンドギャップよりも小さいバンドギャップを有する内部小バンドギャップ半導体層を有することを特徴とする請求項２記載の半導体装置。
4. 上記下側障壁層半導体層に半導体組成傾斜が設けられていて、上記下側障壁層半導体層と上記内部小バンドキャップ半導体層とが接する面においてバンドの連続性が保たれていることを特徴とする請求項３記載の半導体装置。
5. 上記上側薄層障壁層半導体層の膜厚が１ｎｍ以上８ｎｍ以下であることを特徴とする請求項２、３または４記載の半導体装置。
6. 上記薄層チャネル層半導体層の膜厚が１ｎｍ以上であり、上記上側薄層障壁層半導体層の膜厚と上記薄層チャネル層半導体層の膜厚との和が２ｎｍ以上２０ｎｍ以下であることを特徴とする請求項２、３、４または５記載の半導体装置。
7. ゲート電極と上記上側薄層障壁層半導体層との間にゲート絶縁膜層が介在することを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
8. ソース電極、ゲート電極およびドレイン電極と上記上側薄層障壁層半導体層との間に、上記上側薄層障壁層半導体層のバンドギャップよりも小さいバンドギャップを有する表面層小バンドキャップ半導体層が介在することを特徴とする請求項１ないし７のいずれかに記載の半導体装置。
9. 上記薄層チャネル層半導体層が単数または複数の超格子構造を構成要素とすることを特徴とする請求項１ないし８のいずれかに記載の半導体装置。
10. 上記基板上に窒化物半導体を用いたデプレション型ヘテロ構造電界効果トランジスタが形成されていることを特徴とする請求項１ないし９のいずれかに記載の半導体装置。

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