JPWO2010016212A1 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法 Download PDFInfo
- Publication number
- JPWO2010016212A1 JPWO2010016212A1 JP2010523739A JP2010523739A JPWO2010016212A1 JP WO2010016212 A1 JPWO2010016212 A1 JP WO2010016212A1 JP 2010523739 A JP2010523739 A JP 2010523739A JP 2010523739 A JP2010523739 A JP 2010523739A JP WO2010016212 A1 JPWO2010016212 A1 JP WO2010016212A1
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- electron
- layer
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 53
- 230000005669 field effect Effects 0.000 title claims description 94
- 238000000034 method Methods 0.000 title claims description 43
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 230000004888 barrier function Effects 0.000 claims abstract description 45
- 239000004065 semiconductor Substances 0.000 claims description 60
- 239000012535 impurity Substances 0.000 claims description 45
- 239000010936 titanium Substances 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010931 gold Substances 0.000 claims description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000010438 heat treatment Methods 0.000 claims description 15
- -1 nitride compound Chemical class 0.000 claims description 14
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000010955 niobium Substances 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- 239000007769 metal material Substances 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 229910052758 niobium Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052727 yttrium Inorganic materials 0.000 claims description 2
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 claims description 2
- 229910052726 zirconium Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 367
- 230000008569 process Effects 0.000 description 24
- 230000015556 catabolic process Effects 0.000 description 16
- 230000005684 electric field Effects 0.000 description 13
- 230000004048 modification Effects 0.000 description 13
- 238000012986 modification Methods 0.000 description 13
- 150000001875 compounds Chemical class 0.000 description 12
- 230000001681 protective effect Effects 0.000 description 12
- 239000011777 magnesium Substances 0.000 description 11
- 229910002704 AlGaN Inorganic materials 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 239000000969 carrier Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 6
- 239000011669 selenium Substances 0.000 description 6
- 230000005533 two-dimensional electron gas Effects 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 229910052711 selenium Inorganic materials 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910052717 sulfur Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 229910052790 beryllium Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052749 magnesium Inorganic materials 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 230000000704 physical effect Effects 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7788—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
この製造方法は、基板（１０１）上に、電子障壁層（１０５）と電子走行層（１０６）とをこの順に含む積層構造を連続的に成長させる工程と、ゲート電極（１１２）が形成される領域の一方の側で、電子走行層（１０６）の一端から電子障壁層（１０５）よりも基板（１０１）側の領域に亘って積層構造に電子伝導領域（１０８）を形成する工程と、電子走行層（１０６）上にゲート電極（１１２）を形成する工程と、ゲート電極（１１２）の他方の側における電子走行層（１０６）上にソース電極（１０９）を形成する工程と、ドレイン電極（１１０）を形成する工程とを備える。
Description
本発明は、電界効果トランジスタの製造方法に関する。
ＧａＮなどのIII族窒化物系化合物半導体は、大きなバンドギャップを有し、高い絶縁破壊電界強度と高い電子移動度を有している。近年、このIII族窒化物系化合物半導体を構成材料とする高耐圧・高速動作が可能な電界効果トランジスタの研究開発が進められている。中でも、キャリアが基板面に垂直な方向に移動できる縦型構造を有する電界効果トランジスタは、低オン抵抗化と高耐圧化とを実現し得るデバイスとして注目されている。この種の縦型構造は、たとえば、特許文献１（特開２００７−１４２２４３号公報）や非特許文献１（Masakazu Kanechika et al., "A Vertical Insulated Gate AlGaN/GaN Hete rojunction Field-Effect Transistor", Jpn. J. Appl. Phys., Vol. 46, No. 21, pp. L 503-L505, 2007）に開示されている。
図１は、非特許文献１に開示された縦型構造を有するＡｌＧａＮ／ＧａＮヘテロ接合型電界効果トランジスタの断面構造の概略図である。図１に示されるように、この電界効果トランジスタは、ｎ型ＧａＮ基板１００１上に、ｎ型ＧａＮ層１００２、ｐ型ＧａＮ層１００３、ｎ型ＧａＮ層１００６およびｉ型ＡｌＧａＮ層１００７を有している。ＡｌＧａ層１００７上には、ＳｉＯ２層１００９を介してゲート電極１０１０とが形成されておりこのゲート電極１０１０の両側にソース電極１００８が形成されている。ソース電極１００８の直下には、それぞれ、ｐ型不純物拡散層が形成されている。そして、ｎ型ＧａＮ基板１００１の裏面にはドレイン電極１００８が形成されている。この電界効果トランジスタがオン状態のとき、ソース電極１００８から注入されたキャリアは、ＧａＮ層１００６とＡｌＧａＮ層１００７との面付近に形成されたチャネル領域（２次元電子ガス）を流れ、ｐ型ＧａＮ層１００３の開口部を介して縦方向にドレイン電極１００８へ流れる。
この電界効果トランジスタの製法は以下の通りである。ｎ型ＧａＮ基板１００１上に、Ｓｉが添加されたｎ型ＧａＮ層１００２と、Ｍｇが添加されたｐ型ＧａＮ層と、ＡｌＮ層と、ｉ型ＧａＮ層とをこの順にエピタキシャル成長させる。この結果得られた積層構造上にＳｉＯ２マスクパターンを形成し、これを用いたドライエッチングを実行する。その後、ＳｉＯ２マスクパターンを除去する。この結果、図１に示されるような開口部を持つｐ型ＧａＮ層１００３が形成される。
その後、この開口部にｎ型ＧａＮ層１００６を埋め込み成長させ、このｎ型ＧａＮ層１００６上にｉ型ＡｌＧａＮ層１００７をエピタキシャル成長させる。次に、ＡｌＧａＮ層１００７にＳｉイオンを注入し活性化してｐ型不純物拡散層を形成する。そして、これらｐ型不純物拡散層上に、Ｔｉ／Ａｌ多層膜からなるソース電極（オーミック電極）１００８を形成する。次いで、ＳｉＯ２層１００９を成膜した後、ｎ＋型ポリシリコンからなるゲート電極１０１０を形成し、活性化アニールを実行する。
図１の電界効果トランジスタは、ｐ型ＧａＮ層１００３の開口部を介してｎ型ＧａＮ基板１００１の裏面に向けて縦方向にキャリアが流れる構造を有し、当該電界効果トランジスタの半導体層表面の固定電荷や半導体層と絶縁膜との界面の固定電荷の影響を受けることなく、キャリアの移動経路における局所的な電界集中を抑制できるため、ＧａＮの絶縁破壊耐圧の物性値（＝約３．３×１０６Ｖ／ｃｍ）に近い最大電界強度を期待できる。
Masakazu Kanechika, Masahiro Sugimoto, Narumasa Soejima, Hiroyuki Ueda, Osamu Ishiguro, Masahito Kodama, Eiko Hayashi, Kenji Itoh, Tsutomu Uesugi, and Tetsu Kachi, "A Vertical Insulated Gate AlGaN/GaN Heterojunction Field-EffecｔTransistor", Japanese Journal of Applied Physics, Vol. 46, No. 21, pp. L503-L505, 2007.
特開２００７−１４２２４３号公報
図１の縦型構造を得るために、エッチングによりｐ型ＧａＮ層１００３の開口部を形成した後、この開口部でＧａＮ層１００６を再成長させているが、この再成長されたＧａＮ層１００６の結晶性が低いという問題がある。ＧａＮ層１００６の結晶性が低いと、電流コラプスの発生やチャネル領域での電子移動度の低下が起こる。また、ＧａＮ層１００６には、ｎ型不純物であるシリコンが添加されるため、電子移動度が低くなるという問題もある。さらに、電子移動度が低いことに起因してオン抵抗の低減が困難となる。
上記に鑑みて本発明は、縦方向にキャリアが流れる構造を有しながら、チャネル領域での電子移動度の低下の防止とオン抵抗の低減とを実現し得る電界効果トランジスタの製造方法を提供するものである。
本発明によれば、基板上に、電子障壁層と電子走行層とをこの順に含む積層構造を構成する各層を連続的に成長させる工程と、
ゲート電極が形成される領域の一方の側で、前記電子走行層から前記電子障壁層よりも前記基板側の領域に亘って前記積層構造に電子伝導領域を形成する工程と、
前記電子走行層上に前記ゲート電極を形成する工程と、
前記ゲート電極が形成される領域の他方の側における前記電子走行層上にソース電極を形成する工程と、
前記電子伝導領域の前記基板側の一端と電気的に接続されるドレイン電極を形成する工程と、
を備える電界効果トランジスタの製造方法が提供される。
ゲート電極が形成される領域の一方の側で、前記電子走行層から前記電子障壁層よりも前記基板側の領域に亘って前記積層構造に電子伝導領域を形成する工程と、
前記電子走行層上に前記ゲート電極を形成する工程と、
前記ゲート電極が形成される領域の他方の側における前記電子走行層上にソース電極を形成する工程と、
前記電子伝導領域の前記基板側の一端と電気的に接続されるドレイン電極を形成する工程と、
を備える電界効果トランジスタの製造方法が提供される。
縦方向にキャリアが流れる構造を有しながら、電子走行層に形成されるチャネル領域での電子移動度の低下の防止とチャネル抵抗の低減とを実現し得る電界効果トランジスタの製造方法を提供することができる。
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
縦型構造を有するＡｌＧａＮ／ＧａＮヘテロ接合型電界効果トランジスタの断面構造の概略図である。
本発明に係る第１の実施形態の電界効果トランジスタの断面構造を概略的に示す図である。
第１の実施形態の変形例である電界効果トランジスタの断面構造を概略的に示す図である。
本発明に係る第２の実施形態の電界効果トランジスタの断面構造を概略的に示す図である。
第２の実施形態の変形例である電界効果トランジスタの断面構造を概略的に示す図である。
変形例にかかる電界効果トランジスタの断面構造を概略的に示す図である。
以下、本発明に係る実施の形態について図面を参照しつつ説明する。なお、すべての図面において、同様な構成要素には同一符号を付し、その詳細な説明は重複しないように適宜省略される。
また、この出願は、２００８年８月６日に出願された日本出願特願２００８−２０３４８７を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
また、この出願は、２００８年８月６日に出願された日本出願特願２００８−２０３４８７を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
（第１の実施形態）
図２は、本発明に係る第１の実施形態の電界効果トランジスタ１０の断面構造を概略的に示す図である。この電界効果トランジスタ１０は、基板１０１上に、バッファ層１０２、高濃度ｎ型半導体層１０３、ドリフト層１０４、ｐ型電子障壁層１０５、電子走行層１０６および電子供給層１０７がこの順に積層された積層構造を有している。この積層構造は絶縁膜１１１で被覆されている。電子供給層１０７上において絶縁膜１１１に形成された開口部にゲート電極１１２が形成されている。
図２は、本発明に係る第１の実施形態の電界効果トランジスタ１０の断面構造を概略的に示す図である。この電界効果トランジスタ１０は、基板１０１上に、バッファ層１０２、高濃度ｎ型半導体層１０３、ドリフト層１０４、ｐ型電子障壁層１０５、電子走行層１０６および電子供給層１０７がこの順に積層された積層構造を有している。この積層構造は絶縁膜１１１で被覆されている。電子供給層１０７上において絶縁膜１１１に形成された開口部にゲート電極１１２が形成されている。
ゲート電極１１２の左右両側（基板面に平行な方向における両側）のうちの一方の側（ゲート長方向の一方の側）では、積層構造に形成されたエッチング加工面に電子伝導領域１０８が形成されている。この電子伝導領域１０８は、電子走行層１０６の一端から、ｐ型電子障壁層１０５よりも基板１０１側の領域に延在するように設けられている。ゲート電極１１２の左右両側のうちの他方の側（ゲート長方向の他方の側）では、電子供給層１０７上にソース電極１０９が形成されている。また、基板１０１上には、バッファ層１０２および高濃度ｎ型半導体層１０３を介してドレイン電極１１０が形成されている。このドレイン電極１１０は、基板１０１の表面側に形成されており、高濃度ｎ型半導体層１０３を介して電子伝導領域１０８の一端と電気的に接続されている。
電子走行層１０６の上面は、電子供給層１０７にヘテロ接合されており、電界効果トランジスタ１０の動作時には、そのヘテロ接合界面およびその近傍に２次元電子ガスのチャネル領域が形成される。このとき、ソース電極１０９から注入された電子は、チャネル領域と電子伝導領域１０８とを介してドレイン電極１１０へ移動することができる。
上記電界効果トランジスタ１０の製造方法は、下記（ａ）〜（ｈ）の基本工程を有するものである。
（ａ）基板１０１上に、バッファ層１０２、高濃度ｎ型半導体層１０３、ドリフト層１０４、電子障壁層１０５、電子走行層１０６および電子供給層１０７をそれぞれ構成する複数の化合物半導体層をこの順に含む積層構造を連続的にエピタキシャル成長させる工程。
（ｂ）ゲート電極１１２が形成される領域の左右両側のうちの一方の側（ゲート電極１１２が形成される領域の側方）で、積層構造をエッチングして、電子走行層１０６の一端から電子障壁層１０５よりも基板１０１側の領域に亘ってエッチング加工面を形成する工程。
（ｃ）当該エッチング加工面に電子伝導領域１０８を形成する工程。
（ｄ）ゲート電極１１２が形成される領域の当該左右両側のうちの他方の側（ゲート電極１１２が形成される領域の側方であって、電子伝導領域１０８が形成される側と反対側）における電子走行層１０６上に電子供給層１０７を介してソース電極１０９を形成する工程。
（ｅ）電子伝導領域１０８の基板１０１側の一端と電気的に接続されるドレイン電極１１０を形成する工程。
（ｆ）パターニングされた絶縁膜１１１を形成する工程。
（ｇ）電子走行層１０６上における絶縁膜１１１の開口部にゲート電極１１２を形成する工程。
（ｈ）電極表面の一部を除く素子全体を被覆する保護膜１１３を形成する工程。
なお、工程（ｄ）は、工程（ｂ）の前段で実施してもよい。
基板１０１としては、本実施形態では、ＧａＮやＡｌＮなどのIII族窒化物系化合物半導体基板を使用するが、これに限定されるものではない。たとえば、シリコン基板、サファイア基板あるいは炭化シリコン基板を基板１０１に使用してもよい。この基板１０１上には、有機金属気相成長（ＭＯＶＰＥ）法や分子線エピタキシャル成長（ＭＢＥ）法により、バッファ層１０２、高濃度ｎ型半導体層１０３、ドリフト層１０４、電子障壁層１０５、電子走行層１０６および電子供給層１０７を構成する複数の化合物半導体層を連続的にエピタキシャル成長させる。
ここで、複数の化合物半導体層を連続的に成長させるとは、バッファ層１０２の成長工程、高濃度ｎ型半導体層１０３の成長工程、ドリフト層１０４の成長工程、電子障壁層１０５の成長工程、電子走行層１０６の成長工程および電子供給層１０７の成長工程の一連の成長工程を連続して実施することである。すなわち、積層順に各層を連続してエピタキシャル成長させることであり、従来のように、層の成長工程の途中で、成長を止め、エッチング等で開口を形成し、その開口から層を再成長することは実施しない。なかでも、各層を同一装置内で連続成長させる、すなわち、各層を成長させるための装置から出さずに、各層を連続成長させることが好ましい。
（ａ）基板１０１上に、バッファ層１０２、高濃度ｎ型半導体層１０３、ドリフト層１０４、電子障壁層１０５、電子走行層１０６および電子供給層１０７をそれぞれ構成する複数の化合物半導体層をこの順に含む積層構造を連続的にエピタキシャル成長させる工程。
（ｂ）ゲート電極１１２が形成される領域の左右両側のうちの一方の側（ゲート電極１１２が形成される領域の側方）で、積層構造をエッチングして、電子走行層１０６の一端から電子障壁層１０５よりも基板１０１側の領域に亘ってエッチング加工面を形成する工程。
（ｃ）当該エッチング加工面に電子伝導領域１０８を形成する工程。
（ｄ）ゲート電極１１２が形成される領域の当該左右両側のうちの他方の側（ゲート電極１１２が形成される領域の側方であって、電子伝導領域１０８が形成される側と反対側）における電子走行層１０６上に電子供給層１０７を介してソース電極１０９を形成する工程。
（ｅ）電子伝導領域１０８の基板１０１側の一端と電気的に接続されるドレイン電極１１０を形成する工程。
（ｆ）パターニングされた絶縁膜１１１を形成する工程。
（ｇ）電子走行層１０６上における絶縁膜１１１の開口部にゲート電極１１２を形成する工程。
（ｈ）電極表面の一部を除く素子全体を被覆する保護膜１１３を形成する工程。
なお、工程（ｄ）は、工程（ｂ）の前段で実施してもよい。
基板１０１としては、本実施形態では、ＧａＮやＡｌＮなどのIII族窒化物系化合物半導体基板を使用するが、これに限定されるものではない。たとえば、シリコン基板、サファイア基板あるいは炭化シリコン基板を基板１０１に使用してもよい。この基板１０１上には、有機金属気相成長（ＭＯＶＰＥ）法や分子線エピタキシャル成長（ＭＢＥ）法により、バッファ層１０２、高濃度ｎ型半導体層１０３、ドリフト層１０４、電子障壁層１０５、電子走行層１０６および電子供給層１０７を構成する複数の化合物半導体層を連続的にエピタキシャル成長させる。
ここで、複数の化合物半導体層を連続的に成長させるとは、バッファ層１０２の成長工程、高濃度ｎ型半導体層１０３の成長工程、ドリフト層１０４の成長工程、電子障壁層１０５の成長工程、電子走行層１０６の成長工程および電子供給層１０７の成長工程の一連の成長工程を連続して実施することである。すなわち、積層順に各層を連続してエピタキシャル成長させることであり、従来のように、層の成長工程の途中で、成長を止め、エッチング等で開口を形成し、その開口から層を再成長することは実施しない。なかでも、各層を同一装置内で連続成長させる、すなわち、各層を成長させるための装置から出さずに、各層を連続成長させることが好ましい。
バッファ層１０２は、たとえば、ＡｌＮやＧａＮ、ＡｌＧａＮなどのIII族窒化物系化合物半導体で構成すればよい。バッファ層１０２は、基板１０１の上面と格子整合する超格子構造（たとえば、ＡｌＧａＮ／ＧａＮ超格子構造）や組成変調構造を含んでもよい。高濃度ｎ型半導体層１０３は、たとえば、シリコン（Ｓｉ）、イオウ（Ｓ）、セレン（Ｓｅ）または酸素（Ｏ）などのｎ型不純物が高濃度に導入されたIII族窒化物系化合物半導体で構成すればよい。III族窒化物系化合物半導体としては、たとえば、ＧａＮ、ＩｎＮ、ＡｌＮが挙げられる。
ドリフト層１０４は、たとえば、ＧａＮやＩｎＮ、ＡｌＮなどのIII族窒化物系化合物半導体で構成すればよい。ドリフト層１０４に導入するｎ型不純物としては、たとえば、Ｓｉ、Ｓ、Ｓｅ、Ｏが挙げられる。不純物濃度は、所望の値とすることができるが、電界集中を緩和するために、１×１０１８ｃｍ−３以下の濃度であることが好ましい。特に、耐圧性を高めるときには１×１０１７ｃｍ−３以下の濃度であることが好ましい。
電子障壁層１０５は、たとえば、ベリリウム（Ｂｅ）、炭素（Ｃ）またはマグネシウム（Ｍｇ）などのｐ型不純物が高濃度に導入されたIII族窒化物系化合物半導体層である。このIII族窒化物系化合物半導体としては、たとえば、ＧａＮ、ＩｎＮ、ＡｌＮが挙げられる。電子障壁層１０５に導入されるｐ型不純物濃度は、所望の値とすることができるが、高電圧領域で電子に対する電位障壁の形成を維持するためには、１×１０１８ｃｍ−３以上であることが望ましい。
電子走行層１０６は、たとえば、ＧａＮ、ＩｎＮ、ＡｌＮなどのIII族窒化物系化合物半導体で構成すればよい。電子走行層１０６は、たとえば、ＩｎaＡｌｂＧａ１− a−ｂＮ（０≦a≦１、０≦ｂ≦１、a＋ｂ≦１）で構成される。この電子走行層１０６には、Ｓｉ、Ｓ、Ｓｅ、Ｏなどのｎ型不純物、あるいは、Ｂｅ、Ｃ、Ｍｇなどのｐ型不純物を添加してもよい。ただし、電子走行層１０６内の不純物濃度が高くなり過ぎると、クーロン散乱の影響が大きくなり、電子の移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下であることが望ましい。
電子走行層１０６は、フォトリソグラフィやドライエッチングなどのプロセス工程を経ずに、一つの成長工程で、連続的に形成されたものである。
電子走行層１０６は、フォトリソグラフィやドライエッチングなどのプロセス工程を経ずに、一つの成長工程で、連続的に形成されたものである。
電子供給層１０７は、電子走行層１０６の上面にヘテロ接合し、ＧａＮやＩｎＮ、ＡｌＮなどのIII族窒化物系化合物半導体からなる層である。電子供給層１０７は、たとえば、たとえば、ＩｎｃＡｌｄＧａ１− ｃ−ｄＮ（０≦ｃ≦１、０≦ｄ≦１、ｃ＋ｄ≦１）で構成される。電子供給層１０７から電子走行層１０６へ電子が供給されるために、電子供給層１０７は、電子走行層１０６よりも小さな電子親和力を持つ材料または組成からなる。なお、本実施形態では、電子供給層１０７に不純物は導入されていないが、この代わりに、Ｓｉ、Ｓ、Ｓｅ、Ｏなどのｎ型不純物を導入してもよい。
電子伝導領域１０８は、基板面側からの平面視において、ゲート電極１１２を挟んでソース電極１０９と反対側に位置する。
本実施形態では、電子伝導領域１０８は、電子供給層１０７側からドリフト層１０４側に延在し、一方の端部が、電子供給層１０７および電子走行層１０６に接し、他方の端部が電子障壁層よりも基板側に位置する領域（本実施形態では、ドリフト層１０４）に接している。より詳細に説明すると、電子伝導領域１０８は、電子供給層１０７、電子走行層１０６、電子障壁層１０５、ドリフト層１０４に接して設けられ、電子供給層１０７側からドリフト層１０４の厚みの途中位置まで延在している。
電子伝導領域１０８は、積層構造のエッチング加工面から当該積層構造にｎ型不純物を導入し、当該導入されたｎ型不純物を熱処理により活性化することで形成することができる。エッチング加工面は、基板１０１上の積層構造をドライエッチングすることで得られる。たとえば、このエッチング加工面から積層構造にシリコンなどのｎ型不純物をイオン注入し、当該注入されたイオンを熱処理で活性化することで電子伝導領域１０８を形成することができる。あるいは、たとえばＣＶＤ法により、エッチング加工面にアモルファスまたは多結晶のシリコンを堆積した後、当該堆積されたシリコンを熱処理で積層構造に拡散させることで電子伝導領域１０８を形成することもできる。なお、熱処理によりシリコンが拡散した不純物拡散領域だけでなく、積層構造内に拡散されないシリコンも、導電膜として電子伝導領域１０８を構成する。エッチング加工面にシリコンを固相拡散させてもよい。
本実施形態では、電子伝導領域１０８は、電子供給層１０７側からドリフト層１０４側に延在し、一方の端部が、電子供給層１０７および電子走行層１０６に接し、他方の端部が電子障壁層よりも基板側に位置する領域（本実施形態では、ドリフト層１０４）に接している。より詳細に説明すると、電子伝導領域１０８は、電子供給層１０７、電子走行層１０６、電子障壁層１０５、ドリフト層１０４に接して設けられ、電子供給層１０７側からドリフト層１０４の厚みの途中位置まで延在している。
電子伝導領域１０８は、積層構造のエッチング加工面から当該積層構造にｎ型不純物を導入し、当該導入されたｎ型不純物を熱処理により活性化することで形成することができる。エッチング加工面は、基板１０１上の積層構造をドライエッチングすることで得られる。たとえば、このエッチング加工面から積層構造にシリコンなどのｎ型不純物をイオン注入し、当該注入されたイオンを熱処理で活性化することで電子伝導領域１０８を形成することができる。あるいは、たとえばＣＶＤ法により、エッチング加工面にアモルファスまたは多結晶のシリコンを堆積した後、当該堆積されたシリコンを熱処理で積層構造に拡散させることで電子伝導領域１０８を形成することもできる。なお、熱処理によりシリコンが拡散した不純物拡散領域だけでなく、積層構造内に拡散されないシリコンも、導電膜として電子伝導領域１０８を構成する。エッチング加工面にシリコンを固相拡散させてもよい。
あるいは、たとえばスパッタ法により、積層構造のエッチング加工面に金属導電膜を形成することで電子伝導領域１０８を形成してもよい。さらには、積層構造を構成する半導体層と当該金属導電膜とを熱処理により相互反応させることが望ましい。金属導電膜は、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）、金（Ａｕ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、イットリウム（Ｙ）からなる群から選択された１種または２種以上の金属材料で構成すればよい。当該エッチング加工面には、オーミック接触する金属導電膜を形成するのが好ましい。
あるいは、ＭＯＶＰＥ法やＭＢＥ法により、積層構造のエッチング加工面にｎ型ＧａＮ層などの化合物半導体層を再成長させて電子伝導領域１０８を形成してもよい。
電子伝導領域１０８を、化合物半導体層を再成長させて形成する際、電子伝導領域の結晶性が悪くなってしまうような場合であっても、非常に高濃度に不純物をドープし、低抵抗化すればよい。
なお、電子走行層の場合には、非常に高濃度に不純物をドープして低抵抗化することは難しいため、結晶性が良好なものが必要とされるのである。
電子伝導領域１０８の形成後、リフトオフ工程によりソース電極１０９とドレイン電極１１０とを形成する（工程（ｄ），（ｅ））。これらソース電極１０９とドレイン電極１１０は、それぞれ、電子供給層１０７と高濃度ｎ型半導体層１０３とにオーミック接触する。より具体的には、ドライエッチングにより高濃度ｎ型半導体層１０３の上面の一部を露出させて、ドレイン電極１１０が形成されるべき領域を形成する。次いで、フォトリソグラフィを用いて積層構造上にレジストパターンを形成し、その後、スパッタ法によりレジストパターンと積層構造の上に金属層を成膜する。その後、レジストパターンと当該レジストパターン上の金属材料とを同時に除去することで、ソース電極１０９とドレイン電極１１０の各電極パターンを形成することができる。
電子伝導領域１０８を、化合物半導体層を再成長させて形成する際、電子伝導領域の結晶性が悪くなってしまうような場合であっても、非常に高濃度に不純物をドープし、低抵抗化すればよい。
なお、電子走行層の場合には、非常に高濃度に不純物をドープして低抵抗化することは難しいため、結晶性が良好なものが必要とされるのである。
電子伝導領域１０８の形成後、リフトオフ工程によりソース電極１０９とドレイン電極１１０とを形成する（工程（ｄ），（ｅ））。これらソース電極１０９とドレイン電極１１０は、それぞれ、電子供給層１０７と高濃度ｎ型半導体層１０３とにオーミック接触する。より具体的には、ドライエッチングにより高濃度ｎ型半導体層１０３の上面の一部を露出させて、ドレイン電極１１０が形成されるべき領域を形成する。次いで、フォトリソグラフィを用いて積層構造上にレジストパターンを形成し、その後、スパッタ法によりレジストパターンと積層構造の上に金属層を成膜する。その後、レジストパターンと当該レジストパターン上の金属材料とを同時に除去することで、ソース電極１０９とドレイン電極１１０の各電極パターンを形成することができる。
ソース電極１０９とドレイン電極１１０の各々は、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）または金（Ａｕ）などの金属材料からなるものであればよく、複数の金属層を積層した構造を有していてもよい。
その後、積層構造全面を被覆するように絶縁膜を形成し、この絶縁膜をパターニングして図２に示すような開口部を持つ絶縁膜１１１を形成する。さらに、この絶縁膜１１１をマスクとして電子供給層１０７にドライエッチングを施すことにより電子供給層１０７に溝を形成する。そして、電子供給層１０７の溝と絶縁膜１１１の開口部とにゲート電極１１２を埋め込む（工程（ｇ））。
この結果、図２に示すようにＴ字状の断面形状を有するゲート電極１１２が形成される。すなわち、このゲート電極１１２は、絶縁膜１１１の開口部を介して電子供給層１０７の溝に挿入された部分と、絶縁膜１１１の開口部から横方向へ延在する庇部分とを有している。図２に示されるように、ゲート電極１１２のうち絶縁膜１１１の開口部から電子伝導領域１０８の方向へ延在する庇部分は、ゲート電極１１２のうち当該開口部からソース電極１０９の方向へ延在する庇部分よりも長い。これにより、ゲート電極１１２の近傍の電界集中を緩和することができ、耐圧の向上が可能である。
本実施形態では、好適な構成として、ゲート電極１１２の電子伝導領域１０８側の庇部分の長さが、ゲート電極１１２のソース電極１０９側の庇部分よりも長い構成を採用したが、これに限定されるものではない。ゲート電極１１２の電子伝導領域１０８側の庇部分とゲート電極１１２のソース電極１０９側の庇部分とが等しい、あるいは、ゲート電極１１２の電子伝導領域１０８側の庇部分がゲート電極１１２のソース電極１０９側の庇部分よりも短い形態もあり得る。ただし、ゲート電極１１２の電子伝導領域１０８側の庇部分と比べて、ゲート電極１１２のソース電極１０９側の庇部分が長すぎると、耐圧の向上や電流コラプス低減の効果に対し、ゲート容量の増大による利得低下が大きくなる。
ゲート電極１１２は、Ｗ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、ＡｌまたはＡｕなどの金属材料からなるものであればよく、複数の金属層を積層した構造を有していてもよい。ゲート電極１１２は、金属材料の代わりに、下地の電子供給層１０７にショットキ接触する半導体材料を用いて形成されてもよい。ただし、この半導体材料は、絶縁膜１１１や保護膜１１３と反応しない材料であることが望ましい。
上記ゲート電極１１２の形成後、ＣＶＤ法により、積層構造上にゲート電極１１２を被覆する保護膜１１３を形成する（工程（ｈ））。上記絶縁膜１１１と保護膜１１３は、たとえば、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）およびタンタル（Ｔａ）よりなる群から選択された１種または２種以上の酸化物または窒化物で構成すればよい。酸化物または窒化物などの無機化合物の代わりに、保護膜１１３が有機絶縁物で構成されてもよい。
上記第１の実施形態の電界効果トランジスタ１０の製造方法が奏する効果は以下の通りである。
第１の実施形態の製造方法は、基板１０１上で電子障壁層１０５と電子走行層１０６を連続的にエピタキシャル成長させ、その後に、ゲート電極１１２の側方であってソース電極１０９から離れた位置にエッチング加工面を形成し、このエッチング加工面に電子伝導領域１０８を形成する。言い換えれば、電子障壁層１０５と電子走行層１０６とをエピタキシャル成長させた後に、これら電子障壁層１０５と電子走行層１０６の一部をエッチングし、その加工面上に電子走行層を再成長させるという製造工程を行わずに、ソース電極１０９からの注入電子が縦方向へ移動できる経路（電子伝導領域）１０８を形成することが可能である。よって、電子走行層１０６は、他の層とともに連続してエピタキシャル成長したものであり、成長を止めてフォトリソグラフィやドライエッチングなどのプロセス工程を経た後、再成長させたものはないので、結晶性の良好な電子走行層１０６とすることができ、この電子走行層１０６と電子供給層１０７とのヘテロ接合界面およびその近傍での電子移動度が高く、チャネル領域の抵抗（チャネル抵抗）が低い電界効果トランジスタ１０を作製することができる。
第１の実施形態の製造方法は、基板１０１上で電子障壁層１０５と電子走行層１０６を連続的にエピタキシャル成長させ、その後に、ゲート電極１１２の側方であってソース電極１０９から離れた位置にエッチング加工面を形成し、このエッチング加工面に電子伝導領域１０８を形成する。言い換えれば、電子障壁層１０５と電子走行層１０６とをエピタキシャル成長させた後に、これら電子障壁層１０５と電子走行層１０６の一部をエッチングし、その加工面上に電子走行層を再成長させるという製造工程を行わずに、ソース電極１０９からの注入電子が縦方向へ移動できる経路（電子伝導領域）１０８を形成することが可能である。よって、電子走行層１０６は、他の層とともに連続してエピタキシャル成長したものであり、成長を止めてフォトリソグラフィやドライエッチングなどのプロセス工程を経た後、再成長させたものはないので、結晶性の良好な電子走行層１０６とすることができ、この電子走行層１０６と電子供給層１０７とのヘテロ接合界面およびその近傍での電子移動度が高く、チャネル領域の抵抗（チャネル抵抗）が低い電界効果トランジスタ１０を作製することができる。
また、ゲート電極１１２とドレイン電極１１０間に高電圧を印加して電界効果トランジスタ１０を動作させたとき、電界効果トランジスタ１０は電子伝導領域１０８を介して縦方向にキャリアが流れる構造を有するため、電子供給層１０７と絶縁膜１１１との界面に生じた固定電荷の影響を受けることなく、キャリアの移動経路における局所的な電界集中を抑制することができる。これにより、耐圧の向上が可能となる。また、ＧａＮの絶縁破壊耐圧の物性値（＝約３．３×１０６Ｖ／ｃｍ）に近い最大電界強度を期待することが可能である。
さらに、上述の通り、ゲート電極１１２の電子伝導領域１０８側の庇部分は、ゲート電極１１２のソース電極１０９側の庇部分よりも長いので、ゲート電極１１２の近傍の電界集中を緩和することができ、耐圧の向上が可能となる。また、チャネル領域における局所的な電界集中が抑制され、電位変動が抑制されるので、電流コラプスのさらなる抑制が可能である。
（第１の実施形態の変形例）
図３は、上記第１の実施形態の変形例である電界効果トランジスタ１０Ａの断面構造を概略的に示す断面図である。この電界効果トランジスタ１０Ａは、電子伝導領域１０８のドリフト層１０４と反対側に電位制御絶縁膜（絶縁膜）１１４を介して電位制御電極１１５が形成されている。
電位制御絶縁膜１１４としては、アルミ、珪素、ハフニウム、ジルコニウム、タンタル、チタンのうち少なくとも１種と、酸素と窒素のうち少なくとも１種を含むことが好ましい。
なかでも、後述する容量Ｃ１を大きく確保する観点から、電位制御絶縁膜１１６は誘電率が６以上であることが好ましい。
たとえば、電位制御絶縁膜１１６としては、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、酸化チタン等を使用することが好ましい。
また、電位制御絶縁膜１１６の厚みは、絶縁膜の絶縁破壊防止の観点から、１０ｎｍ以上であることが好ましい。また、容量Ｃ１が小さくなることを抑制するために、４００ｎｍ以下であることが好ましい。
図３は、上記第１の実施形態の変形例である電界効果トランジスタ１０Ａの断面構造を概略的に示す断面図である。この電界効果トランジスタ１０Ａは、電子伝導領域１０８のドリフト層１０４と反対側に電位制御絶縁膜（絶縁膜）１１４を介して電位制御電極１１５が形成されている。
電位制御絶縁膜１１４としては、アルミ、珪素、ハフニウム、ジルコニウム、タンタル、チタンのうち少なくとも１種と、酸素と窒素のうち少なくとも１種を含むことが好ましい。
なかでも、後述する容量Ｃ１を大きく確保する観点から、電位制御絶縁膜１１６は誘電率が６以上であることが好ましい。
たとえば、電位制御絶縁膜１１６としては、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、酸化チタン等を使用することが好ましい。
また、電位制御絶縁膜１１６の厚みは、絶縁膜の絶縁破壊防止の観点から、１０ｎｍ以上であることが好ましい。また、容量Ｃ１が小さくなることを抑制するために、４００ｎｍ以下であることが好ましい。
この変形例のように、電位制御電極１１５を有する電解トランジスタでは、電子伝導領域１０８が金属的な材料である場合、ピンチオフ時には電流が流れないため、電子伝導領域１０８の電位は電位制御電極１１５と電子伝導領域間１０８の容量Ｃ１と電子伝導領域１０８と高濃度ｎ型半導体層１０３の容量Ｃ２との比で決まる。例えば、電位制御電極１１５を接地すなわち0Vととし、ドレイン電圧と等しい電位となる高濃度ｎ型半導体層１０２の電位をVdとした場合、電子伝導領域１０８の電位Vcは、Vc=C2Vd/(C1-C2)であらわされる。すなわち電位制御電極１１５と電子伝導領域１０８と間の容量C1を、電子伝導領域１０８と高濃度ｎ型半導体層１０３間の容量C2に対し大きな値とすることで、電子伝導領域１０８の電位Vcはドレイン電圧Vdと比較して格段に低い電位にすることができる。
電子伝導領域１０８の電位Ｖｃをドレイン電圧Ｖｄよりも低くした場合、ドリフト層１０４で電圧降下が起きると考えられる（なお、高濃度ｎ型半導体層１０３の電位は、ドレイン電圧Ｖｄと略同じ程度である）。
従って、ドリフト層１０４にて電界を集中させることができ、ゲート電極のドレイン端への電界集中を抑制することができることからオフ耐圧を向上することができる。電子伝導領域が半導体材料で形成されている場合にも、電子伝導領域１０８の電位制御絶縁膜１１４側の電位をVcとみなすことができ、同様の効果が期待できる。
なお、電位制御電極をゲート電極と接続させた場合も同様にオフ耐圧を向上することができる。更にオン抵抗を低減する効果もあるが、一方でゲート容量の増大により利得が低下する可能性もある。
なお、電位制御絶縁膜１１４、電位制御電極１１５は、電子伝導領域１０８を形成した後に形成すればよい。すなわち、電子伝導領域１０８を形成した後に、電位制御絶縁膜１１４を形成し、その後、電位制御絶縁膜１１４上に電位制御電極１１５を形成すればよい。その後、電位制御電極１１５を接地し、または、ゲート電極と接続すればよい。
電子伝導領域１０８の電位Ｖｃをドレイン電圧Ｖｄよりも低くした場合、ドリフト層１０４で電圧降下が起きると考えられる（なお、高濃度ｎ型半導体層１０３の電位は、ドレイン電圧Ｖｄと略同じ程度である）。
従って、ドリフト層１０４にて電界を集中させることができ、ゲート電極のドレイン端への電界集中を抑制することができることからオフ耐圧を向上することができる。電子伝導領域が半導体材料で形成されている場合にも、電子伝導領域１０８の電位制御絶縁膜１１４側の電位をVcとみなすことができ、同様の効果が期待できる。
なお、電位制御電極をゲート電極と接続させた場合も同様にオフ耐圧を向上することができる。更にオン抵抗を低減する効果もあるが、一方でゲート容量の増大により利得が低下する可能性もある。
なお、電位制御絶縁膜１１４、電位制御電極１１５は、電子伝導領域１０８を形成した後に形成すればよい。すなわち、電子伝導領域１０８を形成した後に、電位制御絶縁膜１１４を形成し、その後、電位制御絶縁膜１１４上に電位制御電極１１５を形成すればよい。その後、電位制御電極１１５を接地し、または、ゲート電極と接続すればよい。
（第２の実施形態）
次に、本発明に係る第２の実施形態について説明する。図４は、第２の実施形態の電界効果トランジスタ２０の断面構造を概略的に示す図である。この電界効果トランジスタ２０は、基板２０１上に、高濃度ｎ型半導体層２０３、ドリフト層２０４、電子障壁層２０５、電子走行層２０６および電子供給層２０７がこの順に積層された積層構造を有している。この積層構造上には絶縁膜２１１が形成されている。電子供給層２０７上において絶縁膜２１１に形成された開口部にゲート電極２１２が形成されている。
次に、本発明に係る第２の実施形態について説明する。図４は、第２の実施形態の電界効果トランジスタ２０の断面構造を概略的に示す図である。この電界効果トランジスタ２０は、基板２０１上に、高濃度ｎ型半導体層２０３、ドリフト層２０４、電子障壁層２０５、電子走行層２０６および電子供給層２０７がこの順に積層された積層構造を有している。この積層構造上には絶縁膜２１１が形成されている。電子供給層２０７上において絶縁膜２１１に形成された開口部にゲート電極２１２が形成されている。
ゲート電極２１２の左右両側（基板面に平行な方向における両側）のうちの一方の側では、キャリアである電子が縦方向に流れる電子伝導領域２０８が積層構造に形成されている。この電子伝導領域２０８は、電子走行層２０６の一端から、ｐ型電子障壁層２０５よりも基板２０１側の領域に延在するように設けられている。ゲート電極２１２の左右両側のうちの他方の側では、電子供給層２０７上にソース電極２０９が形成されている。また、基板２０１の裏面にはドレイン電極２１０が形成されており、このドレイン電極２１０は、基板２０１、高濃度ｎ型半導体層２０３およびドリフト層２０４を介して電子伝導領域２０８の一端と電気的に接続される。
電子走行層２０６の上面は、電子供給層２０７にヘテロ接合されており、電界効果トランジスタ２０の動作時には、そのヘテロ接合界面およびその近傍に２次元電子ガスのチャネル領域が形成される。このとき、ソース電極２０９から注入された電子は、チャネル領域と電子伝導領域２０８とを介してドレイン電極２１０へ移動することができる。
電子走行層２０６の上面は、電子供給層２０７にヘテロ接合されており、電界効果トランジスタ２０の動作時には、そのヘテロ接合界面およびその近傍に２次元電子ガスのチャネル領域が形成される。このとき、ソース電極２０９から注入された電子は、チャネル領域と電子伝導領域２０８とを介してドレイン電極２１０へ移動することができる。
上記電界効果トランジスタ２０の製造方法は、下記（ａ）〜（ｈ）の基本工程を有するものである。
（ａ）基板２０１上に、高濃度ｎ型半導体層２０３、ドリフト層２０４、電子障壁層２０５、電子走行層２０６および電子供給層２０７をそれぞれ構成する複数の化合物半導体層をこの順に含む積層構造を連続的にエピタキシャル成長させる工程。
（ｂ）ゲート電極２１２が形成される領域の左右両側のうちの一方の側（ゲート電極２１２が形成される領域の側方）で、積層構造をエッチングして、電子走行層２０６の一端から電子障壁層２０５よりも基板２０１側の領域に亘ってエッチング加工面を形成する工程。
（ｃ）当該エッチング加工面に電子伝導領域２０８を形成する工程。
（ｄ）ゲート電極２１２が形成される領域の当該左右両側のうちの他方の側（ゲート電極２１２が形成される領域の側方であって、電子伝導領域２０８が形成される側と反対側）における電子走行層２０６上に電子供給層２０７を介してソース電極２０９を形成する工程。
（ｅ）基板２０１の裏面にドレイン電極２１０を形成する工程。
（ｆ）パターニングされた絶縁膜２１１を形成する工程。
（ｇ）電子走行層２０６上における絶縁膜２１１の開口部にゲート電極２１２を形成する工程。
（ｈ）ソース電極２０９を除く素子全体を被覆する保護膜２１３を形成する工程。
なお、工程（ｄ）は、工程（ｂ）の前段で実施してもよい。
（ａ）基板２０１上に、高濃度ｎ型半導体層２０３、ドリフト層２０４、電子障壁層２０５、電子走行層２０６および電子供給層２０７をそれぞれ構成する複数の化合物半導体層をこの順に含む積層構造を連続的にエピタキシャル成長させる工程。
（ｂ）ゲート電極２１２が形成される領域の左右両側のうちの一方の側（ゲート電極２１２が形成される領域の側方）で、積層構造をエッチングして、電子走行層２０６の一端から電子障壁層２０５よりも基板２０１側の領域に亘ってエッチング加工面を形成する工程。
（ｃ）当該エッチング加工面に電子伝導領域２０８を形成する工程。
（ｄ）ゲート電極２１２が形成される領域の当該左右両側のうちの他方の側（ゲート電極２１２が形成される領域の側方であって、電子伝導領域２０８が形成される側と反対側）における電子走行層２０６上に電子供給層２０７を介してソース電極２０９を形成する工程。
（ｅ）基板２０１の裏面にドレイン電極２１０を形成する工程。
（ｆ）パターニングされた絶縁膜２１１を形成する工程。
（ｇ）電子走行層２０６上における絶縁膜２１１の開口部にゲート電極２１２を形成する工程。
（ｈ）ソース電極２０９を除く素子全体を被覆する保護膜２１３を形成する工程。
なお、工程（ｄ）は、工程（ｂ）の前段で実施してもよい。
基板２０１として、本実施形態では、ＧａＮやＡｌＮなどからなる導電性のIII族窒化物系化合物半導体基板を使用するが、これに限定されるものではない。たとえば、炭化シリコン基板またはシリコン基板を基板２０１に使用してもよい。この基板２０１上には、有機金属気相成長（ＭＯＶＰＥ）法や分子線エピタキシャル成長（ＭＢＥ）法により、高濃度ｎ型半導体層２０３、ドリフト層２０４、電子障壁層２０５、電子走行層２０６および電子供給層２０７をそれぞれ構成する複数の化合物半導体層を連続的に成長させる。
複数の化合物半導体層を連続的に成長させるとは、バッファ層２０２の成長工程、高濃度ｎ型半導体層２０３の成長工程、ドリフト層２０４の成長工程、電子障壁層２０５の成長工程、電子走行層２０６の成長工程および電子供給層２０７の成長工程の一連の成長工程を連続して実施することである。すなわち、積層順に各層を連続してエピタキシャル成長させることであり、各層の成長工程の途中で、成長を止め、フォトリソグラフィやドライエッチングなどのプロセス工程を経た後、再成長することは実施しない。なかでも、各層を同一装置内で連続成長させることが好ましい。
高濃度ｎ型半導体層２０３、ドリフト層２０４、電子障壁層２０５、電子走行層２０６および電子供給層２０７は、それぞれ、第１の実施形態の高濃度ｎ型半導体層１０３、ドリフト層１０４、電子障壁層１０５、電子走行層１０６および電子供給層１０７と同じ料および組成で構成すればよい。電子走行層２０６内の不純物濃度が高くなり過ぎると、クーロン散乱の影響が大きくなり、電子移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下であることが望ましい。また、電子供給層２０７から電子走行層２０６へ電子が供給されるために、電子供給層２０７は、電子走行層２０６よりも小さな電子親和力を持つ材料または組成からなる。
複数の化合物半導体層を連続的に成長させるとは、バッファ層２０２の成長工程、高濃度ｎ型半導体層２０３の成長工程、ドリフト層２０４の成長工程、電子障壁層２０５の成長工程、電子走行層２０６の成長工程および電子供給層２０７の成長工程の一連の成長工程を連続して実施することである。すなわち、積層順に各層を連続してエピタキシャル成長させることであり、各層の成長工程の途中で、成長を止め、フォトリソグラフィやドライエッチングなどのプロセス工程を経た後、再成長することは実施しない。なかでも、各層を同一装置内で連続成長させることが好ましい。
高濃度ｎ型半導体層２０３、ドリフト層２０４、電子障壁層２０５、電子走行層２０６および電子供給層２０７は、それぞれ、第１の実施形態の高濃度ｎ型半導体層１０３、ドリフト層１０４、電子障壁層１０５、電子走行層１０６および電子供給層１０７と同じ料および組成で構成すればよい。電子走行層２０６内の不純物濃度が高くなり過ぎると、クーロン散乱の影響が大きくなり、電子移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下であることが望ましい。また、電子供給層２０７から電子走行層２０６へ電子が供給されるために、電子供給層２０７は、電子走行層２０６よりも小さな電子親和力を持つ材料または組成からなる。
電子伝導領域２０８は、基板面側からの平面視において、ゲート電極２１２を挟んでソース電極２０９と反対側に位置する。
本実施形態では、電子伝導領域２０８と同様の構成であるが、電子供給層２０７側からドリフト層２０４側に延在し、一方の端部が、電子供給層２０７および電子走行層２０６に接し、他方の端部が電子障壁層よりも基板側に位置する領域（本実施形態では、ドリフト層２０３）に接している。より詳細に説明すると、電子伝導領域２０８は、電子供給層２０７、電子走行層２０６、電子障壁層２０５、ドリフト層２０４に接して設けられている。電子伝導領域２０８は、ドリフト層２０４の厚みの途中位置まで形成されている。
電子伝導領域２０８は、上記第１の実施形態の電子伝導領域１０８とほぼ同じ製造工程を用いて形成することができる。すなわち、電子伝導領域２０８は、積層構造に形成されたエッチング加工面から積層構造内にｎ型不純物を拡散させることで形成される。この代わりに、積層構造表面からドリフト層２０４の領域に達する深さまで、積層構造内にｎ型不純物をイオン注入し熱処理を施すことにより電子伝導領域２０８を形成してもよい。イオン注入の際の加速電圧は、ｎ型不純物イオンの打ち込み深さがドリフト層２０４に達するように制御される。なお、第１の実施形態においても、積層構造内にｎ型不純物をイオン注入し熱処理を施すことにより電子伝導領域１０８を形成してもよい。
本実施形態では、電子伝導領域２０８と同様の構成であるが、電子供給層２０７側からドリフト層２０４側に延在し、一方の端部が、電子供給層２０７および電子走行層２０６に接し、他方の端部が電子障壁層よりも基板側に位置する領域（本実施形態では、ドリフト層２０３）に接している。より詳細に説明すると、電子伝導領域２０８は、電子供給層２０７、電子走行層２０６、電子障壁層２０５、ドリフト層２０４に接して設けられている。電子伝導領域２０８は、ドリフト層２０４の厚みの途中位置まで形成されている。
電子伝導領域２０８は、上記第１の実施形態の電子伝導領域１０８とほぼ同じ製造工程を用いて形成することができる。すなわち、電子伝導領域２０８は、積層構造に形成されたエッチング加工面から積層構造内にｎ型不純物を拡散させることで形成される。この代わりに、積層構造表面からドリフト層２０４の領域に達する深さまで、積層構造内にｎ型不純物をイオン注入し熱処理を施すことにより電子伝導領域２０８を形成してもよい。イオン注入の際の加速電圧は、ｎ型不純物イオンの打ち込み深さがドリフト層２０４に達するように制御される。なお、第１の実施形態においても、積層構造内にｎ型不純物をイオン注入し熱処理を施すことにより電子伝導領域１０８を形成してもよい。
ゲート電極２１２、ソース電極２０９、絶縁膜２１１および保護膜２１３は、それぞれ、上記第１の実施形態のゲート電極１１２、ソース電極１０９、絶縁膜１１１および保護膜１１３とほぼ同じ製造工程を用いて形成することができる。ドレイン電極２１０は、たとえば真空蒸着法により単層または多層の金属膜を成膜することで形成される。
上記第２の実施形態の電界効果トランジスタ２０の製造方法が奏する効果は以下の通りである。
上記第１の実施形態と同様に、第２の実施形態の製造方法は、基板２０１上で電子障壁層２０５と電子走行層２０６を連続的にエピタキシャル成長させ、その後に、ゲート電極２１２の側方であってソース電極２０９から離れた位置にエッチング加工面を形成し、このエッチング加工面に電子伝導領域２０８を形成する。言い換えれば、電子障壁層２０５と電子走行層２０６とをエピタキシャル成長させた後に、これら電子障壁層２０５と電子走行層２０６の一部をエッチングし、その加工面上に電子走行層を再成長させるという製造工程を行わずに、ソース電極２０９からの注入電子が縦方向へ移動できる経路（電子伝導領域）２０８を形成することが可能である。よって、結晶性の良好な電子走行層２０６を形成できるので、この電子走行層２０６と電子供給層２０７とのヘテロ接合界面およびその近傍での電子移動度が高く、チャネル領域の抵抗が低い電界効果トランジスタ２０を作製することができる。
また、ゲート電極２１２とドレイン電極２１０間に高電圧を印加して電界効果トランジスタ２０を動作させたとき、電界効果トランジスタ２０は電子伝導領域２０８を介して縦方向にキャリアが流れる構造を有するため、電界効果トランジスタ２０の電子供給層２０７と絶縁膜２１１との界面に生じた固定電荷の影響を受けることなく、キャリアの移動経路における局所的な電界集中を抑制することができる。これにより、耐圧の向上が可能となる。また、ＧａＮの絶縁破壊耐圧の物性値（＝約３．３×１０６Ｖ／ｃｍ）に近い最大電界強度を期待することが可能である。
さらに、ゲート電極２１２の電子伝導領域２０８側の庇部分は、ゲート電極２１２のソース電極２０９側の庇部分よりも長いので、ゲート電極２１２の近傍の電界集中を緩和することができる。よって、さらなる耐圧の向上が可能である。
上記第１の実施形態と同様に、第２の実施形態の製造方法は、基板２０１上で電子障壁層２０５と電子走行層２０６を連続的にエピタキシャル成長させ、その後に、ゲート電極２１２の側方であってソース電極２０９から離れた位置にエッチング加工面を形成し、このエッチング加工面に電子伝導領域２０８を形成する。言い換えれば、電子障壁層２０５と電子走行層２０６とをエピタキシャル成長させた後に、これら電子障壁層２０５と電子走行層２０６の一部をエッチングし、その加工面上に電子走行層を再成長させるという製造工程を行わずに、ソース電極２０９からの注入電子が縦方向へ移動できる経路（電子伝導領域）２０８を形成することが可能である。よって、結晶性の良好な電子走行層２０６を形成できるので、この電子走行層２０６と電子供給層２０７とのヘテロ接合界面およびその近傍での電子移動度が高く、チャネル領域の抵抗が低い電界効果トランジスタ２０を作製することができる。
また、ゲート電極２１２とドレイン電極２１０間に高電圧を印加して電界効果トランジスタ２０を動作させたとき、電界効果トランジスタ２０は電子伝導領域２０８を介して縦方向にキャリアが流れる構造を有するため、電界効果トランジスタ２０の電子供給層２０７と絶縁膜２１１との界面に生じた固定電荷の影響を受けることなく、キャリアの移動経路における局所的な電界集中を抑制することができる。これにより、耐圧の向上が可能となる。また、ＧａＮの絶縁破壊耐圧の物性値（＝約３．３×１０６Ｖ／ｃｍ）に近い最大電界強度を期待することが可能である。
さらに、ゲート電極２１２の電子伝導領域２０８側の庇部分は、ゲート電極２１２のソース電極２０９側の庇部分よりも長いので、ゲート電極２１２の近傍の電界集中を緩和することができる。よって、さらなる耐圧の向上が可能である。
（第２の実施形態の変形例）
図５は、上記第２の実施形態の変形例である電界効果トランジスタ２０Ａの断面構造を概略的に示す断面図である。この電界効果トランジスタ２０Aの構造は、電子伝導領域２０８のドリフト層２０３と反対側に電位制御絶縁膜１１４を介して電子伝導領域２０８の電位を制御するための、電位制御電極１１５が配されている。
このような電界効果トランジスタ２０Aでは、第一の実施形態の変形例と同様の効果を奏することができる。
なお、電位制御電極をゲート電極と接続させた場合も同様にオフ耐圧を向上することができる。更にオン抵抗を低減する効果もあるが、一方でゲート容量の増大により利得が低下する可能性もある。
なお、電位制御絶縁膜１１４、電位制御電極１１５は、第１の実施形態の変形例と同様、電子伝導領域２０８を形成した後に形成すればよい。
図５は、上記第２の実施形態の変形例である電界効果トランジスタ２０Ａの断面構造を概略的に示す断面図である。この電界効果トランジスタ２０Aの構造は、電子伝導領域２０８のドリフト層２０３と反対側に電位制御絶縁膜１１４を介して電子伝導領域２０８の電位を制御するための、電位制御電極１１５が配されている。
このような電界効果トランジスタ２０Aでは、第一の実施形態の変形例と同様の効果を奏することができる。
なお、電位制御電極をゲート電極と接続させた場合も同様にオフ耐圧を向上することができる。更にオン抵抗を低減する効果もあるが、一方でゲート容量の増大により利得が低下する可能性もある。
なお、電位制御絶縁膜１１４、電位制御電極１１５は、第１の実施形態の変形例と同様、電子伝導領域２０８を形成した後に形成すればよい。
次に、上記実施形態の実施例について説明する。
（第１実施例）
第１実施例の電界効果トランジスタは、第１の実施形態の電界効果トランジスタ１０と同じ構造を有し、第１の実施形態と同様の方法で作成した。基板１０１として、（１１１）面を主面とするシリコン基板を使用した。バッファ層１０２としてＡｌＮ層（膜厚：１００ｎｍ）を、高濃度ｎ型半導体層１０３としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：１×１０１９ｃｍ−３、膜厚：５００ｎｍ）を、ドリフト層１０４としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：３×１０１７ｃｍ−３、膜厚：４０００ｎｍ）を、電子障壁層１０５としてＭｇを添加したＧａＮ層（不純物濃度１×１０１９ｃｍ−３、膜厚：３００ｎｍ）を、電子走行層１０６としてＧａＮ層（膜厚：１００ｎｍ）を、電子供給層１０７としてＡｌｘＧａ１−ｘＮ層（Ａｌ組成比：ｘ＝０．２、膜厚：４０ｎｍ）を、ソース電極１０９およびドレイン電極１１０としてＴｉ／Ａｌ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ａｌ層の膜厚：２００ｎｍ）を、絶縁膜１１１としてＳｉＮ膜（膜厚：１２０ｎｍ）を、ゲート電極１１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜１１３としてＳｉＯＮ膜（膜厚８０ｎｍ）を、それぞれ使用した。
基板１０１上に、バッファ層１０２、高濃度ｎ型半導体層１０３、ドリフト層１０４、電子障壁層１０５、電子供給層１０７の順に各層を連続的に成長させて積層構造を得た。
なお、ここでは、ＭＯＶＰＥ法により同一装置内にて各層を連続成長している。
第１実施例の電界効果トランジスタは、第１の実施形態の電界効果トランジスタ１０と同じ構造を有し、第１の実施形態と同様の方法で作成した。基板１０１として、（１１１）面を主面とするシリコン基板を使用した。バッファ層１０２としてＡｌＮ層（膜厚：１００ｎｍ）を、高濃度ｎ型半導体層１０３としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：１×１０１９ｃｍ−３、膜厚：５００ｎｍ）を、ドリフト層１０４としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：３×１０１７ｃｍ−３、膜厚：４０００ｎｍ）を、電子障壁層１０５としてＭｇを添加したＧａＮ層（不純物濃度１×１０１９ｃｍ−３、膜厚：３００ｎｍ）を、電子走行層１０６としてＧａＮ層（膜厚：１００ｎｍ）を、電子供給層１０７としてＡｌｘＧａ１−ｘＮ層（Ａｌ組成比：ｘ＝０．２、膜厚：４０ｎｍ）を、ソース電極１０９およびドレイン電極１１０としてＴｉ／Ａｌ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ａｌ層の膜厚：２００ｎｍ）を、絶縁膜１１１としてＳｉＮ膜（膜厚：１２０ｎｍ）を、ゲート電極１１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜１１３としてＳｉＯＮ膜（膜厚８０ｎｍ）を、それぞれ使用した。
基板１０１上に、バッファ層１０２、高濃度ｎ型半導体層１０３、ドリフト層１０４、電子障壁層１０５、電子供給層１０７の順に各層を連続的に成長させて積層構造を得た。
なお、ここでは、ＭＯＶＰＥ法により同一装置内にて各層を連続成長している。
電子伝導領域１０８は、積層構造の一部をドライエッチングにて除去してエッチング加工面を形成し、このエッチング加工面に多結晶のシリコンを積層後、１２００℃で１時間の熱処理を施してシリコンを積層構造中に拡散させることにより形成された。
その後、ゲート電極１１２，ソース電極１０９およびドレイン電極１１０を形成した。
このように作製された第１実施例の電界効果トランジスタ１０は、高い電子移動度（＝約２×１０３ｃｍ２／Ｖ／ｓｅｃ）を有し、電子走行層１０６と電子供給層１０７の結晶性が良好であることが確認された。
その後、ゲート電極１１２，ソース電極１０９およびドレイン電極１１０を形成した。
このように作製された第１実施例の電界効果トランジスタ１０は、高い電子移動度（＝約２×１０３ｃｍ２／Ｖ／ｓｅｃ）を有し、電子走行層１０６と電子供給層１０７の結晶性が良好であることが確認された。
（第２実施例）
第２実施例の電界効果トランジスタは、第１の実施形態の変形例の電界効果トランジスタ１０Ａと同じ構造を有する。基板１０１として、Ｓｉ面を主面とする炭化珪素基板を使用した。バッファ層１０２としてＡｌＮ層（膜厚：５０ｎｍ）を、高濃度ｎ型半導体層１０３としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：２×１０１９ｃｍ−３、膜厚：５００ｎｍ）を、ドリフト層１０４としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：５×１０１６ｃｍ−３、膜厚：４０００ｎｍ）を、電子障壁層１０５としてＭｇを添加したＧａＮ層（不純物濃度１×１０１９ｃｍ−３、膜厚：３００ｎｍ）を、電子走行層１０６としてＧａＮ層（膜厚：２００ｎｍ）を、電子供給層１０７としてＡｌｘＧａ１−ｘＮ層（Ａｌ組成比：ｘ＝０．２、膜厚：４０ｎｍ）を、ソース電極１０９およびドレイン電極１１０としてＴｉ／Ａｌ／Ｎｂ／Ａｕ積層構造（Ｔｉ層の膜厚：１５ｎｍ、Ａｌ層の膜厚：６０ｎｍ、Ｎｂ層の厚さ：３５ｎｍ、Ａｕ層の厚さ：５０ｎｍ）を、絶縁膜１１１としてＳｉＮ膜（膜厚：１２０ｎｍ）を、ゲート電極１１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜１１３としてＳｉＯＮ膜（膜厚８０ｎｍ）を、それぞれ使用した。
基板１０１上に、バッファ層１０２、高濃度ｎ型半導体層１０３、ドリフト層１０４、電子障壁層１０５、電子供給層１０７の順に各層を連続的に成長させて積層構造を得た。
ここでは、ＭＯＶＰＥ法により同一装置内にて、各層を連続成長している。
第２実施例の電界効果トランジスタは、第１の実施形態の変形例の電界効果トランジスタ１０Ａと同じ構造を有する。基板１０１として、Ｓｉ面を主面とする炭化珪素基板を使用した。バッファ層１０２としてＡｌＮ層（膜厚：５０ｎｍ）を、高濃度ｎ型半導体層１０３としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：２×１０１９ｃｍ−３、膜厚：５００ｎｍ）を、ドリフト層１０４としてＳｉを添加したｎ型ＧａＮ層（不純物濃度：５×１０１６ｃｍ−３、膜厚：４０００ｎｍ）を、電子障壁層１０５としてＭｇを添加したＧａＮ層（不純物濃度１×１０１９ｃｍ−３、膜厚：３００ｎｍ）を、電子走行層１０６としてＧａＮ層（膜厚：２００ｎｍ）を、電子供給層１０７としてＡｌｘＧａ１−ｘＮ層（Ａｌ組成比：ｘ＝０．２、膜厚：４０ｎｍ）を、ソース電極１０９およびドレイン電極１１０としてＴｉ／Ａｌ／Ｎｂ／Ａｕ積層構造（Ｔｉ層の膜厚：１５ｎｍ、Ａｌ層の膜厚：６０ｎｍ、Ｎｂ層の厚さ：３５ｎｍ、Ａｕ層の厚さ：５０ｎｍ）を、絶縁膜１１１としてＳｉＮ膜（膜厚：１２０ｎｍ）を、ゲート電極１１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜１１３としてＳｉＯＮ膜（膜厚８０ｎｍ）を、それぞれ使用した。
基板１０１上に、バッファ層１０２、高濃度ｎ型半導体層１０３、ドリフト層１０４、電子障壁層１０５、電子供給層１０７の順に各層を連続的に成長させて積層構造を得た。
ここでは、ＭＯＶＰＥ法により同一装置内にて、各層を連続成長している。
電子伝導領域１０８は、積層構造の一部をドライエッチングにて除去してエッチング加工面を形成し、このエッチング加工面にＴｉ／Ａｌ積層構造（Ｔｉ層の膜厚：３０ｎｍ、Ａｌ層の膜厚：１８０ｎｍ）を積層後、６５０℃で３０秒の熱処理を施して形成された。
その後、電位制御絶縁膜１１４としてＡｌ２Ｏ３膜（膜厚：１００ｎｍ）をスパッタ法にて形成し、電位制御電極４１５としてＴｉ／Ｐｔ／Ａｕ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ｐｔ層の膜厚：８０ｎｍ、Ａｕ層の膜厚：３００ｎｍ）をスパッタ法にて形成した。
その後、ゲート電極１１２，ソース電極１０９およびドレイン電極１１０を形成した。
このように作製された第２実施例の電界効果トランジスタ１０Ａは、高い電子移動度（＝約２×１０３ｃｍ２／Ｖ／ｓｅｃ）を有し、電子走行層１０６と電子供給層１０７の結晶性が良好であることが確認された。また、第１実施例と比較してさらに高い耐圧特性とを有することが確認された。
その後、電位制御絶縁膜１１４としてＡｌ２Ｏ３膜（膜厚：１００ｎｍ）をスパッタ法にて形成し、電位制御電極４１５としてＴｉ／Ｐｔ／Ａｕ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ｐｔ層の膜厚：８０ｎｍ、Ａｕ層の膜厚：３００ｎｍ）をスパッタ法にて形成した。
その後、ゲート電極１１２，ソース電極１０９およびドレイン電極１１０を形成した。
このように作製された第２実施例の電界効果トランジスタ１０Ａは、高い電子移動度（＝約２×１０３ｃｍ２／Ｖ／ｓｅｃ）を有し、電子走行層１０６と電子供給層１０７の結晶性が良好であることが確認された。また、第１実施例と比較してさらに高い耐圧特性とを有することが確認された。
（第３実施例）
第３実施例の電界効果トランジスタは、第２の実施形態の電界効果トランジスタ２０と同じ構造を有し、第２の実施形態と同様の方法で作成した。基板２０１として、（０００１）面を主面とするｎ型ＧａＮ基板を使用した。高濃度ｎ型半導体層２０３としてＳｉを添加したＧａＮ層（不純物濃度：１×１０１９ｃｍ−３、膜厚：５００ｎｍ）を、ドリフト層２０４としてＳｉを添加したＧａＮ層（不純物濃度：：３×１０１６ｃｍ−３、膜厚：４０００ｎｍ）を、電子障壁層２０５としてＭｇを添加したＧａＮ層（不純物濃度：２×１０１９ｃｍ−３、膜厚：２００ｎｍ）を、電子走行層２０６としてＧａＮ層（膜厚：１００ｎｍ）を、電子供給層２０７としてＡｌｘＧａ１−ｘＮ層（Ａｌ組成比：ｘ＝０．２５、膜厚：２５ｎｍ）を、ソース電極２０９ドレイン電極２１０としてＴｉ／Ａｌ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ａｌ層の膜厚：２００ｎｍ）を、絶縁膜２１１としてＳｉＮ膜（膜厚：１２０ｎｍ）を、ゲート電極２１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜２１３としてＳｉＯＮ膜（膜厚：８０ｎｍ）を、それぞれ使用した。
基板２０１上に、バッファ層２０２、高濃度ｎ型半導体層２０３、ドリフト層２０４、電子障壁層２０５、電子供給層２０７の順に各層を連続的に成長させて積層構造を得た。
ここでは、ＭＯＶＰＥ法により同一装置内にて、各層を連続成長している。
電子伝導領域２０８は、エッチング加工面にＳｉをイオン注入（注入エネルギー：２００ＫｅＶ、注入量：５×１０１４ｃｍ−２）し、１２００℃１時間の熱処理により活性化アニールを行うことにより形成された。
その後、ゲート電極１１２，ソース電極１０９およびドレイン電極１１０を形成した。
このように作製された第３実施例の電界効果トランジスタ２０は、高い電子移動度（＝約２×１０３ｃｍ２／Ｖ／ｓｅｃ）を有し、電子走行層２０６と電子供給層２０７の結晶性が良好であることが確認された。
第３実施例の電界効果トランジスタは、第２の実施形態の電界効果トランジスタ２０と同じ構造を有し、第２の実施形態と同様の方法で作成した。基板２０１として、（０００１）面を主面とするｎ型ＧａＮ基板を使用した。高濃度ｎ型半導体層２０３としてＳｉを添加したＧａＮ層（不純物濃度：１×１０１９ｃｍ−３、膜厚：５００ｎｍ）を、ドリフト層２０４としてＳｉを添加したＧａＮ層（不純物濃度：：３×１０１６ｃｍ−３、膜厚：４０００ｎｍ）を、電子障壁層２０５としてＭｇを添加したＧａＮ層（不純物濃度：２×１０１９ｃｍ−３、膜厚：２００ｎｍ）を、電子走行層２０６としてＧａＮ層（膜厚：１００ｎｍ）を、電子供給層２０７としてＡｌｘＧａ１−ｘＮ層（Ａｌ組成比：ｘ＝０．２５、膜厚：２５ｎｍ）を、ソース電極２０９ドレイン電極２１０としてＴｉ／Ａｌ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ａｌ層の膜厚：２００ｎｍ）を、絶縁膜２１１としてＳｉＮ膜（膜厚：１２０ｎｍ）を、ゲート電極２１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜２１３としてＳｉＯＮ膜（膜厚：８０ｎｍ）を、それぞれ使用した。
基板２０１上に、バッファ層２０２、高濃度ｎ型半導体層２０３、ドリフト層２０４、電子障壁層２０５、電子供給層２０７の順に各層を連続的に成長させて積層構造を得た。
ここでは、ＭＯＶＰＥ法により同一装置内にて、各層を連続成長している。
電子伝導領域２０８は、エッチング加工面にＳｉをイオン注入（注入エネルギー：２００ＫｅＶ、注入量：５×１０１４ｃｍ−２）し、１２００℃１時間の熱処理により活性化アニールを行うことにより形成された。
その後、ゲート電極１１２，ソース電極１０９およびドレイン電極１１０を形成した。
このように作製された第３実施例の電界効果トランジスタ２０は、高い電子移動度（＝約２×１０３ｃｍ２／Ｖ／ｓｅｃ）を有し、電子走行層２０６と電子供給層２０７の結晶性が良好であることが確認された。
（第４実施例）
第４実施例の電界効果トランジスタは、第２の実施形態の変形例の電界効果トランジスタ２０Ａと同じ構造を有し、第２の実施形態の変形例と同様の方法で作成した。基板２０１として、（０００１）面を主面とするｎ型ＧａＮ基板を使用した。高濃度ｎ型半導体層２０３としてＳｉを添加したＧａＮ層（不純物濃度：１×１０１９ｃｍ−３、膜厚：５００ｎｍ）を、ドリフト層２０４としてＳｉを添加したＧａＮ層（不純物濃度：：３×１０１６ｃｍ−３、膜厚：４０００ｎｍ）を、電子障壁層２０５としてＭｇを添加したＧａＮ層（不純物濃度：２×１０１９ｃｍ−３、膜厚：２００ｎｍ）を、電子走行層２０６としてＧａＮ層（膜厚：１００ｎｍ）を、電子供給層２０７としてＡｌｘＧａ１−ｘＮ層（Ａｌ組成比：ｘ＝０．２５、膜厚：２５ｎｍ）を、ソース電極２０９ドレイン電極２１０としてＴｉ／Ａｌ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ａｌ層の膜厚：２００ｎｍ）を、絶縁膜２１１としてＳｉＮ膜（膜厚：１２０ｎｍ）を、ゲート電極２１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜２１３としてＳｉＯＮ膜（膜厚：８０ｎｍ）を、それぞれ使用した。
第４実施例の電界効果トランジスタは、第２の実施形態の変形例の電界効果トランジスタ２０Ａと同じ構造を有し、第２の実施形態の変形例と同様の方法で作成した。基板２０１として、（０００１）面を主面とするｎ型ＧａＮ基板を使用した。高濃度ｎ型半導体層２０３としてＳｉを添加したＧａＮ層（不純物濃度：１×１０１９ｃｍ−３、膜厚：５００ｎｍ）を、ドリフト層２０４としてＳｉを添加したＧａＮ層（不純物濃度：：３×１０１６ｃｍ−３、膜厚：４０００ｎｍ）を、電子障壁層２０５としてＭｇを添加したＧａＮ層（不純物濃度：２×１０１９ｃｍ−３、膜厚：２００ｎｍ）を、電子走行層２０６としてＧａＮ層（膜厚：１００ｎｍ）を、電子供給層２０７としてＡｌｘＧａ１−ｘＮ層（Ａｌ組成比：ｘ＝０．２５、膜厚：２５ｎｍ）を、ソース電極２０９ドレイン電極２１０としてＴｉ／Ａｌ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ａｌ層の膜厚：２００ｎｍ）を、絶縁膜２１１としてＳｉＮ膜（膜厚：１２０ｎｍ）を、ゲート電極２１２としてＮｉ／Ａｕ積層構造（Ｎｉ層の膜厚：１５ｎｍ、Ａｕ層の膜厚：４００ｎｍ）を、保護膜２１３としてＳｉＯＮ膜（膜厚：８０ｎｍ）を、それぞれ使用した。
基板２０１上に、バッファ層２０２、高濃度ｎ型半導体層２０３、ドリフト層２０４、電子障壁層２０５、電子供給層２０７の順に各層を連続的に成長させて積層構造を得た。
ここでは、ＭＯＶＰＥ法により同一装置内にて、各層を連続成長している。
電子伝導領域２０８は、エッチング加工面にＳｉをイオン注入（注入エネルギー：２００ＫｅＶ、注入量：５×１０１４ｃｍ−２）し、１２００℃１時間の熱処理により活性化アニールを行うことにより形成された。
その後、電位制御絶縁膜２１４としてＺｒＯ２膜（膜厚：３００ｎｍ）をスパッタ法にて形成し、電位制御電極４１５としてＴｉ／Ｐｔ／Ａｕ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ｐｔ層の膜厚：８０ｎｍ、Ａｕ層の膜厚：３００ｎｍ）をスパッタ法にて形成した。
その後、ゲート電極１１２，ソース電極１０９およびドレイン電極１１０を形成した。
このように作製された第４実施例の電界効果トランジスタ２０Ａは、高い電子移動度（＝約２×１０３ｃｍ２／Ｖ／ｓｅｃ）を有し、電子走行層２０６と電子供給層２０７の結晶性が良好であることが確認された。また、第３実施例と比較してさらに高い耐圧特性とを有することが確認された。
ここでは、ＭＯＶＰＥ法により同一装置内にて、各層を連続成長している。
電子伝導領域２０８は、エッチング加工面にＳｉをイオン注入（注入エネルギー：２００ＫｅＶ、注入量：５×１０１４ｃｍ−２）し、１２００℃１時間の熱処理により活性化アニールを行うことにより形成された。
その後、電位制御絶縁膜２１４としてＺｒＯ２膜（膜厚：３００ｎｍ）をスパッタ法にて形成し、電位制御電極４１５としてＴｉ／Ｐｔ／Ａｕ積層構造（Ｔｉ層の膜厚：１０ｎｍ、Ｐｔ層の膜厚：８０ｎｍ、Ａｕ層の膜厚：３００ｎｍ）をスパッタ法にて形成した。
その後、ゲート電極１１２，ソース電極１０９およびドレイン電極１１０を形成した。
このように作製された第４実施例の電界効果トランジスタ２０Ａは、高い電子移動度（＝約２×１０３ｃｍ２／Ｖ／ｓｅｃ）を有し、電子走行層２０６と電子供給層２０７の結晶性が良好であることが確認された。また、第３実施例と比較してさらに高い耐圧特性とを有することが確認された。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。たとえば、上記第１の実施形態では、ピエゾ効果や自発分極効果を用いて、電子走行層１０６と電子供給層１０７とのヘテロ接合界面およびその近傍で２次元電子ガスの発生を可能としているが、これに限定されるものではない。電子走行層１０６よりも大きなバンドギャップを持つ電子供給層１０７にＳｉ、Ｓ、Ｓｅ、Ｏなどのｎ型不純物を導入することでヘテロ界面およびその近傍の２次元電子ガスの濃度を調整してもよい（変調ドーピング）。第２の実施形態の電子走行層２０６と電子供給層２０７についても同様である。
上記第１の実施形態では、基板１０１上に形成される化合物半導体層１０２〜１０７の各々の厚みは、所望の厚みとすることができるが、これら化合物半導体層１０２〜１０７の格子定数が基板１０１の格子定数と大きく異なる場合には、臨界膜厚（結晶内で転位が発生して格子歪みが緩和する膜厚）未満にすることが望ましい。第２の実施形態の基板２０１上に形成される化合物半導体層２０３〜２０７についても、同様である。
上記第１の実施形態の電界効果トランジスタ１０は、電子走行層１０６と電子供給層１０７とのヘテロ接合界面を有し、このヘテロ接合界面およびその近傍に２次元電子ガスのチャネルが形成されるが、これに限定されるものではない。たとえば、電界効果トランジスタ１０において、電子供給層１０７と電子走行層１０６の組み合わせの代わりに単一の電子走行層を有する形態もあり得る。第２の実施形態の電子走行層２０６と電子供給層２０７の組み合わせについても、同様である。
上記第１の実施形態の電界効果トランジスタ１０は、電子走行層１０６と電子供給層１０７とのヘテロ接合界面を有し、このヘテロ接合界面およびその近傍に２次元電子ガスのチャネルが形成されるが、これに限定されるものではない。たとえば、電界効果トランジスタ１０において、電子供給層１０７と電子走行層１０６の組み合わせの代わりに単一の電子走行層を有する形態もあり得る。第２の実施形態の電子走行層２０６と電子供給層２０７の組み合わせについても、同様である。
また、上記第１の実施形態の電界効果トランジスタ１０は、化合物半導体層である電子供給層１０７とゲート電極１１２との間にショットキ接合が形成されているが、これに限定されるものではない。たとえば、電子供給層１０７とゲート電極１１２との間にゲート絶縁膜が形成されたＭＩＳ（Metal-Insulator-Semiconductor）構造もあり得る。同様に、第２の実施形態の電子供給層２０７とゲート電極２１２との間にゲート絶縁膜が形成されたＭＩＳ構造もあり得る。
上記第１および第２の実施形態において、ゲート電極１１２，２１２としてショットキー電極を用いる場合には、ゲートリーク電流を抑制するために、電子供給層１０７，２０７にＢｅ，Ｃ，Ｍｇなどのｐ型不純物を導入してもよい。
上記第１および第２の実施形態において、ゲート電極１１２，２１２としてショットキー電極を用いる場合には、ゲートリーク電流を抑制するために、電子供給層１０７，２０７にＢｅ，Ｃ，Ｍｇなどのｐ型不純物を導入してもよい。
また、前記各実施形態では、電子伝導領域１０８、２０８は、電子走行層１０６、２０６の端部側に設けられていたが、これに限られるものではない。たとえば、図６に示すように、ドリフト層１０４、ｐ型電子障壁層１０５、電子走行層１０６および電子供給層１０７の中央部分に電子伝導領域１０８を配置してもよい。
このトランジスタは、複数のソース電極１０９，ゲート電極１１２を備えている。具体的には、基板面側からみて、ソース電極１０９に隣接して、ゲート電極１１２が配置され、このゲート電極１１２の隣に電子伝導領域１０８が配置され、さらに、電子伝導領域１０８の隣に、ゲート電極１１２Aが配置され、このゲート電極１１２Aの隣にソース電極１０９Aが配置されている。電子伝導領域１０８は、一対のソース電極１０９,１０９Aに挟まれるように配置されている。
このようなトランジスタは、前記各実施形態と同様、基板上に、電子障壁層と電子走行層とをこの順に含む積層構造を構成する各層を連続的にエピタキシャル成長させた後、電子伝導領域１０８を形成すればよい。
このトランジスタは、複数のソース電極１０９，ゲート電極１１２を備えている。具体的には、基板面側からみて、ソース電極１０９に隣接して、ゲート電極１１２が配置され、このゲート電極１１２の隣に電子伝導領域１０８が配置され、さらに、電子伝導領域１０８の隣に、ゲート電極１１２Aが配置され、このゲート電極１１２Aの隣にソース電極１０９Aが配置されている。電子伝導領域１０８は、一対のソース電極１０９,１０９Aに挟まれるように配置されている。
このようなトランジスタは、前記各実施形態と同様、基板上に、電子障壁層と電子走行層とをこの順に含む積層構造を構成する各層を連続的にエピタキシャル成長させた後、電子伝導領域１０８を形成すればよい。
Claims (21)
- 基板上に、電子障壁層と電子走行層とをこの順に含む積層構造を構成する各層を連続的に成長させる工程と、
ゲート電極が形成される領域の一方の側で、前記電子走行層から前記電子障壁層よりも前記基板側の領域に亘って前記積層構造に電子伝導領域を形成する工程と、
前記電子走行層上に前記ゲート電極を形成する工程と、
前記ゲート電極が形成される領域の他方の側における前記電子走行層上にソース電極を形成する工程と、
前記電子伝導領域の前記基板側の一端と電気的に接続されるドレイン電極を形成する工程と、
を備える電界効果トランジスタの製造方法。 - 請求項１に記載の電界効果トランジスタの製造方法であって、
前記積層構造を構成する各層を連続的に成長させる工程は、
前記電子障壁層と、前記電子走行層と、前記電子走行層にヘテロ接合する電子供給層とを連続的に成長させる工程を含む、電界効果トランジスタの製造方法。 - 請求項１または２に記載の電界効果トランジスタの製造方法であって、
前記ドレイン電極を形成する前記工程では、
前記ドレイン電極を、前記基板の表面側に形成する、電界効果トランジスタの製造方法。 - 請求項１または２に記載の電界効果トランジスタの製造方法であって、
前記ドレイン電極を形成する前記工程では、
前記ドレイン電極を、前記基板の裏面に形成し、前記基板を介して前記電子伝導領域と電気的に接続する、電界効果トランジスタの製造方法。 - 請求項１から４のうちのいずれか１項に記載の電界効果トランジスタの製造方法であって、
前記ゲート電極が形成される領域の一方の側で前記積層構造をエッチングして、前記電子走行層から前記電子障壁層よりも前記基板側の領域に亘ってエッチング加工面を形成する工程をさらに備え、
前記電子伝導領域は前記エッチング加工面に形成される、電界効果トランジスタの製造方法。 - 請求項５に記載の電界効果トランジスタの製造方法であって、
前記電子伝導領域は、前記エッチング加工面から前記積層構造にｎ型不純物を導入し、当該導入されたｎ型不純物を熱処理により活性化することで形成される、電界効果トランジスタの製造方法。 - 請求項６に記載の電界効果トランジスタの製造方法であって、
前記電子伝導領域は、前記エッチング加工面にｎ型不純物をイオン注入し、当該注入されたｎ型不純物を熱処理で活性化させることで形成される、電界効果トランジスタ。 - 請求項６に記載の電界効果トランジスタの製造方法であって、
前記電子伝導領域は、前記エッチング加工面にアモルファスまたは多結晶のシリコンを堆積し、当該堆積されたシリコンを前記ｎ型不純物として前記積層構造に導入することで形成される、電界効果トランジスタの製造方法。 - 請求項８に記載の電界効果トランジスタの製造方法であって、
当該堆積されたシリコンは熱処理により前記積層構造に導入される、電界効果トランジスタの製造方法。 - 請求項５に記載の電界効果トランジスタの製造方法であって、
前記電子伝導領域は、前記エッチング加工面に導電膜を形成することで形成される、電界効果トランジスタの製造方法。 - 請求項１０に記載の電界効果トランジスタの製造方法であって、
前記導電膜は、金属膜であり、
前記電子伝導領域は、前記金属膜と前記積層構造とを熱処理により相互反応させることで形成される、電界効果トランジスタの製造方法。 - 請求項１１に記載の電界効果トランジスタの製造方法であって、
前記金属膜は、タングステン（Ｗ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）、金（Ａｕ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、イットリウム（Ｙ）からなる群から選択された１種または２種以上の金属材料からなる、電界効果トランジスタの製造方法。 - 請求項１から４のうちのいずれか１項に記載の電界効果トランジスタの製造方法であって、
前記電子伝導領域は、前記電子障壁層よりも前記基板側の領域に達する深さまで前記積層構造にｎ型不純物をイオン注入することにより形成される、電界効果トランジスタの製造方法。 - 請求項１から１３のうちのいずれか１項に記載の電界効果トランジスタの製造方法であって、
前記積層構造は、複数のIII族窒化物系化合物半導体層からなる、電界効果トランジスタの製造方法。 - 請求項１から１４に記載の電界効果トランジスタの製造方法であって、
電子伝導領域を形成する前記工程の後段で、
前記電子伝導領域の基板側の一端と反対側の他端上に絶縁膜を形成する工程と、
該絶縁膜上に電位制御電極を形成する工程を実施する電界効果トランジスタの製造方法。 - 請求項１５に記載の電界効果トランジスタの製造方法であって、
前記電位制御電極を、前記ゲート電極と接続する電界効果トランジスタの製造方法。 - 請求項１５に記載の電界効果トランジスタの製造方法であって、
前記電位制御電極を接地する電界効果トランジスタの製造方法。 - 請求項１５から１７のいずれかに記載の電界効果トランジスタの製造方法であって、
前記絶縁膜の誘電率が6以上である電界効果トランジスタの製造方法。 - 請求項１５から１８のいずれかに記載の電界効果トランジスタの製造方法であって、
前記絶縁膜が、アルミ、珪素、ハフニウム、ジルコニウム、タンタル、チタンのうち少なくとも１種と、酸素と窒素のうち少なくとも１種を含む電界効果トランジスタの製造方法。 - 請求項１５から１９のいずれかに記載の電界効果トランジスタの製造方法であって、
前記絶縁膜の膜厚が10nm以上であることを特徴とする電界効果トランジスタの製造方法。 - 請求項１５から２０のいずれかに記載の電界効果トランジスタの製造方法であって、
前記電位制御絶縁膜の膜厚が400nm以下であることを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010523739A JP5510324B2 (ja) | 2008-08-06 | 2009-07-31 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008203487 | 2008-08-06 | ||
| JP2008203487 | 2008-08-06 | ||
| JP2010523739A JP5510324B2 (ja) | 2008-08-06 | 2009-07-31 | 電界効果トランジスタの製造方法 |
| PCT/JP2009/003650 WO2010016212A1 (ja) | 2008-08-06 | 2009-07-31 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2010016212A1 true JPWO2010016212A1 (ja) | 2012-01-12 |
| JP5510324B2 JP5510324B2 (ja) | 2014-06-04 |
Family
ID=41663441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010523739A Expired - Fee Related JP5510324B2 (ja) | 2008-08-06 | 2009-07-31 | 電界効果トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5510324B2 (ja) |
| WO (1) | WO2010016212A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5761976B2 (ja) * | 2010-12-08 | 2015-08-12 | 株式会社アドバンテスト | 半導体装置、試験装置、および製造方法 |
| JP6069688B2 (ja) | 2012-06-18 | 2017-02-01 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| US10784341B2 (en) | 2019-01-21 | 2020-09-22 | Northrop Grumnian Systems Corporation | Castellated superjunction transistors |
| US10804387B1 (en) * | 2019-03-21 | 2020-10-13 | Northrop Grumman Systems Corporation | Vertical superlattice transistors |
| US11342440B2 (en) | 2019-07-22 | 2022-05-24 | Northrop Grumman Systems Corporation | Passivated transistors |
| JP7438918B2 (ja) | 2020-11-12 | 2024-02-27 | 株式会社東芝 | 半導体装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111910A (ja) * | 2002-07-25 | 2004-04-08 | Matsushita Electric Ind Co Ltd | コンタクト形成方法および半導体装置 |
| US20050258450A1 (en) * | 2004-05-20 | 2005-11-24 | Saxler Adam W | Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same |
| JP2006140368A (ja) * | 2004-11-15 | 2006-06-01 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
| JP2006222191A (ja) * | 2005-02-09 | 2006-08-24 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JP2007173742A (ja) * | 2005-12-26 | 2007-07-05 | Toyota Central Res & Dev Lab Inc | 窒化物半導体装置の製造方法 |
| WO2007122800A1 (ja) * | 2006-03-29 | 2007-11-01 | Nec Corporation | 電界効果トランジスタ |
| WO2008057392A2 (en) * | 2006-11-06 | 2008-05-15 | Cree, Inc. | Methods of fabricating semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002329871A (ja) * | 2001-04-27 | 2002-11-15 | Telecommunication Advancement Organization Of Japan | 縦型短チャネル絶縁ゲート静電誘導トランジスタ及びその製造方法 |
| JP5134798B2 (ja) * | 2006-09-15 | 2013-01-30 | ローム株式会社 | ＧａＮ系半導体素子 |
-
2009
- 2009-07-31 JP JP2010523739A patent/JP5510324B2/ja not_active Expired - Fee Related
- 2009-07-31 WO PCT/JP2009/003650 patent/WO2010016212A1/ja active Application Filing
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111910A (ja) * | 2002-07-25 | 2004-04-08 | Matsushita Electric Ind Co Ltd | コンタクト形成方法および半導体装置 |
| US20050258450A1 (en) * | 2004-05-20 | 2005-11-24 | Saxler Adam W | Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same |
| JP2006140368A (ja) * | 2004-11-15 | 2006-06-01 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
| JP2006222191A (ja) * | 2005-02-09 | 2006-08-24 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JP2007173742A (ja) * | 2005-12-26 | 2007-07-05 | Toyota Central Res & Dev Lab Inc | 窒化物半導体装置の製造方法 |
| WO2007122800A1 (ja) * | 2006-03-29 | 2007-11-01 | Nec Corporation | 電界効果トランジスタ |
| WO2008057392A2 (en) * | 2006-11-06 | 2008-05-15 | Cree, Inc. | Methods of fabricating semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5510324B2 (ja) | 2014-06-04 |
| WO2010016212A1 (ja) | 2010-02-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220310797A1 (en) | Nitride-based semiconductor device and method of manufacturing the same | |
| JP5809802B2 (ja) | 半導体装置 | |
| JP4940557B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP5334149B2 (ja) | 窒化物半導体電界効果トランジスタ | |
| JP5217157B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP5190923B2 (ja) | ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法 | |
| WO2009110254A1 (ja) | 電界効果トランジスタ及びその製造方法 | |
| WO2009081584A1 (ja) | 半導体装置 | |
| JP4728582B2 (ja) | 高電子移動度トランジスタ | |
| JP5510324B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP5510325B2 (ja) | 電界効果トランジスタ | |
| JP5582378B2 (ja) | 電界効果半導体装置及びその製造方法 | |
| US20120228674A1 (en) | Semiconductor device, field-effect transistor, and electronic device | |
| JP5991000B2 (ja) | 半導体装置およびその製造方法 | |
| JP2013149732A (ja) | へテロ接合電界効果型トランジスタおよびその製造方法 | |
| JP5100002B2 (ja) | 窒化物半導体装置 | |
| KR101172857B1 (ko) | 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법 | |
| JP2008159842A (ja) | 半導体装置及びその製造方法 | |
| JP4748501B2 (ja) | 高電子移動度トランジスタ | |
| JP2010153748A (ja) | 電界効果半導体装置の製造方法 | |
| JP6771669B2 (ja) | 半導体装置の製造方法 | |
| CN113972263B (zh) | 一种增强型AlGaN/GaN HEMT器件及其制备方法 | |
| JP5208439B2 (ja) | 窒化物半導体装置 | |
| JP6433390B2 (ja) | 半導体装置 | |
| JP5285252B2 (ja) | 窒化物半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120604 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140131 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140225 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140310 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5510324 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |