JP2006140368A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】 結晶欠陥が存在する半導体層を備える半導体装置において、低耐圧化の抑制あるいはリーク電流の発生の抑制を実現する。
【解決手段】 電源の一方の極性に接続するドレイン電極２２及び半導体基板３２と、非被覆領域５５を残して半導体基板３２の表面を被覆している電流規制層４２と、その電流規制層４２の表面を被覆している半導体層（ドリフト層５６、チャネル層５４、ソース層５２）と、ソース層５２の表面に形成されており、電源の他方の極性に接続するソース電極６２を備えている。
【選択図】 図１

Description

本発明は、一対の主電極（ドレイン電極とソース電極、コレクタ電極とエミッタ電極、あるいはアノード電極とカソード電極等）が半導体装置の表面側と裏面側に分かれて形成されている半導体装置（本明細書ではこの態様を縦型電極構造という）に関する。
半導体層には結晶欠陥が存在することが避けられない。例えば、既存の製造技術で作製できるIII−V族化合物の半導体層には多くの結晶欠陥が存在し、結晶欠陥の多くは層厚方向に伸びている。
ＧａＮ（窒化ガリウム）等のIII−V族化合物は、シリコンに比して絶縁破壊電界および飽和電子移動度等が大きいことから、III−V族化合物の半導体層を利用して半導体装置を製造すると、高耐圧で大電流を制御できる半導体装置を実現できるものと期待されている。なかでも、一対の主電極間の絶縁が確保しやすく、一対の主電極に接続する配線レイアウトを単純化して短距離化しやすい（低抵抗化に寄与することができる）縦型電極構造の半導体装置の研究開発が進められている。
前記したように、現状のIII−V族化合物の半導体層には相当数の結晶欠陥が存在していることから、その結晶欠陥が半導体装置の高耐圧化を損ねたり、またリーク電流を発生させたりする問題が生じている。
半導体装置の技術分野では、結晶欠陥が存在するという条件下で、いかにして特性に優れた半導体装置を安定して製造するかが重要な課題となっている。結晶欠陥の影響を低減する必要は、III−V族化合物の半導体層を利用する場合に特に重要となるが、III−V族化合物の半導体層を利用する場合に限られたものでない。
特許文献１の技術では、選択横方向成長（Epitaxial Lateral Overgrowth）法を利用し、結晶欠陥が高密度に存在する領域と低密度に存在する領域が層内で分布する半導体層を作製する。結晶欠陥の低密度領域にソース・チャネル・ドリフトの積層構造を形成し、結晶欠陥の高密度領域にトレンチを形成してゲート電極を埋め込む。半導体装置の表面側にソース電極を形成し、裏面側にドレイン電極を形成する。ドレイン電極とソース電極が半導体装置の表面側と裏面側に分かれて形成されている縦型電極構造の半導体装置が得られる。
特許文献１の技術によると、選択横方向成長によって作製された結晶欠陥の低密度領域に、ソース・チャネル・ドリフトが積層された縦型機能性半導体構造が作製される。結晶欠陥の低密度領域に機能性半導体構造が作製されることから、半導体装置の耐圧特性が向上する。
しかしながら、選択横方向成長によって作製された結晶欠陥の低密度領域といえども、結晶欠陥は存在している。その結晶欠陥の多くは層厚方向に伸びている。即ち、ソース・チャネル・ドリフトの積層方向と、多くの結晶欠陥が伸びる方向が平行となっている。縦型機能性半導体構造にかかる電界の方向と、結晶欠陥の伸びる方向が平行となっており、結晶欠陥が縦型機能性半導体構造の特性に影響しやすい構造となっている。
結晶成長した半導体層の面内に、例えばソース・チャネル・ドリフトが分布している機能性半導体構造を製造すると（以下では横型機能性半導体構造という）、横型機能性半導体構造にかかる電界方向と、結晶欠陥が伸びる方向が直交する関係となり、結晶欠陥が横型機能性半導体構造の特性に影響しづらい構造が得られる。しかしながら、横型機能性半導体構造によると、一対の主電極の双方が半導体装置の片面に存在する半導体装置（本明細書ではこの態様を横型電極構造という）となってしまい、縦型電極構造とすることができない。
特開２００１−２３０４１０号公報（その公報の図１参照）
特許文献１の半導体装置は、縦型電極構造を実現することができるものの、縦型機能性半導体構造にかかる電界の方向と結晶欠陥の伸びる方向が平行となってしまい、結晶欠陥が縦型機能性半導体構造の特性に影響を及ぼしやすい。例えば、耐圧を確保するドリフト領域に、半導体装置がオフしたときに形成される電界方向と平行に伸びる結晶欠陥が存在しているために、結晶欠陥の存在によって耐圧特性が低下しやすい。あるいは、チャネル領域にもソースからドリフトに向かって伸びる結晶欠陥が存在する。この結晶欠陥によってリーク電流が発生し易い。
横型機能性半導体構造を採用すれば、横型機能性半導体構造にかかる電界の方向と結晶欠陥が伸びる方向が直交する関係にすることができる。このために、結晶欠陥の存在が横型機能性半導体構造の特性、例えば、耐圧特性やリーク電流特性に影響しづらい構造が得られる。しかしながら、横型機能性半導体構造を実現すると、横型電極構造の半導体装置となり、縦型電極構造を実現することができない。
本発明は、結晶欠陥の存在が機能性半導体構造の特性に影響しづらい横型機能性半導体構造を採用しながら、主電極間の絶縁が確保しやすくて主電極に接続する配線レイアウトを単純化しやすい縦型電極構造の半導体装置を実現することを目的とする。
本発明の半導体装置は、電源の一方の極性に接続する第１導電層と、非被覆領域を残して第１導電層の表面を被覆している電流規制層と、その電流規制層の表面を被覆している半導体層と、前記した非被覆領域を利用して第１導電層と半導体層を導通させる導電性領域と、半導体層の非被覆領域から遠い側の表面に形成されており、電源の他方の極性に接続する第２導電層を備えている。半導体層には、非被覆領域に近い側を電源の一方の極性に接続し、非被覆領域から遠い側を電源の他方の極性に接続することによって作動する機能性半導体構造が形成されている。
第１導電層と第２導電層のそれぞれは、複数の層から構成されていてもよく、全体として電極として作動するものであればよい。導電性領域は、高不純物濃度で低抵抗な半導体領域であってもよく、あるいは半導体層とは異なる金属等の伝導部材であってもよい。半導体層は、単層に限られず、複数層が積層されたものであってもよい。
この半導体装置は、電極として作動する第１導電層と第２導電層が半導体装置の表面側と裏面側に分かれて形成されており、縦型電極構造を実現する。
電流規制層の表面を被覆している半導体層には、結晶欠陥が存在することが避けられない。その結晶欠陥の多くは層厚方向に伸びている。半導体層の片面には、電流規制層が面しており、半導体層の層厚方向には電流が流れない。基本的には半導体層に沿って電流が流れる。層に沿って電流が流れる半導体層に機能性半導体構造が形成されている。機能性半導体構造にかかる電界方向と結晶欠陥の多くが伸びている方向が直交する関係が得られる。横型の機能性半導体構造が形成されている。
本発明の半導体装置では、半導体層の非被覆領域に近い側が、導電性領域と非被覆領域と第１導電層を介して電源の一方の極性に接続される。半導体層の非被覆領域から遠い側は、第２導電層を介して電源の他方の極性に接続される。半導体層には、非被覆領域に近い側を電源の一方の極性に接続し、非被覆領域から遠い側を電源の他方の極性に接続することによって作動する機能性半導体構造が形成されており、機能性半導体構造が意図した作動をすることができる。半導体層に形成されている機能性半導体構造がオフすると、電流規制層の表面に平行な方向に沿って電位差が形成される。即ち、半導体層内には、電流規制層の表面に平行な方向に電界が作用する。多くの結晶欠陥は電流規制層の表面に対して略垂直方向に伸びていることから、半導体層内の電界方向と、半導体層内を結晶欠陥の多くが伸びている方向とがほぼ直交する関係になる。
本発明の半導体装置は、電流規制層とその表面を被覆している半導体層を利用することによって横型の機能性半導体構造を実現することに成功し、電流規制層に形成されている非被覆領域を利用して第１導電層と半導体層を導通させる導電性領域を利用することによって縦型の電極構造を実現することに成功している。結晶欠陥の存在が機能性半導体構造の特性に影響しづらい横型機能性半導体構造を採用しながら、主電極間の絶縁が確保しやすくて主電極に接続する配線レイアウトを単純化しやすい縦型電極構造の半導体装置を実現することに成功している。
本発明の第１の態様に係わる機能性半導体構造では、半導体層の非被覆領域に近い側と遠い側の中間に、非被覆領域に近い側と遠い側の半導体領域と同一導電型で不純物濃度が低い中間領域が形成されている。その中間領域に隣接して制御電極が形成されている。
上記の機能性半導体構造は、いわゆる蓄積型MOSFET（ACCUFET：Accumulation FETと言われることもある）と言われるタイプに近い動作を実現することができる。即ち、中間領域の不純物濃度が低濃度に形成されているので、ここを移動するキャリアの移動度が早くなる。高速動作が可能な半導体装置を得ることができる。
上記の半導体装置では、半導体装置がオフしたときの電界方向と、結晶欠陥の多くが伸びる方向がほぼ垂直な関係となるドリフト層を得ることができ、結晶欠陥によって影響されないで高い耐圧特性を実現するドリフト層を得ることができる。
上記の中間領域は、キャリアの移動を制御して半導体装置のオン／オフを切換えるチャネル領域として機能する。このチャネル領域でも、電流が流れる方向と結晶欠陥が伸びる方向がほぼ直交な関係になっているので、結晶欠陥によってリーク電流が流れることが抑制される。
本発明の第２の態様に係わる機能性半導体構造では、半導体層の非被覆領域に近い側と遠い側の中間に、非被覆領域に近い側と遠い側の半導体領域と反対導電型の中間領域が形成されている。その中間領域に隣接して制御電極が形成されている。
上記の機能性半導体構造は、いわゆるＭＯＳ（Metal Oxide Semiconductor）構造や、ＪＦＥＴ（Junction Field Effect Transistor）構造や、ショットキーゲート（Schottky−gate）構造等の機能性半導体構造を提供する。
上記の半導体装置では、機能性半導体構造のオフ時には、中間領域と非被覆領域に近い側の半導体領域との間のｐｎ接合界面から空乏層を形成する。空乏層は非被覆領域に近い側の半導体領域の広い範囲に亘って形成される。結晶欠陥の多くが伸びる方向と、空乏層にかかる電界方向ほぼ直交する空乏層を得ることができ、結晶欠陥によって影響されないで高い耐圧特性を実現する空乏層を得ることができる。
上記の中間領域は、キャリアの移動を制御して半導体装置のオン／オフを切換えるチャネル領域として機能する。このチャネル領域でも、電流が流れる方向と結晶欠陥が伸びる方向がほぼ直交な関係になっているので、結晶欠陥によってリーク電流が流れることが抑制される。
本発明の第３の態様に係わる機能性半導体構造では、電流規制層の表面を被覆する下部半導体層と、その下部半導体層のバンドギャップより大きなバンドギャップを有するとともに下部半導体層の表面を被覆している上部半導体層の積層構造からなる半導体層が利用される。半導体層の非被覆領域に近い側と遠い側の中間領域に隣接して制御電極が形成されている。
この機能性半導体構造がオンすると、下部半導体層と上部半導体層のバンドギャップ差に起因して形成されているポテンシャル井戸内にキャリアが発生する。第２導電層側のポテンシャル井戸内に発生したキャリアは、非被覆領域側へ向けてポテンシャル井戸内を移動する。非被覆領域の上方に達したキャリアは、導電性領域と非被覆領域を介して第１導電層側へ流れることができる。
一方、制御電極にオフ電圧を印加すると、制御電極の下方に位置するポテンシャル井戸内にキャリアが存在できない状態となり、キャリアの移動が停止する。
上記の半導体装置では、機能性半導体構造がオフしたときに機能性半導体構造に作用する電界方向と、結晶欠陥の多くが伸びる方向がほぼ直交な関係になっている。従って、結晶欠陥の影響を受けににくくなっており、半導体層にリーク電流等が流れることが抑制されている。半導体装置のオン／オフ制御あるいは電流量の制御を正確に行うことが可能となっている。
制御電極が、絶縁膜を介して中間領域に対向していてもよい。この場合、中間領域は、非被覆領域に近い側と遠い側の半導体領域を完全に隔てていることが好ましい。
第１態様と第２態様の機能性半導体構造の場合、制御電極にオン電圧を印加すると、制御電極に対向する中間領域にキャリアが豊富に存在する層（反転層あるいは蓄積層等といわれる）が形成され、この層を経由してキャリアを移動させることができる。半導体装置のオン／オフ制御あるいは電流量の制御を正確に行うことが可能となる。
第３態様の機能性半導体構造の場合、制御電極に電圧を印加すると、制御電極の下方に位置する上部半導体層と下部半導体層の界面に形成されるポテンシャル井戸の準位を変動させることができる。半導体装置のオン／オフ制御あるいは電流量の制御を正確に行うことが可能となる。
制御電極が、中間領域に物理的に接触していてもよい。
第１態様と第２態様の機能性半導体構造の場合、制御電極に印加する電圧によって、中間領域と制御電極の物理的な接触に起因して中間領域内に広がっている空乏層の幅を調整することができる。空乏層の幅を調整することによって、中間領域を通過して移動するキャリアを制御できる。半導体装置のオン／オフ制御あるいは電流量の制御を正確に行うことが可能となる。
第３態様の機能性半導体構造の場合、制御電極に電圧を印加すると、制御電極の下方に位置する上部半導体層と下部半導体層の界面に形成されるポテンシャル井戸の準位を変動させることができる。半導体装置のオン／オフ制御あるいは電流量の制御を正確に行うことが可能となる。
本発明の第４の態様の機能性半導体構造では、半導体層の非被覆領域に近い側と遠い側の中間に、非被覆領域に近い側と遠い側の半導体領域と反対導電型の領域が分散して形成されており、その反対導電型の領域に導通する制御電極が形成されている。
制御電極に印加する電圧によって、分散して形成されている反対導電型領域に挟まれた間隔に形成される空乏層の幅を調整することができる。これにより、その間隔を通過して移動するキャリアを制御できる。半導体装置のオン／オフ制御あるいは電流量の制御を正確に行うことが可能となる。
本発明の第５の態様の機能性半導体構造では、半導体層の非被覆領域に近い側に第１導電型半導体領域が形成され、非被覆領域から遠い側に第２導電型半導体領域が形成されていることが好ましい。
この第５の機能性半導体構造は、いわゆるダイオード動作をする。第１導電型半導体領域と第２導電型半導体領域が順方向となるように電源の一方の極性と他方の極性に電圧を印加すると、半導体装置はオンとなる。また、第１導電型半導体領域と第２導電型半導体領域が逆方向となるように電源の一方の極性と他方の極性に電圧を印加すると、半導体装置はオフとなる。このオフのとき、第２導電型半導体領域は、第１導電型半導体領域との間のｐｎ接合界面から空乏層を形成する。空乏層は第１導電型半導体領域の広い範囲に亘って形成され、この空乏層によって電源の一方の極性と他方の極性間の電位差に基づく電界の多くを保持することができる。この半導体装置の第１導電型半導体領域は、面的に広がっている電流規制層の表面に形成されているので、第２導電型半導体領域との境界から非被覆領域に臨む方向に沿って電位差が形成される。第１導電型半導体領域に形成される電界方向は、電流規制層の表面に対してほぼ平行となり、第１導電型半導体領域内を結晶欠陥が伸びている方向とほぼ直交する。電界方向と結晶欠陥方向がほぼ垂直な関係になっているので、結晶欠陥の影響を受けにくく、第１導電型半導体領域において高い電界を保持することができる。結晶欠陥に基づく半導体装置の低耐圧化を抑制することができる。
第１から第５の態様の各半導体装置では、電流規制層が絶縁体であることが好ましい。
電源の一方の極性と他方の極性間の電位差に基づいて形成される電界方向が、電流規制層の表面に対して平行な関係を得ることができる。
電流規制層の主成分は、酸化シリコンであることが好ましい。
酸化シリコンは絶縁破壊電界が大きく、高耐圧は半導体装置を得ることができる。
必要に応じて、第１から第５の態様の各半導体装置では、電流規制層が不純物を含有していない半導体であってもよい。あるいは、第１と第３の態様の半導体装置では、電流規制層が下部半導体層と反対導電型の半導体であってもよい。いずれの場合も、電流規制層は絶縁性の性質を得ることができる。
半導体層が、III-Ｖ族化合物であることが好ましい。
本発明の半導体装置は、既存の製造技術では結晶欠陥の存在を避けることができないIII−V族化合物の半導体層に対して特に有効である。
第１導電層には、非被覆領域に臨むIII-Ｖ族化合物の半導体領域が形成されていることが好ましい。
この場合、第１導電層を結晶成長用の基板として利用することができ、電流規制層の非被覆領域において露出する半導体領域から、選択横方向成長法を利用することによって電流規制層の表面に半導体層を被覆することができる。選択横方向成長法を用いることによって、結晶欠陥の密度が小さい半導体層を得ることができる。したがって、半導体層においてさらに高い電界を保持することができ、半導体装置の高耐圧化を実現できるようになる。あるいは、半導体層においてリーク電流の発生をさらに抑制することができるようになる。
導電性領域が主として低抵抗伝導材料で形成されていることが好ましい。低抵抗伝導材料としては、アルミニウム等の金属や、高濃度不純物を含有するポリシリコン等を好適に利用することができる。
低抵抗伝導材料で形成されている領域は、半導体装置がオフしたときに、空乏層がほとんど形成されない領域である。この領域は電界を保持する機能はほとんど有していない。したがって、この領域を低抵抗伝導材料で形成したとしても、耐圧をほとんど低下させることはない。その一方で、低抵抗伝導材料で形成することによって、半導体装置がオンしたときにはキャリアの移動を容易にする。オン抵抗が低減された半導体装置を得ることができる。
本発明者らは、本発明の半導体装置を簡単に製造する方法をも創作した。
本発明の半導体装置の製造方法は、基板の表面に非被覆領域を残して電流規制層を形成する工程と、その非被覆領域において露出する基板の表面からIII-V族化合物の半導体層を結晶成長させて電流規制層の表面を覆う半導体層を形成する工程と、その半導体層の電流規制層の表面を覆う領域内に機能性半導体構造を形成する工程を備えている。
これに加えて、半導体層の表面から非被覆領域に向けてトレンチを形成する工程と、そのトレンチ内に低抵抗伝導材料を埋め込む工程をさらに実施してもよい。
上記の各工程を経て、結晶欠陥に起因する低耐圧化を抑制することができる半導体装置、あるいは結晶欠陥に起因するリーク電流の発生を抑制することができる半導体装置、あるいはその両者の特性を具備する半導体装置を得ることができる。
半導体層の電流規制層の表面を覆う領域内であって、非被覆領域に近い側と遠い側の中間領域に、導電型が反転しない量の反対導電型不純物をイオン注入する工程を備えていているのが好ましい。
これにより、第１態様の機能性半導体構造を得ることができる。
半導体層の電流規制層の表面を覆う領域内であって、非被覆領域に近い側と遠い側の中間領域に、導電型が反転する量の反対導電型不純物をイオン注入する工程を備えていることが好ましい。
これにより、第２態様または第４態様の機能性半導体構造を得ることができる。
電流規制層の表面を覆うIII-V族化合物半導体層の表面に、その半導体層のバンドギャップより大きなバンドギャップを有するIII-V族化合物半導体を結晶成長する工程を備えていることが好ましい。
これにより、第３態様の機能性半導体構造を得ることができる。
半導体層の電流規制層の表面を覆う領域内であって、非被覆領域から遠い側の領域に、反対導電型不純物をイオン注入する工程を備えていることが好ましい。
これにより、第５態様の機能性半導体構造を得ることができる。
本発明の半導体装置によると、結晶欠陥の多くが伸びる方向と機能性半導体構造に作用する電界方向がほぼ直交するために、結晶欠陥に起因して半導体装置の耐圧が低下することを抑制することができる。あるいは主電極間に流れるキャリアの流動方向と結晶欠陥の多くが伸びる方向ほぼ直交するために、結晶欠陥に起因してリーク電流が流れることを抑制することができる。
実施例の主要な特徴を列記する。
（第１形態） 一対の主電極間を移動するキャリアは、ドリフト層内の結晶欠陥の伸びる方向にほぼ垂直方向に移動する。
（第２形態） 半導体装置がオフのときに形成される等電位線は、ドリフト層内の結晶欠陥の伸びる方向にほぼ平行である。
（第３形態） ドリフト層は、絶縁層の非被覆領域を含んで絶縁層の表面を周辺に向けて伸びている。
（第４形態） ドリフト層は面的に広がった扁平状である。
（第５形態） ドリフト層の周囲をチャネル層が一巡している。
（第６形態） チャネル層の周囲をソース層が一巡している。
（第７形態） ソース電極は、絶縁層の表面に形成されている半導体層の表面であって、非被覆領域から離れた位置に形成されている。
図面を参照して以下に各実施例を詳細に説明する。
（第１実施例）
図１（ａ）に、半導体装置１０の要部断面図を示し、図１（ｂ）にその要部平面図を示す。なお、図１（ｂ）の要部平面図は、半導体装置１０の表面に形成されているソース電極６２やゲート電極６４を除いた状態で図示している。
この半導体装置１０は、ｎ−ＧａＮからなる半導体基板３２を備えている。半導体基板３２の裏面には、例えばアルミニウムからなるドレイン電極２２が蒸着法によって形成されている。半導体基板３２の不純物濃度は高く、抵抗は低い。ドレイン電極２２と半導体基板３２は、直流電源の正側電圧に接続する正側導電層ということができる。
半導体基板３２の表面は、非被覆領域５５を残して、面的に広がる酸化シリコン（ＳｉＯｘ）からなる絶縁層４２（電流規制層の一例）で被覆されている。絶縁層４２の表面は、半導体層５０で被覆されている。半導体層５０は、ドリフト領域５６とチャネル領域５４（中間領域の一例）とソース領域５２に区分されている。より詳細には、絶縁層４２の非被覆領域５５に近い側の表面は、ｎ−ＧａＮ（窒化ガリウム）からなるドリフト領域５６で被覆されている。このドリフト領域５６は、非被覆領域５５を含む領域にも形成されており、非被覆領域５５を充填して半導体基板３２に接するとともに、絶縁層４２の表面を外側に向けて面的に広がっている。その平面形状は矩形である。絶縁層４２の非被覆領域５５から遠い側の表面は、ｎ−ＧａＮからなるソース領域５２で被覆されている。ドリフト領域５６とソース領域５２の中間領域、即ち、ドリフト領域５６の外側でソース領域５２の内側の中間領域には、チャネル領域５４が形成されている。チャネル領域５４は、ｎ−ＧａＮからなるドリフト領域５６やｎ−ＧａＮからなるソース領域５２より不純物濃度が薄いｎ−−ＧａＮで形成されている。チャネル領域５４はドリフト領域５６を一巡しており、ドリフト領域５６とソース領域５２に接している。ソース領域５２はチャネル領域５４を一巡している。チャネル領域５４は、ドリフト領域５６とソース領域５２を完全に分離している。チャネル領域５４の表面に、ポリシリコンからなるゲート電極６４がショットキー接合している。ゲート電極６４はチャネル領域５４に沿って一巡して形成されている。ソース領域５２の表面にアルミニウムからなるソース電極６２（第２導電層の一例）がオーミック接触して形成されている。ソース電極５２はソース領域５２に沿って一巡して形成されている。
ドリフト領域５６とチャネル領域５４とソース領域５２は、選択横成長法で形成されており、結晶欠陥は少ない。ただし、結晶欠陥はゼロではない。存在する結晶欠陥の大部分は、絶縁層４２の表面に対して垂直方向に伸びている。即ちＸ方向に伸びている。
半導体基板３２は非被覆領域５５に臨んでいることから、ドレイン電極２２は非被覆領域５５を介してドリフト領域５６に電気的に接触している。
半導体装置１０は、ソース電極６２とドレイン電極２２が半導体装置１０の表面側と裏面側に分かれて形成されている。したがって、ソース電極６２とドレイン電極２２間の絶縁性の確保が容易である。さらに図示しない配線が、ソース電極６２とドレイン電極２２のそれぞれから伸びているが、ソース電極６２とドレイン電極２２が表裏に分かれて形成されていると、配線間の絶縁性の確保も容易なことから、電極配線の配線レイアウトを単純化しやすく、ひいては電極配線を短い距離で形成することができる。これにより、配線に起因する抵抗が低減化される。
図２に示すように、半導体装置１０は上記で説明した構成要素を単位構造として、それらが繰返し並べられて一つの装置を構成している。図２では、単位構造が４つの場合を例示しているが、より多くの単位構造が紙面上下左右に繰返し並べられていてもよい。
次に、図１を用いて半導体装置１０のオン時の動作を説明する。
この半導体装置１０は、ソース領域５２とチャネル領域５４とドリフト領域５６が同一導電型で構成されているので、ノーマリオン型として動作する。ゲート電極６４に電圧を印加しなくても電流は流れるが、よりオン抵抗を下げるために、ゲート電極６４に電圧を印加するのが好ましい。例えば、ドレイン電極２２に例えば１Ｖのドレイン電圧を印加し、ソース電極６２を接地し、ゲート電極６４に１Ｖのゲート電圧を印加すると、ゲート電極６４に対向するチャネル領域５４の表面近傍に電子の蓄積層が形成され、この半導体装置１０は十分なオン状態となる。電子は、ソース領域５２からチャネル領域５４の蓄積層を経由してドリフト領域５６に移動する。面的に広がっているドリフト領域５６内を横方向に移動した電子は、絶縁層４２の非被覆領域５５を経由して裏面側の半導体基板３２を亘り、ドレイン電極２２へと移動する。
この半導体装置１０は、半導体基板３２の裏面の全面にドレイン電極２２が形成されていることから、半導体基板３２の裏面の面積に対して、比較的大きな電流を扱うことができる（面積効率に優れているといえる）。
次に、半導体装置１０のオフ時の動作を説明する。
半導体装置１０のオン状態において、ゲート電極６４に印加しているゲート電圧を−１０Ｖに変更すると、ショットキー接合に起因する空乏層がチャネル領域５４内に形成され、この半導体装置１０はオフ状態へと移行する。さらに、この半導体装置１０では、ショットキー接合に起因する空乏層が非被覆領域５５に臨む方向に沿ってドリフト領域５６内を横方向に伸びて形成される。ドリフト領域５６の不純物濃度等を調整しておくと、ドリフト領域５６内の広い範囲に亘って空乏層を形成することができる。本実施例の場合、形成される空乏層は、ゲート電極６４に接合する領域から絶縁層４２の非被覆領域５５の縁まで伸びている（図示５６ａで示される範囲）。
この半導体装置１０では、チャネル領域５４とドリフト領域５６の界面から非被覆領域５５の縁までのドリフト領域５６の距離（５６Ｌ）が、ドリフト領域５６の厚み（５６Ｈ）の少なくとも３倍以上で形成されている。即ち、ドリフト領域５６が面的に広がっている扁平状に形成されている。このため、図示５６ａの範囲のドリフト領域５６に作用する電位差による電界方向は、絶縁層４２の表面に対してほぼ平行方向となる。つまり、ドリフト領域５６内の結晶欠陥の伸びている方向と電界方向がほぼ直交な関係となる。換言すると、等電位線が、ドリフト領域５６内の結晶欠陥の伸びている方向とほぼ平行であるということもできる。ドリフト領域５６内の結晶欠陥の伸びている方向と電界方向がほぼ垂直な関係であると、結晶欠陥の影響を受け難くなり、このドリフト領域５６において高い電界を保持することができる。結晶欠陥が存在しているにも関わらず、その結晶欠陥に基づく耐圧の低下が抑制されるのである。
さらに、この半導体装置１０はチャネル領域５４においてリーク電流が低減されるという特徴を備えている。これは、チャネル領域５４においても、結晶欠陥の伸びている方向（Ｘ方向）と電界方向（Ｙ方向）が垂直な関係となっているので、リーク電流が流れることが抑制されるのである。半導体装置１０のオン／オフ制御あるいは電流量の制御を正確に行うことが可能となっている。
また、本実施例の構造は絶縁層４２に対して高い電圧が加わりやすい。したがって、絶縁層４２に絶縁破壊電界の大きい酸化シリコンを用いるのが好適である。
上記の第１実施例は次の変形例であってもよい。
（１）ドリフト領域５６のうち、空乏層が形成される領域５６ａの範囲外の領域（この例では非被覆領域５５の縁より内側の領域である）に、ｐ型の半導体領域を形成すると、この半導体装置をバイポーラ動作させることも可能である。正孔がｐ型の半導体領域からドリフト領域５６に供給されて伝導度変調を起こし、よりオン抵抗が低減された半導体装置を得ることができ得る。
（２）絶縁層４２の材料に窒化アルミニウムを利用してもよい。窒化アルミニウムは熱伝導がよく、電流規制層の表面側で発生した熱を裏面側に効率よく放熱することができる。動作を安定して続ける半導体装置を得ることができる。
（３）チャネル領域５４やドリフト領域５６において、電流規制層４２側にｐ型の半導体領域を形成すると、このｐ型半導体領域とのｐｎ接合によってチャネル領域５４やドリフト領域５６内に空乏層が形成され、半導体装置の耐圧を向上し得る。
（４）チャネル領域５４やソース領域５２等が四角形状に一巡する例に代えて、他の多角形状、同心円状、あるいはストライプ状に形成してもよい。ストライプ状に形成した一変形例の要部平面図を図３に示す。なお、この変形例の縦断面は、図１（ａ）と一致する。ストライプ状に形成することによって、半導体層５０の表面に形成される各電極等の位置合わせが簡単化され得る。
（５）図４に示す半導体装置１１０は、ゲート構造がＭＯＳ型となっている変形例である。図４に示すように、ゲート電極１６４がゲート絶縁膜１６６を介して、チャネル領域１５４に対向するように構成してもよい。また、図４の一変形例に示すように、必要に応じて、チャネル領域１５４の導電型をｐ型に変更してもよい。この場合、ノーマリオフ動作を実現することができ得る。
（６）チャネル領域１５４の導電型をｐ型に変更した場合、図５に示すように、微小な間隔１５９を置いて向かい合っている複数のチャネル領域１５４を分散して形成することで、ＪＦＥＴ構造を形成することもできる。この例では、ゲート電極がチャネル領域１５４と電気的に接触して形成されている。ゲート電極に印加するゲート電圧によって、間隔１５９の両側のｐｎ接合界面から伸びる空乏層の幅を調整して、ソース電極とドレイン電極の間を流れる電流のオン／オフ制御あるいは電流量を制御することができる。
（７）図６に示すように、非被覆領域２５５を含む領域であり、且つドリフト領域２５６の表面から半導体基板２３２に接するまでの領域に、アルミニウムからなる金属層２７２（低抵抗伝導材料の一例）が形成されていてもよい。金属層２７２は微小な領域に形成されているので、ドリフト領域２５６が面的に広がる部分を邪魔していない。半導体装置がオフしたときに形成される空乏層は、図示２５６ａに示すドリフト領域２５６の範囲内を伸びており、金属層２７２が形成されている領域まで到達しない。あるいは、空乏層が到達しないように、チャネル領域２５４とドリフト領域２５６の不純物濃度等を適宜調整すればよい。したがって、金属層２７２を形成したとしても、半導体装置の耐圧は低下することがない。その一方で、半導体装置がオンしたときには、金属層２７２を介して電子の移動を容易にすることができる。この変形例の半導体装置は、オン抵抗が低減されるのである。
なお、上記の各変形例の技術思想は単独あるいは適宜組み合わせて具現化することが可能である。
次に、図６に示す金属領域２７２を備えた変形例の製造方法を図７〜図１１を参照して説明する。なお、本変形例の製造方法の技術及び手順の大部分は、第１実施例の半導体装置１０あるいは他の変形例に対しても利用することができる。
まず、図７に示すように、ｎ−ＧａＮ（窒化ガリウム）からなる半導体基板２３２を用意する。この半導体基板２３２の全領域には、その厚み方向（紙面上下方向）に結晶欠陥が貫通転移している。なお、窒化ガリウムに代えて、例えば、シリコン（Ｓｉ）、シリコンカーバイト（ＳｉＣ）等の材料からなる基板を利用することもできる。
次に、図８に示すように、この半導体基板２３２上に、スパッタ法あるいはＣＶＤ法を用いて、非被覆領域２５５を残して窒化アルミニウムからなる絶縁層２４２をパターニングする。
次に、図９に示すように、絶縁層２４２の非被覆領域２５５において露出する半導体基板２３２の表面から有機金属気相エピタキシャル法を用いて、ｎ−ＧａＮからなる半導体層２５６を形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)、ドーパント材料としてモノシラン(ＳｉＨ４)を好適に利用することができる。
この半導体層２５６を形成する段階は、いわゆる選択横成長法の技術を好適に利用することができる。有機金属気相エピタキシャル法を利用する選択横成長法では、水素雰囲気中において、III族の有機金属とV族の水素化物が化学反応して結晶が成長する。選択横成長法により半導体層２５６を成長させると、絶縁層２４２の非被覆領域２５５から厚み方向（紙面上下方向）に結晶成長したＧａＮ結晶は、半導体基板２３２と格子定数等が一致しないので、結晶欠陥が多く、その結晶欠陥が厚み方向に貫通転移した領域を形成する（図示２５６Ａの範囲である）。一方、絶縁層２４２の上方の領域では、絶縁層２４２からＧａＮ結晶は成長することができないので、ＧａＮ結晶が横方向に成長する。なお、成長条件等によっては、絶縁層２４２の表面を横方向に成長した後に、縦方向に成長させることもできる。この絶縁層２４２の上方の領域は、厚み方向に貫通する結晶欠陥が比較的少ない領域となる（図示２５６Ｂの範囲である）。
次に、図１０に示すように、非被覆領域２５５を含まない半導体層２５６に、導電型が反転するまでｐ型の不純物を注入してチャネル領域２５４を形成する。チャネル領域２５４は、非被覆領域２５５の縁から所定距離を離れた位置に形成される。これにより、このチャネル領域２５４より内側の領域がドリフト領域２５６となり、外側の領域がソース領域２５２と区別される。なお、図１に示す第１実施例の半導体装置１０の場合、このｐ型の不純物を注入するときに、反転しない程度にすることによって、ｎ型の不純物濃度が低濃度なチャネル領域を得ることができる。あるいは、ドリフト領域とソース領域にｎ型の不純物を注入することによって、チャネル領域のｎ型の不純物濃度を他の半導体層より薄い状態とすることもできる。
次に、フォト技術とエッチング技術を利用して、ソース領域２５２の表面にソース電極２６２を形成する。ソース領域２５２とソース電極２６２の間の電気的な接触性を良くするために、ソース領域２５２内にｎ型の不純物が高濃度なコンタクト領域を形成してもよい。
次に、フォト技術とエッチング技術を利用して、チャネル領域２５４の表面に酸化シリコンからなるゲート絶縁膜２６６とポリシリコンからなるゲート電極２６４を形成する。
次に、図１１に示すように、フォト技術とエッチング技術を利用して、ドリフト領域２５６の表面から絶縁層２４２の非被覆領域２５５に向けてトレンチ２７４を形成する。次にそのトレンチ２７４内に、例えばＣＶＤ法を用いてアルミニウムを埋め込み成長させる。次いで半導体基板２３２の裏面にアルミニウムを蒸着させると、図６に示される金属層２７２を備えた半導体装置を得ることができる。
上記で説明した製造方法に代えて、金属層２７２を形成した後に、チャネル領域２５４のイオン注入や、ソース電極２６２、ゲート電極２６４を形成してもよい。
また、上記の半導体装置の製造方法の金属層２７２を形成する工程に関して、次のような特徴がある。金属層２７２を埋め込むために形成されるトレンチ２７４は、例えばＲＩＥ（Reactive Ion Etching）法のドライエッチングによって作製するのが容易なことから、ＲＩＥ法は選択される手法の一つであろう。しかしながら、一般的に、ＧａＮを成分とする半導体層に対してＲＩＥ法のドライエッチングを実施すると、ＧａＮが強いｎ型に変化することが知られている。このため、一般的な半導体装置では、このｎ型化によって、例えばリーク電流の増大、耐圧の低下、抵抗の増大等の特性が悪化してしまう懸念がある。ところが、上記の半導体装置では、トレンチ２７４が作製される領域が、一対の主電極間の電位を確保する領域とは異なり、また電流の制御する領域とも異なることから、上記の懸念は起こりえない。半導体装置の特性を悪化させることなく、金属層２７２を備えた半導体装置を得ることができる。
（第２実施例）
図１２に、半導体装置３１０の要部断面図を示す。この半導体装置３１０はダイオード動作する。なお、第１実施例の略同一の構造に関しては、その説明を省略する場合がある。
この半導体装置３１０は、ｎ−ＧａＮからなる半導体基板３３２を備えている。半導体基板３３２の裏面には、例えばアルミニウムからなるカソード電極３２２が蒸着法によって形成されている。半導体基板３３２の不純物濃度は高く、抵抗は低い。カソード電極３２２と半導体基板３３２は、オンのときは直流電源の負側電圧に、オフのときは正側電圧に接続する導電層ということができる。
半導体基板３３２の表面は、非被覆領域３５５を残して、面的に広がる窒化アルミニウム（ＡｌＮ）からなる絶縁層３４２（電流規制層の一例）で被覆されている。絶縁層３４２の表面は、半導体層３５０で被覆されている。半導体層３５０は、カソード領域３５６（第１半導体層の一例）とアノード領域３５２（第２半導体層の一例）に区分されている。絶縁層３４２の非被覆領域３５５から近い側の表面は、ｎ−ＧａＮ（窒化ガリウム）からなるカソード領域３５６で被覆されている。このカソード領域３５６は、非被覆領域３５５を含む領域に形成されており、非被覆領域３５５を閉塞するとともに、絶縁層３４２の表面を外側に向けて面的に広がって形成されている。その平面形状は矩形である。絶縁層３４２の非被覆領域３５５から遠い側の表面は、カソード領域３５６に隣接してｐ−ＧａＮからなるアノード領域３５２で被覆されている。アノード領域３５２はカソード領域３５６を一巡して形成されている。なお、カソード領域３５６とアノード領域３５２を平面視したときの形状は、矩形状のカソード領域３５６の周囲を取り囲んでアノード領域３５２が形成されている。アノード領域３５２の表面に、アルミニウムからなるアノード電極３６２がオーミック接触して形成されている。アノード電極３５２はアノード領域３５２に沿って一巡して形成されている。
カソード領域３５６とアノード領域３５２は、選択横成長法で形成されており、結晶欠陥は少ない。ただし、結晶欠陥はゼロではない。存在する結晶欠陥の大部分は、絶縁層３４２の表面に対して垂直方向に伸びている。
カソード電極３２２にアノード電極３６２より正の電圧が印加されると、カソード領域３５６とアノード領域３５２のｐｎ接合が逆バイアスされるので、半導体装置はオフ状態となる。このとき、アノード領域３５２は、カソード領域３５６との間のｐｎ接合界面から空乏層をカソード領域３５６内に形成する。カソード領域３５６の不純物濃度分布、形状等を調整することによって、この空乏層はカソード領域３５６の広い範囲に亘って形成される。この空乏層によって一対の主電極間の電位差に基づく電界の多くを保持する。この半導体装置３１０のカソード領域３５６は、面的に広がっている絶縁層３４２の表面に形成されているので、アノード領域３５２との境界から非被覆領域３５５に臨む方向に沿って、電位差が形成される。したがって、このカソード領域３５６内の電界方向は、結晶欠陥方向と直交な関係となる。これにより、このカソード領域３５６において結晶欠陥の影響が受け難くなるので、カソード領域３５６は高い電界を保持することができる。結晶欠陥に基づく半導体装置３１０の低耐圧化は抑制される。
なお、アノード電極３６２にカソード電極３２２より正の電圧が印加されると、アノード領域３５２とカソード領域３５６のｐｎ接合が順バイアスされるので、半導体装置はオン状態となる。
上記の第２実施例は次の変形例であってもよい。
（１）カソード層３５６が矩形状で、アノード領域３５２が一巡するリングの場合に変えて、他の多角形状、同心円状、あるいはストライプ状に形成してもよい。
（２）カソード領域３５６において、電流規制層３４２側にｐ型の半導体領域を形成すると、このｐ型半導体領域とのｐｎ接合によってカソード領域３５６内に空乏層が形成され、半導体装置の耐圧を向上し得る。
なお、上記の各変形例の技術思想は単独あるいは適宜組み合わせて具現化することが可能である。
（第３実施例）
図１３に、半導体装置４１０の要部断面図を示す。この半導体装置４１０はＨＥＭＴ（High Electron mobility transistor）の一例である。
この半導体装置４１０は、ｎ−ＧａＮからなる半導体基板４３２を備えている。半導体基板４３２の裏面には、例えばアルミニウムからなるドレイン電極４２２が蒸着法によって形成されている。半導体基板４３２の不純物濃度は高く、抵抗は低い。ドレイン電極４２２と半導体基板４３２は、直流電源の正側電圧に接続する正側導電層ということができる。
半導体基板４３２の表面は、非被覆領域４５５を残して、面的に広がる窒化アルミニウム（ＡｌＮ）からなる絶縁層４４２（電流規制層の一例）で被覆されている。絶縁層４４２の表面は、半導体層４５０で被覆されている。半導体層４５０は、下部第１半導体領域４５６と下部第２半導体領域４５４と下部第３半導体領域４５２に区分され、さらにその下部半導体領域４５６、４５４、４５２の表面に上部半導体層４５８を備えている。より詳細には、絶縁層４４２の非被覆領域４５５から近い側の表面は、ｎ−ＧａＮ（窒化ガリウム）からなる下部第１半導体領域４５６で被覆されている。この下部第１半導体領域４５６は、非被覆領域４５５を含む領域に形成されており、非被覆領域４５５を閉塞するとともに、絶縁層４４２の表面を外側に向けて面的に広がって形成されている。その平面形状は矩形である。絶縁層４４２の非被覆領域４５５から遠い側の表面は、ｎ−ＧａＮからなる下部第３半導体領域４５２で形成されている。下部第１半導体領域４５６と下部第３半導体領域４５２の中間領域、即ち、部第１半導体領域４５６の外側で下部第３半導体領域４５２の内側の中間領域には、下部第２半導体領域４５２が形成されている。下部第２半導体領域４５２は下部第１半導体領域４５６を一巡して形成されている。下部第３半導体領域４５２は下部第２半導体領域４５２を一巡して形成されている。下部第２半導体領域４５２は、下部第１半導体領域４５６と下部第３半導体領域４５２を完全に隔てている。なお、この下部第１半導体領域４５６と下部第２半導体領域４５４と下部第３半導体領域４５２は、３つの領域に分割して説明しているが、この例では、材料と不純物濃度が等しい一枚の層として形成されている。この下部半導体領域３５２、３５４、３５６の表面にＡｌＧａＮからなる上部半導体層４５８が形成されている。この上部半導体層４５８はアルミニウムを含有しているので、上部半導体層４５８のバンドギャップは下部半導体領域４５２、４５４、４５６のバンドギャップより大きい。
下部第２半導体領域４５４の上方の上部半導体層４５８の表面に、ゲート絶縁膜４６６を介してポリシリコンからなるゲート電極４６４が形成されている。ゲート電極４６４は下部第２半導体領域４５４に沿って一巡して形成されている。下部第３半導体領域４５２の上方の上部半導体層４５８の表面にアルミニウムからなるソース電極４６２がオーミック接触して形成されている。ソース電極４６２はソース層４５２に沿って一巡して形成されている。
下部半導体領域４５２、４５４、４５６には、層厚方向（紙面上下方向）に貫通転移している結晶欠陥が存在している。結晶欠陥は絶縁層４４２の表面に対して垂直方向に伸びている。下部半導体領域４５２、４５４、４５６は、非被覆領域４５５から選択横成長法の技術を利用して形成されているので、非被覆領域４５５の上方の結晶欠陥密度は多く、他の下部半導体領域４５２、４５４、４５６の結晶欠陥密度は少ない。
この半導体装置４１０は、下部半導体領域４５６、４５４、４５２と上部半導体層４５８のバンドギャップ差に起因して、両者の界面のうち下部半導体領域４５６、４５４、４５２側の界面にポテンシャル井戸が形成されている。このポテンシャル井戸内には２次元電子ガスが発生しており、この２次元電子ガスはポテンシャル井戸内を横方向に高速移動している。この半導体装置４１０はノーマリオンで動作するタイプであり、ドレイン電極４２２にソース電極４６２より正の電圧を印加し、ゲート電極４６４に０Ｖの電圧を印加すると、半導体装置４１０はオン状態となっている。ソース電極４６２の下方のポテンシャル井戸内に発生した電子は、ポテンシャル井戸内を横方向に移動する。この電子が非被覆領域４５５の上方まで移動してくると、非被覆領域４５５の上方において比較的に多く存在する結晶欠陥を介して、電子はポテンシャル井戸内から非被覆領域４５５に向けて移動する。電子は非被覆領域４５５を経由してドレイン電極４２２へと流れる。
一方、ゲート電極に負電圧を印加すると、ゲート電極の下方の上部半導体層４５８と下部第２半導体領域４５４の界面のポテンシャル井戸のエネルギー準位がフェルミ順位より上側に移動するので、２次元電子ガスが存在できない状態に移行する。これにより、電子の横方向の移動が禁止されるので、半導体装置４１０はオフとなる。このオフのとき、下層４５６、４５４、４５２に形成される電界方向が絶縁層４４２の表面に対して平行となる。この電界方向は結晶欠陥方向と直交な関係となっている。なかでもゲート電極の下方の上部半導体層４５８と下部第２半導体領域４５４の界面において、電界方向と結晶欠陥方向と直交な関係となっているので、この領域でリーク電流が流れることが抑制されている。半導体装置４１０のオン／オフ制御あるいは電流量の制御を正確に行うことが可能となっている。
第３実施例は、次の変形例であってもよい。
（１）ゲート電極４６４は、ゲート絶縁膜４６６を介さずに、上部半導体層４５８に電気的に接触してもよい。
（２）上部半導体層４５８の厚みを十分に薄く形成することによって、ゲート電極４６４に電圧を印加しない状態において、下部半導体領域との界面に形成されるポテンシャル井戸がフェルミ準位より上側とすることができる。即ち、ノーマリオフ動作が実現される。あるいは、下部第２半導体領域４５４の導電型をｐ型に変更することによっても、ノーマリオフ動作を実現することができ得る。
なお、上記の各変形例の技術思想は単独あるいは適宜組み合わせて具現化することが可能である。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
（ａ）第１実施例の半導体装置の要部断面図を示す。（ｂ）第１実施例の半導体装置の要部平面図を示す。 第１実施例の半導体装置の平面図を示す。 変形例の半導体装置の要部平面図を示す。 ＭＯＳ構造を備えた変形例の要部断面図を示す。 ＪＦＥＴ構造を備えた変形例の要部平面図を示す。 金属領域を備えた変形例の要部断面図を示す。 金属領域を備えた変形例の製造工程を示す（１）。 金属領域を備えた変形例の製造工程を示す（２）。 金属領域を備えた変形例の製造工程を示す（３）。 金属領域を備えた変形例の製造工程を示す（４）。 金属領域を備えた変形例の製造工程を示す（５）。 第２実施例の半導体装置の要部断面図を示す。 第３実施例の半導体装置の要部断面図を示す。
符号の説明
２２：ドレイン電極
３２：半導体基板
４２：絶縁層
５２：ソース領域
５４：チャネル領域
５５：非被覆領域
５６：ドリフト領域
６２：ソース電極
６４：ゲート電極
６６：ゲート絶縁膜
２７２：金属層
３２２：カソード電極
３５２：アノード領域
３５６：カソード領域
３６２：アノード電極
４５２：下部第３半導体領域
４５４：下部第２半導体領域
４５６：下部第１半導体領域
４５８：上部半導体層

Claims (21)

  1. 電源の一方の極性に接続する第１導電層と、
    非被覆領域を残して前記第１導電層の表面を被覆している電流規制層と、
    その電流規制層の表面を被覆している半導体層と、
    前記非被覆領域を利用して前記第１導電層と前記半導体層を導通させる導電性領域と、
    前記半導体層の非被覆領域から遠い側の表面に形成されており、前記電源の他方の極性に接続する第２導電層を備えており、
    前記半導体層には、非被覆領域に近い側を前記一方の極性に接続し、非被覆領域から遠い側を前記他方の極性に接続することによって作動する機能性半導体構造が形成されていることを特徴とする半導体装置。
  2. 前記半導体層には、非被覆領域に近い側と遠い側の中間に、非被覆領域に近い側と遠い側の半導体領域と同一導電型で不純物濃度が低い中間領域が形成されており、
    その中間領域に隣接して制御電極が形成されていることを特徴とする請求項１の半導体装置。
  3. 前記半導体層には、非被覆領域に近い側と遠い側の中間に、非被覆領域に近い側と遠い側の半導体領域と反対導電型の中間領域が形成されており、
    その中間領域に隣接して制御電極が形成されていることを特徴とする請求項１の半導体装置。
  4. 前記半導体層には、電流規制層の表面を被覆する下部半導体層と、その下部半導体層のバンドギャップより大きなバンドギャップを有するとともに下部半導体層の表面を被覆している上部半導体層が形成されており、
    非被覆領域に近い側と遠い側の中間領域に隣接して制御電極が形成されていることを特徴とする請求項１の半導体装置。
  5. 前記制御電極が、絶縁膜を介して中間領域に対向していることを特徴とする請求項１〜４のいずれかの半導体装置。
  6. 前記制御電極が、中間領域に物理的に接触していることを特徴とする請求項１〜４のいずれかの半導体装置。
  7. 前記半導体層には、非被覆領域に近い側と遠い側の中間に、非被覆領域に近い側と遠い側の半導体領域と反対導電型の領域が分散して形成されており、
    その反対導電型領域に導通する制御電極が形成されていることを特徴とする請求項１の半導体装置。
  8. 前記半導体層には、非被覆領域に近い側に第１導電型半導体領域が形成され、非被覆領域から遠い側に第２導電型半導体領域が形成されていることを特徴とする請求項１の半導体装置。
  9. 電流規制層は、絶縁体であることを特徴とする請求項１〜８のいずれかの半導体装置。
  10. 電流規制層の主成分が、酸化シリコンであることを特徴とする請求項９の半導体装置。
  11. 電流規制層は、不純物を含有していない半導体であることを特徴とする請求項１〜８のいずれかの半導体装置。
  12. 電流規制層は、下部半導体層と反対導電型の半導体であることを特徴とする請求項２又は４の半導体装置。
  13. 半導体層が、III−V族化合物であることを特徴とする請求項１〜１２のいずれかの半導体装置。
  14. 第１導電層には、非被覆領域に臨むIII-V族化合物の半導体領域が形成されていることを特徴とする請求項１３の半導体装置。
  15. 前記導電性領域が主として低抵抗伝導材料で形成されていることを特徴とする請求項１〜１４のいずれかの半導体装置。
  16. 基板の表面に非被覆領域を残して電流規制層を形成する工程と、
    その非被覆領域において露出する基板の表面からIII-V族化合物の半導体層を結晶成長させて電流規制層の表面を覆う半導体層を形成する工程と、
    その半導体層の電流規制層の表面を覆う領域内に機能性半導体構造を形成する工程、
    を備えている半導体装置の製造方法。
  17. その半導体層の電流規制層の表面を覆う領域内であって、非被覆領域に近い側と遠い側の中間領域に、導電型が反転しない量の反対導電型不純物をイオン注入する工程を備えていることを特徴とする請求項１６の製造方法。
  18. その半導体層の電流規制層の表面を覆う領域内であって、非被覆領域に近い側と遠い側の中間領域に、導電型が反転する量の反対導電型不純物をイオン注入する工程を備えていることを特徴とする請求項１６の製造方法。
  19. 電流規制層の表面を覆うIII-V族化合物半導体層の表面に、その半導体層のバンドギャップより大きなバンドギャップを有するIII-V族化合物半導体を結晶成長させる工程を備えていることを特徴とする請求項１６の製造方法。
  20. その半導体層の電流規制層の表面を覆う領域内であって、非被覆領域から遠い側の領域に、反対導電型不純物をイオン注入する工程を備えていることを特徴とする請求項１６の製造方法。
  21. 前記半導体層の表面から前記非被覆領域に向けてトレンチを形成する工程と、
    そのトレンチ内に低抵抗伝導材料を埋め込む工程をさらに備えていることを特徴とする請求項１６〜２０のいずれかの半導体装置の製造方法。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008105077A1 (ja) * 2007-02-27 2008-09-04 Fujitsu Limited 化合物半導体装置とその製造方法
JP2008227478A (ja) * 2007-02-16 2008-09-25 Sumitomo Chemical Co Ltd ガリウムナイトライド系エピタキシャル結晶及びその製造方法
WO2010016213A1 (ja) * 2008-08-06 2010-02-11 日本電気株式会社 電界効果トランジスタ
WO2010016212A1 (ja) * 2008-08-06 2010-02-11 日本電気株式会社 電界効果トランジスタの製造方法
JP2010045364A (ja) * 2008-08-15 2010-02-25 Toyota Motor Corp トランジスタ
WO2010050021A1 (ja) 2008-10-29 2010-05-06 富士通株式会社 化合物半導体装置及びその製造方法
EP2202801A2 (en) 2008-12-26 2010-06-30 Fujitsu Limited Compound semiconductor device and manufacturing method of the same
JP2010533375A (ja) * 2007-07-09 2010-10-21 フリースケール セミコンダクター インコーポレイテッド ヘテロ構造電界効果トランジスタ、ヘテロ構造電界効果トランジスタを包含する集積回路、および、ヘテロ構造電界効果トランジスタを製造するための方法
JP2011023478A (ja) * 2009-07-14 2011-02-03 Fujitsu Ltd 半導体装置及びその製造方法
JP2011082217A (ja) * 2009-10-02 2011-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
WO2011077507A1 (ja) * 2009-12-21 2011-06-30 富士通株式会社 化合物半導体装置及びその製造方法
JP2012104568A (ja) * 2010-11-08 2012-05-31 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2013507789A (ja) * 2009-10-13 2013-03-04 クリー インコーポレイテッド 異なる半導体材料の半導体相互接続層及び半導体チャネル層を備えたトランジスタ
JP2013511833A (ja) * 2009-11-19 2013-04-04 フリースケール セミコンダクター インコーポレイテッド 縦型パワートランジスタ装置、半導体チップ、および縦型パワートランジスタ装置の製造方法
US9184258B2 (en) 2013-09-11 2015-11-10 Kabushiki Kaisha Toshiba GaN based semiconductor device and method of manufacturing the same
JP2018046248A (ja) * 2016-09-16 2018-03-22 トヨタ自動車株式会社 スイッチング素子の製造方法
WO2022181100A1 (ja) * 2021-02-24 2022-09-01 パナソニックホールディングス株式会社 窒化物半導体装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314016B2 (en) * 2005-10-20 2012-11-20 The United States Of America As Represented By The Secretary Of The Army Low-defect density gallium nitride semiconductor structures and fabrication methods
JP4938531B2 (ja) * 2007-04-09 2012-05-23 株式会社豊田中央研究所 半導体装置
JP2008311355A (ja) * 2007-06-13 2008-12-25 Rohm Co Ltd 窒化物半導体素子
JP5208463B2 (ja) * 2007-08-09 2013-06-12 ローム株式会社 窒化物半導体素子および窒化物半導体素子の製造方法
EP2528098B1 (en) * 2010-01-19 2019-01-02 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing same
KR101255808B1 (ko) * 2010-09-27 2013-04-17 경북대학교 산학협력단 반도체 소자 및 그 제작 방법
JP5668758B2 (ja) * 2010-11-05 2015-02-12 富士通株式会社 半導体装置及び半導体装置の製造方法
US8981432B2 (en) * 2012-08-10 2015-03-17 Avogy, Inc. Method and system for gallium nitride electronic devices using engineered substrates
US9472684B2 (en) * 2012-11-13 2016-10-18 Avogy, Inc. Lateral GaN JFET with vertical drift region
FR3059467B1 (fr) * 2016-11-29 2019-05-17 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a heterojonction a structure verticale
US10608102B2 (en) * 2017-09-29 2020-03-31 Electronics And Telecommunications Research Institute Semiconductor device having a drain electrode contacting an epi material inside a through-hole and method of manufacturing the same
CN109904216B (zh) * 2019-01-28 2021-09-28 西安电子科技大学 具有AlGaN/GaN异质结的垂直型场效应晶体管及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5877047A (en) * 1997-08-15 1999-03-02 Motorola, Inc. Lateral gate, vertical drift region transistor
US6075259A (en) * 1994-11-14 2000-06-13 North Carolina State University Power semiconductor devices that utilize buried insulating regions to achieve higher than parallel-plane breakdown voltages
JP2000252475A (ja) * 1999-03-03 2000-09-14 Kansai Electric Power Co Inc:The 電圧制御型半導体装置とその製法及びそれを用いた電力変換装置
JP2001522528A (ja) * 1997-04-25 2001-11-13 シーメンス アクチエンゲゼルシヤフト 特に短絡の際に交流電流を制限するための装置
JP2003152180A (ja) * 2001-11-14 2003-05-23 Toshiba Corp パワーｍｏｓｆｅｔ装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19726678A1 (de) * 1997-06-24 1999-01-07 Siemens Ag Passiver Halbleiterstrombegrenzer
JP4667556B2 (ja) * 2000-02-18 2011-04-13 古河電気工業株式会社 縦型ＧａＮ系電界効果トランジスタ、バイポーラトランジスタと縦型ＧａＮ系電界効果トランジスタの製造方法
US6573558B2 (en) * 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
JP3661664B2 (ja) * 2002-04-24 2005-06-15 日産自動車株式会社 炭化珪素半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6075259A (en) * 1994-11-14 2000-06-13 North Carolina State University Power semiconductor devices that utilize buried insulating regions to achieve higher than parallel-plane breakdown voltages
JP2001522528A (ja) * 1997-04-25 2001-11-13 シーメンス アクチエンゲゼルシヤフト 特に短絡の際に交流電流を制限するための装置
US5877047A (en) * 1997-08-15 1999-03-02 Motorola, Inc. Lateral gate, vertical drift region transistor
JP2000252475A (ja) * 1999-03-03 2000-09-14 Kansai Electric Power Co Inc:The 電圧制御型半導体装置とその製法及びそれを用いた電力変換装置
JP2003152180A (ja) * 2001-11-14 2003-05-23 Toshiba Corp パワーｍｏｓｆｅｔ装置

Cited By (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227478A (ja) * 2007-02-16 2008-09-25 Sumitomo Chemical Co Ltd ガリウムナイトライド系エピタキシャル結晶及びその製造方法
US8603871B2 (en) 2007-02-27 2013-12-10 Fujitsu Limited Compound semiconductor device and its manufacture method
US8183572B2 (en) 2007-02-27 2012-05-22 Fujitsu Limited Compound semiconductor device and its manufacture method
JP5099116B2 (ja) * 2007-02-27 2012-12-12 富士通株式会社 化合物半導体装置とその製造方法
WO2008105077A1 (ja) * 2007-02-27 2008-09-04 Fujitsu Limited 化合物半導体装置とその製造方法
JP2010533375A (ja) * 2007-07-09 2010-10-21 フリースケール セミコンダクター インコーポレイテッド ヘテロ構造電界効果トランジスタ、ヘテロ構造電界効果トランジスタを包含する集積回路、および、ヘテロ構造電界効果トランジスタを製造するための方法
JPWO2010016213A1 (ja) * 2008-08-06 2012-01-12 日本電気株式会社 電界効果トランジスタ
JP5510324B2 (ja) * 2008-08-06 2014-06-04 日本電気株式会社 電界効果トランジスタの製造方法
JP5510325B2 (ja) * 2008-08-06 2014-06-04 日本電気株式会社 電界効果トランジスタ
JPWO2010016212A1 (ja) * 2008-08-06 2012-01-12 日本電気株式会社 電界効果トランジスタの製造方法
WO2010016212A1 (ja) * 2008-08-06 2010-02-11 日本電気株式会社 電界効果トランジスタの製造方法
WO2010016213A1 (ja) * 2008-08-06 2010-02-11 日本電気株式会社 電界効果トランジスタ
JP2010045364A (ja) * 2008-08-15 2010-02-25 Toyota Motor Corp トランジスタ
JP5533661B2 (ja) * 2008-10-29 2014-06-25 富士通株式会社 化合物半導体装置及びその製造方法
WO2010050021A1 (ja) 2008-10-29 2010-05-06 富士通株式会社 化合物半導体装置及びその製造方法
JPWO2010050021A1 (ja) * 2008-10-29 2012-03-29 富士通株式会社 化合物半導体装置及びその製造方法
US8618577B2 (en) 2008-10-29 2013-12-31 Fujitsu Limited Compound semiconductor device and manufacturing method thereof
US8735942B2 (en) 2008-12-26 2014-05-27 Fujitsu Limited Compound semiconductor device and manufacturing method of the same
US8198653B2 (en) 2008-12-26 2012-06-12 Fujitsu Limited Compound semiconductor device and manufacturing method of the same
EP2701200A2 (en) 2008-12-26 2014-02-26 Fujitsu Limited Compound semiconductor device and manufacturing method of the same
EP2202801A2 (en) 2008-12-26 2010-06-30 Fujitsu Limited Compound semiconductor device and manufacturing method of the same
JP2011023478A (ja) * 2009-07-14 2011-02-03 Fujitsu Ltd 半導体装置及びその製造方法
JP2011082217A (ja) * 2009-10-02 2011-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
US9312343B2 (en) 2009-10-13 2016-04-12 Cree, Inc. Transistors with semiconductor interconnection layers and semiconductor channel layers of different semiconductor materials
JP2013507789A (ja) * 2009-10-13 2013-03-04 クリー インコーポレイテッド 異なる半導体材料の半導体相互接続層及び半導体チャネル層を備えたトランジスタ
JP2013511833A (ja) * 2009-11-19 2013-04-04 フリースケール セミコンダクター インコーポレイテッド 縦型パワートランジスタ装置、半導体チップ、および縦型パワートランジスタ装置の製造方法
US8586433B2 (en) 2009-12-21 2013-11-19 Fujitsu Limited Compound semiconductor device and manufacturing method thereof
WO2011077507A1 (ja) * 2009-12-21 2011-06-30 富士通株式会社 化合物半導体装置及びその製造方法
JP5614411B2 (ja) * 2009-12-21 2014-10-29 富士通株式会社 化合物半導体装置及びその製造方法
JP2012104568A (ja) * 2010-11-08 2012-05-31 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US8890239B2 (en) 2010-11-08 2014-11-18 Sumitomo Electric Industries, Ltd. Semiconductor device and method for producing the same
US9184258B2 (en) 2013-09-11 2015-11-10 Kabushiki Kaisha Toshiba GaN based semiconductor device and method of manufacturing the same
US9466705B2 (en) 2013-09-11 2016-10-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2018046248A (ja) * 2016-09-16 2018-03-22 トヨタ自動車株式会社 スイッチング素子の製造方法
WO2022181100A1 (ja) * 2021-02-24 2022-09-01 パナソニックホールディングス株式会社 窒化物半導体装置

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