JP4938531B2 - 半導体装置 - Google Patents
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Description
本発明は、耐圧とオン抵抗の間に存在しているトレードオフ関係を打破し、高耐圧で低オン抵抗な半導体装置を提供することを目的としている。
上記の半導体装置では、電流は第1へテロ接合と第2へテロ接合を介して流れる。第1へテロ接合は、耐圧を確保する領域に設けられている。第2へテロ接合は、ゲート部を構成している。上記の半導体装置によると、第1ヘテロ接合は、内部電界が高いので、第1へテロ接合近傍にはキャリアが高密度に存在している。このため、耐圧を確保する領域の幅を長くして耐圧を向上させたとしても、オン抵抗の増加は抑えられる。第2ヘテロ接合は、無極性の特性を有しており、ノーマリオフで半導体装置のオン・オフを切替えることができる。即ち、上記の半導体装置は、2種類のヘテロ接合を利用することによって、耐圧とオン抵抗の間に存在しているトレードオフ関係を打破することができ、高耐圧で低オン抵抗な特性を得ることができる。
上記の半導体装置では、電流は第1へテロ接合と第2へテロ接合を介して流れる。第1ヘテロ接合は、ドリフト部に設けられている。第2へテロ接合は、ゲート部に設けられている。第1ヘテロ接合は、内部電界が高いので、第1へテロ接合近傍にはキャリアが高密度に存在している。このため、ドリフト部の幅を長くして耐圧を向上させたとしても、オン抵抗の増加は抑えられる。第2ヘテロ接合は、無極性の特性を有しており、ノーマリオフで半導体装置のオン・オフを切替えることができる。即ち、上記の半導体装置は、2種類のヘテロ接合を利用することによって、耐圧とオン抵抗の間に存在しているトレードオフ関係を打破することができ、高耐圧で低オン抵抗な特性を得ることができる。
上記の半導体装置では、ソース領域から供給されたキャリアは、第2へテロ接合と第1へテロ接合を介してドレイン領域にまで流れる。この半導体装置も、ドリフト部に第1へテロ接合が選択的に設けられており、ゲート部に第2へテロ接合が選択的に設けられているので、耐圧とオン抵抗の間に存在しているトレードオフ関係を打破することができ、高耐圧で低オン抵抗な特性を得ることができる。
この半導体装置では、ドリフト部が、半導体層と第3へテロ接合をさらに有していることが好ましい。半導体層は、平面視したときにソース領域が存在する範囲に少なくとも配置されている。半導体層は、不純物を含んでおり、第2へテロ接合と第1へテロ接合を介してソース領域に電気的に接続可能である。第3ヘテロ接合は、その半導体層とドレイン領域の間に配置されているとともに、バンドギャップの幅が異なる2種類の窒化物半導体で構成されている。第3へテロ接合はc面である。
この半導体装置によると、ソース領域とドレイン領域の間において、半導体層と第3へテロ接合を介した電流の経路が追加されるので、オン抵抗がさらに低減される。
上記の形態によると、複数の電流経路を設けることができるので、オン抵抗がさらに低減される。
上記の半導体装置では、第1へテロ接合と第2へテロ接合が直接的に接しているので、第1へテロ接合と第2へテロ接合の間の抵抗が低減される。上記の半導体装置によると、オン抵抗がさらに低減される。
(第1特徴) 第1半導体領域は、不純物を実質的に含んでいない。第2半導体領域も、不純物を実質的に含んでいない。
(第2特徴) 第1半導体領域は窒化ガリウムであり、第2半導体領域は窒化アルミニウムガリウムである。
図1に、半導体装置10の要部断面図を模式的に示す。半導体装置10は、裏面に設けられているドレイン電極20と、表面に設けられているソース電極64を備えている。半導体装置10は、ドレイン電極20とソース電極64の間を電流が流れる縦型の構造を備えている。ドレイン電極20の材料には、例えばチタン(Ti)とアルミニウム(Al)の積層電極が用いられている。ソース電極64の材料にも、例えばチタン(Ti)とアルミニウム(Al)の積層電極が用いられている。
窒化アルミニウムガリウムのバンドギャップの幅は、窒化ガリウムのバンドギャップの幅よりも広い。したがって、第1半導体領域42と第2半導体領域44は、第1へテロ接合40bを構成している。第1へテロ接合40bは、平面視したときに、ゲート部50が存在する範囲に配置されているものの、ソース領域62が存在する範囲に配置されていない。即ち、第1ヘテロ接合40bは、ゲート部50に接しているものの、ソース領域62には接していない。第1へテロ接合40bは、c面に形成されている。
窒化アルミニウムガリウムのバンドギャップの幅は、窒化ガリウムのバンドギャップの幅よりも広い。したがって、第3半導体領域52と第4半導体領域54は、第2へテロ接合50bを構成している。第2へテロ接合50bは、後述するように、半導体装置10がオンしたときに、第1へテロ接合40bと電気的に接続可能である。第2へテロ接合50bは、a面に形成されている。なお、第2へテロ接合50bは、m面であってもよい。
ゲート部50はさらに、第2ヘテロ接合50bにゲート絶縁膜56を介して対向しているゲート電極58を有している。ゲート絶縁膜56とゲート電極58は、第2ヘテロ接合50bの全範囲に対向している。ゲート絶縁膜56には、酸化シリコン(SiO2)が用いられている。ゲート電極58には、多結晶シリコン又はアルミニウムが用いられている。
半導体装置10は、第1へテロ接合40bと第2へテロ接合50bの2種類のヘテロ接合を利用することを特徴としている。第1ヘテロ接合40bはc面に形成されており、第2ヘテロ接合50bはa面に形成されている。第1ヘテロ接合40bはドリフト部40に設けられており、第2へテロ接合50bはゲート部50に設けられている。
第2へテロ接合50bは、a面に形成されており、無極性の特性を有している。このため、第2へテロ接合50bの近傍の電子の密度は小さい。したがって、第2へテロ接合50bの近傍には2次元電子ガス層が発生しておらず、電流が第2へテロ接合50bを介して流れることができない。これにより、ソース領域62と第1へテロ接合40bの間は電気的に絶縁され、ソース領域62とドレイン領域30の間が非導通となる。半導体装置10がオフすると、第1半導体領域42と第2半導体領域44には電子及び正孔が存在しない。このため、第1半導体領域42と第2半導体領域44は、その全体が実質的に絶縁体として機能する。この結果、第1半導体領域42と第2半導体領域44は、ソース領域62とドレイン領域30の間に印加される電圧を保持することができる。
ゲート電極58に正の電圧が印加されると、第2へテロ接合50bの電位が上昇し、第2へテロ接合50bの近傍に2次元電子ガス層が発生する。これにより、ソース領域62と第1へテロ接合40bの間は第2へテロ接合50bを介して電気的に接続され、ソース領域62とドレイン領域30の間が導通する。図2に示すように、半導体装置10がオンすると、ソース領域62から供給された電子は、第2へテロ接合50bと第1へテロ接合40bを介してドレイン領域30にまで流れる。
第1へテロ接合40bは、c面に形成されており、自発分極及びピエゾ分極による内部電界が高い。このため、第1へテロ接合40bの近傍の電子の密度は高い。したがって、ドリフト部40を横断している第1へテロ接合40bは、低いオン抵抗を提供することができる。これにより、ドリフト部40の厚みを大きくして半導体装置10の耐圧を向上させたとしても、オン抵抗の増加が抑えられる。
第2へテロ接合50bは、a面に形成されており、自発分極及びピエゾ分極による内部電界が第2へテロ接合50bに対して平行になる。このため、第2へテロ接合50bの近傍の電子の密度は低い。したがって、ゲート電極58に正の電圧が印加されていないときは、第2へテロ接合50bの近傍に2次元電子ガス層が発生しない。半導体装置10は、ノーマリオフで動作することができる。
図3に、第1の変形例の半導体装置11の要部断面図を模式的に示す。なお、図1と実質的に同一の作用効果を有する構成要素に関しては同一符号を付し、その説明を省略する。
図3の半導体装置11は、図1の半導体装置10の第3半導体領域52が設けられていないことを特徴としている。この場合、第3半導体領域は、第2半導体領域44の一部であると評価することができる。即ち、第2半導体領域44のうち第4半導体領域54と接する一部が、第3半導体領域を兼用していると評価することができる。したがって、第2へテロ接合50bは、第2半導体領域44のうち第4半導体領域54と接する一部と第4半導体領域54によって構成されている。
図4に、第2の変形例の半導体装置12の要部断面図を模式的に示す。なお、図1と実質的に同一の作用効果を有する構成要素に関しては同一符号を付し、その説明を省略する。
図4の半導体装置12では、ドリフト部40が、半導体層46と第3へテロ接合40cをさらに備えていることを特徴としている。第3へテロ接合40cは、c面に形成されている。
ここで、比較のために、図1の半導体装置10を参照して説明する。図1に示すように、半導体装置10には、ソース領域62とドレイン領域30の間に、電流経路として寄与しないスペース40aが存在していることが分かる。
一方、図4の半導体装置12では、そのスペース40aに相当する領域に半導体層46と第3へテロ接合40cが設けられている。半導体層46と第3へテロ接合40cは、図5に示すように、半導体装置12がオンしたときに電流経路として寄与することができる。即ち、半導体装置12では、電流は、スペース40aに相当する領域において、半導体層46によって水平面内に広がった後に、第3へテロ接合40cを介してドレイン領域30にまで縦方向に流れることができる。半導体装置12によると、ソース領域62とドレイン領域30の間において、半導体層46と第3へテロ接合40cを介した電流の経路が追加されるので、オン抵抗がさらに低減される。
以下、図6〜図13を参照して半導体装置12の製造方法を説明する。以下で説明する製造方法の一部は、図1の半導体装置10及び図3の半導体装置11においても利用可能である。
まず、図6に示すように、窒化ガリウムの半導体基板30(最終的にドレイン領域30になる)と窒化ガリウムのドリフト層40(最終的にドリフト部40の一部になる)が積層した構造体を準備する。半導体基板30は、表面がa面であり、n型の不純物(典型的にはシリコン)を含んでいる。なお、半導体基板30は、表面がm面であってもよい。ドリフト層40は、i型又はn型のいずれかである。この構造体は、例えば、MOCVD(Metal Organic Chemical Vapor Deposition:有機金属気相成長)法を利用して、半導体基板30の表面からドリフト層40を結晶成長させることで得ることができる。ドリフト層40の厚みは、半導体装置12に要求される耐圧に応じて設定される。
この後に、ゲート絶縁膜56、ゲート電極58及びドレイン電極20等を形成し、図4に示す半導体装置12を得ることができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
30:ドレイン領域
40:ドリフト部
40b:第1へテロ接合
40c:第3へテロ接合
42:第1半導体領域
44:第2半導体領域
50:ゲート部
50b:第2へテロ接合
52:第3半導体領域
54:第4半導体領域
56:ゲート絶縁膜
58:ゲート電極
62:ソース領域
64:ソース電極
Claims (5)
- 半導体装置であって、
ドレイン電極に電気的に接続されているとともに不純物を含む窒化物半導体のドレイン領域と、
ドレイン領域上に配置されているドリフト部と、
ドリフト部上の一部に配置されているゲート部と、
ドリフト部上の他の一部に配置されており、ソース電極に電気的に接続されているとともに不純物を含む窒化物半導体のソース領域を備えており、
ドリフト部は、
平面視したときにゲート部が存在する範囲に配置されており、ドレイン領域とゲート部を結ぶ方向に沿って伸びている窒化物半導体の第1半導体領域と、
平面視したときにゲート部が存在する範囲に配置されており、ドレイン領域とゲート部を結ぶ方向に沿って伸びており、前記第1半導体領域に接して第1へテロ接合を構成しているとともに、第1半導体領域とは異なる幅のバンドギャップを有する窒化物半導体の第2半導体領域を有し、
ゲート部は、
ドレイン領域とゲート部を結ぶ方向とは直交する方向に伸びている窒化物半導体の第3半導体領域と、
ドレイン領域とゲート部を結ぶ方向とは直交する方向に伸びており、その第3半導体領域に接して第2へテロ接合を構成しているとともに、第3半導体領域とは異なる幅のバンドギャップを有する窒化物半導体の第4半導体領域と、
第2ヘテロ接合に対向しているゲート電極を有し、
第1へテロ接合と第2へテロ接合は電気的に接続可能であり、
第2へテロ接合とソース領域は電気的に接続可能であり、
第1ヘテロ接合はc面であり、
第2ヘテロ接合はa面又はm面である半導体装置。 - ドリフト部は、
平面視したときにソース領域が存在する範囲に少なくとも配置されており、第2へテロ接合と第1へテロ接合を介してソース領域に電気的に接続可能であるとともに、不純物を含む半導体層と、
その半導体層とドレイン領域の間に配置されているとともに、バンドギャップの幅が異なる2種類の窒化物半導体で構成されている第3ヘテロ接合をさらに有し、
第3へテロ接合はc面であることを特徴とする請求項1の半導体装置。 - 第1半導体領域と第2半導体領域は、ドリフト部において、少なくとも一方方向に沿って繰返し配置されていることを特徴とする請求項1又は2の半導体装置。
- 第2半導体領域の一部は、第3半導体領域を兼用しており、
第1半導体領域と第4半導体領域は、同一種類の窒化物半導体であり、
第1半導体領域と第2半導体領域は、第4半導体領域に直接的に接していることを特徴とする請求項1〜3のいずれかの半導体装置。 - 前記窒化物半導体が、AlXGaYIn1-X-YN(ただし、0≦X≦1、0≦Y≦1、0≦1−X−Y≦1)であることを特徴とする請求項1〜4のいずれかの半導体装置。
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