JP2015099903A - 窒化物半導体装置およびその製造方法 - Google Patents

窒化物半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2015099903A
JP2015099903A JP2014004559A JP2014004559A JP2015099903A JP 2015099903 A JP2015099903 A JP 2015099903A JP 2014004559 A JP2014004559 A JP 2014004559A JP 2014004559 A JP2014004559 A JP 2014004559A JP 2015099903 A JP2015099903 A JP 2015099903A
Authority
JP
Japan
Prior art keywords
nitride semiconductor
layer
gan
semiconductor device
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014004559A
Other languages
English (en)
Inventor
岳利 田中
Taketoshi Tanaka
岳利 田中
真也 ▲高▼堂
真也 ▲高▼堂
Shinya Takado
明田　正俊
Masatoshi Akeda
正俊 明田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2014004559A priority Critical patent/JP2015099903A/ja
Priority to PCT/JP2014/077571 priority patent/WO2015056745A1/ja
Publication of JP2015099903A publication Critical patent/JP2015099903A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7789—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface the two-dimensional charge carrier gas being at least partially not parallel to a main surface of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】高耐圧および低抵抗の両方の特性を兼ね揃えた縦型デバイスを実現するため、二次元電子ガス層を縦方向に発生できる窒化物半導体装置およびその製造方法を提供する。
【解決手段】ｍ面を結晶成長の主面２１とするＧａＮ基板２と、ＧａＮ基板２上に形成され、第１ＧａＮ層６、ＡｌＧａＮ７および第２ＧａＮ層８を有し、第１ＧａＮ層６、ＡｌＧａＮ７および第２ＧａＮ層８がｃ軸またはｃ軸に対して３０°以下で傾斜した軸に沿って積層された窒化物半導体積層構造３からなるドリフト層とを含む、窒化物半導体装置１を製造する。
【選択図】図３

Description

本発明は、窒化物半導体装置およびその製造方法に関する。
従来、ＧａＮは、高耐圧、低抵抗の高速パワーデバイス用途に用いられている。これは、ＧａＮが高い絶縁破壊電界強度（３．３ＭＶ／ｃｍ程度）を有し、さらに、他の窒化物半導体とヘテロ結合を形成した場合に、ピエゾ分極によって発生する二次元電子ガスが高密度・高移動度を有するためである。
たとえば、特許文献１は、サファイア基板と、サファイア基板上に形成されたＧａＮバッファ層と、ＧａＮバッファ層上に形成されたＧａＮチャネル層と、ＧａＮチャネル層上に形成されたＡｌＧａＮバリア層と、ＡｌＧａＮバリア層上に互いに間隔を空けて形成されたソース電極およびドレイン電極と、ソース電極とドレイン電極との間に形成されたショットキーゲート電極とを含む、ノーマリオン型の横型ＨＥＭＴを開示している。ＧａＮチャネル層とＡｌＧａＮバリア層とで形成されたヘテロ接合の接合面近傍には二次元電子ガスが形成され、二次元電子ガスがソース−ドレイン間を導通させるチャネルを形成する。
特開２００８−５３３１２号公報 特開２０１１−１６５７７７号公報 国際公開第２００９／０２８４１０号
しかしながら、特許文献１のような横型デバイスは、電極の端部に電界が集中し易い構造であるため、実質的には、理論値ほどの耐圧を発現できずＧａＮの特性を十分に生かし切れていない。
電界集中を緩和するための構造として横型デバイスに対抗する縦型デバイスが存在するが（たとえば、特許文献２）、ソース−ドレイン間を導通させるために反転層を用いるためチャネル抵抗が大きく、オン抵抗の低減が課題となっている。
本発明の目的は、高耐圧および低抵抗の両方の特性を兼ね揃えた縦型デバイスを実現するために、二次元電子ガス層を縦方向に発生させることができる窒化物半導体装置およびその製造方法を提供することである。
上記目的を達成するための請求項１に記載の発明は、非極性面または半極性面を結晶成長の主面とする窒化物半導体基板と、前記窒化物半導体基板上に形成され、ＧａＮ層と、Ａｌを含む窒化物半導体からなるＡｌ含有層とを有し、前記ＧａＮ層および前記Ａｌ含有層がｃ軸またはｃ軸に対して３０°以下で傾斜した軸に沿って積層された窒化物半導体積層構造からなるドリフト層とを含む、窒化物半導体装置である。
この構成によれば、ＧａＮ層とＡｌ含有層とがヘテロ接合を形成しているので、そのヘテロ接合界面に沿って二次元電子ガス層が発生する。当該ヘテロ接合界面は、ｃ軸またはｃ軸に対して３０°以下で傾斜した軸を法線とする面で構成されていて、窒化物半導体基板の主面（非極性面または半極性面）に対して一定の角度で傾斜する面である。したがって、二次元電子ガス層を窒化物半導体基板の主面に対して縦方向に分布させることができる。こうして、ドリフト層の上面と窒化物半導体基板の裏面とが導通可能な縦型デバイスが構成されている。
このように、縦型デバイスとしての基本構造を有することにより、電界集中を容易に緩和できるので高耐圧デバイスを実現することができる。また、二次元電子ガス層をチャネルとして利用できるので、反転層を利用する場合に比べてチャネル移動度を向上させることができる。その結果、低抵抗化を実現することもできる。さらに、縦型デバイスであることから、単位面積当たりのチャネルの集積度（チャネル密度）を上げることができ、この効果によっても低抵抗化を図ることができる。
請求項２に記載の発明は、非極性面または半極性面を結晶成長の主面とする窒化物半導体基板と、前記窒化物半導体基板上に形成され、ＧａＮ層と、Ａｌを含む窒化物半導体からなるＡｌ含有層とを有し、前記ＧａＮ層および前記Ａｌ含有層がｃ軸またはｃ軸に対して３０°以下で傾斜した軸に沿って積層された窒化物半導体積層構造からなるドリフト層とを含み、前記ＧａＮ層および前記Ａｌ含有層の積層端面が、前記窒化物半導体基板の主面に接している、窒化物半導体装置である。
この構成によれば、ＧａＮ層とＡｌ含有層とがヘテロ接合を形成しているので、そのヘテロ接合界面に沿って二次元電子ガス層が発生する。当該ヘテロ接合界面は、ｃ軸またはｃ軸に対して３０°以下で傾斜した軸を法線とする面で構成されていて、窒化物半導体基板の主面（非極性面または半極性面）に対して一定の角度で傾斜する面である。また、ＧａＮ層およびＡｌ含有層の積層端面が、窒化物半導体基板の主面に接している。したがって、二次元電子ガス層を窒化物半導体基板の主面に対して縦方向に分布させ、さらに、二次元電子ガス層の端部を窒化物半導体基板の主面にまで確実に到達させることができる。こうして、ドリフト層の上面と窒化物半導体基板の裏面とが導通可能な縦型デバイスが構成されている。
このように、縦型デバイスとしての基本構造を有することにより、電界集中を容易に緩和できるので高耐圧デバイスを実現することができる。また、二次元電子ガス層をチャネルとして利用できるので、反転層を利用する場合に比べてチャネル移動度を向上させることができる。その結果、低抵抗化を実現することもできる。さらに、縦型デバイスであることから、単位面積当たりのチャネルの集積度（チャネル密度）を上げることができ、この効果によっても低抵抗化を図ることができる。
請求項３に記載の発明は、非極性面または半極性面を結晶成長の主面とする窒化物半導体基板と、前記窒化物半導体基板上に形成され、ＧａＮ層と、Ａｌを含む窒化物半導体からなるＡｌ含有層とを有し、前記ＧａＮ層および前記Ａｌ含有層がｃ軸またはｃ軸に対して３０°以下で傾斜した軸に沿って積層された窒化物半導体積層構造からなるドリフト層と、前記ＧａＮ層と前記Ａｌ含有層との積層界面近傍に当該積層界面に沿って形成され、その端部が前記窒化物半導体基板の主面にまで達する二次元電子ガス層とを含む、窒化物半導体装置である。
この構成によれば、二次元電子ガス層が形成されたヘテロ接合界面（ＧａＮ層とＡｌ含有層との積層界面）は、ｃ軸またはｃ軸に対して３０°以下で傾斜した軸を法線とする面で構成されていて、窒化物半導体基板の主面（非極性面または半極性面）に対して一定の角度で傾斜する面である。したがって、二次元電子ガス層を窒化物半導体基板の主面に対して縦方向に分布させることができる。しかも、二次元電子ガス層の端部が窒化物半導体基板の主面にまで延びている。こうして、ドリフト層の上面と窒化物半導体基板の裏面とが導通可能な縦型デバイスが構成されている。
このように、縦型デバイスとしての基本構造を有することにより、電界集中を容易に緩和できるので高耐圧デバイスを実現することができる。また、二次元電子ガス層をチャネルとして利用できるので、反転層を利用する場合に比べてチャネル移動度を向上させることができる。その結果、低抵抗化を実現することもできる。さらに、縦型デバイスであることから、単位面積当たりのチャネルの集積度（チャネル密度）を上げることができ、この効果によっても低抵抗化を図ることができる。
請求項４に記載の発明は、非極性面または半極性面を結晶成長の主面とする窒化物半導体基板と、前記窒化物半導体基板上のｎ型のバッファ層と、前記バッファ層上に形成され、ＧａＮ層と、Ａｌを含む窒化物半導体からなるＡｌ含有層とを有し、前記ＧａＮ層および前記Ａｌ含有層がｃ軸またはｃ軸に対して３０°以下で傾斜した軸に沿って積層された積層構造からなるドリフト層とを含み、前記ＧａＮ層および前記Ａｌ含有層の積層端面が前記バッファ層に達する、窒化物半導体装置である。
この構成によれば、ＧａＮ層とＡｌ含有層とがヘテロ接合を形成しているので、そのヘテロ接合界面に沿って二次元電子ガス層が発生する。当該ヘテロ接合界面は、ｃ軸またはｃ軸に対して３０°以下で傾斜した軸を法線とする面で構成されていて、窒化物半導体基板の主面（非極性面または半極性面）に対して一定の角度で傾斜する面である。また、ＧａＮ層およびＡｌ含有層の積層端面が、窒化物半導体基板上のｎ型バッファ層に達している。したがって、二次元電子ガス層を窒化物半導体基板の主面に対して縦方向に分布させ、さらに、二次元電子ガス層の端部を窒化物半導体基板上のバッファ層にまで確実に到達させることができる。こうして、ドリフト層の上面と窒化物半導体基板の裏面とが導通可能な縦型デバイスが構成されている。
このように、縦型デバイスとしての基本構造を有することにより、電界集中を容易に緩和できるので高耐圧デバイスを実現することができる。また、二次元電子ガス層をチャネルとして利用できるので、反転層を利用する場合に比べてチャネル移動度を向上させることができる。その結果、低抵抗化を実現することもできる。さらに、縦型デバイスであることから、単位面積当たりのチャネルの集積度（チャネル密度）を上げることができ、この効果によっても低抵抗化を図ることができる。
請求項５に記載の発明のように、前記ＧａＮ層は、前記窒化物半導体基板上に断面視メサ状に形成され、前記窒化物半導体基板上にｃ面またはｃ面に対して３０°以下で傾斜した面からなる側面を有する第１ＧａＮ層を含み、前記Ａｌ含有層は、前記第１ＧａＮ層の前記側面に沿って形成されていてもよい。
この場合、請求項６に記載の発明のように、前記第１ＧａＮ層は、その両側面がｃ面またはｃ面に対して３０°以下で傾斜した面であり、前記Ａｌ含有層は、前記第１ＧａＮ層の前記両側面に沿って形成されていることが好ましい。
この構成によれば、第１ＧａＮ層の両側面に沿って二次元電子ガス層を発生させることができるので、チャネル密度を一層上げることができる。
請求項７に記載の発明のように、前記ＧａＮ層は、前記Ａｌ含有層上に積層され、前記第１ＧａＮ層の前記側面に沿って層状に形成された第２ＧａＮ層をさらに含んでいてもよい。
請求項８に記載の発明のように、前記第１ＧａＮ層は、窒化物半導体基板上に前記側面で区画されたトレンチが形成されるように、互いに間隔を空けて配列されたストライプ状の複数の第１ＧａＮ層を含んでいてもよい。
この場合、請求項９に記載の発明のように、前記窒化物半導体装置は、前記トレンチに埋め込まれた絶縁層をさらに含むことが好ましい。
この構成によれば、各第１ＧａＮ層上の窒化物半導体層（Ａｌ含有層または第２ＧａＮ層）が、隣り合う第１ＧａＮ層上の窒化物半導体層に接触することを防止することができる。これにより、リーク電流の要因となる転位欠陥が入りやすい窒化物半導体結晶界面を減らすことができるので、信頼性の高いデバイスを実現することができる。
前記絶縁層は、請求項１０に記載の発明のように、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＡｌＯＮおよびＡｌ２Ｏ３のいずれかからなっていてもよいし、請求項１１に記載の発明のように、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＡｌＯＮおよびＡｌ２Ｏ３の２種以上が組み合わされた多層膜からなっていてもよい。前記絶縁層が多層膜からなる場合、前記多層膜は、請求項１２に記載の発明のように、窒化物半導体に接する第１層目として、ＳｉＯ２膜、ＳｉＮ膜またはＳｉＯＮ膜を含んでいてもよい。
請求項１３に記載の発明は、前記トレンチに埋め込まれ、隣り合う前記ドリフト層同士を接合する窒化物半導体層を含み、前記窒化物半導体層には、その厚さ方向に沿って延びる欠陥領域が形成されており、前記欠陥領域上に選択的に形成された上部絶縁膜をさらに含む、請求項９に記載の窒化物半導体装置である。
この構成によれば、欠陥領域が上部絶縁膜によって覆われているので、欠陥領域に起因するリーク電流の発生を抑制することができる。しかも、窒化物半導体をトレンチ内にエピタキシャル成長させた後、その成長によって生じた欠陥領域を覆うように上部絶縁膜を形成するだけでよいので、製造工程も簡単である。
これに対し、トレンチを絶縁層で埋め込めば、上記したような欠陥領域は生じないし、絶縁層によるリーク電流の抑制効果もある。そのような絶縁層を形成するには、ドリフト層を覆うようにトレンチに絶縁層を埋め込んだ後、エッチバックによってドリフト層の上面をコンタクトのために露出させる必要がある。しかしながら、このエッチバックには高い精度が要求されるため、製造工程の簡略化の観点から見れば、欠陥領域を上部絶縁膜で覆う構成の方が、絶縁層を埋め込む構成よりも好ましい。
請求項１４に記載の発明のように、前記窒化物半導体装置は、前記窒化物半導体基板の裏面に形成されたオーミック電極と、前記ドリフト層の上面に形成されたショットキー電極とを含んでいてもよい。また、前記窒化物半導体装置は、請求項１５に記載の発明のように、絶縁膜を介して前記第１ＧａＮ層の前記側面に対向するように形成されたゲート電極と、前記窒化物半導体基板の裏面に形成されたドレイン電極と、前記ドリフト層の上面に形成されたソース電極とを含んでいてもよい。
請求項１６に記載の発明のように、前記窒化物半導体基板の主面は、（１０−１０）面、（１１−２０）面、（１１−２１）面、（１１−２２）面、（１０−１１）面、（１０−１２）面または（２０−２１）面であってもよい。
請求項１７に記載の発明のように、前記Ａｌ含有層は、ＡｌＧａＮ層、ＡｌＮ層、ＡｌＧａＩｎＮ層およびＡｌＩｎＮ層の少なくとも一つであってもよい。
請求項１８に記載の発明は、前記窒化物半導体基板は、活性領域および前記活性領域を取り囲む不活性領域を有し、前記ドリフト層は、前記活性領域に選択的に形成された第１部分を含み、前記窒化物半導体装置は、前記不活性領域に形成され、前記ドリフト層の前記第１部分を取り囲む周囲絶縁層と、前記ドリフト層の前記第１部分および前記周囲絶縁層に跨って形成され、前記周囲絶縁層上に配置された終端部を有する第１電極とを含む、請求項１〜１３のいずれか一項に記載の窒化物半導体装置である。
たとえば、ＧａＮパワーデバイスにおける電極の終端部の電界集中を緩和する構造として、上記特許文献３が知られている。特許文献３は、ＧａＮ基板と、ＧａＮ基板の表面に形成されたＧａＮエピタキシャル層と、ＧａＮエピタキシャル層の表面に形成され、開口部を有する絶縁層と、絶縁層の開口部の内部でＧａＮエピタキシャル層に接触するように形成されたショットキー電極と、ショットキー電極と一体的であり、絶縁層に重なるように形成されたフィールドプレート電極（電極の終端部）とを含む、ショットキーバリアダイオードを開示している。
しかしながら、特許文献３のように、ＧａＮエピタキシャル層の表面に絶縁層を設けるだけでは、開口部の内方領域（活性領域）とその外側の領域（不活性領域）との境界部分で電界が集中し、その部分で絶縁破壊する問題があった。
これに対し、請求項１８に記載の構成によれば、活性領域および不活性領域に一様な厚さのＧａＮエピタキシャル層が形成されている特許文献３の構造とは異なり、不活性領域には、窒化物半導体基板以外の半導体層が存在しないか、存在しても、上面がドリフト層の第１部分よりも低い位置にある半導体層である。その結果、活性領域と不活性領域との境界部分における電界集中を緩和することができる。また、第１電極の終端部の直下には周囲絶縁層が配置されているため、電極終端部における電界集中も緩和することができる。これにより、電界集中による絶縁破壊を良好に防止することができる。
前記周囲絶縁層は、請求項１９に記載の発明のように、主としてＳｉを含む絶縁材料からなっていてもよいし、請求項２０に記載の発明のように、ＧａＮよりも絶縁破壊電界強度が大きい絶縁材料からなっていてもよい。
また、請求項２１に記載の発明のように、前記周囲絶縁層が、前記窒化物半導体基板の主面に対して６０°以下の傾斜部を有している場合、前記ドリフト層の前記第１部分は、前記傾斜部に沿って形成されていてもよい。
請求項１８〜２１のいずれか一項に記載の窒化物半導体装置は、請求項２２に記載の発明のように、前記窒化物半導体基板の裏面に形成され、前記窒化物半導体基板に対してオーミック接合を形成する第２電極をさらに含んでいてもよい。
前記第１電極は、請求項２３に記載の発明のように、前記ドリフト層に対してショットキー接合を形成するショットキー電極であってもよい。
前記ドリフト層の前記第１部分の上面と前記周囲絶縁層の上面との高低差は、請求項２４に記載の発明のように、０．５ｎｍ以下であってもよい。この範囲内では、請求項２５に記載の発明のように、前記窒化物半導体基板の主面に対する前記ドリフト層の前記第１部分の上面の高さ位置が、前記周囲絶縁層の上面の高さ位置と同じであることが好ましい。
また、前記周囲絶縁層は、請求項２６に記載の発明のように、前記窒化物半導体基板の主面から前記ドリフト層の前記第１部分の側面に沿って立ち上がるように形成されていてもよい。この構成は、不活性領域に窒化物半導体基板以外の半導体層が存在しない構成である。
一方、請求項２７に記載の発明のように、前記ドリフト層が、前記不活性領域において前記窒化物半導体基板と前記周囲絶縁層との間に形成され、前記ドリフト層の前記第１部分を取り囲む第２部分をさらに含む場合、前記周囲絶縁層は、前記第２部分の上面から前記ドリフト層の前記第１部分の側面に沿って立ち上がるように形成されていてもよい。この構成は、上面がドリフト層の第１部分よりも低い位置にある半導体層が存在する構成である。
請求項２８に記載の発明は、前記ドリフト層は、前記窒化物半導体基板の主面に沿ってトレンチを挟んで複数形成されており、前記窒化物半導体装置は、前記トレンチに埋め込まれた絶縁層と、前記ドリフト層および前記絶縁層に跨って形成され、前記ドリフト層に対してショットキー接合を形成するショットキー電極と、前記窒化物半導体基板の裏面に形成され、前記窒化物半導体基板に対してオーミック接合を形成するオーミック電極とを含み、前記絶縁層に対する前記ショットキー電極の絶縁層界面が、前記ドリフト層に対する前記ショットキー電極のショットキー界面よりも、前記窒化物半導体基板の近くに位置している、請求項１〜７のいずれか一項に記載の窒化物半導体装置である。
この構成によれば、たとえば、オーミック電極（０Ｖ）とショットキー電極との間に電位差Ｖが生じている場合において、電界と電位の関係式：Ｅ＝Ｖ／ｄから、窒化物半導体基板との距離ｄが短い絶縁層界面付近に高い電界を負担させることができる。その結果、ドリフト層における電界分布が変わり、ショットキー界面での電界を緩和することができる。これにより、ショットキー界面の障壁高さを大きくせずに（順方向電圧を上げずに）、逆方向リーク電流を低減することができる。なお、絶縁層には電流パスが形成されないので、たとえ絶縁層界面に電界が集中しても、その電界集中に起因して逆方向リーク電流が発生することは、ほとんどない。
請求項２９に記載の発明は、前記ドリフト層は、前記窒化物半導体基板の主面に沿ってトレンチを挟んで複数形成されており、前記窒化物半導体装置は、前記トレンチの深さ方向途中まで埋め込まれた絶縁層と、前記絶縁層上に選択的に形成され、絶縁膜を介して前記トレンチの側面に対向するゲート電極と、前記トレンチにおいて前記ゲート電極の内側領域に埋め込まれ、かつ前記ドリフト層に対してオーミック接合を形成する第１オーミック電極と、前記窒化物半導体基板の裏面に形成され、前記窒化物半導体基板に対してオーミック接合を形成する第２オーミック電極とを含み、前記トレンチ内における第１オーミック電極の底部が、前記トレンチ内における前記ゲート電極の底部よりも、前記窒化物半導体基板の近くに位置している、請求項１〜７のいずれか一項に記載の窒化物半導体装置である。
この構成によれば、たとえば、ゲート電極に電圧が印加されておらず（ゲート＝０Ｖ）、第２オーミック電極（０Ｖ）と第１オーミック電極との間に電位差Ｖが生じている場合において、電界と電位の関係式：Ｅ＝Ｖ／ｄから、窒化物半導体基板との距離ｄが短い第１オーミック電極の底部に高い電界を負担させることができる。その結果、ドリフト層における電界分布が変わり、ゲート電極にかかる電界を緩和することができる。これにより、ゲート電極近傍での絶縁破壊を抑制できるので、高耐圧化を実現することができる。なお、トレンチに埋め込まれる絶縁層はゲート絶縁膜よりも厚いため、たとえ第１オーミック電極の底部に電界が集中しても、その電界集中に起因して絶縁破壊が発生することは、ほとんどない。
請求項３０に記載の発明は、非極性面または半極性面を結晶成長の主面とする窒化物半導体基板上に、第１ＧａＮ層を形成する工程と、前記第１ＧａＮ層を選択的にエッチングすることによって、ｃ面またはｃ面に対して３０°以下で傾斜した面からなる側面を露出させ、当該側面によって区画されたトレンチを形成する工程と、前記トレンチの前記側面に、Ａｌを含む窒化物半導体からなるＡｌ含有層を形成する工程とを含む、窒化物半導体装置の製造方法である。
この方法によって、請求項８に記載の窒化物半導体装置を製造することができる。
請求項３１に記載の発明は、前記トレンチを形成する工程では、最終的にウエットエッチングによって前記トレンチの形成を終了する、請求項３０に記載の窒化物半導体装置の製造方法である。
この方法によれば、ウエットエッチングの面方位依存性を利用することによって、トレンチの側面を、ｃ面またはｃ面に対して３０°以下で傾斜した面に簡単に成形することができる。
請求項３２に記載の発明は、前記トレンチを形成する工程は、前記ウエットエッチング前にドライエッチングによって前記トレンチを形成する工程を含む、請求項３１に記載の窒化物半導体装置の製造方法である。
この方法によれば、隣り合うトレンチで挟まれた断面視メサ状の第１ＧａＮ層の概形を短時間で形成できるので、その後のウエットエッチングによる側面処理を効率よく進めることができる。
請求項３３に記載の発明は、前記窒化物半導体基板に選択的に活性領域を区画する開口部を有する周囲絶縁層を形成する工程を、前記第１ＧａＮ層の形成前にさらに含み、前記第１ＧａＮ層を形成する工程は、前記活性領域からのエピタキシャル成長によって前記第１ＧａＮ層を形成する、請求項３０〜３２のいずれか一項に記載の窒化物半導体装置の製造方法である。
この方法によれば、窒化物半導体基板の主面全体ではなく、周囲絶縁層の開口部に露出した活性領域のみに選択的にエピタキシャル成長の材料が取り込まれるので、原料効率を向上でき、コストを低減することができる。
図１は、本発明の第１実施形態に係る窒化物半導体装置の模式的な断面図である。 図２は、図１のIII族窒化物半導体積層構造の構造を具体的に示す断面図である。 図３は、図２において破線IIIで囲まれた部分の拡大図である。 図４は、III族窒化物半導体積層構造の積層方向を説明するための図である。 図５は、従来のｎ型ドリフト層および本実施形態の２ＤＥＧドリフト層ついて、電界強度とドリフト層の深さ位置との関係を説明するための図である。 図６は、２ＤＥＧドリフト層における耐圧とオン抵抗との関係を示すグラフである。 図７は、ＧａＮデバイスの電界分布を示すシミュレーション図である。 図８は、ＧａＮデバイスの電界分布を示すシミュレーション図である。 図９は、図１の窒化物半導体装置の製造工程を説明するための図である。 図１０Ａは、図２のIII族窒化物半導体積層構造の製造工程を説明するための図である。 図１０Ｂは、図１０Ａの次の工程を示す図である。 図１０Ｃは、図１０Ｂの次の工程を示す図である。 図１０Ｄは、図１０Ｃの次の工程を示す図である。 図１０Ｅは、図１０Ｄの次の工程を示す図である。 図１０Ｆは、図１０Ｅの次の工程を示す図である。 図１０Ｇは、図１０Ｆの次の工程を示す図である。 図１１は、図２のIII族窒化物半導体積層構造の変形例を示す図である。 図１２は、図２のIII族窒化物半導体積層構造の他の変形例を示す図である。 図１３は、図１の窒化物半導体装置の他の変形例を示す図である。 図１４は、図１の窒化物半導体装置の他の変形例を示す図である。 図１５は、図１３の窒化物半導体装置の製造工程を説明するための図である。 図１６は、図１４の窒化物半導体装置の製造工程を説明するための図である。 図１７は、本発明の第２実施形態に係る窒化物半導体装置の模式的な断面図である。 図１８Ａは、図１７の窒化物半導体装置の製造工程を説明するための図である。 図１８Ｂは、図１８Ａの次の工程を示す図である。 図１９は、ＧａＮデバイスの電界分布を示すシミュレーション図である。 図２０は、ＧａＮデバイスの電界分布を示すシミュレーション図である。 図２１は、ＧａＮデバイスの電界分布を示すシミュレーション図である。 図２２は、本発明の第３実施形態に係る窒化物半導体装置の模式的な断面図である。 図２３Ａは、図２２の窒化物半導体装置の製造工程を説明するための図である。 図２３Ｂは、図２３Ａの次の工程を示す図である。 図２３Ｃは、図２３Ｂの次の工程を示す図である。 図２４は、本発明の第４実施形態に係る窒化物半導体装置の模式的な断面図である。 図２５Ａは、図２４の窒化物半導体装置の製造工程を説明するための図である。 図２５Ｂは、図２５Ａの次の工程を示す図である。 図２５Ｃは、図２５Ｂの次の工程を示す図である。 図２６は、本発明の第５実施形態に係る窒化物半導体装置の模式的な断面図である。 図２７Ａは、図２６の窒化物半導体装置の製造工程を説明するための図である。 図２７Ｂは、図２７Ａの次の工程を示す図である。 図２７Ｃは、図２７Ｂの次の工程を示す図である。 図２７Ｄは、図２７Ｃの次の工程を示す図である。 図２７Ｅは、図２７Ｄの次の工程を示す図である。 図２７Ｆは、図２７Ｅの次の工程を示す図である。 図２７Ｇは、図２７Ｆの次の工程を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る窒化物半導体装置１の模式的な断面図である。
窒化物半導体装置１は、ＧａＮ基板２と、ＧａＮ基板２の主面２１に形成された周囲絶縁層１９とを含む。
周囲絶縁層１９は、その内方領域に開口部２０が形成されるように、ＧａＮ基板２の周縁に沿って環状に形成されている。この周囲絶縁層１９によって、ＧａＮ基板２には、周囲絶縁層１９の開口部２０に露出する活性領域２３と、周囲絶縁層１９で覆われた不活性領域２４とが設定されている。
開口部２０の内面は、主面２１に対する傾斜角が互いに異なる下側面２５および上側面２６を含み、これらが開口部２０の深さ方向途中において連続している。この実施形態では、下側面２５が主面２１に対する垂直面であり、上側面２６が主面２１に対して６０°以下の傾斜角αで外側に傾斜した傾斜面である。これにより、開口部２０は、深さ方向途中から開放側へ向かって径がテーパ状に広がる形状を有している。
周囲絶縁層１９に取り囲まれるように、開口部２０にはIII族窒化物半導体積層構造３が埋め込まれている。この実施形態では、周囲絶縁層１９が、主面２１に接するように主面２１上に直接形成されていることから、III族窒化物半導体積層構造３は、主面２１から開口部２０の内面に沿って（この実施形態では、下側面２５および上側面２６の両方に沿って）形成されている。III族窒化物半導体積層構造３の上面は、周囲絶縁層１９の上面に対してややＧａＮ基板２に近い側に位置しており、当該上面同士の間に高低差が生じている。この高低差は、たとえば、０．５ｎｍ以下であることが好ましい。この範囲内では、主面２１に対するIII族窒化物半導体積層構造３の上面の高さ位置は、周囲絶縁層１９の上面の高さ位置と同じ（高低差＝０）であってもよい。
また、窒化物半導体装置１は、ＧａＮ基板２の裏面２２（III族窒化物半導体積層構造３と反対側の表面）に接触するように形成された本発明の第２電極の一例としてのカソード電極４と、III族窒化物半導体積層構造３の表面に接触するように形成された本発明の第１電極の一例としてのアノード電極５とを含む。
図１に示すように、アノード電極５は、III族窒化物半導体積層構造３および周囲絶縁層１９に跨って形成され、周囲絶縁層１９上に配置された終端部２７を有している。この実施形態では、外側に広がる傾斜面（上側面２６）が開口部２０の上部に形成されていることから、III族窒化物半導体積層構造３と周囲絶縁層１９の境界２８の下方領域が絶縁部物（周囲絶縁層１９）で構成されている。したがって、当該境界２８に形成されるアノード電極５の段差部の下方を絶縁物で支持することができる。
さらに、周囲絶縁層１９に関して以下に説明を加える。周囲絶縁層１９は、ＧａＮよりも絶縁破壊電界強度が大きい材料からなることが好ましい。具体的には、ＳｉＯ２、ＳｉＮ等、主としてＳｉを含む絶縁材料であってもよい。この他、Ａｌ２Ｏ３、ＺｒＯ２等であってもよい。また、周囲絶縁層１９の開口部２０の径は、たとえば、５００μｍ〜５ｍｍであってもよい。また、周囲絶縁層１９の厚さ（主面２１から上面までの高さ）は、たとえば、１μｍ〜２０μｍであってもよい。
図２は、図１のIII族窒化物半導体積層構造３の構造を具体的に示す断面図である。図３は、図２において破線IIIで囲まれた部分の拡大図である。図４は、III族窒化物半導体積層構造３の積層方向ＤＬを説明するための図である。なお、図３および図４では、III族窒化物半導体積層構造３の各部を認識しやすい大きさとするために、各部の縮尺を図２の縮尺から適宜変更している。
図２に示すように、窒化物半導体装置１は、ＧａＮ基板２と、ＧａＮ基板２の主面２１に結晶成長によって形成されたIII族窒化物半導体積層構造３と、ＧａＮ基板２の裏面２２（III族窒化物半導体積層構造３と反対側の表面）に接触するように形成されたカソード電極４と、III族窒化物半導体積層構造３の表面に接触するように形成されたアノード電極５とを備えたショットキーバリアダイオードを含む。
ＧａＮ基板２は、この実施形態では、ＧａＮ単結晶基板で構成されている。ＧａＮ基板２は、非極性面の一つであるｍ面（１０−１０）を主面２１としたものであり、主面２１上における結晶成長によって、III族窒化物半導体積層構造３が形成されている。したがって、III族窒化物半導体積層構造３は、ｍ面を結晶成長主面とするIII族窒化物半導体からなり、その表面は、ＧａＮ基板２の主面２１と同じｍ面となっている。なお、ＧａＮ基板２の主面２１は、非極性面の別の一つであるａ面（１１−２０）であってもよいし、半極性面である（１１−２１）面、（１１−２２）面、（１０−１１）面、（１０−１２）面、（２０−２１）面等であってもよい。ＧａＮ基板２の主面２１にどの面方位を採用するかは、主面２１から結晶成長させられるIII族窒化物半導体の種類に応じて選択すればよい。また、ＧａＮ基板２は、この実施形態では、ｎ＋型の導電型を有しており、その濃度は、たとえば、１×１０１８ｃｍ−３〜５×１０１８ｃｍ−３である。
図３に示すように、III族窒化物半導体積層構造３は、第１ＧａＮ層６と、ＡｌＧａＮ層７と、第２ＧａＮ層８とを備えている。第１ＧａＮ層６は、ＧａＮ基板２上に複数のストライプ状のトレンチ９が形成されるように、互いに間隔を空けてストライプ状に配列されている。ＡｌＧａＮ層７および第２ＧａＮ層８は、各第１ＧａＮ層６の両側面１１のそれぞれに、この順に積層されている。
III族窒化物半導体積層構造３の積層形態は、図４（ａ）〜（ｃ）を参照して、より具体的に説明できる。まず、第１ＧａＮ層６は、ｃ軸［０００１］に垂直なｃ面（０００１）またはｃ面（０００１）に対して３０°以下で傾斜した面からなる両側面１１を有する断面視メサ状に形成されている。つまり、第１ＧａＮ層６は、ＧａＮ基板２の主面２１と平行な上面１０と、当該上面１０から急峻な角度で下方に向かう側面１１とを含むテーブル状の隆起体となっている。図４（ａ）に側面１１がｃ面の例、図４（ｂ）に側面１１がｃ面に対してθ１＝１５°で傾斜した面の例、および図４（ｃ）に側面１１がｃ面に対してθ２＝３０°で傾斜した面の例を、それぞれ示している。これにより、ＧａＮ基板２上には、隣り合う第１ＧａＮ層６の側面１１およびＧａＮ基板２の主面２１によって区画され、第１ＧａＮ層６との間で側面１１を共有するトレンチ９が形成されている。
ＡｌＧａＮ層７および第２ＧａＮ層８は、各第１ＧａＮ層６の上面１０が露出するように、各第１ＧａＮ層６の側面１１のみに選択的に層状に積層されている。前述のように側面１１がｃ面またはｃ面に対して３０°以下で傾斜した面からなるので、ＡｌＧａＮ層７および第２ＧａＮ層８は、ｃ軸［０００１］またはｃ軸［０００１］に対して３０°以下で傾斜した軸に一致する方向ＤＬ（側面１１の法線方向）に沿って積層されることとなる。こうして、ＧａＮ基板２の主面２１に対して横方向に第１ＧａＮ層６、ＡｌＧａＮ層７および第２ＧａＮ層８が積層された、III族窒化物半導体積層構造３が構成されている。したがって、III族窒化物半導体積層構造３の積層端面は、第１ＧａＮ層６の上面１０および下面（ＧａＮ基板２との接触面）にそれぞれ連なるようにＧａＮ基板２の主面２１に沿って形成された一対の端面（上側端面１２および下側端面１３）を含む。この実施形態では、上側端面１２が、ＧａＮ基板２の主面２１と平行に形成されたIII族窒化物半導体積層構造３の表面を形成している。なお、下側端面１３では、ＡｌＧａＮ層７が第２ＧａＮ層８の下方に回り込むことによって、ＡｌＧａＮ層７と第２ＧａＮ層８との界面（ＡｌＧａＮ／ＧａＮ界面）がＡｌＧａＮ層７に覆われていてもよい（具体的には、図１１参照）。
図３に示すように、トレンチ９において第２ＧａＮ層８の内側の領域には、たとえば酸化シリコン（ＳｉＯ２）からなる絶縁層１４が埋め込まれている。これにより、III族窒化物半導体積層構造３の上側端面１２と絶縁層１４の上面とが互いに平坦に連なって一体的な平坦面を形成している。なお、絶縁層１４は、ＳｉＯ２に代えて、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＡｌＯＮおよびＡｌ２Ｏ３のいずれかからなっていてもよい。また、絶縁層１４は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＡｌＯＮおよびＡｌ２Ｏ３の２種以上が組み合わされた多層膜からなっていてもよい。その場合、当該多層膜は、III族窒化物半導体に接する第１層目として、ＳｉＯ２膜、ＳｉＮ膜またはＳｉＯＮ膜を含んでいることが好ましい。
アノード電極５は、この平坦面を覆うように形成されて、絶縁層１４の上面を介して複数のIII族窒化物半導体積層構造３の上側端面１２に跨っている。こうして、アノード電極５は、上側端面１２において、第１ＧａＮ層６、ＡｌＧａＮ層７および第２ＧａＮ層８に接合されている。アノード電極５は、III族窒化物半導体積層構造３に対してショットキー接合を形成するショットキー電極である。アノード電極５としては、たとえば、Ｐｔ（白金）、Ｎｉ／Ａｕ（ニッケル／金）、Ｎｉ／Ｔｉ／Ａｕ（ニッケル／チタン／金）、Ｐｄ／Ａｕ（パラジウム／金）、Ｐｄ／Ｔｉ／Ａｕ（パラジウム／チタン／金）、Ｐｄ／Ｐｔ／Ａｕ（パラジウム／白金／金）等を適用できる。これらの材料の適用によって、アノード電極５をIII族窒化物半導体積層構造３に対して良好にショットキー接合させることができる。
カソード電極４は、図２に示すように、ＧａＮ基板２の裏面２２を覆うように形成されている。カソード電極４は、ＧａＮ基板２に対してオーミック接合を形成するオーミック電極である。カソード電極４としては、たとえば、Ａｌ（アルミニウム）、Ｔｉ／Ａｌ（チタン／アルミニウム）等を適用できる。これらの材料の適用によって、カソード電極４をＧａＮ基板２に対して良好にオーミック接合させることができる。
次に、図３を参照して、III族窒化物半導体積層構造３の各部の詳細について、以下に説明を加える。
III族窒化物半導体積層構造３の厚さｄ（ＧａＮ基板２の主面２１の法線方向の幅）は、たとえば、２μｍ〜２０μｍである。
また、III族窒化物半導体積層構造３の積層方向ＤＬにおける各層の厚さに関して、第１ＧａＮ層６が１μｍ〜５μｍ厚さであり、ＡｌＧａＮ層７が１０ｎｍ〜３０ｎｍ厚さであり、第２ＧａＮ層８が１０ｎｍ〜１００ｎｍ厚さである。つまり、ＡｌＧａＮ層７および第２ＧａＮ層８の厚さは、III族窒化物半導体積層構造３のベースとなる第１ＧａＮ層６に比べて、三桁程度小さい数値で表される。
トレンチ９の周期Ｗは、２μｍ〜２０μｍである。周期Ｗは、たとえば、各第１ＧａＮ層６およびその両側面１１に形成されたＡｌＧａＮ層７および第２ＧａＮ層８を含む積層構造を単位セルとしたときに、当該単位セルの幅およびトレンチ９の幅を合計した値で表される。
また、第１ＧａＮ層６、ＡｌＧａＮ層７および第２ＧａＮ層８は、いずれもｉ型の真性（ノンドープ）窒化物半導体からなり、意図的に不純物が導入されていない。
そして、III族窒化物半導体積層構造３内には、その積層界面（ＧａＮ／ＡｌＧａＮ界面）近傍において、二次元電子ガス層１５（Two Dimensional Electron Gas：２ＤＥＧ）および二次元正孔ガス層１６が生じている。二次元電子ガス層１５および二次元正孔ガス層１６は、ＧａＮ／ＡｌＧａＮ界面に対してＧａＮ側に生じている。ＧａＮは、たとえばｃ面における格子定数がＡｌＧａＮよりも大きく、その影響によりｃ面に沿うＧａＮ／ＡｌＧａＮ界面では、当該界面に沿う引っ張り歪みがＡｌＧａＮに生じてピエゾ分極が発生する。このピエゾ分極によってＧａＮ／ＡｌＧａＮ界面に発生した分極電荷（電子および正孔）が、ＡｌＧａＮよりも相対的に電子親和力の小さいＧａＮに形成された井戸層に閉じ込められ、積層界面に沿う方向のみに選択的に自由度を有するガス層をＧａＮ内に形成する。
より具体的には、各単位セルの第１ＧａＮ層６の一方および他方の側面１１に沿って、それぞれ、二次元電子ガス層１５および二次元正孔ガス層１６が生じている。二次元電子ガス層１５および二次元正孔ガス層１６は、第１ＧａＮ層６内において対で形成されるので、第１ＧａＮ層６内での電気的な中性が保持される。そして、ＡｌＧａＮ層７を挟んで当該二次元電子ガス層１５に対向する第２ＧａＮ層８には、二次元正孔ガス層１６が二次元電子ガス層１５に対して相補的に生じている。一方、ＡｌＧａＮ層７を挟んで第１ＧａＮ層６の二次元正孔ガス層１６に対向する第２ＧａＮ層８には、二次元電子ガス層１５が二次元正孔ガス層１６に対して相補的に生じている。
これにより、III族窒化物半導体積層構造３には、ＧａＮ基板２の主面２１に対して縦方向に上側端面１２から下側端面１３（ＧａＮ基板２の主面２１）に達する二次元電子ガス層１５および二次元正孔ガス層１６が形成されている。すなわち、窒化物半導体装置１では、縦方向に沿って延びるＧａＮ／ＡｌＧａＮ界面をｃ面またはｃ面に対して３０°以下で傾斜した面にすることによって、当該縦方向に効率よく二次元電子ガス層１５および二次元正孔ガス層１６を形成することができる。こうして、III族窒化物半導体積層構造３をドリフト層とし、当該ドリフト層の上面（上側端面１２）に接するアノード電極５とＧａＮ基板２の裏面２２に接するカソード電極４とが導通可能な縦型デバイスが構成されている。ｎ＋型ＧａＮ基板２がカソードとして使用される窒化物半導体装置１では、二次元電子ガス層１５が電流チャネルとして用いられる。
そして、窒化物半導体装置１（ショットキーバリアダイオード）では、アノード電極５に正電圧、カソード電極４に負電圧が印加される順方向バイアス状態が形成されることによって、カソード電極４からアノード電極５へと、ドリフト層（III族窒化物半導体積層構造３）の二次元電子ガス層１５を介して電子（キャリヤ）が移動して電流が流れる。
一方、図５の中央の図に示すように、アノード（上側端面１２）に負電圧、カソード（下側端面１３）に正電圧が印加されて逆方向バイアス状態が形成されれば、アノード電極５とIII族窒化物半導体積層構造３との間にショットキー障壁が形成されて、アノード−カソード間が遮断状態となる。この逆方向バイアス状態ではIII族窒化物半導体積層構造３の上側端面１２と下側端面１３との間に、逆方向電圧に応じた大きさの電界がかかることになる。
逆方向バイアスに関して、ｎ型半導体層のみからなるドリフト層（ｎ型ドリフト層）を備える従来のショットキーバリアダイオード（図５の左の図）では、カソード界面からの距離に比例して電界強度Ｅが増加し、ショットキー界面で最大となる。たとえば、図５のグラフに破線で示すように、電界強度Ｅが増加する。これに対して、この実施形態のドリフト層（III族窒化物半導体積層構造３）では、二次元電子ガス層１５が縦方向に形成されているため、上側端面１２（ショットキー界面）と下側端面１３（カソード界面）との間の電位が一定に保持される。そのため、図５のグラフに実線で示すように、カソード界面からの距離に関係なく電界強度Ｅの大きさが一定となる。
図５のグラフでは、実線および破線で囲まれた領域の面積がドリフト層の耐圧Ｖｂに一致するので、絶縁破壊電界強度Ｅｃが同じである条件では、Ｖｂ＝Ｅｃ×ｄ（ドリフト層の厚さ）で示されるこの２ＤＥＧドリフト層の方が、Ｖｂ＝Ｅｃ×ｄ／２で示されるｎ型ドリフト層よりも高い耐圧を実現することができる。つまり、この実施形態の窒化物半導体装置１は、縦型デバイスとしての基本構造を有することにより高耐圧を実現できることに加え、従来の縦型デバイスに比べても耐圧を向上させることができる。
また、窒化物半導体装置１の低抵抗化の実現については、図６によって実証することができる。図６は、ドリフト層における耐圧Ｖｂとオン抵抗Ｒｏｎ・Ａとの関係を示すグラフである。図６では、窒化物半導体装置１の比較対象として、Ｓｉ、ＳｉＣおよびＧａＮそれぞれを使用して単独でドリフト層を形成した場合の特性限界（リミット）を示している。
図６によると、７００Ｖ以上の耐圧Ｖｂを有するデバイスを作製した場合、たとえば窒化物半導体装置１と同様にＧａＮを用いたＧａＮリミットと比べても、窒化物半導体装置１（２ＤＥＧ type ＧａＮリミット）のオン抵抗Ｒｏｎ・Ａの方が明らかに低く、低抵抗化を実現できることが分かる。この低抵抗化の要因は、二次元電子ガス層１５をチャネルとして利用できる結果、チャネル移動度を向上できたためであると考えられる。さらに、窒化物半導体装置１は縦型デバイスであることから、単位面積当たりのチャネルの集積度（チャネル密度）を上げることができ、この効果によっても低抵抗化を図ることができる。
なお、図６の２ＤＥＧ type ＧａＮリミットの直線は、次の（１）および（２）の二式から（３）式を導くことによって求めた。
Ｒｏｎ・Ａ＝Ｒｓｈ×ｄ×Ｗ・・・（１）
Ｖｂ＝Ｅｃ×ｄ・・・（２）
Ｒｏｎ・Ａ＝Ｒｓｈ×Ｗ×Ｖｂ／Ｅｃ・・・（３）
（式（１）〜（３）中、Ｒｓｈは二次元電子ガス層１５のシート抵抗であってＲｓｈ＝３００Ω／□とし、Ｗはトレンチ９の周期であってＷ＝１０μｍとして計算した。）
以上、図５および図６で示したように、この実施形態の窒化物半導体装置１は、二次元電子ガス層１５を縦方向に発生させることによって、従来の縦型デバイスよりも、高耐圧および低抵抗の両方の特性を兼ね揃えた縦型デバイスを実現することができる。
したがって、窒化物半導体装置１を一例とする本発明の窒化物半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むパワーデバイスとして好適に使用することができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
図７および図８は、ＧａＮデバイスの電界分布を示すシミュレーション図である。図７および図８を参照して、III族窒化物半導体積層構造３が活性領域２３に選択的に形成された構造によって、電界集中がどのように緩和されるかについて説明する。なお、図７および図８のシミュレーションでは、電極−ＧａＮ基板間の印加電圧を６００Ｖに設定した。
まず、図７に示すように、ＧａＮ基板の主面全域にＧａＮドリフト層が形成され、当該ＧａＮドリフト層の表面にＳｉＯ２膜を設けるだけの構造では、ＳｉＯ２膜の内方領域（活性領域）とその外側の領域（不活性領域）との境界部分に位置する電極の段差部に最も高い２ＭＶ／ｃｍの電界がかかっており、この部分に電界が集中していることがわかる。そのため、この段差部直下のＧａＮドリフト層で絶縁破壊が起きるおそれがある。
これに対し、図８では、ＧａＮ基板の主面からＳｉＯ２の上面までの高さは９μｍで図７の構造とは変わらないが、不活性領域のＧａＮドリフト層をＳｉＯ２に置き換えたことによって、電界分布に変化が生じている。具体的には、図７の構造では最も高い電界がかかっていた電極の段差部での電界が１．０ＭＶ／ｃｍまで減少し、代わりに、最大電界の位置が電極の終端部にシフトしている。これら両方の位置では、下方がＧａＮよりも絶縁破壊電界強度が高いＳｉＯ２で構成されているため、１．０ＭＶ／ｃｍ程度の電界しかかかっていない段差部直下で絶縁破壊が起きることはほとんどない。一方、最大電界が位置する電極の終端部の直下では、ＧａＮ基板の不活性領域上のＧａＮをなくしてＳｉＯ２膜のみを形成したことによって、９μｍという大きな厚さがＳｉＯ２膜に確保されている。そのため、電極の終端部に電界が集中していても、この部分で絶縁破壊が起きることを防止することもできる。
以上、図８から、ＳｉデバイスやＳｉＣデバイスとは異なり、ｐ型のガードリングを形成して絶縁破壊を防止する対策を施すことが困難なＧａＮデバイスにおいても、ＧａＮドリフト層とその周囲のＳｉＯ２膜の構造を工夫することによって、絶縁破壊の防止効果を十分に実現できることが証明された。
次に、窒化物半導体装置１の製造方法を説明する。
図９は、図１の窒化物半導体装置１の製造工程を説明するための図である。
窒化物半導体装置１は、概略としては、図９に示す工程を経て製造することができる。
まず、ＧａＮ基板２の主面２１を覆う絶縁層が形成され、この絶縁層が選択的にドライエッチングされる。これにより、ＧａＮ基板２に活性領域２３を選択的に区画する開口部２０を有する周囲絶縁層１９が形成される。この際、傾斜した上側面２６は、ドライエッチングの条件を適切に設定することによって形成することができる。
次に、活性領域２３からのエピタキシャル成長等によって、開口部２０にIII族窒化物半導体積層構造３が形成される。III族窒化物半導体積層構造３の詳細な形成方法は、図１０Ａ〜図１０Ｇを用いて後に説明する。
次に、III族窒化物半導体積層構造３および周囲絶縁層１９を覆うように電極材料層が形成され、この電極材料層が選択的にドライエッチングされる。これにより、III族窒化物半導体積層構造３および周囲絶縁層１９に跨り、周囲絶縁層１９上に終端部２７を有するアノード電極５が形成される。次に、ＧａＮ基板２の裏面２２にカソード電極４が形成される。なお、アノード電極５の形成工程およびカソード電極４の形成工程の順序は、入れ替わってもよい。
次に、III族窒化物半導体積層構造３の製造工程を、より具体的に説明する。
図１０Ａ〜図１０Ｇは、図２のIII族窒化物半導体積層構造３の製造工程を工程順に説明するための図である。
III族窒化物半導体積層構造３を製造するには、周囲絶縁層１９の形成後、まず、図１０Ａに示すように、ＧａＮ基板２の主面２１（ｍ面）からｉ型の第１ＧａＮ層６が結晶成長させられる。この実施形態では、ＧａＮの上面が周囲絶縁層１９の上側面２６（図９参照）の高さになるまで、エピタキシャル成長が続けられる。また、第１ＧａＮ層６は、この段階では、ＧａＮ基板２の主面２１全域に一様な厚さで形成される。第１ＧａＮ層６の成長方法として、たとえば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相成長）、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシャル成長）、ＶＰＥ（Vapor Phase Epitaxy：気相エピタキシャル成長）、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシャル成長）等の方法が適用できる。第１ＧａＮ層６の形成後、第１ＧａＮ層６の上面１０に、たとえば酸化シリコン（ＳｉＯ２）等の絶縁材料からなるハードマスク１７が形成される。
次に、図１０Ｂに示すように、ハードマスク１７が選択的にエッチングされることによって、ラインアンドスペースパターンに加工される。このときのラインアンドスペースの寸法（Ｌ／Ｓ）は、たとえば、２μｍ／２μｍ〜１０μｍ／１０μｍ（この実施形態では、５μｍ／５μｍ）とされる。これにより、ライン状に残存したハードマスク１７の間から、第１ＧａＮ層６がライン状に選択的に露出する。
次に、図１０Ｃに示すように、ハードマスク１７を介して第１ＧａＮ層６が選択的にエッチングされる。この初期エッチングは、ドライエッチングで行われ、たとえば塩素系ガスがエッチングガスとして使用される。これにより、第１ＧａＮ層６が複数本のストライプ状に成形されると共に、第１ＧａＮ層６の側面１１およびＧａＮ基板２の主面２１で区画されたトレンチ９が形成される。なお、この段階では、トレンチ９の側面１１は、ｃ面またはｃ面に対して３０°以下で傾斜した面に形成されていなくてもよい。
次に、図１０Ｄに示すように、ハードマスク１７を介して第１ＧａＮ層６が選択的にエッチングされる。ドライエッチング後のこの最終エッチングは、ウエットエッチングで行われ、たとえば水酸化テトラメチルアンモニウム（ＴＭＡＨ）や水酸化カリウム（ＫＯＨ）がエッチング液として使用される。ウエットエッチングの面方位依存性によって、トレンチ９の側面１１が選択的に浸食される。これにより、側面１１が既にｃ面またはｃ面に対して３０°以下で傾斜した面である場合には側面１１の表面状態が改善され、違う場合であっても、このウエットエッチングによって、ｃ面またはｃ面に対して３０°以下で傾斜した面が、III族窒化物半導体積層構造３の結晶成長の主面（側面１１）として現れる。
次に、図１０Ｅに示すように、第１ＧａＮ層６の上面１０をハードマスク１７で覆った状態で、ｉ型ＡｌＧａＮおよびｉ型ＧａＮを結晶成長させられる。このＡｌＧａＮおよびＧａＮは、第１ＧａＮ層６の側面１１に加えてＧａＮ基板２の主面２１からも並行して成長する場合があるが、図１０Ｅでは側面１１に成長した部分のみを示している（変形例については、図１１参照）。こうして、トレンチ９内のみに選択的にＡｌＧａＮ層７および第２ＧａＮ層８が形成されて、III族窒化物半導体積層構造３が形成される。なお、第２ＧａＮ層８の結晶成長の際には、隣り合う第１ＧａＮ層６から成長するＧａＮ同士がトレンチ９内で接合することを防止するため、第２ＧａＮ層８の外側にトレンチ９の空間部が残るように成長厚さが制御される。
次に、図１０Ｆに示すように、たとえば、ＰＥＣＶＤ法（Plasma Enhanced Chemical Vapor Deposition：プラズマ化学気相成長法）によって酸化シリコン（ＳｉＯ２）等の絶縁材料が堆積させられる。これにより、トレンチ９を埋戻し、III族窒化物半導体積層構造３全体を覆う絶縁層１４が形成される。
次に、図１０Ｇに示すように、エッチバックにより、絶縁層１４の表面全体が削られて平坦化される。エッチバックは、III族窒化物半導体積層構造３の上側端面１２が露出するまで行われる。この際、絶縁層１４およびハードマスク１７が共に同じ材料（この実施形態では、酸化シリコン）からなるのであれば、共通のエッチングガスを用いた同一工程で、絶縁層１４およびハードマスク１７を連続してエッチングすることができる。こうして、トレンチ９に埋め込まれた絶縁層１４が得られる。
この後、アノード電極５およびカソード電極４が形成されることによって、窒化物半導体装置１が得られる。
前述のように、窒化物半導体装置１では、縦方向に沿うＧａＮ／ＡｌＧａＮ界面に二次元電子ガス層１５を効率よく形成するため、ＧａＮ／ＡｌＧａＮ界面をｃ面またはｃ面に対して３０°以下で傾斜した面に形成する必要がある。ＧａＮ／ＡｌＧａＮ界面は、III族窒化物半導体積層構造３の結晶成長の主面であるトレンチ９の側面１１と同じ面方位となるので、当該側面１１をｃ面またはｃ面に対して３０°以下で傾斜した面に形成すればよい。そして、上記の方法では、図１０Ｄに示すように、ウエットエッチングの面方位依存性を利用するので、当該側面１１をｃ面またはｃ面に対して３０°以下で傾斜した面に簡単に形成することができる。しかも、主面２１全域に形成された第１ＧａＮ層６をいきなりウエットエッチングするのではなく、まずは図１０Ｃに示すようにドライエッチングによって第１ＧａＮ層６をストライプ状に成形し、その後、ウエットエッチングが行われる。これにより、主面２１に対して比較的急な傾斜側面１１が現れるので、ウエットエッチングによる側面１１の処理を効率よく進めることができる。
また、図１０Ｅに示すように、第２ＧａＮ層８の結晶成長の際、第２ＧａＮ層８の外側にトレンチ９の空間部を残すことによって、成長するＧａＮ同士がトレンチ９内で接合することが防止される。これにより、リーク電流の要因となる転位欠陥が入りやすいＧａＮ結晶界面を減らすことができるので、信頼性の高いデバイスを実現することができる。
なお、窒化物半導体装置１では、III族窒化物半導体積層構造３の結晶成長の際（図１０Ｅ参照）、ＧａＮ基板２の主面２１からもＧａＮおよびＡｌＧａＮが成長することによって、図１１に示すように、トレンチ９の底面（ＧａＮ基板２の主面２１）にＡｌＧａＮ層７および第２ＧａＮ層８からなる積層構造が形成されていてもよい。
また、窒化物半導体装置１は、図１２に示すように、ＧａＮ基板２上に、さらにｎ型のバッファ層１８（たとえば、ＧａＮ層）を有していてもよい。この場合、III族窒化物半導体積層構造３の下側端面１３（積層端面）は、バッファ層１８に接していてもよい。
また、ＧａＮの絶縁破壊を防止するという点のみに焦点を当てるのであれば、ＧａＮ基板２上には、III族窒化物半導体積層構造３に代えて、図１に示すように、III族窒化物半導体層３０（単層）が形成され、当該III族窒化物半導体層３０の上面に接するようにアノード電極５（ショットキー電極）が形成されていてもよい。
この場合、周囲絶縁層１９の開口部２０の内面は、図１３に示すように、主面２１に対する垂直面２９のみからなっていてもよい。
また、III族窒化物半導体層３０は、図１４に示すように、開口部２０に形成される第１部分３８の他に、不活性領域２４においてＧａＮ基板２と周囲絶縁層１９との間に形成され、第１部分３８を取り囲む第２部分３９をさらに含んでいてもよい。すなわち、III族窒化物半導体層３０は、第１部分３８と、第１部分３８の下部から外側に引き出された引き出し部（第２部分３９）とを一体的に含む、フランジ状に形成されていてもよい。
また、図１３および図１４に示すように、主面２１に対するIII族窒化物半導体層３０の上面の高さ位置は、周囲絶縁層１９の上面の高さ位置と同じ（高低差＝０）であってもよい。これにより、アノード電極５が形成される面（電極形成面）に関して、活性領域２３および不活性領域２４を連続な平坦面にすることができる。その結果、図１では境界２８に生じていたアノード電極５の段差部をなくすことができる。
なお、図１３および図１４に示した変形例は、ドリフト層がIII族窒化物半導体積層構造３である場合にも適用することができる。
図１３に示す構造は、たとえば、図１５の製造工程によって製造することができる。まず、ＧａＮ基板２の主面２１を覆う絶縁層が形成され、この絶縁層が選択的にドライエッチングされる。これにより、ＧａＮ基板２に活性領域２３を選択的に区画する開口部２０を有する周囲絶縁層１９が形成される。この際、垂直面２９は、ドライエッチングの条件を適切に設定することによって形成することができる。
次に、活性領域２３からのエピタキシャル成長によって、開口部２０にIII族窒化物半導体層３０が形成される。
次に、III族窒化物半導体層３０および周囲絶縁層１９を覆うように電極材料層が形成され、この電極材料層が選択的にドライエッチングされる。これにより、III族窒化物半導体層３０および周囲絶縁層１９に跨り、周囲絶縁層１９上に終端部２７を有するアノード電極５が形成される。次に、ＧａＮ基板２の裏面２２にカソード電極４が形成される。なお、アノード電極５の形成工程およびカソード電極４の形成工程の順序は、入れ替わってもよい。
一方、図１４に示す構造は、たとえば、図１６の製造工程によって製造することができる。まず、ＧａＮ基板２の主面２１からのエピタキシャル成長によって、III族窒化物半導体層３０が主面２１全域に形成される。
次に、III族窒化物半導体層３０の終端部を選択的にエッチングすることによって、III族窒化物半導体層３０に凹部４０が形成される。
次に、凹部４０を埋め戻し、さらにIII族窒化物半導体層３０を覆うように絶縁層が形成される。その後、III族窒化物半導体層３０の上面が露出するまで、当該絶縁層がエッチバックされる。これにより、凹部４０に埋め込まれた周囲絶縁層１９が得られる。
次に、III族窒化物半導体層３０および周囲絶縁層１９を覆うように電極材料層が形成され、この電極材料層が選択的にドライエッチングされる。これにより、III族窒化物半導体層３０および周囲絶縁層１９に跨り、周囲絶縁層１９上に終端部２７を有するアノード電極５が形成される。次に、ＧａＮ基板２の裏面２２にカソード電極４が形成される。なお、アノード電極５の形成工程およびカソード電極４の形成工程の順序は、入れ替わってもよい。
図１７は、本発明の第２実施形態に係る窒化物半導体装置４１の模式的な断面図である。図１７において、前述の図３と同じ要素には同一の参照符号を付して示す。
窒化物半導体装置４１において絶縁層１４は、III族窒化物半導体積層構造３の上側端面１２よりも一段下がった凹部４２を選択的に有している。凹部４２は、両側の第２ＧａＮ層８との境界のそれぞれから内側に間隔を空けた位置に形成され、その底部が絶縁層１４の厚さ方向途中に位置している。凹部４２の深さＤは、０．５μｍ〜５μｍであることが好ましい。また、互いに隣り合う凹部４２間の幅Ｗ１は、１μｍ〜１０μｍであることが好ましい。
アノード電極５は、凹部４２を埋め込むように、III族窒化物半導体積層構造３および絶縁層１４に跨って形成されている。これにより、アノード電極５は、III族窒化物半導体積層構造３の上側端面１２においてショットキー界面を有し、凹部４２の底面４３において絶縁層１４と接する絶縁層界面を有している。また、アノード電極５は、トレンチ９の側面に対しては、絶縁層１４の一部を介して対向している。
窒化物半導体装置４１によれば、アノード電極５は、凹部４２の底面４３において、ＧａＮ基板２に選択的に近くなった（距離ｄ２）絶縁層界面を有している。この距離ｄ２は、ＧａＮ基板２からアノード電極５のショットキー界面（上側端面１２）までの距離ｄよりも短い。そのため、たとえば、カソード電極４（０Ｖ）とアノード電極５との間に電位差Ｖが生じている場合において、電界と電位の関係式：Ｅ＝Ｖ／ｄから、ＧａＮ基板２との距離が短い絶縁層界面付近に高い電界を負担させることができる。その結果、III族窒化物半導体積層構造３における電界分布が変わり、ショットキー界面での電界を緩和することができる。これにより、ショットキー界面の障壁高さを大きくせずに（順方向電圧を上げずに）、逆方向リーク電流を低減することができる。なお、絶縁層１４には電流パスが形成されないので、たとえ絶縁層界面に電界が集中しても、その電界集中に起因して逆方向リーク電流が発生することは、ほとんどない。
また、たとえば、図１においてドリフト層がIII族窒化物半導体層３０（単層）であるショットキーバリアダイオードにおいても、III族窒化物半導体層３０に凹部を形成することによって、同様の効果を得ることができる。しかしながら、この構造では、凹部の形成によって電流経路が狭くなってオン抵抗が増加する場合がある。
これに対し、III族窒化物半導体積層構造３の場合には、チャネルとして、局所的に分布する二次元電子ガス層１５を用いるので、オン抵抗が増加するといった背反が生じることなく逆方向リーク電流を低減することができる。
図１８Ａおよび図１８Ｂは、図１７の窒化物半導体装置４１の製造工程を工程順に説明するための図である。
窒化物半導体装置４１を製造するには、まず、図１０Ａ〜図１０Ｇに示した工程を行うことによって、ＧａＮ基板２上にIII族窒化物半導体積層構造３が形成され、その後、トレンチ９に埋め込まれた絶縁層１４が形成される。
次に、図１８Ａに示すように、絶縁層１４が選択的にドライエッチングされることによって、絶縁層１４に凹部４２が形成される。
この後、図１８Ｂに示すように、アノード電極５およびカソード電極４が形成されることによって、窒化物半導体装置４１が得られる。
図１９〜図２１は、それぞれ、ＧａＮデバイスの電界分布を示すシミュレーション図である。図１９〜図２１を参照して、アノード電極５に、ショットキー界面よりもＧａＮ基板２の近くに配置された絶縁層界面が選択的に形成された構造によって、電界集中がどのように緩和されるかについて説明する。なお、図１９が「凹部４２なし」、図２０が「凹部４２あり（深さ１μｍ）」および図２１が「凹部４２あり（深さ２μｍ）」の形態を示している。また、図１９〜図２１のシミュレーションでは、電極−ＧａＮ基板間の印加電圧を６００Ｖに設定した。
まず、図１９に示すように、埋め込みＳｉＯ２膜に凹部が形成されておらず、ＧａＮ基板から、電極のショットキー界面および絶縁層界面それぞれまでの距離が互いに同じである構造では、ショットキー界面に１．０ＭＶ／ｃｍの電界がかかっていることがわかる。
一方、図２０および図２１に示すように、凹部によって絶縁層界面がＧａＮ基板の近くに配置される構造では、それぞれ、ショットキー界面にかかる電界が０．６ＭＶ／ｃｍおよび０．２ＭＶ／ｃｍまで減少している。また、図２０と図２１との比較により、凹部の深さが深いほど、ショットキー界面にかかる電界をより減少できることがわかる。
以上、図１９〜図２１から、電極の絶縁層界面をショットキー界面よりもＧａＮ基板に近づけることによって、ショットキー界面での電界を効果的に緩和できることが証明された。
図２２は、本発明の第３実施形態に係る窒化物半導体装置５１の模式的な断面図である。図２２において、前述の図３と同じ要素には同一の参照符号を付して示す。
窒化物半導体装置５１では、絶縁層１４が形成されておらず、トレンチ９には、III族窒化物半導体層が埋め込まれている。この実施形態では、第２ＧａＮ層８が埋め込まれている。この第２ＧａＮ層８は、互いに隣り合う単位セルの第２ＧａＮ層８同士がエピタキシャル成長の過程で結合して形成されたものである。そのため、ＧａＮ基板２の主面２１に沿う方向における埋め込み第２ＧａＮ層８の中央部には、その厚さ方向に沿って延びる欠陥領域５２が形成されている。欠陥領域５２は、たとえば、エピタキシャル成長によってＧａＮ同士が結合した際に、格子不整合によって生じる結晶欠陥を含む。
そして、窒化物半導体装置５１では、III族窒化物半導体積層構造３の上側端面１２において、欠陥領域５２を選択的に覆う上部絶縁膜５３が形成されている。上部絶縁膜５３は、たとえば、ＳｉＯ２からなるが、絶縁層１４と同様に、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＡｌＯＮおよびＡｌ２Ｏ３のいずれかからなっていてもよい。また、絶縁層１４は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＡｌＯＮおよびＡｌ２Ｏ３の２種以上が組み合わされた多層膜からなっていてもよい。
アノード電極５は、上部絶縁膜５３を覆うように形成されている。
図２３Ａ〜図２３Ｃは、図２２の窒化物半導体装置５１の製造工程を工程順に説明するための図である。
窒化物半導体装置５１を製造するには、まず、図１０Ａ〜図１０Ｄに示した工程を行うことによって、ＧａＮ基板２上に、トレンチ９を選択的に有する第１ＧａＮ層６が形成される。
次に、図２３Ａに示すように、第１ＧａＮ層６の上面１０をハードマスク１７で覆った状態で、ｉ型ＡｌＧａＮ結晶成長させてＡｌＧａＮ層７を形成した後、さらに、トレンチ９が埋め込まれるまでｉ型ＧａＮを結晶させる。これにより、欠陥領域５２を有する第２ＧａＮ層８が形成される。
次に、図２３Ｂに示すように、III族窒化物半導体積層構造３の上側端面１２に絶縁膜が形成された後、この絶縁膜が選択的にエッチングされることによって、上部絶縁膜５３が形成される。
この後、図２３Ｃに示すように、アノード電極５およびカソード電極４が形成されることによって、窒化物半導体装置５１が得られる。
この窒化物半導体装置５１によれば、欠陥領域５２が上部絶縁膜５３によって覆われているので、欠陥領域５２に起因するリーク電流の発生を抑制することができる。しかも、ＧａＮをトレンチ９内にエピタキシャル成長させた後（図２３Ａ）、その成長によって生じた欠陥領域５２を覆うように上部絶縁膜５３を形成するだけでよいので（図２３Ｂ）、製造工程も簡単である。
これに対し、第１実施形態のように、トレンチ９を絶縁層１４で埋め込めば、上記したような欠陥領域５２は生じないし、絶縁層１４によるリーク電流の抑制効果もある。そのような絶縁層１４を形成するには、トレンチ９を埋戻し、III族窒化物半導体積層構造３全体を覆うように絶縁層１４を形成した後（図１０Ｆ）、エッチバックによってIII族窒化物半導体積層構造３の上側端面１２をコンタクトのために露出させる必要がある（図１０Ｇ）。しかしながら、このエッチバックには高い精度が要求されるため、製造工程の簡略化の観点から見れば、欠陥領域５２を上部絶縁膜５３で覆う構成の方が、絶縁層１４をトレンチ９に埋め込む構成よりも好ましい。
図２４は、本発明の第４実施形態に係る窒化物半導体装置３１の模式的な断面図である。図２４において、前述の図３と同じ要素には同一の参照符号を付して示す。
窒化物半導体装置３１は、ゲート絶縁膜３３を介してトレンチ９に埋め込まれたゲート電極３２を含む。これにより、ゲート電極３２は、ゲート絶縁膜３３を介してIII族窒化物半導体積層構造３のＧａＮ／ＡｌＧａＮ界面に対向している。この実施形態では、絶縁層１４および第２ＧａＮ層８が上側端面１２からIII族窒化物半導体積層構造３の厚さ方向途中まで選択的に除去されることによって、トレンチ９に、周囲がＡｌＧａＮ層７で区画されたゲート収容領域３４が形成されている。ゲート絶縁膜３３は、ＡｌＧａＮ層７の側面に接するようにゲート収容領域３４の内面に沿って形成され、ゲート絶縁膜３３の内側にゲート電極３２が埋め込まれている。
ゲート絶縁膜３３としては、たとえば、アルミナ（Ａｌ２Ｏ３）、酸化シリコン（ＳｉＯ２）等を適用できる。また、ゲート電極３２としては、たとえば、窒化物半導体装置１におけるアノード電極５と同一の材料を適用できる。
III族窒化物半導体積層構造３上には、たとえば酸化シリコン（ＳｉＯ２）等の絶縁材料からなる表面絶縁膜３５が形成されている。表面絶縁膜３５には、III族窒化物半導体積層構造３の上側端面１２を露出させるコンタクトホール３６が形成されている。この実施形態では、コンタクトホール３６は、第１ＧａＮ層６とＡｌＧａＮ層７とのＧａＮ／ＡｌＧａＮ界面を露出させるように形成されている。
アノード電極５（この実施形態では、ソース電極５）は、コンタクトホール３６において、ＧａＮ／ＡｌＧａＮ界面に対して第１ＧａＮ層６およびＡｌＧａＮ層７の両側に跨って形成され、第１ＧａＮ層６およびＡｌＧａＮ層７に接合されている。この実施形態では、ソース電極５は、III族窒化物半導体積層構造３に対してオーミック接合を形成するオーミック電極である。ソース電極５としては、たとえば、前述のカソード電極４と同一の材料を適用できる。なお、図２４では、図示しないが、図２のカソード電極４は、窒化物半導体装置３１ではドレイン電極４として使用される。
窒化物半導体装置３１（ＭＯＳトランジスタ）では、ドレイン電極４に正電圧、ソース電極５に負電圧が印加されることによって順方向バイアス状態が形成される。この状態において、ゲート電極３２から空乏層が広がっているので、この空乏層によってIII族窒化物半導体積層構造３に形成された二次元電子ガス層１５の一部が消失した状態となる。すなわち、二次元電子ガス層１５がピンチオフされ、ソース−ドレイン間が遮断状態となる。この状態から、ゲート電極３２に閾値電圧以上の電圧が印加されると、ピンチオフが解除されてソース−ドレイン間にチャネルが形成される。そして、このチャネル（二次元電子ガス層１５）を介して、ソース電極５からドレイン電極４へと、ドリフト層（III族窒化物半導体積層構造３）の二次元電子ガス層１５を介して電子（キャリヤ）が移動して電流が流れる。窒化物半導体装置３１では、ゲート電極３２に電圧を印加したときにソース−ドレイン間が導通し、ゲート電極３２に対して電圧を与えないときにはソース−ドレイン間が遮断状態となる。こうして、ノーマリオフ動作が可能となる。
そして、窒化物半導体装置３１においても、窒化物半導体装置１と同様に、二次元電子ガス層１５が縦方向に発生するので、従来の縦型デバイスよりも、高耐圧および低抵抗の両方の特性を兼ね揃えた縦型デバイスを実現することができる。
次に、窒化物半導体装置３１の製造方法を説明する。
図２５Ａ〜図２５Ｇは、図２４の窒化物半導体装置３１の製造工程を工程順に説明するための図である。
窒化物半導体装置３１を製造するには、まず、図１０Ａ〜図１０Ｆに示した工程を行うことによって、ＧａＮ基板２上にIII族窒化物半導体積層構造３が形成され、その後、トレンチ９を埋戻し、III族窒化物半導体積層構造３全体を覆う絶縁層１４が形成される。
次に、図２５Ａに示すように、絶縁層１４上に所定パターンのレジスト３７が形成される。そして、レジスト３７を介してエッチングガスが絶縁層１４に供給される。エッチングガスとしては、ＡｌＧａＮに対するＧａＮのエッチング選択比が高いガスが使用される。この実施形態では、フッ素系ガスが使用される。これにより、トレンチ９上の酸化シリコン（絶縁層１４）および第２ＧａＮ層８の一部が選択的に除去されて、図２５Ｂに示すように、ゲート収容領域３４が形成される。この際、第１ＧａＮ層６は、上方がレジスト３７で覆われ、側面１１がＡｌＧａＮ層７で覆われて保護されているので、フッ素系ガスによってエッチングされず、形状を維持した状態で残存する。
次に、図２５Ｂに示すように、エッチバックにより、III族窒化物半導体積層構造３上に残存する絶縁層１４が除去される。これにより、第１ＧａＮ層６およびＡｌＧａＮ層７からなる積層構造物の一部が、絶縁層１４および第２ＧａＮ層８に対して上方に突出した状態となる。
次に、図２５Ｃに示すように、たとえば、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法等によって、III族窒化物半導体積層構造３上にゲート絶縁膜３３が形成される。次に、ゲート収容領域３４にゲート電極３２が選択的に埋め込まれ、ゲート電極３２を覆うように表面絶縁膜３５が形成される。
この後、表面絶縁膜３５にコンタクトホール３６が形成され、ソース電極５およびドレイン電極４が形成されることによって、窒化物半導体装置３１が得られる。
図２６は、本発明の第５実施形態に係る窒化物半導体装置６１の模式的な断面図である。図２６において、前述の図３と同じ要素には同一の参照符号を付して示す。
窒化物半導体装置６１では、絶縁層１４が主面２１からIII族窒化物半導体積層構造３の厚さ方向途中まで形成されている。これにより、各単位セルの第２ＧａＮ層８の一部が、トレンチ９の側面として露出している。絶縁層１４の厚さは、たとえば、５μｍ〜１０μｍであることが好ましい。
また、絶縁層１４は、その上面が選択的に一段下がった凹部６２を選択的に有している。凹部６２は、両側の第２ＧａＮ層８との境界のそれぞれから内側に間隔を空けた位置に形成され、その底部が絶縁層１４の厚さ方向途中に位置している。凹部６２の深さは、１μｍ〜５μｍであることが好ましい。これにより、絶縁層１４の上面は、凹部６２の底面としての中央上面６３と、中央上面６３の横方向両側に形成され、中央上面６３よりも主面２１に対して高い位置にある端部上面６４とを含む。
端部上面６４およびトレンチ９の側面に沿ってゲート絶縁膜６５が形成され、ゲート絶縁膜６５上にゲート電極６６が形成されている。
ゲート絶縁膜６５としては、たとえば、アルミナ（Ａｌ２Ｏ３）、酸化シリコン（ＳｉＯ２）等を適用できる。また、ゲート電極６６としては、たとえば、図３の窒化物半導体装置１におけるアノード電極５と同一の材料を適用できる。また、ゲート絶縁膜６５の厚さは、たとえば、１０μｍ〜５０μｍである。
III族窒化物半導体積層構造３上には、たとえば酸化シリコン（ＳｉＯ２）等の絶縁材料からなる表面絶縁膜６７が形成されている。表面絶縁膜６７は、ゲート電極６６の表面および凹部６２の内面を覆うように形成されている。表面絶縁膜６７の厚さは、凹部６２上の領域の上面が、主面２１に対してゲート電極６６の下端位置よりも低い位置にあればよい。
また、表面絶縁膜６７には、III族窒化物半導体積層構造３の上側端面１２を露出させるコンタクトホール６８が形成されている。この実施形態では、コンタクトホール６８は、第１ＧａＮ層６とＡｌＧａＮ層７とのＧａＮ／ＡｌＧａＮ界面を露出させるように形成されている。
アノード電極５（この実施形態では、本発明の第１オーミック電極の一例としてのソース電極５）は、絶縁層１４の凹部６２に埋め込まれると共に、コンタクトホール６８において、ＧａＮ／ＡｌＧａＮ界面に対して第１ＧａＮ層６およびＡｌＧａＮ層７の両側に跨って形成されている。これにより、ソース電極５は、第１ＧａＮ層６およびＡｌＧａＮ層７に接合されている。ソース電極５としては、たとえば、前述のカソード電極４と同一の材料を適用できる。また、カソード電極４は、窒化物半導体装置６１では本発明の第２オーミック電極の一例としてのドレイン電極４として使用される。
窒化物半導体装置６１（ＭＯＳトランジスタ）では、ドレイン電極４に正電圧、ソース電極５に負電圧が印加されることによって順方向バイアス状態が形成される。この状態において、ゲート電極６６から空乏層が広がっているので、この空乏層によってIII族窒化物半導体積層構造３に形成された二次元電子ガス層１５（図３参照）の一部が消失した状態となる。すなわち、二次元電子ガス層１５がピンチオフされ、ソース−ドレイン間が遮断状態となる。この状態から、ゲート電極６６に閾値電圧以上の電圧が印加されると、ピンチオフが解除されてソース−ドレイン間にチャネルが形成される。そして、このチャネル（二次元電子ガス層１５）を介して、ソース電極５からドレイン電極４へと、ドリフト層（III族窒化物半導体積層構造３）の二次元電子ガス層１５を介して電子（キャリヤ）が移動して電流が流れる。窒化物半導体装置６１では、ゲート電極６６に電圧を印加したときにソース−ドレイン間が導通し、ゲート電極６６に対して電圧を与えないときにはソース−ドレイン間が遮断状態となる。こうして、ノーマリオフ動作が可能となる。
窒化物半導体装置５１によれば、ソース電極５は、凹部６２の底面（絶縁層１４の中央上面６３）において、ＧａＮ基板２に選択的に近くなった（距離ｄ３）底部を有している。この距離ｄ３は、ＧａＮ基板２からゲート電極６６の底部までの距離ｄ４よりも短い。そのため、たとえば、ドレイン電極４（０Ｖ）とソース電極５との間に電位差Ｖが生じている場合において、電界と電位の関係式：Ｅ＝Ｖ／ｄから、ＧａＮ基板２との距離が短いソース電極５の底部に高い電界を負担させることができる。その結果、III族窒化物半導体積層構造３における電界分布が変わり、ゲート電極６６にかかる電界を緩和することができる。これにより、ゲート電極６６近傍での絶縁破壊を抑制できるので、高耐圧化を実現することができる。なお、ソース電極５の直下の絶縁層１４は、ゲート絶縁膜６５に比べて厚いため、たとえソース電極５の底部に電界が集中しても、その電界集中に起因して絶縁破壊が発生することは、ほとんどない。
図２７Ａ〜図２７Ｇは、図２６の窒化物半導体装置６１の製造工程を工程順に説明するための図である。
窒化物半導体装置６１を製造するには、まず、図１０Ａ〜図１０Ｆに示した工程を行うことによって、ＧａＮ基板２上にIII族窒化物半導体積層構造３が形成され、その後、トレンチ９を埋戻し、III族窒化物半導体積層構造３全体を覆う絶縁層１４が形成される。
次に、図２７Ａに示すように、絶縁層１４がエッチバックされることによって、主面２１からIII族窒化物半導体積層構造３の厚さ方向途中までの絶縁層１４が得られる。
次に、図２７Ｂに示すように、III族窒化物半導体積層構造３を覆うように、ゲート絶縁膜６５および電極材料層６９が、この順に堆積される。
次に、図２７Ｃに示すように、電極材料層６９およびゲート絶縁膜６５がエッチバックされる。このエッチバックは、III族窒化物半導体積層構造３の上側端面１２が少なくとも露出するまで続けられる。
次に、図２７Ｄに示すように、電極材料層６９、ゲート絶縁膜６５および絶縁層１４が選択的にドライエッチングされることによって、ゲート電極６６と絶縁層１４の凹部６２が同時に形成される。つまり、凹部６２は、ゲート電極６６に対して自己整合的に形成され、ゲート電極６６が配置された絶縁層１４の上面が端部上面６４として上部に残る。
次に、図２７Ｅに示すように、ゲート電極６６を覆うように表面絶縁膜６７が形成される。
次に、図２７Ｆに示すように、表面絶縁膜６７にコンタクトホール６８が形成される。
この後、図２７Ｇに示すように、ソース電極５およびドレイン電極４が形成されることによって、窒化物半導体装置６１が得られる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、III族窒化物半導体積層構造３においてＧａＮ／ＡｌＧａＮ界面を形成するＡｌ含有層は、ＡｌＧａＮ層の他、ＡｌＮ層、ＡｌＧａＩｎＮ層、ＡｌＩｎＮ層等であってもよい。
また、前述の窒化物半導体装置１，３１，４１，５１，６１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、窒化物半導体装置１，３１，４１，５１，６１において、ｐ型のＧａＮ基板２が用いられてもよい。この場合、チャネルとして二次元正孔ガス層１６を利用することができる。
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 窒化物半導体装置
２ ＧａＮ基板
３ III族窒化物半導体積層構造
４ カソード電極（ドレイン電極）
５ アノード電極（ソース電極）
６ 第１ＧａＮ層
７ ＡｌＧａＮ層
８ 第２ＧａＮ層
９ トレンチ
１０ 上面
１１ 側面
１２ 上側端面
１３ 下側端面
１４ 絶縁層
１５ 二次元電子ガス層
１６ 二次元正孔ガス層
１７ ハードマスク
１８ バッファ層
１９ 周囲絶縁層
２０ 開口部
２１ 主面
２２ 裏面
２３ 活性領域
２４ 不活性領域
２５ 下側面
２６ 上側面
２７ 終端部
２８ 境界
２９ 垂直面
３０ III族窒化物半導体層
３１ 窒化物半導体装置
３２ ゲート電極
３３ ゲート絶縁膜
３４ ゲート収容領域
３５ 表面絶縁膜
３６ コンタクトホール
３７ レジスト
３８ 第１部分
３９ 第２部分
４０ 凹部
４１ 窒化物半導体装置
４２ 凹部
４３ 底面
５１ 窒化物半導体装置
５２ 欠陥領域
５３ 上部絶縁膜
６１ 窒化物半導体装置
６２ 凹部
６３ 中央上面
６４ 端部上面
６５ ゲート絶縁膜
６６ ゲート電極
６７ 表面絶縁膜

Claims (33)

  1. 非極性面または半極性面を結晶成長の主面とする窒化物半導体基板と、
    前記窒化物半導体基板上に形成され、ＧａＮ層と、Ａｌを含む窒化物半導体からなるＡｌ含有層とを有し、前記ＧａＮ層および前記Ａｌ含有層がｃ軸またはｃ軸に対して３０°以下で傾斜した軸に沿って積層された窒化物半導体積層構造からなるドリフト層とを含む、窒化物半導体装置。
  2. 非極性面または半極性面を結晶成長の主面とする窒化物半導体基板と、
    前記窒化物半導体基板上に形成され、ＧａＮ層と、Ａｌを含む窒化物半導体からなるＡｌ含有層とを有し、前記ＧａＮ層および前記Ａｌ含有層がｃ軸またはｃ軸に対して３０°以下で傾斜した軸に沿って積層された窒化物半導体積層構造からなるドリフト層とを含み、
    前記ＧａＮ層および前記Ａｌ含有層の積層端面が、前記窒化物半導体基板の主面に接している、窒化物半導体装置。
  3. 非極性面または半極性面を結晶成長の主面とする窒化物半導体基板と、
    前記窒化物半導体基板上に形成され、ＧａＮ層と、Ａｌを含む窒化物半導体からなるＡｌ含有層とを有し、前記ＧａＮ層および前記Ａｌ含有層がｃ軸またはｃ軸に対して３０°以下で傾斜した軸に沿って積層された窒化物半導体積層構造からなるドリフト層と、
    前記ＧａＮ層と前記Ａｌ含有層との積層界面近傍に当該積層界面に沿って形成され、その端部が前記窒化物半導体基板の主面にまで達する二次元電子ガス層とを含む、窒化物半導体装置。
  4. 非極性面または半極性面を結晶成長の主面とする窒化物半導体基板と、
    前記窒化物半導体基板上のｎ型のバッファ層と、
    前記バッファ層上に形成され、ＧａＮ層と、Ａｌを含む窒化物半導体からなるＡｌ含有層とを有し、前記ＧａＮ層および前記Ａｌ含有層がｃ軸またはｃ軸に対して３０°以下で傾斜した軸に沿って積層された積層構造からなるドリフト層とを含み、
    前記ＧａＮ層および前記Ａｌ含有層の積層端面が前記バッファ層に達する、窒化物半導体装置。
  5. 前記ＧａＮ層は、前記窒化物半導体基板上に断面視メサ状に形成され、前記窒化物半導体基板上にｃ面またはｃ面に対して３０°以下で傾斜した面からなる側面を有する第１ＧａＮ層を含み、
    前記Ａｌ含有層は、前記第１ＧａＮ層の前記側面に沿って形成されている、請求項１〜４のいずれか一項に記載の窒化物半導体装置。
  6. 前記第１ＧａＮ層は、その両側面がｃ面またはｃ面に対して３０°以下で傾斜した面であり、
    前記Ａｌ含有層は、前記第１ＧａＮ層の前記両側面に沿って形成されている、請求項５に記載の窒化物半導体装置。
  7. 前記ＧａＮ層は、前記Ａｌ含有層上に積層され、前記第１ＧａＮ層の前記側面に沿って層状に形成された第２ＧａＮ層をさらに含む、請求項５または６に記載の窒化物半導体装置。
  8. 前記第１ＧａＮ層は、窒化物半導体基板上に前記側面で区画されたトレンチが形成されるように、互いに間隔を空けて配列されたストライプ状の複数の第１ＧａＮ層を含む、請求項５〜７のいずれか一項に記載の窒化物半導体装置。
  9. 前記トレンチに埋め込まれた絶縁層をさらに含む、請求項８に記載の窒化物半導体装置。
  10. 前記絶縁層は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＡｌＯＮおよびＡｌ２Ｏ３のいずれかからなる、請求項９に記載の窒化物半導体装置。
  11. 前記絶縁層は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＡｌＯＮおよびＡｌ２Ｏ３の２種以上が組み合わされた多層膜からなる、請求項９に記載の窒化物半導体装置。
  12. 前記多層膜は、窒化物半導体に接する第１層目として、ＳｉＯ２膜、ＳｉＮ膜またはＳｉＯＮ膜を含む、請求項１１に記載の窒化物半導体装置。
  13. 前記トレンチに埋め込まれ、隣り合う前記ドリフト層同士を接合する窒化物半導体層を含み、
    前記窒化物半導体層には、その厚さ方向に沿って延びる欠陥領域が形成されており、
    前記欠陥領域上に選択的に形成された上部絶縁膜をさらに含む、請求項９に記載の窒化物半導体装置。
  14. 前記窒化物半導体基板の裏面に形成されたオーミック電極と、
    前記ドリフト層の上面に形成されたショットキー電極とを含む、請求項１〜１３に記載の窒化物半導体装置。
  15. 絶縁膜を介して前記第１ＧａＮ層の前記側面に対向するように形成されたゲート電極と、
    前記窒化物半導体基板の裏面に形成されたドレイン電極と、
    前記ドリフト層の上面に形成されたソース電極とを含む、請求項５〜１２のいずれか一項に記載の窒化物半導体装置。
  16. 前記窒化物半導体基板の主面が、（１０−１０）面、（１１−２０）面、（１１−２１）面、（１１−２２）面、（１０−１１）面、（１０−１２）面または（２０−２１）面である、請求項１〜１５のいずれか一項に記載の窒化物半導体装置。
  17. 前記Ａｌ含有層は、ＡｌＧａＮ層、ＡｌＮ層、ＡｌＧａＩｎＮ層およびＡｌＩｎＮ層の少なくとも一つである、請求項１〜１６のいずれか一項に記載の窒化物半導体装置。
  18. 前記窒化物半導体基板は、活性領域および前記活性領域を取り囲む不活性領域を有し、
    前記ドリフト層は、前記活性領域に選択的に形成された第１部分を含み、
    前記窒化物半導体装置は、
    前記不活性領域に形成され、前記ドリフト層の前記第１部分を取り囲む周囲絶縁層と、
    前記ドリフト層の前記第１部分および前記周囲絶縁層に跨って形成され、前記周囲絶縁層上に配置された終端部を有する第１電極とを含む、請求項１〜１３のいずれか一項に記載の窒化物半導体装置。
  19. 前記周囲絶縁層は、主としてＳｉを含む絶縁材料からなる、請求項１８に記載の窒化物半導体装置。
  20. 前記周囲絶縁層は、ＧａＮよりも絶縁破壊電界強度が大きい絶縁材料からなる、請求項１８または１９に記載の窒化物半導体装置。
  21. 前記周囲絶縁層は、前記窒化物半導体基板の主面に対して６０°以下の傾斜部を有しており、
    前記ドリフト層の前記第１部分は、前記傾斜部に沿って形成されている、請求項１８〜２０のいずれか一項に記載の窒化物半導体装置。
  22. 前記窒化物半導体基板の裏面に形成され、前記窒化物半導体基板に対してオーミック接合を形成する第２電極をさらに含む、請求項１８〜２１のいずれか一項に記載の窒化物半導体装置。
  23. 前記第１電極は、前記ドリフト層に対してショットキー接合を形成するショットキー電極である、請求項１８〜２２のいずれか一項に記載の窒化物半導体装置。
  24. 前記ドリフト層の前記第１部分の上面と前記周囲絶縁層の上面との高低差が、０．５ｎｍ以下である、請求項１８〜２３のいずれか一項に記載の窒化物半導体装置。
  25. 前記窒化物半導体基板の主面に対する前記ドリフト層の前記第１部分の上面の高さ位置が、前記周囲絶縁層の上面の高さ位置と同じである、請求項２４に記載の窒化物半導体装置。
  26. 前記周囲絶縁層は、前記窒化物半導体基板の主面から前記ドリフト層の前記第１部分の側面に沿って立ち上がるように形成されている、請求項１８〜２５のいずれか一項に記載の窒化物半導体装置。
  27. 前記ドリフト層は、前記不活性領域において前記窒化物半導体基板と前記周囲絶縁層との間に形成され、前記ドリフト層の前記第１部分を取り囲む第２部分をさらに含み、
    前記周囲絶縁層は、前記第２部分の上面から前記ドリフト層の前記第１部分の側面に沿って立ち上がるように形成されている、請求項１８〜２５のいずれか一項に記載の窒化物半導体装置。
  28. 前記ドリフト層は、前記窒化物半導体基板の主面に沿ってトレンチを挟んで複数形成されており、
    前記窒化物半導体装置は、
    前記トレンチに埋め込まれた絶縁層と、
    前記ドリフト層および前記絶縁層に跨って形成され、前記ドリフト層に対してショットキー接合を形成するショットキー電極と、
    前記窒化物半導体基板の裏面に形成され、前記窒化物半導体基板に対してオーミック接合を形成するオーミック電極とを含み、
    前記絶縁層に対する前記ショットキー電極の絶縁層界面が、前記ドリフト層に対する前記ショットキー電極のショットキー界面よりも、前記窒化物半導体基板の近くに位置している、請求項１〜７のいずれか一項に記載の窒化物半導体装置。
  29. 前記ドリフト層は、前記窒化物半導体基板の主面に沿ってトレンチを挟んで複数形成されており、
    前記窒化物半導体装置は、
    前記トレンチの深さ方向途中まで埋め込まれた絶縁層と、
    前記絶縁層上に選択的に形成され、絶縁膜を介して前記トレンチの側面に対向するゲート電極と、
    前記トレンチにおいて前記ゲート電極の内側領域に埋め込まれ、かつ前記ドリフト層に対してオーミック接合を形成する第１オーミック電極と、
    前記窒化物半導体基板の裏面に形成され、前記窒化物半導体基板に対してオーミック接合を形成する第２オーミック電極とを含み、
    前記トレンチ内における第１オーミック電極の底部が、前記トレンチ内における前記ゲート電極の底部よりも、前記窒化物半導体基板の近くに位置している、請求項１〜７のいずれか一項に記載の窒化物半導体装置。
  30. 非極性面または半極性面を結晶成長の主面とする窒化物半導体基板上に、第１ＧａＮ層を形成する工程と、
    前記第１ＧａＮ層を選択的にエッチングすることによって、ｃ面またはｃ面に対して３０°以下で傾斜した面からなる側面を露出させ、当該側面によって区画されたトレンチを形成する工程と、
    前記トレンチの前記側面に、Ａｌを含む窒化物半導体からなるＡｌ含有層を形成する工程とを含む、窒化物半導体装置の製造方法。
  31. 前記トレンチを形成する工程では、最終的にウエットエッチングによって前記トレンチの形成を終了する、請求項３０に記載の窒化物半導体装置の製造方法。
  32. 前記トレンチを形成する工程は、前記ウエットエッチング前にドライエッチングによって前記トレンチを形成する工程を含む、請求項３１に記載の窒化物半導体装置の製造方法。
  33. 前記窒化物半導体基板に選択的に活性領域を区画する開口部を有する周囲絶縁層を形成する工程を、前記第１ＧａＮ層の形成前にさらに含み、
    前記第１ＧａＮ層を形成する工程は、前記活性領域からのエピタキシャル成長によって前記第１ＧａＮ層を形成する、請求項３０〜３２のいずれか一項に記載の窒化物半導体装置の製造方法。
JP2014004559A 2013-10-17 2014-01-14 窒化物半導体装置およびその製造方法 Pending JP2015099903A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014004559A JP2015099903A (ja) 2013-10-17 2014-01-14 窒化物半導体装置およびその製造方法
PCT/JP2014/077571 WO2015056745A1 (ja) 2013-10-17 2014-10-16 窒化物半導体装置およびその製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013216502 2013-10-17
JP2013216502 2013-10-17
JP2014004559A JP2015099903A (ja) 2013-10-17 2014-01-14 窒化物半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2015099903A true JP2015099903A (ja) 2015-05-28

Family

ID=52828186

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014004559A Pending JP2015099903A (ja) 2013-10-17 2014-01-14 窒化物半導体装置およびその製造方法

Country Status (2)

Country Link
JP (1) JP2015099903A (ja)
WO (1) WO2015056745A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015138860A (ja) * 2014-01-22 2015-07-30 日本電信電話株式会社 半導体装置およびその製造方法
WO2018181200A1 (ja) * 2017-03-31 2018-10-04 パナソニックＩｐマネジメント株式会社 半導体装置
JP2018207069A (ja) * 2017-06-09 2018-12-27 株式会社東芝 半導体装置及びその製造方法
WO2021246527A1 (ja) * 2020-06-05 2021-12-09 株式会社Flosfia 半導体装置の製造方法
WO2021246528A1 (ja) * 2020-06-05 2021-12-09 株式会社Flosfia 半導体装置
WO2022131059A1 (ja) * 2020-12-17 2022-06-23 京セラ株式会社 半導体素子の製造方法、半導体素子及び半導体装置
JP2022548607A (ja) * 2019-09-26 2022-11-21 ▲東▼南大学 窒化ガリウムパワーデバイス及びその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117334738A (zh) * 2019-04-12 2024-01-02 广东致能科技有限公司 一种半导体器件及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4873448B2 (ja) * 2006-01-06 2012-02-08 独立行政法人産業技術総合研究所 整流ダイオード
JP2008124362A (ja) * 2006-11-15 2008-05-29 Mitsubishi Electric Corp 半導体装置とその製造方法
JP4938531B2 (ja) * 2007-04-09 2012-05-23 株式会社豊田中央研究所 半導体装置
JP2009170746A (ja) * 2008-01-18 2009-07-30 Toshiba Corp 半導体装置及びその製造方法
JP5504660B2 (ja) * 2009-03-24 2014-05-28 富士通株式会社 化合物半導体装置及びその製造方法
JP4737471B2 (ja) * 2009-10-08 2011-08-03 住友電気工業株式会社 半導体装置およびその製造方法
JP5510544B2 (ja) * 2010-07-14 2014-06-04 富士通株式会社 化合物半導体装置及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015138860A (ja) * 2014-01-22 2015-07-30 日本電信電話株式会社 半導体装置およびその製造方法
WO2018181200A1 (ja) * 2017-03-31 2018-10-04 パナソニックＩｐマネジメント株式会社 半導体装置
JP2018207069A (ja) * 2017-06-09 2018-12-27 株式会社東芝 半導体装置及びその製造方法
US10629724B2 (en) 2017-06-09 2020-04-21 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2022548607A (ja) * 2019-09-26 2022-11-21 ▲東▼南大学 窒化ガリウムパワーデバイス及びその製造方法
JP7381028B2 (ja) 2019-09-26 2023-11-15 ▲東▼南大学 窒化ガリウムパワーデバイス及びその製造方法
WO2021246527A1 (ja) * 2020-06-05 2021-12-09 株式会社Flosfia 半導体装置の製造方法
WO2021246528A1 (ja) * 2020-06-05 2021-12-09 株式会社Flosfia 半導体装置
WO2022131059A1 (ja) * 2020-12-17 2022-06-23 京セラ株式会社 半導体素子の製造方法、半導体素子及び半導体装置

Also Published As

Publication number Publication date
WO2015056745A1 (ja) 2015-04-23

Similar Documents

Publication Publication Date Title
WO2015056745A1 (ja) 窒化物半導体装置およびその製造方法
TWI663698B (zh) 半導體裝置
US10325997B2 (en) Vertical III-nitride semiconductor device with a vertically formed two dimensional electron gas
TWI770134B (zh) 半導體裝置及半導體裝置之製造方法
JP6174874B2 (ja) 半導体装置
US9276082B2 (en) Method for producing a semiconductor device comprising a Schottky diode and a high electron mobility transistor
US8164117B2 (en) Nitride semiconductor device
JP5189771B2 (ja) ＧａＮ系半導体素子
JP5536897B2 (ja) 縦型パワートランジスタ装置、半導体チップ、および縦型パワートランジスタ装置の製造方法
KR20160057343A (ko) 질화갈륨(GaN) 고 전자이동도 트랜지스터용 구조체
JP2008053449A (ja) 半導体装置およびその製造方法
JP2012156332A (ja) 半導体素子
JP2008311269A (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
JP2008210936A (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
WO2012160757A1 (ja) ショットキーダイオード
JP6244557B2 (ja) 窒化物半導体デバイス
JP2010258313A (ja) 電界効果トランジスタ及びその製造方法
JP2009212472A (ja) 窒化物半導体素子
JP2008226914A (ja) ＧａＮ系半導体素子
WO2018181237A1 (ja) 半導体装置
JP6444045B2 (ja) 半導体装置および半導体装置の製造方法
JP2011135094A5 (ja)
JPWO2018181200A1 (ja) 半導体装置
JP2017130579A (ja) 半導体装置、電子部品、電子機器、および半導体装置の製造方法
KR102113253B1 (ko) 질화물계 반도체 소자