JPWO2018181200A1 - 半導体装置 - Google Patents

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弘明 上野
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Abstract

本発明の課題は、オン抵抗の低抵抗化を図ることが可能な半導体装置を提供することである。半導体部（３）は、第１化合物半導体部（３１）と第１化合物半導体部（３１）よりもバンドギャップの大きな第２化合物半導体部（３２）とのヘテロ接合（３５）であって基板（２）の第１面（２１）に沿った第２方向（Ｄ２）に交差するヘテロ接合（３５）を有する。第１電極（４）は、半導体部（３）における基板（２）側とは反対側に設けられている。第２電極（５）は、基板（２）の第２面（２２）上に設けられている。ゲート電極（６）は、第１電極（４）と第２電極（５）との間で第２方向（Ｄ２）に交差し第２化合物半導体部（３２）に対向している。ゲート層（７）は、第２方向（Ｄ２）においてゲート電極（６）と第２化合物半導体部（３２）との間に介在しており、第２化合物半導体部（３２）及び第１化合物半導体部（３１）に空乏層（８）を形成する。

Description

本発明は、一般に半導体装置に関し、より詳細には、ヘテロ接合を有する半導体装置に関する。
従来、半導体装置として、縦型構造の高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）が知られている（特許文献１）。
特許文献１に記載されたＨＥＭＴでは、基板の表面に、第１の化合物半導体層（ＧａＮ層）、第２の化合物半導体層（ＡｌＧａＮ層）、第３の化合物半導体層（ＧａＮ層）、及び第５の化合物半導体層（ｎ+−ＧａＮ層）が積層形成される。この積層体に形成された開口（第１の開口）の側面に第４の化合物半導体層（ＡｌＧａＮ層）が形成される。第１の開口には、第４の化合物半導体層を介して電極溝を有する絶縁膜が形成される。絶縁膜の電極溝を埋め込むようにゲート電極が形成される。ゲート電極の上面には層間絶縁膜が形成され、ゲート電極は絶縁膜及び層間絶縁膜で覆われた形となる。ゲート電極の上方には、絶縁膜及び層間絶縁膜に形成された開口（第２の開口）を埋め込み第５の化合物半導体層と接続されるソース電極が形成される。ゲート電極の下方には、基板の裏面にドレイン電極が形成される。
上述のＨＥＭＴでは、第１、第３及び第５の化合物半導体層の第４の化合物半導体層との界面に２ＤＥＧが発生する。この２ＤＥＧは、高電子密度かつ高電子移動度の電子ガスである。この構成により、所期の２ＤＥＧが発生して高耐圧及び高出力を得ることができる縦型のＨＥＭＴ構造が実現する。
第２の化合物半導体層及び第４の化合物半導体層の化合物半導体として、前者の格子定数が後者の格子定数以下となるものを用いる。この場合、第２の化合物半導体層の第４の化合物半導体層との界面には、２ＤＥＧは発生しない。この構成により、完全なノーマリオフ動作が実現する。
特許文献１に記載された半導体装置では、ノーマリオフ動作を実現するために第１の化合物半導体層（ＧａＮ層）と第３の化合物半導体層（ＧａＮ層）との間に第２の化合物半導体層（ＡｌＧａＮ層）を介在させてあるので、オン抵抗が高くなってしまう。
国際公開第２０１１／１１４５３５号
本発明の目的は、オン抵抗の低抵抗化を図ることが可能な半導体装置を提供することにある。
本発明に係る一態様の半導体装置は、導電性の基板と、半導体部と、第１電極と、第２電極と、ゲート電極と、ゲート層と、を備える。前記基板は、前記基板の厚さ方向である第１方向において互いに反対側にある第１面及び第２面を有する。前記半導体部は、前記基板の前記第１面上に設けられている。前記半導体部は、第１化合物半導体部と前記第１化合物半導体部よりもバンドギャップの大きな第２化合物半導体部とのヘテロ接合であって前記基板の前記第１面に沿った第２方向に交差する前記ヘテロ接合を有する。前記第１電極は、前記半導体部における前記基板側とは反対側に設けられており、前記ヘテロ接合に電気的に接続されている。前記第２電極は、前記基板の前記第２面上に設けられており、前記基板に電気的に接続されている。前記ゲート電極は、前記第１電極と前記第２電極との間で前記第２方向に交差し前記第２化合物半導体部に対向している。前記ゲート層は、前記第２方向において前記ゲート電極と前記第２化合物半導体部との間に介在しており、前記第２化合物半導体部及び前記第１化合物半導体部に空乏層を形成する。
この半導体装置において、前記基板が窒化物半導体基板であり、前記基板の前記第１面がｃ軸に沿った結晶面であるのが好ましい。前記第２方向が前記ｃ軸に沿った方向である。前記第１化合物半導体部及び前記第２化合物半導体部の各々が窒化物半導体であるのが好ましい。
この半導体装置において、前記ゲート層は、ｐ型半導体層であるのが好ましい。
この半導体装置において、前記半導体部は、前記ヘテロ接合を複数有するのが好ましい。
この半導体装置において、前記複数のヘテロ接合が平行であるのが好ましい。
図１は、本発明の一実施形態に係る半導体装置の断面図である。 図２は、同上の半導体装置の動作説明図である。 図３Ａ〜３Ｃは、同上の半導体装置の製造方法を説明するための主要工程断面図である。 図４Ａ〜４Ｃは、同上の半導体装置の製造方法を説明するための主要工程断面図である。 図５Ａ〜５Ｃは、同上の半導体装置の製造方法を説明するための主要工程断面図である。 図６Ａ及び６Ｂは、同上の半導体装置の製造方法を説明するための主要工程断面図である。
下記の実施形態において説明する図１〜６Ｂは、模式的な図であり、図中の各構成要素の大きさや厚さそれぞれの比が、必ずしも実際の寸法比を反映しているとは限らない。
（実施形態）
以下では、本実施形態の半導体装置１について、図１及び２に基づいて説明する。
半導体装置１は、導電性の基板２と、半導体部３と、第１電極４と、第２電極５と、ゲート電極６と、ゲート層７と、を備える。基板２は、基板２の厚さ方向である第１方向Ｄ１において互いに反対側にある第１面２１及び第２面２２を有する。半導体部３は、基板２の第１面２１上に設けられている。半導体部３は、第１化合物半導体部３１と第１化合物半導体部３１よりもバンドギャップの大きな第２化合物半導体部３２とのヘテロ接合３５であって基板２の第１面２１に沿った第２方向Ｄ２に交差するヘテロ接合３５を有する。第１電極４は、半導体部３における基板２側とは反対側に設けられており、ヘテロ接合３５に電気的に接続されている。第２電極５は、基板２の第２面２２上に設けられており、基板２に電気的に接続されている。ゲート電極６は、第１電極４と第２電極５との間で第２方向Ｄ２に交差し第２化合物半導体部３２に対向している。ゲート層７は、第２方向Ｄ２においてゲート電極６と第２化合物半導体部３２との間に介在しており、第２化合物半導体部３２及び第１化合物半導体部３１に空乏層８を形成する。
以上の構成により、半導体装置１は、オン抵抗の低抵抗化を図ることが可能となる。
本実施形態の半導体装置１は、電界効果トランジスタチップである。ここにおいて、半導体装置１では、第１電極４、第２電極５が、それぞれ、ソース電極、ドレイン電極を構成している。以下では、説明の便宜上、第１電極４、第２電極５を、それぞれ、ソース電極４、ドレイン電極５と称することもある。
半導体装置１の各構成要素については、以下に、より詳細に説明する。
半導体装置１の平面視形状は、例えば、正方形状である。「半導体装置１の平面視形状」とは、基板２の厚さ方向である第１方向Ｄ１の一の方向から見た半導体装置１の外周形状である。半導体装置１の平面視でのチップサイズ（chip size）は、例えば、１ｍｍ□（１ｍｍ×１ｍｍ）であるが、これに限らない。また、半導体装置１の平面視形状は、正方形状に限らず、例えば、長方形状等でもよい。
基板２は、半導体部３を支持している。基板２は、例えば、単結晶のＧａＮ基板である。したがって、基板２の結晶構造は、六方晶系である。上述の第２方向Ｄ２は、基板２のｃ軸に沿った方向（例えば、基板２のｃ軸に平行な方向）である。基板２のｃ軸は、図１において右向きである。図１の左下には、基板２のｃ軸を表す結晶軸〔０００１〕と、ｍ軸を表す結晶軸〔１−１００〕と、を示してある。単結晶のＧａＮ基板は、例えば、ｎ型ＧａＮ基板である。
基板２は、上述のように、基板２の厚さ方向（第１方向Ｄ１）において互いに反対側にある第１面２１及び第２面２２を有する。ここにおいて、基板２の第１面２１は、ｍ面である。ｍ面は、例えば、（１−１００）面である。ここにおいて、面方位のミラー指数（Miller Index）に付加された“−”の符号は、当該符号に続く一の指数の反転を意味している。（１−１００）面は、４つの指数を括弧のなかに入れて表記したミラー指数による結晶面である。
基板２の第１面２１は、ｃ軸に沿った無極性面であればよく、ｍ面に限らず、例えば、ａ面でもよい。ａ面は、例えば、（１１２０）面である。また、基板２の第１面２１は、例えば、ｍ面からのオフ角（以下、「第１オフ角」という）が０°よりも大きく３°以下の結晶面でもよい。ここにおいて、「第１オフ角」とは、ｍ面に対する第１面２１の傾斜角である。したがって、第１オフ角が０°であれば、第１面２１は、ｍ面である。同様に、基板２の第１面２１は、例えば、ａ面からのオフ角（以下、「第２オフ角」という）が０°よりも大きく３°以下の結晶面でもよい。ここにおいて、「第２オフ角」とは、ａ面に対する第１面２１の傾斜角である。したがって、第２オフ角が０°であれば、第１面２１は、ａ面である。基板２の厚さは、例えば、１００μｍ〜７００μｍである。
半導体部３は、基板２の第１面２１上に設けられている。半導体部３は、第１化合物半導体部３１と、第２化合物半導体部３２と、を有する。半導体部３では、第１化合物半導体部３１と第２化合物半導体部３２とが第２方向Ｄ２において並んでいる。また、半導体部３は、第３化合物半導体部３３を更に有する。第３化合物半導体部３３は、第２方向Ｄ２において第１化合物半導体部３１における第２化合物半導体部３２側とは反対側に位置する。また、半導体装置１は、上述のように第１電極４が半導体部３のヘテロ接合３５と電気的に接続されている。ここにおいて、「電気的に接続されている」とはオーミック接触していることを意味する。半導体装置１では、第１電極４が、半導体部３のヘテロ接合３５とオーミック接触する合金部３４を有する。半導体装置１では、第１電極４が、例えば、ＴｉとＡｌとを含んでおり、合金部３４が、例えば、例えばＡｌとＴｉとＧａとを含んでいる。合金部３４は、第２方向Ｄ２において隣り合う第２化合物半導体部３２の第１電極４側の端部と第３化合物半導体部３３の第１電極４側の端部との間で、第１化合物半導体部３１と第１電極４との間に介在している。また、半導体部３は、第４化合物半導体部３９を更に有する。第４化合物半導体部３９は、第２方向Ｄ２において隣り合う第２化合物半導体部３２の基板２側の端部と第３化合物半導体部３３の基板２側の端部との間に介在している。
半導体部３では、第２化合物半導体部３２、第３化合物半導体部３３及び第４化合物半導体部３９の各々のバンドギャップエネルギが、第１化合物半導体部３１のバンドギャップエネルギよりも大きい。また、半導体部３では、第２方向Ｄ２において第２化合物半導体部３２及び第３化合物半導体部３３の各々の厚さが第１化合物半導体部３１の厚さよりも薄い。また、半導体部３では、基板２の厚さ方向（第１方向Ｄ１）において第４化合物半導体部３９の厚さが、第１化合物半導体部３１の厚さよりも薄い。
基板２の厚さ方向（第１方向Ｄ１）における第１化合物半導体部３１の厚さは、例えば、１０μｍであるが、これに限らず、例えば５μｍ〜２５μｍ程度であるのが好ましい。また、第２方向Ｄ２における第１化合物半導体部３１の厚さは、例えば、８μｍである。また、第２方向Ｄ２における第２化合物半導体部３２及び第３化合物半導体部３３の各々の厚さは、例えば、２０ｎｍである。基板２の厚さ方向（第１方向Ｄ１）における第４化合物半導体部３９の厚さは、例えば、２０ｎｍである。
第１化合物半導体部３１、第２化合物半導体部３２、第３化合物半導体部３３及び第４化合物半導体部３９の各々は、III−Ｖ族化合物半導体（ここでは、窒化物半導体）である。より詳細には、第１化合物半導体部３１が、アンドープのＧａＮ結晶であり、第２化合物半導体部３２、第３化合物半導体部３３及び第４化合物半導体部３９の各々が、アンドープのＡｌＧａＮ結晶である。半導体部３では、第２化合物半導体部３２の組成比と第３化合物半導体部３３の組成比と第４化合物半導体部３９の組成比とが同じであるが、これに限らず異なっていてもよい。組成比は、例えば、ＥＤＸ法（Energy Dispersive X-ray Spectroscopy）による組成分析で求めた値である。組成比の相対的な大小関係を議論する上では、組成比は、ＥＤＸ法に限らず、例えば、オージェ電子分光法（Auger Electron Spectroscopy）による組成分析で求めた値でもよい。
半導体部３は、第１化合物半導体部３１と第２化合物半導体部３２とのヘテロ接合３５（以下、「第１ヘテロ接合３５」ともいう）を有する。第１ヘテロ接合３５は、基板２の第１面２１に沿った第２方向Ｄ２に交差（本実施形態では、直交）する。また、半導体部３は、第１化合物半導体部３１と第３化合物半導体部３３とのヘテロ接合３６（以下、「第２ヘテロ接合３６」ともいう）を有する。第２ヘテロ接合３６は、基板２の第１面２１に沿った第２方向Ｄ２に交差（本実施形態では、直交）する。第１ヘテロ接合３５及び第２ヘテロ接合３６の各々は、第２方向Ｄ２に直交する（つまり、第１ヘテロ接合３５及び第２ヘテロ接合３６の各々と第２方向Ｄ２とのなす角度が９０°である）場合に限らない。第１ヘテロ接合３５及び第２ヘテロ接合３６の各々は、例えば、第２方向Ｄ２に８０°〜１００°の範囲で交差してもよい。
第１化合物半導体部３１は、基板２の第１面２１上に直接形成されている。第１化合物半導体部３１は、第２方向Ｄ２において互いに反対側にある第１表面３１１と、第２表面３１２と、を有する。第１表面３１１は、第１化合物半導体部３１のIII族極性面（本実施形態では、Ｇａ極性面）である。Ｇａ極性面（＋ｃ面）は、（０００１）面である。第１表面３１１は、III族極性面に限らず、III族極性面に対して１°〜１０°程度傾いた結晶面でもよい。第２表面３１２は、第１化合物半導体部３１のＶ族極性面（本実施形態では、Ｎ極性面）である。Ｎ極性面（−ｃ面）は、（０００−１）面である。第２表面３１２は、Ｖ族極性面に限らず、Ｖ族極性面に対して１°〜１０°程度傾いた結晶面でもよい。
半導体部３では、第１化合物半導体部３１の第１表面３１１を含むように第１ヘテロ接合３５が形成されている。また、半導体部３では、第１化合物半導体部３１の第２表面３１２を含むように第２ヘテロ接合３６が形成されている。
半導体部３では、第２方向Ｄ２に交差する第１ヘテロ接合３５の近傍に、窒化物半導体（ここでは、第２化合物半導体部３２を構成するアンドープのＡｌＧａＮ結晶）の自発分極及びピエゾ分極によって、２次元電子ガス（two-dimensional electron gas）３７が発生している。言い換えれば、半導体部３では、第１ヘテロ接合３５が、２次元電子ガス３７を発生させる。２次元電子ガス３７を含む領域（以下、「２次元電子ガス層」ともいう）は、ｎチャネル層（電子伝導層）として機能することが可能である。また、半導体部３では、窒化物半導体（ここでは、第３化合物半導体部３３を構成するアンドープのＡｌＧａＮ結晶）の自発分極及びピエゾ分極によって、第２方向Ｄ２に交差する第２ヘテロ接合３６の近傍に、２次元正孔ガス（two-dimensional hole gas）が発生している。言い換えれば、半導体部３では、第２ヘテロ接合３６が、２次元正孔ガスを発生させる。２次元正孔ガスを含む領域（以下、「２次元正孔ガス層」ともいう）は、ｐチャネル層（正孔伝導層）として機能することが可能である。半導体装置１では、第１電極４の合金部３４が２次元電子ガス層及び２次元正孔ガス層と電気的に接続される。
半導体部３は、第２方向Ｄ２において互いに離れて並んでいる複数（例えば、１０００個）のダブルヘテロ構造部３０を有するのが好ましい。複数のダブルヘテロ構造部３０の各々は、第２方向Ｄ２において、第３化合物半導体部３３、第１化合物半導体部３１及び第２化合物半導体部３２がこの順に並んでいる。半導体部３は、第１化合物半導体部３１、第２化合物半導体部３２及び第３化合物半導体部３３の各々を複数有する。
複数のダブルヘテロ構造部３０の各々は、上述の第１ヘテロ接合３５と、第２ヘテロ接合３６と、を有する。これにより、半導体部３は、第１ヘテロ接合３５を複数（例えば、１０００個）有し、かつ、第２ヘテロ接合３６を複数（例えば、１０００個）有する。ここにおいて、半導体部３では、複数の第１ヘテロ接合３５が平行であり、かつ、複数の第２ヘテロ接合３６が平行である。半導体装置１では、複数の第１ヘテロ接合３５が第２方向Ｄ２において略等間隔で並んでいる。半導体装置１では、第２方向Ｄ２において隣り合う第１ヘテロ接合３５間の距離が、例えば１０μｍである。また、半導体装置１では、第２方向Ｄ２において隣り合う第２ヘテロ接合３６間の距離が、例えば１０μｍである。
半導体部３は、例えば、エピタキシャル成長技術、フォトリソグラフィ技術及びエッチング技術等を利用して形成されている。
第１化合物半導体部３１は、例えば、エピタキシャル成長法等を利用して形成することができる。この場合のエピタキシャル成長法は、例えば、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）である。エピタキシャル成長法は、ＭＯＶＰＥに限らず、例えば、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）、ＭＢＥ（Molecular Beam Epitaxy）等を採用してもよい。第２化合物半導体部３２、第３化合物半導体部３３及び第４化合物半導体部３９は、例えば、エピタキシャル成長法等を利用して形成することができる。この場合のエピタキシャル成長法は、ＭＯＶＰＥを採用するのが好ましい。アンドープのＧａＮ結晶及びアンドープのＡｌＧａＮ結晶は、それぞれの成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。
半導体装置１は、上述のように、第１電極４（ソース電極４）、第２電極５（ドレイン電極５）及びゲート電極６を備える。ここにおいて、半導体装置１では、第１電極４と第２電極５とが半導体部３及び基板２を挟んで相対している。半導体装置１では、第１電極４と第２電極５とが、基板２の厚さ方向である第１方向Ｄ１において離れている。また、半導体装置１では、ゲート電極６が第１電極４と第２電極５との間で第１電極４及び第２電極５それぞれから離れている。また、半導体装置１では、ゲート層７が、第２方向Ｄ２においてゲート電極６とダブルヘテロ構造部３０との間に介在している。
第１電極４は、半導体部３における基板２側とは反対側に設けられており、ヘテロ接合３５に電気的に接続されている。ここにおいて、第１電極４は、複数の第１ヘテロ接合３５及び複数の第２ヘテロ接合３６それぞれとオーミック接触（Ohmic Contact）が得られるように形成されている。よって、第１電極４は、上述の合金部３４を含んでいる。
第２電極５は、基板２の第２面２２上に設けられており、基板２に電気的に接続されている。ここにおいて、第２電極５は、基板２とオーミック接触が得られるように形成されている。より詳細には、第２電極５は、基板２の第２面２２上に金属層を形成した後にシンタを行うことによって形成されている。
ゲート層７は、第２方向Ｄ２においてゲート電極６と半導体部３との間に介在する。より詳細には、ゲート層７は、第２方向Ｄ２においてゲート電極６と第２化合物半導体部３２との間に介在する。ゲート層７は、第２化合物半導体部３２及び第１化合物半導体部３１に空乏層８を形成する。ゲート層７は、半導体装置１において、ゲート電極６とソース電極４との間に電圧が印加されておらず、ドレイン電極５とソース電極４との間に電圧が印加されていないときに、半導体部３に空乏層８を形成する。これにより、半導体装置１は、第１電極４と第２電極５との間の電流経路にＡｌＧａＮ層を設けることなく、ノーマリオフ型の電界効果トランジスタを実現することが可能となる。半導体装置１では、ゲート電極６とソース電極４との間に半導体装置１をオンさせるための電圧が印加されており、ドレイン電極５とソース電極４との間に電圧が印加されているときには、ソース電極４と基板２との間を２次元電子ガス３７で繋げることが可能となる（図２参照）。言い換えれば、半導体装置１では、ソース電極４と基板２との間の途中で２次元電子ガス３７が空乏層８により遮られなくなる。
ゲート層７は、例えば、ｐ型半導体層である。ここにおいて、ｐ型半導体層は、例えば、金属酸化物層である。ｐ型半導体層として機能する金属酸化物層は、例えば、ＮｉＯ層である。ＮｉＯ層は、例えば、リチウム、ナトリウム、カリウム、ルビジウム及びセシウムの群から選ばれる少なくとも１種のアルカリ金属を不純物として含んでいてもよい。また、ＮｉＯ層は、例えば、不純物として添加されたときに一価となる銀、銅等の遷移金属を含んでいてもよい。第２方向Ｄ２におけるゲート層７の厚さは、例えば、１００ｎｍである。
ゲート層７は、第１方向Ｄ１において第１電極４及び第２電極５それぞれから離れている。本実施形態の半導体装置１では、第１方向Ｄ１におけるゲート層７とソース電極４との距離は、第１方向Ｄ１におけるゲート層７とドレイン電極５との距離よりも短い。ゲート層７は、第１方向Ｄ１に直交する断面で見ると、複数の櫛歯部７１と櫛骨部とを有する櫛形状である。複数の櫛歯部７１の各々が第２方向Ｄ２において隣り合う２つのダブルヘテロ構造部３０の間に配置されている。ゲート層７の複数の櫛歯部７１の各々の形状は、第１方向Ｄ１及び第２方向Ｄ２に沿った断面で見るとＵ字状である。これにより、ゲート層７は、第２方向Ｄ２においてゲート電極６と第３化合物半導体部３３との間にも介在する。
半導体装置１は、第１方向Ｄ１においてゲート層７と基板２の第１面２１上の第４化合物半導体部３９との間に介在する第１絶縁層９１を更に備える。第１絶縁層９１は、電気絶縁性を有する。第１絶縁層９１は、例えば、窒化シリコンにより形成されているが、これに限らず、例えば、酸化シリコンにより形成されていてもよい。
ゲート電極６は、第２方向Ｄ２においてゲート層７上に形成されている。要するに、ゲート電極６は、第１方向Ｄ１においてゲート層７の表面に沿って形成されている。ゲート電極６は、第２方向Ｄ２に直交する断面で見ると、ゲート層７を介して半導体部３の表面に沿って形成されている。ゲート電極６は、第１方向Ｄ１に直交する断面で見ると、複数の櫛歯部６１と櫛骨部とを有する櫛形状である。複数の櫛歯部６１の各々が第２方向Ｄ２において隣り合う２つのダブルヘテロ構造部３０の間に配置されている。ゲート電極６の複数の櫛歯部６１の各々の形状は、第１方向Ｄ１及び第２方向Ｄ２に沿った断面で見るとＵ字状である。ゲート電極６は、ゲート層７にオーミック接触しているが、これに限らない。例えば、ゲート層７が金属酸化物層の場合、ゲート電極６とゲート層７とのオーミック接触は必ずしも必要ではない。
半導体装置１では、ソース電極４とゲート電極６とを互いに絶縁分離するために、基板２の厚さ方向Ｄ１においてソース電極４とゲート電極６との間に、第２絶縁層９２が介在している。第２絶縁層９２は、電気絶縁性を有する。第２絶縁層９２は、例えば、窒化シリコンにより形成されているが、これに限らず、例えば、酸化シリコンにより形成されていてもよい。
以上説明した本実施形態の半導体装置１は、導電性の基板２と、半導体部３と、第１電極４及び第２電極５と、を備える。基板２は、基板２の厚さ方向である第１方向Ｄ１において互いに反対側にある第１面２１及び第２面２２を有する。半導体部３は、基板２の第１面２１上に設けられている。半導体部３は、第１化合物半導体部３１と第１化合物半導体部３１よりもバンドギャップの大きな第２化合物半導体部３２とのヘテロ接合３５であって基板２の第１面２１に沿った第２方向Ｄ２に交差するヘテロ接合３５を有する。第１電極４は、半導体部３における基板２側とは反対側に設けられており、ヘテロ接合３５に電気的に接続されている。第２電極５は、基板２の第２面２２上に設けられており、基板２に電気的に接続されている。ゲート電極６は、第１電極４と第２電極５との間で第２方向Ｄ２に交差し第２化合物半導体部３２に対向している。ゲート層７は、第２方向Ｄ２においてゲート電極６と第２化合物半導体部３２との間に介在している。半導体装置１では、基板２が窒化物半導体基板であり、基板２の第１面２１がｃ軸に沿った結晶面である。半導体装置１では、第１化合物半導体部３１及び第２化合物半導体部３２の各々が窒化物半導体である。ゲート層７は、ｐ型半導体層である。
以上の構成により、半導体装置１は、ノーマリオフ型の電界効果トランジスタとして使用でき、かつオン抵抗の低抵抗化を図ることが可能となる。ここにおいて、半導体装置１は、高耐圧化を図りつつオン抵抗の低抵抗化を図ることが可能となる。
半導体装置１では、第１ヘテロ接合３５の数が多いほど低抵抗化を図れるので、第２方向Ｄ２において隣り合う第１ヘテロ接合３５間の距離を短くして第１ヘテロ接合３５の数を増やすことにより、半導体装置１のＲonＡ（単位面積当たりのオン抵抗であり、単位は例えばΩ・ｃｍ2）の低抵抗化を図ることが可能となる。ここにおいて、「ＲonＡ」は、Ｒon（オン抵抗であり、単位はΩ）と半導体装置１の面積（平面視における半導体装置１のチップ面積であり、例えば、１ｃｍ×１ｃｍ＝１ｃｍ2）との積である。
また、半導体装置１では、第１方向Ｄ１と第２方向Ｄ２とに直交する方向における第１ヘテロ接合３５の長さを長くするほど半導体装置１のＲonＡの低抵抗化を図れる。
以下では、半導体装置１の製造方法の一例について図３Ａ〜６Ｂに基づいて簡単に説明する。
半導体装置１の製造方法では、まず、複数の半導体装置１それぞれの基板２の元になるウェハ２０（図３Ａ参照）を準備する。ウェハ２０は、例えば、ＧａＮウェハである。ウェハ２０は、その厚さ方向において互いに反対側にある第１面２０１及び第２面２０２を有する。
半導体装置１の製造方法では、ウェハ２０を準備した後、第１工程〜第１１工程を順次行う。
第１工程では、ウェハ２０の前処理を行ってから、ウェハ２０をエピタキシャル成長装置に導入し、その後、ウェハ２０の第１面２０１上に第１化合物半導体部３１の元になる第１化合物半導体層３１０（ここでは、アンドープのＧａＮ層）をエピタキシャル成長法により積層（エピタキシャル成長）する（図３Ａ参照）。ウェハ２０の第１面２０１は、基板２の第１面２１に相当する表面である。エピタキシャル成長装置としてＭＯＶＰＥ装置を採用する場合、Ｇａの原料ガスとしては、例えば、トリメチルガリウム（ＴＭＧａ）を採用する。また、Ｎの原料ガスとしては、ＮＨ3を採用する。各原料ガスそれぞれのキャリアガスとしては、例えば、Ｈ2ガス、Ｎ2ガス、Ｈ2ガスとＮ2ガスとの混合ガス等を採用する。第１化合物半導体層３１０の成長条件については、基板温度、Ｖ／III比、各原料ガスの供給量、成長圧力等を適宜設定すればよい。「基板温度」とは、ウェハの温度を意味する。エピタキシャル成長装置としてＭＯＶＰＥ装置を採用する場合、「基板温度」は、例えば、ウェハ２０を支持するサセプタ（susceptor）の温度を代用することができる。例えば、基板温度は、熱電対により測定したサセプタの温度を代用することができる。「Ｖ／III比」とは、III族元素の原料ガスのモル供給量［μmol/min］に対するＶ族元素の原料ガスのモル供給量［μmol/min］との比である。「成長圧力」とは、各原料ガス及び各キャリアガスをＭＯＶＰＥ装置の反応炉内に供給している状態における反応炉内の圧力である。
第１工程では、ウェハ２０と第１化合物半導体層３１０とを含むウェハ２０Ａをエピタキシャル成長装置から取り出す。
第２工程では、フォトリソグラフィ技術及びエッチング技術等を利用して第１化合物半導体層３１０をパターニングすることで第１化合物半導体部３１を形成する（図３Ｂ参照）。より詳細には、第２工程では、ウェハ２０Ａにおいて第１化合物半導体層３１０の表面から複数のトレンチ３３０を形成することによって、ウェハ２０と複数の第１化合物半導体部３１とを含むウェハ２０Ｂを得る。複数のトレンチ３３０は、第２方向Ｄ２において並んでいる。トレンチ３３０の深さは、例えば、基板２の厚さ方向である第１方向Ｄ１における第１化合物半導体部３１の設計長さと同じ値である。複数のトレンチ３３０を形成する工程でのエッチング装置としては、例えば、ＩＣＰ（Inductive Coupled Plasma）型のドライエッチング装置を用いる。エッチングガスとしては、例えば、Ｃｌ2ガス、ＳＦ6ガス等を用いる。
第３工程では、ウェハ２０Ｂをエピタキシャル成長装置に導入し、その後、第２化合物半導体層３２０（ここでは、アンドープのＡｌＧａＮ層）を、複数の第１化合物半導体部３１を覆うようにウェハ２０Ｂ上にエピタキシャル成長法により積層（エピタキシャル成長）する（図３Ｃ参照）。これにより、ウェハ２０と複数の第１化合物半導体部３１と第２化合物半導体層３２０とを含むウェハ２０Ｃを得る。第２化合物半導体層３２０は、第１化合物半導体部３１の第１表面３１１に形成された第２化合物半導体部３２と、第１化合物半導体部３１の第２表面３１２に形成された第３化合物半導体部３３と、基板２の第１面２１に形成された第４化合物半導体部３９と、を含む。よって、ウェハ２０Ｃは、ウェハ２０上に半導体部３が形成されている。また、第２化合物半導体層３２０は、合金部３４の元になる第５化合物半導体部３４０を含む。第５化合物半導体部３４０は、第１化合物半導体部３１における基板２側とは反対側の第３表面３１３に形成されている。エピタキシャル成長装置としてＭＯＶＰＥ装置を採用する場合、Ａｌの原料ガスとしては、例えば、トリメチルアルミニウム（ＴＭＡｌ）を採用する。また、Ｇａの原料ガスとしては、例えば、トリメチルガリウム（ＴＭＧａ）を採用する。また、Ｎの原料ガスとしては、ＮＨ3を採用する。各原料ガスそれぞれのキャリアガスとしては、例えば、Ｈ2ガス、Ｎ2ガス、Ｈ2ガスとＮ2ガスとの混合ガス等を採用する。第３工程では、第２化合物半導体層３２０を含むウェハ２０Ｃをエピタキシャル成長装置から取り出す。
第４工程では、第４化合物半導体部３９上に第１絶縁層９１を形成する（図４Ａ参照）。より詳細には、第４工程では、第２化合物半導体層３２０を覆うように、第１絶縁層９１の元になる第１絶縁膜をＣＶＤ（Chemical Vapor Deposition）等によって形成し、その後、第１絶縁膜をエッチバックすることによって、第１絶縁膜の一部からなる第１絶縁層９１を形成する。これにより、第４工程では、ウェハ２０と半導体部３とを含むウェハ２０Ｄを得る。第１絶縁膜は、窒化シリコン膜であるが、これに限らず、例えば、酸化シリコン膜でもよい。
第５工程では、第２化合物半導体部３２、第３化合物半導体部３３、第４化合物半導体部３９、第５化合物半導体部３４０及び第１絶縁層９１を覆うように、ゲート層７の元になるｐ型半導体膜７００を形成する（図４Ｂ参照）。これにより、第５工程では、ウェハ２０と半導体部３とｐ型半導体膜７００とを含むウェハ２０Ｅを得る。ゲート層７がＮｉＯ層の場合、第５工程では、例えば、ＡＬＤ（Atomic Layer Deposition）等によってｐ型半導体膜７００を形成すればよい。
第６工程では、ｐ型半導体膜７００上にゲート電極６の元になるゲート電極層６００を形成する（図４Ｃ参照）。ここにおいて、第６工程では、例えば、ゲート電極６の元になるＰｄ膜とＡｕ膜との積層膜又はＮｉ膜とＡｕ膜との積層膜を蒸着等によって形成した後、ゲート電極６の元になる積層膜とｐ型半導体膜７００とのオーミック接触を得るための熱処理であるシンタを行うことによって、ｐ型半導体膜７００にオーミック接触したゲート電極層６００を形成する。これにより、第６工程では、ウェハ２０と半導体部３とｐ型半導体膜７００とゲート電極層６００とを含むウェハ２０Ｆを得る。
第７工程では、ゲート電極層６００を覆うように、第２絶縁層９２の一部９２ａ（図５Ｂ参照）の元になる第２絶縁膜９２０をＣＶＤ等によって形成する（図５Ａ参照）。これにより、第７工程では、ウェハ２０と半導体部３とｐ型半導体膜７００とゲート電極層６００と第２絶縁膜９２０とを含むウェハ２０Ｇを得る。第２絶縁膜９２０は、窒化シリコン膜であるが、これに限らず、例えば、酸化シリコン膜でもよい。
第８工程では、第２絶縁膜９２０、ゲート電極層６００及びｐ型半導体膜７００をエッチバックすることによって、ゲート層７、ゲート電極６、ゲート層７、ゲート電極６及び第２絶縁層９２の一部９２ａを形成する（図５Ｂ参照）。これにより、第８工程では、ウェハ２０と半導体部３とゲート層７とゲート電極６と第２絶縁層９２の一部９２ａとを含むウェハ２０Ｈを得る。
第９工程では、第２絶縁層９２の上記一部９２ａ以外の部分の元になる第３絶縁膜９２１をＣＶＤ等によって形成する（図５Ｃ参照）。これにより、第９工程では、ウェハ２０と半導体部３と第１絶縁層９１とゲート層７とゲート電極６と第３絶縁膜９２１とを含むウェハ２０Ｉを得る。第３絶縁膜９２１は、窒化シリコン膜であるが、これに限らず、例えば、酸化シリコン膜でもよい。
第１０工程では、第３絶縁膜９２１をエッチバックすることによって、第２絶縁層９２を形成する（図６Ａ参照）。これにより、第１０工程では、ウェハ２０と半導体部３と第１絶縁層９１とゲート層７とゲート電極６と第２絶縁層９２とを含むウェハ２０Ｊを得る。
第１１工程では、第１電極４及び第２電極５を形成する（図６Ｂ参照）。より詳細には、第１１工程では、薄膜形成技術等を利用して第１電極４及び第２電極５の元になる所定パターンの第１金属層及び第２金属層を形成し、オーミック接触を得るための熱処理であるシンタを行う。これにより、第１１工程では、第１ヘテロ接合３５及び第２ヘテロ接合３６に電気的に接続された第１電極４、及び基板２に電気的に接続された第２電極５を形成する。第１１工程では、第５化合物半導体部３４０に第１金属層の金属が拡散して合金部３４が形成される。第１１工程では、ウェハ２０と半導体部３と第１電極４及び第２電極５とを含むウェハ２０Ｋを得る。ここにおいて、ウェハ２０Ｋには、複数の半導体装置１が形成されている。要するに、半導体装置１の製造方法では、第１工程〜第１１工程を行うことによって、半導体装置１が複数形成されたウェハ２０Ｋを得ることができる。半導体装置１の製造方法では、第２電極５を形成する前に、ウェハ２０の厚さを基板２の所望の厚さとするようにウェハ２０を第１面２０１とは反対の第２面２０２側から研磨してもよい。
半導体装置１の製造方法では、ウェハ２０Ｋを例えばダイシングソー（Dicing Saw）等によって切断することで、１枚のウェハ２０Ｋから複数の半導体装置１を得ることができる。
上記の実施形態は、本発明の様々な実施形態の一つに過ぎない。上記の実施形態は、本発明の目的を達成できれば、設計等に応じて種々の変更が可能である。
例えば、半導体装置１の変形例１では、第２方向Ｄ２に直交する平面と第２ヘテロ接合３６とのなす角度を１０°よりも更に大きくすることで、第２ヘテロ接合３６の近傍における正孔電子ガスの発生を抑制した構成としてもよい。この場合には、第１化合物半導体部３１の第２表面３１２を、第２方向Ｄ２に直交する平面に対して１０°よりも更に傾斜させた傾斜面としている。このような傾斜面は、例えば、上述の第２工程において第１化合物半導体層３１０をパターニングする際に、例えば、グレースケールマスクを用いたフォトリソグラフィ技術とエッチング技術とを利用して形成することができる。
また、半導体装置１の変形例２は、実施形態の半導体装置１におけるゲート電極６及びゲート層７を備えていない。変形例２では、実施形態の半導体装置１と同様、複数のダブルヘテロ構造部３０が第２方向Ｄ２において並んでいるので、第２方向Ｄ２においてアンドープのＡｌＧａＮ結晶とアンドープのＧａＮ結晶とが交互に並んでいる。これにより、変形例２では、半導体部３に関し、第２方向Ｄ２において複数の２次元電子ガス層と複数の２次元正孔ガス層とが交互に並んでいる。また、変形例２では、第１電極４と第２電極５とのうちいずれか一方がアノード電極を構成し、他方がカソード電極を構成している。変形例２では、第１電極４と第２電極５との間に電圧を印加されたときに第１電極４と第２電極５とのうち相対的に高電位となるほうが、アノード電極を構成し、相対的に低電位となるほうがカソード電極を構成する。変形例２は、マルチチャネルダイオードである。
さらに説明すれば、半導体装置１の変形例２では、複数のダブルヘテロ構造部３０の各々は、第２方向Ｄ２において、第３化合物半導体部３３、第１化合物半導体部３１及び第２化合物半導体部３２がこの順に並んでいる。複数のダブルヘテロ構造部３０の各々は、第１化合物半導体部３１と第２化合物半導体部３２とのヘテロ接合３５からなる第１ヘテロ接合３５と、第１化合物半導体部３１と第３化合物半導体部３３とのヘテロ接合３６からなる第２ヘテロ接合３６と、を有する。半導体装置１の変形例２では、第１電極４と第２電極５とのうちいずれか一方がアノード電極を構成し、他方がカソード電極を構成する。これにより、半導体装置１の変形例２では、高耐圧化を図りつつ低抵抗化を図ることが可能なダイオードを実現することが可能となる。
また、半導体装置１では、第１電極４、第２電極５が、それぞれ、ソース電極、ドレイン電極を構成しているが、これに限らず、第１電極４、第２電極５が、それぞれ、ドレイン電極、ソース電極を構成していてもよい。
また、基板２は、導電性を有する単結晶基板であればよく、ＧａＮ基板に限らず、例えば、ＡｌＮ基板等でもよい。
また、複数のダブルヘテロ構造部３０は、必ずしも等間隔で並んでいる必要はない。
また、ゲート層７は、第２化合物半導体部３２とゲート層７との界面から第１ヘテロ接合３５を超えるように空乏層８を形成できればよい。また、ゲート層７は、第３化合物半導体部３３とゲート層７との界面から第２ヘテロ接合３６を超えるように空乏層８を形成できればよい。よって、ゲート層７は、ｐ型半導体層であればよく、ＮｉＯ層に限らず、例えば、ｐ型ＡｌＧａＮ層、ｐ型ＧａＮ等でもよい。ｐ型ＡｌＧａＮ層、ｐ型ＧａＮは、その成長時にＭｇがドーピングされており、Ｍｇを含有している。ｐ型半導体層を構成するｐ型半導体は、例えば、ＧａＮよりもバンドギャップの大きな、ｐ型の金属酸化物、ｐ型のIII−Ｖ族化合物半導体等であるのが好ましい。ゲート層７として例えばｐ型ＡｌＧａＮ層を採用する場合、ゲート電極６がゲート層７にオーミック接触している必要がある。
また、半導体装置１では、第１化合物半導体部３１の厚さ方向の途中に１ｎｍ未満（例えば、０．５ｎｍ程度）のＡｌＧａＮ層が設けられていてもよい。
また、半導体部３では、第１化合物半導体部３１と第２化合物半導体部３２とのヘテロ接合３５が、２次元電子ガス３７を発生させることができればよく、第１化合物半導体部３１、第２化合物半導体部３２、第３化合物半導体部３３及び第４化合物半導体部３９は、窒化物半導体に限らず、他のIII−Ｖ族化合物半導体でもよい。例えば、半導体装置１では、第１化合物半導体部３１がアンドープのＧａＡｓ結晶であり、第２化合物半導体部３２、第３化合物半導体部３３及び第４化合物半導体部３９がＳｉドープのＡｌＧａＡｓ結晶でもよい。この場合、基板２は、例えば、ｎ型のＧａＡｓ基板でもよい。
（まとめ）
以上説明した実施形態等から以下の態様が開示されている。
第１の態様に係る半導体装置（１）は、導電性の基板（２）と、半導体部（３）と、第１電極（４）と、第２電極（５）と、ゲート電極（６）と、ゲート層（７）と、を備える。基板（２）は、基板（２）の厚さ方向である第１方向（Ｄ１）において互いに反対側にある第１面（２１）及び第２面（２２）を有する。半導体部（３）は、基板（２）の第１面（２１）上に設けられている。半導体部（３）は、第１化合物半導体部（３１）と第１化合物半導体部（３１）よりもバンドギャップの大きな第２化合物半導体部（３２）とのヘテロ接合（３５）であって基板（２）の第１面（２１）に沿った第２方向（Ｄ２）に交差するヘテロ接合（３５）を有する。第１電極（４）は、半導体部（３）における基板（２）側とは反対側に設けられており、ヘテロ接合（３５）に電気的に接続されている。第２電極（５）は、基板（２）の第２面（２２）上に設けられており、基板（２）に電気的に接続されている。ゲート電極（６）は、第１電極（４）と第２電極（５）との間で第２方向（Ｄ２）に交差し第２化合物半導体部（３２）に対向している。ゲート層（７）は、第２方向（Ｄ２）においてゲート電極（６）と第２化合物半導体部（３２）との間に介在し、第２化合物半導体部（３２）及び第１化合物半導体部（３１）に空乏層（８）を形成する。
以上の構成により、半導体装置（１）は、ノーマリオフ動作が可能であり、かつオン抵抗の低抵抗化を図ることが可能となる。これにより、半導体装置（１）は、ノーマリオフ動作を可能としつつ、低損失化を図ることが可能となる。
第２の態様に係る半導体装置（１）では、第１の態様において、基板（２）が窒化物半導体基板であり、基板（２）の第１面（２１）がｃ軸に沿った結晶面である。第２方向Ｄ２が基板（２）のｃ軸に沿った方向である。第１化合物半導体部（３１）及び第２化合物半導体部（３２）の各々が窒化物半導体である。これにより、半導体装置（１）では、高耐圧化を図りつつオン抵抗の低抵抗化を図ることが可能となる。
第３の態様に係る半導体装置（１）では、第１又は２の態様において、ゲート層７は、ｐ型半導体層である。これにより、半導体装置（１）では、ゲート層７とゲート電極６とのオーミック接触が可能となる。
第４の態様に係る半導体装置（１）では、第１乃至３の態様のいずれか一つにおいて、半導体部（３）は、ヘテロ接合（３５）を複数有する。これにより、半導体装置（１）では、高耐圧化を図りつつオン抵抗の低抵抗化を図ることが可能となる。
第５の態様に係る半導体装置（１）では、第４の態様において、複数のヘテロ接合（３５）が平行である。これにより、半導体装置（１）では、オン抵抗をより低抵抗化することが可能となる。
１ 半導体装置
２ 基板
２１ 第１面
２２ 第２面
３ 半導体部
３０ ダブルヘテロ構造部
３１ 第１化合物半導体部
３２ 第２化合物半導体部
３３ 第３化合物半導体部
３５ ヘテロ接合（第１ヘテロ接合）
４ 第１電極
５ 第２電極
６ ゲート電極
７ ゲート層
８ 空乏層
Ｄ１ 第１方向
Ｄ２ 第２方向

Claims (5)

  1. 厚さ方向である第１方向において互いに反対側にある第１面及び第２面を有する導電性の基板と、
    前記基板の前記第１面上に設けられており、第１化合物半導体部と前記第１化合物半導体部よりもバンドギャップの大きな第２化合物半導体部とのヘテロ接合であって前記基板の前記第１面に沿った第２方向に交差する前記ヘテロ接合を有する半導体部と、
    前記半導体部における前記基板側とは反対側に設けられており、前記ヘテロ接合に電気的に接続されている第１電極と、
    前記基板の前記第２面上に設けられており、前記基板に電気的に接続されている第２電極と、
    前記第１電極と前記第２電極との間で前記第２方向に交差し前記第２化合物半導体部に対向しているゲート電極と、
    前記第２方向において前記ゲート電極と前記第２化合物半導体部との間に介在しており、前記第２化合物半導体部及び前記第１化合物半導体部に空乏層を形成するゲート層と、を備える
    ことを特徴とする半導体装置。
  2. 前記基板が窒化物半導体基板であり、
    前記基板の前記第１面がｃ軸に沿った結晶面であり、
    前記第２方向が前記ｃ軸に沿った方向であり、
    前記第１化合物半導体部及び前記第２化合物半導体部の各々が窒化物半導体である
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記ゲート層は、ｐ型半導体層である
    ことを特徴とする請求項１又は２記載の半導体装置。
  4. 前記半導体部は、前記ヘテロ接合を複数有する
    ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記複数のヘテロ接合が平行である
    ことを特徴とする請求項４記載の半導体装置。
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