WO2019188767A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2019188767A1
WO2019188767A1 PCT/JP2019/012045 JP2019012045W WO2019188767A1 WO 2019188767 A1 WO2019188767 A1 WO 2019188767A1 JP 2019012045 W JP2019012045 W JP 2019012045W WO 2019188767 A1 WO2019188767 A1 WO 2019188767A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor
nitride semiconductor
electrodes
electrode
substrate
Prior art date
Application number
PCT/JP2019/012045
Other languages
English (en)
French (fr)
Inventor
鈴木　朝実良
秀俊 石田
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to US16/982,210 priority Critical patent/US20210028303A1/en
Priority to JP2020509952A priority patent/JPWO2019188767A1/ja
Publication of WO2019188767A1 publication Critical patent/WO2019188767A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7789—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface the two-dimensional charge carrier gas being at least partially not parallel to a main surface of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Definitions

  • the present disclosure relates generally to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a heterojunction and a manufacturing method thereof.
  • Patent Document 1 a vertical semiconductor device in which a drain region and a source region are separately arranged in a vertical direction is known (for example, Patent Document 1).
  • the semiconductor device described in Patent Document 1 includes a drain electrode, a drain region, a drift portion, a gate portion, a source region, and a source electrode.
  • the drain region is provided on the drain electrode.
  • the drift portion is provided on the drain region.
  • the gate part is arranged in a part on the drift part.
  • the source region is arranged in another part on the drift portion.
  • the drain region is made of gallium nitride.
  • the drift portion includes a first semiconductor region of aluminum gallium nitride and a second semiconductor region of gallium nitride.
  • the first semiconductor region and the second semiconductor region extend in a direction connecting the drain region and the gate portion.
  • the first semiconductor region and the second semiconductor region are in direct contact.
  • the first semiconductor region and the second semiconductor region constitute a first heterojunction.
  • the first heterojunction is formed on the c-plane.
  • the first semiconductor region and the second semiconductor region are repeatedly arranged in one direction when viewed in plan.
  • the gate portion includes a third semiconductor region of gallium nitride and a fourth semiconductor region of aluminum gallium nitride.
  • the third semiconductor region and the fourth semiconductor region extend in a direction orthogonal to the direction connecting the drain region and the gate portion.
  • the third semiconductor region and the fourth semiconductor region constitute a second heterojunction.
  • the second heterojunction is formed on the a-plane.
  • the source region is composed of gallium nitride and aluminum gallium nitride.
  • the source region is electrically connected to the source electrode.
  • Patent Document 2 nitride semiconductor devices such as field effect transistors using GaN-based compound semiconductor materials are known as semiconductor devices (Patent Document 2).
  • the nitride semiconductor device described in Patent Document 2 includes a substrate made of sapphire whose principal plane is a (0001) plane, a first semiconductor layer made of undoped GaN, and an upper surface of the first semiconductor layer.
  • the control region includes a control layer and a contact layer.
  • the control layer is made of p-type Al 0.15 Ga 0.85 N formed on the second semiconductor layer.
  • the contact layer is made of high-concentration p-type GaN formed on the control layer.
  • the loss in the on state is low.
  • An object of the present disclosure is to provide a semiconductor device capable of reducing resistance and a manufacturing method thereof.
  • a semiconductor device includes a plurality of semiconductor units, a plurality of first electrodes, a plurality of second electrodes, a first common electrode, and a second common electrode.
  • the plurality of semiconductor portions are arranged apart from each other in the first direction.
  • Each of the plurality of semiconductor portions has a heterojunction between a first nitride semiconductor portion and a second nitride semiconductor portion having a band gap larger than that of the first nitride semiconductor portion.
  • the heterojunction in each of the plurality of semiconductor portions extends in a second direction orthogonal to the first direction along the c-axis of the first nitride semiconductor portion.
  • Each of the plurality of first electrodes overlaps a corresponding semiconductor portion of the plurality of semiconductor portions in a third direction orthogonal to both the first direction and the second direction, and the corresponding semiconductor portion Is directly electrically connected to the heterojunction.
  • each of the plurality of second electrodes overlaps the corresponding semiconductor portion among the plurality of first electrodes across the corresponding semiconductor portion among the plurality of semiconductor portions. And is electrically connected directly to the heterojunction of the corresponding semiconductor part.
  • the plurality of first electrodes are electrically connected in common to the first common electrode.
  • the plurality of second electrodes are electrically connected in common to the second common electrode.
  • the method for manufacturing a semiconductor device according to one aspect of the present disclosure is a method for manufacturing a semiconductor device according to another aspect of the present disclosure.
  • the semiconductor device according to another aspect includes a plurality of semiconductor portions, a plurality of first electrodes, a plurality of second electrodes, a first common electrode, and a second common electrode.
  • the plurality of semiconductor portions are arranged apart from each other in the first direction.
  • Each of the plurality of semiconductor portions has a heterojunction between a first nitride semiconductor portion and a second nitride semiconductor portion having a band gap larger than that of the first nitride semiconductor portion.
  • the heterojunction in each of the plurality of semiconductor portions extends in a second direction orthogonal to the first direction along the c-axis of the first nitride semiconductor portion.
  • Each of the plurality of first electrodes overlaps a corresponding semiconductor portion of the plurality of semiconductor portions in a third direction orthogonal to both the first direction and the second direction, and the corresponding semiconductor portion Is directly electrically connected to the heterojunction.
  • each of the plurality of second electrodes overlaps the corresponding semiconductor portion among the plurality of first electrodes across the corresponding semiconductor portion among the plurality of semiconductor portions. And is electrically connected directly to the heterojunction of the corresponding semiconductor part.
  • the plurality of first electrodes are electrically connected in common to the first common electrode.
  • the plurality of second electrodes are electrically connected in common to the second common electrode.
  • the semiconductor device further includes a substrate.
  • the substrate has a first surface and a second surface that are opposite to each other in the third direction.
  • the plurality of second electrodes are disposed on the first surface of the substrate.
  • the substrate is a nitride semiconductor substrate.
  • the first surface is a crystal surface along the c-axis of the nitride semiconductor substrate.
  • Each of the plurality of second electrodes is linear along the second direction.
  • the plurality of second electrodes are spaced apart from each other in the first direction on the first surface of the substrate.
  • the method for manufacturing a semiconductor device includes a mask portion forming step, a first epitaxial growth step, and a second epitaxial growth step.
  • the mask portion forming step a plurality of mask portions are formed on the first surface of the substrate, each of which is linear and aligned in a direction along the c-axis of the substrate.
  • each of the plurality of straddles a region between two adjacent mask portions of the plurality of mask portions on the first surface of the substrate and a part of the surface of each of the two mask portions.
  • the first nitride semiconductor portion is formed by ELO (Epitaxial Lateral Overgrowth).
  • the second epitaxial growth step a plurality of the second nitride semiconductor portions are epitaxially grown on a corresponding first nitride semiconductor portion among the plurality of first nitride semiconductor portions.
  • a semiconductor device includes a nitride semiconductor substrate, a plurality of insulators, a plurality of semiconductors, a plurality of first electrodes, a plurality of second electrodes, a first common electrode, A second common electrode.
  • the nitride semiconductor substrate has a first surface and a second surface that are opposite to each other in the thickness direction.
  • the first surface is a crystal plane along the c-axis.
  • Each of the plurality of insulator portions is linear in a second direction perpendicular to both the thickness direction and the first direction along the c-axis of the nitride semiconductor substrate.
  • the plurality of insulator portions are arranged in the first direction on the first surface of the nitride semiconductor substrate.
  • the plurality of semiconductor portions are arranged apart from each other in the first direction.
  • Each of the plurality of semiconductor portions includes a first nitride semiconductor portion and a second nitride semiconductor portion.
  • the first nitride semiconductor portion is formed on a region between two adjacent insulator portions of the plurality of insulator portions on the first surface of the nitride semiconductor substrate. It extends to.
  • the second nitride semiconductor portion is directly formed on a surface along the + c plane of two surfaces intersecting the first direction in the first nitride semiconductor portion.
  • Each of the plurality of first electrodes is electrically connected to a heterojunction between the first nitride semiconductor portion and the second nitride semiconductor portion of a corresponding semiconductor portion among the plurality of semiconductor portions.
  • Each of the plurality of second electrodes is electrically connected to a heterojunction between the first nitride semiconductor portion and the second nitride semiconductor portion of the corresponding semiconductor portion among the plurality of semiconductor portions.
  • Each of the plurality of second electrodes is separated from the corresponding first electrode of the plurality of first electrodes in the second direction.
  • the plurality of first electrodes are commonly connected to the first common electrode.
  • the plurality of second electrodes are commonly connected to the second common electrode.
  • a method for manufacturing a semiconductor device is a method for manufacturing the semiconductor device, and includes an insulator portion forming step, a first epitaxial growth step, and a second epitaxial growth step.
  • the insulator part forming step the plurality of insulator parts are formed on the first surface of the nitride semiconductor substrate.
  • the plurality of first nitride semiconductor portions are formed by ELO (Epitaxial Lateral Overgrowth).
  • the second nitride semiconductor part is epitaxially grown on each of the plurality of first nitride semiconductor parts.
  • FIG. 1A is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 1B shows the above semiconductor device, and is a cross-sectional view taken along line XX of FIG.
  • FIG. 2 is a graph for explaining the relationship between the breakdown voltage and the on-resistance of the semiconductor device.
  • FIG. 3 is a graph for explaining the relationship between the taper angle of the surface of the second nitride semiconductor portion and the concentration of the two-dimensional electron gas in the semiconductor portion in the semiconductor device same as above.
  • FIG. 4 illustrates the relationship between the taper angle of the surface of the second nitride semiconductor part and the concentration of the two-dimensional electron gas in the semiconductor part when the composition ratio of the second nitride semiconductor part of the semiconductor device is changed. It is a graph.
  • FIG. 5A to 5C are main process cross-sectional views for explaining the semiconductor device manufacturing method of the above.
  • 6A to 6C are main process plan views for explaining the semiconductor device manufacturing method of the above.
  • 7A to 7D are main process cross-sectional views for explaining the semiconductor device manufacturing method of the above.
  • 8A to 8D are main process plan views for explaining the semiconductor device manufacturing method of the above.
  • FIG. 9A is a plan view of the semiconductor device according to the second embodiment.
  • FIG. 9B shows the semiconductor device same as above, and is a cross-sectional view taken along line XX of FIG. 9A.
  • FIG. 10 is a graph for explaining the relationship between the breakdown voltage and the on-resistance of the semiconductor device.
  • 11A to 11C are main process cross-sectional views for explaining the semiconductor device manufacturing method of the above.
  • 12A to 12C are main process plan views for explaining the semiconductor device manufacturing method of the above.
  • 13A to 13C are main process cross-sectional views for explaining the semiconductor device manufacturing method of the above.
  • 14A to 14C are main process plan views for explaining the semiconductor device manufacturing method of the above.
  • the semiconductor device 1 includes a plurality of semiconductor units 3, a plurality of first electrodes 4, a plurality of second electrodes 5, a first common electrode 40, and a second common electrode 50.
  • the plurality of semiconductor units 3 are spaced apart from each other in the first direction D1.
  • Each of the plurality of semiconductor parts 3 has a heterojunction 35 between the first nitride semiconductor part 31 and the second nitride semiconductor part 32 having a larger band gap than the first nitride semiconductor part 31.
  • the heterojunction 35 in each of the plurality of semiconductor units 3 extends in the second direction D2 orthogonal to the first direction D1 along the c-axis of the first nitride semiconductor unit 31.
  • the plurality of first electrodes 4 overlaps the corresponding semiconductor unit 3 among the plurality of semiconductor units 3 in the third direction D3 orthogonal to both the first direction D1 and the second direction D2, and the corresponding semiconductor. It is directly electrically connected to the heterojunction 35 of part 3.
  • each of the plurality of second electrodes 5 overlaps the corresponding semiconductor unit 3 among the plurality of first electrodes 4 with the corresponding semiconductor unit 3 among the plurality of semiconductor units 3 interposed therebetween. It is located on the opposite side to the electrode 4 and is directly electrically connected to the corresponding heterojunction 35 of the semiconductor part 3.
  • a plurality of first electrodes 4 are electrically connected in common to the first common electrode 40.
  • a plurality of second electrodes 5 are electrically connected in common to the second common electrode 50.
  • dot hatching is given to the substrate 2, but this hatching does not represent a cross section, and the components other than the substrate 2 and the substrate 2 (each semiconductor unit 3, each first electrode 4).
  • the second electrode 5, the first common electrode 40, the second common electrode 50, etc.) are merely provided for easy understanding.
  • the semiconductor device 1 further includes a substrate 2.
  • the substrate 2 has a first surface 21 on the side close to the plurality of semiconductor units 3 in the third direction D3 and a second surface 22 on the side far from the plurality of semiconductor units 3.
  • the plurality of second electrodes 5 are disposed on the first surface 21 of the substrate 2.
  • Each of the plurality of second electrodes 5 has a linear shape along the second direction D2.
  • the plurality of second electrodes 5 are arranged on the first surface 21 of the substrate 2 so as to be separated from each other in the first direction D1.
  • the semiconductor device 1 further includes a plurality of gate electrodes 6. Each of the plurality of gate electrodes 6 faces the second nitride semiconductor portion 32 of the corresponding semiconductor portion 3 among the plurality of semiconductor portions 3 in the first direction D1.
  • the semiconductor device 1 further includes a plurality of first insulating layers 91 interposed between the corresponding gate electrode 6 and the corresponding second electrode 5 in the third direction D3. Each first insulating layer 91 has electrical insulation.
  • the semiconductor device 1 further includes a second insulating layer 92 that is interposed between two adjacent semiconductor portions 3 among the plurality of semiconductor portions 3. The second insulating layer 92 is formed on the first insulating layer 91 and covers the gate electrode 6 in the third direction D3. The second insulating layer 92 has electrical insulation.
  • the first insulating layer 91 and the second insulating layer 92 are not shown.
  • the semiconductor device 1 is a field effect transistor chip.
  • the plurality of first electrodes 4 and the plurality of second electrodes 5 constitute a plurality of source electrodes and a plurality of drain electrodes, respectively.
  • the plurality of first electrodes 4 and the plurality of second electrodes 5 may be referred to as a plurality of source electrodes 4 and a plurality of drain electrodes 5, respectively.
  • the outer peripheral shape of the semiconductor device 1 in a plan view from the thickness direction (third direction D3) of the semiconductor device 1 is, for example, a square shape.
  • the chip size (Chip Size) of the semiconductor device 1 in plan view from the thickness direction of the semiconductor device 1 is, for example, 5 mm ⁇ (5 mm ⁇ 5 mm), but is not limited thereto.
  • the outer peripheral shape of the semiconductor device 1 is not limited to a square shape, and may be, for example, a rectangular shape.
  • the substrate 2 supports the semiconductor part 3.
  • the substrate 2 is, for example, a nitride semiconductor substrate.
  • the crystal structure of the substrate 2 is a hexagonal system.
  • the first direction D1 described above is a direction along the c-axis of the substrate 2 (for example, a direction parallel to the c-axis of the substrate 2).
  • the c-axis of the substrate 2 is rightward in each of FIGS. 1A and 1B. In the lower left of FIG. 1B, a crystal axis [0001] representing the c-axis of the substrate 2 and a crystal axis [1-100] representing the m-axis are shown.
  • the first surface 21 of the substrate 2 is a crystal plane along the c-axis of the nitride semiconductor substrate.
  • the substrate 2 is, for example, a single crystal GaN substrate.
  • the single crystal GaN substrate is, for example, a semi-insulating GaN substrate.
  • the substrate 2 has a first surface 21 and a second surface 22 that are opposite to each other in the thickness direction of the substrate 2 (third direction D3).
  • the first surface 21 of the substrate 2 is an m-plane.
  • the m plane is, for example, a (1-100) plane.
  • the sign of “ ⁇ ” added to the Miller index of the plane orientation means the inversion of one index following the sign.
  • the (1-100) plane is a crystal plane based on the Miller index in which four indices are shown in parentheses.
  • the first surface 21 of the substrate 2 may be a nonpolar surface along the c-axis, and is not limited to the m-plane, and may be an a-plane, for example.
  • the a-plane is, for example, the (11-20) plane.
  • the first surface 21 of the substrate 2 may be a crystal plane having an off angle from the m plane (hereinafter referred to as “first off angle”) of greater than 0 ° and less than 5 °.
  • first off angle is an inclination angle of the first surface 21 with respect to the m-plane. Therefore, if the first off angle is 0 °, the first surface 21 is the m-plane.
  • the first surface 21 of the substrate 2 may be, for example, a crystal plane having an off angle from the a plane (hereinafter referred to as “second off angle”) greater than 0 ° and 5 ° or less.
  • the “second off angle” is an inclination angle of the first surface 21 with respect to the a-plane. Therefore, if the second off angle is 0 °, the first surface 21 is the a-plane.
  • the thickness of the substrate 2 is, for example, 100 ⁇ m to 700 ⁇ m.
  • the plurality of semiconductor units 3 are provided on the first surface 21 of the substrate 2.
  • Each of the plurality of semiconductor units 3 includes a first nitride semiconductor unit 31 and a second nitride semiconductor unit 32 having different band gap sizes.
  • the composition of the second nitride semiconductor part 32 is different from the composition of the first nitride semiconductor part 31.
  • the first nitride semiconductor unit 31 and the second nitride semiconductor unit 32 are arranged in the first direction D1.
  • Each of the plurality of semiconductor units 3 further includes a third nitride semiconductor unit 33 having a band gap different from that of the first nitride semiconductor unit 31.
  • the third nitride semiconductor portion 33 is located on the opposite side of the first nitride semiconductor portion 31 from the second nitride semiconductor portion 32 side in the first direction D1.
  • Each of the plurality of semiconductor units 3 further includes a fourth nitride semiconductor unit 34 having a band gap size different from that of the first nitride semiconductor unit 31.
  • the fourth nitride semiconductor part 34 is located on the opposite side of the corresponding semiconductor part 3 on the side opposite to the substrate 2 side of the second nitride semiconductor part 32 and on the side opposite to the substrate 2 side of the third nitride semiconductor part 33. It is interposed between the ends.
  • each of the second nitride semiconductor unit 32 and the third nitride semiconductor unit 33 is thinner than the thickness of the first nitride semiconductor unit 31 in the first direction D1.
  • the thickness of the fourth nitride semiconductor portion 34 is thinner than the thickness of the first nitride semiconductor portion 31 in the thickness direction (third direction D 3) of the substrate 2.
  • the thickness of the first nitride semiconductor portion 31 in the thickness direction (third direction D3) of the substrate 2 is, for example, 7.5 ⁇ m, but is not limited thereto, and is preferably, for example, 5 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the first nitride semiconductor unit 31 in the first direction D1 is, for example, 4 ⁇ m.
  • the thickness of each of the second nitride semiconductor unit 32 and the third nitride semiconductor unit 33 in the first direction D1 is, for example, 20 nm.
  • the thickness of the fourth nitride semiconductor portion 34 in the thickness direction (third direction D3) of the substrate 2 is, for example, 20 nm.
  • the first nitride semiconductor unit 31 is, for example, an undoped GaN crystal.
  • Each of the second nitride semiconductor part 32, the third nitride semiconductor part 33, and the fourth nitride semiconductor part 34 is an undoped AlGaN crystal.
  • Each of the first nitride semiconductor unit 31, the second nitride semiconductor unit 32, the third nitride semiconductor unit 33, and the fourth nitride semiconductor unit 34 is an epitaxial layer.
  • the Al composition ratio of the second nitride semiconductor part 32, the Al composition ratio of the third nitride semiconductor part 33, and the Al composition ratio of the fourth nitride semiconductor part 34 are the same.
  • the composition ratio is, for example, a value obtained by composition analysis by the EDX method (Energy Dispersive X-ray Spectroscopy). In discussing the relative magnitude relationship of the composition ratio, the composition ratio is not limited to the EDX method, and may be a value obtained by composition analysis by Auger Electron Spectroscopy, for example.
  • Each of the plurality of semiconductor parts 3 has a heterojunction 35 (hereinafter also referred to as “first heterojunction 35”) of the first nitride semiconductor part 31 and the second nitride semiconductor part 32.
  • the first heterojunction 35 intersects (in the present embodiment, orthogonal) in the first direction D1 along the first surface 21 of the substrate 2.
  • the plurality of semiconductor units 3 have a heterojunction 36 (hereinafter also referred to as “second heterojunction 36”) between the first nitride semiconductor unit 31 and the third nitride semiconductor unit 33.
  • the second heterojunction 36 intersects (in the present embodiment, orthogonal) in the first direction D1 along the first surface 21 of the substrate 2.
  • the first heterojunction 35 and the second heterojunction 36 in each of the plurality of semiconductor portions 3 extend in the second direction D2 orthogonal to the first direction D1.
  • Each of the first heterojunction 35 and the second heterojunction 36 is orthogonal to the first direction D1 (that is, the angle formed between each of the first heterojunction 35 and the second heterojunction 36 and the first direction D1 is 90 °.
  • the angle (inner angle) formed between the first heterojunction 35 and the surface of the second electrode 5 parallel to the first surface 21 of the substrate 2 in the semiconductor unit 3 is not limited to 90 degrees, and is, for example, 70 degrees or more. It may be 100 degrees or less.
  • the angle (inner angle) formed between the second heterojunction 36 and the first surface 21 of the substrate 2 in the semiconductor unit 3 is not limited to 90 degrees, and may be, for example, 70 degrees or more and 100 degrees or less.
  • the first nitride semiconductor portion 31 is formed directly on the first surface 21 of the substrate 2.
  • the first nitride semiconductor portion 31 is T-shaped when viewed from the second direction D2. More specifically, in the first nitride semiconductor portion 31, the width in the first direction D1 of the portion closer to the first surface 21 of the substrate 2 in the third direction D3 when viewed from the second direction D2 is the substrate 2 The width of the portion far from the first surface 21 is narrower than the width in the first direction D1.
  • the first nitride semiconductor portion 31 has a first surface 311 and a second surface 312 that are opposite to each other in the first direction D1.
  • the first nitride semiconductor unit 31 has a first surface 311 and a second surface 312 that intersect the first direction D1 and are separated in the first direction D1.
  • the first surface 311 is a group III polar surface (in this embodiment, a Ga polar surface) of the first nitride semiconductor portion 31.
  • the Ga polar plane (+ c plane) is the (0001) plane.
  • the first surface 311 is not limited to a group III polar surface, and may be a crystal surface inclined by about 1 ° to 30 ° with respect to the group III polar surface.
  • the second surface 312 is a group V polar face (N polar face in the present embodiment) of the first nitride semiconductor portion 31.
  • the N-polar plane (-c plane) is the (000-1) plane.
  • the second surface 312 is not limited to the group V polar face, and may be a crystal face inclined by about 1 ° to 30 ° with respect to the group V polar face.
  • the first heterojunction 35 is formed so as to include the first surface 311 of the first nitride semiconductor portion 31.
  • the second heterojunction 36 is formed so as to include the second surface 312 of the first nitride semiconductor portion 31.
  • spontaneous polarization of a nitride semiconductor (here, an undoped AlGaN crystal constituting the second nitride semiconductor portion 32) is present in the vicinity of the first heterojunction 35 that intersects the first direction D ⁇ b> 1.
  • two-dimensional electron gas (Two-Dimensional Electron Gas) 37 is generated by piezo polarization.
  • the first heterojunction 35 generates a two-dimensional electron gas 37.
  • a region containing the two-dimensional electron gas 37 (hereinafter also referred to as “two-dimensional electron gas layer”) can function as an n-channel layer (electron conductive layer).
  • the second crossing in the first direction D1 is caused by spontaneous polarization and piezoelectric polarization of a nitride semiconductor (here, undoped AlGaN crystal constituting the third nitride semiconductor portion 33).
  • Two-dimensional hole gas (Two-Dimensional Hole Gas) is generated in the vicinity of the heterojunction 36.
  • the second heterojunction 36 generates a two-dimensional hole gas.
  • a region containing a two-dimensional hole gas hereinafter, also referred to as “two-dimensional hole gas layer” can function as a p-channel layer (hole conduction layer).
  • the semiconductor device 1 has a plurality of (for example, 1000) double heterostructure portions 30 that are arranged apart from each other in the first direction D1.
  • the third nitride semiconductor portion 33, the first nitride semiconductor portion 31, and the second nitride semiconductor portion 32 are arranged in this order in the first direction D1.
  • Each of the plurality of double heterostructure portions 30 includes the first heterojunction 35 and the second heterojunction 36 described above.
  • the semiconductor device 1 has a plurality of (for example, 1000) first heterojunctions 35 and a plurality of (for example, 1000) second heterojunctions 36.
  • the plurality of first heterojunctions 35 are parallel, and the plurality of second heterojunctions 36 are parallel.
  • the plurality of first heterojunctions 35 are arranged at substantially equal intervals in the first direction D1.
  • the distance between the surfaces 321 of the second nitride semiconductor portions 32 of the two semiconductor portions 3 adjacent in the first direction D1 (pitch of the plurality of semiconductor portions 3) is, for example, 7.5 ⁇ m.
  • the plurality of semiconductor units 3 and the plurality of first electrodes 4 correspond one-to-one.
  • Each of the plurality of first electrodes 4 is linear along the second direction D2.
  • the plurality of first electrodes 4 are separated from each other in the first direction D1.
  • each of the plurality of first electrodes 4 is directly electrically connected to the corresponding heterojunction 35 of the semiconductor unit 3.
  • “electrically connected” means ohmic contact.
  • “directly electrically connected to the heterojunction 35 of the corresponding semiconductor part 3” means between the first electrode 4 and the first nitride semiconductor part 31 and the second nitride semiconductor part 32. It is electrically connected to the heterojunction 35 of the corresponding semiconductor part 3 without a semiconductor layer.
  • the first electrode 4 includes an alloy part 42 that is in ohmic contact with the heterojunction 35 of the semiconductor part 3, and a metal part 41 on the alloy part 42.
  • the metal part 41 of the first electrode 4 includes, for example, Ti and Al
  • the alloy part 42 includes, for example, Al, Ti, and Ga.
  • the alloy part 42 is formed across the first nitride semiconductor part 31 and the second nitride semiconductor part 32. Thereby, the alloy part 42 has overlapped with the 1st heterojunction 35 in the 3rd direction D3.
  • the plurality of semiconductor units 3 and the plurality of second electrodes 5 correspond one-to-one.
  • Each of the plurality of second electrodes 5 has a linear shape along the second direction D2.
  • the plurality of second electrodes 5 are arranged apart from each other in the first direction D1.
  • Each of the plurality of second electrodes 5 is located on the opposite side to the first electrode 4 across the corresponding semiconductor portion 3 among the plurality of semiconductor portions 3 in the third direction D3.
  • the heterojunction 35 is directly electrically connected.
  • “electrically connected” means ohmic contact.
  • directly electrically connected to the heterojunction 35 of the corresponding semiconductor portion 3” means between the second electrode 5 and the first nitride semiconductor portion 31 and the second nitride semiconductor portion 32.
  • the semiconductor device 1 the plurality of first electrodes 4 and the plurality of second electrodes 5 correspond one-to-one, and the corresponding first electrodes 4 and second electrodes 5 correspond to the semiconductor part 3 in the third direction D3. It is opposed across the. That is, in the semiconductor device 1, the corresponding first electrode 4 and second electrode 5 are separated in the third direction D3. In the semiconductor device 1, only the semiconductor portion 3 is interposed between the corresponding first electrode 4 and second electrode 5 in the third direction D3. In the semiconductor device 1, each of the plurality of second electrodes 5 is disposed across two semiconductor parts 3 adjacent in the first direction D ⁇ b> 1.
  • Each of the plurality of second electrodes 5 is directly electrically connected to the first heterojunction 35 of one semiconductor part 3 of two semiconductor parts 3 adjacent in the first direction D1.
  • the plurality of second electrodes 5 are disposed on the substrate 2. More specifically, the plurality of second electrodes 5 are directly arranged on the substrate 2.
  • each of the plurality of gate electrodes 6 is formed on the surface 321 that intersects the first direction D ⁇ b> 1 in the second nitride semiconductor portion 32.
  • the plurality of semiconductor portions 3 and the plurality of gate electrodes 6 correspond one-to-one.
  • the plurality of gate electrodes 6 correspond to the plurality of first electrodes 4 on a one-to-one basis.
  • the plurality of gate electrodes 6 correspond to the plurality of second electrodes 5 on a one-to-one basis.
  • Each of the plurality of gate electrodes 6 has a linear shape along the second direction D2. That is, each of the plurality of gate electrodes 6 is arranged along the second direction D2.
  • the plurality of gate electrodes 6 are separated from each other in the first direction D1.
  • the semiconductor device 1 further includes a third common electrode 60 to which a plurality of gate electrodes 6 are commonly connected.
  • the first common electrode 40, the second common electrode 50, and the third common electrode 60 constitute a common source electrode, a common drain electrode, and a common gate electrode, respectively.
  • Each of the plurality of first insulating layers 91 is disposed between two corresponding semiconductor portions 3 among the plurality of semiconductor portions 3 and between the corresponding second electrode 5 and the corresponding gate electrode 6.
  • the plurality of first insulating layers 91 are formed of, for example, silicon nitride, but are not limited thereto, and may be formed of, for example, silicon oxide.
  • Each of the plurality of second insulating layers 92 is disposed on the corresponding first insulating layer 91 and covers the corresponding gate electrode 6 between two corresponding adjacent semiconductor portions 3 among the plurality of semiconductor portions 3. ing.
  • the plurality of second insulating layers 92 are formed of, for example, silicon nitride, but are not limited thereto, and may be formed of, for example, silicon oxide.
  • FIG. 2 shows a result of simulating on-resistance-withstand voltage characteristics when the pitch of the plurality of semiconductor portions 3 in the first direction D1 in the semiconductor device 1 is changed.
  • the thickness of the semiconductor portion 3 in the third direction D3 is constant at 7.5 ⁇ m.
  • the taper angle ⁇ of the surface 321 intersecting the first direction D1 in the second nitride semiconductor portion 32 is not less than 70 degrees and not more than 100 degrees from the viewpoint of increasing the integration degree of the plurality of semiconductor portions 3. Is more preferably 80 ° or more and 95 ° or less, and still more preferably about 90 °.
  • the taper angle ⁇ is preferably 70 degrees or more from the viewpoint of suppressing the decrease in the concentration of the two-dimensional electron gas 37 generated in each of the plurality of semiconductor units 3.
  • 3 and 4 show the simulation results of the relationship between the taper angle ⁇ and the concentration of the two-dimensional electron gas in the semiconductor portion 3.
  • FIG. 3 is a simulation result when the Al composition ratio ( x in Al x Ga 1-x N) of the undoped AlGaN crystal constituting the second nitride semiconductor portion 32 is 0.25.
  • the solid line in FIG. 4 is a simulation result when the Al composition ratio of the undoped AlGaN crystal constituting the second nitride semiconductor portion 32 is 0.25 (partially enlarged view of FIG. 3).
  • . 4 is a simulation result when the Al composition ratio of the undoped AlGaN crystal constituting the second nitride semiconductor portion 32 is 0.20.
  • FIGS. 5A to 5C, 6A to 6C, 7A to 7D, and 8A to 8D will be briefly described with reference to FIGS. 5A to 5C, 6A to 6C, 7A to 7D, and 8A to 8D.
  • a mask part forming process in order to form the plurality of semiconductor parts 3, for example, a mask part forming process, a first epitaxial growth process, and a second epitaxial growth process are sequentially performed.
  • the method for manufacturing the semiconductor device after the second epitaxial growth step, the polycrystalline removal step, the mask portion removal step, the second electrode formation step, the first insulation layer formation step, the gate electrode formation step, the second insulation layer formation step, and The first electrode forming step is sequentially performed.
  • a plurality of mask portions 9 that are linear and aligned in the direction along the c-axis of the substrate 2 are formed on the first surface 21 of the substrate 2 (see FIGS. 5A and 6A).
  • the material of the mask portion 9 is silicon oxide.
  • a plurality of mask portions 9 are simultaneously formed using a thin film forming technique, a photolithography technique, and an etching technique.
  • a plurality of first nitride semiconductor portions 31 are formed by ELO (Epitaxial Lateral Overgrowth) (see FIGS. 5B and 6B).
  • ELO is a crystal growth technique that combines selective growth and lateral growth. That is, a portion of the first nitride semiconductor portion 31 that is directly formed on the first surface 21 of the substrate 2 is formed by selective growth, and a portion that is formed on the mask portion 9 is formed by lateral growth.
  • a MOVPE apparatus is employed as an epitaxial growth apparatus.
  • TMGa trimethylgallium
  • NH 3 is employed as the N source gas.
  • a carrier gas for each source gas for example, H 2 gas, N 2 gas, a mixed gas of H 2 gas and N 2 gas, or the like is employed.
  • substrate temperature, V / III ratio, the supply amount of each source gas, a growth pressure, etc. suitably.
  • the “V / III ratio” is a ratio of the molar supply amount [ ⁇ mol / min] of the Group V element source gas to the molar supply amount [ ⁇ mol / min] of the Group III element source gas.
  • the “growth pressure” is the pressure in the reaction furnace in a state where each source gas and each carrier gas are supplied into the reaction furnace of the MOVPE apparatus.
  • the plurality of second nitride semiconductor portions 32 are epitaxially grown on the corresponding first nitride semiconductor portion 31 among the plurality of first nitride semiconductor portions 31 (see FIGS. 5C and 6C).
  • a MOVPE apparatus is employed as the epitaxial growth apparatus.
  • the second epitaxial growth step is performed following the first epitaxial growth step in the MOVPE apparatus in which the first epitaxial growth step has been performed.
  • trimethylaluminum (TMAl) is employed as the Al source gas.
  • TMAl trimethylaluminum
  • Ga source gas for example, trimethylgallium (TMGa) is employed.
  • NH 3 is employed as the N source gas.
  • a carrier gas for each source gas for example, H 2 gas, N 2 gas, a mixed gas of H 2 gas and N 2 gas, or the like is employed.
  • substrate temperature, V / III ratio, the supply amount of each source gas, a growth pressure, etc. suitably.
  • the “V / III ratio” is a ratio of the molar supply amount [ ⁇ mol / min] of the Group V element source gas to the molar supply amount [ ⁇ mol / min] of the Group III element source gas.
  • the plurality of third nitride semiconductors are formed.
  • the portion 33 and the plurality of fourth nitride semiconductor portions 34 are epitaxially grown on the first nitride semiconductor portion 31 and the polycrystalline AlGaN 39 is deposited on the plurality of mask portions 9.
  • the plurality of polycrystalline AlGaN 39 is deposited on each mask portion 9 when the plurality of second nitride semiconductor portions 32 are epitaxially grown on the first nitride semiconductor portion 31.
  • a part of the fourth nitride semiconductor portion 34 grown in the second epitaxial growth step becomes a source of the alloy portion 42 of the first electrode 4.
  • the polycrystalline AlGaN 39 is removed by etching the polycrystalline AlGaN 39 formed on each of the plurality of mask portions 9 (see FIGS. 7A and 8A).
  • the polycrystalline AlGaN can be selectively etched by using a TMAH (Tetra-Methyl-Ammonium Hydroxide) solution.
  • TMAH Tetra-Methyl-Ammonium Hydroxide
  • the plurality of mask portions 9 are removed by etching the plurality of mask portions 9.
  • the plurality of second electrodes 5 are formed in each region where the plurality of mask portions 9 are formed on the first surface 21 of the substrate 2.
  • a plurality of second electrodes 5 are formed by supplying and curing a liquid conductive material on each region (see FIGS. 7B and 8B).
  • the second common electrode 50 may be formed together with the plurality of second electrodes 5.
  • a plurality of first insulating layers 91 are formed on the plurality of second electrodes 5 (see FIGS. 7C and 8C). More specifically, in the first insulating layer forming step, a first insulating film as a base of the plurality of first insulating layers 91 is formed by CVD (Chemical Vapor Deposition) or the like so as to cover the plurality of second electrodes 5. Thereafter, the first insulating film is etched back, thereby forming a plurality of first insulating layers 91 each consisting of a part of the first insulating film.
  • CVD Chemical Vapor Deposition
  • a plurality of gate electrodes 6 are formed by using a vapor deposition technique and a heat treatment technique (for example, a sintering) (see FIGS. 7D and 8D).
  • the third common electrode 60 may be formed together with the plurality of gate electrodes 6.
  • a second insulating film that is the basis of the plurality of second insulating layers 92 is formed by CVD or the like so as to cover the plurality of first insulating layers 91 and the plurality of gate electrodes 6, and then A plurality of second insulating layers 92 are formed by etching back the second insulating film (see FIG. 7D).
  • the alloy part 42 is formed by sintering, so that each of the metal part 41 and the alloy part 42 is formed.
  • a first electrode 4 is formed (see FIGS. 7D and 8D).
  • the alloy portion 42 is formed by diffusing the metal of the metal portion 41 into a portion of the fourth nitride semiconductor portion 34 immediately below the metal portion 41.
  • the first common electrode 40 may be formed together with the plurality of first electrodes 4.
  • a wafer on which a plurality of semiconductor devices 1 are formed can be obtained by using the wafer that is the base of the substrate 2 until the first electrode forming step is completed.
  • a plurality of semiconductor devices 1 can be obtained by cutting a wafer on which a plurality of semiconductor devices 1 are formed, for example, with a dicing saw.
  • the resistance between the first common electrode 40 and the second common electrode 50 can be reduced. More specifically, the semiconductor device 1 according to the first embodiment can reduce the on-resistance.
  • the semiconductor device 1 can reduce the on-resistance while increasing the breakdown voltage.
  • the breakdown voltage can be increased as the distance between the first electrode 4 and the second electrode 5 in the third direction D3 is increased.
  • the distance between the first electrode 4 and the second electrode 5 can be increased as the thickness of the first nitride semiconductor portion 31 in the third direction D3 is increased.
  • RonA on-resistance per unit area, the unit being, for example, ⁇ ⁇ cm 2 .
  • the resistance of RonA of the semiconductor device 1 can be reduced as the length of the first heterojunction 35 in the direction orthogonal to the first direction D1 and the second direction D2 is increased.
  • the semiconductor device 1 includes a plurality of semiconductor units 3, a plurality of first electrodes 4, a plurality of second electrodes 5, a first common electrode 40, and a second common electrode 50.
  • the plurality of semiconductor units 3 are spaced apart from each other in the first direction D1.
  • Each of the plurality of semiconductor parts 3 has a heterojunction 35 between the first nitride semiconductor part 31 and the second nitride semiconductor part 32 having a larger band gap than the first nitride semiconductor part 31.
  • the heterojunction 35 in each of the plurality of semiconductor units 3 extends in the second direction D2 orthogonal to the first direction D1 along the c-axis of the first nitride semiconductor unit 31.
  • the plurality of first electrodes 4 overlaps the corresponding semiconductor unit 3 among the plurality of semiconductor units 3 in the third direction D3 orthogonal to both the first direction D1 and the second direction D2, and the corresponding semiconductor. It is directly electrically connected to the heterojunction 35 of part 3.
  • each of the plurality of second electrodes 5 overlaps the corresponding semiconductor unit 3 among the plurality of first electrodes 4 with the corresponding semiconductor unit 3 among the plurality of semiconductor units 3 interposed therebetween. It is located on the opposite side to the electrode 4 and is directly electrically connected to the corresponding heterojunction 35 of the semiconductor part 3.
  • a plurality of first electrodes 4 are electrically connected in common to the first common electrode 40.
  • a plurality of second electrodes 5 are electrically connected in common to the second common electrode 50.
  • the first modification of the semiconductor device 1 according to the first embodiment may further include a plurality of gate layers.
  • Each of the plurality of gate layers is interposed between the corresponding gate electrode 6 and the semiconductor portion 3 in the first direction D1. More specifically, each of the plurality of gate layers is interposed between the corresponding gate electrode 6 and the second nitride semiconductor portion 32 in the first direction D1.
  • Each of the plurality of gate layers forms a depletion layer in the second nitride semiconductor unit 32 and the first nitride semiconductor unit 31. In each of the plurality of gate layers, no voltage is applied between the corresponding gate electrode 6 and the source electrode 4, and no voltage is applied between the corresponding drain electrode 5 and the source electrode 4.
  • a depletion layer is formed in the corresponding semiconductor part 3.
  • the first modification it is possible to realize a normally-off field effect transistor.
  • a voltage for turning on the semiconductor device 1 is applied between the corresponding gate electrode 6 and the source electrode 4, and a voltage is applied between the corresponding drain electrode 5 and the source electrode 4.
  • the corresponding source electrode 4 and drain electrode 5 can be connected by the two-dimensional electron gas 37.
  • the two-dimensional electron gas 37 is not blocked by the depletion layer in the middle between the source electrode 4 and the drain electrode 5 facing each other in the third direction D3.
  • Each of the plurality of gate layers is, for example, a p-type semiconductor layer.
  • the p-type semiconductor layer is, for example, a metal oxide layer.
  • the metal oxide layer that functions as the p-type semiconductor layer is, for example, a NiO layer.
  • the NiO layer may contain, for example, at least one alkali metal selected from the group of lithium, sodium, potassium, rubidium, and cesium as an impurity. Further, the NiO layer may contain a transition metal such as silver or copper which becomes monovalent when added as an impurity, for example.
  • the thickness of each gate layer in the first direction D1 is, for example, 100 nm.
  • each gate layer should just be a p-type semiconductor layer, and is not restricted to a NiO layer, For example, a p-type AlGaN layer, p-type GaN, etc. may be sufficient.
  • the gate electrode 6 in the semiconductor device 1 according to the first embodiment is not provided.
  • the plurality of double heterostructure portions 30 are arranged in the first direction D1, undoped AlGaN crystals and undoped GaN crystals are alternately arranged in the first direction D1.
  • the plurality of two-dimensional electron gases 37 and the plurality of two-dimensional hole gases are alternately arranged in the first direction D1.
  • the width of the first electrode 4 in the first direction D1 is substantially the same as the width of the semiconductor portion 3 in the first direction D1, and the first electrode 4 includes the first heterojunction 35 and the second heterojunction. 36 is directly electrically connected.
  • the second electrode 5 is directly and electrically connected to the first heterojunction 35 of one semiconductor part 3 of two semiconductor parts 3 adjacent in the first direction D1, and the other semiconductor. It is directly electrically connected to the second heterojunction 36 of part 3.
  • a Schottky barrier diode is configured.
  • one of the first electrode 4 and the second electrode 5 is made of a metal having a high work function (for p-type electrode), and is formed without sintering.
  • One of the first electrode 4 and the second electrode 5 is connected to the two-dimensional hole gas and is formed of a metal having a small work function (for an n-type electrode) and having a sintering.
  • any one of the 1st electrode 4 and the 2nd electrode 5 comprises an anode electrode, and the other comprises the cathode electrode.
  • the anode electrode when a voltage is applied between the first electrode 4 and the second electrode 5, the anode electrode is configured such that the first electrode 4 and the second electrode 5 have a relatively higher potential.
  • a cathode having a relatively low potential constitutes a cathode electrode.
  • Modification 2 is a multi-channel diode.
  • each of the plurality of double heterostructure units 30 includes a third nitride semiconductor unit 33, a first nitride semiconductor unit 31, and a second nitride semiconductor unit 32 in the first direction D1.
  • Each of the plurality of double heterostructure parts 30 includes a first heterojunction 35 including a heterojunction 35 of the first nitride semiconductor part 31 and the second nitride semiconductor part 32, and the first nitride semiconductor part 31 and the third nitride semiconductor part 31.
  • a second heterojunction 36 including a heterojunction 36 with the nitride semiconductor portion 33.
  • one of the first electrode 4 and the second electrode 5 constitutes an anode electrode, and the other constitutes a cathode electrode.
  • the first electrode 4 and the second electrode 5 constitute a source electrode and a drain electrode, respectively.
  • the present invention is not limited thereto, and the first electrode 4 and the second electrode 5 are respectively A drain electrode and a source electrode may be formed.
  • the nitride semiconductor substrate constituting the substrate 2 is not limited to the GaN substrate, and may be, for example, an AlN substrate.
  • the plurality of semiconductor parts 3 are arranged at equal intervals in the first direction D1, it is not always necessary to arrange them at equal intervals.
  • the semiconductor device 1 includes a plurality of passivation portions that are provided between two adjacent semiconductor portions 3 among the plurality of semiconductor portions 3 and cover the gate electrode 6 between the two semiconductor portions 3. It may be.
  • Each of the plurality of passivation portions has electrical insulation.
  • Each of the plurality of passivation portions is formed of, for example, silicon oxide, but is not limited thereto, and may be formed of, for example, silicon nitride.
  • the semiconductor device 1 is not limited to the configuration including the plurality of second electrodes 5.
  • a sapphire substrate is employed as the substrate 2 and, after forming the plurality of semiconductor portions 3, the plurality of semiconductor portions 3 and the like are transferred, and then the substrate 2 is removed.
  • a plurality of second electrodes 5 may be formed, or one second electrode 5 straddling the plurality of semiconductor parts 3 may be formed.
  • the epitaxial growth method of the first nitride semiconductor unit 31 is not limited to MOVPE, but may be, for example, HVPE (Hydride Vapor Phase Epitaxy).
  • the epitaxial growth method of the second nitride semiconductor part 32, the third nitride semiconductor part 33, and the fourth nitride semiconductor part 34 is not limited to MOVPE, for example, and may be HVPE, for example.
  • the undoped GaN crystal and the undoped AlGaN crystal may contain impurities such as Mg, H, Si, C, and O that are inevitably mixed during the growth.
  • the semiconductor device 1A includes a nitride semiconductor substrate 2A, a plurality of insulator portions 9A, a plurality of semiconductor portions 3, a plurality of first electrodes 4, a plurality of second electrodes 5, a first common electrode 40, A second common electrode 50.
  • the nitride semiconductor substrate 2A has a first surface 21A and a second surface 22A that are opposite to each other in the thickness direction D0.
  • first surface 21A is a crystal plane along the c-axis.
  • Each of the plurality of insulator portions 9A has a linear shape that is long in a second direction D2 orthogonal to both the thickness direction D0 of the nitride semiconductor substrate 2A and the first direction D1 along the c-axis of the nitride semiconductor substrate 2A. It is.
  • the plurality of insulator portions 9A are arranged in the first direction D1 on the first surface 21A of the nitride semiconductor substrate 2A.
  • the plurality of semiconductor units 3 are spaced apart from each other in the first direction D1.
  • Each of the plurality of semiconductor units 3 includes a first nitride semiconductor unit 31 and a second nitride semiconductor unit 32.
  • the first nitride semiconductor portion 31 is formed on a region between two adjacent insulator portions 9A among the plurality of insulator portions 9A on the first surface 21A of the nitride semiconductor substrate 2A, and the two insulator portions 9A. Extends up.
  • the second nitride semiconductor unit 32 is directly formed on the surface 311 along the + c plane of the two surfaces 311 and 312 intersecting the first direction D1 in the first nitride semiconductor unit 31.
  • Each of the plurality of first electrodes 4 is electrically connected to a heterojunction 35 of the first nitride semiconductor unit 31 and the second nitride semiconductor unit 32 of the corresponding semiconductor unit 3 among the plurality of semiconductor units 3. Yes.
  • Each of the plurality of second electrodes 5 is electrically connected to the heterojunction 35 of the first nitride semiconductor unit 31 and the second nitride semiconductor unit 32 of the corresponding semiconductor unit 3 among the plurality of semiconductor units 3. Yes.
  • Each of the plurality of second electrodes 5 is separated from the corresponding first electrode 4 among the plurality of first electrodes 4 in the second direction D2.
  • a plurality of first electrodes 4 are commonly connected to the first common electrode 40.
  • a plurality of second electrodes 5 are commonly connected to the second common electrode 50.
  • the nitride semiconductor substrate 2A is hatched with dots.
  • this hatching does not represent a cross section, and the components other than the nitride semiconductor substrate 2A and the nitride semiconductor substrate 2A (each It is only provided for easy understanding of the relationship between the semiconductor portion 3, the first electrodes 4, the second electrodes 5, the first common electrode 40, the second common electrode 50, and the like.
  • the semiconductor device 1A is a field effect transistor chip, and further includes a plurality of third electrodes 6 in addition to the plurality of first electrodes 4 and the plurality of second electrodes 5.
  • the plurality of first electrodes 4, the plurality of second electrodes 5, and the plurality of third electrodes 6 constitute a plurality of source electrodes, a plurality of drain electrodes, and a plurality of gate electrodes, respectively.
  • the plurality of first electrodes 4, the plurality of second electrodes 5, and the plurality of third electrodes 6 are referred to as a plurality of source electrodes 4, a plurality of drain electrodes 5, and a plurality of gate electrodes 6, respectively.
  • the outer peripheral shape of the semiconductor device 1A in a plan view from the thickness direction of the semiconductor device 1A is, for example, a square shape.
  • the chip size (Chip Size) of the semiconductor device 1A in a plan view from the thickness direction of the semiconductor device 1A is, for example, 5 mm ⁇ (5 mm ⁇ 5 mm), but is not limited thereto.
  • the outer peripheral shape of the semiconductor device 1A is not limited to a square shape, and may be, for example, a rectangular shape.
  • the nitride semiconductor substrate 2A supports the semiconductor portion 3.
  • the nitride semiconductor substrate 2A is, for example, a single crystal GaN substrate. Therefore, the crystal structure of nitride semiconductor substrate 2A is a hexagonal system.
  • the first direction D1 described above is a direction along the c-axis of the nitride semiconductor substrate 2A (for example, a direction parallel to the c-axis of the nitride semiconductor substrate 2A).
  • the c-axis of the nitride semiconductor substrate 2A is rightward in each of FIGS. 9A and 1B. In the lower left of FIG.
  • the single crystal GaN substrate is a semi-insulating GaN substrate.
  • the nitride semiconductor substrate 2A has a first surface 21A on the side closer to the plurality of semiconductor parts 3 in the thickness direction D0, and a second surface 22A on the side far from the plurality of semiconductor parts 3.
  • the first surface 21A of the nitride semiconductor substrate 2A is an m-plane.
  • the m plane is, for example, a (1-100) plane.
  • the sign of “ ⁇ ” added to the Miller index of the plane orientation means the inversion of one index following the sign.
  • the (1-100) plane is a crystal plane based on the Miller index in which four indices are shown in parentheses.
  • the first surface 21A of the nitride semiconductor substrate 2A may be a nonpolar surface along the c-axis, and is not limited to the m-plane, and may be an a-plane, for example.
  • the a-plane is, for example, the (11-20) plane.
  • the first surface 21A of the nitride semiconductor substrate 2A may be, for example, a crystal plane whose off angle from the m plane (hereinafter referred to as “first off angle”) is greater than 0 ° and not greater than 5 °.
  • first off angle is an inclination angle of the first surface 21A with respect to the m-plane.
  • the first surface 21A is the m-plane.
  • the first surface 21A of the nitride semiconductor substrate 2A may be, for example, a crystal plane having an off angle from the a plane (hereinafter referred to as “second off angle”) greater than 0 ° and 5 ° or less.
  • the “second off angle” is an inclination angle of the first surface 21A with respect to the a-plane. Therefore, if the second off angle is 0 °, the first surface 21A is the a-plane.
  • the thickness of the nitride semiconductor substrate 2A is, for example, 100 ⁇ m to 700 ⁇ m.
  • the plurality of insulator portions 9A are linear in the second direction D2.
  • the plurality of insulator portions 9A are arranged in the first direction D1 on the first surface 21A of the nitride semiconductor substrate 2A.
  • the material of each of the plurality of insulator portions 9A is silicon oxide, but is not limited thereto, and may be, for example, silicon nitride.
  • Each of the plurality of insulator portions 9A may be a laminated film of a silicon oxide film and a silicon nitride film.
  • the plurality of semiconductor parts 3 are arranged apart from each other in the first direction D1.
  • Each of the plurality of semiconductor units 3 includes a first nitride semiconductor unit 31 and a second nitride semiconductor unit 32 having different band gap sizes.
  • the composition of the second nitride semiconductor part 32 is different from the composition of the first nitride semiconductor part 31.
  • the first nitride semiconductor unit 31 and the second nitride semiconductor unit 32 are arranged in the first direction D1.
  • Each of the plurality of semiconductor units 3 further includes a third nitride semiconductor unit 33 having a band gap different from that of the first nitride semiconductor unit 31.
  • the composition of the third nitride semiconductor unit 33 is the same as the composition of the second nitride semiconductor unit 32, for example.
  • the third nitride semiconductor portion 33 is located on the opposite side of the first nitride semiconductor portion 31 from the second nitride semiconductor portion 32 side in the first direction D1.
  • Each of the plurality of semiconductor units 3 further includes a fourth nitride semiconductor unit 34 having a band gap size different from that of the first nitride semiconductor unit 31.
  • the composition of the fourth nitride semiconductor unit 34 is, for example, the same as the composition of the second nitride semiconductor unit 32.
  • the fourth nitride semiconductor portion 34 includes the end portion of the corresponding semiconductor portion 3 opposite to the nitride semiconductor substrate 2A side of the second nitride semiconductor portion 32 and the nitride semiconductor substrate 2A of the third nitride semiconductor portion 33. It is interposed between the side and the opposite end.
  • each of the second nitride semiconductor unit 32 and the third nitride semiconductor unit 33 is thinner than the thickness of the first nitride semiconductor unit 31 in the first direction D1.
  • the thickness of the fourth nitride semiconductor portion 34 is thinner than the thickness of the first nitride semiconductor portion 31 in the thickness direction D 0 of the nitride semiconductor substrate 2 A.
  • the thickness of the first nitride semiconductor portion 31 in the thickness direction D0 of the nitride semiconductor substrate 2A is, for example, 7.5 ⁇ m, but is not limited thereto, and is preferably, for example, 5 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the first nitride semiconductor unit 31 in the first direction D1 is, for example, 4 ⁇ m.
  • the thickness of each of the second nitride semiconductor unit 32 and the third nitride semiconductor unit 33 in the first direction D1 is, for example, 20 nm.
  • the thickness of the fourth nitride semiconductor portion 34 in the thickness direction D0 of the nitride semiconductor substrate 2A is, for example, 20 nm.
  • the first nitride semiconductor unit 31 is, for example, an undoped GaN crystal.
  • Each of the second nitride semiconductor part 32, the third nitride semiconductor part 33, and the fourth nitride semiconductor part 34 is an undoped AlGaN crystal.
  • Each of the first nitride semiconductor unit 31, the second nitride semiconductor unit 32, the third nitride semiconductor unit 33, and the fourth nitride semiconductor unit 34 is an epitaxial layer.
  • the Al composition ratio of the second nitride semiconductor part 32, the Al composition ratio of the third nitride semiconductor part 33, and the Al composition ratio of the fourth nitride semiconductor part 34 are the same.
  • the composition ratio is, for example, a value obtained by composition analysis by the EDX method (Energy Dispersive X-ray Spectroscopy). In discussing the relative magnitude relationship of the composition ratio, the composition ratio is not limited to the EDX method, and may be a value obtained by composition analysis by Auger Electron Spectroscopy, for example.
  • Each of the plurality of semiconductor parts 3 has a heterojunction 35 (hereinafter also referred to as “first heterojunction 35”) of the first nitride semiconductor part 31 and the second nitride semiconductor part 32.
  • the first heterojunction 35 intersects (in the present embodiment, orthogonal) in the first direction D1 along the first surface 21A of the nitride semiconductor substrate 2A.
  • the plurality of semiconductor units 3 have a heterojunction 36 (hereinafter also referred to as “second heterojunction 36”) between the first nitride semiconductor unit 31 and the third nitride semiconductor unit 33.
  • the second heterojunction 36 intersects (in the present embodiment, orthogonal) in the first direction D1 along the first surface 21A of the nitride semiconductor substrate 2A.
  • Each of the first heterojunction 35 and the second heterojunction 36 extends in the second direction D2.
  • Each of the first heterojunction 35 and the second heterojunction 36 is orthogonal to the first direction D1 (that is, the angle formed between each of the first heterojunction 35 and the second heterojunction 36 and the first direction D1 is 90 °. This is not necessarily the case.
  • the angle (inner angle) formed between the first heterojunction 35 in the semiconductor portion 3 and the surface parallel to the first surface 21A of the nitride semiconductor substrate 2A in the insulator portion 9A is not limited to 90 degrees. It may be 70 degrees or more and 100 degrees or less.
  • the angle (inner angle) formed between the second heterojunction 36 in the semiconductor portion 3 and the surface parallel to the first surface 21A of the nitride semiconductor substrate 2A in the insulator portion 9A is not limited to 90 degrees, for example, 70 degrees It is sufficient if it is 100 degrees or less.
  • the first nitride semiconductor portion 31 is directly formed on the first surface 21A of the nitride semiconductor substrate 2A.
  • the first nitride semiconductor portion 31 is formed on a region between two adjacent insulator portions 9A among the plurality of insulator portions 9A on the first surface 21A of the nitride semiconductor substrate 2A. It extends on the body part 9A.
  • the second nitride semiconductor part 32 is directly formed on the surface 311 along the + c plane among the two surfaces 311 and 312 intersecting the first direction D1 in the first nitride semiconductor part 31.
  • the surface 312 is along the ⁇ c plane.
  • the first nitride semiconductor portion 31 has a surface 311 (hereinafter also referred to as a first surface 311) and a surface 312 (hereinafter also referred to as a second surface 312) opposite to each other in the first direction D1.
  • the first nitride semiconductor unit 31 has a first surface 311 and a second surface 312 that intersect the first direction D1 and are separated in the first direction D1.
  • the first surface 311 is a group III polar surface (in this embodiment, a Ga polar surface) of the first nitride semiconductor portion 31.
  • the Ga polar plane (+ c plane) is the (0001) plane.
  • the first surface 311 is not limited to a group III polar surface, and may be a crystal surface inclined by about 1 ° to 30 ° with respect to the group III polar surface.
  • the second surface 312 is a group V polar face (N polar face in the present embodiment) of the first nitride semiconductor portion 31.
  • the N-polar plane (-c plane) is the (000-1) plane.
  • the second surface 312 is not limited to the group V polar face, and may be a crystal face inclined by about 1 ° to 30 ° with respect to the group V polar face.
  • the first heterojunction 35 is formed so as to include the first surface 311 of the first nitride semiconductor portion 31.
  • the second heterojunction 36 is formed so as to include the second surface 312 of the first nitride semiconductor portion 31.
  • spontaneous polarization of a nitride semiconductor (here, an undoped AlGaN crystal constituting the second nitride semiconductor portion 32) is present in the vicinity of the first heterojunction 35 that intersects the first direction D ⁇ b> 1.
  • two-dimensional electron gas (Two-Dimensional Electron Gas) 37 is generated by piezo polarization.
  • the first heterojunction 35 generates a two-dimensional electron gas 37.
  • a region containing the two-dimensional electron gas 37 (hereinafter also referred to as “two-dimensional electron gas layer”) can function as an n-channel layer (electron conductive layer).
  • the second crossing in the first direction D1 is caused by spontaneous polarization and piezoelectric polarization of a nitride semiconductor (here, undoped AlGaN crystal constituting the third nitride semiconductor portion 33).
  • Two-dimensional hole gas (Two-Dimensional Hole Gas) is generated in the vicinity of the heterojunction 36.
  • the second heterojunction 36 generates a two-dimensional hole gas.
  • a region containing a two-dimensional hole gas hereinafter, also referred to as “two-dimensional hole gas layer” can function as a p-channel layer (hole conduction layer).
  • the semiconductor device 1A includes a plurality of (for example, 1000) double heterostructure portions 30 that are arranged apart from each other in the first direction D1.
  • the third nitride semiconductor portion 33, the first nitride semiconductor portion 31, and the second nitride semiconductor portion 32 are arranged in this order in the first direction D1.
  • Each of the plurality of double heterostructure portions 30 includes the first heterojunction 35 and the second heterojunction 36 described above.
  • the semiconductor device 1A has a plurality of (for example, 1000) first heterojunctions 35 and a plurality of (for example, 1000) second heterojunctions 36.
  • the plurality of first heterojunctions 35 are parallel, and the plurality of second heterojunctions 36 are parallel.
  • the plurality of first heterojunctions 35 are arranged at substantially equal intervals in the first direction D1.
  • the distance between the surfaces 321 of the second nitride semiconductor parts 32 of the two semiconductor parts 3 adjacent in the first direction D1 (pitch of the plurality of semiconductor parts 3) is, for example, 7.5 ⁇ m.
  • the semiconductor device 1A includes a plurality of (for example, 1000) double heterostructure portions 30 that are arranged apart from each other in the first direction D1.
  • the third nitride semiconductor portion 33, the first nitride semiconductor portion 31, and the second nitride semiconductor portion 32 are arranged in this order in the first direction D1.
  • Each of the plurality of double heterostructure portions 30 includes the first heterojunction 35 and the second heterojunction 36 described above.
  • the semiconductor device 1A has a plurality of (for example, 1000) first heterojunctions 35 and a plurality of (for example, 1000) second heterojunctions 36.
  • the plurality of first heterojunctions 35 are parallel, and the plurality of second heterojunctions 36 are parallel.
  • the plurality of first heterojunctions 35 are arranged at substantially equal intervals in the first direction D1.
  • the distance between the surfaces 321 of the second nitride semiconductor parts 32 of the two semiconductor parts 3 adjacent in the first direction D1 (pitch of the plurality of semiconductor parts 3) is, for example, 7.5 ⁇ m.
  • each of the plurality of first electrodes 4 is an upper electrode provided on the semiconductor unit 3 at one end of the semiconductor unit 3 in the second direction D2.
  • the plurality of first electrodes 4 are separated from each other in the first direction D1.
  • each of the plurality of first electrodes 4 is directly electrically connected to the heterojunction 35 of the corresponding semiconductor unit 3.
  • “electrically connected” means ohmic contact.
  • “directly electrically connected to the heterojunction 35 of the corresponding semiconductor part 3” means between the first electrode 4 and the first nitride semiconductor part 31 and the second nitride semiconductor part 32.
  • the first electrode 4 has an alloy part in ohmic contact with the heterojunction 35 of the semiconductor part 3 and a metal part on the alloy part.
  • the metal part of the first electrode 4 includes, for example, Ti and Al
  • the alloy part includes, for example, Al, Ti, and Ga.
  • the alloy part is formed across the first nitride semiconductor part 31 and the second nitride semiconductor part 32. As a result, the alloy portion overlaps the first heterojunction 35 in the thickness direction D0.
  • the plurality of semiconductor units 3 and the plurality of second electrodes 5 correspond one-to-one.
  • Each of the plurality of second electrodes 5 is provided on the semiconductor unit 3 at the other end of the semiconductor unit 3 in the second direction D2.
  • Each of the plurality of second electrodes 5 faces the corresponding first electrode 4 in the second direction D2.
  • the plurality of second electrodes 5 are arranged apart from each other in the first direction D1.
  • each of the plurality of second electrodes 5 is directly electrically connected to the corresponding heterojunction 35 of the semiconductor unit 3.
  • “electrically connected” means ohmic contact.
  • “directly electrically connected to the heterojunction 35 of the corresponding semiconductor portion 3” means between the second electrode 5 and the first nitride semiconductor portion 31 and the second nitride semiconductor portion 32. It is electrically connected to the heterojunction 35 of the corresponding semiconductor part 3 without a semiconductor layer.
  • the second electrode 5 has an alloy part in ohmic contact with the heterojunction 35 of the semiconductor part 3 and a metal part on the alloy part.
  • the metal part of the second electrode 5 includes, for example, Ti and Al
  • the alloy part includes, for example, Al, Ti, and Ga.
  • the alloy part is formed across the first nitride semiconductor part 31 and the second nitride semiconductor part 32. As a result, the alloy portion overlaps the first heterojunction 35 in the thickness direction D0.
  • each of the plurality of gate electrodes 6 is formed on the surface 321 intersecting the first direction D1 in the second nitride semiconductor portion 32.
  • the plurality of semiconductor portions 3 and the plurality of gate electrodes 6 correspond one-to-one.
  • the plurality of gate electrodes 6 correspond to the plurality of first electrodes 4 on a one-to-one basis.
  • the plurality of gate electrodes 6 correspond to the plurality of second electrodes 5 on a one-to-one basis.
  • Each of the plurality of gate electrodes 6 is arranged along the thickness direction D0.
  • the plurality of gate electrodes 6 are separated from each other in the first direction D1.
  • Each of the plurality of gate electrodes 6 is separated from the corresponding first electrode 4 and second electrode 5 in the second direction D2.
  • the width of the gate electrode 6 in the second direction D2 is shorter than the distance between the first electrode 4 and the second electrode 5 in the second direction D2.
  • the distance between the gate electrode 6 and the source electrode 4 in the second direction D2 is shorter than the distance between the gate electrode 6 and the drain electrode 5 in the second direction D2.
  • the semiconductor device 1 ⁇ / b> A two adjacent gate electrodes 6 in the plurality of gate electrodes 6 are connected to each other via a wiring 61 formed on the fourth nitride semiconductor portion 34 of the semiconductor portion 3.
  • the first common electrode 40 and the second common electrode 50 form a common source electrode and a common drain electrode, respectively.
  • FIG. 10 shows a simulation result of on-resistance-withstand voltage characteristics when the pitch of the plurality of semiconductor portions 3 in the first direction D1 is changed in the semiconductor device 1A.
  • the thickness of the semiconductor portion 3 in the thickness direction D0 is constant at 7.5 ⁇ m.
  • the on-resistance is smaller when the pitch is 7.5 ⁇ m when the pitch is 20 ⁇ m and when the pitch is 7.5 ⁇ m.
  • the taper angle ⁇ of the surface 321 intersecting the first direction D1 in the second nitride semiconductor portion 32 is not less than 70 degrees and not more than 100 degrees from the viewpoint of increasing the degree of integration of the plurality of semiconductor portions 3. Is more preferably 80 ° or more and 95 ° or less, and still more preferably about 90 °.
  • the taper angle ⁇ is preferably 70 degrees or more from the viewpoint of suppressing a decrease in the concentration of the two-dimensional electron gas 37 generated in each of the plurality of semiconductor units 3.
  • FIG. 3 is a simulation result when the Al composition ratio ( x in Al x Ga 1-x N) of the undoped AlGaN crystal constituting the second nitride semiconductor portion 32 is 0.25.
  • the solid line in FIG. 4 is a simulation result when the Al composition ratio of the undoped AlGaN crystal constituting the second nitride semiconductor portion 32 is 0.25 (partially enlarged view of FIG. 3).
  • . 4 is a simulation result when the Al composition ratio of the undoped AlGaN crystal constituting the second nitride semiconductor portion 32 is 0.20.
  • an insulator portion forming step in order to form the plurality of semiconductor portions 3, for example, an insulator portion forming step, a first epitaxial growth step, and a second epitaxial growth step are sequentially performed.
  • the polycrystalline removal step, the first electrode / second electrode formation step, and the gate electrode formation step are sequentially performed.
  • insulator portion forming step a plurality of insulator portions 9A that are linear and aligned in the direction along the c-axis of the nitride semiconductor substrate 2A are formed on the first surface 21A of the nitride semiconductor substrate 2A. (See FIGS. 11A and 12A).
  • the material of the insulator portion 9A is silicon oxide.
  • insulator part forming step for example, a plurality of insulator parts 9A are simultaneously formed using a thin film forming technique, a photolithography technique, and an etching technique.
  • a plurality of first nitride semiconductor portions 31 straddling a part of the first nitride semiconductor portion 31 are formed by ELO (Epitaxial Lateral Overgrowth) (see FIGS. 11B and 12B).
  • ELO is a crystal growth technique that combines selective growth and lateral growth.
  • a portion of the first nitride semiconductor portion 31 directly formed on the first surface 21A of the nitride semiconductor substrate 2A is formed by selective growth, and a portion formed on the insulator portion 9A is formed by lateral growth. Is formed.
  • a MOVPE apparatus is employed as an epitaxial growth apparatus.
  • TMGa trimethylgallium
  • NH 3 is employed as the N source gas.
  • a carrier gas for each source gas for example, H 2 gas, N 2 gas, a mixed gas of H 2 gas and N 2 gas, or the like is employed.
  • the “V / III ratio” is a ratio of the molar supply amount [ ⁇ mol / min] of the Group V element source gas to the molar supply amount [ ⁇ mol / min] of the Group III element source gas.
  • the “growth pressure” is the pressure in the reaction furnace in a state where each source gas and each carrier gas are supplied into the reaction furnace of the MOVPE apparatus.
  • the plurality of second nitride semiconductor portions 32 are epitaxially grown on the corresponding first nitride semiconductor portion 31 among the plurality of first nitride semiconductor portions 31 (see FIGS. 11C and 12C).
  • a MOVPE apparatus is employed as the epitaxial growth apparatus.
  • the second epitaxial growth step is performed following the first epitaxial growth step in the MOVPE apparatus in which the first epitaxial growth step has been performed.
  • trimethylaluminum (TMAl) is employed as the Al source gas.
  • TMAl trimethylaluminum
  • Ga source gas for example, trimethylgallium (TMGa) is employed.
  • NH 3 is employed as the N source gas.
  • a carrier gas for each source gas for example, H 2 gas, N 2 gas, a mixed gas of H 2 gas and N 2 gas, or the like is employed.
  • V / III ratio is a ratio of the molar supply amount [ ⁇ mol / min] of the Group V element source gas to the molar supply amount [ ⁇ mol / min] of the Group III element source gas.
  • the plurality of third nitride semiconductors are manufactured.
  • the portion 33 and the plurality of fourth nitride semiconductor portions 34 are epitaxially grown on the first nitride semiconductor portion 31 and the polycrystalline AlGaN 39 is deposited on the plurality of insulator portions 9A.
  • the plurality of polycrystalline AlGaN 39 is deposited on each insulator 9 ⁇ / b> A when the plurality of second nitride semiconductor portions 32 are epitaxially grown on the first nitride semiconductor portion 31.
  • the polycrystalline AlGaN 39 is removed by etching the polycrystalline AlGaN 39 formed on each of the plurality of insulator portions 9A (see FIGS. 13A and 14A).
  • the polycrystalline AlGaN can be selectively etched by using a TMAH (Tetra-Methyl-Ammonium Hydroxide) solution.
  • TMAH Tetra-Methyl-Ammonium Hydroxide
  • first electrode / second electrode formation step a metal portion is formed in each of the regions where the first electrode 4 is to be formed and the regions where the second electrode 5 is to be formed on each of the plurality of semiconductor portions 3.
  • the first electrode 4 and the second electrode 5 each including a metal part and an alloy part are formed by forming an alloy part by performing sinter) (see FIGS. 13B and 14B).
  • the metal portion of the metal portion is diffused into a portion of the fourth nitride semiconductor portion 34 immediately below the metal portion, thereby forming an alloy portion.
  • the first common electrode 40 and the second common electrode 50 may also be formed.
  • a plurality of gate electrodes 6 are formed using a thin film forming technique or the like (see FIGS. 13C and 14C).
  • the wiring 61 is formed together with the plurality of gate electrodes 6.
  • a wafer on which a plurality of semiconductor devices 1A are formed can be obtained by using the wafer from which the nitride semiconductor substrate 2A is used until the gate electrode forming step is completed.
  • a plurality of semiconductor devices 1A can be obtained by cutting a wafer on which a plurality of semiconductor devices 1A are formed with, for example, a dicing saw.
  • the semiconductor device 1 ⁇ / b> A according to the second embodiment described above can reduce the resistance between the first common electrode 40 and the second common electrode 50. More specifically, the semiconductor device 1A according to the second embodiment can reduce the on-resistance. Here, the semiconductor device 1A can reduce the on-resistance while increasing the breakdown voltage. In the semiconductor device 1A, the breakdown voltage can be increased as the distance between the first electrode 4 and the second electrode 5 in the second direction D2 is increased.
  • RonA on-resistance per unit area, the unit being, for example, ⁇ ⁇ cm 2 .
  • the resistance of RonA of the semiconductor device 1A can be reduced as the length of the first heterojunction 35 in the thickness direction D0 orthogonal to both the first direction D1 and the second direction D2 is increased. .
  • the breakdown voltage of the semiconductor device 1A can be determined by the gate-drain distance, which is the distance between the gate electrode 6 and the drain electrode 5, and is the distance between the drain electrode 5 and the source electrode 4.
  • the resistance (on-resistance) can be determined by the drain-source distance. The on-resistance depends not only on the drain-source distance but also on the length of the first heterojunction 35 in the direction along the thickness direction D0 of the nitride semiconductor substrate 2A.
  • the semiconductor device 1A includes a nitride semiconductor substrate 2A, a plurality of insulator portions 9A, a plurality of semiconductor portions 3, a plurality of first electrodes 4, a plurality of second electrodes 5, and a first A common electrode 40 and a second common electrode 50 are provided.
  • the nitride semiconductor substrate 2A has a first surface 21A and a second surface 22A that are opposite to each other in the thickness direction D0.
  • first surface 21A is a crystal plane along the c-axis.
  • Each of the plurality of insulator portions 9A has a linear shape that is long in a second direction D2 orthogonal to both the thickness direction D0 of the nitride semiconductor substrate 2A and the first direction D1 along the c-axis of the nitride semiconductor substrate 2A. It is.
  • the plurality of insulator portions 9A are arranged in the first direction D1 on the first surface 21A of the nitride semiconductor substrate 2A.
  • the plurality of semiconductor units 3 are spaced apart from each other in the first direction D1.
  • Each of the plurality of semiconductor units 3 includes a first nitride semiconductor unit 31 and a second nitride semiconductor unit 32.
  • the first nitride semiconductor portion 31 is formed on a region between two adjacent insulator portions 9A among the plurality of insulator portions 9A on the first surface 21A of the nitride semiconductor substrate 2A, and the two insulator portions 9A. Extends up.
  • the second nitride semiconductor unit 32 is directly formed on the surface 311 along the + c plane of the two surfaces 311 and 312 intersecting the first direction D1 in the first nitride semiconductor unit 31.
  • Each of the plurality of first electrodes 4 is electrically connected to a heterojunction 35 of the first nitride semiconductor unit 31 and the second nitride semiconductor unit 32 of the corresponding semiconductor unit 3 among the plurality of semiconductor units 3. Yes.
  • Each of the plurality of second electrodes 5 is electrically connected to the heterojunction 35 of the first nitride semiconductor unit 31 and the second nitride semiconductor unit 32 of the corresponding semiconductor unit 3 among the plurality of semiconductor units 3. Yes.
  • Each of the plurality of second electrodes 5 is separated from the corresponding first electrode 4 among the plurality of first electrodes 4 in the second direction D2.
  • a plurality of first electrodes 4 are commonly connected to the first common electrode 40.
  • a plurality of second electrodes 5 are commonly connected to the second common electrode 50.
  • the first modification of the semiconductor device 1A according to the second embodiment may further include a plurality of gate layers.
  • Each of the plurality of gate layers is interposed between the corresponding gate electrode 6 and the semiconductor portion 3 in the first direction D1. More specifically, each of the plurality of gate layers is interposed between the corresponding gate electrode 6 and the second nitride semiconductor portion 32 in the first direction D1.
  • Each of the plurality of gate layers forms a depletion layer in the second nitride semiconductor unit 32 and the first nitride semiconductor unit 31. In each of the plurality of gate layers, no voltage is applied between the corresponding gate electrode 6 and the source electrode 4, and no voltage is applied between the corresponding drain electrode 5 and the source electrode 4.
  • a depletion layer is formed in the corresponding semiconductor part 3.
  • the first modification it is possible to realize a normally-off field effect transistor.
  • a voltage for turning on the semiconductor device 1 ⁇ / b> A is applied between the corresponding gate electrode 6 and the source electrode 4, and a voltage is applied between the corresponding drain electrode 5 and the source electrode 4.
  • the corresponding source electrode 4 and drain electrode 5 can be connected by the two-dimensional electron gas 37.
  • the two-dimensional electron gas 37 is not blocked by the depletion layer in the middle between the source electrode 4 and the drain electrode 5 facing each other in the second direction D2.
  • Each of the plurality of gate layers is, for example, a p-type semiconductor layer.
  • the p-type semiconductor layer is, for example, a metal oxide layer.
  • the metal oxide layer that functions as the p-type semiconductor layer is, for example, a NiO layer.
  • the NiO layer may contain, for example, at least one alkali metal selected from the group of lithium, sodium, potassium, rubidium, and cesium as an impurity. Further, the NiO layer may contain a transition metal such as silver or copper which becomes monovalent when added as an impurity, for example.
  • the thickness of each gate layer in the first direction D1 is, for example, 100 nm.
  • each gate layer should just be a p-type semiconductor layer, and is not restricted to a NiO layer, For example, a p-type AlGaN layer, p-type GaN, etc. may be sufficient.
  • the gate electrode 6 in the semiconductor device 1A according to the second embodiment is not provided.
  • the plurality of double heterostructure portions 30 are arranged in the first direction D1, undoped AlGaN crystals and undoped GaN crystals alternate in the first direction D1.
  • the plurality of two-dimensional electron gases 37 and the plurality of two-dimensional hole gases are alternately arranged in the first direction D1.
  • the width of the first electrode 4 in the first direction D1 is substantially the same as the width of the semiconductor portion 3 in the first direction D1, and the first electrode 4 includes the first heterojunction 35 and the second heterojunction. 36 is directly electrically connected.
  • the width of the second electrode 5 in the first direction D1 is substantially the same as the width of the semiconductor part 3 in the first direction D1, and the second electrode 5 includes the first heterojunction 35 and the second heterojunction. 36 is directly electrically connected.
  • a Schottky barrier diode is configured.
  • one of the first electrode 4 and the second electrode 5 is made of a metal having a high work function (for p-type electrode), and is formed without sintering.
  • One of the first electrode 4 and the second electrode 5 is connected to the two-dimensional hole gas and is formed of a metal having a small work function (for an n-type electrode) and having a sintering.
  • any one of the 1st electrode 4 and the 2nd electrode 5 comprises an anode electrode, and the other comprises the cathode electrode.
  • the anode electrode when a voltage is applied between the first electrode 4 and the second electrode 5, the anode electrode is configured such that the first electrode 4 and the second electrode 5 have a relatively higher potential.
  • a cathode having a relatively low potential constitutes a cathode electrode.
  • Modification 2 is a multi-channel diode.
  • each of the plurality of double heterostructure units 30 includes a third nitride semiconductor unit 33, a first nitride semiconductor unit 31, and a second nitride semiconductor unit 32 in the first direction D1.
  • Each of the plurality of double heterostructure parts 30 includes a first heterojunction 35 including a heterojunction 35 of the first nitride semiconductor part 31 and the second nitride semiconductor part 32, and the first nitride semiconductor part 31 and the third nitride semiconductor part 31.
  • a second heterojunction 36 including a heterojunction 36 with the nitride semiconductor portion 33.
  • one of the first electrode 4 and the second electrode 5 constitutes an anode electrode, and the other constitutes a cathode electrode.
  • the first electrode 4 and the second electrode 5 constitute a source electrode and a drain electrode, respectively.
  • the present invention is not limited thereto, and the first electrode 4 and the second electrode 5 respectively A drain electrode and a source electrode may be formed.
  • the nitride semiconductor substrate 2A is not limited to a GaN substrate, and may be, for example, an AlN substrate.
  • the plurality of semiconductor parts 3 are arranged at equal intervals in the first direction D1, it is not always necessary to arrange them at equal intervals.
  • the semiconductor device 1 ⁇ / b> A includes a plurality of passivation portions that are provided between two adjacent semiconductor portions 3 among the plurality of semiconductor portions 3 and cover the gate electrode 6 between the two semiconductor portions 3. It may be.
  • Each of the plurality of passivation portions has electrical insulation.
  • Each of the plurality of passivation portions is formed of, for example, silicon oxide, but is not limited thereto, and may be formed of, for example, silicon nitride.
  • the epitaxial growth method of the first nitride semiconductor unit 31 is not limited to MOVPE, but may be, for example, HVPE (Hydride Vapor Phase Epitaxy).
  • the epitaxial growth method of the second nitride semiconductor part 32, the third nitride semiconductor part 33, and the fourth nitride semiconductor part 34 is not limited to MOVPE, for example, and may be HVPE, for example.
  • the undoped GaN crystal and the undoped AlGaN crystal may contain impurities such as Mg, H, Si, C, and O that are inevitably mixed during the growth.
  • the semiconductor device (1) includes a plurality of semiconductor portions (3), a plurality of first electrodes (4), a plurality of second electrodes (5), and a first common electrode (40). And a second common electrode (50).
  • the plurality of semiconductor parts (3) are arranged apart from each other in the first direction (D1).
  • Each of the plurality of semiconductor portions (3) includes a heterojunction between a first nitride semiconductor portion (31) and a second nitride semiconductor portion (32) having a larger band gap than the first nitride semiconductor portion (31). 35).
  • the heterojunction (35) in each of the plurality of semiconductor parts (3) extends in a second direction (D2) orthogonal to the first direction (D1) along the c-axis of the first nitride semiconductor part (31). ing.
  • the plurality of first electrodes (4) correspond to each other among the plurality of semiconductor portions (3) in the third direction (D3) orthogonal to both the first direction (D1) and the second direction (D2). It overlaps with the semiconductor part (3) and is directly electrically connected to the heterojunction (35) of the corresponding semiconductor part (3).
  • the plurality of second electrodes (5) correspond to each other among the plurality of first electrodes (4) in the third direction (D3) with each of the plurality of semiconductor portions (3) sandwiching the corresponding semiconductor portion (3).
  • first electrode (4) is located on the opposite side to the first electrode (4) overlapping the semiconductor part (3) to be connected and is directly electrically connected to the heterojunction (35) of the corresponding semiconductor part (3).
  • a plurality of first electrodes (4) are electrically connected in common to the first common electrode (40).
  • a plurality of second electrodes (5) are electrically connected in common to the second common electrode (50).
  • the semiconductor device (1) according to the second aspect further includes a substrate (2) in the first aspect.
  • the substrate (2) has a first surface (21) and a second surface (22) that are opposite to each other in the third direction (D3).
  • the plurality of second electrodes (5) are disposed on the first surface (21) of the substrate (2).
  • the substrate (2) is a nitride semiconductor substrate.
  • the first surface (21) is a crystal surface along the c-axis of the nitride semiconductor substrate.
  • the first nitride semiconductor portion (31) is an epitaxial layer having the nitride semiconductor substrate (substrate 2) as a base.
  • the second nitride semiconductor part (32) is an epitaxial layer with the first nitride semiconductor part (31) as a base.
  • each of the plurality of second electrodes (5) has a linear shape along the second direction (D2). is there.
  • the plurality of second electrodes (5) are arranged spaced apart from each other in the first direction (D1) on the first surface (21) of the substrate (2).
  • the semiconductor device (1) according to the sixth aspect is the semiconductor device (1) according to any one of the second to fifth aspects, wherein each of the plurality of semiconductor parts (3) has a first direction in the second nitride semiconductor part (32).
  • the internal angle formed by the surface parallel to the first surface (21) is 70 degrees or more.
  • the semiconductor device (1) according to the sixth aspect it is possible to suppress a decrease in the concentration of the two-dimensional electron gas generated in the vicinity of the heterojunction (35).
  • the semiconductor device (1) according to the seventh aspect further includes a plurality of gate electrodes (6) in any one of the first to sixth aspects.
  • Each of the plurality of gate electrodes (6) faces the second nitride semiconductor portion (32) of the corresponding semiconductor portion (3) in the first direction (D1) among the plurality of semiconductor portions (3).
  • a field effect transistor can be configured, and the on-resistance of the field effect transistor can be reduced.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device (1) according to the fifth aspect, comprising: a mask portion forming step, a first epitaxial growth step, and a second epitaxial growth step.
  • a mask portion forming step a plurality of mask portions (9) are formed on the first surface (21) of the substrate (2), each of which is linear and aligned in the direction along the c-axis of the substrate (2).
  • the first epitaxial growth step each region between two mask portions (9) adjacent to each other and two mask portions (9) among the plurality of mask portions (9) on the first surface (21) of the substrate (2).
  • a plurality of first nitride semiconductor parts (31) straddling a part of each surface is formed by ELO.
  • the plurality of second nitride semiconductor portions (32) are epitaxially grown on the corresponding first nitride semiconductor portion (31) among the plurality of first nitride semiconductor portions (31).
  • the semiconductor device manufacturing method according to the eighth aspect it is possible to provide the semiconductor device (1) capable of reducing the resistance.
  • a semiconductor device (1A) includes a nitride semiconductor substrate (2A), a plurality of insulator portions (9A), a plurality of semiconductor portions (3), and a plurality of first electrodes (4). , A plurality of second electrodes (5), a first common electrode (40), and a second common electrode (50).
  • the nitride semiconductor substrate (2A) has a first surface (21A) and a second surface (22A) that are opposite to each other in the thickness direction (D0).
  • the first surface (21A) is a crystal plane along the c-axis.
  • the plurality of insulator portions (9A) are both in both the thickness direction (D0) of the nitride semiconductor substrate (2A) and the first direction (D1) along the c-axis of the nitride semiconductor substrate (2A). It is a straight line that is long in the second direction (D2) perpendicular to each other.
  • the plurality of insulator portions (9A) are arranged in the first direction (D1) on the first surface (21A) of the nitride semiconductor substrate (2A).
  • the plurality of semiconductor parts (3) are arranged apart from each other in the first direction (D1).
  • Each of the plurality of semiconductor portions (3) includes a first nitride semiconductor portion (31) and a second nitride semiconductor portion (32).
  • the first nitride semiconductor portion (31) is a region between two adjacent insulator portions (9A) among the plurality of insulator portions (9A) on the first surface (21A) of the nitride semiconductor substrate (2A). It is formed above and extends over the two insulator parts (9A).
  • the second nitride semiconductor portion (32) is on the surface (311) along the + c plane of the two surfaces (311 and 312) intersecting the first direction (D1) in the first nitride semiconductor portion (31). Is formed directly.
  • Each of the plurality of first electrodes (4) includes a first nitride semiconductor portion (31) and a second nitride semiconductor portion (32) of the corresponding semiconductor portion (3) among the plurality of semiconductor portions (3).
  • Each of the plurality of second electrodes (5) includes a first nitride semiconductor portion (31) and a second nitride semiconductor portion (32) of the corresponding semiconductor portion (3) among the plurality of semiconductor portions (3). It is electrically connected to the heterojunction (35).
  • Each of the plurality of second electrodes (5) is separated from the corresponding first electrode (4) among the plurality of first electrodes (4) in the second direction (D2).
  • a plurality of first electrodes (4) are commonly connected to the first common electrode (40).
  • a plurality of second electrodes (5) are commonly connected to the second common electrode (50).
  • the semiconductor device (1A) according to the ninth aspect it is possible to reduce the resistance. Thereby, the semiconductor device (1A) according to the ninth aspect can achieve low loss.
  • each of the plurality of first electrodes (4) is formed on the corresponding semiconductor part (3) in the thickness direction (D0). It is an upper electrode.
  • Each of the plurality of second electrodes (5) is an upper electrode formed on the corresponding semiconductor part (3) in the thickness direction (D0).
  • the semiconductor device (1A) according to the tenth aspect it is easy to form the plurality of first electrodes (4) and the plurality of second electrodes (5) at the time of manufacture.
  • the second nitride semiconductor part (32) in each of the plurality of semiconductor parts (3) intersects the first direction (D1).
  • the inner angle formed by the surface parallel to is 70 degrees or more.
  • a decrease in the concentration of the two-dimensional electron gas (37) generated in the vicinity of the heterojunction (35) can be suppressed.
  • the first nitride semiconductor portion (31) is an epitaxial layer based on the nitride semiconductor substrate (2A).
  • the second nitride semiconductor part (32) is an epitaxial layer with the first nitride semiconductor part (31) as a base.
  • the semiconductor device (1A) according to the thirteenth aspect further includes a plurality of gate electrodes (6) in any one of the ninth to twelfth aspects.
  • Each of the plurality of gate electrodes (6) faces the second nitride semiconductor portion (32) of the corresponding semiconductor portion (3) among the plurality of semiconductor portions (3) in the first direction (D1).
  • the semiconductor device (1A) according to the thirteenth aspect it is possible to achieve high breakdown voltage and low resistance.
  • a method for manufacturing a semiconductor device is the method for manufacturing a semiconductor device (1A) according to the ninth aspect, comprising: an insulator portion forming step, a first epitaxial growth step, and a second epitaxial growth step.
  • a plurality of insulator parts (9A) are formed on the first surface (21A) of the nitride semiconductor substrate (2A).
  • a plurality of first nitride semiconductor portions (31) are formed by ELO.
  • the second nitride semiconductor part (32) is epitaxially grown on each of the plurality of first nitride semiconductor parts (31).
  • the semiconductor device manufacturing method according to the fourteenth aspect makes it possible to provide a semiconductor device (1A) capable of reducing resistance.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本開示の課題は、低抵抗化を図ることが可能な半導体装置及びその製造方法を提供することである。複数の半導体部（３）は、第１方向（Ｄ１）において互いに離隔して並んでいる。複数の半導体部（３）の各々におけるヘテロ接合（３５）は、第１窒化物半導体部（３１）のｃ軸に沿っている第１方向（Ｄ１）に直交する第２方向（Ｄ２）に延びている。複数の第１電極（４）は、第１方向（Ｄ１）と第２方向（Ｄ２）との両方に直交する第３方向（Ｄ３）において、各々が複数の半導体部（３）のうち対応する半導体部（３）と重なっており対応する半導体部（３）のヘテロ接合（３５）と直接的に電気的に接続されている。複数の第２電極（５）は、第３方向（Ｄ３）において、各々が複数の半導体部（３）のうち対応する半導体部（３）を挟んで複数の第１電極（４）のうち対応する半導体部（３）と重なっている第１電極（４）とは反対側に位置しており対応する半導体部（３）のヘテロ接合（３５）と直接的に電気的に接続されている。

Description

半導体装置及びその製造方法
　本開示は、一般に半導体装置及びその製造方法に関し、より詳細には、ヘテロ接合を有する半導体装置及びその製造方法に関する。
　従来、半導体装置として、ドレイン領域とソース領域とが縦方向に分かれて配置されている縦型の半導体装置が知られている（例えば、特許文献１）。
　特許文献１に記載された半導体装置は、ドレイン電極と、ドレイン領域と、ドリフト部と、ゲート部と、ソース領域と、ソース電極と、を備えている。
　特許文献１に記載された半導体装置では、ドレイン領域は、ドレイン電極上に設けられている。ドリフト部は、ドレイン領域上に設けられている。ゲート部は、ドリフト部上の一部に配置されている。ソース領域は、ドリフト部上の他の一部に配置されている。
　ドレイン領域は、窒化ガリウムからなる。ドリフト部は、窒化アルミニウムガリウムの第１半導体領域と、窒化ガリウムの第２半導体領域と、を備えている。第１半導体領域及び第２半導体領域は、ドレイン領域とゲート部とを結ぶ方向に伸びている。第１半導体領域と第２半導体領域は、直接的に接している。第１半導体領域と第２半導体領域は、第１ヘテロ接合を構成している。第１ヘテロ接合は、ｃ面に形成されている。第１半導体領域と第２半導体領域は、平面視したときに、一方方向に繰り返し配置されている。
　ゲート部は、窒化ガリウムの第３半導体領域と、窒化アルミニウムガリウムの第４半導体領域と、を備えている。第３半導体領域及び第４半導体領域は、ドレイン領域とゲート部とを結ぶ方向とは直交する方向に伸びている。第３半導体領域と第４半導体領域とは第２ヘテロ接合を構成している。第２ヘテロ接合は、ａ面に形成されている。
　ソース領域は、窒化ガリウムと窒化アルミニウムガリウムで構成されている。ソース領域は、ソース電極に電気的に接続されている。
　また、従来、半導体装置として、ＧａＮ系の化合物半導体材料を用いた電界効果トランジスタ等の窒化物半導体装置が知られている（特許文献２）。
　特許文献２に記載された窒化物半導体装置は、主面の面方位が（０００１）面であるサファイアからなる基板と、アンドープのＧａＮからなる第１の半導体層と、第１の半導体層の上に形成されたアンドープのＡｌ0.15Ｇａ0.85Ｎからなる第２の半導体層と、第２の半導体層上に部分的に形成されたコントロール領域と、コントロール領域の上に形成されたゲート電極と、第２の半導体層の上に形成されたソース電極及びドレイン電極と、を有している。コントロール領域は、コントロール層と、コンタクト層と、からなる。コントロール層は、第２の半導体層の上に形成されたｐ型Ａｌ0.15Ｇａ0.85Ｎからなる。コンタクト層は、コントロール層の上に形成された高濃度のｐ型ＧａＮからなる。
　トランジスタ、ダイオード等の半導体装置では、オン状態のときの損失が低いのが好ましい。
特開２００８－２５８５１４号公報 特開２００７－２０１０９３号公報
　本開示の目的は、低抵抗化を図ることが可能な半導体装置及びその製造方法を提供することにある。
　本開示の一態様に係る半導体装置は、複数の半導体部と、複数の第１電極と、複数の第２電極と、第１共通電極と、第２共通電極と、を備える。前記複数の半導体部は、第１方向において互いに離隔して並んでいる。前記複数の半導体部の各々は、第１窒化物半導体部と前記第１窒化物半導体部よりもバンドギャップの大きな第２窒化物半導体部とのヘテロ接合を有する。前記複数の半導体部の各々における前記ヘテロ接合は、前記第１窒化物半導体部のｃ軸に沿っている前記第１方向に直交する第２方向に延びている。前記複数の第１電極は、前記第１方向と前記第２方向との両方に直交する第３方向において、各々が前記複数の半導体部のうち対応する半導体部と重なっており前記対応する半導体部のヘテロ接合と直接的に電気的に接続されている。前記複数の第２電極は、前記第３方向において、各々が前記複数の半導体部のうち対応する半導体部を挟んで前記複数の第１電極のうち前記対応する半導体部に重なっている第１電極とは反対側に位置しており前記対応する半導体部の前記ヘテロ接合と直接的に電気的に接続されている。前記第１共通電極には、前記複数の第１電極が電気的に共通接続されている。前記第２共通電極には、前記複数の第２電極が電気的に共通接続されている。
　本開示の一態様に係る半導体装置の製造方法は、本開示の別の一態様の半導体装置に関する製造方法である。前記別の態様の半導体装置は、複数の半導体部と、複数の第１電極と、複数の第２電極と、第１共通電極と、第２共通電極と、を備える。前記複数の半導体部は、第１方向において互いに離隔して並んでいる。前記複数の半導体部の各々は、第１窒化物半導体部と前記第１窒化物半導体部よりもバンドギャップの大きな第２窒化物半導体部とのヘテロ接合を有する。前記複数の半導体部の各々における前記ヘテロ接合は、前記第１窒化物半導体部のｃ軸に沿っている前記第１方向に直交する第２方向に延びている。前記複数の第１電極は、前記第１方向と前記第２方向との両方に直交する第３方向において、各々が前記複数の半導体部のうち対応する半導体部と重なっており前記対応する半導体部のヘテロ接合と直接的に電気的に接続されている。前記複数の第２電極は、前記第３方向において、各々が前記複数の半導体部のうち対応する半導体部を挟んで前記複数の第１電極のうち前記対応する半導体部に重なっている第１電極とは反対側に位置しており前記対応する半導体部の前記ヘテロ接合と直接的に電気的に接続されている。前記第１共通電極には、前記複数の第１電極が電気的に共通接続されている。前記第２共通電極には、前記複数の第２電極が電気的に共通接続されている。前記別の態様の半導体装置は、基板を更に備える。前記基板は、前記第３方向において互いに反対側にある第１面及び第２面を有する。前記複数の第２電極は、前記基板の前記第１面上に配置されている。前記基板は、窒化物半導体基板である。前記第１面が、前記窒化物半導体基板のｃ軸に沿った結晶面である。前記複数の第２電極の各々は、前記第２方向に沿った直線状である。前記複数の第２電極は、前記基板の前記第１面上で前記第１方向において互いに離隔して並んでいる。前記一態様に係る半導体装置の製造方法は、マスク部形成工程と、第１エピタキシャル成長工程と、第２エピタキシャル成長工程と、を備える。前記マスク部形成工程では、前記基板の前記第１面上に各々が直線状であって前記基板のｃ軸に沿った方向に並んでいる複数のマスク部を形成する。前記第１エピタキシャル成長工程では、各々が前記基板の前記第１面において前記複数のマスク部のうち隣り合う２つのマスク部の間の領域と前記２つのマスク部それぞれの表面の一部とに跨る複数の前記第１窒化物半導体部をＥＬＯ（Epitaxial Lateral Overgrowth）によって形成する。前記第２エピタキシャル成長工程では、複数の前記第２窒化物半導体部を前記複数の前記第１窒化物半導体部のうち対応する第１窒化物半導体部上にエピタキシャル成長させる。
　本開示の一態様に係る半導体装置は、窒化物半導体基板と、複数の絶縁体部と、複数の半導体部と、複数の第１電極と、複数の第２電極と、第１共通電極と、第２共通電極と、を備える。前記窒化物半導体基板は、その厚さ方向において互いに反対側にある第１面及び第２面を有する。前記窒化物半導体基板では、前記第１面がｃ軸に沿った結晶面である。前記複数の絶縁体部は、各々が前記厚さ方向と前記窒化物半導体基板のｃ軸に沿った第１方向との両方に直交する第２方向に長い直線状である。前記複数の絶縁体部は、前記窒化物半導体基板の前記第１面上において前記第１方向に並んでいる。前記複数の半導体部は、前記第１方向において互いに離隔して並んでいる。前記複数の半導体部の各々は、第１窒化物半導体部と、第２窒化物半導体部と、を有する。前記第１窒化物半導体部は、前記窒化物半導体基板の前記第１面において前記複数の絶縁体部のうち隣り合う２つの絶縁体部の間の領域上に形成され前記２つの絶縁体部上に延びている。前記第２窒化物半導体部は、前記第１窒化物半導体部において前記第１方向に交差する２つの表面のうち＋ｃ面に沿った表面上に直接形成されている。前記複数の第１電極の各々は、前記複数の半導体部のうち対応する半導体部の前記第１窒化物半導体部と前記第２窒化物半導体部とのヘテロ接合に電気的に接続されている。前記複数の第２電極の各々は、前記複数の半導体部のうち対応する半導体部の前記第１窒化物半導体部と前記第２窒化物半導体部とのヘテロ接合に電気的に接続されている。前記複数の第２電極の各々は、前記複数の第１電極のうち対応する第１電極と前記第２方向において離れている。前記第１共通電極には、前記複数の第１電極が共通接続されている。前記第２共通電極には、前記複数の第２電極が共通接続されている。
　本開示の一態様に係る半導体装置の製造方法は、前記半導体装置に関する製造方法であって、絶縁体部形成工程と、第１エピタキシャル成長工程と、第２エピタキシャル成長工程と、を備える。前記絶縁体部形成工程では、前記窒化物半導体基板の前記第１面上に前記複数の絶縁体部を形成する。前記第１エピタキシャル成長工程では、前記複数の前記第１窒化物半導体部をＥＬＯ（Epitaxial Lateral Overgrowth）によって形成する。前記第２エピタキシャル成長工程では、前記複数の前記第１窒化物半導体部の各々の上に前記第２窒化物半導体部をエピタキシャル成長させる。
図１Ａは、実施形態１に係る半導体装置の平面図である。図１Ｂは、同上の半導体装置を示し、図１ＡのＸ－Ｘ線断面図である。 図２は、同上の半導体装置の耐圧とオン抵抗との関係を説明するグラフである。 図３は、同上の半導体装置における第２窒化物半導体部の表面のテーパ角と半導体部の２次元電子ガスの濃度との関係を説明するグラフである。 図４は、同上の半導体装置の第２窒化物半導体部の組成比を変えた場合の第２窒化物半導体部の表面のテーパ角と半導体部の２次元電子ガスの濃度との関係を説明するグラフである。 図５Ａ～５Ｃは、同上の半導体装置の製造方法を説明するための主要工程断面図である。 図６Ａ～６Ｃは、同上の半導体装置の製造方法を説明するための主要工程平面図である。 図７Ａ～７Ｄは、同上の半導体装置の製造方法を説明するための主要工程断面図である。 図８Ａ～８Ｄは、同上の半導体装置の製造方法を説明するための主要工程平面図である。 図９Ａは、実施形態２に係る半導体装置の平面図である。図９Ｂは、同上の半導体装置を示し、図９ＡのＸ－Ｘ線断面図である。 図１０は、同上の半導体装置の耐圧とオン抵抗との関係を説明するグラフである。 図１１Ａ～１１Ｃは、同上の半導体装置の製造方法を説明するための主要工程断面図である。 図１２Ａ～１２Ｃは、同上の半導体装置の製造方法を説明するための主要工程平面図である。 図１３Ａ～１３Ｃは、同上の半導体装置の製造方法を説明するための主要工程断面図である。 図１４Ａ～１４Ｃは、同上の半導体装置の製造方法を説明するための主要工程平面図である。
　下記の実施形態等において説明する図１Ａ、１Ｂ、５Ａ～５Ｃ、６Ａ～６Ｃ、７Ａ～７Ｄ、８Ａ～８Ｄ、９Ａ、９Ｂ、１１Ａ～１１Ｃ、１２Ａ～１２Ｃ、１３Ａ～１３Ｃ及び１４Ａ～１４Ｃは、模式的な図であり、図中の各構成要素の大きさや厚さそれぞれの比が、必ずしも実際の寸法比を反映しているとは限らない。
　（実施形態１）
　以下では、実施形態１に係る半導体装置１について、図１Ａ及び１Ｂに基づいて説明する。
　半導体装置１は、複数の半導体部３と、複数の第１電極４と、複数の第２電極５と、第１共通電極４０と、第２共通電極５０と、を備える。複数の半導体部３は、第１方向Ｄ１において互いに離隔して並んでいる。複数の半導体部３の各々は、第１窒化物半導体部３１と第１窒化物半導体部３１よりもバンドギャップの大きな第２窒化物半導体部３２とのヘテロ接合３５を有する。複数の半導体部３の各々におけるヘテロ接合３５は、第１窒化物半導体部３１のｃ軸に沿っている第１方向Ｄ１に直交する第２方向Ｄ２に延びている。複数の第１電極４は、第１方向Ｄ１と第２方向Ｄ２との両方に直交する第３方向Ｄ３において、各々が複数の半導体部３のうち対応する半導体部３と重なっており対応する半導体部３のヘテロ接合３５と直接的に電気的に接続されている。複数の第２電極５は、第３方向Ｄ３において、各々が複数の半導体部３のうち対応する半導体部３を挟んで複数の第１電極４のうち対応する半導体部３に重なっている第１電極４とは反対側に位置しており対応する半導体部３のヘテロ接合３５と直接的に電気的に接続されている。第１共通電極４０には、複数の第１電極４が電気的に共通接続されている。第２共通電極５０には、複数の第２電極５が電気的に共通接続されている。なお、図１Ａでは、基板２にドットのハッチングを付してあるが、このハッチングは、断面を表すものではなく、基板２と基板２以外の構成要素（各半導体部３、各第１電極４、各第２電極５、第１共通電極４０及び第２共通電極５０等）との関係を分かりやすくするために付してあるにすぎない。
　半導体装置１は、基板２を更に備える。基板２は、第３方向Ｄ３において複数の半導体部３に近い側にある第１面２１と、複数の半導体部３から遠い側にある第２面２２と、を有する。複数の第２電極５は、基板２の第１面２１上に配置されている。複数の第２電極５の各々は、第２方向Ｄ２に沿った直線状である。複数の第２電極５は、基板２の第１面２１上で第１方向Ｄ１において互いに離隔して並んでいる。
　半導体装置１は、複数のゲート電極６を更に備える。複数のゲート電極６の各々は、複数の半導体部３のうち対応する半導体部３の第２窒化物半導体部３２に第１方向Ｄ１において対向している。
　半導体装置１は、図１Ｂに示すように、第３方向Ｄ３において、各々が対応するゲート電極６と対応する第２電極５との間に介在する複数の第１絶縁層９１を更に備える。各第１絶縁層９１は、電気絶縁性を有する。また、半導体装置１は、図１Ｂに示すように、各々が複数の半導体部３のうち隣り合う２つの半導体部３の間に介在している第２絶縁層９２を更に備える。第２絶縁層９２は、第３方向Ｄ３において、第１絶縁層９１上に形成されゲート電極６を覆っている。第２絶縁層９２は、電気絶縁性を有する。なお、図１Ａでは、第１絶縁層９１及び第２絶縁層９２の図示を省略してある。
　実施形態１に係る半導体装置１は、電界効果トランジスタチップである。ここにおいて、半導体装置１では、複数の第１電極４、複数の第２電極５が、それぞれ、複数のソース電極、複数のドレイン電極を構成している。以下では、説明の便宜上、複数の第１電極４、複数の第２電極５を、それぞれ、複数のソース電極４、複数のドレイン電極５と称することもある。
　半導体装置１の各構成要素については、以下に、より詳細に説明する。
　半導体装置１の厚さ方向（第３方向Ｄ３）からの平面視における半導体装置１の外周形状は、例えば、正方形状である。半導体装置１の厚さ方向からの平面視における半導体装置１のチップサイズ（Chip Size）は、例えば、５ｍｍ□（５ｍｍ×５ｍｍ）であるが、これに限らない。また、半導体装置１の外周形状は、正方形状に限らず、例えば、長方形状等でもよい。
　基板２は、半導体部３を支持している。基板２は、例えば、窒化物半導体基板である。ここにおいて、基板２の結晶構造は、六方晶系である。上述の第１方向Ｄ１は、基板２のｃ軸に沿った方向（例えば、基板２のｃ軸に平行な方向）である。基板２のｃ軸は、図１Ａ及び１Ｂの各々において右向きである。図１Ｂの左下には、基板２のｃ軸を表す結晶軸〔０００１〕と、ｍ軸を表す結晶軸〔１－１００〕と、を示してある。基板２の第１面２１は、窒化物半導体基板のｃ軸に沿った結晶面である。基板２は、例えば、単結晶のＧａＮ基板である。単結晶のＧａＮ基板は、例えば、半絶縁性ＧａＮ基板である。
　基板２は、基板２の厚さ方向（第３方向Ｄ３）において互いに反対側にある第１面２１及び第２面２２を有する。基板２の第１面２１は、ｍ面である。ｍ面は、例えば、（１－１００）面である。ここにおいて、面方位のミラー指数（Miller Index）に付加された“－”の符号は、当該符号に続く一の指数の反転を意味している。（１－１００）面は、４つの指数を括弧のなかに入れて表記したミラー指数による結晶面である。
　基板２の第１面２１は、ｃ軸に沿った無極性面であればよく、ｍ面に限らず、例えば、ａ面でもよい。ａ面は、例えば、（１１－２０）面である。また、基板２の第１面２１は、例えば、ｍ面からのオフ角（以下、「第１オフ角」という）が０°よりも大きく５°以下の結晶面でもよい。ここにおいて、「第１オフ角」とは、ｍ面に対する第１面２１の傾斜角である。したがって、第１オフ角が０°であれば、第１面２１は、ｍ面である。同様に、基板２の第１面２１は、例えば、ａ面からのオフ角（以下、「第２オフ角」という）が０°よりも大きく５°以下の結晶面でもよい。ここにおいて、「第２オフ角」とは、ａ面に対する第１面２１の傾斜角である。したがって、第２オフ角が０°であれば、第１面２１は、ａ面である。基板２の厚さは、例えば、１００μｍ～７００μｍである。
　複数の半導体部３は、基板２の第１面２１上に設けられている。複数の半導体部３の各々は、バンドギャップの大きさが互いに異なる第１窒化物半導体部３１及び第２窒化物半導体部３２を有する。第２窒化物半導体部３２の組成は、第１窒化物半導体部３１の組成とは異なる。複数の半導体部３の各々では、第１窒化物半導体部３１と第２窒化物半導体部３２とが第１方向Ｄ１において並んでいる。また、複数の半導体部３の各々は、第１窒化物半導体部３１とはバンドギャップの大きさが異なる第３窒化物半導体部３３を更に有する。第３窒化物半導体部３３は、第１方向Ｄ１において第１窒化物半導体部３１における第２窒化物半導体部３２側とは反対側に位置している。
　また、複数の半導体部３の各々は、第１窒化物半導体部３１とはバンドギャップの大きさが異なる第４窒化物半導体部３４を更に有する。第４窒化物半導体部３４は、対応する半導体部３において第２窒化物半導体部３２の基板２側とは反対側の端部と第３窒化物半導体部３３の基板２側とは反対側の端部との間に介在している。
　複数の半導体部３の各々では、第１方向Ｄ１において第２窒化物半導体部３２及び第３窒化物半導体部３３それぞれの厚さが第１窒化物半導体部３１の厚さよりも薄い。また、複数の半導体部３の各々では、基板２の厚さ方向（第３方向Ｄ３）において第４窒化物半導体部３４の厚さが、第１窒化物半導体部３１の厚さよりも薄い。
　基板２の厚さ方向（第３方向Ｄ３）における第１窒化物半導体部３１の厚さは、例えば、７．５μｍであるが、これに限らず、例えば５μｍ以上３０μｍ以下であるのが好ましい。また、第１方向Ｄ１における第１窒化物半導体部３１の厚さは、例えば、４μｍである。また、第１方向Ｄ１における第２窒化物半導体部３２及び第３窒化物半導体部３３の各々の厚さは、例えば、２０ｎｍである。基板２の厚さ方向（第３方向Ｄ３）における第４窒化物半導体部３４の厚さは、例えば、２０ｎｍである。
　第１窒化物半導体部３１は、例えば、アンドープのＧａＮ結晶である。また、第２窒化物半導体部３２、第３窒化物半導体部３３及び第４窒化物半導体部３４の各々は、アンドープのＡｌＧａＮ結晶である。第１窒化物半導体部３１、第２窒化物半導体部３２、第３窒化物半導体部３３及び第４窒化物半導体部３４の各々は、エピタキシャル層である。複数の半導体部３の各々では、第２窒化物半導体部３２のＡｌの組成比と第３窒化物半導体部３３のＡｌの組成比と第４窒化物半導体部３４のＡｌの組成比とが同じ値（例えば、０．２５）であるが、これに限らず互いに異なる値であってもよい。組成比は、例えば、ＥＤＸ法（Energy Dispersive X-ray Spectroscopy）による組成分析で求めた値である。組成比の相対的な大小関係を議論する上では、組成比は、ＥＤＸ法に限らず、例えば、オージェ電子分光法（Auger Electron Spectroscopy）による組成分析で求めた値でもよい。
　複数の半導体部３の各々は、第１窒化物半導体部３１と第２窒化物半導体部３２とのヘテロ接合３５（以下、「第１ヘテロ接合３５」ともいう）を有する。第１ヘテロ接合３５は、基板２の第１面２１に沿った第１方向Ｄ１に交差（本実施形態では、直交）する。また、複数の半導体部３は、第１窒化物半導体部３１と第３窒化物半導体部３３とのヘテロ接合３６（以下、「第２ヘテロ接合３６」ともいう）を有する。第２ヘテロ接合３６は、基板２の第１面２１に沿った第１方向Ｄ１に交差（本実施形態では、直交）する。複数の半導体部３の各々における第１ヘテロ接合３５及び第２ヘテロ接合３６は、第１方向Ｄ１に直交する第２方向Ｄ２に延びている。第１ヘテロ接合３５及び第２ヘテロ接合３６の各々は、第１方向Ｄ１に直交する（つまり、第１ヘテロ接合３５及び第２ヘテロ接合３６の各々と第１方向Ｄ１とのなす角度が９０°である）場合に限らない。言い換えれば、半導体部３において第１ヘテロ接合３５と第２電極５のうち基板２の第１面２１に平行な表面とのなす角度（内角）は、９０度に限らず、例えば、７０度以上１００度以下であればよい。また、半導体部３において第２ヘテロ接合３６と基板２の第１面２１とのなす角度（内角）は、９０度に限らず、例えば、７０度以上１００度以下であればよい。
　第１窒化物半導体部３１は、基板２の第１面２１上に直接形成されている。第１窒化物半導体部３１は、第２方向Ｄ２から見てＴ字状である。より詳細には、第１窒化物半導体部３１では、第２方向Ｄ２から見て、第３方向Ｄ３において基板２の第１面２１に近い側の部分の第１方向Ｄ１の幅が、基板２の第１面２１から遠い側の部分の第１方向Ｄ１の幅よりも狭い。
　第１窒化物半導体部３１は、第１方向Ｄ１において互いに反対側にある第１表面３１１と、第２表面３１２と、を有する。言い換えれば、第１窒化物半導体部３１は、第１方向Ｄ１に交差し第１方向Ｄ１において離れている第１表面３１１及び第２表面３１２を有する。第１表面３１１は、第１窒化物半導体部３１のIII族極性面（本実施形態では、Ｇａ極性面）である。Ｇａ極性面（＋ｃ面）は、（０００１）面である。第１表面３１１は、III族極性面に限らず、III族極性面に対して１°～３０°程度傾いた結晶面でもよい。第２表面３１２は、第１窒化物半導体部３１のＶ族極性面（本実施形態では、Ｎ極性面）である。Ｎ極性面（－ｃ面）は、（０００－１）面である。第２表面３１２は、Ｖ族極性面に限らず、Ｖ族極性面に対して１°～３０°程度傾いた結晶面でもよい。
　複数の半導体部３の各々では、第１窒化物半導体部３１の第１表面３１１を含むように第１ヘテロ接合３５が形成されている。また、複数の半導体部３の各々では、第１窒化物半導体部３１の第２表面３１２を含むように第２ヘテロ接合３６が形成されている。
　複数の半導体部３の各々では、第１方向Ｄ１に交差する第１ヘテロ接合３５の近傍に、窒化物半導体（ここでは、第２窒化物半導体部３２を構成するアンドープのＡｌＧａＮ結晶）の自発分極及びピエゾ分極によって、２次元電子ガス（Two-Dimensional Electron Gas）３７が発生している。言い換えれば、複数の半導体部３の各々では、第１ヘテロ接合３５が、２次元電子ガス３７を発生させる。２次元電子ガス３７を含む領域（以下、「２次元電子ガス層」ともいう）は、ｎチャネル層（電子伝導層）として機能することが可能である。また、複数の半導体部３の各々では、窒化物半導体（ここでは、第３窒化物半導体部３３を構成するアンドープのＡｌＧａＮ結晶）の自発分極及びピエゾ分極によって、第１方向Ｄ１に交差する第２ヘテロ接合３６の近傍に、２次元正孔ガス（Two-Dimensional Hole Gas）が発生している。言い換えれば、複数の半導体部３の各々では、第２ヘテロ接合３６が、２次元正孔ガスを発生させる。２次元正孔ガスを含む領域（以下、「２次元正孔ガス層」ともいう）は、ｐチャネル層（正孔伝導層）として機能することが可能である。
　半導体装置１は、第１方向Ｄ１において互いに離れて並んでいる複数（例えば、１０００個）のダブルヘテロ構造部３０を有する。複数のダブルヘテロ構造部３０の各々は、第１方向Ｄ１において、第３窒化物半導体部３３、第１窒化物半導体部３１及び第２窒化物半導体部３２がこの順に並んでいる。
　複数のダブルヘテロ構造部３０の各々は、上述の第１ヘテロ接合３５と、第２ヘテロ接合３６と、を有する。これにより、半導体装置１は、第１ヘテロ接合３５を複数（例えば、１０００個）有し、かつ、第２ヘテロ接合３６を複数（例えば、１０００個）有する。ここにおいて、半導体装置１では、複数の第１ヘテロ接合３５が平行であり、かつ、複数の第２ヘテロ接合３６が平行である。半導体装置１では、複数の第１ヘテロ接合３５が第１方向Ｄ１において略等間隔で並んでいる。半導体装置１では、第１方向Ｄ１において隣り合う２つの半導体部３の第２窒化物半導体部３２の表面３２１間の距離（複数の半導体部３のピッチ）が、例えば７．５μｍである。
　また、半導体装置１では、複数の半導体部３と複数の第１電極４とが一対一に対応している。複数の第１電極４の各々は、第２方向Ｄ２に沿った直線状である。複数の第１電極４は、第１方向Ｄ１において離隔して並んでいる。半導体装置１では、複数の第１電極４の各々が、対応する半導体部３のヘテロ接合３５と直接的に電気的に接続されている。ここにおいて、「電気的に接続されている」とはオーミック接触していることを意味する。また、「対応する半導体部３のヘテロ接合３５と直接的に電気的に接続されている」とは、第１電極４と第１窒化物半導体部３１及び第２窒化物半導体部３２との間に半導体層を介さずに、対応する半導体部３のヘテロ接合３５と電気的に接続されていることを意味する。ここにおいて、第１電極４は、半導体部３のヘテロ接合３５とオーミック接触する合金部４２と、合金部４２上の金属部４１と、を有する。半導体装置１では、第１電極４の金属部４１が、例えば、ＴｉとＡｌとを含んでおり、合金部４２が、例えば、ＡｌとＴｉとＧａとを含んでいる。合金部４２は、第１窒化物半導体部３１と第２窒化物半導体部３２とに跨って形成されている。これにより、合金部４２は、第３方向Ｄ３において第１ヘテロ接合３５と重なっている。
　また、半導体装置１では、複数の半導体部３と複数の第２電極５とが一対一に対応している。複数の第２電極５の各々は、第２方向Ｄ２に沿った直線状である。複数の第２電極５は、第１方向Ｄ１において離隔して並んでいる。複数の第２電極５の各々は、第３方向Ｄ３において、複数の半導体部３のうち対応する半導体部３を挟んで第１電極４とは反対側に位置しており、対応する半導体部３のヘテロ接合３５と直接的に電気的に接続されている。ここにおいて、「電気的に接続されている」とはオーミック接触していることを意味する。また、「対応する半導体部３のヘテロ接合３５と直接的に電気的に接続されている」とは、第２電極５と第１窒化物半導体部３１及び第２窒化物半導体部３２との間に半導体層を介さずに、対応する半導体部３のヘテロ接合３５と電気的に接続されていることを意味する。半導体装置１では、複数の第１電極４と複数の第２電極５とが一対一に対応しており、対応する第１電極４と第２電極５とが、第３方向Ｄ３において半導体部３を挟んで対向している。つまり、半導体装置１では、対応する第１電極４と第２電極５とが第３方向Ｄ３において離れている。半導体装置１では、第３方向Ｄ３において、対応する第１電極４と第２電極５との間に半導体部３のみが介在している。また、半導体装置１では、複数の第２電極５の各々は、第１方向Ｄ１において隣り合う２つの半導体部３に跨って配置されている。複数の第２電極５の各々は、第１方向Ｄ１において隣り合う２つの半導体部３の一方の半導体部３の第１ヘテロ接合３５と直接的に電気的に接続されている。複数の第２電極５は、基板２上に配置されている。より詳細には、複数の第２電極５は、基板２上に直接配置されている。
　また、半導体装置１では、複数のゲート電極６の各々は、第２窒化物半導体部３２において第１方向Ｄ１に交差する表面３２１上に形成されている。半導体装置１では、複数の半導体部３と複数のゲート電極６とが一対一に対応している。また、複数のゲート電極６は、複数の第１電極４と一対一に対応している。また、複数のゲート電極６は、複数の第２電極５と一対一に対応している。複数のゲート電極６の各々は、第２方向Ｄ２に沿った直線状である。つまり、複数のゲート電極６の各々は、第２方向Ｄ２に沿って配置されている。複数のゲート電極６は、第１方向Ｄ１において離隔して並んでいる。複数のゲート電極６の各々は、第３方向Ｄ３において、対応する第１電極４及び第２電極５それぞれから離れている。第３方向Ｄ３におけるゲート電極６の幅は、第３方向Ｄ３における第１電極４と第２電極５との距離よりも短い。半導体装置１は、複数のゲート電極６が共通接続されている第３共通電極６０を更に備えている。半導体装置１では、第１共通電極４０、第２共通電極５０及び第３共通電極６０が、それぞれ、共通ソース電極、共通ドレイン電極及び共通ゲート電極を構成している。
　複数の第１絶縁層９１の各々は、複数の半導体部３のうち対応する２つの半導体部３の間で、対応する第２電極５と対応するゲート電極６との間に配置されている。複数の第１絶縁層９１は、例えば、窒化シリコンにより形成されているが、これに限らず、例えば、酸化シリコンにより形成されていてもよい。
　複数の第２絶縁層９２の各々は、複数の半導体部３のうち対応する隣り合う２つの半導体部３の間で、対応する第１絶縁層９１上に配置されて対応するゲート電極６を覆っている。複数の第２絶縁層９２は、例えば、窒化シリコンにより形成されているが、これに限らず、例えば、酸化シリコンにより形成されていてもよい。
　ところで、半導体装置１では、第１方向Ｄ１における複数の半導体部３のピッチを短くすることにより、半導体装置１のチップサイズを変えることなく複数の半導体部３の集積度を高くすることができ、半導体装置１のオン抵抗を小さくすることができる。半導体装置１において第１方向Ｄ１における複数の半導体部３のピッチを変えた場合のオン抵抗－耐圧特性をシミュレーションした結果を図２に示す。このシミュレーションでは、第３方向Ｄ３における半導体部３の厚さを７．５μｍで一定とした。図２から分かるように、ピッチ２０μｍの場合と、ピッチ７．５μｍの場合とでは、ピッチ７．５μｍの場合のほうが、オン抵抗が小さくなっていることが分かる。
　また、半導体装置１では、複数の半導体部３の集積度を高める観点から第２窒化物半導体部３２において第１方向Ｄ１に交差する表面３２１のテーパ角θが７０度以上１００度以下であるのが好ましく、８０度以上９５度以下であるのがより好ましく、略９０度であるのが更に好ましい。半導体装置１では、複数の半導体部３の各々に発生する２次元電子ガス３７の濃度の低下を抑制する観点からはテーパ角θが７０度以上であるのが好ましい。テーパ角θと半導体部３の２次元電子ガスの濃度との関係をシミュレーションした結果を図３及び４に示す。図３は、第２窒化物半導体部３２を構成するアンドープのＡｌＧａＮ結晶のＡｌの組成比（ＡｌxＧａ1-xＮにおけるｘ）を０．２５とした場合のシミュレーション結果である。また、図４における実線は、第２窒化物半導体部３２を構成するアンドープのＡｌＧａＮ結晶のＡｌの組成比を０．２５とした場合のシミュレーション結果である（図３の一部拡大図である）。また、図４における一点鎖線は、第２窒化物半導体部３２を構成するアンドープのＡｌＧａＮ結晶のＡｌの組成比を０．２０とした場合のシミュレーション結果である。また、図４における二点鎖線は、第２窒化物半導体部３２を構成するアンドープのＡｌＧａＮ結晶のＡｌの組成比を０．１５とした場合のシミュレーション結果である。図３及び４から分かるように、テーパ角が７０度以上であれば、２次元電子ガスの濃度の低下を抑制できることが分かる。
　以下では、半導体装置１の製造方法の一例について図５Ａ～５Ｃ、６Ａ～６Ｃ，７Ａ～７Ｄ及び８Ａ～８Ｄに基づいて簡単に説明する。
　半導体装置１の製造方法では、複数の半導体部３を形成するために、例えば、マスク部形成工程、第１エピタキシャル成長工程及び第２エピタキシャル成長工程を順次行う。半導体装置１の製造方法では、第２エピタキシャル成長工程の後、多結晶除去工程、マスク部除去工程、第２電極形成工程、第１絶縁層形成工程、ゲート電極形成工程、第２絶縁層形成工程及び第１電極形成工程を順次行う。
　マスク部形成工程では、基板２の第１面２１上に、直線状であって基板２のｃ軸に沿った方向に並んでいる複数のマスク部９を形成する（図５Ａ及び６Ａ参照）。マスク部９の材料は、酸化シリコンである。マスク部形成工程では、例えば、薄膜形成技術、フォトリソグラフィ技術及びエッチング技術を利用して複数のマスク部９を同時に形成する。
　第１エピタキシャル成長工程では、各々が基板２の第１面２１において複数のマスク部９のうち隣り合う２つのマスク部９の間の領域と当該２つのマスク部９それぞれの表面の一部とに跨る複数の第１窒化物半導体部３１をＥＬＯ（Epitaxial Lateral Overgrowth）によって形成する（図５Ｂ及び６Ｂ参照）。ＥＬＯは、選択成長と横方向成長を組み合わせた結晶成長技術である。つまり、第１窒化物半導体部３１のうち基板２の第１面２１上に直接形成される部分は選択成長により形成され、マスク部９上に形成される部分は横方向成長により形成されている。第１エピタキシャル成長工程では、エピタキシャル成長装置としてＭＯＶＰＥ装置を採用する。第１エピタキシャル成長工程では、Ｇａの原料ガスとしては、例えば、トリメチルガリウム（ＴＭＧａ）を採用する。また、Ｎの原料ガスとしては、ＮＨ3を採用する。各原料ガスそれぞれのキャリアガスとしては、例えば、Ｈ2ガス、Ｎ2ガス、Ｈ2ガスとＮ2ガスとの混合ガス等を採用する。第１窒化物半導体部３１の成長条件については、基板温度、Ｖ／III比、各原料ガスの供給量、成長圧力等を適宜設定すればよい。「Ｖ／III比」とは、III族元素の原料ガスのモル供給量［μmol/min］に対するＶ族元素の原料ガスのモル供給量［μmol/min］との比である。「成長圧力」とは、各原料ガス及び各キャリアガスをＭＯＶＰＥ装置の反応炉内に供給している状態における反応炉内の圧力である。
　第２エピタキシャル成長工程では、複数の第２窒化物半導体部３２を複数の第１窒化物半導体部３１のうち対応する第１窒化物半導体部３１上にエピタキシャル成長させる（図５Ｃ及び６Ｃ参照）。第２エピタキシャル成長工程では、エピタキシャル成長装置としてＭＯＶＰＥ装置を採用する。第２エピタキシャル成長工程は、第１エピタキシャル成長工程を行ったＭＯＶＰＥ装置内で第１エピタキシャル成長工程に続いて行う。第２エピタキシャル成長工程では、Ａｌの原料ガスとしては、例えば、トリメチルアルミニウム（ＴＭＡｌ）を採用する。また、Ｇａの原料ガスとしては、例えば、トリメチルガリウム（ＴＭＧａ）を採用する。また、Ｎの原料ガスとしては、ＮＨ3を採用する。各原料ガスそれぞれのキャリアガスとしては、例えば、Ｈ2ガス、Ｎ2ガス、Ｈ2ガスとＮ2ガスとの混合ガス等を採用する。第２窒化物半導体部３２の成長条件については、基板温度、Ｖ／III比、各原料ガスの供給量、成長圧力等を適宜設定すればよい。「Ｖ／III比」とは、III族元素の原料ガスのモル供給量［μmol/min］に対するＶ族元素の原料ガスのモル供給量［μmol/min］との比である。
　半導体装置１の製造方法では、第２エピタキシャル成長工程において、複数の第２窒化物半導体部３２を一対一に対応する第１窒化物半導体部３１上にエピタキシャル成長させる際に、複数の第３窒化物半導体部３３及び複数の第４窒化物半導体部３４を第１窒化物半導体部３１上にエピタキシャル成長させ、かつ、複数のマスク部９上に多結晶ＡｌＧａＮ３９を堆積させる。複数の多結晶ＡｌＧａＮ３９は、複数の第２窒化物半導体部３２を第１窒化物半導体部３１上にエピタキシャル成長させる際に、各マスク部９上に堆積される。第２エピタキシャル成長工程において成長させる第４窒化物半導体部３４の一部は、第１電極４の合金部４２の元になる。
　多結晶除去工程では、複数のマスク部９の各々の上に形成されている多結晶ＡｌＧａＮ３９をエッチングすることで多結晶ＡｌＧａＮ３９を除去する（図７Ａ及び８Ａ参照）。多結晶除去工程では、例えば、ＴＭＡＨ（Tetra-Methyl-Ammonium Hydroxide）溶液を用いることにより、多結晶ＡｌＧａＮを選択的にエッチングすることができる。ＴＭＡＨ溶液の温度を８０℃程度とすることにより、室温の場合と比べてエッチング時間を短くすることができる。
　マスク部除去工程では、複数のマスク部９をエッチングすることで複数のマスク部９を除去する。
　第２電極形成工程では、複数の第２電極５を基板２の第１面２１において複数のマスク部９が形成されていた各領域に形成する。第２電極形成工程では、例えば、液状の導電性材料を各領域上に供給して硬化させることによって、複数の第２電極５を形成する（図７Ｂ及び８Ｂ参照）。第２電極形成工程において、複数の第２電極５と一緒に第２共通電極５０を形成してもよい。
　第１絶縁層形成工程では、複数の第１絶縁層９１を複数の第２電極５上に形成する（図７Ｃ及び８Ｃ参照）。より詳細には、第１絶縁層形成工程では、複数の第２電極５を覆うように、複数の第１絶縁層９１の元になる第１絶縁膜をＣＶＤ（Chemical Vapor Deposition）等によって形成し、その後、第１絶縁膜をエッチバックすることによって、各々が第１絶縁膜の一部からなる複数の第１絶縁層９１を形成する。
　ゲート電極形成工程では、蒸着技術及び熱処理技術（例えば、シンタ）等を利用して複数のゲート電極６を形成する（図７Ｄ及び８Ｄ参照）。ゲート電極形成工程において、複数のゲート電極６と一緒に第３共通電極６０を形成してもよい。
　第２絶縁層形成工程では、複数の第１絶縁層９１及び複数のゲート電極６を覆うように、複数の第２絶縁層９２の元になる第２絶縁膜をＣＶＤ等によって形成し、その後、第２絶縁膜をエッチバックすることによって、複数の第２絶縁層９２を形成する（図７Ｄ参照）。
　第１電極形成工程では、複数の半導体部３の各々の上に金属部４１を形成した後、シンタを行うことで合金部４２を形成することによって、各々が金属部４１と合金部４２とを含む第１電極４を形成する（図７Ｄ及び８Ｄ参照）。第１電極形成工程では、上述のシンタを行うことによって、第４窒化物半導体部３４のうち金属部４１直下の部分に金属部４１の金属を拡散させることで合金部４２を形成する。第１電極形成工程において、複数の第１電極４と一緒に第１共通電極４０を形成してもよい。
　半導体装置１の製造方法では、第１電極形成工程が終了するまで基板２の元になるウェハを用いることで、半導体装置１が複数形成されたウェハを得ることができる。半導体装置１の製造方法では、半導体装置１が複数形成されたウェハを例えばダイシングソー（Dicing Saw）等によって切断することで、複数の半導体装置１を得ることができる。
　以上説明した実施形態１に係る半導体装置１は、第１共通電極４０と第２共通電極５０との間の低抵抗化を図ることが可能となる。より詳細には、実施形態１に係る半導体装置１は、オン抵抗の低抵抗化を図ることが可能となる。ここにおいて、半導体装置１は、高耐圧化を図りつつオン抵抗の低抵抗化を図ることが可能となる。半導体装置１では、第３方向Ｄ３における第１電極４と第２電極５との距離を長くするほど耐圧を大きくすることができる。第１電極４と第２電極５との距離は、第３方向Ｄ３における第１窒化物半導体部３１の厚さを厚くするほど長くすることができる。
　半導体装置１では、第１ヘテロ接合３５の数が多いほど低抵抗化を図れるので、第２方向Ｄ２において隣り合う第１ヘテロ接合３５間の距離を短くして第１ヘテロ接合３５の数を増やすことにより、半導体装置１のＲonＡ（単位面積当たりのオン抵抗であり、単位は例えばΩ・ｃｍ2）の低抵抗化を図ることが可能となる。ここにおいて、「ＲonＡ」は、Ｒon（オン抵抗であり、単位はΩ）と半導体装置１の面積（平面視における半導体装置１のチップ面積であり、例えば、１ｃｍ×１ｃｍ＝１ｃｍ2）との積である。
　また、半導体装置１では、第１方向Ｄ１と第２方向Ｄ２とに直交する方向における第１ヘテロ接合３５の長さを長くするほど半導体装置１のＲonＡの低抵抗化を図れる。
　（効果）
　実施形態１に係る半導体装置１は、複数の半導体部３と、複数の第１電極４と、複数の第２電極５と、第１共通電極４０と、第２共通電極５０と、を備える。複数の半導体部３は、第１方向Ｄ１において互いに離隔して並んでいる。複数の半導体部３の各々は、第１窒化物半導体部３１と第１窒化物半導体部３１よりもバンドギャップの大きな第２窒化物半導体部３２とのヘテロ接合３５を有する。複数の半導体部３の各々におけるヘテロ接合３５は、第１窒化物半導体部３１のｃ軸に沿っている第１方向Ｄ１に直交する第２方向Ｄ２に延びている。複数の第１電極４は、第１方向Ｄ１と第２方向Ｄ２との両方に直交する第３方向Ｄ３において、各々が複数の半導体部３のうち対応する半導体部３と重なっており対応する半導体部３のヘテロ接合３５と直接的に電気的に接続されている。複数の第２電極５は、第３方向Ｄ３において、各々が複数の半導体部３のうち対応する半導体部３を挟んで複数の第１電極４のうち対応する半導体部３に重なっている第１電極４とは反対側に位置しており対応する半導体部３のヘテロ接合３５と直接的に電気的に接続されている。第１共通電極４０には、複数の第１電極４が電気的に共通接続されている。第２共通電極５０には、複数の第２電極５が電気的に共通接続されている。
　実施形態１に係る半導体装置１では、低抵抗化を図ることが可能となる。
　（実施形態１の変形例）
　上記の実施形態１は、本開示の様々な実施形態の一つに過ぎない。上記の実施形態１は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。
　例えば、実施形態１に係る半導体装置１の変形例１では、複数のゲート層を更に備えてもよい。複数のゲート層の各々は、第１方向Ｄ１において、対応するゲート電極６と半導体部３との間に介在している。より詳細には、複数のゲート層の各々は、第１方向Ｄ１において、対応するゲート電極６と第２窒化物半導体部３２との間に介在している。複数のゲート層の各々は、第２窒化物半導体部３２及び第１窒化物半導体部３１に空乏層を形成する。複数のゲート層の各々は、対応するゲート電極６とソース電極４との間に電圧が印加されておらず、対応するドレイン電極５とソース電極４との間に電圧が印加されていないときに、対応する半導体部３に空乏層を形成する。これにより、変形例１では、ノーマリオフ型の電界効果トランジスタを実現することが可能となる。変形例１では、対応するゲート電極６とソース電極４との間に半導体装置１をオンさせるための電圧が印加されており、対応するドレイン電極５とソース電極４との間に電圧が印加されているときには、対応するソース電極４とドレイン電極５との間を２次元電子ガス３７で繋げることが可能となる。言い換えれば、変形例１では、第３方向Ｄ３において対向するソース電極４とドレイン電極５との間の途中で２次元電子ガス３７が空乏層により遮られなくなる。
　複数のゲート層の各々は、例えば、ｐ型半導体層である。ここにおいて、ｐ型半導体層は、例えば、金属酸化物層である。ｐ型半導体層として機能する金属酸化物層は、例えば、ＮｉＯ層である。ＮｉＯ層は、例えば、リチウム、ナトリウム、カリウム、ルビジウム及びセシウムの群から選ばれる少なくとも１種のアルカリ金属を不純物として含んでいてもよい。また、ＮｉＯ層は、例えば、不純物として添加されたときに一価となる銀、銅等の遷移金属を含んでいてもよい。第１方向Ｄ１における各ゲート層の厚さは、例えば、１００ｎｍである。また、各ゲート層は、ｐ型半導体層であればよく、ＮｉＯ層に限らず、例えば、ｐ型ＡｌＧａＮ層、ｐ型ＧａＮ等でもよい。
　また、実施形態１に係る半導体装置１の変形例２では、実施形態１の半導体装置１におけるゲート電極６を備えていない。変形例２では、実施形態１の半導体装置１と同様、複数のダブルヘテロ構造部３０が第１方向Ｄ１において並んでいるので、第１方向Ｄ１においてアンドープのＡｌＧａＮ結晶とアンドープのＧａＮ結晶とが交互に並んでいる。これにより、変形例２では、第１方向Ｄ１において複数の２次元電子ガス３７と複数の２次元正孔ガスとが交互に並んでいる。また、変形例２では、第１方向Ｄ１における第１電極４の幅が第１方向Ｄ１における半導体部３の幅と略同じであり、第１電極４が第１ヘテロ接合３５及び第２ヘテロ接合３６と直接的に電気的に接続されている。また、変形例２では、第２電極５が、第１方向Ｄ１において隣り合う２つの半導体部３の一方の半導体部３の第１ヘテロ接合３５と直接的に電気的に接続され、他方の半導体部３の第２ヘテロ接合３６と直接的に電気的に接続されている。ここにおいて、変形例２では、ショットキーバリアダイオードが構成されている。変形例２では、２次元電子ガス３７に対しては第１電極４と第２電極５とのうち一方が仕事関数の大きい（ｐ形電極用）金属で、シンタ無しで形成されて電気的に接続されており、２次元正孔ガスに対して第１電極４と第２電極５とのうち一方が仕事関数の小さい（ｎ形電極用）金属で、シンタ有りで形成されている。また、変形例２では、第１電極４と第２電極５とのうちいずれか一方がアノード電極を構成し、他方がカソード電極を構成している。変形例２では、第１電極４と第２電極５との間に電圧を印加されたときに第１電極４と第２電極５とのうち相対的に高電位となるほうが、アノード電極を構成し、相対的に低電位となるほうがカソード電極を構成する。変形例２は、マルチチャネルダイオードである。
　さらに説明すれば、変形例２では、複数のダブルヘテロ構造部３０の各々は、第１方向Ｄ１において、第３窒化物半導体部３３、第１窒化物半導体部３１及び第２窒化物半導体部３２がこの順に並んでいる。複数のダブルヘテロ構造部３０の各々は、第１窒化物半導体部３１と第２窒化物半導体部３２とのヘテロ接合３５からなる第１ヘテロ接合３５と、第１窒化物半導体部３１と第３窒化物半導体部３３とのヘテロ接合３６からなる第２ヘテロ接合３６と、を有する。変形例２では、第１電極４と第２電極５とのうちいずれか一方がアノード電極を構成し、他方がカソード電極を構成する。これにより、変形例２では、高耐圧化を図りつつ低抵抗化を図ることが可能なダイオードを実現することが可能となる。
　また、半導体装置１では、第１電極４、第２電極５が、それぞれ、ソース電極、ドレイン電極を構成しているが、これに限らず、第１電極４、第２電極５が、それぞれ、ドレイン電極、ソース電極を構成していてもよい。
　また、基板２を構成する窒化物半導体基板は、ＧａＮ基板に限らず、例えば、ＡｌＮ基板等でもよい。
　また、複数の半導体部３は、第１方向Ｄ１において等間隔で並んでいるが、必ずしも等間隔で並んでいる必要はない。
　また、半導体装置１は、複数の半導体部３のうち隣り合う２つの半導体部３の間に設けられていて２つの半導体部３の間にあるゲート電極６を覆っている複数のパッシベーション部を備えていてもよい。複数のパッシベーション部の各々は、電気絶縁性を有する。複数のパッシベーション部の各々は、例えば、酸化シリコンにより形成されているが、これに限らず、例えば、窒化シリコンにより形成されていてもよい。
　また、半導体装置１は、複数の第２電極５を備えた構成に限らない。例えば、上述の半導体装置１の製造方法において、基板２としてサファイア基板を採用し、複数の半導体部３を形成した後、複数の半導体部３等を転写してから基板２を除去して、その後、複数の第２電極５を形成してもよいし、複数の半導体部３に跨る１つの第２電極５を形成してもよい。
　また、第１窒化物半導体部３１のエピタキシャル成長法は、ＭＯＶＰＥに限らず、例えば、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）であってもよい。また、第２窒化物半導体部３２、第３窒化物半導体部３３及び第４窒化物半導体部３４のエピタキシャル成長法は、例えば、ＭＯＶＰＥに限らず、例えば、ＨＶＰＥであってもよい。アンドープのＧａＮ結晶及びアンドープのＡｌＧａＮ結晶は、それぞれの成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。
　（実施形態２）
　以下では、実施形態２に係る半導体装置１Ａについて、図９Ａ及び９Ｂに基づいて説明する。
　半導体装置１Ａは、窒化物半導体基板２Ａと、複数の絶縁体部９Ａと、複数の半導体部３と、複数の第１電極４と、複数の第２電極５と、第１共通電極４０と、第２共通電極５０と、を備える。窒化物半導体基板２Ａは、その厚さ方向Ｄ０において互いに反対側にある第１面２１Ａ及び第２面２２Ａを有する。窒化物半導体基板２Ａでは、第１面２１Ａがｃ軸に沿った結晶面である。複数の絶縁体部９Ａは、各々が窒化物半導体基板２Ａの厚さ方向Ｄ０と窒化物半導体基板２Ａのｃ軸に沿った第１方向Ｄ１との両方に直交する第２方向Ｄ２に長い直線状である。複数の絶縁体部９Ａは、窒化物半導体基板２Ａの第１面２１Ａ上において第１方向Ｄ１に並んでいる。複数の半導体部３は、第１方向Ｄ１において互いに離隔して並んでいる。複数の半導体部３の各々は、第１窒化物半導体部３１と、第２窒化物半導体部３２と、を有する。第１窒化物半導体部３１は、窒化物半導体基板２Ａの第１面２１Ａにおいて複数の絶縁体部９Ａのうち隣り合う２つの絶縁体部９Ａの間の領域上に形成され２つの絶縁体部９Ａ上に延びている。第２窒化物半導体部３２は、第１窒化物半導体部３１において第１方向Ｄ１に交差する２つの表面３１１、３１２のうち＋ｃ面に沿った表面３１１上に直接形成されている。複数の第１電極４の各々は、複数の半導体部３のうち対応する半導体部３の第１窒化物半導体部３１と第２窒化物半導体部３２とのヘテロ接合３５に電気的に接続されている。複数の第２電極５の各々は、複数の半導体部３のうち対応する半導体部３の第１窒化物半導体部３１と第２窒化物半導体部３２とのヘテロ接合３５に電気的に接続されている。複数の第２電極５の各々は、複数の第１電極４のうち対応する第１電極４と第２方向Ｄ２において離れている。第１共通電極４０には、複数の第１電極４が共通接続されている。第２共通電極５０には、複数の第２電極５が共通接続されている。なお、図９Ａでは、窒化物半導体基板２Ａにドットのハッチングを付してあるが、このハッチングは、断面を表すものではなく、窒化物半導体基板２Ａと窒化物半導体基板２Ａ以外の構成要素（各半導体部３、各第１電極４、各第２電極５、第１共通電極４０及び第２共通電極５０等）との関係を分かりやすくするために付してあるにすぎない。
　実施形態２に係る半導体装置１Ａは、電界効果トランジスタチップであり、複数の第１電極４及び複数の第２電極５とは別に複数の第３電極６を更に備える。ここにおいて、半導体装置１Ａでは、複数の第１電極４、複数の第２電極５及び複数の第３電極６が、それぞれ、複数のソース電極、複数のドレイン電極及び複数のゲート電極を構成している。以下では、説明の便宜上、複数の第１電極４、複数の第２電極５及び複数の第３電極６を、それぞれ、複数のソース電極４、複数のドレイン電極５及び複数のゲート電極６と称することもある。
　半導体装置１Ａの各構成要素については、以下に、より詳細に説明する。
　半導体装置１Ａの厚さ方向からの平面視における半導体装置１Ａの外周形状は、例えば、正方形状である。半導体装置１Ａの厚さ方向からの平面視における半導体装置１Ａのチップサイズ（Chip Size）は、例えば、５ｍｍ□（５ｍｍ×５ｍｍ）であるが、これに限らない。また、半導体装置１Ａの外周形状は、正方形状に限らず、例えば、長方形状等でもよい。
　窒化物半導体基板２Ａは、半導体部３を支持している。窒化物半導体基板２Ａは、例えば、単結晶のＧａＮ基板である。したがって、窒化物半導体基板２Ａの結晶構造は、六方晶系である。上述の第１方向Ｄ１は、窒化物半導体基板２Ａのｃ軸に沿った方向（例えば、窒化物半導体基板２Ａのｃ軸に平行な方向）である。窒化物半導体基板２Ａのｃ軸は、図９Ａ及び１Ｂの各々において右向きである。図９Ｂの左下には、窒化物半導体基板２Ａのｃ軸を表す結晶軸〔０００１〕と、ｍ軸を表す結晶軸〔１－１００〕と、を示してある。単結晶のＧａＮ基板は、半絶縁性ＧａＮ基板である。
　窒化物半導体基板２Ａは、その厚さ方向Ｄ０において複数の半導体部３に近い側にある第１面２１Ａと、複数の半導体部３から遠い側にある第２面２２Ａと、を有する。窒化物半導体基板２Ａの第１面２１Ａは、ｍ面である。ｍ面は、例えば、（１－１００）面である。ここにおいて、面方位のミラー指数（Miller Index）に付加された“－”の符号は、当該符号に続く一の指数の反転を意味している。（１－１００）面は、４つの指数を括弧のなかに入れて表記したミラー指数による結晶面である。
　窒化物半導体基板２Ａの第１面２１Ａは、ｃ軸に沿った無極性面であればよく、ｍ面に限らず、例えば、ａ面でもよい。ａ面は、例えば、（１１－２０）面である。また、窒化物半導体基板２Ａの第１面２１Ａは、例えば、ｍ面からのオフ角（以下、「第１オフ角」という）が０°よりも大きく５°以下の結晶面でもよい。ここにおいて、「第１オフ角」とは、ｍ面に対する第１面２１Ａの傾斜角である。したがって、第１オフ角が０°であれば、第１面２１Ａは、ｍ面である。同様に、窒化物半導体基板２Ａの第１面２１Ａは、例えば、ａ面からのオフ角（以下、「第２オフ角」という）が０°よりも大きく５°以下の結晶面でもよい。ここにおいて、「第２オフ角」とは、ａ面に対する第１面２１Ａの傾斜角である。したがって、第２オフ角が０°であれば、第１面２１Ａは、ａ面である。窒化物半導体基板２Ａの厚さは、例えば、１００μｍ～７００μｍである。
　複数の絶縁体部９Ａは、第２方向Ｄ２に長い直線状である。複数の絶縁体部９Ａは、窒化物半導体基板２Ａの第１面２１Ａ上において第１方向Ｄ１に並んでいる。複数の絶縁体部９Ａの各々の材料は、酸化シリコンであるが、これに限らず、例えば、窒化シリコンであってもよい。また、複数の絶縁体部９Ａの各々は、酸化シリコン膜と窒化シリコン膜との積層膜であってもよい。
　複数の半導体部３は、第１方向Ｄ１において互いに離隔して並んでいる。複数の半導体部３の各々は、バンドギャップの大きさが互いに異なる第１窒化物半導体部３１及び第２窒化物半導体部３２を有する。第２窒化物半導体部３２の組成は、第１窒化物半導体部３１の組成とは異なる。複数の半導体部３の各々では、第１窒化物半導体部３１と第２窒化物半導体部３２とが第１方向Ｄ１において並んでいる。また、複数の半導体部３の各々は、第１窒化物半導体部３１とはバンドギャップの大きさが異なる第３窒化物半導体部３３を更に有する。第３窒化物半導体部３３の組成は、例えば、第２窒化物半導体部３２の組成と同じである。第３窒化物半導体部３３は、第１方向Ｄ１において第１窒化物半導体部３１における第２窒化物半導体部３２側とは反対側に位置している。
　また、複数の半導体部３の各々は、第１窒化物半導体部３１とはバンドギャップの大きさが異なる第４窒化物半導体部３４を更に有する。第４窒化物半導体部３４の組成は、例えば、第２窒化物半導体部３２の組成と同じである。第４窒化物半導体部３４は、対応する半導体部３において第２窒化物半導体部３２の窒化物半導体基板２Ａ側とは反対側の端部と第３窒化物半導体部３３の窒化物半導体基板２Ａ側とは反対側の端部との間に介在している。
　複数の半導体部３の各々では、第１方向Ｄ１において第２窒化物半導体部３２及び第３窒化物半導体部３３それぞれの厚さが第１窒化物半導体部３１の厚さよりも薄い。また、複数の半導体部３の各々では、窒化物半導体基板２Ａの厚さ方向Ｄ０において第４窒化物半導体部３４の厚さが、第１窒化物半導体部３１の厚さよりも薄い。
　窒化物半導体基板２Ａの厚さ方向Ｄ０における第１窒化物半導体部３１の厚さは、例えば、７．５μｍであるが、これに限らず、例えば５μｍ以上３０μｍ以下であるのが好ましい。また、第１方向Ｄ１における第１窒化物半導体部３１の厚さは、例えば、４μｍである。また、第１方向Ｄ１における第２窒化物半導体部３２及び第３窒化物半導体部３３の各々の厚さは、例えば、２０ｎｍである。窒化物半導体基板２Ａの厚さ方向Ｄ０における第４窒化物半導体部３４の厚さは、例えば、２０ｎｍである。
　第１窒化物半導体部３１は、例えば、アンドープのＧａＮ結晶である。また、第２窒化物半導体部３２、第３窒化物半導体部３３及び第４窒化物半導体部３４の各々は、アンドープのＡｌＧａＮ結晶である。第１窒化物半導体部３１、第２窒化物半導体部３２、第３窒化物半導体部３３及び第４窒化物半導体部３４の各々は、エピタキシャル層である。複数の半導体部３の各々では、第２窒化物半導体部３２のＡｌの組成比と第３窒化物半導体部３３のＡｌの組成比と第４窒化物半導体部３４のＡｌの組成比とが同じ値（例えば、０．２５）であるが、これに限らず互いに異なる値であってもよい。組成比は、例えば、ＥＤＸ法（Energy Dispersive X-ray Spectroscopy）による組成分析で求めた値である。組成比の相対的な大小関係を議論する上では、組成比は、ＥＤＸ法に限らず、例えば、オージェ電子分光法（Auger Electron Spectroscopy）による組成分析で求めた値でもよい。
　複数の半導体部３の各々は、第１窒化物半導体部３１と第２窒化物半導体部３２とのヘテロ接合３５（以下、「第１ヘテロ接合３５」ともいう）を有する。第１ヘテロ接合３５は、窒化物半導体基板２Ａの第１面２１Ａに沿った第１方向Ｄ１に交差（本実施形態では、直交）する。また、複数の半導体部３は、第１窒化物半導体部３１と第３窒化物半導体部３３とのヘテロ接合３６（以下、「第２ヘテロ接合３６」ともいう）を有する。第２ヘテロ接合３６は、窒化物半導体基板２Ａの第１面２１Ａに沿った第１方向Ｄ１に交差（本実施形態では、直交）する。第１ヘテロ接合３５及び第２ヘテロ接合３６の各々は、第２方向Ｄ２に延びている。第１ヘテロ接合３５及び第２ヘテロ接合３６の各々は、第１方向Ｄ１に直交する（つまり、第１ヘテロ接合３５及び第２ヘテロ接合３６の各々と第１方向Ｄ１とのなす角度が９０°である）場合に限らない。言い換えれば、半導体部３において第１ヘテロ接合３５と、絶縁体部９Ａにおいて窒化物半導体基板２Ａの第１面２１Ａに平行な表面とのなす角度（内角）は、９０度に限らず、例えば、７０度以上１００度以下であればよい。また、半導体部３において第２ヘテロ接合３６と絶縁体部９Ａにおいて窒化物半導体基板２Ａの第１面２１Ａに平行な表面とのなす角度（内角）は、９０度に限らず、例えば、７０度以上１００度以下であればよい。
　第１窒化物半導体部３１は、窒化物半導体基板２Ａの第１面２１Ａ上に直接形成されている。ここにおいて、第１窒化物半導体部３１は、窒化物半導体基板２Ａの第１面２１Ａにおいて複数の絶縁体部９Ａのうち隣り合う２つの絶縁体部９Ａの間の領域上に形成され２つの絶縁体部９Ａ上に延びている。
　第２窒化物半導体部３２は、第１窒化物半導体部３１において第１方向Ｄ１に交差する２つの表面３１１、３１２のうち＋ｃ面に沿った表面３１１上に直接形成されている。なお、表面３１２は、－ｃ面に沿っている。
　第１窒化物半導体部３１は、第１方向Ｄ１において互いに反対側にある表面３１１（以下、第１表面３１１ともいう）と、表面３１２（以下、第２表面３１２ともいう）と、を有する。言い換えれば、第１窒化物半導体部３１は、第１方向Ｄ１に交差し第１方向Ｄ１において離れている第１表面３１１及び第２表面３１２を有する。第１表面３１１は、第１窒化物半導体部３１のIII族極性面（本実施形態では、Ｇａ極性面）である。Ｇａ極性面（＋ｃ面）は、（０００１）面である。第１表面３１１は、III族極性面に限らず、III族極性面に対して１°～３０°程度傾いた結晶面でもよい。第２表面３１２は、第１窒化物半導体部３１のＶ族極性面（本実施形態では、Ｎ極性面）である。Ｎ極性面（－ｃ面）は、（０００－１）面である。第２表面３１２は、Ｖ族極性面に限らず、Ｖ族極性面に対して１°～３０°程度傾いた結晶面でもよい。
　複数の半導体部３の各々では、第１窒化物半導体部３１の第１表面３１１を含むように第１ヘテロ接合３５が形成されている。また、複数の半導体部３の各々では、第１窒化物半導体部３１の第２表面３１２を含むように第２ヘテロ接合３６が形成されている。
　複数の半導体部３の各々では、第１方向Ｄ１に交差する第１ヘテロ接合３５の近傍に、窒化物半導体（ここでは、第２窒化物半導体部３２を構成するアンドープのＡｌＧａＮ結晶）の自発分極及びピエゾ分極によって、２次元電子ガス（Two-Dimensional Electron Gas）３７が発生している。言い換えれば、複数の半導体部３の各々では、第１ヘテロ接合３５が、２次元電子ガス３７を発生させる。２次元電子ガス３７を含む領域（以下、「２次元電子ガス層」ともいう）は、ｎチャネル層（電子伝導層）として機能することが可能である。また、複数の半導体部３の各々では、窒化物半導体（ここでは、第３窒化物半導体部３３を構成するアンドープのＡｌＧａＮ結晶）の自発分極及びピエゾ分極によって、第１方向Ｄ１に交差する第２ヘテロ接合３６の近傍に、２次元正孔ガス（Two-Dimensional Hole Gas）が発生している。言い換えれば、複数の半導体部３の各々では、第２ヘテロ接合３６が、２次元正孔ガスを発生させる。２次元正孔ガスを含む領域（以下、「２次元正孔ガス層」ともいう）は、ｐチャネル層（正孔伝導層）として機能することが可能である。
　半導体装置１Ａは、第１方向Ｄ１において互いに離れて並んでいる複数（例えば、１０００個）のダブルヘテロ構造部３０を有する。複数のダブルヘテロ構造部３０の各々は、第１方向Ｄ１において、第３窒化物半導体部３３、第１窒化物半導体部３１及び第２窒化物半導体部３２がこの順に並んでいる。
　複数のダブルヘテロ構造部３０の各々は、上述の第１ヘテロ接合３５と、第２ヘテロ接合３６と、を有する。これにより、半導体装置１Ａは、第１ヘテロ接合３５を複数（例えば、１０００個）有し、かつ、第２ヘテロ接合３６を複数（例えば、１０００個）有する。ここにおいて、半導体装置１Ａでは、複数の第１ヘテロ接合３５が平行であり、かつ、複数の第２ヘテロ接合３６が平行である。半導体装置１Ａでは、複数の第１ヘテロ接合３５が第１方向Ｄ１において略等間隔で並んでいる。半導体装置１Ａでは、第１方向Ｄ１において隣り合う２つの半導体部３の第２窒化物半導体部３２の表面３２１間の距離（複数の半導体部３のピッチ）が、例えば７．５μｍである。
　半導体装置１Ａは、第１方向Ｄ１において互いに離れて並んでいる複数（例えば、１０００個）のダブルヘテロ構造部３０を有する。複数のダブルヘテロ構造部３０の各々は、第１方向Ｄ１において、第３窒化物半導体部３３、第１窒化物半導体部３１及び第２窒化物半導体部３２がこの順に並んでいる。
　複数のダブルヘテロ構造部３０の各々は、上述の第１ヘテロ接合３５と、第２ヘテロ接合３６と、を有する。これにより、半導体装置１Ａは、第１ヘテロ接合３５を複数（例えば、１０００個）有し、かつ、第２ヘテロ接合３６を複数（例えば、１０００個）有する。ここにおいて、半導体装置１Ａでは、複数の第１ヘテロ接合３５が平行であり、かつ、複数の第２ヘテロ接合３６が平行である。半導体装置１Ａでは、複数の第１ヘテロ接合３５が第１方向Ｄ１において略等間隔で並んでいる。半導体装置１Ａでは、第１方向Ｄ１において隣り合う２つの半導体部３の第２窒化物半導体部３２の表面３２１間の距離（複数の半導体部３のピッチ）が、例えば７．５μｍである。
　また、半導体装置１Ａでは、複数の半導体部３と複数の第１電極４とが一対一に対応している。複数の第１電極４の各々は、第２方向Ｄ２において半導体部３の一端において半導体部３上に設けられている上部電極である。複数の第１電極４は、第１方向Ｄ１において離隔して並んでいる。半導体装置１Ａでは、複数の第１電極４の各々が、対応する半導体部３のヘテロ接合３５と直接的に電気的に接続されている。ここにおいて、「電気的に接続されている」とはオーミック接触していることを意味する。また、「対応する半導体部３のヘテロ接合３５と直接的に電気的に接続されている」とは、第１電極４と第１窒化物半導体部３１及び第２窒化物半導体部３２との間に半導体層を介さずに、対応する半導体部３のヘテロ接合３５と電気的に接続されていることを意味する。ここにおいて、第１電極４は、半導体部３のヘテロ接合３５とオーミック接触する合金部と、合金部上の金属部と、を有する。半導体装置１Ａでは、第１電極４の金属部が、例えば、ＴｉとＡｌとを含んでおり、合金部が、例えば、ＡｌとＴｉとＧａとを含んでいる。合金部は、第１窒化物半導体部３１と第２窒化物半導体部３２とに跨って形成されている。これにより、合金部は、厚さ方向Ｄ０において第１ヘテロ接合３５と重なっている。
　また、半導体装置１Ａでは、複数の半導体部３と複数の第２電極５とが一対一に対応している。複数の第２電極５の各々は、第２方向Ｄ２において半導体部３の他端において半導体部３上に設けられている。複数の第２電極５の各々は、第２方向Ｄ２において、対応する第１電極４と対向している。複数の第２電極５は、第１方向Ｄ１において離隔して並んでいる。半導体装置１Ａでは、複数の第２電極５の各々が、対応する半導体部３のヘテロ接合３５と直接的に電気的に接続されている。ここにおいて、「電気的に接続されている」とはオーミック接触していることを意味する。また、「対応する半導体部３のヘテロ接合３５と直接的に電気的に接続されている」とは、第２電極５と第１窒化物半導体部３１及び第２窒化物半導体部３２との間に半導体層を介さずに、対応する半導体部３のヘテロ接合３５と電気的に接続されていることを意味する。ここにおいて、第２電極５は、半導体部３のヘテロ接合３５とオーミック接触する合金部と、合金部上の金属部と、を有する。半導体装置１Ａでは、第２電極５の金属部が、例えば、ＴｉとＡｌとを含んでおり、合金部が、例えば、ＡｌとＴｉとＧａとを含んでいる。合金部は、第１窒化物半導体部３１と第２窒化物半導体部３２とに跨って形成されている。これにより、合金部は、厚さ方向Ｄ０において第１ヘテロ接合３５と重なっている。
　また、半導体装置１Ａでは、複数のゲート電極６の各々は、第２窒化物半導体部３２において第１方向Ｄ１に交差する表面３２１上に形成されている。半導体装置１Ａでは、複数の半導体部３と複数のゲート電極６とが一対一に対応している。また、複数のゲート電極６は、複数の第１電極４と一対一に対応している。また、複数のゲート電極６は、複数の第２電極５と一対一に対応している。複数のゲート電極６の各々は、厚さ方向Ｄ０に沿って配置されている。複数のゲート電極６は、第１方向Ｄ１において離隔して並んでいる。複数のゲート電極６の各々は、第２方向Ｄ２において、対応する第１電極４及び第２電極５それぞれから離れている。第２方向Ｄ２におけるゲート電極６の幅は、第２方向Ｄ２における第１電極４と第２電極５との距離よりも短い。半導体装置１Ａでは、第２方向Ｄ２におけるゲート電極６とソース電極４との距離は、第２方向Ｄ２におけるゲート電極６とドレイン電極５との距離よりも短い。
　半導体装置１Ａでは、複数のゲート電極６において隣り合う２つのゲート電極６同士が半導体部３の第４窒化物半導体部３４上に形成された配線６１を介してつながっている。また、半導体装置１Ａでは、第１共通電極４０及び第２共通電極５０が、それぞれ、共通ソース電極及び共通ドレイン電極を構成している。
　ところで、半導体装置１Ａでは、第１方向Ｄ１における複数の半導体部３のピッチを短くすることにより、半導体装置１Ａのチップサイズを変えることなく複数の半導体部３の集積度を高くすることができ、半導体装置１Ａのオン抵抗を小さくすることができる。半導体装置１Ａにおいて第１方向Ｄ１における複数の半導体部３のピッチを変えた場合のオン抵抗－耐圧特性をシミュレーションした結果を図１０に示す。このシミュレーションでは、厚さ方向Ｄ０における半導体部３の厚さを７．５μｍで一定とした。図１０から分かるように、ピッチ２０μｍの場合と、ピッチ７．５μｍの場合とでは、ピッチ７．５μｍの場合のほうが、オン抵抗が小さくなっていることが分かる。
　また、半導体装置１Ａでは、複数の半導体部３の集積度を高める観点から第２窒化物半導体部３２において第１方向Ｄ１に交差する表面３２１のテーパ角θが７０度以上１００度以下であるのが好ましく、８０度以上９５度以下であるのがより好ましく、略９０度であるのが更に好ましい。半導体装置１Ａでは、複数の半導体部３の各々に発生する２次元電子ガス３７の濃度の低下を抑制する観点からはテーパ角θが７０度以上であるのが好ましい。テーパ角θと半導体部３の２次元電子ガスの濃度との関係をシミュレーションした結果を実施形態１で説明した図３及び４に示す。図３は、第２窒化物半導体部３２を構成するアンドープのＡｌＧａＮ結晶のＡｌの組成比（ＡｌxＧａ1-xＮにおけるｘ）を０．２５とした場合のシミュレーション結果である。また、図４における実線は、第２窒化物半導体部３２を構成するアンドープのＡｌＧａＮ結晶のＡｌの組成比を０．２５とした場合のシミュレーション結果である（図３の一部拡大図である）。また、図４における一点鎖線は、第２窒化物半導体部３２を構成するアンドープのＡｌＧａＮ結晶のＡｌの組成比を０．２０とした場合のシミュレーション結果である。また、図４における二点鎖線は、第２窒化物半導体部３２を構成するアンドープのＡｌＧａＮ結晶のＡｌの組成比を０．１５とした場合のシミュレーション結果である。図３及び４から分かるように、テーパ角が７０度以上であれば、２次元電子ガスの濃度の低下を抑制できることが分かる。
　以下では、半導体装置１Ａの製造方法の一例について図１１Ａ～１１Ｃ、１２Ａ～１２Ｃ、１３Ａ～１３Ｃ及び１４Ａ～１４Ｃに基づいて簡単に説明する。
　半導体装置１Ａの製造方法では、複数の半導体部３を形成するために、例えば、絶縁体部形成工程、第１エピタキシャル成長工程及び第２エピタキシャル成長工程を順次行う。半導体装置１Ａの製造方法では、第２エピタキシャル成長工程の後、多結晶除去工程、第１電極・第２電極形成工程及びゲート電極形成工程を順次行う。
　絶縁体部形成工程では、窒化物半導体基板２Ａの第１面２１Ａ上に、直線状であって窒化物半導体基板２Ａのｃ軸に沿った方向に並んでいる複数の絶縁体部９Ａを形成する（図１１Ａ及び１２Ａ参照）。絶縁体部９Ａの材料は、酸化シリコンである。絶縁体部形成工程では、例えば、薄膜形成技術、フォトリソグラフィ技術及びエッチング技術を利用して複数の絶縁体部９Ａを同時に形成する。
　第１エピタキシャル成長工程では、各々が窒化物半導体基板２Ａの第１面２１Ａにおいて複数の絶縁体部９Ａのうち隣り合う２つの絶縁体部９Ａの間の領域と当該２つの絶縁体部９Ａそれぞれの表面の一部とに跨る複数の第１窒化物半導体部３１をＥＬＯ（Epitaxial Lateral Overgrowth）によって形成する（図１１Ｂ及び１２Ｂ参照）。ＥＬＯは、選択成長と横方向成長を組み合わせた結晶成長技術である。つまり、第１窒化物半導体部３１のうち窒化物半導体基板２Ａの第１面２１Ａ上に直接形成される部分は選択成長により形成され、絶縁体部９Ａ上に形成される部分は横方向成長により形成されている。第１エピタキシャル成長工程では、エピタキシャル成長装置としてＭＯＶＰＥ装置を採用する。第１エピタキシャル成長工程では、Ｇａの原料ガスとしては、例えば、トリメチルガリウム（ＴＭＧａ）を採用する。また、Ｎの原料ガスとしては、ＮＨ3を採用する。各原料ガスそれぞれのキャリアガスとしては、例えば、Ｈ2ガス、Ｎ2ガス、Ｈ2ガスとＮ2ガスとの混合ガス等を採用する。第１窒化物半導体部３１の成長条件については、基板温度、Ｖ／III比、各原料ガスの供給量、成長圧力等を適宜設定すればよい。「Ｖ／III比」とは、III族元素の原料ガスのモル供給量［μmol/min］に対するＶ族元素の原料ガスのモル供給量［μmol/min］との比である。「成長圧力」とは、各原料ガス及び各キャリアガスをＭＯＶＰＥ装置の反応炉内に供給している状態における反応炉内の圧力である。
　第２エピタキシャル成長工程では、複数の第２窒化物半導体部３２を複数の第１窒化物半導体部３１のうち対応する第１窒化物半導体部３１上にエピタキシャル成長させる（図１１Ｃ及び１２Ｃ参照）。第２エピタキシャル成長工程では、エピタキシャル成長装置としてＭＯＶＰＥ装置を採用する。第２エピタキシャル成長工程は、第１エピタキシャル成長工程を行ったＭＯＶＰＥ装置内で第１エピタキシャル成長工程に続いて行う。第２エピタキシャル成長工程では、Ａｌの原料ガスとしては、例えば、トリメチルアルミニウム（ＴＭＡｌ）を採用する。また、Ｇａの原料ガスとしては、例えば、トリメチルガリウム（ＴＭＧａ）を採用する。また、Ｎの原料ガスとしては、ＮＨ3を採用する。各原料ガスそれぞれのキャリアガスとしては、例えば、Ｈ2ガス、Ｎ2ガス、Ｈ2ガスとＮ2ガスとの混合ガス等を採用する。第２窒化物半導体部３２の成長条件については、基板温度、Ｖ／III比、各原料ガスの供給量、成長圧力等を適宜設定すればよい。「Ｖ／III比」とは、III族元素の原料ガスのモル供給量［μmol/min］に対するＶ族元素の原料ガスのモル供給量［μmol/min］との比である。
　半導体装置１Ａの製造方法では、第２エピタキシャル成長工程において、複数の第２窒化物半導体部３２を一対一に対応する第１窒化物半導体部３１上にエピタキシャル成長させる際に、複数の第３窒化物半導体部３３及び複数の第４窒化物半導体部３４を第１窒化物半導体部３１上にエピタキシャル成長させ、かつ、複数の絶縁体部９Ａ上に多結晶ＡｌＧａＮ３９を堆積させる。複数の多結晶ＡｌＧａＮ３９は、複数の第２窒化物半導体部３２を第１窒化物半導体部３１上にエピタキシャル成長させる際に、各絶縁体部９Ａ上に堆積される。
　多結晶除去工程では、複数の絶縁体部９Ａの各々の上に形成されている多結晶ＡｌＧａＮ３９をエッチングすることで多結晶ＡｌＧａＮ３９を除去する（図１３Ａ及び１４Ａ参照）。多結晶除去工程では、例えば、ＴＭＡＨ（Tetra-Methyl-Ammonium Hydroxide）溶液を用いることにより、多結晶ＡｌＧａＮを選択的にエッチングすることができる。ＴＭＡＨ溶液の温度を８０℃程度とすることにより、室温の場合と比べてエッチング時間を短くすることができる。
　第１電極・第２電極形成工程では、複数の半導体部３の各々の上における第１電極４の形成予定領域、第２電極５の形成予定領域のそれぞれに金属部を形成した後、シンタ（sinter）を行うことで合金部を形成することによって、各々が金属部と合金部とを含む第１電極４及び第２電極５を形成する（図１３Ｂ及び１４Ｂ参照）。第１電極・第２電極形成工程では、上述のシンタを行うことによって、第４窒化物半導体部３４のうち金属部直下の部分に金属部の金属を拡散させることで合金部を形成する。第１電極・第２電極形成工程において、第１共通電極４０及び第２共通電極５０も形成するようにしてもよい。
　ゲート電極形成工程では、薄膜形成技術等を利用して複数のゲート電極６を形成する（図１３Ｃ及び１４Ｃ参照）。ゲート電極形成工程において、複数のゲート電極６と一緒に配線６１を形成する。
　半導体装置１Ａの製造方法では、ゲート電極形成工程が終了するまで窒化物半導体基板２Ａの元になるウェハを用いることで、半導体装置１Ａが複数形成されたウェハを得ることができる。半導体装置１Ａの製造方法では、半導体装置１Ａが複数形成されたウェハを例えばダイシングソー（Dicing Saw）等によって切断することで、複数の半導体装置１Ａを得ることができる。
　以上説明した実施形態２に係る半導体装置１Ａは、第１共通電極４０と第２共通電極５０との間の低抵抗化を図ることが可能となる。より詳細には、実施形態２に係る半導体装置１Ａは、オン抵抗の低抵抗化を図ることが可能となる。ここにおいて、半導体装置１Ａは、高耐圧化を図りつつオン抵抗の低抵抗化を図ることが可能となる。半導体装置１Ａでは、第２方向Ｄ２における第１電極４と第２電極５との距離を長くするほど耐圧を大きくすることができる。
　半導体装置１Ａでは、第１ヘテロ接合３５の数が多いほど低抵抗化を図れるので、第１方向Ｄ１において隣り合う第１ヘテロ接合３５間の距離を短くして第１ヘテロ接合３５の数を増やすことにより、半導体装置１ＡのＲonＡ（単位面積当たりのオン抵抗であり、単位は例えばΩ・ｃｍ2）の低抵抗化を図ることが可能となる。ここにおいて、「ＲonＡ」は、Ｒon（オン抵抗であり、単位はΩ）と半導体装置１Ａの面積（平面視における半導体装置１Ａのチップ面積であり、例えば、１ｃｍ×１ｃｍ＝１ｃｍ2）との積である。
　また、半導体装置１Ａでは、第１方向Ｄ１と第２方向Ｄ２との両方に直交する厚さ方向Ｄ０における第１ヘテロ接合３５の長さを長くするほど半導体装置１ＡのＲonＡの低抵抗化を図れる。
　半導体装置１Ａでは、ゲート電極６とドレイン電極５との間の距離であるゲート－ドレイン間距離によって半導体装置１Ａの耐圧を決めることができ、ドレイン電極５とソース電極４との間の距離であるドレイン－ソース間距離によって抵抗（オン抵抗）を決めることができる。オン抵抗は、ドレイン－ソース間距離だけでなく、窒化物半導体基板２Ａの厚さ方向Ｄ０に沿った方向における第１ヘテロ接合３５の長さ等にも依存する。
　（効果）
　実施形態２に係る半導体装置１Ａは、窒化物半導体基板２Ａと、複数の絶縁体部９Ａと、複数の半導体部３と、複数の第１電極４と、複数の第２電極５と、第１共通電極４０と、第２共通電極５０と、を備える。窒化物半導体基板２Ａは、その厚さ方向Ｄ０において互いに反対側にある第１面２１Ａ及び第２面２２Ａを有する。窒化物半導体基板２Ａでは、第１面２１Ａがｃ軸に沿った結晶面である。複数の絶縁体部９Ａは、各々が窒化物半導体基板２Ａの厚さ方向Ｄ０と窒化物半導体基板２Ａのｃ軸に沿った第１方向Ｄ１との両方に直交する第２方向Ｄ２に長い直線状である。複数の絶縁体部９Ａは、窒化物半導体基板２Ａの第１面２１Ａ上において第１方向Ｄ１に並んでいる。複数の半導体部３は、第１方向Ｄ１において互いに離隔して並んでいる。複数の半導体部３の各々は、第１窒化物半導体部３１と、第２窒化物半導体部３２と、を有する。第１窒化物半導体部３１は、窒化物半導体基板２Ａの第１面２１Ａにおいて複数の絶縁体部９Ａのうち隣り合う２つの絶縁体部９Ａの間の領域上に形成され２つの絶縁体部９Ａ上に延びている。第２窒化物半導体部３２は、第１窒化物半導体部３１において第１方向Ｄ１に交差する２つの表面３１１、３１２のうち＋ｃ面に沿った表面３１１上に直接形成されている。複数の第１電極４の各々は、複数の半導体部３のうち対応する半導体部３の第１窒化物半導体部３１と第２窒化物半導体部３２とのヘテロ接合３５に電気的に接続されている。複数の第２電極５の各々は、複数の半導体部３のうち対応する半導体部３の第１窒化物半導体部３１と第２窒化物半導体部３２とのヘテロ接合３５に電気的に接続されている。複数の第２電極５の各々は、複数の第１電極４のうち対応する第１電極４と第２方向Ｄ２において離れている。第１共通電極４０には、複数の第１電極４が共通接続されている。第２共通電極５０には、複数の第２電極５が共通接続されている。
　実施形態２に係る半導体装置１Ａでは、低抵抗化を図ることが可能となる。
　（実施形態２の変形例）
　上記の実施形態２は、本開示の様々な実施形態の一つに過ぎない。上記の実施形態２は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。
　例えば、実施形態２に係る半導体装置１Ａの変形例１では、複数のゲート層を更に備えてもよい。複数のゲート層の各々は、第１方向Ｄ１において、対応するゲート電極６と半導体部３との間に介在している。より詳細には、複数のゲート層の各々は、第１方向Ｄ１において、対応するゲート電極６と第２窒化物半導体部３２との間に介在している。複数のゲート層の各々は、第２窒化物半導体部３２及び第１窒化物半導体部３１に空乏層を形成する。複数のゲート層の各々は、対応するゲート電極６とソース電極４との間に電圧が印加されておらず、対応するドレイン電極５とソース電極４との間に電圧が印加されていないときに、対応する半導体部３に空乏層を形成する。これにより、変形例１では、ノーマリオフ型の電界効果トランジスタを実現することが可能となる。変形例１では、対応するゲート電極６とソース電極４との間に半導体装置１Ａをオンさせるための電圧が印加されており、対応するドレイン電極５とソース電極４との間に電圧が印加されているときには、対応するソース電極４とドレイン電極５との間を２次元電子ガス３７で繋げることが可能となる。言い換えれば、変形例１では、第２方向Ｄ２において対向するソース電極４とドレイン電極５との間の途中で２次元電子ガス３７が空乏層により遮られなくなる。
　複数のゲート層の各々は、例えば、ｐ型半導体層である。ここにおいて、ｐ型半導体層は、例えば、金属酸化物層である。ｐ型半導体層として機能する金属酸化物層は、例えば、ＮｉＯ層である。ＮｉＯ層は、例えば、リチウム、ナトリウム、カリウム、ルビジウム及びセシウムの群から選ばれる少なくとも１種のアルカリ金属を不純物として含んでいてもよい。また、ＮｉＯ層は、例えば、不純物として添加されたときに一価となる銀、銅等の遷移金属を含んでいてもよい。第１方向Ｄ１における各ゲート層の厚さは、例えば、１００ｎｍである。また、各ゲート層は、ｐ型半導体層であればよく、ＮｉＯ層に限らず、例えば、ｐ型ＡｌＧａＮ層、ｐ型ＧａＮ等でもよい。
　また、実施形態２に係る半導体装置１Ａの変形例２では、実施形態２の半導体装置１Ａにおけるゲート電極６を備えていない。変形例２では、実施形態２の半導体装置１Ａと同様、複数のダブルヘテロ構造部３０が第１方向Ｄ１において並んでいるので、第１方向Ｄ１においてアンドープのＡｌＧａＮ結晶とアンドープのＧａＮ結晶とが交互に並んでいる。これにより、変形例２では、第１方向Ｄ１において複数の２次元電子ガス３７と複数の２次元正孔ガスとが交互に並んでいる。また、変形例２では、第１方向Ｄ１における第１電極４の幅が第１方向Ｄ１における半導体部３の幅と略同じであり、第１電極４が第１ヘテロ接合３５及び第２ヘテロ接合３６と直接的に電気的に接続されている。また、変形例２では、第１方向Ｄ１における第２電極５の幅が第１方向Ｄ１における半導体部３の幅と略同じであり、第２電極５が第１ヘテロ接合３５及び第２ヘテロ接合３６と直接的に電気的に接続されている。ここにおいて、変形例２では、ショットキーバリアダイオードが構成されている。変形例２では、２次元電子ガス３７に対しては第１電極４と第２電極５とのうち一方が仕事関数の大きい（ｐ形電極用）金属で、シンタ無しで形成されて電気的に接続されており、２次元正孔ガスに対して第１電極４と第２電極５とのうち一方が仕事関数の小さい（ｎ形電極用）金属で、シンタ有りで形成されている。また、変形例２では、第１電極４と第２電極５とのうちいずれか一方がアノード電極を構成し、他方がカソード電極を構成している。変形例２では、第１電極４と第２電極５との間に電圧を印加されたときに第１電極４と第２電極５とのうち相対的に高電位となるほうが、アノード電極を構成し、相対的に低電位となるほうがカソード電極を構成する。変形例２は、マルチチャネルダイオードである。
　さらに説明すれば、変形例２では、複数のダブルヘテロ構造部３０の各々は、第１方向Ｄ１において、第３窒化物半導体部３３、第１窒化物半導体部３１及び第２窒化物半導体部３２がこの順に並んでいる。複数のダブルヘテロ構造部３０の各々は、第１窒化物半導体部３１と第２窒化物半導体部３２とのヘテロ接合３５からなる第１ヘテロ接合３５と、第１窒化物半導体部３１と第３窒化物半導体部３３とのヘテロ接合３６からなる第２ヘテロ接合３６と、を有する。変形例２では、第１電極４と第２電極５とのうちいずれか一方がアノード電極を構成し、他方がカソード電極を構成する。これにより、変形例２では、高耐圧化を図りつつ低抵抗化を図ることが可能なダイオードを実現することが可能となる。
　また、半導体装置１Ａでは、第１電極４、第２電極５が、それぞれ、ソース電極、ドレイン電極を構成しているが、これに限らず、第１電極４、第２電極５が、それぞれ、ドレイン電極、ソース電極を構成していてもよい。
　また、窒化物半導体基板２Ａは、ＧａＮ基板に限らず、例えば、ＡｌＮ基板等でもよい。
　また、複数の半導体部３は、第１方向Ｄ１において等間隔で並んでいるが、必ずしも等間隔で並んでいる必要はない。
　また、半導体装置１Ａは、複数の半導体部３のうち隣り合う２つの半導体部３の間に設けられていて２つの半導体部３の間にあるゲート電極６を覆っている複数のパッシベーション部を備えていてもよい。複数のパッシベーション部の各々は、電気絶縁性を有する。複数のパッシベーション部の各々は、例えば、酸化シリコンにより形成されているが、これに限らず、例えば、窒化シリコンにより形成されていてもよい。
　また、第１窒化物半導体部３１のエピタキシャル成長法は、ＭＯＶＰＥに限らず、例えば、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）であってもよい。また、第２窒化物半導体部３２、第３窒化物半導体部３３及び第４窒化物半導体部３４のエピタキシャル成長法は、例えば、ＭＯＶＰＥに限らず、例えば、ＨＶＰＥであってもよい。アンドープのＧａＮ結晶及びアンドープのＡｌＧａＮ結晶は、それぞれの成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。
　（まとめ）
　以上説明した実施形態等から以下の態様が開示されている。
　第１の態様に係る半導体装置（１）は、複数の半導体部（３）と、複数の第１電極（４）と、複数の第２電極（５）と、第１共通電極（４０）と、第２共通電極（５０）と、を備える。複数の半導体部（３）は、第１方向（Ｄ１）において互いに離隔して並んでいる。複数の半導体部（３）の各々は、第１窒化物半導体部（３１）と第１窒化物半導体部（３１）よりもバンドギャップの大きな第２窒化物半導体部（３２）とのヘテロ接合（３５）を有する。複数の半導体部（３）の各々におけるヘテロ接合（３５）は、第１窒化物半導体部（３１）のｃ軸に沿っている第１方向（Ｄ１）に直交する第２方向（Ｄ２）に延びている。複数の第１電極（４）は、第１方向（Ｄ１）と第２方向（Ｄ２）との両方に直交する第３方向（Ｄ３）において、各々が複数の半導体部（３）のうち対応する半導体部（３）と重なっており対応する半導体部（３）のヘテロ接合（３５）と直接的に電気的に接続されている。複数の第２電極（５）は、第３方向（Ｄ３）において、各々が複数の半導体部（３）のうち対応する半導体部（３）を挟んで複数の第１電極（４）のうち対応する半導体部（３）に重なっている第１電極（４）とは反対側に位置しており対応する半導体部（３）のヘテロ接合（３５）と直接的に電気的に接続されている。第１共通電極（４０）には、複数の第１電極（４）が電気的に共通接続されている。第２共通電極（５０）には、複数の第２電極（５）が電気的に共通接続されている。
　第１の態様に係る半導体装置（１）では、低抵抗化を図ることが可能となる。
　第２の態様に係る半導体装置（１）は、第１の態様において、基板（２）を更に備える。基板（２）は、第３方向（Ｄ３）において互いに反対側にある第１面（２１）及び第２面（２２）を有する。複数の第２電極（５）は、基板（２）の第１面（２１）上に配置されている。
　第３の態様に係る半導体装置（１）では、第２の態様において、基板（２）は、窒化物半導体基板である。第１面（２１）が、窒化物半導体基板のｃ軸に沿った結晶面である。
　第４の態様に係る半導体装置（１）では、第３の態様において、第１窒化物半導体部（３１）は、窒化物半導体基板（基板２）を下地とするエピタキシャル層である。第２窒化物半導体部（３２）は、第１窒化物半導体部（３１）を下地とするエピタキシャル層である。
　第５の態様に係る半導体装置（１）は、第３又は４の態様のいずれか一つにおいて、複数の第２電極（５）の各々は、第２方向（Ｄ２）に沿った直線状である。複数の第２電極（５）は、基板（２）の第１面（２１）上で第１方向（Ｄ１）において互いに離隔して並んでいる。
　第５の態様に係る半導体装置（１）では、更なる低抵抗化を図ることが可能となる。
　第６の態様に係る半導体装置（１）は、第２～５の態様のいずれか一つにおいて、複数の半導体部（３）の各々では、第２窒化物半導体部（３２）において第１方向（Ｄ１）に交差する表面（３２１）と、複数の第２電極（５）のうち対応する半導体部（３）のヘテロ接合（３５）と直接的に電気的に接続されている第２電極（５）において第１面（２１）に平行な表面と、のなす内角が７０度以上である。
　第６の態様に係る半導体装置（１）では、ヘテロ接合（３５）の近傍に発生する２次元電子ガスの濃度の低下を抑制することができる。
　第７の態様に係る半導体装置（１）は、第１～６の態様のいずれか一つにおいて、複数のゲート電極（６）を更に備える。複数のゲート電極（６）の各々が、複数の半導体部（３）のうち対応する半導体部（３）の第２窒化物半導体部（３２）に第１方向（Ｄ１）において対向している。
　第７の態様に係る半導体装置（１）では、電界効果トランジスタを構成でき、かつ、電界効果トランジスタのオン抵抗の低抵抗化を図ることが可能となる。
　第８の態様に係る半導体装置の製造方法は、第５の態様に係る半導体装置（１）の製造方法であって、マスク部形成工程と、第１エピタキシャル成長工程と、第２エピタキシャル成長工程と、を備える。マスク部形成工程では、基板（２）の第１面（２１）上に各々が直線状であって基板（２）のｃ軸に沿った方向に並んでいる複数のマスク部（９）を形成する。第１エピタキシャル成長工程では、各々が基板（２）の第１面（２１）において複数のマスク部（９）のうち隣り合う２つのマスク部（９）の間の領域と２つのマスク部（９）それぞれの表面の一部とに跨る複数の第１窒化物半導体部（３１）をＥＬＯによって形成する。第２エピタキシャル成長工程では、複数の第２窒化物半導体部（３２）を複数の第１窒化物半導体部（３１）のうち対応する第１窒化物半導体部（３１）上にエピタキシャル成長させる。
　第８の態様に係る半導体装置の製造方法では、低抵抗化を図ることが可能な半導体装置（１）を提供することが可能となる。
　第９の態様に係る半導体装置（１Ａ）は、窒化物半導体基板（２Ａ）と、複数の絶縁体部（９Ａ）と、複数の半導体部（３）と、複数の第１電極（４）と、複数の第２電極（５）と、第１共通電極（４０）、第２共通電極（５０）と、を備える。窒化物半導体基板（２Ａ）は、その厚さ方向（Ｄ０）において互いに反対側にある第１面（２１Ａ）及び第２面（２２Ａ）を有する。窒化物半導体基板（２Ａ）では、第１面（２１Ａ）がｃ軸に沿った結晶面である。複数の絶縁体部（９Ａ）は、各々が窒化物半導体基板（２Ａ）の厚さ方向（Ｄ０）と窒化物半導体基板（２Ａ）のｃ軸に沿った第１方向（Ｄ１）との両方に直交する第２方向（Ｄ２）に長い直線状である。複数の絶縁体部（９Ａ）は、窒化物半導体基板（２Ａ）の第１面（２１Ａ）上において第１方向（Ｄ１）に並んでいる。複数の半導体部（３）は、第１方向（Ｄ１）において互いに離隔して並んでいる。複数の半導体部（３）の各々は、第１窒化物半導体部（３１）と、第２窒化物半導体部（３２）と、を有する。第１窒化物半導体部（３１）は、窒化物半導体基板（２Ａ）の第１面（２１Ａ）において複数の絶縁体部（９Ａ）のうち隣り合う２つの絶縁体部（９Ａ）の間の領域上に形成され２つの絶縁体部（９Ａ）上に延びている。第２窒化物半導体部（３２）は、第１窒化物半導体部（３１）において第１方向（Ｄ１）に交差する２つの表面（３１１、３１２）のうち＋ｃ面に沿った表面（３１１）上に直接形成されている。複数の第１電極（４）の各々は、複数の半導体部（３）のうち対応する半導体部（３）の第１窒化物半導体部（３１）と第２窒化物半導体部（３２）とのヘテロ接合（３５）に電気的に接続されている。複数の第２電極（５）の各々は、複数の半導体部（３）のうち対応する半導体部（３）の第１窒化物半導体部（３１）と第２窒化物半導体部（３２）とのヘテロ接合（３５）に電気的に接続されている。複数の第２電極（５）の各々は、複数の第１電極（４）のうち対応する第１電極（４）と第２方向（Ｄ２）において離れている。第１共通電極（４０）には、複数の第１電極（４）が共通接続されている。第２共通電極（５０）には、複数の第２電極（５）が共通接続されている。
　第９の態様に係る半導体装置（１Ａ）では、低抵抗化を図ることが可能となる。これにより、第９の態様に係る半導体装置（１Ａ）は、低損失化を図ることが可能となる。
　第１０の態様に係る半導体装置（１Ａ）では、第９の態様において、複数の第１電極（４）の各々は、厚さ方向（Ｄ０）において対応する半導体部（３）上に形成されている上部電極である。複数の第２電極（５）の各々は、厚さ方向（Ｄ０）において対応する半導体部（３）上に形成されている上部電極である。
　第１０の態様に係る半導体装置（１Ａ）では、その製造時に複数の第１電極（４）及び複数の第２電極（５）の形成が容易になる。
　第１１の態様に係る半導体装置（１Ａ）では、第９又は１０の態様において、複数の半導体部（３）の各々における第２窒化物半導体部（３２）において第１方向（Ｄ１）に交差する表面（３２１）と、複数の絶縁体部（９Ａ）のうち第２窒化物半導体部（３２）に接している絶縁体部（９Ａ）において窒化物半導体基板（２Ａ）の第１面（２１Ａ）に平行な表面と、のなす内角が７０度以上である。
　第１１の態様に係る半導体装置（１Ａ）では、ヘテロ接合（３５）の近傍に発生する２次元電子ガス（３７）の濃度の低下を抑制することができる。
　第１２の態様に係る半導体装置（１Ａ）では、第１１の態様において、第１窒化物半導体部（３１）は、窒化物半導体基板（２Ａ）を下地とするエピタキシャル層である。第２窒化物半導体部（３２）は、第１窒化物半導体部（３１）を下地とするエピタキシャル層である。
　第１３の態様に係る半導体装置（１Ａ）は、第９～１２の態様のいずれか一つにおいて、複数のゲート電極（６）を更に備える。複数のゲート電極（６）の各々は、第１方向（Ｄ１）において複数の半導体部（３）のうち対応する半導体部（３）の第２窒化物半導体部（３２）に対向している。
　第１３の態様に係る半導体装置（１Ａ）では、高耐圧化及び低抵抗化を図ることが可能となる。
　第１４の態様に係る半導体装置の製造方法は、第９の態様の半導体装置（１Ａ）の製造方法であって、絶縁体部形成工程と、第１エピタキシャル成長工程と、第２エピタキシャル成長工程と、を備える。絶縁体部形成工程では、窒化物半導体基板（２Ａ）の第１面（２１Ａ）上に複数の絶縁体部（９Ａ）を形成する。第１エピタキシャル成長工程では、複数の第１窒化物半導体部（３１）をＥＬＯによって形成する。第２エピタキシャル成長工程では、複数の第１窒化物半導体部（３１）の各々の上に第２窒化物半導体部（３２）をエピタキシャル成長させる。
　第１４の態様に係る半導体装置の製造方法では、低抵抗化を図ることが可能な半導体装置（１Ａ）を提供することが可能となる。
　１　半導体装置
　１Ａ　半導体装置
　２　基板
　２１　第１面
　２２　第２面
　２Ａ　窒化物半導体基板
　２１Ａ　第１面
　２２Ａ　第２面
　３　半導体部
　３１　第１窒化物半導体部
　３１１　表面（第１表面）
　３１２　表面（第２表面）
　３２　第２窒化物半導体部
　３２１　表面
　３５　ヘテロ接合
　４　第１電極
　５　第２電極
　６　ゲート電極
　６　第３電極（ゲート電極）
　９　マスク部
　９Ａ　絶縁体部
　４０　第１共通電極
　５０　第２共通電極
　Ｄ０　厚さ方向
　Ｄ１　第１方向
　Ｄ２　第２方向
　Ｄ３　第３方向

Claims (14)

  1. 　第１方向において互いに離隔して並んでおり、各々が第１窒化物半導体部と前記第１窒化物半導体部よりもバンドギャップの大きな第２窒化物半導体部とのヘテロ接合であって前記第１窒化物半導体部のｃ軸に沿っている前記第１方向に直交する第２方向に延びている前記ヘテロ接合を有する複数の半導体部と、
    　前記第１方向と前記第２方向との両方に直交する第３方向において、各々が前記複数の半導体部のうち対応する半導体部と重なっており前記対応する半導体部のヘテロ接合と直接的に電気的に接続されている複数の第１電極と、
    　前記第３方向において、各々が前記複数の半導体部のうち対応する半導体部を挟んで前記複数の第１電極のうち前記対応する半導体部に重なっている第１電極とは反対側に位置しており前記対応する半導体部の前記ヘテロ接合と直接的に電気的に接続されている複数の第２電極と、
    　前記複数の第１電極が電気的に共通接続されている第１共通電極と、
    　前記複数の第２電極が電気的に共通接続されている第２共通電極と、を備える、
    　半導体装置。
  2. 　前記第３方向において互いに反対側にある第１面及び第２面を有する基板を更に備え、
    　前記複数の第２電極は、前記基板の前記第１面上に配置されている、
    　請求項１に記載の半導体装置。
  3. 　前記基板は、窒化物半導体基板であり、
    　前記第１面が、前記窒化物半導体基板のｃ軸に沿った結晶面である、
    　請求項２に記載の半導体装置。
  4. 　前記第１窒化物半導体部は、前記窒化物半導体基板を下地とするエピタキシャル層であり、
    　前記第２窒化物半導体部は、前記第１窒化物半導体部を下地とするエピタキシャル層である、
    　請求項３に記載の半導体装置。
  5. 　前記複数の第２電極の各々は、前記第２方向に沿った直線状であり、
    　前記複数の第２電極は、前記基板の前記第１面上で前記第１方向において互いに離隔して並んでいる、
    　請求項３又は４のいずれか一項に記載の半導体装置。
  6. 　前記複数の半導体部の各々では、前記第２窒化物半導体部において前記第１方向に交差する表面と、前記複数の第２電極のうち前記対応する半導体部の前記ヘテロ接合と直接的に電気的に接続されている第２電極において前記第１面に平行な表面と、のなす内角が７０度以上である、
    　請求項２～５のいずれか一項に記載の半導体装置。
  7. 　各々が前記複数の半導体部のうち対応する半導体部の前記第２窒化物半導体部に前記第１方向において対向している複数のゲート電極を更に備える、
    　請求項１～６のいずれか一項に記載の半導体装置。
  8. 　請求項５に記載の半導体装置の製造方法であって、
    　前記基板の前記第１面上に各々が直線状であって前記基板のｃ軸に沿った方向に並んでいる複数のマスク部を形成するマスク部形成工程と、
    　各々が前記基板の前記第１面において前記複数のマスク部のうち隣り合う２つのマスク部の間の領域と前記２つのマスク部それぞれの表面の一部とに跨る複数の前記第１窒化物半導体部をＥＬＯによって形成する第１エピタキシャル成長工程と、
    　複数の前記第２窒化物半導体部を前記複数の前記第１窒化物半導体部のうち対応する第１窒化物半導体部上にエピタキシャル成長させる第２エピタキシャル成長工程と、を備える、
    　半導体装置の製造方法。
  9. 　厚さ方向において互いに反対側にある第１面及び第２面を有し、前記第１面がｃ軸に沿った結晶面である窒化物半導体基板と、
    　各々が前記厚さ方向と前記窒化物半導体基板のｃ軸に沿った第１方向との両方に直交する第２方向に長い直線状であり前記窒化物半導体基板の前記第１面上において前記第１方向に並んでいる複数の絶縁体部と、
    　前記第１方向において互いに離隔して並んでおり、各々が、前記窒化物半導体基板の前記第１面において前記複数の絶縁体部のうち隣り合う２つの絶縁体部の間の領域上に形成され前記２つの絶縁体部上に延びている第１窒化物半導体部と前記第１窒化物半導体部において前記第１方向に交差する２つの表面のうち＋ｃ面に沿った表面上に直接形成されている第２窒化物半導体部とを有する、複数の半導体部と、
    　各々が前記複数の半導体部のうち対応する半導体部の前記第１窒化物半導体部と前記第２窒化物半導体部とのヘテロ接合に電気的に接続されている複数の第１電極と、
    　各々が前記複数の半導体部のうち対応する半導体部の前記第１窒化物半導体部と前記第２窒化物半導体部とのヘテロ接合に電気的に接続されており、前記複数の第１電極のうち対応する第１電極と前記第２方向において離れている複数の第２電極と、
    　前記複数の第１電極が共通接続されている第１共通電極と、
    　前記複数の第２電極が共通接続されている第２共通電極と、を備える、
    　半導体装置。
  10. 　前記複数の第１電極の各々は、前記厚さ方向において前記対応する半導体部上に形成されている上部電極であり、
    　前記複数の第２電極の各々は、前記厚さ方向において前記対応する半導体部上に形成されている上部電極である、
    　請求項９に記載の半導体装置。
  11. 　前記複数の半導体部の各々における前記第２窒化物半導体部において前記第１方向に交差する表面と、前記複数の絶縁体部のうち前記第２窒化物半導体部に接している絶縁体部において前記窒化物半導体基板の前記第１面に平行な表面と、のなす内角が７０度以上である、
    　請求項９又は１０に記載の半導体装置。
  12. 　前記第１窒化物半導体部は、前記窒化物半導体基板を下地とするエピタキシャル層であり、
    　前記第２窒化物半導体部は、前記第１窒化物半導体部を下地とするエピタキシャル層である、
    　請求項１１に記載の半導体装置。
  13. 　各々が前記第１方向において前記複数の半導体部のうち対応する半導体部の前記第２窒化物半導体部に対向している複数のゲート電極を更に備える、
    　請求項９～１２のいずれか一項に記載の半導体装置。
  14. 　請求項９に記載の半導体装置の製造方法であって、
    　前記窒化物半導体基板の前記第１面上に前記複数の絶縁体部を形成する絶縁体部形成工程と、
    　前記複数の前記第１窒化物半導体部をＥＬＯによって形成する第１エピタキシャル成長工程と、
    　前記複数の前記第１窒化物半導体部の各々の上に前記第２窒化物半導体部をエピタキシャル成長させる第２エピタキシャル成長工程と、を備える、
    　半導体装置の製造方法。
PCT/JP2019/012045 2018-03-29 2019-03-22 半導体装置及びその製造方法 WO2019188767A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US16/982,210 US20210028303A1 (en) 2018-03-29 2019-03-22 Semiconductor device and method for fabricating the same
JP2020509952A JPWO2019188767A1 (ja) 2018-03-29 2019-03-22 半導体装置及びその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2018-063913 2018-03-29
JP2018-063914 2018-03-29
JP2018063913 2018-03-29
JP2018063914 2018-03-29

Publications (1)

Publication Number Publication Date
WO2019188767A1 true WO2019188767A1 (ja) 2019-10-03

Family

ID=68061768

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/012045 WO2019188767A1 (ja) 2018-03-29 2019-03-22 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US20210028303A1 (ja)
JP (1) JPWO2019188767A1 (ja)
WO (1) WO2019188767A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023515048A (ja) * 2019-04-12 2023-04-12 広東致能科技有限公司 半導体デバイス、その製造方法および応用

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7021063B2 (ja) * 2018-12-10 2022-02-16 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003071607A1 (fr) * 2002-02-21 2003-08-28 The Furukawa Electric Co., Ltd. Transistor a effet de champ gan
JP2009170746A (ja) * 2008-01-18 2009-07-30 Toshiba Corp 半導体装置及びその製造方法
WO2012008027A1 (ja) * 2010-07-14 2012-01-19 富士通株式会社 化合物半導体装置及びその製造方法
US20170222047A1 (en) * 2016-01-07 2017-08-03 Lawrence Livermore National Security, Llc Three dimensional vertically structured electronic devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003071607A1 (fr) * 2002-02-21 2003-08-28 The Furukawa Electric Co., Ltd. Transistor a effet de champ gan
JP2009170746A (ja) * 2008-01-18 2009-07-30 Toshiba Corp 半導体装置及びその製造方法
WO2012008027A1 (ja) * 2010-07-14 2012-01-19 富士通株式会社 化合物半導体装置及びその製造方法
US20170222047A1 (en) * 2016-01-07 2017-08-03 Lawrence Livermore National Security, Llc Three dimensional vertically structured electronic devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023515048A (ja) * 2019-04-12 2023-04-12 広東致能科技有限公司 半導体デバイス、その製造方法および応用

Also Published As

Publication number Publication date
US20210028303A1 (en) 2021-01-28
JPWO2019188767A1 (ja) 2021-03-18

Similar Documents

Publication Publication Date Title
JP5245305B2 (ja) 電界効果半導体装置及びその製造方法
CN110224019B (zh) 一种半导体器件及其制造方法
US10229992B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2005158889A (ja) 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
JPWO2005024955A1 (ja) 窒化物半導体装置
JP2011228428A (ja) Ｉｉｉ族窒化物半導体からなる半導体装置およびその製造方法、電力変換装置
WO2019188767A1 (ja) 半導体装置及びその製造方法
WO2018181237A1 (ja) 半導体装置
JP2008226914A (ja) ＧａＮ系半導体素子
CN111344842B (zh) 氮化物半导体装置
US10707339B2 (en) Semiconductor device
WO2018181200A1 (ja) 半導体装置
JP7461630B2 (ja) 高電子移動度トランジスタ装置、半導体多層膜ミラーおよび縦型ダイオード
JP2016001651A (ja) 半導体装置およびその製造方法
JP5134798B2 (ja) ＧａＮ系半導体素子
JP6444045B2 (ja) 半導体装置および半導体装置の製造方法
JP7074282B2 (ja) 高電子移動度トランジスタ
JP2020136320A (ja) 窒化物半導体装置
WO2023238852A1 (ja) 窒化物半導体装置
JP2018174196A (ja) 半導体装置および半導体装置の製造方法
WO2024075391A1 (ja) 窒化物半導体装置
US11935947B2 (en) Enhancement mode high electron mobility transistor
JP6073825B2 (ja) 半導体装置およびその製造方法
JP2024047542A (ja) 窒化物半導体装置および窒化物半導体装置の製造方法
JP6185508B2 (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19775547

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2020509952

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19775547

Country of ref document: EP

Kind code of ref document: A1