JP2016001651A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】窒化物半導体材料を利用した縦型の電界効果トランジスタのオン抵抗を低減することが可能な半導体装置およびその製造方法を提供する。【解決手段】第１導電型またはイントリンシック型の第１半導体層４と、第１半導体層４上に設けられた第２導電型の第２半導体層５とを備える。さらに、第２半導体層５上に設けられた第１導電型の第３半導体層６と、第１、第２、および第３半導体層に接する第４半導体層７とを備える。さらに、第４半導体層の半極性面上に設けられた第５半導体層８と、第５半導体層８上に絶縁膜１１を介して設けられた制御電極１２とを備える。【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
窒化物半導体材料を用いた電界効果トランジスタは、大きなバンドギャップと高い電界強度とを有していることから、高出力、高耐圧、高温動作が可能な次世代のパワー半導体素子として、高周波素子や電力制御素子への応用が期待されている。例えば、ＧａＮ（窒化ガリウム）層とＡｌＧａＮ（窒化アルミニウムガリウム）層とが接合したヘテロ界面には、分極効果により２ＤＥＧ（２次元電子ガス）層が自然発生することが知られている。この２ＤＥＧ層をチャネルとして利用したトランジスタとして、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある。
ＨＥＭＴの例としての縦型ＨＥＭＴは、低オン抵抗、高耐圧、大電流動作を要するスイッチング素子などにとっては最適な構造である。また、縦型ＨＥＭＴのセル構造の例としては、ゲート電極の片側にソース電極が配置された構造が挙げられる。このような構造を有する縦型ＨＥＭＴは、セルピッチを縮めることで半導体装置のサイズを小型化できるという利点を有する。しかしながら、ＧａＮ層上にＡｌＧａＮ層を積層した場合、ＧａＮ層とＡｌＧａＮ層とのヘテロ界面に２ＤＥＧ層が発生するため、バイアス電圧が印加されないときにオン状態となるノーマリーオン動作を示す。ＨＥＭＴは、安全上の観点から、バイアス電圧が印加されないときにオフ状態になるノーマリーオフ動作を示し、かつ低オン抵抗と高電子移動度を有することが望まれている。
特開２００９−１４７２６４号公報 特開２０１２−１３８６３５号公報
窒化物半導体材料を利用した縦型の電界効果トランジスタのオン抵抗を低減することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第１導電型またはイントリンシック型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層とを備える。さらに、前記装置は、前記第２半導体層上に設けられた前記第１導電型の第３半導体層と、前記第１、第２、および第３半導体層に接する第４半導体層とを備える。さらに、前記装置は、前記第４半導体層の半極性面上に設けられた第５半導体層と、前記第５半導体層上に絶縁膜を介して設けられた制御電極とを備える。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の電子走行層の結晶面について説明するための図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/3)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/3)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/3)である。 第２実施形態の半導体装置の構造を示す断面図である。 第２実施形態の半導体装置の製造方法を示す断面図である。 第３実施形態の半導体装置の構造を示す断面図である。 第３実施形態の半導体装置の製造方法を示す断面図である。 第４実施形態の半導体装置の構造を示す断面図および平面図である。 第４実施形態の半導体装置の製造方法を示す断面図および平面図(1/4)である。 第４実施形態の半導体装置の製造方法を示す断面図および平面図(2/4)である。 第４実施形態の半導体装置の製造方法を示す断面図および平面図(3/4)である。 第４実施形態の半導体装置の製造方法を示す断面図および平面図(4/4)である。 第５実施形態の半導体装置の構造を示す断面図である。 第５実施形態の半導体装置の製造方法を示す断面図(1/5)である。 第５実施形態の半導体装置の製造方法を示す断面図および平面図(2/5)である。 第５実施形態の半導体装置の製造方法を示す断面図および平面図(3/5)である。 第５実施形態の半導体装置の製造方法を示す断面図および平面図(4/5)である。 第５実施形態の半導体装置の製造方法を示す断面図および平面図(5/5)である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、縦型ＨＥＭＴを備えている。
図１の半導体装置は、基板１と、バッファ層２と、第１のｎ型コンタクト層３と、第１半導体層の例であるドリフト層４と、第２半導体層の例であるｐ型半導体層５と、第３半導体層の例である第２のｎ型コンタクト層６と、第４半導体層の例である電子走行層７と、第５半導体層の例である電子供給層８と、ｐ型コンタクト層９と、ｐ型ソース層１０とを備えている。
さらに、図１の半導体装置は、絶縁膜の例であるゲート絶縁膜１１と、制御電極の例であるゲート電極１２と、第１電極の例であるソース電極１３と、第２電極の例であるドレイン電極１４と、層間絶縁膜１５とを備えている。
図１に示す符号ｎ、ｐ、ｉはそれぞれ、ｎ型、ｐ型、ｉ型（イントリンシック型）の半導体層を示している。ｎ型、ｐ型はそれぞれ、第１、第２導電型の例である。なお、ｉ型の半導体層とは、ｎ型不純物およびｐ型不純物が意図的に含まれていない半導体層を意味する。ｉ型の半導体層は、アンドープの半導体層とも呼ばれる。
基板１の例は、シリコン基板などの半導体基板である。図１は、基板１に平行で互いに垂直なＸ方向およびＹ方向と、基板１に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、基板１と層間絶縁膜１５との位置関係は、基板１が層間絶縁膜１５の下方に位置していると表現される。
バッファ層２は、基板１上に形成されている。バッファ層２の例は、ＡｌＮ（窒化アルミニウム）層、ＡｌＧａＮ層、ＧａＮ層などを含む積層膜である。バッファ層２の例には、炭素原子がドープされたものも含まれる。
第１のｎ型コンタクト層３は、バッファ層２上に形成され、ドレイン電極１４に接している。第１のｎ型コンタクト層３の例は、ｎ型不純物を比較的高濃度にドープされたｎ＋型のＧａＮ層である。このｎ型不純物の例は、シリコン（Ｓｉ）原子である。第１のｎ型コンタクト層３は、ドレイン電極１４との接触抵抗を小さくするために設けられている。
ドリフト層４は、第１のｎ型コンタクト層３上に形成されている。ドリフト層４の例は、第１のｎ型コンタクト層３よりもｎ型不純物を低濃度にドープされたｎ−型のＧａＮ層であるが、ｉ型のＧａＮ層でもよい。ドリフト層４は、ｐ型半導体層５の下部および側部に接している。
ｐ型半導体層５は、ドリフト層４上に形成されている。ｐ型半導体層５の例は、ｐ型不純物がドープされたｐ型のＧａＮ層である。このｐ型不純物の例は、マグネシウム（Ｍｇ）原子である。ｐ型半導体層５は、第２のｎ型コンタクト層６の下部および側部に接している。電子走行層７付近のｐ型半導体層５は、ドリフト層４と第２のｎ型コンタクト層６との間に挟まれており、ＨＥＭＴのチャネルとして機能する。
第２のｎ型コンタクト層６は、ｐ型半導体層５上に形成され、ソース電極１３に接している。第２のｎ型コンタクト層６の例は、ｎ＋型のＧａＮ層である。ソース電極１３との接触抵抗を小さくするため、第２のｎ型コンタクト層６のｎ型不純物濃度は、ドリフト層４のｎ型不純物濃度よりも高く設定されている。
電子走行層７は、ドリフト層４、ｐ型半導体層５、および第２のｎ型コンタクト層６上に形成されている。本実施形態のドリフト層４、ｐ型半導体層５、および第２のｎ型コンタクト層６は、電子走行層７の下部に接している。電子走行層７の例は、ｉ型のＧａＮ層である。本実施形態の電子走行層７の上面Ｓは、半極性面である。半極性面の詳細は、後述する。
電子供給層８は、電子走行層７の上面Ｓ上に形成されている。よって、電子供給層８は、電子走行層７の半極性面に接している。電子供給層８の例は、ｉ型のＡｌＧａＮ層である。
ｐ型コンタクト層９は、ｐ型半導体層５上に形成されており、第２のｎ型コンタクト層６の側部に接している。ｐ型コンタクト層９の例は、ｐ型半導体層５よりもｐ型不純物を高濃度にドープされたｐ＋型のＧａＮ層である。ｐ型コンタクト層９は、高電圧印加時のアバランシェ降伏で、バッファ層２、ドリフト層４、およびｐ型半導体層５などに蓄積されるホールをソース電極１３へ引き抜くために設けられている。ｐ型コンタクト層９は、ｐ型ソース層１０を介してソース電極１３と接続してｐ型半導体層５の電位を固定することにより、ソース電極１３とｐ型半導体層５との間の電位差を小さくするための層である。本実施形態によれば、高電圧印加時のアバランシェ降伏によって半導体装置内に蓄積されるホールの増加でドレイン電流が急激に増加するキンク現象を防止することができる。
ｐ型ソース層１０は、ｐ型コンタクト層９上に形成されており、ソース電極１３に接するための層である。ｐ型ソース層１０は、ソース電極１３との接触抵抗を小さくするために設けられている。
ゲート絶縁膜１１は、電子供給層８上に形成されている。本実施形態のゲート絶縁膜１１は、電子供給層８の上部および側部と、電子走行層７の側部と、第２のｎ型コンタクト層６の上部とを覆っている。ゲート絶縁膜１１の例は、シリコン酸化膜である。
ゲート電極１２は、電子供給層８上にゲート絶縁膜１１を介して形成されている。ゲート電極１２の例は、金属層である。この金属層の例は、白金（Ｐｔ）層、ニッケル（Ｎｉ）層、金（Ａｕ）層の少なくともいずれかを含む積層膜である。ゲート電極１２は、Ｙ方向に延びる形状を有している。
ソース電極１３は、第２のｎ型コンタクト層６およびｐ型ソース層１０上に形成され、第２のｎ型コンタクト層６の上部と、ｐ型ソース層１０の上部および側部とに接している。ソース電極１３は、Ｙ方向に延びる形状を有している。
ドレイン電極１４は、第１のｎ型コンタクト層３下に形成され、第１のｎ型コンタクト層３の下部に接している。ドレイン電極１４は、Ｙ方向に延びる形状を有している。本実施形態のドレイン電極１４はさらに、基板１の下部および側部と、バッファ層２の側部とに接している。
層間絶縁膜１５は、基板１上にＨＥＭＴを覆うように形成されている。層間絶縁膜１５の例は、シリコン酸化膜である。
図２は、第１実施形態の電子走行層７の結晶面について説明するための図である。
本実施形態の電子走行層７は、ＧａＮ層である。図２は、ＧａＮ層の結晶構造と、ＧａＮ層のｃ軸、ｍ軸、ａ軸の方向とを示している。ＧａＮ結晶はウルツ鉱型結晶構造を有し、ＧａＮ結晶の結晶面の面方位は４指数表記（六方晶指数）で表される。
図２(ａ)は、ＧａＮ結晶の極性面Ｓ1を示す。極性面Ｓ1はｃ面であり、そのミラー指数は（０００１）である。ｃ面は極性が最大になる面である。ＧａＮ結晶の極性面Ｓ1にＡｌＧａＮ結晶を形成した場合、極性面Ｓ1のｃ軸方向にピエゾ電界が発生する。
図２(ｂ)は、ＧａＮ結晶の半極性面Ｓ2を示す。半極性面Ｓ2は、極性面Ｓ1に対し非平行かつ非垂直な結晶面である。図２(ｂ)に示す半極性面Ｓ2のミラー指数の例は、（１１−２２）、（１０−１−１）、（１０−１−３）などである。ＧａＮ結晶の半極性面Ｓ2にＡｌＧａＮ結晶を形成した場合、半極性面Ｓ2は、極性面Ｓ1のｃ軸方向に沿って存在するピエゾ電界に対して、ピエゾ電界がより小さい結晶軸になっている。
ＧａＮ結晶とＡｌＧａＮ結晶とのヘテロ界面には、ＧａＮとＡｌＧａＮとのヘテロ接合における格子歪みによるピエゾ分極や自発分極の相乗効果で内部電界が発生し、高密度の２ＤＥＧ層が形成され、ＨＥＭＴがノーマリーオン動作を示すようになる。ＧａＮ結晶の半極性面Ｓ2にＡｌＧａＮ結晶を形成した場合、ＧａＮ結晶の極性面Ｓ1にＡｌＧａＮ結晶を形成した場合に比べて、ＨＥＭＴがノーマリーオフ動作を示す程までに極性が小さくなり、２ＤＥＧ密度は減少する。
次に、図１を再び参照し、第１実施形態の半導体装置について説明する。
電子走行層７の上面Ｓが極性面で、この極性面上に電子供給層８を形成する場合、図１の縦型ＨＥＭＴは、電子走行層７と電子供給層８とのヘテロ界面に発生する２ＤＥＧにより、ノーマリーオン動作を示すこととなる。
しかしながら、本実施形態の電子走行層７の上面Ｓは半極性面であるため、電子供給層８は電子走行層７の半極性面に積層されている。よって、本実施形態においては、電子供給層８が電子走行層７の極性面に形成される場合に比べて、ほぼノーマリーオフ動作が可能な程まで２ＤＥＧ濃度は減少する。よって、本実施形態によれば、半極性面で２ＤＥＧの発生量を抑制することにより、図１のＨＥＭＴはノーマリーオフ動作を示し、バイアス電圧印加時のオン抵抗を低減しかつ電子移動度を向上させることが可能となる。
また、本実施形態のＨＥＭＴは、ゲート電極１２の片側のみにソース電極１３が配置された構造を有している。また、本実施形態のｐ型半導体層５は、チャネルをピンチオフしバリア層としての機能を有している。ｐ型半導体層５上に電子走行層７や電子供給層８を積層しない構造を採用する場合には、エッチング処理などによりｐ型半導体層５の表面にダメージを受けると、ｐ型半導体層５がｎ型化したり高抵抗化する。このような構造では、バイアス電圧印加時のチャネル抵抗が増大し電子移動度が低下してしまう。一方、本実施形態によれば、電子走行層７の上面Ｓ上に電子供給層８を設けることにより、バイアス電圧がゼロでもチャネルをピンチオフし、電子移動度を向上させることが可能となる。なお、本実施形態のセル構造は、多角形、円形、不整形などの形状を有することが可能である。
図３〜図５は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、図３(ａ)に示すように、基板１上にバッファ層２、第１のｎ型コンタクト層３、およびドリフト層４を順次形成する。ドリフト層４の上面は、例えば（０００１）面である。
次に、図３(ｂ)に示すように、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、ドリフト層４に開口部Ｈ1を形成する。次に、開口部Ｈ1の側部および下部に、ｐ型半導体層５を形成する。次に、開口部Ｈ1内にｐ型半導体層５を介して第２のｎ型コンタクト層６を形成する。符号Ｗは、ｐ型半導体層５の最上部のＸ方向の幅を示す。幅Ｗは、チャネルの電子（２ＤＥＧ）を空乏化する程度の幅に設定されており、例えば１００ｎｍ以下である。また、ｐ型半導体層５に対してｎ型不純物をイオン注入して第２のｎ型コンタクト層６を形成してもよい。
次に、図３(ｃ)に示すように、ドリフト層４、ｐ型半導体層５、および第２のｎ型コンタクト層６上に電子走行層７を成長させる。図３(ｃ)の電子走行層７の膜厚は、電子移動度やピンチオフが劣化しない程度の膜厚に設定されており、例えばｐ型半導体層５の最上面と後述する電子供給層８の下面との間の距離が１００ｎｍ以下である。図３(ｃ)の電子走行層７の上面は、極性面である。
次に、図３(ｃ)の電子走行層７上にレジストを塗布し、リソグラフィによりＨＥＭＴの形成予定領域に開口部を有するレジストマスクを電子走行層７上に形成する。次に、このレジストマスクを利用したエッチングなどにより電子走行層７に段差を形成する。次に、ＮＨ３（アンモニア）ガスを含む雰囲気中でウェハを加熱処理する。その結果、電子走行層７の上面Ｓが半極性面になる（図４(ａ)）。
次に、図４(ｂ)に示すように、電子走行層７の上面Ｓ上に電子供給層８を形成する。電子供給層８の膜厚の例は、２５ｎｍである。
続いて、オーミックコンタクトを形成する方法および過程を説明する。
次に、図４(ｃ)に示すように、電子供給層８上に不図示のレジストを塗布し、リソグラフィおよびＲＩＥにより、電子供給層８および電子走行層７を貫通する第１開口部Ｈ2Aを形成する。その後、リフトオフ法によりレジストマスクを除去する。
次に、図４(ｃ)に示すように、不図示のレジストをウェハ全面に塗布し、リソグラフィおよびＲＩＥにより、第１開口部Ｈ2A内のｐ型半導体層５上に第１開口部Ｈ2Aよりも面積の小さい第２開口部Ｈ2Bを形成する。次に、このレジストマスクを利用して、第２開口部Ｈ2B内にｐ型コンタクト層９とｐ型ソース層１０とを順次形成する。その後、リフトオフ法によりレジストマスクを除去する。
次に、図５(ａ)に示すように、ソース電極１３の形成予定領域以外をレジストマスクで覆った状態で、第２のｎ型コンタクト層６およびｐ型ソース層１０上にソース電極１３を形成する。ソース電極１３の材料の例は、オーミック電極材料であり、例えば、Ａｌ（アルミニウム）層、Ｔｉ（チタン）層、Ｎｉ（ニッケル）層、およびＡｕ（金）層の少なくともいずれかを含む積層膜である。その後、リフトオフ法によりレジストマスクを除去する。
次に、図５(ｂ)に示すように、電子供給層８上にゲート絶縁膜１１を形成する。ゲート絶縁膜１１は、電子供給層８およびソース電極１３上に形成してもよい。次に、電子供給層８上にゲート絶縁膜１１を介してゲート電極１２を形成する。
次に、図５(ｂ)に示すように、基板１の裏面に、ドレイン電極１４を形成するための開口部Ｈ3を形成する。開口部Ｈ3は、基板１およびバッファ層２を貫通し、第１のｎ型コンタクト層３に到達するように形成される。次に、開口部Ｈ3の上部および側部と基板１の下部にドレイン電極１４を形成する。ドレイン電極１４の材料の例は、オーミック電極材料であり、例えば、Ａｌ層、Ｔｉ層、Ｎｉ層、およびＡｕ層の少なくともいずれかを含む積層膜である。
次に、図５(ｂ)に示すように、リソグラフィおよびエッチングにより、基板１上に素子分離用の開口部Ｈ4を形成する。その結果、基板１上にＨＥＭＴが形成される。
その後、基板１上に層間絶縁膜１５が形成される。さらに、基板１上に種々の層間絶縁膜、配線層などが形成される。このようにして、第１実施形態の半導体装置を製造することができる。
以上のように、本実施形態の電子走行層７は、ドリフト層４、ｐ型半導体層５、および第２のｎ型コンタクト層６上に形成され、本実施形態の電子供給層８は、電子走行層７の半極性面に形成される。よって、本実施形態によれば、電子走行層７と電子供給層８との界面における２ＤＥＧの発生量を抑制することができ、その結果、窒化物半導体材料を利用した縦型の電界効果トランジスタのオン抵抗を低減しかつ電子移動度を向上させることが可能となる。
（第２実施形態）
図６は、第２実施形態の半導体装置の構造を示す断面図である。
図６の電子供給層８は、電子走行層７の上部および側部と、第２のｎ型コンタクト層６の上部と、ソース電極１３の側部とに接しており、第２のｎ型コンタクト層６とソース電極１３との間に介在している。本実施形態によれば、第１実施形態よりも縦型の電界効果トランジスタのオン抵抗を低減しかつ電子移動度を向上させることが可能となる。
図７は、第２実施形態の半導体装置の製造方法を示す断面図である。
まず、図３(ａ)〜図４(ａ)の工程を実施する。
次に、図７(ａ)に示すように、リソグラフィおよびＲＩＥにより、第３電子走行部７の一部が除去された開口部Ｈ2を形成する。
次に、図７(ｂ)に示すように、電子供給層８をウェハ全面に形成する。その結果、電子供給層８が、電子走行層７の上部および側部と、開口部Ｈ2内の第２のｎ型コンタクト層６およびｐ型半導体層５の上部とに形成される。
次に、図４(ｃ)〜図５(ｂ)の工程を実施する。その結果、図７(ｃ)に示すように、基板１上にＨＥＭＴが形成される。このようにして、第２実施形態の半導体装置を製造することができる。
（第３実施形態）
図８は、第３実施形態の半導体装置の構造を示す断面図である。
図８の電子走行層７と電子供給層８は、ソース電極１３の側部に接している。本実施形態によれば、第１および第２実施形態よりも、電子走行層７と電子供給層８とのヘテロ界面の面積を広くすることができる。よって、本実施形態によれば、第１および第２実施形態よりも縦型の電界効果トランジスタの電子移動度を向上させることが可能となる。
図９は、第３実施形態の半導体装置の製造方法を示す断面図である。
まず、図３(ａ)〜図４(ｂ)の工程を実施する。
次に、図９(ａ)に示すように、リソグラフィおよびＲＩＥにより、電子供給層８、電子走行層７、および第２のｎ型コンタクト層６を貫通する開口部Ｈ2を形成する。
次に、開口部Ｈ2以外をレジストマスクで覆った状態で、図４(ｃ)の工程を実施する。次に、図５(ａ)および図５(ｂ)の工程を実施する。その結果、図９(ｂ)に示すように、基板１上にＨＥＭＴが形成される。このようにして、第３実施形態の半導体装置を製造することができる。
（第４実施形態）
図１０は、第４実施形態の半導体装置の構造を示す断面図および平面図である。
図１０(ａ)は、図１０(ｃ)の平面図におけるＩ−Ｉ’線に沿った断面図である。図１０(ｂ)は、図１０(ｃ)の平面図や図１０(ａ)の断面図におけるＪ−Ｊ’線に沿った断面図である。図１０(ｃ)の符号Ｒは、ＨＥＭＴの動作領域を示す。なお、図１０(ｂ)と図１０(ｃ)においては、基板１、バッファ層２、第１のｎ型コンタクト層３、およびドリフト層４の図示が省略されている。
本実施形態の半導体装置は、図１０(ｂ)と図１０(ｃ)に示すように、動作領域Ｒを挟むように配置された二組のｐ型コンタクト層９とｐ型ソース層１０とを備えている。一組のｐ型コンタクト層９とｐ型ソース層１０は、ソース電極１３の＋Ｙ方向に配置されており、もう一組のｐ型コンタクト層９とｐ型ソース層１０は、ソース電極１３の−Ｙ方向に配置されている。ソース電極１３は、前者の組と後者の組との間に配置されている。
なお、本実施形態の電子走行層７と電子供給層８は、第１実施形態と同じ形状を有しているが、第２または第３実施形態と同じ形状を有していてもよい。本実施形態によれば、第１〜第３実施形態に比べて、ＨＥＭＴのＸ方向の幅を短くすることが可能となる。
図１１〜図１４は、第４実施形態の半導体装置の製造方法を示す断面図および平面図である。
まず、図１１(ａ)および図１１(ｂ)に示すように、基板１上にバッファ層２、第１のｎ型コンタクト層３、およびドリフト層４を順次形成する。次に、リソグラフィおよびＲＩＥにより、ドリフト層４に開口部Ｈ1を形成する。次に、開口部Ｈ1の側部および下部に、ｐ型半導体層５を形成する。
次に、図１２(ａ)〜図１２(ｃ)に示すように、開口部Ｈ1内にｐ型半導体層５を介して第２のｎ型コンタクト層６を形成する。次に、ドリフト層４、ｐ型半導体層５、および第２のｎ型コンタクト層６上に電子走行層７を形成し、電子走行層７の上面Ｓ（半極性面）上に電子供給層８を形成する。なお、図示の便宜上、図１２(ｃ)の電子走行層７と電子供給層８は、ＨＥＭＴの動作領域Ｒに限定して図示されている。次に、リソグラフィおよびＲＩＥにより、電子供給層８および電子走行層７を貫通する開口部Ｈ2を形成する。次に、図１２(ｂ)と図１２(ｃ)に示すように、ｐ型コンタクト層９とｐ型ソース層１０の形成予定領域以外をレジストマスクで覆った状態で、開口部Ｈ2内のｐ型半導体層５上にｐ型コンタクト層９とｐ型ソース層１０とを順次形成する。このようにして、動作領域Ｒを挟む二組のｐ型コンタクト層９とｐ型ソース層１０とが形成される。
次に、図１３(ａ)〜図１３(ｃ)に示すように、ソース電極１３の形成予定領域以外をレジストマスクで覆った状態で、ｐ型半導体層５、第２のｎ型コンタクト層６、およびｐ型ソース層１０上にソース電極１３を形成する。
次に、図５(ｂ)の工程を実施する。その結果、図１４(ａ)〜図１４(ｃ)に示すように、基板１上にＨＥＭＴが形成される。このようにして、第４実施形態の半導体装置を製造することができる。
（第５実施形態）
図１５は、第５実施形態の半導体装置の構造を示す断面図である。
本実施形態においては、ドリフト層４とｐ型半導体層５は、電子走行層７の下部に接しており、第２のｎ型コンタクト層６は、電子走行層７と電子供給層８の側部に接している。符号Ｗは、ｐ型半導体層５と電子走行層７との界面のＸ方向の幅を示す。本実施形態における幅Ｗの例は、１００ｎｍ以下である。
また、本実施形態の半導体装置は、第４実施形態と同様に、二組のｐ型コンタクト層９とｐ型ソース層１０とを備えている（図示せず）。一組のｐ型コンタクト層９とｐ型ソース層１０は、ソース電極１３の＋Ｙ方向に配置されており、もう一組のｐ型コンタクト層９とｐ型ソース層１０は、ソース電極１３の−Ｙ方向に配置されている。ソース電極１３は、前者の組と後者の組との間に配置されている。
本実施形態によれば、第１〜第３実施形態に比べて、ＨＥＭＴのＸ方向の幅を短くすることが可能となる。
図１６〜図２０は、第５実施形態の半導体装置の製造方法を示す断面図および平面図である。
まず、図１６(ａ)に示すように、基板１上にバッファ層２、第１のｎ型コンタクト層３、およびドリフト層４を順次形成する。
次に、図１６(ｂ)に示すように、リソグラフィおよびＲＩＥにより、ドリフト層４に開口部Ｈ1を形成する。次に、開口部Ｈ1内にｐ型半導体層５を形成する。ｐ型半導体層５の厚さは、例えば１００ｎｍ以下である。
次に、図１６(ｃ)に示すように、ドリフト層４およびｐ型半導体層５上に電子走行層７を形成し、電子走行層７の上面Ｓ（半極性面）上に電子供給層８を形成する。
次に、図１７(ａ)および図１７(ｂ)に示すように、レジストマスク２１を利用したＲＩＥにより、電子供給層８および電子走行層７を貫通する開口部Ｈ2Cを形成する。なお、図示の便宜上、図１７(ｂ)の電子走行層７と電子供給層８は、ＨＥＭＴの動作領域Ｒに限定して図示されている。次に、レジストマスク２１を除去する。
次に、図１８(ａ)および図１８(ｂ)に示すように、第２のｎ型コンタクト層６の形成予定領域以外を覆い開口部Ｈ2Dを有するレジストマスク２２を形成する。
次に、図１９(ａ)に示すように、レジストマスク２２を利用して、開口部Ｈ2D内のｐ型半導体層５上に第２のｎ型コンタクト層６を形成する。次に、レジストマスク２２を除去する。
次に、図１９(ｂ)に示すように、ｐ型コンタクト層９およびｐ型ソース層１０の形成予定領域以外にレジストマスク２３を形成し、ＲＩＥなどのエッチングによりｐ型半導体層５を露出させる開口部Ｈ2Eを形成する。
次に、図１９(ｃ)に示すように、レジストマスク２３を利用して、開口部Ｈ2E内のｐ型半導体層５上にｐ型コンタクト層９とｐ型ソース層１０とを順次形成する。その後、リフトオフ法によりレジストマスク２３を除去する。
次に、図２０(ａ)に示すように、レジストをウェハ全面に塗布し、リソグラフィによりソース電極１３の形成予定領域以外を覆い開口部Ｈ2Fを有するレジストマスク２４を形成する。
次に、図２０(ｂ)に示すように、開口部Ｈ2F内にソース電極１３を形成する。その後、リフトオフ法により、レジストマスク２４とその上のオーミック電極材料とを除去する。
次に、図２０(ｃ)に示すように、ゲート絶縁膜１１をウェハ全面に形成し、リソグラフィおよびエッチングにより、電子供給層８および第２のｎ型コンタクト層６上にゲート絶縁膜１１を介してゲート電極１２を形成する。その後、リフトオフ法により、不図示のレジストマスクとその上のゲート電極材料とを除去する。
次に、図５(ｂ)の工程を実施する。その結果、図１５に示すように、基板１上にＨＥＭＴが形成される。このようにして、第５実施形態の半導体装置を製造することができる。
なお、第１〜第５実施形態の基板１は、シリコン基板の代わりにＧａＮ基板としてもよい。基板１をＧａＮ基板とする場合には、基板１とその上に積層される窒化物半導体層との格子定数差が小さいという利点がある。よって、この場合には、基板１の裏面に開口部Ｈ3を形成する必要がない。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：バッファ層、３：第１のｎ型コンタクト層、
４：ドリフト層、５：ｐ型半導体層、６：第２のｎ型コンタクト層、
７：電子走行層、８：電子供給層、９：ｐ型コンタクト層、１０：ｐ型ソース層、
１１：ゲート絶縁膜、１２：ゲート電極、
１３：ソース電極、１４：ドレイン電極、１５：層間絶縁膜、
２１、２２、２３、２４：レジストマスク

Claims (7)

  1. 第１導電型またはイントリンシック型の第１半導体層と、
    前記第１半導体層上に設けられた第２導電型の第２半導体層と、
    前記第２半導体層上に設けられた前記第１導電型の第３半導体層と、
    前記第１、第２、および第３半導体層に接する第４半導体層と、
    前記第４半導体層の半極性面上に設けられた第５半導体層と、
    前記第５半導体層上に絶縁膜を介して設けられた制御電極と、
    を備える半導体装置。
  2. 前記第５半導体層は、前記第３および第４半導体層に接している、請求項１に記載の半導体装置。
  3. さらに、
    前記第３半導体層上に設けられた第１電極と、
    前記第１半導体層下に設けられた第２電極と、
    を備える請求項１または２に記載の半導体装置。
  4. 前記第４および第５半導体層は、前記第１電極に接している、請求項３に記載の半導体装置。
  5. 前記第１、第２、および第３半導体層は、前記第４半導体層の下部に接している、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第１および第２半導体層は、前記第４半導体層の下部に接しており、
    前記第３半導体層は、前記第４および第５半導体層の側部に接している、
    請求項１から４のいずれか１項に記載の半導体装置。
  7. 第１導電型またはイントリンシック型の第１半導体層を形成し、
    前記第１半導体層上に第２導電型の第２半導体層を形成し、
    前記第２半導体層上に前記第１導電型の第３半導体層を形成し、
    前記第１、第２、および第３半導体層に接する第４半導体層を形成し、
    前記第４半導体層の半極性面上に第５半導体層を形成し、
    前記第５半導体層上に絶縁膜を介して制御電極を形成する、
    ことを含む半導体装置の製造方法。
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