JP2009278028A - 半導体装置 - Google Patents
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Abstract
【課題】素子面積を大きくすることなく大電流を流すことのできる半導体装置を提供する。
【解決手段】導電性の支持基板と、支持基板の上に設けられた絶縁層と、絶縁層の上に設けられた第1の半導体層と、第1の半導体層の上に設けられたバッファ層と、バッファ層の上に設けられたAlXGa1−XN(0≦X≦1)を含む第2の半導体層と、第2の半導体層の上に設けられAlYGa1−YN(0≦Y≦1、X<Y)を含み、第2の半導体層よりもバンドギャップが大きい第3の半導体層と、第3の半導体層の上に設けられたソース電極と、第3の半導体層の上に設けられたドレイン電極と、第3の半導体層の上におけるソース電極とドレイン電極との間に設けられたゲート電極と、ドレイン電極を支持基板に電気的に接続させるドレイン側貫通電極とを備えた。
【選択図】図1
【解決手段】導電性の支持基板と、支持基板の上に設けられた絶縁層と、絶縁層の上に設けられた第1の半導体層と、第1の半導体層の上に設けられたバッファ層と、バッファ層の上に設けられたAlXGa1−XN(0≦X≦1)を含む第2の半導体層と、第2の半導体層の上に設けられAlYGa1−YN(0≦Y≦1、X<Y)を含み、第2の半導体層よりもバンドギャップが大きい第3の半導体層と、第3の半導体層の上に設けられたソース電極と、第3の半導体層の上に設けられたドレイン電極と、第3の半導体層の上におけるソース電極とドレイン電極との間に設けられたゲート電極と、ドレイン電極を支持基板に電気的に接続させるドレイン側貫通電極とを備えた。
【選択図】図1
Description
本発明は、半導体装置に関し、特に窒化物半導体のヘテロ接合構造を有する半導体装置に関する。
スイッチング電源やインバータなどの回路にはスイッチング素子やダイオードなどのパワー半導体素子が用いられ、このパワー半導体素子には高耐圧・低オン抵抗が求められる。耐圧とオン抵抗との間には、素子材料で決まるトレードオフ関係があるが、GaNやAlGaNなどの窒化物半導体や炭化珪素(SiC)などのワイドバンドギャップ半導体を素子材料として用いることで、シリコンに比べて、材料で決まるトレードオフ関係を改善でき、低オン抵抗化と高耐圧化が可能である。
GaNやAlGaNなどの窒化物半導体を用いた素子は優れた材料特性を持っているため、高性能なパワー半導体素子を実現できる。特に、AlGaNとGaNとのヘテロ構造を有するHEMT(High Electron Mobility Transistor)では、AlGaN層とGaN層との界面に、分極による高濃度の2次元電子ガスが発生するために、低オン抵抗が実現できる。
また、横型パワー素子の場合、特にゲート電極におけるドレイン側端部の電界集中を緩和し耐圧を向上させるため、素子表面の絶縁層上に、ソース電極に接続したフィールドプレート電極を設けた構造が知られている(例えば特許文献1)。
優れた特性を持つGaN系HEMTであるが、横型素子の場合、大容量化のためには大きな素子面積を必要とする。ソース電極側は、フィールドプレート電極を設けることで実効的なソース電極面積を大きくして比較的大きな電流を流すことが可能である。しかし、ドレイン電極側はフィールドプレート電極に相当する構成が設けられない、あるいは設けたとしてもソース電極側フィールドプレート電極に比べて小さいため、最大電流を流した場合配線抵抗の増加が顕著になる。このため、大容量化のためにはドレイン電極自体を大きくすることが必要で、素子面積が大きくなることが避けられなかった。
特開2006−86398号公報
本発明は、素子面積を大きくすることなく大電流を流すことのできる半導体装置を提供する。
本発明の一態様によれば、導電性の支持基板と、前記支持基板の上に設けられた絶縁層と、前記絶縁層の上に設けられた第1の半導体層と、前記第1の半導体層の上に設けられたバッファ層と、前記バッファ層の上に設けられたAlXGa1−XN(0≦X≦1)を含む第2の半導体層と、前記第2の半導体層の上に設けられ、AlYGa1−YN(0≦Y≦1、X<Y)を含み、前記第2の半導体層よりもバンドギャップが大きい第3の半導体層と、前記第3の半導体層の上に設けられたソース電極と、前記第3の半導体層の上に設けられたドレイン電極と、前記第3の半導体層の上における前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、前記ドレイン電極を前記支持基板に電気的に接続させるドレイン側貫通電極と、を備えたことを特徴とする半導体装置が提供される。
本発明によれば、素子面積を大きくすることなく大電流を流すことのできる半導体装置が提供される。
以下、図面を参照し、本発明の実施形態について説明する。以下の実施形態では、半導体装置としてGaN系HEMT(High Electron Mobility Transistor)を一例に挙げて説明する。
[第1の実施形態]
図1は、本発明の第1の実施形態に係る半導体装置の要部断面を示す模式図である。
図1は、本発明の第1の実施形態に係る半導体装置の要部断面を示す模式図である。
本実施形態に係る半導体装置は、導電性の支持基板1と、この支持基板1の上に設けられた絶縁層2と、絶縁層2の上に設けられた第1の半導体層としてのシリコン層3とを含むSOI(Silicon On Insulator)構造を有する。例えば、支持基板1は不純物を高濃度で含み導電性を有するシリコン基板であり、絶縁層2は酸化シリコン層である。
シリコン層3の上には、バッファ層4を介して、第2の半導体層としてのチャネル層5と、このチャネル層5よりもバンドギャップが大きな第3の半導体層としてのバリア層6とのヘテロ接合構造が設けられている。バッファ層4、チャネル層5およびバリア層6は、この順にシリコン層3上にエピタキシャル成長される。
チャネル層5はアンドープのAlXGa1−XN(0≦X≦1)を含み、バリア層6はアンドープもしくはn型のAlYGa1−YN(0≦Y≦1、X<Y)を含む。例えば、本実施形態では、チャネル層5はアンドープのGaN層であり、バリア層6はアンドープもしくはn型のAlGaN層である。
バッファ層4は、GaN系材料のエピタキシャル成長に適した材料が用いられる。例えば、バッファ層4として、AlN、AlGaNなどを用いることができる。
上記積層構造体は適切な方法で素子分離される。例えば、本実施形態では、チャネル層5とバリア層6とのヘテロ接合界面を含む部分をメサ形状にエッチングすることによって素子分離を行っている。
バリア層6の表面上には、ソース電極7とドレイン電極8とが互いに離間して設けられている。ソース電極7及びドレイン電極8は、それぞれバリア層6の表面にオーミック接触している。ソース電極7とドレイン電極8との間におけるバリア層6表面上には、ゲート電極9が設けられている。ゲート電極9は、バリア層6の表面にショットキー接触している。
ソース電極7とドレイン電極8との間におけるバリア層6表面上には、ゲート電極9を覆うようにしてフィールド絶縁層10が設けられている。フィールド絶縁層10の表面上にはフィールドプレート電極11が設けられている。フィールドプレート電極11は、ソース電極7の表面に接してその上に設けられると共に、ソース電極7側からゲート電極9を越えてゲート電極9とドレイン電極8との間の部分にまでフィールド絶縁層10上を延びて形成されている。
チャネル層5においてメサ形状に形成された部分の周辺部であってドレイン電極8側の部分には、トレンチ13が形成される。トレンチ13は、チャネル層5、バッファ層4、シリコン層3および絶縁層2を貫通して支持基板1に達する。トレンチ13の底部は、支持基板1と絶縁層2との界面よりも支持基板1側に位置する。
トレンチ13の内壁面には絶縁膜(例えばシリコン酸化膜)14が形成され、この内側に貫通電極15が充填されている。トレンチ13及びこの内部に充填された貫通電極15は、図1の紙面を貫く方向に連続的に延在する、あるいはその方向に間欠的に設けられていてもよい。
貫通電極15は、ドレイン電極8の表面上からバリア層6及びチャネル層5のメサ部側面を覆ってトレンチ上部にまで設けられた電極16を介して、ドレイン電極8と接続されている。貫通電極15及び電極16は、同材料(例えば、金属、多結晶シリコン等)で形成された一体の電極である。あるいは、貫通電極15はトレンチ内の埋め込み性に優れた材料を、電極16はより低抵抗な材料を、というように貫通電極15と電極16とは別の材料を用いてもよい。貫通電極15の下端は導電性の支持基板1に接しており、したがって、ドレイン電極8は、電極16及び貫通電極15を介して支持基板1と電気的に接続されている。
電極16におけるドレイン電極8上に設けられた部分の上にはさらに電極12が設けられ、電極12は電極16を介してドレイン電極8と電気的に接続されている。これにより、実質的なドレイン電極8の断面積が増大し、低抵抗化が図れる。
例えば、チャネル層5としてGaNをバリア層6としてAlGaNを用いたこれらのヘテロ接合構造において、AlGaNの方がGaNよりも格子定数が小さいことからAlGaN層に歪みが生じて、ピエゾ効果によりAlGaN層内にピエゾ分極が生じ、これにより、GaN層におけるAlGaN層との界面付近に2次元電子ガス30が形成される。ゲート電極9に印加するゲート電圧を制御することで、ゲート電極9下の2次元電子ガス濃度が増減し、ソース電極7とドレイン電極8間に流れるドレイン電流を制御できる。
また、本実施形態では、ソース電極7から、ゲート電極9とドレイン電極8との間の部分にかけての素子表面上にフィールド絶縁層10を介して、ソース電極7に接続されたフィールドプレート電極11を設けることで、特にゲート電極9におけるドレイン電極8側端部の電界集中を緩和し耐圧を向上させることができる。また、GaN系HEMTの場合、高電圧印加時にドレイン電流が減少する電流コラプス現象が問題となるが、上記フィールドプレート電極11による電界緩和効果が電流コラプスの抑制にも効果がある。
上記フィールドプレート電極11は素子表面上における比較的広い面積にわたって設けることができ、これにより実効的なソース電極面積を大きくしてソース電極側は比較的大きな電流を流すことが可能である。
そして、本実施形態では、ドレイン電極8が電極16及び貫通電極15を介して導電性の支持基板1と接続されているため、広い面積を有する支持基板1もドレイン電極配線の一部として機能させることができるため、ドレイン電極8自体の面積を増加させることなく、ドレイン電極側も大電流を流すことが可能となる。したがって、本実施形態によれば、素子面積を増大させることなくGaN系HEMTの大電流化を実現できる。
なお、支持基板1がドレイン電極8と同電位になると支持基板1からソース電極7に向けて電流(漏れ電流)が流れ、その場合FET(Field Effect Transistor)動作しなくなる。しかし、本実施形態では、支持基板1とソース電極7との間に絶縁層2が設けられているため、上記漏れ電流は絶縁層2により阻止され、問題なくFET動作させることができる。なお、バッファ層4を高抵抗にすることも考えられ得るが、ドレインに高電圧が印加されるパワー素子では高抵抗半導体層では漏れ電流を完全に阻止するには不十分である。
本実施形態では絶縁層2として酸化シリコンを用いているが、酸化シリコンの上にはGaN系材料は結晶成長できないため、絶縁層2の上に、GaN系材料の結晶成長可能な第1の半導体層としてシリコン層3を設けている。したがって、SOI構造の上に、GaN系材料の層が設けられた構造となっている。
[第2の実施形態]
図2は、本発明の第2の実施形態に係る半導体装置の要部断面を示す模式図である。上記第1の実施形態と同じ要素には同一符号を付している。
図2は、本発明の第2の実施形態に係る半導体装置の要部断面を示す模式図である。上記第1の実施形態と同じ要素には同一符号を付している。
本実施形態に係る半導体装置も、導電性の支持基板1と、この支持基板1の上に設けられた絶縁層2と、絶縁層2の上に設けられた第1の半導体層としてのシリコン層3とを含むSOI(Silicon On Insulator)構造を有する。
そして、シリコン層3の上には、バッファ層4を介して、第2の半導体層としてのチャネル層5と、このチャネル層5よりもバンドギャップが大きな第3の半導体層としてのバリア層6とのヘテロ接合構造が設けられている。
バリア層6の表面上には、ソース電極7とドレイン電極8とが互いに離間して設けられている。ソース電極7及びドレイン電極8は、それぞれバリア層6の表面にオーミック接触している。ソース電極7とドレイン電極8との間におけるバリア層6表面上には、ゲート電極9が設けられている。ゲート電極9は、バリア層6の表面にショットキー接触している。
本実施形態においても、ドレイン電極8は、電極16及び貫通電極15を介して支持基板1と電気的に接続されている。したがって、支持基板1もドレイン電極配線の一部として機能させることができるため、ドレイン電極8自体の面積を増加させることなく、ドレイン電極側も大電流を流すことが可能となる。
さらに、本実施形態では、チャネル層5においてメサ形状に形成された部分の周辺部であってソース電極7側の部分には、トレンチ23が形成される。トレンチ23は、チャネル層5およびバッファ層4を貫通してシリコン層3に達する。そして、そのシリコン層3は、高濃度に不純物が添加され導電性を有する。
トレンチ23の内壁面には絶縁膜(例えばシリコン酸化膜)24が形成され、この内側に貫通電極25が充填されている。トレンチ23及びこの内部に充填された貫通電極25は、図2の紙面を貫く方向に連続的に延在する、あるいはその方向に間欠的に設けられていてもよい。
貫通電極25は、ソース電極7の表面上からバリア層6及びチャネル層5のメサ部側面を覆ってトレンチ上部にまで設けられた電極26を介して、ソース電極7と接続されている。貫通電極25及び電極26は、同材料(例えば、金属、多結晶シリコン等)で形成された一体の電極である。あるいは、貫通電極25はトレンチ内の埋め込み性に優れた材料を、電極26はより低抵抗な材料を、というように貫通電極25と電極26とは別の材料を用いてもよい。貫通電極25の下端は導電性のシリコン層3に接しており、したがって、ソース電極7とシリコン層3とは、電極26及び貫通電極25を介して電気的に接続されている。
このような構造のため、実効的なソース電極面積を大きくして、ソース電極側に、より大きな電流を流すことが可能である。なおかつ、導電性のシリコン層3が素子裏面側のフィールドプレート電極として作用するので、さらなる高耐圧化が図れ、および電流コラプス現象抑制効果も高まる。
なお、本実施形態においても、支持基板1とシリコン層3との間に絶縁層2が設けられているため、ドレイン電位とされる支持基板1と、ソース電位とされるシリコン層3との間の漏れ電流を阻止することができる。支持基板1とシリコン層3に挟まれた絶縁層2にはドレイン−ソース間の高電圧がかかるため、その高電圧に耐え得る厚さにする必要がある。
また、ドレイン側の貫通電極15を形成するためのトレンチ13はシリコン層3を貫通しているが、トレンチ13の内壁面には絶縁膜14が形成されているため、貫通電極15はシリコン層3に対して絶縁され、短絡していない。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
前述した実施形態では、バリア層/チャネル層の組み合わせとして、AlGaN/GaNの組み合わせを例示したが、GaN/InGaNという組み合わせや、AlN/AlGaNという組み合わせなどにも本発明は適用可能である。
また、単純なAlGaN/GaNヘテロ構造を用いて説明を行ったが、最上層にGaNのキャップ層を形成したGaN/AlGaN/GaNヘテロ構造などにおいても本発明は問題なく実施可能である。
また、ゲート構造はショットキーゲート構造に限らず、MISゲート構造、リセスゲート構造としてもよい。
また、第1の半導体層3やバッファ層4の材料としては、その上に結晶品質の良いGaN系材料層が形成できれば何でもよい。また、第1の実施形態においては、第1の半導体層3は導電性を有していなくてもよい。
1…支持基板、2…絶縁層、3…第1の半導体層、4…バッファ層、5…第2の半導体層、6…第3の半導体層、7…ソース電極、8…ドレイン電極、9…ゲート電極、10…フィールド絶縁層、11…フィールドプレート電極、15…ドレイン側貫通電極、25…ソース側貫通電極、30…2次元電子ガス
Claims (5)
- 導電性の支持基板と、
前記支持基板の上に設けられた絶縁層と、
前記絶縁層の上に設けられた第1の半導体層と、
前記第1の半導体層の上に設けられたバッファ層と、
前記バッファ層の上に設けられたAlXGa1−XN(0≦X≦1)を含む第2の半導体層と、
前記第2の半導体層の上に設けられ、AlYGa1−YN(0≦Y≦1、X<Y)を含み、前記第2の半導体層よりもバンドギャップが大きい第3の半導体層と、
前記第3の半導体層の上に設けられたソース電極と、
前記第3の半導体層の上に設けられたドレイン電極と、
前記第3の半導体層の上における前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記ドレイン電極を前記支持基板に電気的に接続させるドレイン側貫通電極と、
を備えたことを特徴とする半導体装置。 - 前記ドレイン側貫通電極は、前記第1の半導体層及び前記絶縁層を貫通して前記支持基板に達するトレンチ内に設けられたことを特徴とする請求項1記載の半導体装置。
- 前記第1の半導体層は導電性を有し、
前記ソース電極を前記第1の半導体層に電気的に接続させるソース側貫通電極をさらに備えたことを特徴とする請求項1または2に記載の半導体装置。 - 前記第3の半導体層の上に設けられたフィールド絶縁層と、
前記フィールド絶縁層の上に設けられ、前記ソース電極に接続されたフィールドプレート電極と、
をさらに備えたことを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。 - 前記支持基板及び前記第1の半導体層はシリコンを含むことを特徴とする請求項1〜4のいずれか1つに記載の半導体装置。
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