WO2015008430A1 - 半導体装置 - Google Patents

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WO2015008430A1
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semiconductor layer
layer
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semiconductor device
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正洋 引田
英之 大来
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パナソニックＩｐマネジメント株式会社
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    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a semiconductor device applicable to a power switching element used for an inverter, a power supply circuit, and the like.
  • field effect transistors using a nitride semiconductor material typified by gallium nitride (GaN) as a power switching element have been actively researched.
  • GaN has a band gap that is about three times larger than silicon (Si), and the dielectric breakdown electric field is an order of magnitude larger.
  • Si silicon
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • IGBTs Insulated Gate Bipolar Transistors
  • ⁇ Power switching elements need to have low on-resistance to reduce power loss.
  • a normally-off characteristic that cuts off the current at zero bias is indispensable from the viewpoint of safety.
  • a technique for realizing normally-off and low on-resistance of FET using GaN an example in which a p-type nitride semiconductor layer is used for the gate portion and a gate recess is formed under the p-type nitride semiconductor layer has been reported. (First embodiment of Patent Document 1). With this structure, the two-dimensional electron gas concentration directly under the gate electrode can be reduced, so that both normally-off characteristics can be easily reduced and the on-resistance can be reduced.
  • the gate is significantly larger than the Schottky gate electrode structure formed on the AlGaN barrier layer which has been the mainstream structure in the FET using GaN so far.
  • the leakage current can be reduced, it is necessary to further reduce the gate leakage current in order to realize a leakage current equivalent to that of a power switching element using Si.
  • AlGaN represents a mixed crystal of AlN and GaN. That is, Al x Ga 1-x N (x is a value in the range of 0 ⁇ x ⁇ 1).
  • an object of the present invention is to provide a normally-off type semiconductor device applicable to a power switching element by reducing gate leakage current.
  • a semiconductor device of the present invention is formed on a substrate, a first nitride semiconductor layer including a channel formed on the substrate, and the first nitride semiconductor layer, And a second nitride semiconductor layer having a larger band gap energy than the first nitride semiconductor layer.
  • a source electrode and a drain electrode formed on the first or second nitride semiconductor layer; a p-type third nitride semiconductor layer formed on the second nitride semiconductor layer; And a gate electrode formed between the source electrode and the drain electrode.
  • the first and second layers are formed from the upper surface of the second nitride semiconductor layer.
  • Magnesium of 1 ⁇ 10 18 cm ⁇ 3 or more is added until it exceeds the interface of the nitride semiconductor layer.
  • 1 ⁇ 10 18 is formed in the fourth nitride semiconductor layer.
  • Magnesium of cm ⁇ 3 or more is added.
  • the second and first nitride semiconductor layers from the second nitride semiconductor layer in the region immediately below the p-type third nitride semiconductor layer which is a main factor of the gate leakage current. Since a high concentration of magnesium of 1 ⁇ 10 18 cm ⁇ 3 or more compensates for residual n-type impurities caused by lattice defects at the heterointerface, gate leakage current can be reduced.
  • the region immediately below the third nitride semiconductor layer to which magnesium of 1 ⁇ 10 18 cm ⁇ 3 or more is added includes the first nitride semiconductor layer, the second nitride semiconductor layer, and the like. From the interface to the lower part of 1 nm or more and 10 nm or less.
  • a semiconductor device including a substrate, a first nitride semiconductor layer including a channel formed on the substrate, and a first nitride semiconductor layer formed on the first nitride semiconductor layer. And a second nitride semiconductor layer having a larger band gap energy than the layer. Furthermore, a source electrode and a drain electrode formed on the first nitride semiconductor layer or the second nitride semiconductor layer, and a p-type third nitride formed on the second nitride semiconductor layer A semiconductor layer; and a gate electrode formed on the third nitride semiconductor layer and disposed between the source electrode and the drain electrode.
  • a first recess is formed in the first nitride semiconductor layer, a fourth nitride semiconductor layer is embedded in the first recess, and a fourth nitride Magnesium of 1 ⁇ 10 18 cm ⁇ 3 or more is added to the physical semiconductor layer.
  • the channel resistance other than the gate region can be reduced, and the on-resistance of the semiconductor device can be reduced.
  • the second recess is formed in the second nitride semiconductor layer in the region immediately below the third nitride semiconductor layer, and the third nitride semiconductor layer is formed in the second recess. Is a semiconductor device in which is embedded.
  • the semiconductor device of the present invention in the second nitride semiconductor layer excluding the second recess, the same depth as the depth of the magnesium addition region of 1 ⁇ 10 18 cm ⁇ 3 or more below the second recess, This is a semiconductor device in which magnesium of 1 ⁇ 10 18 cm ⁇ 3 or more is added to the surface portion.
  • the channel resistance other than the gate region can be reduced, and the on-resistance of the semiconductor device can be reduced.
  • the semiconductor device of the present invention is a semiconductor device in which the depth of the first recess is 1 nm or more.
  • the high-concentration Mg diffusion region reaches the heterointerface between the i-type AlGaN layer and the i-type GaN layer in which high-density lattice defects exist, so that an effect of reducing the gate leakage current can be obtained.
  • the semiconductor device of the present invention is a semiconductor device in which the concentration of magnesium in a magnesium addition region of 1 ⁇ 10 18 cm ⁇ 3 or more excluding the third nitride semiconductor layer is 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the reduction of the two-dimensional electron gas concentration can be suppressed by suppressing the Mg concentration or suppressing the increase of lattice defects due to Mg.
  • Sectional drawing which shows the semiconductor device which concerns on the 1st Embodiment of this invention. Sectional drawing which shows the semiconductor device which concerns on the 2nd Embodiment of this invention.
  • (A)-(c) Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment.
  • A)-(c) Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment.
  • (A)-(c) Sectional drawing which shows the semiconductor device based on the 3rd Embodiment of this invention.
  • A)-(c) Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment.
  • (A)-(c) Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment.
  • FIG. 1 is a cross-sectional view showing the semiconductor device according to the present embodiment.
  • the semiconductor device according to the present embodiment is a field effect transistor.
  • the semiconductor device of the present embodiment includes a buffer layer 102 having a thickness of 2 ⁇ m, an undoped i-type GaN layer 103 having a thickness of 2 ⁇ m, and a thickness of 25 nm on a substrate 101 made of Si.
  • the i-type AlGaN layer 104 having an Al composition ratio of 15% and the p-type GaN layer 105 having a thickness of 200 nm are sequentially formed.
  • the buffer layer 102 has a laminated structure in which an AlN layer (not shown) and an AlGaN layer (not shown) are alternately repeated a plurality of times.
  • the p-type GaN layer 105 is selectively formed in a predetermined region (hereinafter referred to as a gate region) on the i-type AlGaN layer 104.
  • “undoped (i-type)” means that the semiconductor layer is not intentionally doped with impurities when the semiconductor layer is epitaxially grown.
  • a gate electrode 108 made of Pd is provided on the p-type GaN layer 105.
  • a source electrode 106 and a drain electrode 107 made of Ti and Al are provided on the i-type AlGaN layer 104.
  • the contact between the p-type GaN layer 105 and the gate electrode 108 is an ohmic contact. Further, the contact between the source electrode 106 and the drain electrode 107 and the i-type AlGaN layer 104 is an ohmic contact. That is, the source electrode 106 and the drain electrode 107 are each electrically connected to a two-dimensional electron gas channel (not shown) formed at the heterointerface between the i-type AlGaN layer 104 and the i-type GaN layer 103.
  • the source electrode 106 and the drain electrode 107 are not formed with the i-type AlGaN layer 104 on the i-type GaN layer 103. It may be formed in a region.
  • the p-type GaN layer 105 and the gate electrode 108 are formed at positions biased toward the source electrode 106 side. This is because by increasing the distance between the gate electrode 108 and the drain electrode 107, the electric field generated when a high drain voltage is applied is relaxed and the breakdown voltage of the semiconductor element is improved.
  • the distance between the p-type GaN layer 105 serving as the gate portion and the drain electrode 107 is preferably about 10 to 20 ⁇ m, and in this embodiment, it is 10 ⁇ m.
  • the distance between the source electrode 106 and the gate electrode 108 is 1 ⁇ m
  • the gate length is 1 ⁇ m.
  • the gate length is the width of the p-type GaN layer 105 along the direction connecting the source electrode 106 and the drain electrode 107.
  • Mg has a depth of 1 ⁇ 10 18 cm ⁇ 3 or more from the i-type AlGaN layer 104 to a hetero interface between the i-type AlGaN layer 104 and the i-type GaN layer 103.
  • a Mg diffusion region 109 existing in a concentration is formed.
  • the concentration sufficient for p-type conversion is about 1 ⁇ 10 19 cm ⁇ 3 , but in the present invention, the concentration is 1 ⁇ 10 4 sufficient for p-type conversion.
  • the i-type GaN layer 103 or the i-type AlGaN layer 104 usually has high-density lattice defects based on unbonded nitrogen atoms or the like. Since this lattice defect acts as a residual n-type impurity, even an undoped layer is the same as a state where an n-type impurity having a concentration of about 1 ⁇ 10 16 cm ⁇ 3 is doped. In the Mg diffusion region 109, the residual n-type impurity is compensated by Mg which is a p-type impurity.
  • the Mg concentration in the Mg diffusion region 109 is 1 ⁇ 10 18 cm ⁇ 3 or more, which is two orders of magnitude higher than the residual n-type impurity concentration. Necessary.
  • the gate leakage current can be reduced by an order of magnitude or more compared with the conventional FET by forming a high concentration Mg diffusion region of 1 ⁇ 10 18 cm ⁇ 3 or more up to the hetero interface of the channel. This is presumably because the diffused high-concentration Mg compensates for residual n-type impurities due to lattice defects formed at the nitride semiconductor layer in the gate region and its heterointerface. Therefore, in this embodiment, the gate leakage current through the residual n-type impurity can be reduced.
  • the Mg diffusion region 109 having a high concentration of 1 ⁇ 10 18 cm ⁇ 3 or more reaches the hetero interface between the i-type AlGaN layer 104 and the i-type GaN layer 103, the resistance of the two-dimensional electron gas channel is high in the Mg diffusion region 109.
  • the gate length is smaller than the distance between the source electrode 106 and the drain electrode 107, and the Mg diffusion region 109 having a high concentration of 1 ⁇ 10 18 cm ⁇ 3 or more with respect to the total channel length. Since the proportion of the channel length is as small as 1/10 or less, the effect on the increase in the on-resistance of the FET is negligible.
  • the high-concentration Mg diffusion region 109 of 1 ⁇ 10 18 cm ⁇ 3 or more includes the i-type AlGaN layer 104 and the i-type GaN layer in which high-density lattice defects exist. It is only necessary to reach at least the heterointerface with 103, and it is preferable that it slightly exceeds. Specifically, the Mg diffusion region immediately below the p-type GaN layer 105 only needs to reach a depth of 1 nm or more in the i-type GaN layer 103.
  • the depth of the Mg diffusion region diffusing into the i-type GaN layer 103 exceeds 10 nm, the resistance of the two-dimensional electron gas channel increases, which is not preferable. If the Mg concentration becomes too high, the undoped layer becomes p-type, or lattice defects due to Mg increase, so that the two-dimensional electron gas concentration decreases and the channel resistance increases. Therefore, 1 ⁇ 10 19 cm ⁇ 3 The following is preferred.
  • FIG. 2 shows a cross-sectional view of a semiconductor device according to the second embodiment of the present invention.
  • the same components as those in FIG. 2 are identical.
  • the gate recess portion 201 is formed in which the thickness of the i-type AlGaN layer 104 having an Al composition ratio of 15% is as thick as 60 nm and the depth from the surface of the i-type AlGaN layer 104 is 35 nm.
  • a p-type GaN layer 105 is formed so as to fill the gate recess portion 201.
  • the Mg diffusion region 109 reaches the heterointerface between the i-type AlGaN layer 104 and the i-type GaN layer 103 in a region immediately below the gate recess portion 201.
  • the Mg concentration of the Mg diffusion region 109 is 1 ⁇ 10 18 cm ⁇ 3 or more.
  • the Mg diffusion region 109 is uniformly formed on the surface of the i-type AlGaN layer 104 at the same depth as directly under the gate recess portion 201.
  • the width of the bottom of the gate recess 201 along the direction connecting the source electrode 106 and the drain electrode 107 is 1 ⁇ m.
  • the gate recess portion 201 by forming the gate recess portion 201 by increasing the thickness of the i-type AlGaN layer 104, the channel resistance other than the gate region can be reduced, and the on-resistance of the semiconductor device can be reduced.
  • the residual n-type impurities caused by lattice defects formed at the heterointerface of the channel are compensated by high-concentration Mg, so that the gate leakage current is reduced. Can do.
  • the gate recess Since the high-concentration Mg diffusion region 109 does not reach the heterointerface between the i-type AlGaN layer 104 and the i-type GaN layer 103 in a region other than directly under the 201, an increase in channel resistance other than directly under the gate recess portion 201 is suppressed. Can do.
  • 4A to 4C are steps that follow the steps shown in FIGS. 3A to 3C.
  • a buffer composed of a stack of 2 ⁇ m thick AlN and AlGaN using a metal organic chemical vapor deposition (MOCVD) method on a substrate 101 made of Si.
  • MOCVD metal organic chemical vapor deposition
  • a layer 102, an i-type GaN layer 103 having a thickness of 2 ⁇ m, and an i-type AlGaN layer 104 having a thickness of 60 nm and an Al composition ratio of 15% are sequentially epitaxially grown.
  • the i-type AlGaN layer 104 in the gate region is removed by dry etching such as ICP (Inductive-Coupled Plasma) etching using chlorine gas, for example, and a gate recess having a depth of 35 nm is obtained. Part 201 is formed.
  • dry etching such as ICP (Inductive-Coupled Plasma) etching using chlorine gas, for example, and a gate recess having a depth of 35 nm is obtained.
  • Part 201 is formed.
  • a p-type GaN layer 105 having a thickness of 200 nm is epitaxially grown by MOCVD.
  • an Mg diffusion region 109 having a depth of about 30 nm is formed by epitaxial diffusion or thermal diffusion after growth.
  • the concentration and depth of the Mg diffusion region 109 can be controlled by the temperature of the epitaxial growth or after the heat treatment and the Mg concentration in the p-type GaN layer 105.
  • the heat treatment is performed at about 1000 ° C. during the growth.
  • the Mg concentration in the p-type GaN layer 105 may be increased to about 5 ⁇ 10 19 cm ⁇ 3. desirable. Further, impurities that become n-type dopants such as C and O are taken into the crystal at the epitaxial growth interface, which causes an increase in the gate leakage current, but is compensated by Mg in the Mg diffusion region 109. Can be suppressed.
  • a portion formed in a region other than the gate region of the p-type GaN layer 105 is selectively removed by ICP dry etching or the like. At this time, it is desirable to perform selective etching in which the etching rate of the i-type AlGaN layer 104 is lower than that of the p-type GaN layer 105 by adding oxygen gas to the chlorine gas.
  • heat treatment is performed at 600 ° C. in a nitrogen atmosphere to form the source electrode 106 and the drain electrode 107.
  • a gate electrode 108 made of Pd is formed on the p-type GaN layer 105.
  • the Mg diffusion region 109 is formed during the epitaxial growth of the p-type GaN layer 105, the depth of the Mg diffusion region 109 below the p-type GaN layer 105 and the i in the region where the p-type GaN layer 105 is not present above.
  • the Mg diffusion region depth in the type AlGaN layer 104 is the same.
  • the Mg diffusion region 109 is formed by heat treatment after the p-type GaN layer etching of FIG. 4A, the depth of the Mg diffusion region 109 under the p-type GaN layer 105 becomes deeper. Even in this case, the effect of reducing the gate leakage current can be obtained.
  • the Mg diffusion region depth immediately below the gate recess portion 201 is compared with the Mg diffusion region depth other than the gate region. The same or deeper.
  • FIG. 5 shows a cross-sectional view of a semiconductor device according to the third embodiment of the present invention.
  • a channel is formed at the heterointerface between the Mg-doped AlGaN layer 401 and the i-type GaN layer 103.
  • the Mg concentration of the Mg-doped AlGaN layer 401 is about 2 ⁇ 10 18 cm ⁇ 3 .
  • the width of the bottom of the gate recess 201 along the direction connecting the source electrode 106 and the drain electrode 107 is 1 ⁇ m.
  • a gate recess 201 is formed by ICP dry etching or the like.
  • the i-type AlGaN layer 104 is completely removed and etched to a depth that reaches the i-type GaN layer 103.
  • the etching depth of the i-type GaN layer 103 is determined in consideration of film thickness variation and dry etching rate variation of the i-type AlGaN layer 104 so that the i-type AlGaN layer 104 can be completely removed, but at least 1 nm or more is necessary.
  • the etching of the i-type GaN layer 103 becomes too deep, the curvature of the channel becomes large and the channel resistance becomes large.
  • the p-type nitride semiconductor layer is GaN.
  • a p-type AlGaN layer having an Al composition ratio equal to or lower than that of the underlying i-type AlGaN layer may be used.
  • the Al composition ratio is about 10%.
  • the p-type AlGaN layer or the p-type GaN layer may be laminated.

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Abstract

　ゲートリーク電流を低減し、パワースイッチング素子に適用可能なノーマリオフ型の半導体装置を提供する。　第１の窒化物半導体層の上に、第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層が形成され、その上にｐ型の第３の窒化物半導体層およびゲート電極が順に形成された半導体装置で、第３の窒化物半導体層の直下の領域において、第２の窒化物半導体層の上面から、第１窒化物半導体層と第２の窒化物半導体層との界面から１ｎｍ以上の下方まで１×１０１８ｃｍ－３以上のマグネシウムが添加されている。

Description

半導体装置
　本発明は、インバータ及び電源回路等に用いられるパワースイッチング素子に適用できる半導体装置に関するものである。
　近年、パワースイッチング素子として窒化ガリウム（ＧａＮ）に代表される窒化物半導体材料を用いた電界効果トランジスタ（ＦＥＴ：Field　Effect　Transistor）の研究が活発に行われている。ＧａＮは、シリコン（Ｓｉ）と比較してバンドギャップが約３倍大きく、絶縁破壊電界は１桁大きい。また、ＧａＮはＳｉと比べて飽和電子速度も大きいため、デバイスの高速化ができるという優れた材料特性を持つ。現在、パワースイッチング素子としてはＳｉを用いたＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）やＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）が使用されているが、ＧａＮを用いたＦＥＴへの置き換えを実現することにより、素子の小型軽量化や、電力損失の低減が期待されている。
　パワースイッチング素子では、電力損失低減のために低オン抵抗の実現が必要である。加えて、安全性の観点からゼロバイアス時に電流を遮断するノーマリオフ特性が不可欠である。ＧａＮを用いたＦＥＴのノーマリオフ化と低オン抵抗化を実現する技術としては、ゲート部にｐ型窒化物半導体層を用い、さらにそのｐ型窒化物半導体層下にゲートリセスを形成した例が報告されている（特許文献１の第１実施例）。この構造により、ゲート電極直下における２次元電子ガス濃度を低減できるため、ノーマリオフ特性の容易化と低オン抵抗化を両立できる。
　また、その他の背景技術として、ゲート部のｐ型窒化物半導体層下にｐ型不純物の拡散層を形成した例が報告されている（特許文献１の第２実施例）。この例においても前述の例と同様に、ゲート電極直下における２次元電子ガス濃度を低減できる。
特開２００９－２００３９５号公報
　しかしながら、ゲート部にｐ型窒化物半導体を用いた従来のＦＥＴでは、これまでＧａＮを用いたＦＥＴにおける主流の構造であったＡｌＧａＮバリア層上に形成したショットキーゲート電極構造に比べて大幅にゲートリーク電流を低減できるものの、Ｓｉを用いたパワースイッチング素子と同等レベルのリーク電流を実現するためには、さらなるゲートリーク電流の低減が必要であった。
　なお、ここでＡｌＧａＮとはＡｌＮとＧａＮとの混晶を表す。すなわち、ＡｌｘＧａ１－ｘＮ（ｘは０＜ｘ＜１の範囲におけるある値）である。
　本発明は上記の課題に鑑み、ゲートリーク電流を低減することにより、パワースイッチング素子に適用可能なノーマリオフ型の半導体装置を提供することを目的とする。
　上記課題を解決するために、本発明の半導体装置は、基板と、基板の上に形成されたチャネルを含む第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層とを備える。さらに第１もしくは第２の窒化物半導体層の上に形成されたソース電極及びドレイン電極と、第２の窒化物半導体層の上に形成されたｐ型の第３の窒化物半導体層と、第３の窒化物半導体層の上に形成され、ソース電極及びドレイン電極間に配置されたゲート電極とを備えを備える。さらに第３の窒化物半導体層の直下の領域において、第１の窒化物半導体層上に第１の凹部が形成されていない場合は、第２の窒化物半導体層の上面から第１と第２の窒化物半導体層の界面を超えるまで、１×１０１８ｃｍ－３以上のマグネシウムが添加される。また第１の窒化物半導体層上に第１の凹部が形成され、第１の凹部に第４の窒化物半導体層が埋め込まれている場合は、第４の窒化物半導体層に１×１０１８ｃｍ－３以上のマグネシウムが添加されている。
　この構成によれば、ゲートリーク電流の主要因となっている、ｐ型の第３の窒化物半導体層の直下の領域における第２の窒化物半導体層から第２と第１の窒化物半導体層のヘテロ界面にかけての格子欠陥起因の残留ｎ型不純物を、１×１０１８ｃｍ－３以上の高濃度のマグネシウムが補償するため、ゲートリーク電流を低減することができる。
　本発明の半導体装置は、１×１０１８ｃｍ－３以上のマグネシウムが添加された第３の窒化物半導体層の直下の領域は、第１の窒化物半導体層と第２の窒化物半導体層との界面から１ｎｍ以上かつ１０ｎｍ以下の下方までである。
　また、本発明の半導体装置は、基板と、基板の上に形成されたチャネルを含む第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層とを備える。さらに第１の窒化物半導体層または第２の窒化物半導体層の上に形成されたソース電極及びドレイン電極と、第２の窒化物半導体層の上に形成されたｐ型の第３の窒化物半導体層と、第３の窒化物半導体層の上に形成され、ソース電極及びドレイン電極間に配置されたゲート電極とを備える。さらに第３の窒化物半導体層の直下の領域において、第１の窒化物半導体層に第１の凹部が形成され、第１の凹部に第４の窒化物半導体層が埋め込まれ、第４の窒化物半導体層に１×１０１８ｃｍ－３以上のマグネシウムが添加されている。
　これにより、ゲート領域以外のチャネル抵抗を低減して、半導体装置のオン抵抗を低減することができる。
　また、本発明の半導体装置は、第３の窒化物半導体層の直下の領域において、第２の窒化物半導体層に第２の凹部が形成され、第２の凹部に第３の窒化物半導体層が埋め込まれている半導体装置である。
　これにより、Ｍｇを拡散させる必要がなく、ＡｌＧａＮ層中にドーピングしたＭｇによってチャネルのヘテロ界面に形成される格子欠陥起因の残留ｎ型不純物を補償できるため、残留ｎ型不純物を介したゲートリーク電流を低減することができる。
　また、本発明の半導体装置は、第２の凹部を除く第２の窒化物半導体層において、第２の凹部下方の１×１０１８ｃｍ－３以上のマグネシウム添加領域の深さと同じ深さ分、表面部に１×１０１８ｃｍ－３以上のマグネシウムが添加されている半導体装置である。
　これにより、ゲート領域以外のチャネル抵抗を低減して、半導体装置のオン抵抗を低減することができる。
　また、本発明の半導体装置は、第１の凹部の深さが１ｎｍ以上である半導体装置である。
　これにより、高濃度のＭｇ拡散領域が、高密度の格子欠陥が存在するｉ型ＡｌＧａＮ層とｉ型ＧａＮ層のヘテロ界面に到達するので、ゲートリーク電流低減効果を得られる。
　本発明の半導体装置は、第３の窒化物半導体層を除いた１×１０１８ｃｍ－３以上のマグネシウム添加領域のマグネシウムの濃度が１×１０１９ｃｍ－３以下である半導体装置である。
　これにより、Ｍｇ濃度を抑制し、またはＭｇによる格子欠陥の増加を抑制することで、２次元電子ガス濃度の低減を抑制することができる。
　以上説明したように、本発明の半導体装置によれば、ゲートリーク電流を低減したノーマリオフ型の半導体素子を実現することができる。
本発明の第１の実施形態に係る半導体装置を示す断面図 本発明の第２の実施形態に係る半導体装置を示す断面図 （ａ）～（ｃ）第２の実施形態に係る半導体装置の製造方法を示す断面図 （ａ）～（ｃ）第２の実施形態に係る半導体装置の製造方法を示す断面図 （ａ）～（ｃ）本発明の第３の実施形態に係る半導体装置を示す断面図 （ａ）～（ｃ）第３の実施形態に係る半導体装置の製造方法を示す断面図 （ａ）～（ｃ）第３の実施形態に係る半導体装置の製造方法を示す断面図
　（第１の実施形態）
　図１は、本実施形態に係る半導体装置を示す断面図である。本実施形態に係る半導体装置は、電界効果トランジスタである。図１に示すように、本実施形態の半導体装置は、Ｓｉからなる基板１０１の上に、厚さ２μｍのバッファ層１０２と、厚さ２μｍのアンドープであるｉ型ＧａＮ層１０３と、厚さ２５ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４と、厚さ２００ｎｍのｐ型ＧａＮ層１０５とが順次形成された構成を有している。バッファ層１０２は、ＡｌＮ層（図示せず）とＡｌＧａＮ層（図示せず）とを交互に複数回繰り返して形成される積層構造からなる。また、ｐ型ＧａＮ層１０５は、ｉ型ＡｌＧａＮ層１０４の上の所定の領域（以下、ゲート領域という）に選択的に形成されている。ここで、「アンドープ（ｉ型）」とは、半導体層をエピタキシャル成長した時に、半導体層に対し不純物が意図的にドーピングされていないことを意味する。ｐ型ＧａＮ層１０５の上にはＰｄからなるゲート電極１０８が設けられている。また、ｉ型ＡｌＧａＮ層１０４の上には、ともにＴｉとＡｌからなるソース電極１０６及びドレイン電極１０７が設けられている。ｐ型ＧａＮ層１０５とゲート電極１０８との接触は、オーミック接触である。また、ソース電極１０６およびドレイン電極１０７とｉ型ＡｌＧａＮ層１０４との接触は、それぞれオーミック接触である。すなわち、ソース電極１０６およびドレイン電極１０７はそれぞれ、ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に形成される２次元電子ガスチャネル(図示せず)と電気的に接続されている。なお、ｉ型ＧａＮ層１０３上の一部にｉ型ＡｌＧａＮ層１０４が形成される場合は、ソース電極１０６及びドレイン電極１０７が、ｉ型ＧａＮ層１０３上のｉ型ＡｌＧａＮ層１０４が形成されていない領域に形成されてもよい。
　ｐ型ＧａＮ層１０５とゲート電極１０８とは、ソース電極１０６の側に偏った位置に形成されている。これはゲート電極１０８とドレイン電極１０７との距離を大きくすることにより、高いドレイン電圧が印加されたときに生じる電界を緩和して、半導体素子の破壊耐圧を向上させるためである。例えば、耐圧６００Ｖのパワースイッチング素子へ適用する場合、ゲート部となるｐ型ＧａＮ層１０５とドレイン電極１０７との距離は１０～２０μｍ程度とすることが好ましく、本実施の形態では１０μｍとしている。なお、ソース電極１０６とゲート電極１０８との間隔は、１μｍであり、ゲート長は１μｍである。なお、ここでゲート長とは、ｐ型ＧａＮ層１０５の、ソース電極１０６とドレイン電極１０７とを結ぶ方向に沿った幅のことである。
　ｐ型ＧａＮ層１０５の表面近傍を除く領域の大部分は、５×１０１９ｃｍ－３程度のＭｇがドーピングされ、５×１０１７ｃｍ－３程度のキャリア濃度となっている。ｐ型ＧａＮ層１０５の表面から深さ方向に１０ｎｍ程度まで入った領域（図示せず）は、２×１０２０ｃｍ－３程度のＭｇがドーピングされている。ゲート領域であるｐ型ＧａＮ層１０５の直下において、ｉ型ＡｌＧａＮ層１０４からｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面までの深さにわたりＭｇが１×１０１８ｃｍ－３以上の濃度で存在するＭｇ拡散領域１０９が形成されている。ｐ型ＧａＮ層１０５のＭｇ濃度について、ｐ型化するのに十分な濃度は１×１０１９ｃｍ－３程度であるが、本発明においては、ｐ型化するのに十分な濃度の１×１０１９ｃｍ－３程度よりも数倍高濃度のＭｇをドーピングしたｐ型ＧａＮ層１０５を設けることにより、ｐ型ＧａＮ層１０５からのＭｇの熱拡散を容易にしている。
　ｉ型ＧａＮ層１０３あるいはｉ型ＡｌＧａＮ層１０４には、通常、窒素原子の未結合等に基づく高密度の格子欠陥が存在している。この格子欠陥は残留ｎ型不純物として作用するため、アンドープ層であっても、濃度が１×１０１６ｃｍ－３程度のｎ型不純物がドーピングされた状態と同様になる。Ｍｇ拡散領域１０９においては、ｐ型不純物であるＭｇによって残留ｎ型不純物が補償された状態となる。ＧａＮ中あるいはＡｌＧａＮ中のＭｇの活性化率は通常１％程度となるため、Ｍｇ拡散領域１０９のＭｇ濃度は、残留ｎ型不純物濃度よりも２桁高濃度の１×１０１８ｃｍ－３以上が必要となる。
　本発明者らは、チャネルのヘテロ界面まで１×１０１８ｃｍ－３以上の高濃度のＭｇ拡散領域を形成することにより、ゲートリーク電流を従来のＦＥＴよりも１桁以上低減できることを見出した。これは、拡散された高濃度のＭｇにより、ゲート領域の窒化物半導体層及びそのヘテロ界面に形成される格子欠陥起因の残留ｎ型不純物を補償しているためと考えられる。したがって、本実施形態では残留ｎ型不純物を介したゲートリーク電流を低減することができる。
　１×１０１８ｃｍ－３以上の高濃度のＭｇ拡散領域１０９がｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３のヘテロ界面まで到達した場合、Ｍｇ拡散領域１０９において２次元電子ガスチャネルの抵抗が高くなる。しかしながら本発明のＦＥＴではソース電極１０６とドレイン電極１０７との間の距離に比べてゲート長が小さく、全チャネル長さに対して１×１０１８ｃｍ－３以上の高濃度のＭｇ拡散領域１０９のチャネル長さの占める割合は１／１０以下と小さいため、ＦＥＴのオン抵抗の上昇に与える影響は軽微である。
　なお、十分なゲートリーク電流低減効果を得るために、１×１０１８ｃｍ－３以上の高濃度のＭｇ拡散領域１０９は、高密度の格子欠陥が存在するｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に少なくとも到達していればよく、少し超える程度がよい。具体的には、ｐ型ＧａＮ層１０５の直下のＭｇ拡散領域はｉ型ＧａＮ層１０３中に１ｎｍ以上の深さに到達していればよい。ただ、ｉ型ＧａＮ層１０３中に拡散するＭｇ拡散領域の深さが１０ｎｍを超えると２次元電子ガスチャネルの抵抗が高くなり好ましくない。また、Ｍｇ濃度が高くなり過ぎるとアンドープ層がｐ型化する、あるいはＭｇによる格子欠陥が増加することによって、２次元電子ガス濃度が下がり、チャネル抵抗が上昇するため、１×１０１９ｃｍ－３以下が好ましい。
　（第２の実施形態）
　本発明の第２の実施形態に係る半導体装置の断面図を図２に示す。図２において図１と同一の構成要素には同一の符号を付すことにより説明を省略する。
　本実施形態の半導体装置では、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４の厚さが６０ｎｍと厚く、且つｉ型ＡｌＧａＮ層１０４の表面からの深さが３５ｎｍのゲートリセス部２０１が形成されており、ゲートリセス部２０１を埋めるようにｐ型ＧａＮ層１０５が形成されている。Ｍｇ拡散領域１０９は、ゲートリセス部２０１の直下の領域においてｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に到達している。Ｍｇ拡散領域１０９のＭｇ濃度は、１×１０１８ｃｍ－３以上である。ゲートリセス部２０１の直下以外の領域では、ゲートリセス部２０１の直下と同じ深さでｉ型ＡｌＧａＮ層１０４の表面に一様にＭｇ拡散領域１０９が形成されている。ここで、ゲートリセス部２０１の底部の、ソース電極１０６とドレイン電極１０７とを結ぶ方向に沿った幅は、１μｍである。
　このようにｉ型ＡｌＧａＮ層１０４を厚膜化してゲートリセス部２０１を形成することにより、ゲート領域以外のチャネル抵抗を低減して、半導体装置のオン抵抗を低減することができる。
　ゲートリセス部２０１の直下においては、第１の実施形態と同様に、チャネルのヘテロ界面に形成される格子欠陥起因の残留ｎ型不純物が高濃度Ｍｇにより補償されるため、ゲートリーク電流を低減することができる。ゲートリセス部２０１の直下の領域以外においては、上述のようにｉ型ＡｌＧａＮ層１０４の表面に１×１０１８ｃｍ－３以上の高濃度のＭｇ拡散領域１０９を一様に形成した場合でも、ゲートリセス部２０１の直下以外の領域では高濃度のＭｇ拡散領域１０９がｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に到達しないため、ゲートリセス部２０１の直下以外のチャネル抵抗の上昇を抑制することができる。さらに、ｉ型ＡｌＧａＮ層１０４の表面に高濃度のＭｇ拡散領域を形成することによって、ドレイン電極１０７からｐ型ＧａＮ層１０５に至るゲートリーク電流経路において、ｉ型ＡｌＧａＮ層１０４の表面の残留ｎ型不純物を介したゲートリーク電流を低減することができる。
　以下に、第２の実施形態に係る半導体装置の製造方法を、図３（ａ）～（ｃ）および図４（ａ）～（ｃ）を用いて説明する。なお、図４（ａ）～（ｃ）に示す工程は、図３（ａ）～（ｃ）に示す工程の後に続く工程である。まず、図３（ａ）に示すように、Ｓｉからなる基板１０１上に有機金属気相成長法（ＭＯＣＶＤ：Metal　Organic　Chemical　Vapor　Deposition）を用いて、厚さ２μｍのＡｌＮ及びＡｌＧａＮの積層からなるバッファ層１０２と、厚さ２μｍのｉ型ＧａＮ層１０３と、厚さ６０ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４を順次エピタキシャル成長する。
　次に、図３（ｂ）に示すように、例えば塩素ガスを用いたＩＣＰ（Inductive-Coupled　Plasma）エッチングなどのドライエッチングによってゲート領域のｉ型ＡｌＧａＮ層１０４を除去して、深さ３５ｎｍのゲートリセス部２０１を形成する。
　次に、図３（ｃ）に示すように、ＭＯＣＶＤ法により厚さ２００ｎｍのｐ型ＧａＮ層１０５をエピタキシャル成長する。このとき、エピタキシャル成長時もしくは成長後の熱拡散により、深さ約３０ｎｍのＭｇ拡散領域１０９を形成する。Ｍｇ拡散領域１０９の濃度と深さは、エピタキシャル成長時もしくは成長後の熱処理温度とｐ型ＧａＮ層１０５中のＭｇ濃度により制御することができ、例えば成長時に約１０００℃の熱処理を行う。チャネルに到達する深さまで濃度が１×１０１８ｃｍ－３以上のＭｇ拡散領域を形成するためには、ｐ型ＧａＮ層１０５中のＭｇ濃度は５×１０１９ｃｍ－３程度まで高くすることが望ましい。またエピタキシャル成長界面には、Ｃ、Ｏ等のｎ型ドーパントになる不純物が結晶中に取り込まれ、ゲートリーク電流増加の要因となるが、Ｍｇ拡散領域１０９中のＭｇにより補償されるため、ゲートリーク電流の増加を抑制することができる。
　次に、図４（ａ）に示すように、ＩＣＰドライエッチング等により、ｐ型ＧａＮ層１０５のゲート領域以外の領域に形成された部分を選択的に除去する。このとき、塩素ガスに酸素ガスを添加することにより、ｐ型ＧａＮ層１０５よりもｉ型ＡｌＧａＮ層１０４のエッチング速度を小さくした選択エッチングをすることが望ましい。
　次に、図４（ｂ）に示すように、Ｔｉ層とＡｌ層の積層を形成した後、窒素雰囲気において６００℃の熱処理を行い、ソース電極１０６及びドレイン電極１０７を形成する。
　続いて、図４（ｃ）に示すように、ｐ型ＧａＮ層１０５の上にＰｄからなるゲート電極１０８を形成する。
　以上の説明では、ｐ型ＧａＮ層１０５のエピタキシャル成長時にＭｇ拡散領域１０９を形成するため、ｐ型ＧａＮ層１０５の下のＭｇ拡散領域１０９の深さと、上にｐ型ＧａＮ層１０５がない領域のｉ型ＡｌＧａＮ層１０４中のＭｇ拡散領域深さは同じである。しかし図４（ａ）のｐ型ＧａＮ層エッチング後に熱処理によってＭｇ拡散領域１０９を形成した場合は、ｐ型ＧａＮ層１０５下のＭｇ拡散領域１０９の深さの方が深くなる。この場合でも同様にゲートリーク電流の低減効果が得られる。
　上記のように、Ｍｇ拡散領域１０９がｐ型ＧａＮ層１０５のドライエッチング前後のどちらで形成されても、ゲートリセス部２０１の直下のＭｇ拡散領域深さは、ゲート領域以外のＭｇ拡散領域深さと比べて同じかもしくは深くなる。
　本願発明者らは、ｐ型ＧａＮ層１０５の熱処理温度をパラメータとして、図２に示すＦＥＴを作成し、検討した。ｐ型ＧａＮ層１０５を形成した時の熱処理温度を９７０℃、９８０℃、１０００℃としたサンプルをそれぞれサンプルＡ，サンプルＢ，サンプルＣとする。それぞれのサンプルについて、ゲートリーク電流とＭｇ拡散領域１０９がｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面を越える距離との関係は、表１のようになった。
Figure JPOXMLDOC01-appb-T000001
　なお、ゲートリーク電流の値は、ソース電極１０６とドレイン電極１０７との間の電圧を６００Ｖとしたときの値である。
　表１から明らかなように、ｐ型ＧａＮ層１０５に対する熱処理温度が高いほどＭｇ拡散距離が大きく、ゲートリーク電流が低減されていることがわかる。特にサンプルＣは、サンプルＡと比較してゲートリーク電流が１／２０以下となっている。これは、拡散された高濃度のＭｇにより、ゲート領域の窒化物半導体層及びそのヘテロ界面に形成される格子欠陥起因の残留ｎ型不純物を補償しているためと考えられる。
　（第３の実施形態）
　本発明の第３の実施形態に係る半導体装置の断面図を図５に示す。図５において図２と同一の構成要素には同一の符号を付すことにより説明を省略する。
　本実施形態の半導体装置では、ゲート領域のｐ型ＧａＮ層１０５直下以外においては、チャネルとなるｉ型ＧａＮ層１０３上に、厚さ３５ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４、厚さ２５ｎｍ、Ａｌ組成比１５％のＭｇドープＡｌＧａＮ層４０１が順次積層されている。ｐ型ＧａＮ層１０５直下のゲートリセス部２０１では、ｉ型ＡｌＧａＮ層１０４は完全に除去されて第２の凹部が形成され、ｉ型ＧａＮ層１０３に約１０ｎｍの深さの凹み（第１の凹部）が形成されており、ＭｇドープＡｌＧａＮ層４０１とｉ型ＧａＮ層１０３のヘテロ界面にチャネルが形成されている。ＭｇドープＡｌＧａＮ層４０１のＭｇ濃度は、約２×１０１８ｃｍ－３である。ここで、ゲートリセス部２０１の底部の、ソース電極１０６とドレイン電極１０７とを結ぶ方向に沿った幅は、１μｍである。
　ｉ型ＧａＮ層１０３に形成された凹みにＭｇドープＡｌＧａＮ層４０１が埋め込まれていることにより、Ｍｇを拡散させる必要がなく、ＭｇドープＡｌＧａＮ層４０１中にドーピングしたＭｇによってチャネルのヘテロ界面に形成される格子欠陥起因の残留ｎ型不純物を補償できるため、残留ｎ型不純物を介したゲートリーク電流を低減することができる。
　以下に、第３の実施形態に係る半導体装置の製造方法を、図６（ａ）～（ｃ）および図７（ａ）～（ｃ）を用いて説明する。なお、図７（ａ）～（ｃ）に示す工程は、図６（ａ）～（ｃ）に示す工程の後に続く工程である。まず、図６（ａ）に示すように、ＭＯＣＶＤ法によりＳｉ基板１０１上に、バッファ層１０２、ｉ型ＧａＮ層１０３、ｉ型ＡｌＧａＮ層１０４を順次エピタキシャル成長する。
　次に、図６（ｂ）に示すように、ＩＣＰドライエッチング等によりゲートリセス部２０１を形成する。このときｉ型ＡｌＧａＮ層１０４を完全に除去し、ｉ型ＧａＮ層１０３に到達する深さまでエッチングする。ｉ型ＧａＮ層１０３のエッチング深さは、ｉ型ＡｌＧａＮ層１０４を完全に除去できるように、ｉ型ＡｌＧａＮ層１０４の膜厚ばらつき、ドライエッチングレートばらつきを考慮して決定されるが、少なくとも１ｎｍ以上必要である。一方、ｉ型ＧａＮ層１０３のエッチングが深くなり過ぎると、チャネルの湾曲が大きくなり、チャネル抵抗が大きくなるため、５０ｎｍ程度以下にすることが望ましい。
　次に、図６（ｃ）に示すように、ＭＯＣＶＤ法により厚さ２５ｎｍのＭｇドープＡｌＧａＮ層４０１、厚さ２００ｎｍのｐ型ＧａＮ層１０５を順次エピタキシャル成長する。このときエピタキシャル成長界面には、Ｃ、Ｏ等のｎ型ドーパントになる不純物が結晶中に取り込まれ、ゲートリーク電流増加の要因となるが、ＭｇドープＡｌＧａＮ層４０１中のＭｇにより補償されるため、ゲートリーク電流増加を抑制することができる。
　次にＩＣＰドライエッチング等により、ｐ型ＧａＮ層１０５のゲート領域以外の領域に形成された部分を選択的に除去し（図７（ａ））、ソース電極１０６及びドレイン電極１０７を形成後（図７（ｂ））、ｐ型ＧａＮ層１０５上にゲート電極１０８を形成する（図７（ｃ））。
　本実施の形態では、チャネルを形成するヘテロ界面におけるＭｇ濃度は、ＭｇドープＡｌＧａＮ層４０１の結晶成長時のドーピング量で制御されるため、熱拡散と比較してＭｇ濃度の制御性が良く、安定してゲートリーク電流を低減することができる。
　また半導体装置の閾値電圧を決定する重要なパラメータであるゲートリセス部のＭｇドープＡｌＧａＮ層４０１の膜厚は、図６（ｃ）のエピタキシャル成長のみで決定されるため、閾値電圧の制御性が向上し、ばらつきを抑制することができる。
　以上の実施の形態では、ｐ型窒化物半導体層をＧａＮとしたが、その下のｉ型ＡｌＧａＮ層と同等以下のＡｌ組成比を有するｐ型ＡｌＧａＮ層でもよく、例えば、Ａｌ組成比１０％程度のｐ型ＡｌＧａＮ層もしくはｐ型ＧａＮ層との積層であってもよい。
　また、ｉ型ＧａＮ層とｉ型ＡｌＧａＮ層は、ｎ型であってもよい。
　また、ｉ型ＧａＮ層の代わりにｉ型Ａｌｘ１Ｇａ１－ｘ１－ｙ１Ｉｎｙ１Ｎ層（０≦ｘ１＜１、０≦ｙ１≦１、但しバンドギャップをＥｇ１とする）を用いてもよく、ｉ型ＡｌＧａＮ層の代わりにｉ型Ａｌｘ２Ｇａ１－ｘ２－ｙ２Ｉｎｙ２Ｎ層（０≦ｘ２≦１、０≦ｙ２＜１、但しバンドギャップをＥｇ２とする）を用いてもよい。但し、Ｅｇ１＜Ｅｇ２である。
　また、ｐ型ＧａＮ層の代わりにｐ型Ａｌｘ３Ｇａ１－ｘ３－ｙ３ｎｙ３Ｎ層（０≦ｘ３≦１、０≦ｙ３≦１）を用いてもよい。
　また、Ｓｉ基板を用いた半導体装置の例を示したが、基板の材料は、サファイア或いはＳｉＣ、ＧａＮなどでもよく、窒化物半導体層を形成できる材料であればよい。
　本発明の半導体装置は、低消費電力で且つ実用上問題ないレベルまでゲートリーク電流を低減することができるため、インバータ及び電源回路等に用いられるパワースイッチング素子として有用である。
　１０１　基板
　１０２　バッファ層
　１０３　ｉ型ＧａＮ層（第１の窒化物半導体層）
　１０４　ｉ型ＡｌＧａＮ層（第２の窒化物半導体層）
　１０５　ｐ型ＧａＮ層（第３の窒化物半導体層）
　１０６　ソース電極
　１０７　ドレイン電極
　１０８　ゲート電極
　１０９　Ｍｇ拡散領域
　２０１　ゲートリセス部
　４０１　ＭｇドープＡｌＧａＮ層（第４の窒化物半導体層）

Claims (7)

  1. 基板と、
    前記基板の上に形成されたチャネルを含む第１の窒化物半導体層と、
    前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層と、
    前記第１の窒化物半導体層または前記第２の窒化物半導体層の上に形成されたソース電極及びドレイン電極と、
    前記第２の窒化物半導体層の上に形成されたｐ型の第３の窒化物半導体層と、
    前記第３の窒化物半導体層の上に形成され、前記ソース電極及び前記ドレイン電極間に配置されたゲート電極とを備え、
    前記第３の窒化物半導体層の直下の領域において、前記第２の窒化物半導体層の上面から前記第１の窒化物半導体層と第２の窒化物半導体層との界面を超えるまで、１×１０１８ｃｍ－３以上のマグネシウムが添加されていることを特徴とする半導体装置。
  2. 前記１×１０１８ｃｍ－３以上のマグネシウムが添加された前記第３の窒化物半導体層の直下の領域は、前記第１の窒化物半導体層と第２の窒化物半導体層との界面から１ｎｍ以上かつ１０ｎｍ以下の下方までであることを特徴とする請求項１に記載の半導体装置。
  3. 基板と、
    前記基板の上に形成されたチャネルを含む第１の窒化物半導体層と、
    前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層と、
    前記第１の窒化物半導体層または前記第２の窒化物半導体層の上に形成されたソース電極及びドレイン電極と、
    前記第２の窒化物半導体層の上に形成されたｐ型の第３の窒化物半導体層と、
    前記第３の窒化物半導体層の上に形成され、前記ソース電極及び前記ドレイン電極間に配置されたゲート電極とを備え、
    前記第３の窒化物半導体層の直下の領域において、前記第１の窒化物半導体層に第１の凹部が形成され、前記第１の凹部に前記第４の窒化物半導体層が埋め込まれ、前記第４の窒化物半導体層に１×１０１８ｃｍ－３以上のマグネシウムが添加されている半導体装置。
  4. 前記第３の窒化物半導体層の直下の領域において、前記第２の窒化物半導体層に第２の凹部が形成され、前記第２の凹部に前記第３の窒化物半導体層が埋め込まれていることを特徴とする請求項１または３に記載の半導体装置。
  5. 前記第２の凹部を除く前記第４の窒化物半導体層において、前記第２の凹部下方のマグネシウム添加領域の深さと同じ深さ分、表面部に１×１０１８ｃｍ－３以上のマグネシウムが添加されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１の凹部の深さが１ｎｍ以上であることを特徴とする請求項３に記載の半導体装置。
  7. 前記第３の窒化物半導体層を除いた前記１×１０１８ｃｍ－３以上のマグネシウム添加領域のマグネシウムの濃度が１×１０１９ｃｍ－３以下であることを特徴とする請求項１から６のいずれかに記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3182460A1 (en) * 2015-12-18 2017-06-21 IMEC vzw Method of fabricating an enhancement mode group iii-nitride hemt device and a group iii-nitride structure fabricated thereof
JP2019208068A (ja) * 2019-08-07 2019-12-05 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP2020017579A (ja) * 2018-07-23 2020-01-30 株式会社東芝 半導体装置及びその製造方法
US11101355B2 (en) 2016-07-22 2021-08-24 Kabushiki Kaisha Toshiba Semiconductor device, power circuit, and computer

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110034186B (zh) * 2018-01-12 2021-03-16 中国科学院苏州纳米技术与纳米仿生研究所 基于复合势垒层结构的iii族氮化物增强型hemt及其制作方法
FR3080710B1 (fr) 2018-04-25 2021-12-24 Commissariat Energie Atomique Transistor hemt et procedes de fabrication favorisant une longueur et des fuites de grille reduites
KR20210074871A (ko) 2019-12-12 2021-06-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11876118B2 (en) * 2020-02-14 2024-01-16 Vanguard International Semiconductor Corporation Semiconductor structure with gate metal layer
US20220376053A1 (en) * 2020-06-04 2022-11-24 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device and manufacturing method thereof
CN114759080B (zh) * 2022-06-13 2022-09-09 深圳市时代速信科技有限公司 一种半导体器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008062800A1 (fr) * 2006-11-20 2008-05-29 Panasonic Corporation Dispositif à semi-conducteur et son procédé d'entraînement
JP2009200395A (ja) * 2008-02-25 2009-09-03 Sanken Electric Co Ltd Ｈｆｅｔおよびその製造方法
JP2010147387A (ja) * 2008-12-22 2010-07-01 Sanken Electric Co Ltd 半導体装置
JP2012227456A (ja) * 2011-04-22 2012-11-15 Panasonic Corp 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150067A (ja) * 1997-11-14 1999-06-02 Sanyo Electric Co Ltd Ｉｉｉ族窒化物半導体およびその結晶成長方法
JP2004288954A (ja) * 2003-03-24 2004-10-14 Matsushita Electric Ind Co Ltd ドーピング層形成方法
JP5076278B2 (ja) * 2005-03-14 2012-11-21 日亜化学工業株式会社 電界効果トランジスタ
JP4755961B2 (ja) * 2006-09-29 2011-08-24 パナソニック株式会社 窒化物半導体装置及びその製造方法
JP2009038175A (ja) * 2007-08-01 2009-02-19 Panasonic Corp 窒化物半導体トランジスタとその製造方法
JP5032965B2 (ja) * 2007-12-10 2012-09-26 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
JP2010103478A (ja) * 2008-09-25 2010-05-06 Panasonic Corp 窒化物半導体装置及びその製造方法
JP2015026629A (ja) * 2011-11-18 2015-02-05 パナソニック株式会社 窒化物半導体装置の構造及び製造方法
US8633094B2 (en) * 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
JP2013207102A (ja) * 2012-03-28 2013-10-07 Fujitsu Ltd 化合物半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008062800A1 (fr) * 2006-11-20 2008-05-29 Panasonic Corporation Dispositif à semi-conducteur et son procédé d'entraînement
JP2009200395A (ja) * 2008-02-25 2009-09-03 Sanken Electric Co Ltd Ｈｆｅｔおよびその製造方法
JP2010147387A (ja) * 2008-12-22 2010-07-01 Sanken Electric Co Ltd 半導体装置
JP2012227456A (ja) * 2011-04-22 2012-11-15 Panasonic Corp 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3182460A1 (en) * 2015-12-18 2017-06-21 IMEC vzw Method of fabricating an enhancement mode group iii-nitride hemt device and a group iii-nitride structure fabricated thereof
JP2017126736A (ja) * 2015-12-18 2017-07-20 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ エンハンスメントモードｉｉｉ族窒化物ｈｅｍｔデバイスの製造方法およびそれにより製造されたｉｉｉ族窒化物構造
US10559677B2 (en) 2015-12-18 2020-02-11 Imec Vzw Method of fabricating an enhancement mode group III-nitride HEMT device and a group III-nitride structure fabricated therefrom
US11101355B2 (en) 2016-07-22 2021-08-24 Kabushiki Kaisha Toshiba Semiconductor device, power circuit, and computer
JP2020017579A (ja) * 2018-07-23 2020-01-30 株式会社東芝 半導体装置及びその製造方法
JP2019208068A (ja) * 2019-08-07 2019-12-05 株式会社東芝 半導体装置、電源回路、及び、コンピュータ

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