JP2015056413A - 窒化物半導体装置 - Google Patents

Abstract

【課題】Ｃｉｓｓ及びＣｒｓｓを低減した窒化物半導体装置を提供する。
【解決手段】基板１０２と、基板１０２上の第１の窒化物半導体層１０６と、第１の窒化物半導体層１０６の上に形成され、第１の窒化物半導体層１０６と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層１０８を有する半導体積層体と、半導体積層体上に互いに間隔をおいて形成されたソース電極１１０及びドレイン電極１１２と、ソース電極１１０とドレイン電極１１２との間に、間隔をおいて形成されたゲート部１１４と、で構成されたトランジスタにおいて、ゲート部１１４は第２の窒化物半導体層１０８上のｐ型半導体層１１６と、ｐ型半導体層１１６上のゲート電極１１８と、ｐ型半導体層１１６に隣接する第１のｎ型半導体層１２０と、を備え、第１のｎ型半導体層１２０は、ゲート電極１１８、ソース電極１１０及びドレイン電極１１２の何れの電極からも離隔して形成されている。
【選択図】図１

Description

本発明は、パワースイッチング素子に用いることのできる窒化物半導体装置に関するものである。

窒化ガリウム（ＧａＮ）に代表される窒化物半導体はワイドギャップ半導体であり、例えばＧａＮ及び窒化アルミニウム（ＡｌＮ）の場合、室温におけるバンドギャップエネルギーはそれぞれ３．４ｅＶ及び６．２ｅＶという大きい値を示す。窒化物半導体は、絶縁破壊電圧が大きく、電子の飽和ドリフト速度が砒化ガリウム（ＧａＡｓ）等の化合物半導体又はシリコン（Ｓｉ）半導体等に比べて大きいという特徴を有している。そのため近年、高周波大電力デバイスとしてＧａＮ系の窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）の研究が活発に行われている。ＧａＮは窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）と様々な混晶を作ることができる。このため、従来のガリウム砒素（ＧａＡｓ）等の砒素系半導体と同様にヘテロ接合を作ることができる。

特に、窒化物半導体のヘテロ接合は、自発分極又はピエゾ分極によって、ドーピングなしの状態においても高濃度のキャリアが接合界面に発生する２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）という特徴がある。この結果、窒化物半導体を用いてＦＥＴを形成した場合には、ノーマリーオン型になりやすく、ノーマリーオフ型の特性を得ることが難しい。しかし、現在パワーエレクトロニクス市場で使用されているデバイスは、ノーマリーオフ型が主流になりつつあり、ＧａＮ系の窒化物半導体を用いたＦＥＴにおいてもノーマリーオフ型が強く求められている。

ノーマリーオフ型のトランジスタを実現する方法として、次に示す構造が報告されている。

第１に例えば、ＡｌＧａＮ層におけるゲート部を掘り込む、所謂、リセス構造とすることによって閾値電圧をプラスにシフトさせる方法である。これにより、ノーマリーオフ型のＦＥＴの実現を図る。

第２に例えば、ゲート部にｐ型ＧａＮ層を設け、ノーマリーオフ型の接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）を実現する方法である。ＪＦＥＴ構造では、アンドープのＧａＮからなるチャネル領域とＡｌＧａＮからなるバリア層とのヘテロ界面に発生するピエゾ分極が、ＡｌＧａＮからなるバリア層とｐ型ＧａＮ層とのヘテロ界面に発生するピエゾ分極によって打ち消される。これにより、ｐ型ＧａＮ層が形成されたゲート部直下において２ＤＥＧ濃度を小さくすることができるので、ノーマリーオフ特性を実現できる。

以上より、これらがノーマリーオフ型のＦＥＴを実現する有望な構造と考えられている。

特開２００９−１４１２４４号公報 特開２０１２−１９１０８８号公報

しかしながら、前記従来のノーマリーオフ型ＪＦＥＴでは、所謂、入力容量（Ｃｉｓｓと表される）と逆伝達容量（ミラー容量、帰還容量、Ｃｒｓｓ、Ｃｇｄとも表される）が大きいという問題がある。このＣｉｓｓとＣｒｓｓの主成分はｐ型ＧａＮ層とチャネル領域が形成する容量であることが分かった。Ｃｉｓｓの増大は、遅延時間や立下り・立上り時間に直結し、スイッチング時間が増大するという問題が発生する。Ｃｒｓｓの増大は、高いドレイン電圧が印加されるパワートランジスタにおいては高周波動作を阻害し、誤点呼による破壊などの問題が発生する。

なお、窒化物半導体を用いたノーマリーオフ型のＦＥＴにおいて、電流コラプスを抑制することを目的に、次に示すＦＥＴが提案されている（例えば特許文献１参照）。以下に、図面を参照しながら説明する。図６は、特許文献１の断面構成を示している。このＦＥＴでは、第１の窒化物半導体層５０６、第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層５０８、開口部を有するｎ型の窒化物半導体層５２０が順次形成されている。ゲート部５１４は開口部を埋めるようにｐ型の窒化物半導体層５１６とｐ型の窒化物半導体層５１６上に作製されたゲート電極５１８により形成される。第１の窒化物半導体層５０６と第２の窒化物半導体層５０８との間に形成される２ＤＥＧ由来のチャネル領域６０８を、表面から遠ざけることにより、表面準位に起因した電流コラプスを抑制できる。

しかしながら、特許文献１の方法では、開口部を有するｎ型の窒化物半導体層５２０がソース電極５１０及びドレイン電極５１２と接触されているために、従来のＪＦＥＴと同様に、ＣｉｓｓとＣｒｓｓが大きく、高周波動作が困難であるという問題がある。

また特許文献２に開示された技術について紹介する。以下に、図面を参照しながら説明する。図７は、特許文献２のゲート部７１４を示す拡大図を示している。トランジスタに所望の温度特性を与えることを目的とし、ゲート部７１４をｐ型半導体層７１６とｎ型半導体層７２０で構成している。しかし、ゲート部７１４のｐ型半導体層７１６とｎ型半導体層７２０は、ゲート電極７１８に接触しているため、ゲート部７１４がチャネル領域と形成するＣｉｓｓ及びＣｒｓｓを低減させることは困難である。

本発明は従来の問題を解決し、Ｃｉｓｓ及びＣｒｓｓ低減による高周波動作可能な窒化物半導体装置の実現を目的とする。

前記の目的を達成する為、本発明はｐ型半導体層に隣接し、ゲート電極、ソース電極及びドレイン電極の何れの電極からも離隔して形成されたｎ型半導体層を備えた構成とする。

具体的に、本発明に係る窒化物半導体装置は、基板と、基板の上に形成された第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層を有する半導体積層体と、半導体積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、ソース電極及びドレイン電極との間に、ソース電極及びドレイン電極と間隔をおいて形成されたゲート部と、で構成されたトランジスタにおいて、ゲート部は第２の窒化物半導体層上に形成されたｐ型半導体層と、ｐ型半導体層の上に形成されたゲート電極と、ｐ型半導体層に隣接するように形成された第１のｎ型半導体層とを備え、第１のｎ型半導体層は、ゲート電極、ソース電極及びドレイン電極の何れの電極からも離隔して形成されていることを特徴とする。

本発明に係る窒化物半導体装置によると、ｐ型半導体層と第１のｎ型半導体層との間に空乏層が形成される。つまり、ｐ型半導体層と第１のｎ型半導体層の隣接界面に関して、ｐ型半導体層中の空乏化した領域が存在する。同様にｐ型半導体層と第１のｎ型半導体層の隣接界面に関して、第１のｎ型半導体層中の空乏化した領域が存在する。ｐ型半導体層中において空乏層が形成されると、ｐ型半導体層中の空乏化した領域はチャネル領域と容量を形成しない。そのため、ｐ型半導体層とチャネル領域が形成する容量を低減させる事ができる。加えてｐ型半導体層と第１のｎ型半導体層の間に空乏層容量が形成されることから、第１のｎ型半導体層とチャネル領域が形成する容量は、ｐ型半導体層と第１のｎ型半導体層との間の空乏層容量に対して、直列に接続される。以上より、ゲート電極とチャネル領域間の容量が少なくなり、Ｃｉｓｓ及びＣｒｓｓを低減できる。

また、ｐ型半導体層においてｐ型半導体層中の空乏化した領域分だけ、実効的なゲート長が縮小する。このため、最大ドレイン電流を向上させることが可能となる。

本発明に係る窒化物半導体層において、ｐ型半導体層は第２のｎ型半導体層を介してゲート電極と電気的に接続していることが好ましい。

このようにすると、ｐ型半導体層と上面の第２のｎ型半導体層との間に形成された空乏層容量が、ｐ型半導体層とチャネル領域の間に形成される容量に対して、直列に接続される。そのため、第１のｎ型半導体層を隣接させることにより低減させていたゲート電極とチャネル領域間の容量を、さらに低減させることが可能となる。加えてｐ型半導体層と上面の第２のｎ型半導体層との間の空乏層容量は、ｐ型半導体層と第１のｎ型半導体層との間の空乏層容量と、ｎ型半導体層とチャネル領域が形成する容量との直列容量に対して、さらに直列に接続させることが出来る。以上より、Ｃｉｓｓ及びＣｒｓｓをさらに低減させることが可能となる。

本発明に係る窒化物半導体層において、第２のｎ型半導体層は真性半導体層を介してｐ型半導体層と電気的に接続していてもよい。

このような構成にしてもｐ型半導体層と真性半導体層との接続界面、及び第２のｎ型半導体層と真性半導体層との接続界面のそれぞれにおいて空乏層が形成される。以上より、先ほどと同様に、Ｃｉｓｓ及びＣｒｓｓを低減させることが可能となる。

本発明に係る窒化物半導体層において、第１のｎ型半導体層は中間層を介して第２の窒化物半導体層上に形成していることが好ましい。

このようにすると、第２の窒化物半導体層を介して、チャネル領域から第１のｎ型半導体層へ流れるリーク電流を低減させることができる。

本発明に係る窒化物半導体層において、第２の窒化物半導体層はゲートリセスを有し、ｐ型半導体層は、ゲートリセスを埋めるように形成されていてもよい。

ゲートリセス構造では、ｐ型半導体層中のゲート部を掘り込んでいない部分が第２の窒化物半導体層を介して、チャネル領域と形成する容量が大きいという問題が存在する。しかし本発明を用いることで、ゲートリセス構造の問題点である、大きなＣｉｓｓ及びＣｒｓｓを低減できる。加えて最大電流を向上させることが可能である。

本発明に係る窒化物半導体装置によると、ゲート部はｐ型半導体層に隣接し、ゲート電極、ソース電極及びドレイン電極の何れの電極からも離隔して形成された第１のｎ型半導体層を備えている。これにより、Ｃｉｓｓ及びＣｒｓｓが低減し、高周波動作可能な窒化物半導体装置を実現できる。

は本発明の第１の実施形態に係る窒化物半導体装置である。 は本発明の第１の実施形態に係る窒化物半導体装置のゲート部である。 は本発明の第２の実施形態に係る窒化物半導体装置である。 は本発明の第３の実施形態に係る窒化物半導体装置である。 は本発明の第４の実施形態に係る窒化物半導体装置である。 は特許文献１に係る窒化物半導体トランジスタである。 は特許文献２に係る半導体装置のゲート部である。

以下に、本発明の各実施形態について図面を参照しながら説明する。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る窒化物半導体装置について、図面を参照しながら説明する。図１は、本発明の第１の実施形態に係る窒化物半導体装置の構成を示す断面図である。シリコンからなる基板１０２上にバッファ層１０４と、厚さが１〜２μｍのアンドープのＧａＮからなる第１の窒化物半導体層１０６と、厚さが５０ｎｍのアンドープのＡｌＧａＮからなる第２の窒化物半導体層１０８とが形成されている。ここで、「アンドープ」とは、不純物が意図的に導入されていないことを意味し、意図せず炭素等の不純物が導入されていてもよい。その際、炭素不純物濃度は１×１０^１４ｃｍ^−３以下であることが望ましい。第１の窒化物半導体層１０６上に第２の窒化物半導体層１０８が堆積されると、自発分極又はピエゾ分極によって、接合界面に２ＤＥＧが発生し、チャネル領域２０８が形成される。

第１の窒化物半導体層１０６の材料として、Ａｌ_ｘＧａ_１−ｘＮ（但し、ｘは、０≦ｘ≦１である）を用い、第２の窒化物半導体層１０８の材料として、Ａｌ_ｙＧａ_１−ｙＮ（但し、ｙは、０＜ｙ≦１である，ｙ＞ｘである）を用いる。本実施形態では、第１の窒化物半導体層１０６の材料として、例えばＧａＮ（即ち、ｘ＝０である）を用い、第２の窒化物半導体層１０８の材料として、例えばＡｌ_０．２Ｇａ_０．８Ｎ（即ち、ｙ＝０．２）を用いる。

第２の窒化物半導体層１０８には互いに間隔をおいて形成されたソース電極１１０及びドレイン電極１１２がそれぞれ形成されている。ソース電極１１０及びドレイン電極１１２との間に、ソース電極１１０及びドレイン電極１１２と間隔をおいてゲート部１１４を有し、トランジスタを構成する。

ソース電極１１０及びドレイン電極１１２は、例えばＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体とすればよい。

ゲート部１１４は第２の窒化物半導体層１０８上に形成されたｐ型半導体層１１６と、ｐ型半導体層１１６上に形成されたゲート電極１１８と、ｐ型半導体層１１６に隣接し、ゲート電極１１８、ソース電極１１０及びドレイン電極１１２の何れの電極からも離隔して形成された第１のｎ型半導体層１２０を備えている。

ｐ型半導体層１１６は、例えばマグネシウム（Ｍｇ）がドープされたｐ型のＩｎ_ｉＡｌ_ｊＧａ_{１−（ｉ＋ｊ）}Ｎ（但し、ｉは、０≦ｉ≦１、ｊは、０≦ｊ≦１である）からなり、好ましくはｐ型のＧａＮ（即ち、ｉ＝ｊ＝０）からなる。厚さは１０ｎｍ以上４００ｎｍ以下で、好ましくは２００ｎｍである。ｐ型半導体層１１６のキャリア濃度は１×１０^１６ｃｍ^−３以上が望ましい。これにより、ゲート電極１１８に印加する電圧が０Ｖの場合においても、第２の窒化物半導体層１０８及び第１の窒化物半導体層１０６中にｐ型半導体層１１６から基板１０２側で且つドレイン電極１１２側に向かって空乏層が広がる。従って、チャネル領域２０８を流れる電流が遮断されるため、ノーマリーオフ動作が可能となる。

第１のｎ型半導体層１２０は、例えばシラン（ＳｉＨ_４）がドープされたｎ型のＩｎ_ｋＡｌ_ｌＧａ_{１−（ｋ＋ｌ）}Ｎ（但し、ｋは、０≦ｋ≦１、ｌは、０≦ｌ≦１である）からなり、好ましくはｎ型のＧａＮ（即ち、ｋ＝ｌ＝０）からなる。厚さは１０ｎｍ以上４００ｎｍ以下で、好ましくは２００ｎｍである。第１のｎ型半導体層１２０のキャリア濃度は、ｐ型半導体層１１６のキャリア濃度以上であることが好ましく、具体的には例えば、１×１０^１６ｃｍ^−３以上であることが好ましい。第１のｎ型半導体層１２０は、ｐ型半導体層１１６をドライエッチ処理する工程の後、選択的に結晶成長を再度行うことによって形成してもよい。また、アンドープのＧａＮを形成したあと、Ｓｉイオン注入し活性化アニール処理を施すことによって形成されてもよい。

ゲート電極１１８は例えばＴｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体とすればよい。

図２は、本発明の第１の実施形態に係る窒化物半導体装置のゲート部１１４を示す拡大図である。本実施形態では第１のｎ型半導体層１２０をｐ型半導体層１１６に隣接させることにより、ｐ型半導体層１１６と第１のｎ型半導体層１２０との隣接界面に空乏層が生成される。つまり、ｐ型半導体層１１６と第１のｎ型半導体層１２０の隣接界面に関して、ｐ型半導体層１１６中の空乏化した領域２１６が形成される。同様にｐ型半導体層１１６と第１のｎ型半導体層１２０の接合面に関して、第１のｎ型半導体層１２０中の空乏化した領域２２０が形成される。ｐ型半導体層１１６中の空乏化した領域２１６はチャネル領域２０８と容量を形成しない。そのため、ｐ型半導体層１１６とチャネル領域２０８が形成する容量を低減させる事が可能である。加えてｐ型半導体層１１６と第１のｎ型半導体層１２０間には空乏層容量が形成されることから、第１のｎ型半導体層１２０とチャネル領域２０８が形成する容量は、ｐ型半導体層１１６と第１のｎ型半導体層１２０が形成する空乏層容量に対して、直列に接続される。以上より、ゲート電極１１８とチャネル領域２０８間の容量が少なくなり、Ｃｉｓｓ及びＣｒｓｓを低減できる。

第１のｎ型半導体層１２０は好ましくは、完全に空乏化していることが望ましい。一般的にｐ型半導体層とｎ型半導体層が接合した際に形成される空乏層幅は以下で表される。

ここで拡散電位Ｖ_ｂｉは

と表される。

例えばｐ型半導体層１１６のキャリア濃度を２×１０^１７ｃｍ^−３、第１のｎ型半導体層１２０のキャリア濃度を２×１０^１７ｃｍ^−３と仮定した際に、ｐ型半導体層１１６中の空乏化した領域２１６の幅は約９０ｎｍ、第１のｎ型半導体層１２０中の空乏化した領域２２０の幅は約９０ｎｍとなる。そのため、挿入する第１のｎ型半導体層１２０の隣接界面から幅９０ｎｍ以下であることが好ましい。

また一般的に、本実施形態のゲート電極１１８とチャネル領域２０８がドレイン電極１１２側に形成する容量（Ｃ_Ｇ２Ｄとする）は以下で表される。ただし、以下ではドレイン電極１１２側の容量に限定して述べるが、ソース電極１１０側についても同様である。

と表される。

例えばｐ型半導体層１１６のキャリア濃度を２×１０^１７ｃｍ^−３、膜厚を２００ｎｍ、第１のｎ型半導体層１２０のキャリア濃度を２×１０^１７ｃｍ^−３、膜厚を２００ｎｍ、第２の窒化物半導体層１０８の膜厚を１１０ｎｍと仮定する。その場合、Ｃ_Ｇ２Ｄが第１のｎ型半導体層１２０を形成させない時のＣ_Ｇ２Ｄよりも低減することが可能な第１のｎ型半導体層１２０のｐ型半導体層１１６との隣接界面からの距離は約５００ｎｍとなる。つまり、第１のｎ型半導体層１２０の幅はｐ型半導体層１１６との隣接界面が５００ｎｍ以下であれば、Ｃｉｓｓ及びＣｒｓｓを低減させることが可能である。

加えて、ｐ型半導体層１１６において、ｐ型半導体層１１６中の空乏化した領域２１６分だけ、実効的なゲート長が縮小する。このため最大ドレイン電流を向上させることが可能となる。

従って、Ｃｉｓｓ及びＣｒｓｓが低減し、最大ドレイン電流を向上した窒化物半導体装置を実現できる。

（第２の実施形態）
以下に、本発明の第２の実施形態について、図面を参照しながら説明する。図３は、第２の実施形態に係る窒化物半導体装置の断面構成を示している。図３において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図３に示すように、ｐ型半導体層１１６は第２のｎ型半導体層１２２を介してゲート電極１１８と電気的に接続されている。

第２のｎ型半導体層１２２は、例えばシラン（ＳｉＨ_４）がドープされたｎ型のＩｎ_ｍＡｌ_ｎＧａ_{１−（ｍ＋ｎ）}Ｎ（但し、ｍは、０≦ｍ≦１、ｎは、０≦ｎ≦１である）からなり、好ましくはｎ型のＧａＮ（即ち、ｍ＝ｎ＝０）からなる。厚さは１０ｎｍ以上４００ｎｍ以下で、好ましくは１００ｎｍである。第２のｎ型物半導体層１２２のキャリア濃度は、ｐ型半導体層１１６のキャリア濃度以上であることが好ましく、具体的には例えば、１×１０^１６ｃｍ^−３以上であることが好ましい。第２のｎ型半導体層１２２は、第１のｎ型半導体層１２０の形成方法と同様に、ｐ型半導体層１１６をドライエッチ処理する工程の後、選択的に結晶成長を再度行うことによって形成してもよい。また、アンドープのＧａＮを形成したあと、Ｓｉイオン注入し活性化アニール処理を施すことによって形成されてもよい。

本実施形態ではｐ型半導体層１１６が第２のｎ型半導体層１２２と電気的に接続されることにより、ｐ型半導体層１１６と第２のｎ型半導体層１２２との接続界面に空乏層が生成される。空乏層が生成されると、ｐ型半導体層１１６とチャネル領域２０８の結合する容量はｐ型半導体層１１６と第２のｎ型半導体層１２２との接続界面に生成される空乏層容量に対して、直列に接続される。そのため、第１のｎ型半導体層１２０を隣接させることにより低減させていたゲート電極１１８とチャネル領域２０８間の容量を、さらに低減させることが可能となる。

加えてｐ型半導体層１１６と上面の第２のｎ型半導体層１２２が形成する空乏層容量は、ｐ型半導体層１１６と第１のｎ型半導体層１２０が形成する空乏層容量と、第１のｎ型半導体層１２０とチャネル領域２０８が形成する容量との直列容量に対して、直列に接続させることが可能となる。以上より、Ｃｉｓｓ及びＣｒｓｓをさらに低減させることが可能となる。

また一般的に、本実施形態のゲート電極１１８とチャネル領域２０８がドレイン電極１１２側に形成する容量（Ｃ'_Ｇ２Ｄとする）は以下で表される。ただし、以下ではドレイン電極１１２側の容量に限定して述べるが、ソース電極１１０側についても同様である。

と表される。

加えて、ｐ型半導体層１１６と第２のｎ型半導体層１２２との間に空乏層が形成されることから、ゲート駆動時のゲート電流を低減させる事が可能となる。

また本実施形態では、図３に示すように、第１のｎ型半導体層１２０と第２のｎ型半導体層１２２が、直接接触していない例を挙げて説明したが、第１のｎ型半導体層１２０と第２のｎ型半導体層１２２は接触していてもよく、また同一であっても問題ない。しかし、第１のｎ型半導体層１２０とチャネル領域２０８が形成する容量は、そのままゲート電極１１８とチャネル領域２０８が形成する容量に加わるため、容量低減効果は小さくなる。その際のゲート電極１１８とチャネル領域２０８がドレイン電極１１２側に形成する容量（Ｃ''_Ｇ２Ｄとする）は以下で表される。

と表される。

上記の第１のｎ型半導体層１２０と第２のｎ型半導体層１２２が接触している場合を考える。例えば、ｐ型半導体層１１６のキャリア濃度を２×１０^１７ｃｍ^−３、膜厚を２００ｎｍ、第１のｎ型半導体層１２０のキャリア濃度を２×１０^１７ｃｍ^−３、膜厚を２００ｎｍ、第２のｎ型半導体層１２２のキャリア濃度を２×１０^１７ｃｍ^−３、膜厚を１００ｎｍ、第２の窒化物半導体層１０８の膜厚を１１０ｎｍと仮定する。その場合、Ｃ''_Ｇ２Ｄが第１のｎ型半導体層１２０、及び第２のｎ型半導体層１２２を形成させない時のＣ''_Ｇ２Ｄよりも低減可能な第１のｎ型半導体層１２０のｐ型半導体層１１６との隣接界面からの距離は約３６０ｎｍとなる。つまり、第１のｎ型半導体層１２０の幅はｐ型半導体層１１６との隣接界面から３６０ｎｍ以下であれば、Ｃｉｓｓ及びＣｒｓｓを低減させることが可能である。

なお、本実施形態では、図３に示すように、ｐ型半導体層１１６と第２のｎ型半導体層１２２とが、互いに直接接触する場合を具体例に挙げて説明したが、本説明はこれに限定されるものではなく、例えばｐ型半導体層１１６と第２のｎ型半導体層１２２との間に、真性半導体（例えば、アンドープＧａＮ層、アンドープＡｌＧａＮ層、アンドープＩｎＧａＮ層又はアンドープＩｎＡｌＧａＮ層）が一層以上介在していてもよい。

（第３の実施形態）
以下に、本発明の第３の実施形態について、図面を参照しながら説明する。図４は、第３の実施形態に係る窒化物半導体装置の断面構成を示している。図４において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図４に示すように、第１のｎ型半導体層１２０は中間層１２４を介して第２の窒化物半導体層１０８上に形成されている。

通常、ｎ−ＧａＮとアンドープのＡｌＧａＮ間は容易に電流が流れる。つまり第１のｎ型半導体層１２０と第２の窒化物半導体層１０８が直接接触すると、リーク電流が発生する。本実施形態では、第１のｎ型半導体層１２０が中間層１２４を介して第２の窒化物半導体層１０８上に形成されることで、リーク電流の発生を抑える。

なお、本実施形態の中間層１２４は、例えばｐ型半導体層、アンドープのＧａＮなどの真性半導体、酸化シリコン（ＳｉＯ_２）や窒化シリコン（ＳｉＮ_ｘ）等の絶縁体でも良い。

本実施形態の中間層１２４をｐ型半導体層とした場合、ｐ型半導体層は、例えばマグネシウム（Ｍｇ）がドープされたｐ型のＩｎ_oＡｌ_pＧａ_{１−（o＋p）}Ｎ（但し、ｏは、０≦ｏ≦１、ｐは、０≦ｐ≦１である）からなり、好ましくはｐ型のＧａＮ（即ち、ｏ＝ｐ＝０）からなる。またｐ型半導体層である中間層１２４のキャリア濃度は１×１０^１６ｃｍ^−３以上が望ましい。好適条件としては、第１のｎ型半導体層１２０と第２の窒化物半導体層１０８との間を介在しているｐ型半導体層である中間層１２４は完全に空乏化していることが好ましい。そのような条件にすることで、新たに加えたｐ型半導体層である中間層１２４がチャネル領域２０８と形成する容量がＣｉｓｓ及びＣｒｓｓに加わることを抑えることが可能となる。例えば、ｐ型半導体層である中間層１２４のキャリア濃度を２×１０^１７ｃｍ^−３、第１のｎ型半導体層１２０のキャリア濃度を２×１０^１７ｃｍ^−３と仮定した際に、ｐ型半導体層である中間層１２４と第１のｎ型半導体層１２０との接続界面に空乏層が生成され、接続界面からｐ型半導体層である中間層１２４側に約９０ｎｍ、接続界面から第１のｎ型半導体層１２０側に約９０ｎｍ生成される。このため、挿入するｐ型半導体層である中間層１２４は第２の窒化物半導体層１０８から厚さ９０ｎｍ以下であることが好ましい。また、ｐ型半導体層である中間層１２４はｐ型半導体層１１６と同一であっても問題ない。

本実施形態の中間層１２４をアンドープのＧａＮなどの真性半導体、酸化シリコン（ＳｉＯ_２）や窒化シリコン（ＳｉＮ_ｘ）等の絶縁体とした際にも、堆積させる膜厚に関しては、次のことが言える。例えば、ｐ型半導体層１１６のキャリア濃度を２×１０^１７ｃｍ^−３、第１のｎ型半導体層１２０のキャリア濃度を２×１０^１７ｃｍ^−３と仮定した際に、中間層１２４の膜厚は９０ｎｍ以下であることが好ましい。

（第４の実施形態）
以下に、本発明の第４の実施形態について、図面を参照しながら説明する。図５は、第４の実施形態に係る窒化物半導体装置の断面構成を示している。図５において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

本実施形態の特徴点は、次に示す点である。本実施形態では、図５に示すように第２の窒化物半導体層１０８のゲート部１１４に凹部２１４を設けている。所謂ゲートリセス構造としている。つまり、ｐ型半導体層１１６と第２の窒化物半導体層１０８との界面に、凹部２１４と、ゲート部を掘り込んでいない部分に相当する非リセス部３１４が存在する。通常ゲートリセス構造では、ｐ型半導体層中の非リセス部３１４がチャネル領域２０８と形成する容量が大きいという問題がある。しかし本発明ではｐ型半導体層１１６に、何れの電極からも離隔した第１のｎ型半導体層１２０を隣接させることで、ゲートリセス構造の問題点である、大きなＣｉｓｓ及びＣｒｓｓを低減することができる。加えてゲートリセス構造の利点である２ＤＥＧの濃度を減少させて、トランジスタの閾値電圧を正の値にシフトさせることが可能となる。

さらに、本実施形態では、最大ドレイン電流向上という利点も包含される。凹部２１４を設けたゲート部１１４において、ｐ型半導体層１１６に、何れの電極からも離隔した第１のｎ型半導体層１２０を隣接させることで、隣接界面に空乏層が形成される。隣接界面に空乏層が形成されると、駆動時にはゲート電極１１８から駆動電流が、凹部２１４に集中させることが可能になる。凹部２１４に駆動電流を集中すると、凹部２１４直下の２ＤＥＧの量を大きくする事が出来る。つまり最大ドレイン電流を向上させることが可能となる。

また、各実施形態において、ｐ型半導体層１１６の代わりに、例えばｐ型ニッケル酸化物（ＮｉＯ）層、ｐ型銅アルミニウム酸化物（ＣｕＡｌ_２Ｏ_２）層、ｐ型ストロンチウム銅酸化物（ＳｒＣｕ_２Ｏ_２）層、ｐ型ランタン銅酸化物層、ｐ型ランタン銅セレン酸化物（ＬａＣｕＯＳｅ）層又はｐ型ランタン銅硫化物（ＬａＣｕＳ）層等のｐ型半導体層を用いてもよい。加えて第１のｎ型半導体層１２０、及び第２のｎ型半導体層１２２の代わりに、例えばｎ型亜鉛酸化物（ＺｎＯ）層、ｎ型ＺｎＣｄＭｇＯ等のｎ型半導体層を用いても良い。

また各実施形態において、シリコンからなる基板１０２の代わりに、例えば、サファイア基板、ＳｉＣ基板又はＧａＮ基板等を用いてもよい。

本発明に係る窒化物半導体装置によれば、インバータ又は電源回路等に利用するパワートランジスタとして有用である。

１０２ 基板
１０４ バッファ層
１０６ 第１の窒化物半導体層
１０８ 第２の窒化物半導体層
１１０ ソース電極
１１２ ドレイン電極
１１４ ゲート部
１１６ ｐ型半導体層
１１８ ゲート電極
１２０ 第１のｎ型半導体層
１２２ 第２のｎ型半導体層
１２４ 中間層
２０８ チャネル領域
２１４ 凹部
２１６ ｐ型半導体層から変化した空乏層（領域）
２２０ 第１のｎ型半導体層から変化した空乏層（領域）
３１４ 非リセス部
５０６ アンドープＧａＮ層（第１の窒化物半導体層）
５０８ アンドープＡｌＧａＮ層（第２の窒化物半導体層）
５１０ ソース電極
５１２ ドレイン電極
５１４ ゲート部
５１６ ｐ型ＧａＮ層（ｐ型窒化物半導体層）
５１８ ゲート電極
５２０ 開口部を有するｎ型ＧａＮ層（ｎ型窒化物半導体層）
６０８ チャネル領域
７１４ ゲート部
７１６ ｐ型半導体層
７１８ ゲート電極
７２０ ｎ型半導体層

Claims (5)

1. 基板と、
   前記基板の上に形成された第１の窒化物半導体層と、
   前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層を有する半導体積層体と、
   前記半導体積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
   前記ソース電極及び前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極と間隔をおいて形成されたゲート部と、
   で構成されたトランジスタにおいて、
   前記ゲート部は前記第２の窒化物半導体層上に形成されたｐ型半導体層と、
   前記ｐ型半導体層の上に形成されたゲート電極と、
   前記ｐ型半導体層に隣接するように形成された第１のｎ型半導体層と、を備え、
   前記第１のｎ型半導体層は、前記ゲート電極、前記ソース電極及び前記ドレイン電極の何れの電極からも離隔して形成していることを特徴とする窒化物半導体装置。
2. 前記ｐ型半導体層は第２のｎ型半導体層を介して前記ゲート電極と電気的に接続していることを特徴とする請求項１に記載の窒化物半導体装置。
3. 前記第２のｎ型半導体層は真性半導体層を介して前記ｐ型半導体層と電気的に接続していることを特徴とする請求項２に記載の窒化物半導体装置。
4. 前記第１のｎ型半導体層は中間層を介して前記第２の窒化物半導体層上に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の窒化物半導体装置。
5. 前記第２の窒化物半導体層はゲートリセスを有し、
   前記ｐ型半導体層は、ゲートリセスを埋めるように形成されていることを特徴とする請求項１〜４のいずれか１項に記載の窒化物半導体装置。

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