JP2011071206A - Ｉｉｉ族窒化物半導体からなる半導体装置およびその製造方法、電力変換装置 - Google Patents

Ｉｉｉ族窒化物半導体からなる半導体装置およびその製造方法、電力変換装置 Download PDF

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Abstract

【課題】ノーマリオフでオン抵抗の低いＨＦＥＴを実現すること。
【解決手段】ＨＦＥＴ１００は、第１キャリア走行層１０３上の互いに離間した２つの領域上に、２つに分離して形成されたノンドープのＧａＮからなる第２キャリア走行層１０４と、２つの分離した第２キャリア走行層１０４上にそれぞれ位置するＡｌＧａＮからなるキャリア供給層１０５を有している。第２キャリア走行層１０４とキャリア供給層１０５は、第１キャリア走行層１０３上に選択的に再成長させて形成した層である。第２キャリア走行層１０４とキャリア供給層１０５のヘテロ接合界面１１０は平坦性が高く、そのヘテロ接合界面１１０近傍は再成長に伴って混入した不純物はほとんど見られないため、２ＤＥＧの移動度を低下させることがなく、オン抵抗が低減されている。
【選択図】図１

Description

本発明は、III 族窒化物半導体からなる半導体装置およびその製造方法に関するものであり、特に、オン抵抗が低減されたＨＦＥＴ（高電子移動度トランジスタ）やダイオードなどの半導体装置およびその製造方法に関する。また、それらのIII 族窒化物半導体からなる半導体装置を用いた電力変換装置に関する。
III 族窒化物半導体は発光素子の材料として広く用いられているが、電子移動度が高くＳｉの約１０倍の破壊電界強度を有することからパワーデバイスの材料としても期待されている。そのようなパワーデバイスとして、ヘテロ接合界面に生じる２次元電子ガス（２ＤＥＧ）をチャネルとして動作するＨＦＥＴ（高電子移動度トランジスタ）が開発されているが、ＧａＡｓ系のＨＦＥＴなどの従来と同様な構造でＧａＮ系ＨＦＥＴを作製すると、ゲート電極に電圧を印加しない状態でオンになる特性（ノーマリオン特性）となる。しかし、ノーマリオン特性では安全性に問題があるため、ゲート電極に電圧を印加しない状態でソース−ドレイン間に電流が流れないノーマリオフを実現するためのさまざまな構造が提案されている。
そのようなノーマリオフの実現が可能な構造として、たとえば特許文献１では、ＭＩＳ構造のＨＦＥＴにおいて、ゲート直下にキャリア供給層を形成しない構造のＨＦＥＴが示されている。この構造によれば、ゲート直下の領域に２ＤＥＧが形成されないためノーマリオフ特性となる。この構造を実現するために、特許文献１では、キャリア供給層の一部をドライエッチングして除去し、キャリア走行層表面を露出させる方法が示されている。
また、特許文献２には、キャリア走行層上に第１キャリア供給層を形成し、第１キャリア供給層上の所定の領域にマスクを形成し、マスクを形成していない第１キャリア供給層上に選択的に第２キャリア供給層を再成長させることで、２つの互いに離間した第２キャリア供給層を形成し、一方の第２キャリア供給層上にソース電極、他方の第２キャリア供給層上にドレイン電極、マスク上にゲート電極を形成するＨＦＥＴの製造方法が示されている。
特開２００８−１４７５９３ 特開２００９−９９６９１
しかし、特許文献１に示された構造を、特許文献２のような選択的に再成長させる方法を適用して作製しようとすると、キャリア走行層上にキャリア供給層を再成長させる際に、キャリア走行層とキャリア供給層との界面に不純物等が取り込まれてしまったり、平坦性が劣化するなどの問題が生じていた。その結果、キャリア走行層とキャリア供給層とのヘテロ接合界面に生じる２ＤＥＧの移動度を低下させ、オン抵抗が増加するという問題があった。
そこで本発明の目的は、オン抵抗が低減されたIII 族窒化物半導体からなる半導体装置、およびその製造方法を提供することである。また、その半導体装置を用いた電力変換装置を提供することである。
第１の発明は、III 族窒化物半導体からなる第１キャリア走行層と、第１キャリア走行層の一部領域上に位置し、選択的に再成長されたIII 族窒化物半導体からなる第２キャリア走行層と、第２キャリア走行層上に接して位置し、選択的に再成長された、第２キャリア走行層よりもバンドギャップの大きなIII 族窒化物半導体からなるキャリア供給層と、を備えることを特徴とする半導体装置である。
ここで本発明においてIII 族窒化物半導体とは、一般式Ａｌx Ｇａy Ｉｎz Ｎ（ｘ＋ｙ＋ｚ＝１、０≦ｘ、ｙ、ｚ≦１）で表される半導体であり、Ａｌ、Ｇａ、Ｉｎの一部を他の第１３族元素（第３Ｂ族元素）であるＢやＴｌで置換したもの、Ｎの一部を他の第１５族元素（第５Ｂ族元素）であるＰ、Ａｓ、Ｓｂ、Ｂｉで置換したものをも含むものとする。より一般的には、Ｇａを少なくとも含むＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮを示す。ｎ型不純物としてはＳｉ、ｐ型不純物としてはＭｇが通常用いられる。
第１キャリア走行層、第２キャリア走行層、キャリア供給層は、いずれも単層であってもよいし、複数の層であってもよい。また、第１キャリア走行層と第２キャリア走行層は、通常は同一組成のIII 族窒化物半導体（たとえばＧａＮ）からなるが、必ずしも同一組成である必要はない。
第２キャリア走行層は、ノンドープのＧａＮとすることが望ましい。２ＤＥＧの移動度を低下させないためである。第２キャリア走行層を複層とする場合には、その複数の層のうち、少なくともキャリア供給層と接合する層をノンドープのＧａＮとすることが望ましい。
キャリア供給層は、第２キャリア走行層よりもバンドギャップが大きい任意の組成のIII 族窒化物半導体であってよい。キャリア供給層は、ノンドープであってもよいし、ｎ型不純物がドープされていてもよい。キャリア供給層上にキャップ層を有していてもよい。
また、第２キャリア走行層上に、さらにIII 族窒化物半導体からなる単層や複層が設けられていてもよい。たとえば、第２キャリア走行層よりもバンドギャップが小さな層と、その層よりもバンドギャップが大きな層との対を、１回または複数回繰り返して積層された構造としてもよい。複数回繰り返して積層させる場合、各対における各バンドギャップが小さな層は、それぞれ組成が異なっていてもよいし、各バンドギャップが大きな層は、それぞれ組成が異なっていてもよい。
また、本発明は、第２キャリア走行層とキャリア供給層とのヘテロ接合界面近傍であって第２キャリア走行層側に２ＤＥＧを形成し、これをチャネルとして動作する半導体装置に適用することができる。たとえばＨＦＥＴやＨＢＴ（ヘテロ接合界面バイポーラトランジスタ）のほか、ダイオードなどに適用することができる。
第２の発明は、第１の発明において、第２キャリア走行層およびキャリア供給層は、第１キャリア走行層上であって、互いに離間する２つの領域上に形成されており、２つの領域の一方の領域のキャリア供給層上に設けられ、第２キャリア走行層と電気的に接続した第１電極と、２つの領域の他方の領域のキャリア供給層上に設けられ、第２キャリア走行層と電気的に接続した第２電極と、２つの第２キャリア走行層およびキャリア供給層の領域に挟まれた第１キャリア走行層上と、２つの第２キャリア走行層およびキャリア供給層の領域が離間して向かい合う側の第２キャリア走行層およびキャリア供給層の２つの側端面と、に形成された絶縁膜と、絶縁膜上に形成された制御電極と、を備えていることを特徴とする半導体装置である。
第１電極、第２電極は、直接キャリア供給層上に接して設けられていてもよいし、キャリア供給層上にキャップ層などのIII 族窒化物半導体層を介して設けられていてもよい。
第３の発明は、第２の発明において、絶縁膜は、キャリア供給層上にも形成されており、制御電極は、絶縁膜を介してキャリア供給層上に延伸していることを特徴とする半導体装置である。
第４の発明は、第２の発明または第３の発明において、絶縁膜は、その一部または全部が複数の層からなることを特徴とする半導体装置である。
第５の発明は、第２の発明から第４の発明において、第１キャリア供給層上に位置する絶縁膜と、キャリア供給層上に位置する絶縁膜とは、膜質が異なることを特徴とする半導体装置である。
ここで膜質が異なるとは、材料が異なる場合、材料が同じでも組成比が異なっている場合、結晶性や結晶構造が異なっている場合など、絶縁膜の物性が異なっていることをいう。
第６の発明は、第２の発明から第５の発明において、絶縁膜の厚さは、第２キャリア走行層の厚さよりも薄いことを特徴とする半導体装置である。
第７の発明は、第２の発明から第６の発明において、第１電極および第２電極は、第２キャリア走行層にオーミック接触していることを特徴とする半導体装置である。
第８の発明は、第２の発明から第７の発明において、第１電極と第２電極のどちらか一方と制御電極とが電気的に接続されていることを特徴とする半導体装置である。
第９の発明は、第１の発明から第８の発明において、第２キャリア走行層から離れた領域でのキャリアの走行を抑止するキャリア走行抑止層をさらに有し、キャリア走行抑止層上に第１キャリア走行層が位置する、ことを特徴とする半導体装置である。
第１０の発明は、第９の発明において、キャリア走行抑止層は、第１キャリア走行層とは異なる伝導型のIII 族窒化物半導体からなることを特徴とする半導体装置である。
第１１の発明は、第９の発明または第１０の発明において、キャリア走行抑止層は、第１キャリア走行層よりもバンドギャップが大きいIII 族窒化物半導体からなることを特徴とする半導体装置である。
第１２の発明は、第９の発明または第１０の発明において、キャリア走行抑止層は、キャリア走行抑止層よりもバンドギャップが大きいIII 族窒化物半導体からなる層上に位置する、ことを特徴とする半導体装置である。
第１３の発明は、第１の発明から第１２の発明において、第２キャリア走行層は、複数の層からなることを特徴とする半導体装置である。
第１４の発明は、第１の発明から第１３の発明において、キャリア供給層上に、第２キャリア走行層よりもバンドギャップが小さく、選択的に再成長されたIII 族窒化物半導体からなる層と、その層よりもバンドギャップが大きく、選択的に再成長されたIII 族窒化物半導体からなる層との対が、さらに１対ないし複数対形成されている、ことを特徴とする半導体装置である。
第１５の発明は、第１の発明から第１４の発明において、第２キャリア走行層およびキャリア走行層の側端面は、第１キャリア走行層から離れるにしたがって第２キャリア走行層およびキャリア走行層の素子面に平行な断面積が減少するような傾斜を有していることを特徴とする半導体装置である。
第１６の発明は、第１の発明から第１５の発明の半導体装置を少なくとも１つ以上用いて構成された電力変換装置である。
第１７の発明は、III 族窒化物半導体からなる第１キャリア走行層を形成する工程と、第１キャリア走行層上の一部領域にマスクを形成する工程と、マスクを形成していない第１キャリア走行層上の領域に、III 族窒化物半導体からなる第２キャリア走行層を選択的に再成長させる工程と、第２キャリア走行層上に、第２キャリア走行層とはバンドギャップの異なるIII 族窒化物半導体からなるキャリア走行層を選択的に再成長させる工程と、を備えることを特徴とする半導体装置の製造方法である。
第１の発明は、第２キャリア走行層とキャリア供給層とのヘテロ接合界面近傍であって第２キャリア走行層側に２ＤＥＧを形成し、これをチャネルとして動作する半導体装置である。第２キャリア走行層は、第１キャリア走行層上に選択的に再成長された層であるから、第１キャリア走行層と第２キャリア走行層とのヘテロ接合界面においては再成長に伴った不純物が混入しているが、第２キャリア走行層中の不純物は第１キャリア走行層から離れるにしたがって減少している。そのため、第２キャリア走行層とキャリア供給層とのヘテロ接合界面においては、選択的な再成長に伴う不純物はほとんど見られない。また、キャリア供給層は、第２キャリア走行層を再成長させたのちに、第２キャリア走行層に連続して再成長させた層であるから、第２キャリア走行層とキャリア供給層とのヘテロ接合界面の平坦性は、直接第１キャリア走行層上にキャリア供給層を再成長させた場合の第１キャリア走行層とキャリア供給層とのヘテロ接合界面よりも高くなっている。したがって、本発明の半導体装置によれば、再成長による平坦性の劣化や混入する不純物によって２ＤＥＧの移動度を低下させてしまうことがなく、オン抵抗の低減を図ることができる。
また、第２の発明のように、本発明は第１、第２電極間の導通を制御電極によって制御する半導体装置、たとえばＨＦＥＴに適用することができ、オン抵抗の低い半導体装置を実現することができる。
また、第３の発明のように、制御電極を絶縁膜を介してキャリア供給層上にも形成すれば、第２キャリア走行層およびキャリア供給層の側端面と絶縁膜との界面に、より多くの電子を蓄積することができ、制御電極の下方に位置する２ＤＥＧの濃度をより高くすることができる。その結果、オン抵抗をさらに低減することができる。
また、第４の発明のように、絶縁膜の一部または全部を複数の層で構成してもよく、また、第５の発明のように、第１キャリア供給層上に位置する絶縁膜とキャリア供給層上に位置する絶縁膜とで膜質が異なるようにしてもよい。
また、第６の発明によれば、第２キャリア走行層およびキャリア供給層の側端面と絶縁膜との界面に、より多くの電子を蓄積することができ、オン抵抗をさらに低減することができる。
また、第７の発明によれば、第２の発明の半導体装置のオン抵抗をさらに低減することができる。
また、第８の発明のように、本発明は第２の発明における第１電極と第２電極のどちらか一方と制御電極とを短絡させた構成のダイオードにも適用することができ、オン電圧が低く、耐圧の高いダイオードを実現することができる。
また、第９〜１２の発明のように、キャリア走行抑止層を設けることで、第２キャリア走行層とキャリア供給層とのヘテロ接合界面から離れた領域を電流が流れることを抑制することができ、オフ動作時のリーク電流を低減することができる。
また、第１３の発明のように、第２キャリア走行層は複数の層によって構成することができる。
また、第１４の発明によれば、複数の２ＤＥＧ層を形成することができるので、さらに低いオン抵抗で動作可能な半導体装置を実現することができる。
また、第１５の発明によれば、電界の集中が緩和されるため、耐圧の向上を図ることができる。
また、第１６の発明のように、本発明の半導体装置を用いて電力変換装置を構成することで、低損失で高効率な電力変換装置を実現することができる。
また、第１７の発明によれば、第１キャリア走行層上に第２キャリア走行層を選択的に再成長させる際に混入する不純物は、第２キャリア走行層が成長するにしたがって減少する。したがって、第２キャリア走行層とキャリア供給層とのヘテロ接合界面には不純物がほとんど混入せず、また第２キャリア走行層を形成したことで第２キャリア走行層とキャリア供給層とのヘテロ接合界面の平坦性も向上する。したがって、オン抵抗の低い半導体装置を製造することができる。
実施例１のＨＦＥＴ１００の構成を示した図。 実施例１のＨＦＥＴ１００の製造工程を示した図。 実施例２のＨＦＥＴ２００の構成を示した図。 実施例３のＨＦＥＴ３００の構成を示した図。 実施例４のＨＦＥＴ４００の構成を示した図。 実施例５のＨＦＥＴ５００の構成を示した図。 実施例６のＨＦＥＴ６００の構成を示した図。 実施例７のＨＦＥＴ７００の構成を示した図。 実施例８のダイオード８００の構成を示した図。 実施例９の力率改善回路９００の構成を示した図。
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。
図１は、実施例１のＨＦＥＴ１００の構成を示した図である。
ＨＦＥＴ１００は、Ｓｉからなる基板１０１と、基板１０１上にＡｌＮからなるバッファ層１０２を介して位置するノンドープのＧａＮからなる第１キャリア走行層１０３を有している。
また、第１キャリア走行層１０３上の互いに離間した２つの領域上に、２つに分離して形成されたノンドープのＧａＮからなる第２キャリア走行層１０４と、２つの分離した第２キャリア走行層１０４上にそれぞれ位置するＡｌ0.25Ｇａ0.75Ｎからなるキャリア供給層１０５を有していて、第２キャリア走行層１０４とキャリア供給層１０５はヘテロ接合している。第２キャリア走行層１０４とキャリア供給層１０５は、選択的に再成長させて形成した層である。
また、２つの分離したキャリア供給層１０５のうち、一方のキャリア供給層１０５上に形成されたソース電極１０６と、他方のキャリア供給層１０５上に形成されたドレイン電極１０７と、を有している。ソース電極１０６およびドレイン電極１０７はＴｉ／Ａｌ（キャリア供給層側からＴｉ、Ａｌの順）からなる。
また、２つの第２キャリア走行層１０４およびキャリア供給層１０５の領域に挟まれ第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３上、２つの第２キャリア走行層１０４およびキャリア供給層１０５の領域が離間して向かい合う側の第２キャリア走行層１０４およびキャリア供給層１０５の２つの側端面１１１、キャリア供給層１０５上にＳｉＯ2 からなる絶縁膜１０８を有している。
また、この絶縁膜１０８を介して、第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３上、および２つの側端面１１１に形成されたゲート電極１０９を有している。ゲート電極１０９は、Ｎｉ／Ａｕ（絶縁膜１０８側からＮｉ、Ａｕの順）からなる。このゲート電極１０９は、側端面１１１近傍のキャリア供給層１０５上にも、絶縁膜１０８を介して延伸していて、ソース電極１０６側とドレイン電極１０７側それぞれに０．５μｍ延伸している。このように延伸させることで、ゲート電極１０９に正の電圧を印加した際に、側端面１１１近傍により多くの電子を蓄積することができ、その延伸されたゲート電極１０９の下部にあたる領域の２ＤＥＧの濃度をより高めることができる。そのため、オン抵抗をより低減することができる。
第１キャリア走行層１３の厚さは２μｍ、第２キャリア走行層１０４の厚さは１００ｎｍ、キャリア供給層１０５の厚さは２５ｎｍである。また、絶縁膜１０８の厚さは４０ｎｍである。また、ソース電極１０６とゲート電極１０９との間隔は１．５μｍ、ゲート電極１０９とドレイン電極１０７との距離は６．５μｍであり、ゲート電極１０９はソース電極１０６よりに位置した非対称な構成となっている。このようにゲート電極１０９をドレイン電極１０７よりもソース電極１０６に近い位置とすることで、耐圧性の向上を図っている。
基板１０１には、Ｓｉ以外に、サファイア、ＳｉＣ、ＺｎＯ、スピネル、ＧａＮなどの従来よりIII 族窒化物半導体の成長基板として知られる任意の材料の基板を用いてもよい。
バッファ層１０２には、ＡｌＮのほか、ＧａＮを用いてもよく、ＡｌＮ／ＧａＮなどの複数の層であってもよい。また、第１キャリア走行層１０３は、任意の組成比のIII 族窒化物半導体でよいが、結晶性等の点からＧａＮが望ましい。また、第１キャリア走行層１０３はｎ型不純物などがドープされていてもよく、複数の層で構成されていてもよい。また、バッファ層１０２を形成せず、直接基板１０１上に第１キャリア走行層１０３が形成されていてもよい。
第２キャリア走行層１０４はＧａＮ、キャリア供給層１０５はＡｌＧａＮであるが、キャリア供給層１０５のバンドギャップが第２キャリア走行層１０４よりも大きくなるようにIII 族窒化物半導体の組成比が選択されていれば、第２キャリア走行層１０４およびキャリア供給層１０５は任意のIII 族窒化物半導体でよい。たとえば、第２キャリア走行層１０４としてＩｎＧａＮを用い、キャリア供給層１０５としてＧａＮないしＡｌＧａＮを用いてもよい。また、キャリア供給層１０５は、Ｓｉなどの不純物がドープされたｎ型としてもよい。また、キャリア供給層１０５上にキャップ層を設けた構造としてもよい。また、第２キャリア走行層１０４は、第１キャリア走行層１０３と同一組成であってもよいし、異なる組成比のIII 族窒化物半導体材料であってもよい。
第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合により、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０近傍であって第２キャリア走行層１０４側には、２ＤＥＧが形成される（図１の点線で示した部分）。第２キャリア走行層１０４とキャリア供給層１０５は、ゲート電極１０９によって互いに離間された２つの領域に形成されているため、２ＤＥＧもまた、キャリア供給層１０５上にソース電極１０６が形成されている側（ソース−ゲート側）と、キャリア供給層１０５上にドレイン電極１０７が形成されている側（ゲート−ドレイン側）の２つの領域に分離して形成される。
ソース電極１０６およびドレイン電極１０７は、トンネル効果によってキャリア供給層１０５を介して第２キャリア走行層１０４にオーミックコンタクトをとる。ソース電極１０６およびドレイン電極１０７の材料として、Ｔｉ／Ａｌ以外にも、Ｔｉ／Ａｕなどを用いることができる。なお、ショットキーコンタクトをとる材料であってもよいが、オン抵抗の低減を図るためには望ましくない。また、良好なオーミックコンタクトを得るために、ソース電極１０６およびドレイン電極１０７直下のキャリア供給層１０５、第２キャリア走行層１０４の領域に、高濃度にＳｉをドープしたり、ソース電極１０６およびドレイン電極１０７直下のキャリア供給層１０５の厚さを薄くしてもよい。
絶縁膜１０８は、ゲート絶縁膜と保護膜とを兼ねたものである。また、絶縁膜１０８は、ＳｉＯ2 以外にＳｉＮx 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 、ＡｌＮなどを用いることができる。なお、絶縁膜１０８は単層であるが、絶縁膜１０８の全部または一部を複数の層で構成してもよい。たとえば、２層とする場合は、ＳｉＯ2 ／ＺｒＯ2 （第１キャリア走行層１０３側からＳｉＯ2 、ＺｒＯ2 の順に積層されていることを意味する。この段落において以下同じ）、ＳｉＯ2 ／Ａｌ2 Ｏ3 、ＳｉＯ2 ／ＨｆＯ2 、ＳｉＮ／ＳｉＯ2 、Ａｌ2 Ｏ3 ／ＺｒＯ2 、などを用いることができ、３層とする場合は、ＳｉＮ／ＳｉＯ2 ／ＺｒＯ2 、ＳｉＯ2 ／Ａｌ2 Ｏ3 ／ＨｆＯ2 、などを用いることができる。
ゲート電極１０９は、Ｎｉ／Ａｕの他にも、Ｔｉ／Ａｌ、Ｗやポリシリコンなどを用いてもよい。
このＨＦＥＴ１００は、ゲート電極１０９にバイアス電圧が印加されていない状態では、２ＤＥＧがソース−ゲート側と、ゲート−ドレイン側に分離され、電気的に接続されていない。したがって、ソース−ドレイン間に電流は流れず、オフ状態となっている。つまり、ＨＦＥＴ１００はノーマリオフ特性を有している。一方、ゲート電極１０９に閾値電圧以上のバイアス電圧が印加されると、絶縁膜１０８を介してゲート電極１０９と接している領域、すなわち、第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３表面近傍、第２キャリア走行層１０４およびキャリア供給層１０５の向かい合う側端面１１１近傍に電子が蓄積され、この蓄積された電子を介してソース−ゲート側の２ＤＥＧとゲート−ドレイン側の２ＤＥＧが電気的に接続される。その結果、ソース−ドレイン間に電流が流れ、オン状態となる。
また、このＨＦＥＴ１００では、第２キャリア走行層１０４は、第１キャリア走行層１０３上に選択的に再成長された層であるから、第１キャリア走行層１０３と第２キャリア走行層１０４との界面に再成長に伴う不純物が混入しているが、第２キャリア走行層１０４中の再成長に伴う不純物は、第１キャリア走行層１０３から離れるにしたがって減少している。そのため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０においては、選択的な再成長に伴う不純物はほとんど見られない。また、キャリア供給層１０５は、第２キャリア走行層１０４を再成長させたのちに、第２キャリア走行層１０４に連続して選択的に再成長させた層であるから、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０の平坦性は、直接第１キャリア走行層１０３上にキャリア供給層１０５を再成長させた場合の第１キャリア走行層１０３とキャリア供給層１０５とのヘテロ接合界面よりも高くなっている。そのため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０近傍であって第２キャリア走行層１０４側に形成される２ＤＥＧの移動度を低下させてしまうことがない。したがって、実施例１のＨＦＥＴ１００は、ノーマリオフでありながら、オン抵抗の低い構造となっている。
なお、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面における、再成長に伴って混入した不純物を十分に低減し、平坦性を高めるためには、第２キャリア走行層１０４の厚さを５０ｎｍ以上とすることが望ましい。
また、ＨＦＥＴ１００では、第１キャリア走行層１０３上に形成された絶縁膜１０８の上端が、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０よりも低い位置となるように、絶縁膜１０８の厚さを第２キャリア走行層１０４の厚さよりも薄くしている。これにより、ゲート電極１０９に正の電圧を印加した際に、２つの側端面１１１近傍に、より多くの電子を蓄積することができる。その結果、オン抵抗がさらに低減された構造となっている。
次に、ＨＦＥＴ１００の製造方法について図２を参照に説明する。
まず、Ｓｉからなる基板１０１上に、ＡｌＮからなるバッファ層１０２をＭＯＣＶＤ法によって形成する。そして、バッファ層１０２上にノンドープＧａＮからなる第１キャリア走行層１０３をＭＯＣＶＤ法によって形成する（図２（ａ））。キャリアガスには水素と窒素、窒素源にはアンモニア、Ｇａ源にはＴＭＧ（トリメチルガリウム）、Ａｌ源にはＴＭＡ（トリメチルアルミニウム）、を用いる。
次に、第１キャリア走行層１０３上の所定の領域に、ＣＶＤ法によってＳｉＯ2 からなるマスク１１３を形成し、マスク１１３を挟んで２つの離間した領域にはマスク１１３を形成せず第１キャリア走行層１０３表面を露出させる（図２（ｂ））。マスク１１３は、III 族窒化物半導体の成長を阻害する材料であれば何でもよく、ＳｉＯ2 のほか、Ｓｉ3 Ｎ4 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 などの絶縁膜などを用いることができる。
次に、第１キャリア走行層１０３上に、ＭＯＣＶＤ法によってノンドープＧａＮからなる第２キャリア走行層１０４を再成長させる。ここで、マスク１１３上は結晶成長が阻害されてＧａＮが成長しないため、マスク１１３の形成されていない２つの離間した領域上にのみ、第２キャリア走行層１０４が選択的に再成長する（図２（ｃ））。この再成長時において、第１キャリア走行層１０３と第２キャリア走行層１０４との界面の平坦性は悪化し、不純物が混入してしまう。しかし、第２キャリア走行層１０４が成長するにしたがって、第２キャリア走行層１０４表面の平坦性は回復していき、再成長に伴う不純物の混入も減少していく。
第２キャリア走行層１０４を所定の厚さまで成長させた後、続けてＡｌ0.25Ｇａ0.75Ｎからなるキャリア供給層１０５をＭＯＣＶＤ法によって成長させる。ここにおいても、マスク１１３上は結晶成長が阻害されるため、２つの第２キャリア走行層１０４上にのみ、キャリア供給層１０５が選択的に成長する。キャリア供給層１０５の形成時において、第２キャリア走行層１０４の平坦性は回復し、不純物の混入が減少しているため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面の平坦性は高く、またその界面近傍における再成長に伴う不純物はほとんど見られない。マスク１１３は、キャリア供給層１０５を所定の厚さまで成長させたのちに除去する（図２（ｄ））。
次に、第２キャリア走行層１０４が形成されていない第１キャリア走行層１０３上、２つの領域の第２キャリア走行層１０４およびキャリア供給層１０５が離間して向かい合う側の第２キャリア走行層１０４およびキャリア供給層１０５の２つの側端面１１１、キャリア供給層１０５上に、ＳｉＯ2 からなる絶縁膜１０８を形成する。絶縁膜１０８は、ゲート絶縁膜とキャリア供給層１０５の保護膜とを兼ねるものであり、これにより製造工程数の削減を図っている。また絶縁膜１０８は、ＣＶＤ法、スパッタ、ＡＬＤ法などによって形成する。次に、ソース電極１０６、ドレイン電極１０７を形成する領域の絶縁膜１０８を除去してキャリア供給層１０５を露出させ、その露出したキャリア供給層１０５上に蒸着とリフトオフによってソース電極１０６、ドレイン電極１０７を形成する。また、第２キャリア走行層１０４が形成されていない第１キャリア走行層１０３上、２つの側端面１１１、その側端面１１１近傍のキャリア供給層１０５上に、蒸着とリフトオフによってゲート電極１０９を形成する。以上によって図１に示すＨＦＥＴ１００が製造される。
このＨＦＥＴ１００の製造方法によれば、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面の平坦性が高く、その界面近傍における再成長に伴う不純物はほとんど見られないため、ノーマリオフ特性を有しつつオン抵抗を低くすることができる。
なお、上記ＨＦＥＴ１００の製造方法において、選択成長に用いたマスク１１３は、キャリア供給層１０５の形成後に除去しているが、除去せずにゲート絶縁膜として利用してもよい。
図３は、実施例２のＨＦＥＴ２００の構成を示した図である。ＨＦＥＴ２００は、実施例１のＨＦＥＴ１００における第２キャリア走行層１０４、キャリア供給層１０５、絶縁膜２０８、ゲート電極１０９を、それぞれ第２キャリア走行層２０４、キャリア供給層２０５、絶縁膜２０８、ゲート電極２０９に替えたものであり、他の構成はＨＦＥＴ１００と同様である。第２キャリア走行層２０４およびキャリア供給層２０５は、２つの第２キャリア走行層２０４およびキャリア供給層２０５の領域が離間して向かい合う側の第２キャリア走行層２０４およびキャリア供給層２０５の２つの側端面２２０が傾斜している点で第２キャリア走行層１０４およびキャリア供給層１０５とは異なっている。それ以外の点は同様であり、第２キャリア走行層２０４およびキャリア供給層２０５は、第２キャリア走行層１０４、キャリア供給層１０５と同様に選択的に再成長させて形成したものである。側端面２２０は、第１キャリア走行層１０３から離れるにしたがって、第２キャリア走行層２０４およびキャリア供給層２０５の素子面に平行（基板１０１の主面に平行）な断面積が減少するような傾斜を有している。絶縁膜２０８、ゲート電極２０９は、この傾斜した側端面２２０に沿って形成されている点以外は絶縁膜１０８、ゲート電極１０９と同様である。
このような傾斜した側端面２２０は、第２キャリア走行層２０４、キャリア供給層２０５を再成長させる際に、特定の成長条件とすることで可能である。そのような特定の成長条件では、素子面であるIII 族窒化物半導体のｃ面に対して傾斜したファセット面（たとえば、（１０−１１）面など）を保持した状態で、第２キャリア走行層２０５、キャリア供給層２０５をｃ面に垂直な方向へ結晶成長させることができ、この時傾斜したファセット面が側端面２２０となる。
このように、第２キャリア走行層２０４およびキャリア供給層２０５の側端面２２０を傾斜させることで、ゲート電極２０９と絶縁膜２０８を介して接する第１キャリア走行層１０３表面近傍、および側端面２２０近傍における電界の集中が緩和される。そのため、ＨＦＥＴ２００は、ＨＦＥＴ１００に比べて耐圧性がより向上した構造となっている。
図４は、実施例３のＨＦＥＴ３００の構成を示した図である。ＨＦＥＴ３００は、実施例１のＨＦＥＴ１００におけるキャリア供給層１０５を、以下に説明するキャリア供給層３０５に替えたものであり、他の構成はＨＦＥＴ１００と同様である。キャリア供給層３０５は、第２キャリア走行層１０４側から、ノンドープのＧａＮからなる第１キャリア供給層３０５ａ、ノンドープのＡｌＧａＮからなる第２キャリア供給層３０５ｂ、ノンドープのＡｌＮからなる第３キャリア供給層３０５ｃの順に積層された３層構造である。このキャリア供給層３０５もまた、キャリア供給層１０５と同様に、第２キャリア走行層１０４上に選択的に再成長された層である。
このＨＦＥＴ３００もまた、第２キャリア走行層１０４と、３層からなるキャリア供給層３０５が、第１キャリア走行層１０３上に選択的に再成長された層であるため、２ＤＥＧの移動度の低下が抑制されており、オン抵抗が低減された構造となっている。
なお、キャリア供給層３０５は、他の複層構造であってもよい。たとえばＧａＮ／ＡｌＧａＮ（第１キャリア走行層１０３側からＧａＮ、ＡｌＧａＮの順の積層構造であることを意味する。以下、この段落において同じ）、ＩｎＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ／ＡｌＮ、などの積層構造であってもよい。また、ｎ- −ＡｌＧａＮ／ｎ−ＡｌＧａＮなどのようにｎ型不純物の濃度が異なる複数の層からなる構造であってもよい。
図５は、実施例４のＨＦＥＴ４００の構成を示した図である。ＨＦＥＴ４００は、実施例１のＨＦＥＴ１００における第２キャリア走行層１０４およびキャリア供給層１０５に替えて、第２キャリア走行層４０４とキャリア供給層４０５の対を３対形成したものであり、第１キャリア走行層１０３側から順に、第２キャリア走行層４０４ａ、キャリア供給層４０５ａ、第２キャリア走行層４０４ｂ、キャリア供給層４０５ｂ、第２キャリア走行層４０４ｃ、キャリア供給層４０５ｃの順に積層された構造である。他の構成についてはＨＦＥＴ１００と同様である。この３対の第２キャリア走行層４０４およびキャリア供給層４０５は、ＨＦＥＴ１００の第２キャリア走行層１０４およびキャリア供給層１０５と同様に、いずれも第１キャリア走行層１０３上に選択的に再成長された層である。
第２キャリア走行層４０４ａとキャリア供給層４０５ａとのヘテロ接合界面４４０ａであって第２キャリア走行層４０４ａ側、第２キャリア走行層４０４ｂとキャリア供給層４０５ｂとのヘテロ接合界面４４０ｂであって第２キャリア走行層４０４ｂ側、第２キャリア走行層４０４ｃとキャリア供給層４０５ｃとのヘテロ接合界面４４０ｃであって第２キャリア走行層４０４ｃ側、にそれぞれ２ＤＥＧが形成される。また、第２キャリア走行層４０４とキャリア供給層４０５は、第１キャリア走行層１０３上に選択的に再成長された層であるから、これらのヘテロ接合界面４４０ａ、ｂ、ｃは平坦性が高く、ヘテロ接合界面４４０ａ、ｂ、ｃ近傍の領域は再成長に伴って混入した不純物がほとんど見られない。したがって、これらのヘテロ接合界面４４０ａ、ｂ、ｃ近傍に形成される２ＤＥＧは、移動度の低下が抑制されており、オン抵抗が低減されている。
以上のように、実施例４のＨＦＥＴ４００では、移動度の低下が抑制された２ＤＥＧの層が３つ形成されているため、さらにオン抵抗が低減された構造となっている。
なお、上記実施例４では、第２キャリア走行層４０４ａ、ｂ、ｃはいずれも同一組成とし、キャリア供給層４０５ａ、ｂ、ｃのいずれも同一組成としたが、第２キャリア走行層４０４ａとキャリア供給層４０５ａ、第２キャリア走行層４０４ｂとキャリア供給層４０５ｂ、第２キャリア走行層４０４ｃとキャリア供給層４０５ｃがそれぞれヘテロ接合となり、その界面近傍に２ＤＥＧが形成されるのであれば、第２キャリア走行層４０４ａ、ｂ、ｃをそれぞれ異なる組成としてもよく、キャリア供給層４０５ａ、ｂ、ｃをそれぞれ異なる組成としてもよい。
図６は、実施例５のＨＦＥＴ５００の構成を示した図である。ＨＦＥＴ５００は、実施例１のＨＦＥＴ１００において以下のように変更したものであり、他の構成についてはＨＦＥＴ１００と同様である。ＨＦＥＴ５００は、絶縁膜１０８上であって、ソース電極１０６およびドレイン電極１０７の形成領域以外のキャリア供給層１０５の上部にあたる領域に、ＳｉＯ2 からなる絶縁膜１０８よりも比誘電率の高いＺｒＯ2 からなる絶縁膜５５０が形成されている。ゲート電極５０９は、絶縁膜１０８を介して、第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３上、２つの第２キャリア走行層１０４およびキャリア供給層１０５の領域が離間して向かい合う側の第２キャリア走行層１０４およびキャリア供給層１０５の２つの側端面５１１に形成されており、さらにソース電極１０６側の側端面５１１からソース電極１０６側に向かって０．５μｍ延伸して絶縁膜５５０上に形成されており、ドレイン電極１０７側の側端面５１１からドレイン電極１０７側に向かって１．５μｍ延伸して絶縁膜５５０上に形成されている。
このＨＦＥＴ５００の構造によると、ドレイン電極１０７側の第２キャリア走行層１０４、キャリア供給層１０５の側端面５１１からドレイン電極１０７側へ延伸したゲート電極５０９と、絶縁膜１０８との間に、絶縁膜１０８よりも比誘電率の高い絶縁膜５５０が設けられているため、オフ動作時において、ドレイン電極１０７側の側端面５１１近傍でキャリア供給層１０５上の絶縁膜１０８内部の電界強度が緩和される。したがって、ＨＦＥＴ５００は耐圧性がさらに向上した構造となっている。
図７は、実施例６のＨＦＥＴ６００の構成を示した図である。ＨＦＥＴ６００は、実施例１のＨＦＥＴ１００において以下のように変更したものであり、他の構成についてはＨＦＥＴ１００と同様である。ＨＦＥＴ６００は、ソース電極１０６およびドレイン電極１０７の形成領域以外のキャリア供給層１０５上に、ＳｉＮからなる絶縁膜６５０が形成されている。ＳｉＯ2 からなる絶縁膜６０８は、第１キャリア走行層１０３上、２つの第２キャリア走行層１０４およびキャリア供給層１０５の領域が離間して向かい合う側のキャリア走行層１０４およびキャリア供給層１０５の２つの側端面６１１、絶縁膜６５０上に連続して膜状に形成されている。ゲート電極６０９は、絶縁膜６０８を介して、第１キャリア走行層１０３上、側端面６１１に形成されており、さらにソース電極１０６側の側端面６１１からソース電極１０６側に向かって０．５μｍ延伸して絶縁膜６０８上に形成されており、ドレイン電極１０７側の側端面６１１からドレイン電極１０７側に向かって１．５μｍ延伸して絶縁膜６０８上に形成されている。
このＨＦＥＴ６００では、オン動作時において電界強度が高くなる側端面６１１、および第２キャリア走行層１０４が形成されていない第１キャリア走行層１０３上には、耐圧性の高いＳｉＯ2 からなる絶縁膜６０８が設けられている。また、オフ動作時において電界強度が高くなるゲート電極６０９のドレイン側端部の直下にも、耐圧性の高いＳｉＯ2 からなる絶縁膜６０８が設けられている。また、オフ動作時において電界強度が高くなるゲート電極６０９のドレイン側端部の直下であってキャリア供給層１０５上には、絶縁膜６５０が設けられている。絶縁膜６５０はＳｉＮからなるため、絶縁膜６５０としてＳｉＯ2 を用いた場合よりも、キャリア供給層１０５と絶縁膜６５０との界面に発生する界面準位密度を低減することができ、電流コラプス（高電圧動作時にドレイン電流が大きく減少する現象）などの特性劣化を抑制することができる。
このように、ＨＦＥＴ６００では、耐圧性が要求される領域と界面準位密度の低減が要求される領域とで異なる材料の絶縁膜を用いる構造としたので、耐圧性の向上と、界面準位の高さに起因した特性劣化の防止の両立が可能な構造となっている。
図８は、実施例７のＨＦＥＴ７００の構成を示した図である。ＨＦＥＴ７００は、実施例１のＨＦＥＴ１００において、バッファ層１０２と第１キャリア走行層１０３との間にキャリア走行抑止層７５０を設けたものである。キャリア走行抑止層７５０は、Ｍｇを１×１０19ｃｍ-3ドープした、厚さ１００ｎｍのｐ−ＧａＮからなり、正孔濃度は１×１０17ｃｍ-3である。
このキャリア走行抑止層７５０は、電子の流れに対して高抵抗となることから、オフ動作時においてソース−ドレイン間に高いバイアス電圧を印加した際に、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面から離れた領域を介して電流が流れる経路を遮断することができる。そのため、ＨＦＥＴ７００は、オフ動作時のソース−ドレイン間のリーク電流が低減されていて、さらにＨＦＥＴ１００と同様にノーマリオフでオン抵抗が低減されている。
ここで、キャリア走行抑止層７５０を設ける場合、キャリア走行抑止層７５０とキャリア供給層１０５との距離をある程度以上に大きくする必要があり、具体的には第１キャリア走行層１０３、第２キャリア走行層１０４、およびキャリア供給層１０５の合計の厚さを１００ｎｍ以上とすることが望ましい。これは、キャリア走行抑止層７５０とキャリア供給層１０５との距離が近いと、第１キャリア走行層１０３、第２キャリア走行層１０４、およびキャリア供給層１０５を形成する際に、キャリア走行抑止層７５０にドープされたＭｇがキャリア供給層１０５にまで拡散してしまい、２ＤＥＧの濃度や移動度を低下させてしまうことがあるからである。また、キャリア走行抑止層７５０がｐ型である影響で２ＤＥＧの濃度を低下させてしまうからである。
なお、実施例７ではキャリア走行抑止層７５０としてｐ−ＧａＮを用いたが、電子が第２キャリア走行層１０４から離れた領域を走行することを抑止することができる材料であればよい。たとえば、キャリア走行抑止層７５０は第１キャリア走行層１０３の伝導型とは異なる伝導型であればよい。第１キャリア走行層１０３はノンドープＧａＮであり、低濃度のｎ型であるから、キャリア走行抑止層７５０としてｐ−ＧａＮだけでなくｉ−ＧａＮを用いることもできる。
また、ノンドープＧａＮである第１キャリア走行層１０３よりもバンドギャップが広いＡｌＧａＮをキャリア走行抑止層７５０に用いることができる。キャリア走行抑止層７５０としてＡｌＧａＮを用いると、第１キャリア走行層１０３とキャリア走行抑止層７５０とのヘテロ接合界面に負の分極電荷が発生し、この電荷およびヘテロ接合界面におけるバンドの不連続が電子に対して障壁となる。その結果、オフ動作時においてソース−ドレイン間に高いバイアス電圧を印加した際に、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面から離れた領域を介して電流が流れる経路を遮断することができ、ソース−ドレイン間のリーク電流を低減することができる。このとき、キャリア走行抑止層７５０が薄すぎると、電子はトンネル効果によりキャリア走行抑止層７５０を透過し、バッファ層１０２を介して電流がリークしてしまう。そのため、キャリア走行抑止層７５０は１００ｎｍ以上とすることが望ましい。
また、バッファ層１０２よりもバンドギャップが狭いＩｎＧａＮをキャリア走行抑止層７５０に用いることができる。キャリア走行抑止層７５０としてＩｎＧａＮを用いると、バッファ層１０２とキャリア走行抑止層７５０とのヘテロ接合界面に負の分極電荷が発生し、この電荷およびヘテロ接合界面におけるバンドの不連続が電子に対して障壁となる。その結果、オフ動作時においてソース−ドレイン間に高いバイアス電圧を印加した際に、第２キャリア走行層１０４とキャリア供給層１０５との界面から離れた領域を介して電流が流れる経路を遮断することができ、ソース−ドレイン間のリーク電流を低減することができる。ここで、キャリア走行抑止層７５０はノンドープＧａＮである第１キャリア走行層１０３よりもバンドギャップが狭いため、キャリア走行抑止層７５０を介してリーク電流が流れる。そのため、キャリア走行抑止層７５０の厚さを２００ｎｍ以下とすることでキャリア走行抑止層７５０を介したリーク電流を減少させることが望ましい。また、キャリア走行抑止層７５０をｐ−ＩｎＧａＮまたはｉ−ＩｎＧａＮとすることがさらに望ましい。
図９は、実施例８のダイオード８００の構成を示した図である。ダイオード８００は、実施例１のＨＦＥＴ１００におけるソース電極１０６およびドレイン電極１０７を、それぞれアノード電極８０６、カソード電極８０７に替え、ゲート電極１０９をゲート電極８０９に替えたものであり、ゲート電極８０９は、ＨＦＥＴ１００におけるゲート電極１０９をアノード電極８０６の方向へさらに延伸させてアノード電極８０６を覆うようにして接合させたものである。また、アノード電極８０６、カソード電極８０７は、実施例１のＨＦＥＴ１００におけるソース電極１０６およびドレイン電極１０７と同一の構成であり、Ｔｉ／Ａｌからなる。また、ゲート電極８０９はＮｉ／Ａｕからなる。
アノード電極８０６とカソード電極８０７は、トンネル効果によってキャリア供給層１０５を介して第２キャリア走行層にオーミック接触している。また、ゲート電極８０９は、印加するバイアス電圧によって、ゲート電極８０９と絶縁膜１０８を介して接する第１キャリア走行層１０３表面近傍、２つの第２キャリア走行層１０４およびキャリア供給層１０５の領域が離間して向かい合う側の第２キャリア走行層１０４およびキャリア供給層１０５の側端面１１１近傍の電子濃度を制御する制御電極として作用する。
また、このダイオード８００では、実施例１のＨＦＥＴ１００と同様に、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０近傍であって第２キャリア走行層１０４側に２ＤＥＧが形成される。第２キャリア走行層１０４とキャリア供給層１０５は、ゲート電極８０９を挟んで２つの領域に離間しているため、２ＤＥＧも、アノード−ゲート間の２ＤＥＧと、ゲート−カソード間の２ＤＥＧに分離して形成されている。
次に、ダイオード８００の動作について説明する。ダイオード８００のアノード電極８０６とカソード電極８０７の間に順方向バイアス電圧を印加した場合、アノード電極８０６と電気的に接続されているゲート電極８０９に、絶縁膜１０８を介して接する第１キャリア走行層１０３表面近傍、および側端面１１１近傍に、電子が蓄積される。この電子によって、アノード−ゲート間に形成されている２ＤＥＧとゲート−カソード間に形成されている２ＤＥＧとが接続され、アノード電極８０６とカソード電極８０７との間に電流が流れる。一方、アノード電極８０６とカソード電極８０７の間に逆方向バイアス電圧を印加した場合、アノード電極８０６と電気的に接続されているゲート電極８０９近傍の電子、およびゲート−カソード間の２ＤＥＧは空乏化されるため、電流は遮断される。
このように、実施例８のダイオード８００では、ゲート電極８０９によって絶縁膜を介して電子濃度が制御されることにより、整流動作が得られている。
また、実施例８のダイオード８００では、実施例１のＨＦＥＴ１００の説明でも述べたように、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０の平坦性が高く、そのヘテロ接合界面１１０近傍における再成長に伴って混入した不純物がほとんどないため、２ＤＥＧの移動度が高い。また、アノード電極８０６は、第２キャリア走行層１０４とオーミック接触しているため、順方向バイアス電圧時の立ち上がり電圧が０に近い。したがって、ダイオード８００は、オン抵抗、オン電圧の低い構造となっている。
さらにダイオード８００では、ゲート電極８０９を設け、アノード電極８０６と電気的に接続した構成としていることから、逆方向バイアス電圧の印加時に最も電界強度が高くなるのはゲート電極８０９のカソード電極８０７側端部である。その端部には絶縁膜１０８が形成されており、その絶縁膜１０８を介して、ゲート電極８０９は第２キャリア走行層１０４およびキャリア供給層１０５に接している。そのため、電界強度の高いゲート電極８０９端部における逆方向リーク電流を大幅に低減することができる。したがって、ダイオード８００は、オフ動作時の耐圧が高い構造となっている。
なお、実施例８のダイオード８００は、実施例１のＨＦＥＴ１００においてソース電極１０６をアノード電極８０６とし、ゲート電極１０９をアノード電極８０６側に延伸することでアノード電極８０６とゲート電極１０９とを接合した構造であるが、実施例１のソース電極１０６をアノード電極８０６とし、アノード電極８０６とゲート電極１０９とを電気的に接続する構造であれば他の構造であってよい。たとえば、アノード電極をゲート電極１０９側に延伸させてアノード電極とゲート電極１０９とを接合する構造であってもよい。また、配線電極などによってアノード電極とゲート電極１０９とを間接的に接続する構造であってもよい。また、アノード電極とゲート電極１０９とを同一材料として共通化し、複合アノード電極構造としてもよい。
また、実施例８のダイオード８００は、実施例１のＨＦＥＴ１００においてソース電極１０６をアノード電極としてアノード電極とゲート電極を電気的に接続した構造であるが、実施例２〜７のＨＦＥＴ２００〜７００におけるドレイン電極をアノード電極として、そのアノード電極とゲート電極を電気的に接続した構造としても、ダイオード８００と同様の効果のダイオードを実現することができる。
図１０は、実施例９の力率改善回路９００の構成を示した回路図である。力率改善回路９００は、交流電源Ｖと、交流電源Ｖの交流電圧を整流する４つのダイオードＤ１からなるダイオードブリッジ１０とを有している。また、ドレイン側をインダクタＬを介してダイオードブリッジ１０の直流側の正極出力端に、ソース側をダイオードブリッジ１０の直流側の負極出力端に接続するＨＦＥＴ２０と、ＨＦＥＴ２０のゲートに接続する制御回路３０と、をさらに有している。また、ＨＦＥＴ２０のソース−ドレイン間には、ダイオードＤ２とキャパシタＣとを直列に接続した回路が接続されていて、キャパシタＣと並列に負荷Ｒが接続されている。力率改善回路９００は、出力電圧やダイオードブリッジ１０に流れる電流などに基づいて制御回路３０がＨＦＥＴ２０のオンオフを制御することで、交流電源Ｖの力率を改善する回路である。
上記構成の力率改善回路９００において、ダイオードＤ１、Ｄ２は、実施例８のダイオード８００を使用し、ＨＦＥＴ２０には、実施例１のＨＦＥＴ１００を使用している。そのため、力率改善回路９００では、回路内部での損失が軽減されており、高効率で低損失な動作が可能となっている。
なお、実施例では本発明の半導体装置をＨＦＥＴまたはダイオードに適用した例を示したが、本発明は、キャリア走行層とキャリア供給層との界面に生じる２ＤＥＧをチャネルとして動作する他の半導体装置に対しても適用可能である。たとえばヘテロ接合バイポーラトランジスタ（ＨＢＴ）などにも適用可能である。
また、実施例１〜７のＨＦＥＴにフィールドプレート構造を導入し、さらなる耐圧性の向上を図るようにしてもよい。
本発明の半導体装置はオン抵抗が低いので、電力変換装置に本発明の半導体装置を利用することで、高効率な電力変換装置を実現することができる。
１０１：基板
１０２：バッファ層
１０３：第１キャリア走行層
１０４、２０４、４０４：第２キャリア走行層
１０５、２０５、３０５、４０５：キャリア供給層
１０６：ソース電極
１０７：ドレイン電極
１０８、２０８、５５０、６５０：絶縁膜
１０９、２０９、５０９、６０９、８０９：ゲート電極
７５０：キャリア走行抑止層
８０６：アノード電極
８０７：カソード電極

Claims (17)

  1. III 族窒化物半導体からなる第１キャリア走行層と、
    前記第１キャリア走行層の一部領域上に位置し、選択的に再成長されたIII 族窒化物半導体からなる第２キャリア走行層と、
    前記第２キャリア走行層上に接して位置し、選択的に再成長された、前記第２キャリア走行層よりもバンドギャップの大きなIII 族窒化物半導体からなるキャリア供給層と、
    を備えることを特徴とする半導体装置。
  2. 前記第２キャリア走行層および前記キャリア供給層は、前記第１キャリア走行層上であって、互いに離間する２つの領域上に形成されており、
    ２つの領域の一方の領域の前記キャリア供給層上に設けられ、前記第２キャリア走行層と電気的に接続した第１電極と、
    ２つの領域の他方の領域の前記キャリア供給層上に設けられ、前記第２キャリア走行層と電気的に接続した第２電極と、
    ２つの前記第２キャリア走行層および前記キャリア供給層の領域に挟まれた前記第１キャリア走行層上と、２つの第２キャリア走行層およびキャリア供給層の領域が離間して向かい合う側の第２キャリア走行層およびキャリア供給層の２つの側端面と、に形成された絶縁膜と、
    前記絶縁膜上に形成された制御電極と、
    を備えていることを特徴とする請求項１に記載の半導体装置。
  3. 前記絶縁膜は、前記キャリア供給層上にも形成されており、前記制御電極は、前記絶縁膜を介して前記キャリア供給層上に延伸していることを特徴とする請求項２に記載の半導体装置。
  4. 前記絶縁膜は、その一部または全部が複数の層からなることを特徴とする請求項２または請求項３に記載の半導体装置。
  5. 前記第１キャリア供給層上に位置する前記絶縁膜と、前記キャリア供給層上に位置する前記絶縁膜とは、膜質が異なることを特徴とする請求項２ないし請求項４のいずれか１項に記載の半導体装置。
  6. 前記絶縁膜の厚さは、前記第２キャリア走行層の厚さよりも薄いことを特徴とする請求項２ないし請求項５のいずれか１項に記載の半導体装置。
  7. 前記第１電極と前記第２電極は、前記第２キャリア走行層にオーミック接触していることを特徴とする請求項２ないし請求項６のいずれか１項に記載の半導体装置。
  8. 前記第１電極と前記第２電極のどちらか一方と、前記制御電極とが電気的に接続されていることを特徴とする請求項２ないし請求項７のいずれか１項に記載の半導体装置。
  9. 前記第２キャリア走行層から離れた領域でのキャリアの走行を抑止するキャリア走行抑止層をさらに有し、前記キャリア走行抑止層上に前記第１キャリア走行層が位置する、ことを特徴とする請求項１ないし請求項８のいずれか１項に記載の半導体装置。
  10. 前記キャリア走行抑止層は、前記第１キャリア走行層とは異なる伝導型のIII 族窒化物半導体からなることを特徴とする請求項９に記載の半導体装置。
  11. 前記キャリア走行抑止層は、前記第１キャリア走行層よりもバンドギャップが大きいIII 族窒化物半導体からなることを特徴とする請求項９または請求項１０に記載の半導体装置。
  12. 前記キャリア走行抑止層は、前記キャリア走行抑止層よりもバンドギャップが大きいIII 族窒化物半導体からなる層上に位置する、ことを特徴とする請求項９または請求項１０に記載の半導体装置。
  13. 前記第２キャリア走行層は、複数の層からなることを特徴とする請求項１ないし請求項１２のいずれか１項に記載の半導体装置。
  14. 前記キャリア供給層上に、前記第２キャリア走行層よりもバンドギャップが小さく、選択的に再成長されたIII 族窒化物半導体からなる層と、その層よりもバンドギャップが大きく、選択的に再成長されたIII 族窒化物半導体からなる層との対が、さらに１対ないし複数対形成されている、ことを特徴とする請求項１ないし請求項１３のいずれか１項に記載の半導体装置。
  15. 前記第２キャリア走行層およびキャリア走行層の側端面は、前記第１キャリア走行層から離れるにしたがって前記第２キャリア走行層およびキャリア走行層の素子面に平行な断面積が減少するような傾斜を有している、ことを特徴とする請求項１ないし請求項１４のいずれか１項に記載の半導体装置。
  16. 請求項１ないし請求項１６のいずれか１項に記載の半導体装置を少なくとも１つ以上用いて構成された電力変換装置。
  17. III 族窒化物半導体からなる第１キャリア走行層を形成する工程と、
    前記第１キャリア走行層上の一部領域にマスクを形成する工程と、
    前記マスクを形成していない前記第１キャリア走行層上の領域に、III 族窒化物半導体からなる第２キャリア走行層を選択的に再成長させる工程と、
    前記第２キャリア走行層上に、前記第２キャリア走行層とはバンドギャップの異なるIII 族窒化物半導体からなるキャリア走行層を選択的に再成長させる工程と、
    を備えることを特徴とする半導体装置の製造方法。
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