JPWO2014192311A1 - 半導体基板、半導体基板の製造方法および電子デバイス - Google Patents

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Abstract

基板、化合物半導体層、第１絶縁層、第２絶縁層の順に位置する半導体基板であって、第１絶縁層が、金属原子等第１原子と、酸素原子および窒素原子とを含み、第２絶縁層が、金属原子等第２原子と、酸素原子および窒素原子とを含み、化合物半導体層が、金属原子である第３原子と、非金属原子である第４原子とを含み、酸素原子および窒素原子が、深さ方向において連続的に分布し、深さ方向に沿った窒素原子数が、第１絶縁層の中で極大を示し、深さ方向に沿った第３原子および第４原子の合計原子数が、化合物半導体層の中で最大となり、化合物半導体層と第１絶縁層との界面における酸素原子数が、第１絶縁層と第２絶縁層との界面における酸素原子数より小さい半導体基板を提供する。

Description

本発明は、半導体基板、半導体基板の製造方法および電子デバイスに関する。
大規模集積回路の基本素子であるＭＩＳ型ゲートＦＥＴ（ＭＩＳＦＥＴ：Metal-Insulator-Semiconductor Field-Effect Transistor）のＮ型チャネル材料として、通常は、シリコンが用いられる。一方、ＩＩＩ−Ｖ族化合物半導体は、電子移動度の高さから高速動作が可能であり、Ｎ型ＭＩＳＦＥＴにおけるシリコン代替材料としての適用が有望視されている。ショットキゲート構造またはｐｎ接合ゲート構造を有する高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）やシュードモルフィック高電子移動度トランジスタ（Ｐ−ＨＥＭＴ）においては、そのチャネル材料として既にＩＩＩ−Ｖ族化合物半導体が用いられ、高周波通信素子に多く利用されている。より高いゲート耐圧など、さらに良好なトランジスタ性能を得ることを目的に、ＭＩＳゲート構造（以下「ＭＩＳ構造」という場合がある。）を有するトランジスタの研究がすすめられ、非特許文献１には、ＭＩＳゲート構造を有するＭＩＳ−ＨＥＭＴが、非特許文献２には、ＭＩＳゲート構造を有するＭＩＳ−Ｐ−ＨＥＭＴが開示されている。
ＭＩＳ構造を有する電子デバイスを良好に動作させるには、ＩＩＩ−Ｖ族化合物半導体と絶縁体の界面の制御、すなわち、ＩＩＩ−Ｖ族化合物半導体と絶縁体の界面および界面付近に形成されるエネルギー準位（以下「界面準位」という。）の低減が必要である。界面準位は、チャネルにおけるキャリアの電界制御性を低下させ、充放電による動作速度の低下を招く可能性がある。また界面再結合などによるキャリア消滅の要因にもなり得る。さらに、界面準位は、キャリア移動度の低下などトランジスタ性能を劣化させる要因になり得る。
有効な界面準位の低減方法として、非特許文献３には、化合物半導体の表面を硫化物で処理することが記載され、非特許文献４には、化合物半導体の表面をシランとアンモニアで処理することが記載され、非特許文献５には、アモルファスシリコンを界面層として用いることが記載されている。また、特許文献１には、化合物半導体のＭＩＳ型電界効果トランジスタの発明が記載されている。当該発明は、ゲートリーク電流が小さく、かつ絶縁膜／化合物半導体に発生する界面準位が小さく、高電圧で動作して高い出力特性を示すＭＩＳ型電界効果トランジスタの提供を目的として為され、ゲート絶縁膜が窒素を含むアルミニウムの酸化物であることを特徴とする。窒素を含むアルミニウムの酸化物をゲート絶縁膜に用いることにより、膜中のリークパスを無くし、また窒化物半導体に対して十分な障壁高さを得ることにより、ゲートリーク電流を低減すると共に、ドレイン電流の時間的変動の主要因となる半導体界面に発生する界面準位を抑制することができるとされている。
Xiuju Zhou, Qiang Li, Chak Wah Tang and Kei May Lau, 30nm Enhancement-mode In0.53Ga0.47As MOSFETs on Si Substrates Grown by MOCVD Exhibiting High Transconductance and Low On-resistance, Technical Digest of 2012 IEEE International Electron Device Meeting. P. Kordos, et al., Aluminum oxide as passivation and gate insulator in GaAs-based field-effect transistors prepared in situ by metal-organic vapor deposition, APPLIED PHYSICS LETTERS 100, 142113 (2012) S.Arabasz,et al.著,Vac.80巻(2006年)、888ページ Chin, H. C. et al. Silane-ammonia surface passivation for gallium arsenide surface-channel n-MOSFETs. IEEE Electron Device Lett. 30, 110-112 (2009). M. El Kazzi, et al., Sub-nm equivalent oxide thickness on Si-passivated GaAs capacitors with low Dit, APPLIED PHYSICS LETTERS 99, 052102 (2011)
特開２００５−１８３５９７号公報
化合物半導体を用いたＭＩＳまたはＭＯＳ（Metal-Oxide-Semiconductor）構造（以下、ＭＩＳ構造とＭＯＳ構造を併せて、単に「ＭＩＳ構造」という。）を有する電子デバイスでは、半導体と絶縁体との界面に存在する界面準位の密度が大きいと、界面準位のエネルギー（バンドモデルにおける伝導帯下端または価電子帯上端からの位置）に応じて、各種の問題を発生する。たとえば、禁制帯中央（ミッドギャップ）に位置する界面準位は、ＭＩＳ構造の金属電位を変化させても半導体のフェルミレベルが変化しないフェルミレベルピニングを発生する可能性がある。バンド端近傍の界面準位は、ｐ型またはｎ型半導体の室温ＣＶ測定における蓄積容量の周波数分散を増加させる可能性がある。フェルミレベルピニングや周波数分散の増加は、何れも電子デバイスの性能、たとえばＭＩＳＦＥＴのＶｇ−Ｉｄ特性あるいはＳ値を劣化させる。界面準位を低減することは、化合物半導体ＭＩＳ構造を有する電子デバイスの性能向上にとって重要な技術課題である。
本発明の目的は、化合物半導体ＭＩＳ構造における界面準位たとえばミッドギャップ領域の界面準位を低減することが可能な技術を提供することにある。また、界面準位を低減し、化合物半導体ＭＩＳ構造を有するデバイスを室温ＣＶ測定した場合に、蓄積容量の周波数分散を小さくすることが可能な技術を提供することにある。また、化合物半導体ＭＩＳ構造を有するトランジスタのＶｇ−Ｉｄ特性等性能を良好にすることが可能な技術を提供することにある。
上記課題を解決するために、本発明の第１の態様においては、基板、化合物半導体層、第１絶縁層および第２絶縁層が、前記基板、前記化合物半導体層、前記第１絶縁層、前記第２絶縁層の順に位置する半導体基板であって、前記第１絶縁層が、全ての金属原子、Ｂ原子、Ｓｉ原子、Ａｓ原子、Ｔｅ原子およびＡｔ原子からなる群から選択された１以上の第１原子と、酸素原子および窒素原子とを含み、前記第２絶縁層が、全ての金属原子からなる群から選択された１以上の第２原子と、酸素原子および窒素原子とを含み、前記化合物半導体層が、金属原子である第３原子と、非金属原子である第４原子とを含み、前記酸素原子および前記窒素原子が、前記第２絶縁層の表面から前記基板に向かう深さ方向において、前記第２絶縁層、前記第１絶縁層および前記化合物半導体層の中で、連続的に分布し、前記深さ方向に沿った前記窒素原子の単位体積当たり原子数が、前記第１絶縁層の中で極大を示し、前記深さ方向に沿った前記第３原子および第４原子の単位体積当たり合計原子数が、前記化合物半導体層の中で最大となり、前記化合物半導体層と前記第１絶縁層との界面である第１界面における前記酸素原子の単位体積当たり原子数が、前記第１絶縁層と前記第２絶縁層との界面である第２界面における前記酸素原子の単位体積当たり原子数より小さい半導体基板を提供する。
前記第１原子および前記第２原子が、同種元素からなる絶縁層構成金属原子であってもよく、この場合、前記絶縁層構成金属原子、前記酸素原子および前記窒素原子が、前記深さ方向において、前記第２絶縁層、前記第１絶縁層および前記化合物半導体層の中で、連続的に分布してもよい。前記第１界面における前記絶縁層構成金属原子の単位体積当たり原子数が、前記第２界面における前記絶縁層構成金属原子の単位体積当たり原子数より小さくてもよい。前記第１界面における前記第３原子の単位体積当たり原子数が、前記第２界面における前記第３原子の単位体積当たり原子数より大きく、前記第１界面における前記第４原子の単位体積当たり原子数が、前記第２界面における前記第４原子の単位体積当たり原子数より大きくてもよい。前記深さ方向に沿った前記第２絶縁層の中の前記窒素原子の単位体積当たり原子数が、深さが増すに連れ増加してもよい。前記深さ方向に沿った前記化合物半導体層の中の前記窒素原子の単位体積当たり原子数が、深さが増すに連れ減少してもよい。前記第３原子および前記第４原子が、前記第１絶縁層の中に存在してもよく、この場合、前記深さ方向に沿った前記第１絶縁層の中の前記第３原子および前記第４原子の単位体積当たり原子数が、深さが増すに連れ増加してもよい。前記第１原子として、Ａｌ原子、Ｇａ原子、Ｉｎ原子、Ｔｉ原子、Ｚｒ原子、Ｈｆ原子、Ｇｄ原子、Ｅｒ原子、Ｂ原子、Ｓｉ原子、Ａｓ原子、Ｔｅ原子およびＡｔ原子からなる群から選択された１以上の原子を挙げることができ、前記第２原子として、Ａｌ原子、Ｇａ原子、Ｉｎ原子、Ｔｉ原子、Ｚｒ原子、Ｈｆ原子、Ｇｄ原子およびＥｒ原子からなる群から選択された１以上の原子を挙げることができる。前記第１絶縁層および前記第２絶縁層が、水素原子を含んでもよく、この場合、前記第１絶縁層における水素原子の単位体積当たり原子数の最大値が、前記第２絶縁層における水素原子の単位体積当たり原子数の最大値より大きいことが好ましい。前記第１絶縁層が、基板温度を２５０℃以上４５０℃以下とするＣＶＤ（Chemical Vapor Deposition）法により形成されたものであり、前記第２絶縁層が、前記第１絶縁層を形成後大気開放することなく連続にＡＬＤ（Atomic Layer Deposition）法により形成されたものであってもよい。
本発明の第２の態様においては、基板上に化合物半導体層を形成するステップと、前記化合物半導体層の上に、第１ガスおよび第２ガスを原料ガスとし、基板温度を２５０℃以上４５０℃以下とするＣＶＤ法により、第１絶縁層を形成するステップと、前記第１絶縁層を形成した後、第３ガスおよび第４ガスを用い、ＡＬＤ法により、第２絶縁層を形成するステップと、を有し、前記第１ガスが、気体の第１原子の化合物を含むガスであり、前記第２ガスが、気体の窒素化合物および窒素分子からなる群から選択された１以上のガスであり、前記第３ガスが、気体の第２原子の化合物を含むガスであり、前記第４ガスが、気体の酸素化合物および酸素分子からなる群から選択された１以上のガスであり、前記第１原子が、全ての金属原子、Ｂ原子、Ｓｉ原子、Ａｓ原子、Ｔｅ原子およびＡｔ原子からなる群から選択された１以上の原子であり、前記第２原子が、全ての金属原子からなる群から選択された１以上の原子である半導体基板の製造方法を提供する。前記第１絶縁層を形成した後、大気開放することなく連続に、前記第２絶縁層を形成することが好ましい。
本発明の第３の態様においては、上記に記載の半導体基板と、ソース電極、ドレイン電極およびゲート電極と、を有し、前記化合物半導体層、前記第１絶縁層、前記第２絶縁層および前記ゲート電極が、前記化合物半導体層、前記第１絶縁層、前記第２絶縁層、前記ゲート電極の順に位置し、前記ソース電極および前記ドレイン電極が、平面配置において前記ゲート電極を挟んで位置するとともに、前記化合物半導体層に電気的に接続された電子デバイスを提供する。前記化合物半導体層がリセス部を有してもよく、この場合、前記ゲート電極が前記リセス部に位置することが好ましい。
実施形態１の半導体基板１００を示した断面図である。 実施形態２の電子デバイス２００を示した断面図である。 ＡｌＮ層の設計厚さ（成長時間）と実際の厚さとの関係を示す検量線を示す。 実施例１の半導体基板の表面を観察したＡＦＭ像である。 実施例１の半導体基板の断面を観察したＳＴＥＭ像である。 実施例１の半導体基板の表面をＸＲＲ法により観察した結果を示す。 実施例１の半導体基板のＰＬ分光測定の結果を示す。ＡｌＮ層を形成しない比較例の半導体基板についても同時に示す。 実施例１の半導体基板のＳＩＭＳ深さプロファイルを示す。 比較例の半導体基板のＳＩＭＳ深さプロファイルを示す。 実施例１の半導体基板を用いたＭＩＳダイオードの室温ＣＶ特性を示す。左側はｐ型基板の室温ＣＶ特性を、右側はｎ型基板の室温ＣＶ特性を示す。 比較例の半導体基板を用いたＭＩＳダイオードの室温ＣＶ特性を示す。左側はｐ型基板の室温ＣＶ特性を、右側はｎ型基板の室温ＣＶ特性を示す。 実施例１の半導体基板を用いたＭＩＳダイオードの高温ＣＶ特性を示す。上はｐ型基板の高温ＣＶ特性を、下はｎ型基板の高温ＣＶ特性を示す。 比較例の半導体基板を用いたＭＩＳダイオードの高温ＣＶ特性を示す。上はｐ型基板の高温ＣＶ特性を、下はｎ型基板の高温ＣＶ特性を示す。 実施例１の半導体基板を用いたＭＩＳダイオードの室温ＣＶ特性（左側）および室温ＧＶスペクトル分析マップ（右側）を示す。上はｐ型基板についてのデータを、下はｎ型基板についてのデータを示す。 実施例１の半導体基板を用いたＭＩＳダイオードの高温ＣＶ特性（左側）および高温ＧＶスペクトル分析マップ（右側）を示す。上はｐ型基板についてのデータを、下はｎ型基板についてのデータを示す。 実施例１の半導体基板を用いてＭＩＳダイオードを構成し、室温、６０℃、１００℃および１５０℃で測定したＣＶ測定の結果から、コンダクタンス法により界面準位密度（Ｄｉｔ）を求め、横軸を伝導帯からのエネルギーで示したグラフである。比較として同様に求めた比較例の場合を示す。 実施例１の半導体基板を用いたＭＩＳダイオードのＪＶ特性を示す。Ｖｇが０［Ｖ］以下のプロットはｐ型基板についてのデータを、Ｖｇが０［Ｖ］以上のプロットはｎ型基板についてのデータを示す。 ＡｌＮ層設計厚さが２ｎｍの半導体基板のＳＩＭＳ深さプロファイルを示す。 ＡｌＮ層設計厚さが６ｎｍの半導体基板のＳＩＭＳ深さプロファイルを示す。 ＡｌＮ層の設計厚さを変化させたときのＭＩＳダイオードのＩＶ特性を示し、縦軸は電流密度、横軸は絶縁層内の電界強度で示す。 ＡｌＮ層の設計厚さを変化させたときのＭＩＳダイオードのＩＶ特性を示し、縦軸は電流密度、横軸は電極間電圧（Ｖｇ）で示す。 ＡｌＮ層設計厚さを変化させた半導体基板および比較例の半導体基板を用いてＭＩＳダイオードを構成し、室温ＣＶ特性から求めた蓄積容量の周波数分散をＡｌＮ層の厚さについてプロットしたグラフを示す。 ＡｌＮ層設計厚さを変化させた半導体基板および比較例の半導体基板を用いてＭＩＳダイオードを構成し、室温ＣＶ特性から求めたフラットバンド電圧の周波数分散をＡｌＮ層の厚さについてプロットしたグラフを示す。 ＡｌＮ層設計厚さを変化させた半導体基板および比較例の半導体基板を用いてＭＩＳダイオードを構成し、室温ＣＶ特性から求めた１ｋＨｚにおけるヒステリシスをＡｌＮ層の厚さについてプロットしたグラフを示す。 ＡｌＮ層の形成温度が２５０℃の場合のＭＩＳダイオードの室温ＣＶ特性（左）と高温ＣＶ特性（右）を示す。 ＡｌＮ層の形成温度が３００℃の場合のＭＩＳダイオードの室温ＣＶ特性（左）と高温ＣＶ特性（右）を示す。 ＡｌＮ層の形成温度が３５０℃の場合のＭＩＳダイオードの室温ＣＶ特性（左）と高温ＣＶ特性（右）を示す。 ＡｌＮ層の形成温度が４５０℃の場合のＭＩＳダイオードの室温ＣＶ特性（左）と高温ＣＶ特性（右）を示す。 ＡｌＮ層の形成温度が５５０℃の場合のＭＩＳダイオードの室温ＣＶ特性（左）と高温ＣＶ特性（右）を示す。 実施例４のＭＩＳトランジスタのＩｄ−Ｖｄ特性およびｇｍ−Ｖｄ特性を示す。右のグラフはＶｄの範囲を拡大して示したＩｄ−Ｖｄ特性である。 比較例（ＡｌＮ層なし）のＭＩＳトランジスタのＩｄ−Ｖｄ特性およびｇｍ−Ｖｄ特性を示す。右のグラフはＶｄの範囲を拡大して示したＩｄ−Ｖｄ特性である。 実施例４および比較例のＭＩＳトランジスタのＶｄ＝０．０５ＶにおけるＩｄ−Ｖｇ特性およびＳ値を示す。 ＭＩＳトランジスタの移動度（μeff）を示したグラフである。 ＭＩＳトランジスタの移動度（μeff）を示したグラフである。 実施例５の半導体多層構造の断面を示す。 実施例５のＭＯＳゲート型ＰＨＥＭＴの断面を示す。 ＡｌＮ／Ａｌ２Ｏ３ゲートＭＯＳＰＨＥＭＴのＩｄ−Ｖｄ特性である。 ＡｌＮ／Ａｌ２Ｏ３ゲートＭＯＳＰＨＥＭＴのＩｄ−Ｖｇ特性を示す。 ＡｌＮ／Ａｌ２Ｏ３ゲートＭＯＳＰＨＥＭＴのＩｄ−Ｖｇ特性を示す。 図３８のＩｄ−Ｖｄ特性の測定と同時に測定したゲートリーク電流Ｉｇを示す。 Ｓｐｌｉｔ−ＣＶ法により算出した移動度−シートキャリア密度プロットを示す。 実施例６のＭＯＳキャパシタのＣＶ特性を示す。 実施例６のトランジスタのＩｄ−Ｖｄ特性を示す。 トランジスタのＩｄ−Ｖｇ特性（対数プロット）を示す。 トランジスタのＩｄ−Ｖｇ特性（リニアプロット）を示す。 Ｖｄ＝０．０５ＶにおけるトランジスタのＩｄ−Ｖｇ特性を示す。 トランジスタの移動度−シートキャリア密度プロットを示す。 トランジスタのＣ−Ｖｇ特性を示す。 トランジスタのＩｄ−Ｖｇ特性を示す。 実施例７の半導体基板を用いたＭＩＳダイオードの室温ＣＶ特性を示す。 実施例７の半導体基板を用いたＭＩＳダイオードの室温ＣＶ特性を示す。 実施例７の半導体基板を用いたＭＩＳダイオードの高温ＣＶ特性を示す。 実施例７の半導体基板を用いたＭＩＳダイオードの高温ＣＶ特性を示す。
（実施形態１）
図１は、本実施形態１の半導体基板１００を示した断面図である。半導体基板１００は、基板１０２、化合物半導体層１０４、第１絶縁層１０６および第２絶縁層１０８を有する。基板１０２、化合物半導体層１０４、第１絶縁層１０６および第２絶縁層１０８は、基板１０２、化合物半導体層１０４、第１絶縁層１０６、第２絶縁層１０８の順に位置する。
基板１０２は、化合物半導体層１０４を安定に支持できる程度に機械的強度を有するものである限り、構成材料、サイズ等は任意である。基板１０２として、ＧａＡｓ基板、Ｇｅ基板、サファイア基板、シリコン基板、ガラス基板等の無機基板、プラスチック等の有機基板を用いることができる。また、金属等からなる基板を用いることもできる。ただし、表面平坦性を確保する観点から、ＧａＡｓ基板、Ｇｅ基板、サファイア基板、シリコン基板が好ましい。また、化合物半導体層１０４のエピタキシャル成長が可能な基板として、ＧａＡｓ基板、Ｇｅ基板、サファイア基板がさらに好ましい。なお、基板１０２は、基板自体が化合物半導体層１０４の機能を兼ねる化合物半導体基板であってもよい。そのような基板として、ＧａＡｓ基板、ＩｎＰ基板等を挙げることができる。半導体基板１００を用いて電子デバイスを形成した場合に、電子デバイスの浮遊容量を低減し、動作速度を向上することができる観点から、基板１０２は、ＳＯＩ（Silicon on Insulator）またはＧＯＩ（Germanium on Insulator）であることが好ましい。上記のような基板１０２としての好ましい観点から、好ましい順に具体的な基板１０２を例示的に列挙すれば、以下のとおりとなる。すなわち、最も好ましい基板１０２はＧａＡｓ基板であり、次にＩｎＰ基板、次にＳＯＩ基板、ＧＯＩ基板、次にＳｉ基板、Ｇｅ基板、次にサファイア基板、最後に、ガラス基板等の無機基板、プラスチック等の有機基板、金属等からなる基板を挙げることができる。
化合物半導体層１０４は、電子デバイスの活性層として機能する半導体層である。化合物半導体層１０４は、基板１０２上にエピタキシャル成長法により形成されてもよく、他のエピタキシャル成長用基板にエピタキシャル成長された化合物半導体層１０４を基板１０２上に転写法により転写されて形成されたものであってもよい。
化合物半導体層１０４は、金属原子である第３原子と、非金属原子である第４原子とを含む。第３原子は、金属元素すなわち典型金属元素および遷移金属元素に含まれる原子である。第３原子として、Ａｌ原子、Ｇｅ原子、Ｓｂ原子、Ｐｏ原子、Ｇａ原子、Ｓｎ原子、Ｂｉ原子、Ｚｎ原子、Ｉｎ原子、Ｐｂ原子が含まれる。第３原子として、Ａｌ原子、Ｇｅ原子、Ｇａ原子、Ｉｎ原子が好ましく、Ａｌ原子、Ｇａ原子、Ｉｎ原子がより好ましい。第４原子は、金属原子以外の原子であり、Ｂ原子、Ｓｉ原子、Ａｓ原子、Ｔｅ原子、Ａｔ原子、Ｃ原子、Ｐ原子、Ｓｅ原子、Ｉ原子が含まれる。第４原子として、Ｓｉ原子、Ａｓ原子、Ｃ原子、Ｐ原子、Ｓｅ原子が好ましく、Ａｓ原子、Ｐ原子がより好ましい。
化合物半導体層１０４は、単層であってもよく、複数層がヘテロ接合されたものでもよい。化合物半導体層１０４が複数層のヘテロ接合層である場合、化合物半導体層１０４をＨＥＭＴ（High Electron Mobility Transistor）またはＰ−ＨＥＭＴの二次元電子ガス（２ＤＥＧ）層に適用できる。化合物半導体層１０４として、ＧａＡｓ層、ＡｌＧａＡｓ層、ＩｎＧａＡｓ層、ＩｎＧａＰ層、ＩｎＰ層、ＧａＮ層、ＧａＰ層、ＡｌＩｎＰ層、ＧａＡｌＰ層、ＩｎxＧａyＡｌｚＰ（１−ｘ−ｙ−ｚ）層（０＜ｘ＜１、０＜ｙ＜１、０＜ｚ＜１）、および、これらを組み合わせたヘテロ接合層を挙げることができる。化合物半導体層１０４として、ＧａＡｓ単結晶基板上へのエピタキシャル成長が容易であるとの観点から、ＧａＡｓ層、ＡｌＧａＡｓ層、ＩｎＧａＡｓ層、ＩｎＧａＰ層、および、これらを組み合わせたヘテロ接合層が好ましい。
第１絶縁層１０６および第２絶縁層１０８は、ＭＩＳ構造の絶縁層を構成する層であり、ＭＩＳトランジスタに適用された場合には、ゲート絶縁層として機能する。第１絶縁層１０６は、全ての金属原子、Ｂ原子、Ｓｉ原子、Ａｓ原子、Ｔｅ原子、Ａｔ原子およびＰ原子からなる群から選択された１以上の第１原子と、酸素原子および窒素原子とを含む。第２絶縁層１０８は、全ての金属原子からなる群から選択された１以上の第２原子と、酸素原子および窒素原子とを含む。そして、第１絶縁層１０６および第２絶縁層１０８に含まれる酸素原子および窒素原子は、第２絶縁層１０８の表面から基板１０２に向かう深さ方向において、第２絶縁層１０８、第１絶縁層１０６および化合物半導体層１０４の中で、連続的に分布する。第１絶縁層１０６および第２絶縁層１０８に含まれる窒素原子の単位体積当たり原子数は、深さ方向において、第１絶縁層１０６の中で極大を示す。また、深さ方向に沿った第３原子および第４原子の単位体積当たり合計原子数が、化合物半導体層１０４の中で最大となり、化合物半導体層１０４と第１絶縁層１０６との界面である第１界面１１０における酸素原子の単位体積当たり原子数が、第１絶縁層１０６と第２絶縁層１０８との界面である第２界面１１２における酸素原子の単位体積当たり原子数より小さくなる。
このような、第１から第４原子、酸素原子および窒素原子の深さ方向プロファイルは、第１絶縁層１０６および第２絶縁層１０８の製造方法に起因する。各原子の深さプロファイルが上記のようになることにより、ＭＩＳ構造の界面準位を低減することができる。
なお、上記のような深さプロファイルになることから、界面（特に第２界面１１２）は、急峻な界面とはならず、各層を構成する物質が互いに相互拡散したような曖昧な界面となる。よって、本明細書においては、界面を以下のように定義する。すなわち、第１界面１１０とは、深さ方向における第３原子および第４原子の平均単位体積当たり原子数が、最大値の半分に減少する深さに位置する面をいい、第２界面１１２とは、第２絶縁層１０８側において、深さ方向における窒素原子の単位体積当たり原子数が、極大値の半分に減少する深さに位置する面をいうものとする。
第１原子および第２原子は、同種元素からなる絶縁層構成金属原子であってもよい。この場合、絶縁層構成金属原子、酸素原子および窒素原子が、深さ方向において、第２絶縁層１０８、第１絶縁層１０６および化合物半導体層１０４の中で、連続的に分布する。また、第１界面１１０における絶縁層構成金属原子の単位体積当たり原子数は、第２界面１１２における絶縁層構成金属原子の単位体積当たり原子数より小さいことが好ましい。
第１界面１１０における第３原子の単位体積当たり原子数は、第２界面１１２における第３原子の単位体積当たり原子数より大きく、第１界面１１０における第４原子の単位体積当たり原子数は、第２界面１１２における第４原子の単位体積当たり原子数より大きいことが好ましい。また、深さ方向に沿った第２絶縁層１０８の中の窒素原子の単位体積当たり原子数は、深さが増すに連れ増加することが好ましい。深さ方向に沿った化合物半導体層１０４の中の窒素原子の単位体積当たり原子数は、深さが増すに連れ減少することが好ましい。
第３原子および第４原子が、第１絶縁層１０６の中に存在してもよく、この場合、深さ方向に沿った第１絶縁層１０６の中の第３原子および第４原子の単位体積当たり原子数は、深さが増すに連れ増加することが好ましい。
第１原子として、Ａｌ原子、Ｇａ原子、Ｉｎ原子、Ｔｉ原子、Ｚｒ原子、Ｈｆ原子、Ｇｄ原子、Ｅｒ原子、Ｂ原子、Ｓｉ原子、Ａｓ原子、Ｔｅ原子、Ａｔ原子およびＰ原子からなる群から選択された１以上の原子が挙げられる。第１原子として、Ａｌ原子、Ｇａ原子、Ｉｎ原子、Ｔｉ原子、Ｚｒ原子、Ｈｆ原子、Ｇｄ原子、Ｅｒ原子、Ｂ原子、Ｓｉ原子、Ａｓ原子およびＰ原子からなる群から選択された１以上の原子が好ましい。より好ましくは、Ａｌ原子、Ｇａ原子、Ｉｎ原子、Ｈｆ原子、Ｇｄ原子、Ａｓ原子およびＰ原子からなる群から選択された１以上の原子が挙げられる。さらに好ましくは、Ａｌ原子、Ｇａ原子およびＡｓ原子からなる群から選択された１以上の原子が挙げられる。
第２原子として、Ａｌ原子、Ｇａ原子、Ｉｎ原子、Ｔｉ原子、Ｚｒ原子、Ｈｆ原子、Ｇｄ原子およびＥｒ原子からなる群から選択された１以上の原子が挙げられる。第１原子として、Ａｌ原子、Ｇａ原子、Ｉｎ原子、Ｈｆ原子およびＧｄ原子からなる群から選択された１以上の原子が好ましい。より好ましくは、Ａｌ原子およびＧａ原子からなる群から選択された１以上の原子が挙げられる。
第１原子と第２原子の組み合わせとして、Ａｌ原子、Ｇａ原子、Ｈｆ原子、Ｇｄ原子、Ａｓ原子およびＰ原子からなる群から選択された１以上の原子である第１原子と、Ａｌ原子、Ｇａ原子、Ｈｆ原子およびＧｄ原子からなる群から選択された１以上の原子である第２原子との組み合わせが挙げられる。第１原子と第２原子の組み合わせとしては、Ａｌ原子、Ｇａ原子およびＡｓ原子からなる群から選択された１以上の第１原子と、Ａｌ原子およびＧａ原子からなる群から選択された１以上の第２原子との組み合わせが好ましい。より好ましくは、第１原子としてのＡｌ原子と第２原子としてのＡｌ原子を組み合わせるのが良い。
第１絶縁層１０６および第２絶縁層１０８が、水素原子を含んでもよい。この場合、第１絶縁層１０６における水素原子の単位体積当たり原子数の最大値は、第２絶縁層１０８における水素原子の単位体積当たり原子数の最大値より大きいことが好ましい。第１絶縁層１０６に多くの水素原子を含ませることにより、第１界面１１０の付近に存在するダングリングボンドを水素原子でターミネートすることができ、ダングリングボンドに起因する界面準位を低減することができる。
なお、本明細書において、単位体積当たり原子数と表現した場合、深さ方向における微小領域についての原子数をいうものとする。また、本明細書において金属原子とは、金属元素に分類される複数の元素のそれぞれに対応する原子をいうものとする。
半導体基板１００は、以下のようにして製造できる。すなわち、基板１０２上に化合物半導体層１０４を形成し、化合物半導体層１０４の上に、第１ガスおよび第２ガスを原料ガスとし、基板１０２温度を２５０℃以上４５０℃以下とするＣＶＤ法により、第１絶縁層１０６を形成し、第１絶縁層１０６を形成した後、第３ガスおよび第４ガスを用い、ＡＬＤ法により、第２絶縁層１０８を形成する。ここで、第１ガスは、気体の第１原子の化合物を含むガスであり、第２ガスは、気体の窒素化合物および窒素分子からなる群から選択された１以上のガスであり、第３ガスは、気体の第２原子の化合物を含むガスであり、第４ガスは、気体の酸素化合物および酸素分子からなる群から選択された１以上のガスである。
第１原子は、前記したとおり、全ての金属原子、Ｂ原子、Ｓｉ原子、Ａｓ原子、Ｔｅ原子、Ａｔ原子およびＰ原子からなる群から選択された１以上の原子であり、第２原子は、全ての金属原子からなる群から選択された１以上の原子である。第１原子の化合物は、第１原子に加え、Ｎ原子、Ｏ原子、Ｈ原子を含んでいてもよい。第１原子の化合物として、適切な蒸気圧を有する有機金属化合物が挙げられる。そのような有機金属化合物として、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）が挙げられる。第２原子の化合物は、第２原子に加え、Ｎ原子、Ｏ原子、Ｈ原子を含んでいてもよい。第２原子の化合物として、適切な蒸気圧を有する有機金属化合物が挙げられる。そのような有機金属化合物として、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）が挙げられる。第１絶縁層および第２絶縁層は、いずれもＣＶＤ法またはＡＬＤ法により形成することができる。
化合物半導体層１０４は、エピタキシャル成長法、ＡＬＤ法により形成することができる。エピタキシャル成長法には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ＭＢＥ（Molecular Beam Epitaxy）法を利用することができる。化合物半導体層１０４がＩＩＩ−Ｖ族化合物半導体からなり、ＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、ＰＨ３（ホスフィン）等を用いることができる。化合物半導体層１０４がＩＶ族化合物半導体からなり、ＣＶＤ法で形成する場合、ソースガスとして、ＧｅＨ４（ゲルマン）、ＳｉＨ４（シラン）またはＳｉ２Ｈ６（ジシラン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで化合物半導体層１０４の厚さを制御することができる。
第１絶縁層１０６は、ＮＨ３と有機金属（たとえばＴＭＡ）を原料としたＡＬＤ法またはＬＴ−ＣＶＤ法により作成できる。反応温度は、２５０℃以上４５０℃以下の比較的低温とすることが好ましい。２５０℃以上４５０℃以下の比較的低温で形成することから成長レートが低くなり、厚さの制御が容易になる。また、比較的低温で有機金属ガスを供給することとなり、表面の自然酸化物の除去（いわゆるＴＭＡのセルフクリーニング効果）が期待できる。低温成長であるため、ＮＨ３によるＩＩＩ−Ｖ表面の劣化も少ない。
一般的なＡＬＤ法（〜０．１Ｔｏｒｒ）や超高真空を必要とするＭＢＥ法と異なり、第１絶縁層１０６は、大気圧に近い圧力で作製することができる。大気圧に近い圧力で製膜できることから、スループットの向上と基板の大型化に対応しやすい利点がある。反応炉の圧力は、０．１気圧以上１．５気圧以下が好ましく、大気圧がより好ましい。当該圧力は、ＩＩＩ−Ｖ族化合物半導体を製造するためのＭＯＣＶＤ装置で使用可能な圧力であり、既存のＭＯＣＶＤ装置が利用可能である。よって、化合物半導体層１０４の作製と第１絶縁層１０６の作製とを同一装置を用いて行い、大気開放することなく連続で形成することができる。この結果、スループットの向上、表面汚染の防止を図ることができる。
第２絶縁層１０８は、水またはアルコールと有機金属（たとえばＴＭＡ）の交互供給によるＡＬＤ法により作成する。反応温度は、２５０℃以上４００℃以下が好ましい。成長速度は、０．５〜１．５Å／ｃｙｃｌｅの範囲で適宜選択できる。なお、第１絶縁層１０６を形成した後、大気開放することなく連続に、第２絶縁層１０８を形成することが好ましい。
上記した半導体基板１００によれば、各原子の組成を上記したような深さプロファイルとすることにより、界面準位を低減し、高性能な電子デバイスに適した半導体基板とすることができる。
（実施形態２）
図２は、実施形態２の電子デバイス２００を示した断面図である。電子デバイス２００は、実施形態１で説明したのと同様な半導体基板１００と、ソース電極２０４、ドレイン電極２０６およびゲート電極２０８と、を有する。ただし、電子デバイス２００の化合物半導体層１０４にはリセス部２１０が形成され、ゲート電極２０８はリセス部２１０に位置する。
化合物半導体層１０４、第１絶縁層１０６、第２絶縁層１０８およびゲート電極２０８は、化合物半導体層１０４、第１絶縁層１０６、第２絶縁層１０８、ゲート電極２０８の順に位置する。ソース電極２０４およびドレイン電極２０６は、平面配置においてゲート電極２０８を挟んで位置する。また、ソース電極２０４およびドレイン電極２０６は、化合物半導体層１０４に電気的に接続される。
電子デバイス２００は、以下のようにして製造できる。すなわち、実施形態１と同様に化合物半導体層１０４を形成した後、ドライエッチング法またはウェットエッチング法により化合物半導体層１０４の表面にリセス部２１０を形成する。その後、実施形態１と同様に、第１絶縁層１０６および第２絶縁層１０８を形成し、必要に応じてポストアニールを実施する。ソースおよびドレインの形成領域にある第１絶縁層１０６および第２絶縁層１０８を剥離した後、ソースおよびドレイン領域に接してソース電極２０４およびドレイン電極２０６を形成する。さらにリセス部２１０にゲート電極２０８を形成する。なお、ソース電極２０４およびドレイン電極２０６を形成した後、ポストアニールを実施してもよい。
電子デバイス２００によれば、化合物半導体層１０４と第１絶縁層１０６の間の界面準位が低減されるので、高性能なＭＩＳＦＥＴとすることができる。なお、化合物半導体層１０４に複数のヘテロ接合層を適用して、たとえばＭＩＳ構造を有するＨＥＭＴまたはＰ−ＨＥＭＴとすることができる。
電子デバイス２００に代えて、以下のような電子デバイスを製造することもできる。すなわち、実施形態１と同様に化合物半導体層１０４を形成した後、実施形態１と同様に、第１絶縁層１０６および第２絶縁層１０８を形成し、必要に応じてポストアニールを実施する。その後、ゲート電極を形成し、ゲート電極をマスクにしてゲート電極と接しない部分の第１絶縁層１０６および第２絶縁層１０８を剥離する。その後、ゲート電極をマスクにして化合物半導体層１０４の露出した部分に不純物を導入してソースおよびドレイン領域を形成する。さらにソースおよびドレイン領域に接してソース電極およびドレイン電極を形成する。このようにして、電子デバイス２００に代わる電子デバイスを製造することもできる。なお、ソースおよびドレイン領域を形成する工程において、不純物を導入する代わりに、ニッケル合金を用いることもできる。すなわち、化合物半導体層１０４の露出した部分にニッケルを蒸着して２００℃以上に加熱し、化合物半導体とニッケルの合金を形成する。その後、未反応のニッケルを除去し、ソースおよびドレイン領域を形成することができる。
以下の実施例では、ＡｌＮ層の厚さを設計厚さで表す。設計厚さとは成長速度から割り出し反応時間で制御する設計上の厚さであり、複数のサンプルについて精密に測定した厚さと当該サンプルの成長時間との関数として作製された検量線によって実際の厚さに校正できる。図３は、以下の実施例で用いる検量線を示す。図３の検量線は以下のようにして作製した。ＡｌＮ層の成長時間が１５秒（設計厚さ１ｎｍ）、３０秒（設計厚さ１．９４ｎｍ）、９０秒（設計厚さ５．８２ｎｍ）の３つのサンプルを作成し、各サンプルについてＳＩＭＳ分析を行った。ＳＩＭＳの深さプロファイルからＡｌＮ層の厚さを測定した。成長時間が１５秒（設計厚さ１ｎｍ）、３０秒（設計厚さ１．９４ｎｍ）、９０秒（設計厚さ５．８２ｎｍ）の各サンプルの厚さは、それぞれ２．６５ｎｍ、４．１１ｎｍ、６．７９ｎｍであった。成長時間が９０秒（設計厚さ５．８２ｎｍ）のサンプルについては、ＲＢＳ（Rutherford Backscattering Spectrometry）によっても厚さを測定することができ、ＳＩＭＳによる値（６．７９ｎｍ）とＲＢＳによる値（６．６８ｎｍ）とは良く一致した。
（実施例１）
基板１０２および化合物半導体層１０４としてＧａＡｓ基板を適用した。本願発明は、ＩＩＩ−Ｖ族半導体全般に適用可能な技術であるところ、ＩＩＩ−Ｖ族半導体として最も一般的なＧａＡｓを用いて本願発明の効果を示したものである。本願発明のＭＯＳ界面における性能の向上を示すため、本実施例１では化合物半導体層１０４としてＧａＡｓ層を用いた。
第１絶縁層１０６としてＡｌＮ層、第２絶縁層１０８としてＡｌ２Ｏ３層を適用した半導体基板を作成した。なお、第１絶縁層１０６には酸素が含まれ、第２絶縁層１０８には窒素が含まれるので、第１絶縁層１０６であるＡｌＮ層および第２絶縁層１０８であるＡｌ２Ｏ３層は、厳密にはＡｌＮからなる層およびＡｌ２Ｏ３からなる層ではないが、本実施例１および以下の実施例において、便宜上、ＡｌＮ層、Ａｌ２Ｏ３層と称することとする。
実施例１の半導体基板の具体的な製造方法は、以下のとおりとした。まず、ｎ＋ＧａＡｓ（００１）基板上に１μｍ厚のｎ−ＧａＡｓ（４×１０１６，Ｓｉ ｄｏｐｅ）をＭＯＣＶＤ法により形成し、Ｎ型基板を用意した。また、ｐ＋ＧａＡｓ（００１）基板上に１μｍ厚のｐ−ＧａＡｓ（４×１０１６，Ｚｎ ｄｏｐｅ）を形成し、Ｐ型基板を用意した。アンモニア水溶液ベースの表面処理によりＧａＡｓ表面の自然酸化膜を除去した後、基板を酸化膜形成用ＭＯＣＶＤ装置に導入した。次にＡｌＮの形成プロセスを以下のように行った。まず、キャリアガスをＮ２、反応炉圧力を１気圧、反応炉温度を４００〜６００℃の条件でクリーニングを実施し、その後、温度を４００℃に下げ、ＮＨ３とＴＭＡを供給してＡｌＮ層を形成した。ＡｌＮの成長速度は０．６５［Å／ｓ］とし、時間制御により、設計厚さを１ｎｍとした。ＡｌＮ層の形成後、基板を装置の外に出さず、連続で１２．５ｎｍのＡｌ２Ｏ３層をＡＬＤ法により形成した。作製したＡｌＮ層／Ａｌ２Ｏ３層構造は、ＡＬＤプロセスによるＡｌＮ層の酸化またはミキシングによりＡｌＯｘＮｙ／Ａｌ２Ｏ３となっている。ここで「ＡｌＯｘＮｙ」は、酸素および窒素を組成として含む酸窒化アルミニウム程度の意味であり、ｘおよびｙの値は０を超え１未満の範囲で任意である。その後基板を取り出し、窒素雰囲気、６００℃、９０秒の条件でポストデポジションアニールを実施した。以上のようにして実施例１の半導体基板を製造した。また、比較例として、ＡｌＮ層を有しない半導体基板を、ＡｌＮの形成プロセスを行わない以外の、その他の条件は実施例１と同様にして製造した。
図４は、実施例１の半導体基板の表面を観察したＡＦＭ（Atomic Force Microscope）像である。表面粗さのＲＭＳ（Root Mean Square）値は０．３８ｎｍであり、十分平坦であることがわかる。図５は、実施例１の半導体基板の断面を観察したＳＴＥＭ（Scanning Transmission Electron Microscope）像であり、図６は、実施例１の半導体基板の表面をＸＲＲ（X-ray Reflectivity）法により観察した結果を示す。以上の結果から、平坦で良好な表面および界面が形成されていることがわかる。
図７は、実施例１の半導体基板のＰＬ（Photo Luminescence）分光測定の結果を示す。ＡｌＮ層を形成しない比較例の半導体基板についても同時に示す。比較例と比べ、実施例１の半導体基板でのＰＬ発光強度が大きいことから、ＭＯＳ界面での再結合速度が小さくなり、界面特性が向上していることがわかる。
図８は、実施例１の半導体基板のＳＩＭＳ深さプロファイルを示し、図９は、比較例の半導体基板のＳＩＭＳ深さプロファイルを示す。図８については、深さの値をエリプソメトリ測定により得られた絶縁層全体（ＡｌＮ層およびＡｌ２Ｏ３層）の厚さで補正している。
比較例においてはＡｌ２Ｏ３層からＧａＡｓ基板に至るまでＮ原子がほとんど観測されないのに対し、実施例１の半導体基板においては、ＡｌＮ層でＮ原子が観測できた。Ｏ原子、Ｎ原子およびＡｌ原子は、Ａｌ２Ｏ３層からＧａＡｓ基板に至るまで連続的に分布し、Ｎ原子の単位体積当たり原子数はＡｌＮ層内で極大を有する。さらに、Ｇａ原子およびＡｓ原子はＧａＡｓ基板で最大となり、ＧａＡｓ基板とＡｌＮ層の界面（第１界面）におけるＯ原子の単位体積当たり原子数は、ＡｌＮ層とＡｌ２Ｏ３層の界面（第２界面）におけるＯ原子の単位体積当たり原子数より小さい。また、第１界面におけるＡｌ原子の単位体積当たり原子数は第２界面より小さく、第１界面におけるＧａ原子およびＡｓ原子の単位体積当たり原子数は第２界面より大きい。また、Ａｌ２Ｏ３層中のＮ原子の単位体積当たり原子数は深さが増すに連れ増加し、ＧａＡｓ基板中のＮ原子の単位体積当たり原子数は深さが増すに連れ減少している。さらにＡｌＮ層中のＧａ原子およびＡｓ原子の単位体積当たり原子数は深さが増すに連れ増加している。
実施例１の半導体基板を用い、Ａｌ２Ｏ３層上にゲート電極（Ａｕ）を形成し、サンプルの裏面に裏面オーミック電極（ＡｕＧｅ／Ｎｉ／Ａｕ）を形成した。水素雰囲気、４２０℃、９０秒の条件でポストメタライゼーションアニールを実施し、実施例１の半導体基板を用いたＭＩＳダイオードを製造した。
図１０は、実施例１の半導体基板を用いたＭＩＳダイオードの室温ＣＶ特性を示す。図１１は、比較例の半導体基板を用いたＭＩＳダイオードの室温ＣＶ特性を示す。図１０および図１１において、左側はｐ型基板の室温ＣＶ特性を、右側はｎ型基板の室温ＣＶ特性を示す。比較例と比べて、実施例１の半導体基板では、蓄積容量の周波数分散が改善されていることがわかる。
図１２は、実施例１の半導体基板を用いたＭＩＳダイオードの高温（１５０℃）におけるＣＶ特性（以下「高温ＣＶ特性」という。）を示す。図１３は、比較例の半導体基板を用いたＭＩＳダイオードの高温ＣＶ特性を示す。図１２および図１３において、上はｐ型基板の高温ＣＶ特性を、下はｎ型基板の高温ＣＶ特性を示す。比較例と比べて、実施例１の半導体基板では、反転領域のコブが大幅に小さくなっていることがわかる。高温ＣＶ特性におけるコブはミッドギャップにおける界面準位密度の大きさを反映すると考えられるので、実施例１では比較例に比べ、ミッドギャップの界面準位密度が大幅に低減されていることが覗える。
図１４は、実施例１の半導体基板を用いたＭＩＳダイオードの室温ＣＶ特性（左側）および室温ＧＶスペクトル分析マップ（右側）を示す。上はｐ型基板についてのデータを、下はｎ型基板についてのデータを示す。図１５は、実施例１の半導体基板を用いたＭＩＳダイオードの高温ＣＶ特性（左側）および高温ＧＶスペクトル分析マップ（右側）を示す。上はｐ型基板についてのデータを、下はｎ型基板についてのデータを示す。図１４および図１５において、「Fermi-level trace」と示した点線が、ゲートバイアス変化に応じたフェルミレベルの動き、ずなわち、フェルミレベルピンニングの状態を示す。たとえば、「Fermi-level trace」の傾きが大きければ、ゲートバイアスの変化に応じてフェルミレベルが動くことを示しており、フェルミレベルピンニングは生じていないと考えられる。高温測定の結果である図１５から、ミッドギャップにおいてフェルミレベルがややピンニングされていると思われるものの、低温測定である図１４の結果から、ミッドギャップ以外の領域ではフェルミレベルはゲートバイアスの変化に応じてスムーズに動いていることが分かる。
図１６は、実施例１の半導体基板を用いてＭＩＳダイオードを構成し、室温、６０℃、１００℃および１５０℃で測定したＣＶ測定の結果から、コンダクタンス法により界面準位密度（Ｄｉｔ）を求め、横軸を伝導帯からのエネルギーで示したグラフである。比較として同様に求めた比較例（ＡｌＮ層なし）の場合の界面準位密度を示す。比較例に比べ、実施例１の半導体基板では、ミッドギャップ付近の界面準位密度が低下していることがわかる。
図１７は、実施例１の半導体基板を用いたＭＩＳダイオードのＪＶ特性を示す。Ｖｇが０［Ｖ］以下のプロットはｐ型基板についてのデータを、Ｖｇが０［Ｖ］以上のプロットはｎ型基板についてのデータを示す。良好なリーク特性が得られていることがわかる。
(実施例２）
実施例２では、実施例１の半導体基板におけるＡｌＮ層の厚さを変化させた複数の半導体基板を作成し、ＡｌＮ層の厚さ依存性を検討した。ＡｌＮ層は、０．１ｎｍ〜１０ｎｍの範囲で変化させ、ＡｌＮ層設計厚さが異なる９種類の半導体基板を作成した。ＡｌＮの成長速度は０．６５［Å／ｓ］とし、時間制御により、設計厚さが０．１ｎｍ、１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍ、８ｎｍおよび１０ｎｍとなるＡｌＮ層を形成した。その他の条件等は実施例１と同様である。
図１８は、ＡｌＮ層設計厚さが２ｎｍの半導体基板のＳＩＭＳ深さプロファイルを示し、図１９は、ＡｌＮ層設計厚さが６ｎｍの半導体基板のＳＩＭＳ深さプロファイルを示す。図１８および図１９において、深さの値をエリプソメトリ測定により得られた絶縁層全体（ＡｌＮ／Ａｌ２Ｏ３）の厚さで補正している。ＡｌＮ層の厚さを変えても、実施例１と同様な深さプロファイルが得られていることがわかる。
図２０は、ＡｌＮ層の設計厚さを変化させたときのＭＩＳダイオードのＩＶ特性を示し、縦軸は電流密度、横軸は絶縁層内の電界強度を示す。図２１は、ＡｌＮ層の設計厚さを変化させたときのＭＩＳダイオードのＩＶ特性を示し、縦軸は電流密度、横軸は電極間電圧（Ｖｇ）を示す。図２０および図２１において、左はｐ型基板を、右はｎ型基板を示す。ＡｌＮ層設計厚さが大きいほど絶縁耐圧（耐圧破壊強度）は向上したことがわかるが、欠陥の増加等によりリーク電流が増加していることがわかる。
図２２は、ＡｌＮ層設計厚さを変化させた半導体基板および比較例の半導体基板を用いてＭＩＳダイオードを構成し、室温ＣＶ特性から求めた蓄積容量の周波数分散をＡｌＮ層の厚さについてプロットしたグラフを示す。図２３は、ＡｌＮ層設計厚さを変化させた半導体基板および比較例の半導体基板を用いてＭＩＳダイオードを構成し、室温ＣＶ特性から求めたフラットバンド電圧の周波数分散をＡｌＮ層の厚さについてプロットしたグラフを示す。図２４は、ＡｌＮ層設計厚さを変化させた半導体基板および比較例の半導体基板を用いてＭＩＳダイオードを構成し、室温ＣＶ特性から求めた１ｋＨｚにおけるヒステリシスをＡｌＮ層の厚さについてプロットしたグラフを示す。図２２から図２４において、比較例のレベルを破線で示す。図から明らかなように、ＡｌＮ層には最適な厚さがあり、厚すぎるＡｌＮ層では蓄積容量およびフラットバンド電圧の周波数分散（特にｎ型場合）が大きくなる。ヒステリシスも含めて考察すれば、ＡｌＮ層厚さ（設計厚さ）は、３〜６ｎｍ程度が適していると思われる。
なお、ＡｌＮ層設計厚さが６ｎｍの半導体基板についてＲＢＳ測定によれば、ＡｌＮ層内の窒素組成の最大は２８．４％であった。また、ＳＩＭＳ分析によれば、比較例のＡｌ２Ｏ３層中水素濃度が６．７×１０２０[atoms/cc]であったのに対し、ＡｌＮ層設計厚さが１ｎｍおよび６ｎｍの半導体基板におけるＡｌＮ層内水素濃度は、１．７０〜１．７５×１０２１[atoms/cc]と大きかった。
（実施例３）
ＡｌＮ層設計厚さを１ｎｍとし、ＡｌＮ層の形成温度を２５０℃〜５５０℃の範囲で変化させた以外は実施例１と同様に実施例３の半導体基板を作成した。図２５は、ＡｌＮ層の形成温度が２５０℃の場合のＭＩＳダイオードの室温ＣＶ特性（左）と高温ＣＶ特性（右）を示す。図２６は、ＡｌＮ層の形成温度が３００℃の場合のＭＩＳダイオードの室温ＣＶ特性（左）と高温ＣＶ特性（右）を示す。図２７は、ＡｌＮ層の形成温度が３５０℃の場合のＭＩＳダイオードの室温ＣＶ特性（左）と高温ＣＶ特性（右）を示す。図２８は、ＡｌＮ層の形成温度が４５０℃の場合のＭＩＳダイオードの室温ＣＶ特性（左）と高温ＣＶ特性（右）を示す。図２９は、ＡｌＮ層の形成温度が５５０℃の場合のＭＩＳダイオードの室温ＣＶ特性（左）と高温ＣＶ特性（右）を示す。図２５〜図２９から、周波数分散およびコブの状態は、温度が４５０℃程度までは比較的良好であるものの、温度が５５０℃に至ると悪化することがわかる。ＡｌＮ層の形成温度は、２５０℃〜４５０℃が適しているといえる。
（実施例４）
ＧａＡｓ基板上に２００ｎｍ厚さのＧａＡｓ層を形成し、１００ｎｍ深さのリセスを形成した後、設計厚さを１ｎｍのＡｌＮ層と、厚さ１０ｎｍのＡｌ２Ｏ３層を形成した。その他の条件は実施例１と同様とした。ソース電極およびドレイン電極を形成し、リセス部にゲート電極を形成して、実施例４のＭＩＳトランジスタを製造した。比較として、ＡｌＮ層を形成しない以外は実施例４と同様な比較例のＭＩＳトランジスタも製造した。
図３０は、実施例４のＭＩＳトランジスタのＩｄ−Ｖｄ特性およびｇｍ−Ｖｄ特性を示す。図３１は、比較例のＭＩＳトランジスタのＩｄ−Ｖｄ特性およびｇｍ−Ｖｄ特性を示す。図３０および図３１において、実線がＩｄ−Ｖｄ特性であり、丸プロットがｇｍ−Ｖｄ特性である。また、右のグラフはＶｄの範囲を拡大して示したＩｄ−Ｖｄ特性である。Ｖｇを−３Ｖから３Ｖの範囲（０．５Ｖステップ）で変えた場合を示した。比較例に比べて実施例４のトランジスタは、良好なＩＶ特性およびコンダクタンス特性を示している。図３２は、実施例４および比較例のＭＩＳトランジスタのＶｄ＝０．０５ＶにおけるＩｄ−Ｖｇ特性およびＳ値を示す。図３２において、実線が実施例４を、破線が比較例を示す。図３２から明らかなように、実施例４のトランジスタのＩｄ−Ｖｇ特性は、比較例に比べ大きく改善されており、Ｓ値も１００[mV/dec.]近くまで小さくなった。
図３３および図３４は、実施例４のＭＩＳトランジスタの移動度（μeff）を示したグラフである。図３３は、シートキャリア濃度（Ｎｓ）に対する移動度を、図３４は、有効電界強度（Eeff）に対する移動度を示す。ＭＩＳトランジスタのゲート長は１０μｍ、ゲート幅は１００μｍとした。
図３３に示した移動度は、ＭＩＳトランジスタのＩｄ−Ｖｇ測定およびＣｇ−Ｖｇ測定からＳｐｌｉｔ−ＣＶ法により算出した。図３４に示した移動度は、寄生抵抗と寄生容量を除去するために、ゲート長１０μｍと５μｍの２つの素子測定データから、数１を用いて算出した。
なお、数１において、Ｌｍ,１、Ｌｍ,２、Ｃｇｃ,１、Ｃｇｃ,２、Ｖｇ、ＶＤＳ、ＩＤＳ,１、ＩＤＳ,２は、夫々、ゲート長１０ｕｍの素子のゲート長、ゲート長５ｕｍの素子のゲート長、ゲート長１０ｕｍの素子のゲート容量、ゲート長５ｕｍの素子のゲート容量、ゲート電圧、ドレイン‐ソース間電圧、ゲート長１０ｕｍの素子のドレイン電流、ゲート長５ｕｍの素子のドレイン電流を表す。また、図３４には、図３３における移動度の値も重ねて表示した。
図３３および図３４に示すとおり、ＡｌＮ／Ａｌ２Ｏ３ゲートを用いることで、Ａｌ２Ｏ３ゲートの場合に対して大幅に移動度が向上したことが確かめられた。
以上の通り、ＭＩＳ構造の半導体／絶縁体間に、実施例１から実施例４のＡｌＮ層を形成することは、界面準位の低減に極めて有効であることがわかった。
（実施例５）
本実施例５では、ＭＩＳゲート構造のゲート絶縁体にＡｌＮ層およびＡｌ２Ｏ３層を用いたＰＨＥＭＴ（Pseudomorphic High Electron Mobility Transistor）の製造例を説明する。
ＭＯＣＶＤ法を用いて、図３５に示す半導体多層構造を形成した。半導体多層構造として、半絶縁性ＧａＡｓ単結晶ウエハ上に、バッファ層、ＡｌＧａＡｓバック側バリア層、ＩｎＧａＡｓチャネル層、ＡｌＧａＡｓフロント側バリア層、ｎ−ＩｎＧａＰエッチストップ層、ｎ−ＧａＡｓコンタクト層を形成した。ＡｌＧａＡｓバック側バリア層およびＡｌＧａＡｓフロント側バリア層は、ｉ−ＡｌＧａＡｓ／ｎ−ＡｌＧａＡｓ／ｉ−ＡｌＧａＡｓの三層構成とした。各層のＡｌまたはＩｎ組成、厚さ、ｎ型不純物であるＳｉのドーピング濃度は、図３５に記載のとおりとした。
上記した半導体多層構造ウエハを用いて、ＭＯＳゲート型ＰＨＥＭＴを作製した。図３６は、作製したＭＯＳゲート型ＰＨＥＭＴの断面を示す。まず、ｎ−ＧａＡｓコンタクト層とｎ−ＩｎＧａＰエッチストップ層をエッチング除去し、リセス構造を作製した。ｎ‐ＧａＡｓコンタクト層のエッチングにはアンモニア過酸化水溶液の選択エッチングを用い、ｎ−ＩｎＧａＰエッチストップ層の選択エッチングにはＨＣｌ水溶液を用いた。
次に絶縁膜形成の前処理として希釈アンモニア水溶液で表面をクリーニングし、サンプル（リセス構造を形成済みの半導体多層構造ウエハ）をＭＯＣＶＤ装置に導入して、ＡｌＮ層／Ａｌ２Ｏ３層を形成した。ＡｌＮ層／Ａｌ２Ｏ３層の形成条件は実施例１と同じとした。
ＭＯＣＶＤ装置からサンプルを取り出し、６００℃、９０秒の条件で窒素アニールを行った。ソース／ドレイン形成のために絶縁膜の一部を除去し、ＡｕＧｅ／Ｎｉ／Ａｕ層を蒸着し、リフトオフ法によりＡｕＧｅ／Ｎｉ／Ａｕ層をパターニングして、ソース電極およびドレイン電極を形成した。続いて、４００℃、９０秒の条件で水素アニールを行い、ソース電極およびドレイン電極にオーミックコンタクトを形成した。
最後に、リフトオフ法によりＮｉ／Ａｕ層を蒸着・パターニングして、ゲート電極を形成した。ゲート幅は１００μｍ、ゲート長は５μｍとした。なお、Ｓｐｌｉｔ−ＣＶ法による移動度評価用にゲート幅２００μｍ、ゲート長１００μｍのラージＦＥＴを作製し、比較例として、ゲート絶縁層がＡｌＮ層／Ａｌ２Ｏ３層でなくＡｌ２Ｏ３層のみで構成されたＭＯＳゲート型ＰＨＥＭＴも作製した。
図３７はＡｌＮ／Ａｌ２Ｏ３ゲートＭＯＳＰＨＥＭＴのＩｄ−Ｖｄ特性を示す。図３７は、良好な形状のＩＶ曲線と、ゲート電圧の変調によりＩｄのＯＮ／ＯＦＦが制御される様子を示している。代表的な特性として、Ｉｄｍａｘ＝６００ｍＡ／ｍｍが得られた。
図３８および図３９は、ＡｌＮ／Ａｌ２Ｏ３ゲートＭＯＳＰＨＥＭＴのＩｄ−Ｖｇ特性を示す。図３８はリニアプロットを、図３９は対数プロットを示す。図３８から、Ｇｍｍａｘ＝２６０ｍＳ／ｍｍが得られ、図３９から、Ｓ値＝８０ｍＶ／ｄｅｃ．が得られた。これらＧｍｍａｘ、Ｓ値の値は、同じ構造のウエハを用いて作製したショットキーゲートのＰＨＥＭＴと同等であった。図３８は、既存のショットキーゲートのＰＨＥＭＴではゲートリークが大きいために動作の難しいＶｇ＞０の領域での良好な動作を示している。すなわち、作製したＡｌＮ／Ａｌ２Ｏ３ゲートＭＯＳＰＨＥＭＴでは、Ｖｇ＝３Ｖでも安定して動作をすることが可能であった。これはＭＯＳゲートを使うことによりゲート耐圧が向上したためであると考えられる。
図４０は、図３８のＩｄ−Ｖｄ特性の測定と同時に測定したゲートリーク電流Ｉｇを示す。Ｖｇは＋３Ｖ〜‐２．５Ｖの範囲で変化させた。Ｖｄの値は０Ｖ〜３Ｖの範囲で変化させた。この測定範囲でＩｇが１×１０−６ｍＡ／ｍｍを超えることはなかった。すなわち、ＡｌＮ／Ａｌ２Ｏ３ゲートの良好な絶縁性が確かめられた。
図４１は、ゲート長１００μｍのＦＥＴのＩｄ−Ｖｇ特性とＣｇ‐Ｖｇ特性からＳｐｌｉｔ−ＣＶ法により算出した移動度−シートキャリア濃度（Ｎｓ）のプロットを示す。比較として、ＡｌＮ／Ａｌ２Ｏ３ゲートでなくＡｌ２Ｏ３のみのゲートを用いた比較例の移動度−シートキャリア濃度（Ｎｓ）のプロットも示す。図４１から明らかなように、Ａｌ２Ｏ３層形成前にＡｌＮ層を形成したことにより、ピーク移動度は４０００ｃｍ２／Ｖｓから５７２５ｃｍ２／Ｖｓに増加した。この移動度向上は、実施例１で得られた界面準位密度の低減を反映している。すなわち、界面準位密度が低下したことによりクーロン散乱の寄与が低下したと考えられる。
（実施例６）
本実施例６では、Ａｌ２Ｏ３層を薄くした例を説明する。Ａｌ２Ｏ３層の厚さを４ｎｍとした以外は実施例１と同様にＭＯＳキャパシタおよびＭＯＳゲート型ＰＨＥＭＴを作製した。
図４２は、ＭＯＳキャパシタのＣＶ特性を示す。Ａｌ２Ｏ３層が厚い場合（実施例１）と同様に良好なＣＶ特性が得られた。図４３は、トランジスタのＩｄ−Ｖｄ特性を示す。良好なＩｄ−Ｖｄ特性が得られ、Ｉｄｍａｘは６３０ｍＡ／ｍｍに達した。図４４は、トランジスタのＩｄ−Ｖｇ特性（対数プロット）を示す。Ｓ値の値も同時に図４４にプロットした。Ｓ値は、８３ｍＶ／ｄｅｃであった。図４５は、トランジスタのＩｄ−Ｖｇ特性（リニアプロット）を示す。Ｇｍの値も同時に図４５に示した。Ｇｍｍａｘは２６０ｍＳ／ｍｍに達した。図４６は、Ｖｄ＝０．０５ＶにおけるトランジスタのＩｄ−Ｖｇ特性を示す。Ｉｄ−Ｖｇ測定では、Ｖｇをマイナスからプラスに変化させ、その後プラスからマイナスに折り返す掃引を行った。図４６から、ヒステリシスがないことがわかる。図４７は、トランジスタの移動度−シートキャリア密度プロットを示す。移動度は、移動度評価用に作製した、ゲート幅２００μｍ、ゲート長１００μｍのラージＦＥＴのＣ−Ｖｇ特性とＩｄ−Ｖｇ特性とから、Ｓｐｌｉｔ−ＣＶ法により算出した。ピーク移動度は、シートキャリア密度が３．１×１０１２ｃｍ−２のとき、６７２２ｃｍ２／Ｖｓに達した。図４８は、トランジスタのＣ−Ｖｇ特性を、図４９は、トランジスタのＩｄ−Ｖｇ特性を示す。Ｉｄ−Ｖｇ測定およびＣ−Ｖｇ測定では、Ｖｇをマイナスからプラスに変化させ、その後プラスからマイナスに折り返す掃引を行った。図４９から、ヒステリシスがほとんどないことがわかる。
以上のとおり、Ａｌ２Ｏ３層を薄くしても良好なＭＯＳ界面特性を示すＣＶ特性が得られた。また、Ａｌ２Ｏ３層を薄くしても、実施例１同様、良好なトランジスタ特性が得られることがわかった。
（実施例７）
本実施例７では、実施例１のＡｌＮ層に代えて、厚さ１ｎｍのＧａＮ層を用いた例を説明する。実施例１におけるＡｌＮ層をＧａＮ層に代えた他は実施例１と同様に半導体基板を作製した。なお、ＧａＮ層の成長温度は４２５℃とした。
図５０および図５１は、実施例７の半導体基板を用いたＭＩＳダイオードの室温ＣＶ特性を示す。図５０はｐ型基板の室温ＣＶ特性を、図５１はｎ型基板の室温ＣＶ特性を示す。実施例１と同様、比較例（図１１）と比べて、蓄積容量の周波数分散が改善されていることがわかる。
図５２および図５３は、実施例７の半導体基板を用いたＭＩＳダイオードの高温（１５０℃）におけるＣＶ特性（高温ＣＶ特性）を示す。図５２はｐ型基板の高温ＣＶ特性を、図５３はｎ型基板の高温ＣＶ特性を示す。実施例１と同様、比較例（図１３）と比べて、反転領域のコブが大幅に小さくなっていることがわかる。実施例１同様、高温ＣＶ特性におけるコブはミッドギャップにおける界面準位密度の大きさを反映すると考えられるので、比較例に比べ、ミッドギャップの界面準位密度が大幅に低減されていることが覗える。
以上のとおり、ＡｌＮ層に代えてＧａＮ層を用いた場合も、実施例１と同様、蓄積容量の周波数分散の改善、ミッドギャップ界面準位密度の低減が確認できた。
１００…半導体基板、１０２…基板、１０４…化合物半導体層、１０６…第１絶縁層、１０８…第２絶縁層、１１０…第１界面、１１２…第２界面、２００…電子デバイス、２０４…ソース電極、２０６…ドレイン電極、２０８…ゲート電極、２１０…リセス部

Claims (14)

  1. 基板、化合物半導体層、第１絶縁層および第２絶縁層が、前記基板、前記化合物半導体層、前記第１絶縁層、前記第２絶縁層の順に位置する半導体基板であって、
    前記第１絶縁層が、全ての金属原子、Ｂ原子、Ｓｉ原子、Ａｓ原子、Ｔｅ原子およびＡｔ原子からなる群から選択された１以上の第１原子と、酸素原子および窒素原子とを含み、
    前記第２絶縁層が、全ての金属原子からなる群から選択された１以上の第２原子と、酸素原子および窒素原子とを含み、
    前記化合物半導体層が、金属原子である第３原子と、非金属原子である第４原子とを含み、
    前記酸素原子および前記窒素原子が、前記第２絶縁層の表面から前記基板に向かう深さ方向において、前記第２絶縁層、前記第１絶縁層および前記化合物半導体層の中で、連続的に分布し、
    前記深さ方向に沿った前記窒素原子の単位体積当たり原子数が、前記第１絶縁層の中で極大を示し、
    前記深さ方向に沿った前記第３原子および第４原子の単位体積当たり合計原子数が、前記化合物半導体層の中で最大となり、
    前記化合物半導体層と前記第１絶縁層との界面である第１界面における前記酸素原子の単位体積当たり原子数が、前記第１絶縁層と前記第２絶縁層との界面である第２界面における前記酸素原子の単位体積当たり原子数より小さい
    半導体基板。
  2. 前記第１原子および前記第２原子が、同種元素からなる絶縁層構成金属原子であり、
    前記絶縁層構成金属原子、前記酸素原子および前記窒素原子が、前記深さ方向において、前記第２絶縁層、前記第１絶縁層および前記化合物半導体層の中で、連続的に分布する
    請求項１に記載の半導体基板。
  3. 前記第１界面における前記絶縁層構成金属原子の単位体積当たり原子数が、前記第２界面における前記絶縁層構成金属原子の単位体積当たり原子数より小さい
    請求項２に記載の半導体基板。
  4. 前記第１界面における前記第３原子の単位体積当たり原子数が、前記第２界面における前記第３原子の単位体積当たり原子数より大きく、
    前記第１界面における前記第４原子の単位体積当たり原子数が、前記第２界面における前記第４原子の単位体積当たり原子数より大きい
    請求項１から請求項３の何れか一項に記載の半導体基板。
  5. 前記深さ方向に沿った前記第２絶縁層の中の前記窒素原子の単位体積当たり原子数が、深さが増すに連れ増加する
    請求項１から請求項４の何れか一項に記載の半導体基板。
  6. 前記深さ方向に沿った前記化合物半導体層の中の前記窒素原子の単位体積当たり原子数が、深さが増すに連れ減少する
    請求項１から請求項５の何れか一項に記載の半導体基板。
  7. 前記第３原子および前記第４原子が、前記第１絶縁層の中に存在し、
    前記深さ方向に沿った前記第１絶縁層の中の前記第３原子および前記第４原子の単位体積当たり原子数が、深さが増すに連れ増加する
    請求項１から請求項６の何れか一項に記載の半導体基板。
  8. 前記第１原子が、Ａｌ原子、Ｇａ原子、Ｉｎ原子、Ｔｉ原子、Ｚｒ原子、Ｈｆ原子、Ｇｄ原子、Ｅｒ原子、Ｂ原子、Ｓｉ原子、Ａｓ原子、Ｔｅ原子およびＡｔ原子からなる群から選択された１以上の原子であり、
    前記第２原子が、Ａｌ原子、Ｇａ原子、Ｉｎ原子、Ｔｉ原子、Ｚｒ原子、Ｈｆ原子、Ｇｄ原子およびＥｒ原子からなる群から選択された１以上の原子である
    請求項１から請求項７の何れか一項に記載の半導体基板。
  9. 前記第１絶縁層および前記第２絶縁層が、水素原子を含み、
    前記第１絶縁層における水素原子の単位体積当たり原子数の最大値が、前記第２絶縁層における水素原子の単位体積当たり原子数の最大値より大きい
    請求項１から請求項８の何れか一項に記載の半導体基板。
  10. 前記第１絶縁層が、基板温度を２５０℃以上４５０℃以下とするＣＶＤ法により形成されたものであり、
    前記第２絶縁層が、前記第１絶縁層を形成後大気開放することなく連続にＡＬＤ法により形成されたものである
    請求項１から請求項９の何れか一項に記載の半導体基板。
  11. 基板上に化合物半導体層を形成するステップと、
    前記化合物半導体層の上に、第１ガスおよび第２ガスを原料ガスとし、基板温度を２５０℃以上４５０℃以下とするＣＶＤ法により、第１絶縁層を形成するステップと、
    前記第１絶縁層を形成した後、第３ガスおよび第４ガスを用い、ＡＬＤ法により、第２絶縁層を形成するステップと、を有し、
    前記第１ガスが、気体の第１原子の化合物を含むガスであり、
    前記第２ガスが、気体の窒素化合物および窒素分子からなる群から選択された１以上のガスであり、
    前記第３ガスが、気体の第２原子の化合物を含むガスであり、
    前記第４ガスが、気体の酸素化合物および酸素分子からなる群から選択された１以上のガスであり、
    前記第１原子が、全ての金属原子、Ｂ原子、Ｓｉ原子、Ａｓ原子、Ｔｅ原子およびＡｔ原子からなる群から選択された１以上の原子であり、
    前記第２原子が、全ての金属原子からなる群から選択された１以上の原子である
    半導体基板の製造方法。
  12. 前記第１絶縁層を形成した後、大気開放することなく連続に、前記第２絶縁層を形成する
    請求項１１に記載の半導体基板の製造方法。
  13. 請求項１から請求項１０の何れか一項に記載の半導体基板と、ソース電極、ドレイン電極およびゲート電極と、を有し、
    前記化合物半導体層、前記第１絶縁層、前記第２絶縁層および前記ゲート電極が、前記化合物半導体層、前記第１絶縁層、前記第２絶縁層、前記ゲート電極の順に位置し、
    前記ソース電極および前記ドレイン電極が、平面配置において前記ゲート電極を挟んで位置するとともに、前記化合物半導体層に電気的に接続された
    電子デバイス。
  14. 前記化合物半導体層がリセス部を有し、
    前記ゲート電極が前記リセス部に位置する
    請求項１３に記載の電子デバイス。
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