KR101545393B1 - 게르마늄 캡에 의한 SiGe 표면 패시베이션 - Google Patents
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Abstract
본 개시는 유효 산화물 두께 스케일링 요건을 충족시키면서 낮은 계면 트랩 밀도를 제공할 수 있는 게이트 캡층을 갖는 트랜지스터 디바이스에 관한 것이고, 그 제조 방법에 관한 것이다. 일부 실시예에서, 개시된 트랜지스터 디바이스는 소스 영역과 드레인 영역 사이의 위치에서 반도체 바디 내에 배치된 채널층을 갖는다. 게르마늄 캡층은 채널층 상에 배치된다. 게이트 유전체층은 게르마늄 캡층에 의해 채널층으로부터 분리되고, 게이트 영역이 게이트 유전체층 위에 배치된다. 채널층으로부터 게이트 유전체층을 분리하는 것은 게르마늄 캡층이 채널층으로부터 게이트 유전체층으로의 원자 확산을 방지하게 함으로써 낮은 계면 트랩 밀도를 제공한다.
Description
본 발명은 게이트 캡층을 갖는 트랜지스터 디바이스에 관한 것이고, 보다 구체적으로는 게르마늄 캡에 의한 SiGe 표면 패시베이션에 관한 것이다.
게르마늄(SiGe)은 게르마늄 함유를 변화시킴으로써 제어될 수 있고 실리콘 밴드 갭보다 작은 밴드 갭을 갖는 반도체 물질이다. 최근 몇년간, 어드밴스드 금속 산화물 반도체 전계 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)에 실리콘 게르마늄을 사용하는 것이 널리 연구되어 왔다. 실리콘과 결합하여 사용된 게르마늄은 낮은 접합 누설 및 높은 이동도를 갖는 트랜지스터 디바이스를 제공하는 헤테로접합(heterojunction)을 생성한다. 그러한 높은 이동도는 예를 들어 고속 디바이스에서 매력적이다.
도 1은 실리콘 캡층 두께의 함수로서 전자 이동도를 나타내는 그래프를 예시한다.
도 2는 게르마늄 캡층을 갖는 반도체 기판의 일부 실시예의 블록도를 예시한다.
도 3은 게르마늄 캡층을 갖는 실리콘 게르마늄(SiGe) MOSFET 디바이스의 일부 실시예의 단면도를 예시한다.
도 4는 게르마늄 캡층을 갖는 실리콘 게르마늄(SiGe) MOSFET 디바이스의 일부 대안의 실시예의 단면도를 예시한다.
도 5는 게르마늄 캡층을 갖는 실리콘 게르마늄(SiGe) MOSFET 디바이스의 일부 대안의 실시예의 단면도를 예시한다.
도 6은 게르마늄 캡층을 갖는 트랜지스터 디바이스를 형성하는 방법의 일부 실시예의 흐름도이다.
도 2는 게르마늄 캡층을 갖는 반도체 기판의 일부 실시예의 블록도를 예시한다.
도 3은 게르마늄 캡층을 갖는 실리콘 게르마늄(SiGe) MOSFET 디바이스의 일부 실시예의 단면도를 예시한다.
도 4는 게르마늄 캡층을 갖는 실리콘 게르마늄(SiGe) MOSFET 디바이스의 일부 대안의 실시예의 단면도를 예시한다.
도 5는 게르마늄 캡층을 갖는 실리콘 게르마늄(SiGe) MOSFET 디바이스의 일부 대안의 실시예의 단면도를 예시한다.
도 6은 게르마늄 캡층을 갖는 트랜지스터 디바이스를 형성하는 방법의 일부 실시예의 흐름도이다.
본 설명은 도면을 참조하여 이루어지며, 도면에서 동일한 참조 부호는 일반적으로 도면 전체에 걸쳐 동일한 엘리먼트들을 가리키기 위해 사용되며, 다양한 구조물들은 반드시 실척도로 그려질 필요는 없다. 이하의 설명에서, 설명을 목적으로, 본 발명의 이해를 원활하게 하기 위해 다수의 특정 세부사항들이 설명된다. 도면들의 상세사항들은 본 발명개시를 제한시키려고 의도된 것은 아니며, 그보다는 비제한적인 실시예들이다는 것이 인지될 것이다. 예를 들어, 여기서 설명된 하나 이상의 양상들은 더 낮은 정도의 그러한 특정 상세사항들로 실시될 수 있다는 것은 본 발명분야의 당업자에게 자명할 수 있다. 다른 예시들에서, 공지된 구조물들 및 디바이스들은 본 발명의 이해를 원활하게 하기 위해 블록도 형태로 도시된다.
실리콘 게르마늄 금속 산화물 전계 트랜지스터(MOSFET)는 소스 영역과 드레인 영역 사이에서 확장하는 실리콘 게르마늄(SiGe)을 갖는다. 소스 영역으로부터 드레인 영역으로의 전하 캐리어의 흐름을 제어하도록 구성된 게이트 영역은 게이트 산화물층 및 유전체층을 가질 수 있는 게이트 유전체층에 의해 SiGe 채널로부터 분리된다. SiGe 채널 및 게이트 유전체층이 서로 인접해 있으면, SiGe 채널로부터의 게르마늄 원자는 유전체층으로 확산될 수 있고, 그것은 전하 캐리어 이동도를 감소시키는 재결합 중심을 형성한다. 게르마늄 원자는 또한 게이트 산화물층으로 확산할 수 있고, 그것은 SiGe 표면과 게이트 산화물 사이에 높은 계면 상태 밀도를 형성한다. 그러한 문제를 회피하기 위해, 전형적으로 얇은 실리콘 캡층(silicon cap layer)이 SiGe 채널과 게이트 유전체층 사이에 위치된다. 실리콘 캡층이 SiGe 채널과 게이트 유전체층 사이의 접촉을 방지함으로써 SiGe 채널로부터 게이트 유전체층으로의 게르마늄 원자의 확산을 방지하고 계면 상태 밀도를 감소시킨다.
최근의 기술 노드에서 실리콘 캡층의 두께는 등가 산화물 두께(equivalent oxide thickness) 사양을 충족하기 위해 연속적으로 감소되어 왔다. 그러나, 실리콘 캡층이 최적의 두께(즉, 8 옹스트롬 내지 16 옹스트롬 사이)로 형성되지 않을 때 SiGe 채널의 이점은 저감된다. 예를 들어, 도 1은 실리콘 캡층 두께(x축)의 함수로서 전자 이동도(y축)를 나타내는 추세선(102)을 예시하는 그래프(100)이다.
그래프(100)에 의해 나타내어진 바와 같이, 실리콘 캡층이 너무 얇으면, 게르마늄 원자가 실리콘 캡층의 상부까지 확산될 수 있고, 실리콘 캡층을 실리콘 게르마늄층으로 변환할 수 있다. 실리콘 게르마늄층의 산화는 낮은 이동도를 제공하는 이동 전하 캐리어를 포착하는 높은 계면 트랩 밀도(interface trap density)(Dit)를 갖는 실리콘 게르마늄 산화물을 형성할 것이다. 대안적으로, 실리콘 캡층이 너무 두꺼우면, 실리콘 캡층은 높은 유효 산화물 두께(effective oxide thickness; EOT)를 초래하는 채널의 일부가 되고, 캐리어의 부분 또는 모두는 실리콘 캡층으로 흘러 넘쳐서(spill over) 이동도를 감소시킨다. 어드밴스드 기술 노드에서는, 최적의 두께로 형성된 실리콘 캡층이라도 EOT 스케일링(예를 들어, 1nm 이하까지)과 높은 이동도 사이에서 밸런스를 충족시킬 수 없다.
따라서, 본 개시는 EOT 스케일링 요건을 충족시키면서 낮은 계면 트랩 밀도를 제공할 수 있는 게르마늄 캡층을 갖는 트랜지스터 디바이스에 관한 것이다. 일부 실시예에서, 개시된 트랜지스터 디바이스는 소스 영역과 드레인 영역 사이의 위치에서 반도체 바디 내에 배치된 채널층을 포함한다. 게르마늄 캡층은 채널층 상에 배치된다. 게이트 유전체층은 게르마늄 캡층에 의해 채널층으로부터 분리되고, 게이트 영역이 게이트 유전체층 위에 배치된다. 채널층으로부터 게이트 유전체층을 분리하는 것은 게르마늄 캡층이 채널층으로부터 게이트 유전체층으로의 원자 확산을 방지하게 함으로써 낮은 계면 트랩 밀도를 제공한다.
도 2는 게르마늄 캡층을 포함하는 반도체 기판(200)의 일부 실시예의 블록도를 예시한다.
반도체 기판(200)은 채널층(202)을 포함한다. 일부 실시예에서, 채널층(202)은 Si1 - xGex의 몰 조성(molar composition)으로 실리콘 게르마늄 합금을 갖는 실리콘 게르마늄층을 포함할 수 있고, 여기서 게르마늄 함량 x는 0 내지 1의 범위 내에 있다. 일부 실시예에 있어서, 게르마늄 함량은 0.25보다 클 수 있다(즉, x > 0.25). 다른 실시예에 있어서, 채널층(202)은 III족 물질(즉, 주기율표 상의 13족) 및 V족 물질(즉, 주기율표 상의 15족)의 조합을 포함하는 합금을 갖는 III-V 반도체 물질을 포함할 수 있다. 예를 들어, 일부 실시예에서, 채널층(202)은 갈륨 비화물(GaAs), 인듐 인화물 (InP), 알루미늄 갈륨 비화물(AlGaAs), 인듐 비화물 (InAs), 또는 다른 유사한 III-V 물질을 포함할 수 있다.
게이트 유전체층(204)은 채널층(202) 위에 위치된다. 일부 실시예에서, 게이트 유전체층(204)은 게르마늄 캡층(206) 및 게이트 유전체층(208)을 포함한다. 일부 실시예에서, 게르마늄 캡층(206)이 채널층(202) 상에 배치된다. 게르마늄 캡층(206)은 도핑되지 않은 게르마늄의 층을 포함한다. 일부 실시예에서, 게르마늄 캡층(206)은 대략 10 옹스크롬 내지 대략 20 옹스트롬 사이의[즉, 5 내지 10 단층(monolayer) 사이의] 범위 내의 두께를 가질 수 있다.
게이트 유전체층(208)은 게르마늄 캡층(206) 위에 위치된다. 게이트 유전체층(208)은 게르마늄 캡층(206)에 의해 채널층(202)으로부터 분리된다. 일부 실시예에서, 게이트 유전체층(208)은 대략 1 nm 내지 5nm 사이의 두께를 갖는 실리콘 산화물의 층을 포함할 수 있다. 다른 실시예에 있어서, 게이트 유전체층(208)은 하이-k 유전체 물질을 포함할 수 있다.
게르마늄 캡층(206)은 채널층(202)을 패시베이트(passivate)하도록[즉, 채널층(202)으로부터 게이트 유전체층(208)으로의 원자 확산을 방지하도록] 구성된다. 게르마늄 캡층(206)으로 확산하는 게르마늄 원자는 계면 트랩을 발생시키지 않기 ?문에 게르마늄 캡층(206)은 높은 계면 트랩 밀도를 증가시키지 않고 채널층(202)을 패시베이트할 수 있다. 그러므로, 게르마늄 캡층(206)으로 게이트 유전체층(208) 및 채널층(202)을 분리시킴으로써 채널층(202)으로부터 게이트 유전체층(208)으로의 게르마늄 원자 확산이 계면 트랩 밀도를 증가시키지 않고 방지된다.
게다가, 게르마늄 캡층(206)은 실리콘 캡층의 유전 상수(k ≒ 11.9)보다 큰 유전 상수(k = 16)를 갖는다. 더 큰 유전 상수는 게르마늄 캡층(206)로 하여금 실리콘 캡층보다 낮은 등가 산화물 두께(equivalent oxide thickness; EOT)을 제공하게 할 수 있다. 그러므로, 게르마늄 캡층(206)은 실리콘 캡층보다 큰 두께를 가질 수 있고, 유전 상수의 값이 더 높으므로 반도체 기판(200) 제조를 더 용이하게 할 수 있다. 예를 들어, 실리콘 게르마늄 물질 또는 III-V 물질을 갖는 채널층(202)에 대하여, 게르마늄 캡층(206)은 그것의 높은 유전 상수에 의해 그 두께가 가능해지기 때문에 스케일링 문제를 경감시킨다.
도 3은 여기에 제공되는 바와 같은 실리콘 게르마늄(SiGe) MOSFET의 일부 실시예의 단면도를 예시한다.
SiGe MOSFET 디바이스(300)는 반도체 기판(302)을 포함한다. 일부 실시예에서, 반도체 기판(302)은 실리콘 기판을 포함할 수 있다. 일부 실시예에서, 반도체 기판(302)은 제 1 도핑형(예를 들어, n형 도핑)을 가질 수 있다. 일부 실시예에서, 반도체 기판은 벌크 실리콘 기판을 포함하는 반도체 바디 상에 배치되는 도핑된 에피택셜층을 포함할 수 있다.
SiGe MOSFET 디바이스(300)는 반도체 기판(302) 상에 배치되는 실리콘 게르마늄층(304)을 더 포함한다. 실리콘 게르마늄층(304)은 SiGe MOSFET 디바이스(300)의 채널로서 동작한다. 일부 실시예에서, 실리콘 게르마늄층(304)은 제 1 도판트형(예를 들어, n형 도판트 또는 p형 도판트)으로 도핑되다. 일부 실시예에서, 실리콘 게르마늄층(304)은 Si1 - xGex의 몰 조성을 갖는 실리콘 게르마늄 합금을 포함하고, 여기서 x = 0.25 ~ 1이다. 예를 들어, 일부 실시예에서, 실리콘 게르마늄 합금은 실리콘 게르마늄층(304)이 순수 게르마늄층을 포함하도록 x = 1의 값을 가질 수 있다. 일부 실시예에서, 실리콘 게르마늄층(304)은 수 미크론의 두께를 가질 수 있다.
게이트 유전체 영역(204)은 실리콘 게르마늄층(304) 위에 위치된다. 게이트 유전체 영역(204)은 실리콘 게르마늄 캡층(304) 상에 배치되는 게르마늄 캡층(206)을 포함한다. 게르마늄 캡층(206)은 대략 20 옹스트롬의 상한을 갖는 두께 t(즉, t ≤ 20 옹스트롬)를 갖는 도핑되지 않은 게르마늄을 포함한다. 게르마늄 캡층(206)의 두께 상의 상한은, 게르마늄 캡층(206)이 전하 캐리어에 의해 실장(populated)되지 않도록, 게르마늄 캡층(206)이 하부 실리콘 게르마늄층(304)의 일부가 되는 것을 방지한다.
게이트 유전체 영역(204)은 게르마늄 캡층(206) 위에 위치되는 게이트 유전체층(208)을 더 포함한다. 다양한 실시예에 있어서, 게이트 유전체층(208)은 실리콘 이산화물(SiO2) 및/또는 하이-k 유전체 물질을 포함할 수 있다. 게르마늄 캡층(206)이 얇아질수록 실리콘 게르마늄층(304)으로부터 게르마늄 캡층(206)으로의 게르마늄 원자의 확산은 계면 트랩 밀도를 증가시키지 않고, 이에 따라 게르마늄 캡층(206)의 스케일링 문제를 경감시킨다.
게이트 영역(310)은 게이트 유전체층(208) 위에 위치된다. 일부 실시예에서, 게이트 영역(310)은 폴리실리콘 물질을 포함할 수 있다. 다른 실시예에서, 게이트 영역(310)은 금속 게이트(예를 들어, 알루미늄 게이트, 텅스텐 게이트 등)를 포함할 수 있다. 소스 영역(306) 및 드레인 영역(308)은 실리콘 게르마늄층(304)의 대향하는 단부에서 위치된다. 소스 및 드레인 영역은 실리콘 게르마늄층(304)과 대향하는 도판트형인 제 2 도판트형을 갖는 중도핑된 영역(예를 들어, 1x1017 원자/cm3 내지 1x1020 원자/cm3 사이의 도핑 농도를 가짐)을 포함한다. 동작 동안에, 게이트 영역(310)에 인가된 바이어스 전압에 의거하여 실리콘 게르마늄층(304)에 의해 소스 영역(306)과 드레인 영역(308) 사이에 전하 캐리어가 흐르고, SiGe MOSFET 디바이스(300)를 위한 채널로서 작용한다.
개시된 SiGe MOSFET 디바이스(300)는 n형 SiGe FET 또는 p형 SiGe MOSFET을 포함할 수 있다고 인지될 것이다. 예를 들어, 일부 실시예에서, SiGe MOSFET 디바이스(300)는 n형 도핑을 갖는 소스 영역(306)과 드레인 영역(308) 사이에 위치된 p형 도핑을 갖는(예를 들어, 대략 1x1015 원자/cm3 내지 대략 1x1017 원자/cm3 사이의 도핑 농도를 가짐) 실리콘 게르마늄층(304)을 갖는 n형 SiGe MOSFET을 포함할 수 있다. 다른 실시예에서, SiGe MOSFET 디바이스(300)는 p형 도핑을 갖는 소스 영역(306)과 드레인 영역(308) 사이에 위치된 n형 도핑을 갖는(예를 들어, 대략 1x1015 원자/cm3 내지 대략 1x1017 원자/cm3 사이의 도핑 농도를 가짐) 실리콘 게르마늄층(304)을 갖는 p형 SiGe MOSFET을 포함할 수 있다.
도 4는 게르마늄 캡층(206)을 갖는 실리콘 게르마늄(SiGe) MOSFET 디바이스(400)의 일부 대안의 실시예의 단면도를 예시한다.
SiGe MOSFET 디바이스(400)는 실리콘 게르마늄층(304) 위에 위치되는 게이트 유전체 영역(402)을 포함한다. 게이트 유전체 영역(402)은 게르마늄 캡층(206), 게르마늄 산화물층(404), 및 하이-k 유전체층(406)을 포함한다. 게르마늄 산화물층(404)(GeO2)은 하이-k 유전체층(406)으로부터 실리콘 게르마늄층(304)을 분리한다. 하이-k 금속층(408)이 하이-k 유전체층(406) 상에 배치된다.
게르마늄 캡층(206), 게르마늄 산화물층(404), 및 하이-k 유전체층(406)은 총괄적으로 SiGe MOSFET 디바이스(400)의 등가 산화물 두께(equivalent oxide thickness; EOT)를 제공한다. EOT는 더 높은 유전 상수 k를 특징으로 하는 실리콘 이산화물(SiO2) 유전체보다 두꺼운 유전체로 얻어진 것과 동일한 캐패시턴스를 얻을 필요가 있는 SiO2의 두께이다[예를 들어, 1 nm의 EOT는 k=39를 특징으로 하는 10 nm 두꺼운 유전체(SiO2의 k는 3.9)를 사용하는 것에 기인할 것이다]. EOT 스케일링 문제는 실리콘 캡층에 의해 발생하는 반면, 그러한 스케일링 문제는 게르마늄 캡층(206)에 의해 존재하지는 않는다. 이것은 게르마늄의 높은 유전 상수가 유전체층의 EOT를 감소시키기 때문이다. 예를 들어, 게르마늄 캡층(206) 및 게르마늄 산화물층(404)의 EOT는 다음의 수학식에 의해 결정된다.
EOTGe = EOTox+3.9*dGe/16
반면, 실리콘 캡층 및 실리콘 산화물층의 EOT는 다음의 수학식에 의해 결정된다.
EOTsi= EOTox+3.9*dSi/11.9
일부 실시예에서, 측벽 스페이서(410a 및 410b)는 하이-k 금속층(408)의 대향하는 측 상에 위치될 수 있다. 일부 실시예에서, 측벽 스페이서(410a 및 410b)는 산화물, 질화물 또는 그러한 층들의 조합과 같은 절연층을 포함할 수 있다. 게르마늄 캡층(206)이 소스 영역(306)과 드레인 영역(308) 사이에서 측면으로(laterally) 있는 위치에서 위치되도록 소스 영역(306) 및 드레인 영역(308)은 실리콘 게르마늄층(304)의 대향하는 단부 상에 위치된다. 일부 실시예에 있어서, 소스 영역(306) 및 드레인 영역(308)은 소스 확장 영역(412a) 및 드레인 확장 영역(412b)을 각각 포함할 수 있다. 소스 확장 영역(412a) 및 드레인 확장 영역(412b)은 측벽 스페이서(410a 및 410b) 아래에 위치되도록 각각 확장된다.
도 5는 게르마늄 캡층(206)을 갖는 실리콘 게르마늄(SiGe) MOSFET 디바이스(500)의 일부 대안의 실시예의 단면도를 예시한다. 별도의 명시되지 않는다면, 도 5에 나타낸 참조 번호는 도 4와 관련하여 제공된 바와 같은 참조 번호의 설명에 해당한다.
SiGe MOSFET 디바이스(500)는 실리콘 게르마늄층(304) 위에 위치되는 게이트 유전체 영역(402)을 포함한다. 게이트 유전체 영역(402)은 게르마늄 캡층(206), 게르마늄 산화물층(404), 및 하이-k 유전체층(406)을 포함한다. 게르마늄 산화물층(404)(GeO2)은 하이-k 유전체층(406)으로부터 실리콘 게르마늄층(304)을 분리한다. 하이-k 금속층(408)이 하이-k 유전체층(406) 상에 배치된다. 소스 영역(306) 및 드레인 영역(308)은 실리콘 게르마늄층(304)의 대향하는 단부에서 위치된다. 게르마늄 캡층(206)은 실리콘 게르마늄층(304) 위에 있고, 소스 영역(306) 및 드레인 영역(308) 위에 수직으로 있는 위치에서 위치된다.
도 6은 게르마늄 캡층을 갖는 반도체 디바이스를 제조하는 방법(600)의 일부 실시예의 흐름도이다.
개시된 방법(600)은 일련의 동작들 또는 이벤트들로서 이하 도시되고 설명되지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 제한적인 의미로서 해석되어서는 안된다고 인지될 것이다. 예를 들어, 일부 동작들은 여기서 도시 및/또는 설명된 것 이외의 다른 동작들 또는 이벤트들과 함께 상이한 순서로 및/또는 동시에 발생할 수 있다. 추가적으로, 여기서의 설명의 하나 이상의 양상들 또는 실시예들을 구현하기 위해 도시된 동작들 모두가 필요한 것은 아닐 수 있다. 또한, 여기서 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
동작(602)에서, 채널층이 반도체 기판 위에 형성된다. 일부 실시예에서, 채널층은 실리콘 기판 상에 형성된 실리콘 게르마늄층을 포함할 수 있다. 다른 실시예에서, 채널층은 반도체 기판 상에 형성된 III-V 반도체 물질[예를 들어, 갈륨 비화물(GaAs), 인듐 인화물(InP), 알루미늄 갈륨 비화물(AlGaAs), 인듐 비화물(InAs)]을 포함할 수 있다. 일부 실시예에서, 채널층은 퇴적 기법(예를 들어, 화학적 기상 퇴적, 물리적 기상 퇴적 등) 또는 에피택셜 성장에 의해 반도체 기판 상에 형성될 수 있다. 일부 실시예에서, 채널층은 예를 들어 대략 1 미크론 내지 대략 10 미크론 사이의 두께로 형성될 수 있다. 다른 실시예에서, 채널층은 10 미크론보다 크거나 1 미크론보다 작은 두께로 형성될 수 있다.
다양한 실시예에 있어서, 채널층은 n형 디바이스(즉, p-채널 디바이스) 또는 p형 디바이스(즉, n-채널 디바이스)를 형성하도록 도핑될 수 있다. 예를 들어, 일부 실시예에서, 트랜지스터 디바이스는 p형 MOSFET을 포함하고, 채널층은 채널층에서 정공을 포함한 전하 캐리어가 전도하도록 n형 도핑 농도를 포함할 수 있다. 다른 실시예에서, 트랜지스터 디바이스는 n형 MOSFET을 포함하고, 채널층은 채널층에서 전자를 포함한 전하 캐리어가 전도하도록 p형 도핑 농도를 포함할 수 있다.
동작(604)에서 게르마늄 캡층이 채널층 상에 배치된다. 게르마늄 캡층은 도핑되지 않은 게르마늄의 층을 포함한다. 일부 실시예에서, 게르마늄 캡층은 분자 빔 에픽택셜(molecular beam epitaxial; MBE)과 같은 성장 기법에 의해 반도체 기판 상에 형성될 수 있다. 그런하 실시예에서, 게르마늄 소스 물질은 그것이 승화될 때까지 가열되고, 후속하여 채널층 상에 퇴적된다. 다른 실시예에서, 게르마늄 캡층은 화학적 기상 퇴적 기법[예를 들어, 저압 화학적 기상 퇴적(low-pressure chemical vapor deposition; LPCVD), 초고진공 화학적 기상 퇴적(ultra-high vacuum chemical vapor deposition; UHV-CVD) 등]에 의해 반도체 기판 상에 형성될 수 있다. 일부 실시예에서, 게르마늄 캡층은 대략 10 옹스크롬 내지 대략 20 옹스트롬 사이의[즉, 5 내지 10 단층(monolayer) 사이의] 범위를 갖는 두께로 형성될 수 있다.
동작(606)에서, 게이트 유전체층이 게르마늄 캡층 위에 형성된다. 일부 실시예에서, 게이트 유전체층은 게르마늄 산화물층 및 하이-k 유전체막을 포함한다. 그러한 실시예에서, 동작(608)에서 게르마늄 산화물층을 게르마늄 캡층 상에 형성하도록 게르마늄 캡층이 열 공정에 의해 산화될 수 있다. 예를 들어, 일부 실시예에서는, 대략 1 nm 내지 5 nm 사이의 두께를 갖는 게르마늄 산화물을 형성하기 위해 게르마늄 캡층을 600℃ 내지 900℃ 사이의 온도에서 O2 분위기에 노출시킴으로써 게이트 유전체층이 형성될 수 있다. 게이트 산화물층이 형성되었다면, 동작(610)에서, 하이-k 유전체층이 게르마늄 산화물층 상에 형성된다. 일부 실시예에서, 하이-k 유전체층은 원자층 퇴적(atomic layer deposition; ALD) 또는 금속 유기 화학적 기상 퇴적(metal organic chemical vapor deposition; MOCVD)에 의해 퇴적된 하이-k 금속 게이트 물질(예를 들어, 하프늄 실리케이트, 하프늄 이산화물 등)을 포함할 수 있다.
동작(612)에서, 게이트 물질을 포함한 게이트 영역이 게이트 유전체층 상부에 형성된다. 일부 실시예에서, 게이트 물질은 퇴적 기법에 의해 퇴적된 폴리실리콘 물질을 포함할 수 있다. 다른 실시예에 있어서, 게이트 물질은 원자층 퇴적 또는 기상 퇴적 기법(예를 들어, 물리적 기상 퇴적 또는 화학적 기상 증착)에 의해 퇴적된 하이-k 금속 게이트 물질(예를 들어, 알루미늄)을 포함할 수 있다.
동작(614)에서, 측벽 스페이서는 게이트 물질의 대향하는 측 상에 형성될 수 있다. 측벽 스페이서는 기판 상부에 유전체 물질의 층(예를 들어, 산화물, 질화물, 또는 그러한 층들의 조합)을 퇴적하고, 그 후에 (예를 들어, 게이트 구조의 상부와 활성 영역로부터 유전체 물질을 제거하기 위해) 유전체 물질을 선택적으로 에칭함으로써 형성된다.
동작(616)에서, 소스 영역과 드레인 영역은 채널층의 대향하는 단부에서 형성된다. 소스 영역과 드레인 영역은 높은 도판트 농도(예를 들어, 1x1017 원자/cm3 ~ 1x1020 원자/cm3)를 갖도록 소스 영역과 드레인 영역에서 기판을 선택적으로 주입함으로써 형성될 수 있다. 일부 실시예에서, 소스 영역과 드레인 영역은 채널층의 도핑형과 반대하는 도핑형을 포함할 수 있다.
본 명세서에 걸쳐서 여기서 기술된 방법론들의 양상들을 논의하는데 있어서 예시적인 구조물들을 참조하였지만, 이러한 방법론들은 제시된 대응 구조물들에 의해 제한되지 않는다고 인지될 것이다. 이보다, 방법론들 및 구조물들은 서로 독립적이며 분리될 수 있고, 도면들에서 도시된 임의의 특정 양상 중 어느 것과 관련없이 실시된다고 간주되어야 한다.
또한, 본 명세서 및 첨부된 도면들의 판독 및/또는 이해에 기초하여 동등한 변경 및/또는 수정들이 본 분야의 당업자에게 발생할 수 있다. 여기의 본 개시는 이러한 모든 변경 및 수정들을 포함하며, 일반적으로 이들에 의해 제한되도록 의도되는 것은 아니다. 예를 들어, 여기서 제공된 도면들은 특정 도핑형을 갖도록 도시되고 설명되었지만, 본 분야의 당업자에 의해 인지될 바와 같이 대안의 도핑형들이 이용될 수 있다는 것을 인지할 것이다.
추가적으로, 여러 구현예들 중 하나에 대한 특정 특징 또는 양상이 개시되었지만, 이러한 특징 또는 양상은 소망될 수 있는 바에 따라 다른 구현예들의 하나 이상의 다른 특징들 및/또는 양상들과 결합될 수 있다. 또한, "구비한다", "갖는", "갖는다", "함께"이란 용어들, 및/또는 이들의 변형들이 여기서 이용되는 정도까지 이러한 용어들은 "포함한다"와 같이 포괄적인 의미인 것으로 받아들어야 한다. 또한, "예시적인"은 최상의 것 보다는 단지 일례를 의미하는 것에 불과하다. 여기서 도시된 피처들, 층들, 및/또는 엘리먼트들은 단순함과 이해의 용이함을 위해 서로에 대한 특정한 치수 및/또는 배향을 갖고 도시되었고, 실제의 치수 및/또는 배향은 여기서 도시된 것과는 상이할 수 있다는 것이 또한 인지되어야 한다.
그러므로, 본 개시는 유효 산화물 두께 스케일링 요건을 충족시키면서 낮은 계면 트랩 밀도를 제공할 수 있는 게르마늄 캡층을 갖는 트랜지스터 디바이스에 관한 것이다.
일부 실시예들에서, 본 개시는 트랜지스터 디바이스에 관한 것이다. 트랜지스터 디바이스는 소스 영역과 드레인 영역 사이의 위치에서 반도체 바디 내에 배치된 채널층을 포함한다. 게르마늄 캡층은 채널층 상에 배치된다. 게르마늄 캡층에 의해 채널층으로부터 분리된 게이트 유전체층은 채널층으로부터 게이트 유전체층으로의 원자 확산을 방지하도록 구성된다. 게이트 영역은 게이트 유전체층 상부에 배치되고, 소스 영역와 드레인 영역 사이의 전하 캐리어의 흐름을 제어하도록 구성된다.
다른 실시예들에서, 본 개시는 실리콘 게르마늄(SiGe) 트랜지스터 디바이스에 관한 것이다. SiGe 트랜지스터 디바이스는 채널층(202)은 Si1 - xGex의 몰 조성(molar composition)을 갖는 실리콘 게르마늄 합금을 갖는 실리콘 게르마늄층을 포함하고, 여기서 x는 0.25보다 크다. SiGe 트랜지스터 디바이스는 실리콘 게르마늄층 상에 배치되는 게르마늄 캡층을 더 포함한다. SiGe 트랜지스터 디바이스는 게르마늄 캡층 상에 배치된 하이-k 유전체층을 더 포함하고, 게르마늄 캡층은 실리콘 게르마늄층으로부터 하이-k 유전체층으로의 게르마늄 원자의 확산을 방지하도록 구성된다.
다른 실시예들에서, 본 개시는 트랜지스터 디바이스를 형성하는 방법에 관한 것이다. 방법은 반도체 바디 상부에 채널층을 형성하는 단계를 포함한다. 방법은 채널층 상에 게르마늄 캡층을 형성하는 단계를 더 포함한다. 방법은 게르마늄 캡층이 게이트 유전체층으로부터 채널층을 분리하도록 게르마늄 캡층 상부에 게이트 유전체층을 형성하는 단계를 더 포함한다. 방법은 채널층의 대향하는 단부에서 소스 영역 드레인 영역을 형성하는 단계를 더 포함한다. 방법은 게이트 유전체층 상부에 게이트 영역을 형성하는 단계를 더 포함한다.
Claims (10)
- 트랜지스터 디바이스에 있어서,
소스 영역과 드레인 영역 사이의 위치에서 반도체 바디 내에 배치된 채널층으로서, 상기 채널층의 상면은 상기 반도체 바디의 상면과 동일 평면인 것인, 상기 채널층;
상기 채널층의 상면 상에 배치된 게르마늄 캡층(germanium cap layer);
상기 게르마늄 캡층에 의해 상기 채널층으로부터 분리되고, 상기 채널층으로부터 게이트 유전체층으로의 원자들의 확산을 방지하도록 구성된 상기 게이트 유전체층; 및
상기 게이트 유전체층 위에 배치되고, 상기 소스 영역과 상기 드레인 영역 사이의 전하 캐리어들의 흐름을 제어하도록 구성된 게이트 영역을 포함하고,
상기 채널층은 Ⅲ족 물질 및 Ⅴ족 물질을 포함하는 합금을 갖는 Ⅲ-Ⅴ 반도체 물질을 포함하고, 상기 Ⅲ-Ⅴ 반도체 물질은 상기 게르마늄 캡층과 접촉하는 것인, 트랜지스터 디바이스. - 제 1 항에 있어서,
상기 채널층은 Si1-xGex의 몰 조성(molar composition)을 함유한 실리콘 게르마늄 합금을 갖는 실리콘 게르마늄층을 포함하고, 여기서 x는 0과 1 사이인 것인, 트랜지스터 디바이스. - 제 1 항에 있어서,
상기 게르마늄 캡층은 도핑되지 않은 게르마늄을 포함하는 것인, 트랜지스터 디바이스. - 제 1 항에 있어서,
상기 게르마늄 캡층은 10 옹스트롬과 20 옹스트롬 사이의 범위를 갖는 두께를 갖는 것인, 트랜지스터 디바이스. - 제 1 항에 있어서,
상기 게이트 유전체층은,
상기 게르마늄 캡층과 상기 게이트 유전체층 사이에 배치된 게르마늄 산화물(GeO2)층; 및
하이-k 유전체 물질을 포함하는 것인, 트랜지스터 디바이스. - 삭제
- 제 1 항에 있어서,
상기 게이트 영역은 상기 게이트 유전체층 상에 배치된 하이-k 금속 게이트를 포함하는 것인, 트랜지스터 디바이스. - 실리콘 게르마늄(SiGe) 트랜지스터 디바이스에 있어서,
Si1-xGex의 몰 조성(molar composition)을 갖는 실리콘 게르마늄 합금을 포함하는 실리콘 게르마늄층으로서, 여기서 x는 0.25보다 큰 것인, 상기 실리콘 게르마늄층;
상기 실리콘 게르마늄층 내에 배치되고, Ⅲ족 물질 및 Ⅴ족 물질을 포함하는 합금을 갖는 Ⅲ-Ⅴ 반도체 물질을 포함하는 채널층으로서, 상기 실리콘 게르마늄층의 상면은 상기 채널층의 상면과 동일 평면인 것인, 상기 채널층;
상기 채널층의 상면 상에 배치된 게르마늄 캡층; 및
상기 게르마늄 캡층 상에 배치된 하이-k 유전체층을 포함하고,
상기 게르마늄 캡층은 상기 실리콘 게르마늄층으로부터 상기 하이-k 유전체층으로의 게르마늄 원자들의 확산을 방지하도록 구성되며,
상기 Ⅲ-Ⅴ 반도체 물질은 상기 게르마늄 캡층과 접촉하는 것인, 실리콘 게르마늄(SiGe) 트랜지스터 디바이스. - 제 8 항에 있어서,
상기 채널층의 대향하는 단부들에 배치되고, 상기 채널층과 반대되는 도핑형을 갖는 소스 영역 및 드레인 영역; 및
상기 하이-k 유전체층 위에 배치된 게이트 영역을 더 포함하는 실리콘 게르마늄(SiGe) 트랜지스터 디바이스. - MOSFET 디바이스를 형성하는 방법에 있어서,
반도체 기판 위에 채널층을 형성하는 단계;
상기 채널층 상에 게르마늄 캡층을 형성하는 단계;
상기 게르마늄 캡층이 게이트 유전체층으로부터 상기 채널층을 분리하도록 상기 게르마늄 캡층 위에 상기 게이트 유전체층을 형성하는 단계;
상기 채널층의 대향하는 단부들에 소스 영역 및 드레인 영역을 형성하는 단계; 및
상기 게이트 유전체층 위에 게이트 영역을 형성하는 단계를 포함하고,
상기 채널층은 Ⅲ족 물질 및 Ⅴ족 물질을 포함하는 합금을 갖는 Ⅲ-Ⅴ 반도체 물질을 포함하고, 상기 Ⅲ-Ⅴ 반도체 물질은 상기 게르마늄 캡층과 접촉하며,
상기 채널층의 상면은 상기 소스 영역 및 드레인 영역의 상면과 동일 평면이고, 상기 게르마늄 캡층은 상기 채널층의 상면 상에 있는 것인, MOSFET 디바이스 형성 방법.
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