TW201507161A - 半導體基板、半導體基板之製造方法及電子裝置 - Google Patents

半導體基板、半導體基板之製造方法及電子裝置 Download PDF

Info

Publication number
TW201507161A
TW201507161A TW103118954A TW103118954A TW201507161A TW 201507161 A TW201507161 A TW 201507161A TW 103118954 A TW103118954 A TW 103118954A TW 103118954 A TW103118954 A TW 103118954A TW 201507161 A TW201507161 A TW 201507161A
Authority
TW
Taiwan
Prior art keywords
atom
insulating layer
atoms
layer
semiconductor substrate
Prior art date
Application number
TW103118954A
Other languages
English (en)
Other versions
TWI609490B (zh
Inventor
Takeshi Aoki
Noboru Fukuhara
Hiroyuki Sazawa
Original Assignee
Sumitomo Chemical Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co filed Critical Sumitomo Chemical Co
Publication of TW201507161A publication Critical patent/TW201507161A/zh
Application granted granted Critical
Publication of TWI609490B publication Critical patent/TWI609490B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28264—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本發明係提供一種半導體基板、化合物半導體層、第1絕緣層、第2絕緣層依序配置的半導體基板，其中，第1絕緣層含有由金屬原子等第1原子、與氧原子及氮原子；第2絕緣層含有金屬原子等第2原子、氧原子及氮原子；化合物半導體層含有金屬原子之第3原子與非金屬原子之第4原子；氧原子及氮原子在深度方向連續地分布，沿著深度方向之氮原子數在第1絕緣層之中顯示極大，沿著深度方向之第3原子及第4原子之合計原子數在化合物半導體層之中成為最大，化合物半導體層與第1絕緣層之界面的氧原子數，小於第1絕緣層與第2絕緣層之界面的氧原子。本發明之半導體基板可降低製造化合物半導體MIS構造時之界面位準。

Description

半導體基板、半導體基板之製造方法及電子裝置
本發明係關於半導體基板、半導體基板之製造方法及電子裝置。
作為大規模積體電路之基本元件的MIS型閘極FET(MISFET：Metal-Insulator-Semiconductor Field-Effect Transistor)之N型通道材料，一般係可使用矽。另一方面，III-V族化合物半導體係從電子移動度之高度可高速作動，有希望被視適用來作為N型MISFET中之矽代替材料。具有肖特基閘極構造或Pn接合閘極構造之高電子移動度電晶體(HEMT：High Electron Mobility Transistor)或假晶(pseudomorphic)高電子移動度電晶體(P-HEMT)中係其通道材料已可使用III-V族化合物半導體，常利用於高頻通信元件。以得到更高之閘極耐壓等、更良好的電晶體性能為目的，而進行研究具有MIS閘極構造(以下有時稱為「MIS構造」)之電晶體，在非專利文獻1中係揭示具有MIS閘極構造之MIS-HEMT，而在非專 利文獻2中係揭示具有MIS閘極構造之MIS-P-HEMT。
為使具有MIS構造之電子裝置良好地作 動，必須控制III-V族化合物半導體與絕緣體之界面，亦即降低III-V族化合物半導體與絕緣體之界面及形成於界面附近之能量準位(以下稱為「界面準位」)。界面準位係有可能使通道中之載體之電場取代性降低，導致因充放電之動作速度之降低。又可能成為因界面再結合等造成的載體消滅之原因。進而，界面準位係可能成為載體移動度之降低等電晶體性能惡化的原因。
降低有效的界面準位之方法，於非專利文 獻3中記載使化合物半導體之表面以硫化物進行處理，於非專利文獻4中係記載使化合物半導體之表面以矽烷與氨進行處理，於非專利文獻5中係記載使用非晶矽作為界面層。又，專利文獻1中係記載化合物半導體之MIS型場效電晶體之發明。該發明係目的在於提供：閘極漏電流小，且發生於絕緣膜/化合物半導體之界面準位小，以高電壓作動而顯示高輸出特性之MIS型場效電晶體，而特徵係閘極絕緣膜含有氮之鋁的氧化物。藉由將含有氮之鋁的氧化物使用於閘極絕緣膜，可使膜中之漏通過消失，對於氮化物半導體得到充分的障壁高度，降低閘極漏電流，同時可抑制發生於汲極電流之時間性變動之主因的半導體界面之界面準位。
[先前技術文献] [非專利文獻]
[非專利文獻1]Xiuju Zhou, Qiang Li, ChaK Wah Tang and Kei May Lau, 30nm Enhancement-mode In0.53Ga0.47As MOSFETs on Si Substrates Grown by MOCVD Exhibiting High Transconductance and Low On-resistance, Technical Digest of 2012 IEEE International Electron Device Meeting.
[非專利文獻2]P. Kordos, et al., Aluminum oxide as passivation and Gate insulator in GaAs-based field-effect transistors prepared in situ by metal-organic vapor deposition, APPLIED PHYSICS LETTERS 100, 142113 (2012)
[非專利文獻3]S.Arabasz,et al.著，Vac.80巻(2006年)、第888頁
[非專利文獻4]Chin, H. C. et al. Silane-ammonia surface passivation for Gallium arsenide surface-channel n-MOSFETs. IEEE Electron DeVice Lett. 30, 110-112 (2009).
[非專利文獻5]M. El Kazzi, et al., Sub-nm equivalent oxide thickness on Si-passivated GaAs capacitors with low dit, APPLIED PHYSICS LETTERS 99, 052102 (2011)
[專利文獻]
[專利文獻1]日本特開2005-183597號公報
具有使用化合物半導體之MIS或MOS (Metal-Oxide-Semiconductor)構造(以下，合併MIS構造與MOS構造而僅稱為「MIS構造」。)之電子裝置中，當存在於半導體與絕緣體之界面的界面準位之密度為大時，會對應界面準位之能量(能帶模型中來自傳導帶下端或價電子帶上端之位置)而產生各種之問題。例如，位於禁制帶中央(中間隙)之界面準位係即使使MIS構造之金屬電位改變，亦有可能產生半導體之費米能階不變化之費米能階釘扎(Fermi level pinning)。能帶端附近之界面準位係p型或n型半導體之室溫CV測定中有可能增加儲存電容之頻率分散。費米能階釘扎或頻率分散之增加皆係使電子裝置之性能例如MISFET之VG-ID特性或S值劣化。降低界面準位係就具有化合物半導體MIS構造之電子裝置的性能提升而言，為重要的技術課題。
本發明之目的係在於提供一種可降低化合 物半導體MIS構造中之界面準位例如中間隙區域之界面準位的技術。又，在於提供一種降低界面準位且室溫CV測定具有化合物半導體MIS構造之時，減少儲存電容之頻率分散的技術。又，在於提供一種可使具有化合物半導體MIS構造之電晶體的VG-ID特性等性能為良好之技術。
為解決上述課題，本發明之第1之態樣中，係提供一種半導體基板，其係將基板、化合物半導體層、第1絕緣層及第2絕緣層為依前述基板、前述化合物半導體層、前述第1絕緣層、前述第2絕緣層之順序配置的半 導體基板，前述第1絕緣層為含有：由全部之金屬原子、B原子、Si原子、As原子、Te原子及At原子所構成的群組中選出之1種以上之第1原子、氧原子及氮原子，前述第2絕緣層為含有由全部之金屬原子所構成的群組中選出之1種以上之第2原子、氧原子及氮原子，前述化合物半導體層為含有金屬原子之第3原子與非金屬原子之第4原子，且前述氧原子及前述氮原子為從前述第2絕緣層之表面朝向前述基板之深度方向，在前述第2絕緣層、前述第1絕緣層及前述化合物半導體層之中連續地分布，沿著前述深度方向之前述氮原子之每單位體積原子數為在前述第1絕緣層之中顯示極大，沿著前述深度方向之前述第3原子及第4原子之每單位體積合計原子數為在前述化合物半導體層之中成為最大，前述化合物半導體層與前述第1絕緣層之界面的第1界面中前述氧原子之每單位體積原子數小於前述第1絕緣層與前述第2絕緣層之界面的第2界面中之前述氧原子之每單位體積原子數。
前述第1原子及前述第2原子可為由同種 元素所構成的絕緣層構成金屬原子，此時，前述絕緣層構成金屬原子、前述氧原子及前述氮原子在前述深度方向，前述第2絕緣層、前述第1絕緣層及前述化合物半導體層之中，亦可連續地分布。前述第1界面中之前述絕緣層構成金屬原子之每單位體積原子數亦可小於前述第2界面中之前述絕緣層構成金屬原子之每單位體積原子數。前述第1界面中之前述第3原子之每單位體積原子數大於前述第2 界面中之前述第3原子之每單位體積原子數，前述第1界面中之前述第4原子之每單位體積原子數亦可大於前述第2界面中之前述第4原子之每單位體積原子數。沿著前述深度方向之前述第2絕緣層之中之前述氮原子之每單位體積原子數亦可隨著深度之增加而增加。沿著前述深度方向之前述化合物半導體層之中之前述氮原子之每單位體積原子數亦可隨著深度之增加而減少。前述第3原子及前述第4原子亦可存在於前述第1絕緣層之中，此時，沿著前述深度方向之前述第1絕緣層之中之前述第3原子及前述第4原子之每單位體積原子數亦可隨著深度之增加而增加。 前述第1原子係可舉例由Al原子、Ga原子、In原子、Ti原子、Zr原子、Hf原子、Gd原子、Er原子、B原子、Si原子、As原子、Te原子及At原子所構成的群組中選出之1種以上之原子，前述第2原子係可舉例由Al原子、Ga原子、In原子、Ti原子、Zr原子、Hf原子、Gd原子及Er原子所構成的群組中選出之1種以上之原子。前述第1絕緣層及前述第2絕緣層為亦可含有氫原子，此時，前述第1絕緣層中之氫原子之每單位體積原子數之最大值為大於前述第2絕緣層中之氫原子之每單位體積原子數之最大值為較佳。前述第1絕緣層為藉由使基板溫度設為250℃以上450℃以下之CVD(Chemical Vapor Deposition)法所形成，前述第2絕緣層為形成前述第1絕緣層之後，不大氣開放而連續地藉ALD(Atomic Layer Deposition)法所形成。
本發明之第2之態樣中係提供一種半導體 基板之製造方法，其係具有：於基板上形成化合物半導體層之步驟；於前述化合物半導體層之上藉由以第1氣體及第2氣體作為原料氣體，使基板溫度設為250℃以上450℃以下之CVD法，形成第1絕緣層之步驟；形成前述第1絕緣層之後，使用第3氣體及第4氣體，藉ALD法，形成第2絕緣層之步驟；前述第1氣體為含有氣體之第1原子之化合物的氣體，前述第2氣體為由氣體之氮化合物及氮分子所構成的群組中選出之1種以上之氣體，前述第3氣體為含有氣體之第2原子之化合物的氣體，前述第4氣體為由氣體之氧化合物及氧分子所構成的群組中選出之1種以上之氣體，前述第1原子為由全部之金屬原子、B原子、Si原子、As原子、Te原子及At原子所構成的群組中選出之1種以上之原子，前述第2原子為全部之金屬原子所構成的群組中選出之1種以上之原子。形成前述第1絕緣層之後，較佳為不進行大氣開放而連續地形成前述第2絕緣層。
在本發明之第3之態樣中係提供一種電子 裝置，其係具有上述記載之半導體基板、與源極電極、汲極電極及閘極電極，前述化合物半導體層、前述第1絕緣層、前述第2絕緣層及前述閘極電極為依前述化合物半導體層、前述第1絕緣層、前述第2絕緣層、前述閘極電極之順序設置，前述源極電極及前述汲極電極為在平面配置中夾住前述閘極電極而設置，同時電性連接於前述化合物半導體層。前述化合物半導體層亦可具有凹部，此時，前 述閘極電極較佳為設置於前述凹部。
100‧‧‧半導體基板
102‧‧‧基板
104‧‧‧化合物半導體層
106‧‧‧第1絕緣層
108‧‧‧第2絕緣層
110‧‧‧第1界面
112‧‧‧第2界面
200‧‧‧電子裝置
204‧‧‧源極電極
206‧‧‧汲極電極
208‧‧‧閘極電極
210‧‧‧凹部
第1圖係表示實施形態1之半導體基板100之剖面圖。
第2圖係表示實施形態2之電子裝置200之剖面圖。
第3圖係表示AlN層之設計厚度(成長時間)與實際之厚度之關係的校正曲線。
第4圖係觀察實施例1之半導體基板之表面的AFM影像。
第5圖係觀察實施例1之半導體基板之剖面的STEM影像。
第6圖係表示藉XRR法觀察實施例1之半導體基板之表面的結果。
第7圖係表示實施例1之半導體基板之PL分光測定之結果。亦同時表示不形成AlN層之比較例之半導體基板。
第8圖係表示實施例1之半導體基板之SIMS深度輪廓圖。
第9圖係表示比較例之半導體基板之SIMS深度輪廓圖。
第10圖係表示使用實施例1之半導體基板的MIS二極體之室溫CV特性。左側係表示P型基板之室溫CV特性，右側係表示n型基板之室溫CV特性。
第11圖係表示使用比較例之半導體基板的MIS二極體之室溫CV特性。左側係表示P型基板之室溫CV特性， 右側係表示n型基板之室溫CV特性。
第12圖係表示使用實施例1之半導體基板的MIS二極體之高溫CV特性。上係表示p型基板之高溫CV特性，下係表示n型基板之高溫CV特性。
第13圖係表示使用比較例之半導體基板的MIS二極體之高溫CV特性。上係表示p型基板之高溫CV特性，下係表示n型基板之高溫CV特性。
第14圖係表示使用實施例1之半導體基板的MIS二極體之室溫CV特性(左側)及室溫GV光譜分析圖譜(右側)。上係表示p型基板之數據，下係表示n型基板之數據。
第15圖係表示使用實施例1之半導體基板的MIS二極體之高溫CV特性(左側)及高溫GV光譜分析圖譜(右側)。上係表示p型基板之數據，下係表示n型基板之數據。
第16圖係表示使用實施例1之半導體基板而構成MIS二極體，從以室溫、60℃、100℃及150℃所測定之CV測定之結果，藉電導法求出界面準位密度(DIT)，使橫軸以來自傳導帶之能量所示之圖表。表示相同方法所求出之比較例作為比較。
第17圖係表示使用實施例1之半導體基板的MIS二極體之JV特性。Vg為0〔V〕以下之作圖係表示p型基板之數據，Vg為0〔V〕以上之作圖係表示n型基板之數據。
第18圖係表示AlN層設計厚度為2nm之半導體基板之SIMS深度輪廓圖。
第19圖係表示AlN層設計厚度為6nm之半導體基板之SIMS深度輪廓圖。
第20圖係表示改變AlN層之設計厚度時之MIS二極體之IV特性，縱軸係表示電流密度，橫軸係表示絕緣層內之電場強度。
第21圖係表示改變AlN層之設計厚度時之MIS二極體之IV特性，縱軸係表示電流密度，橫軸係表示電極間電壓(VG)。
第22圖係表示使用改變AlN層設計厚度之半導體基板及比較例之半導體基板而構成之MIS二極體，從室溫CV特性求出之儲存電容之頻率分散對於AlN層之厚度作圖之圖表。
第23圖係表示使用改變AlN層設計厚度之半導體基板及比較例之半導體基板而構成MIS二極體，從室溫CV特性求出之平面能帶電壓之頻率分散對於AlN層之厚度作圖之圖表。
第24圖係表示使用改變AlN層設計厚度之半導體基板及比較例之半導體基板而構成MIS二極體，從室溫CV特性求出之1kHz中之遲滯對於AlN層之厚度作圖之圖表。
第25圖係表示AlN層之形成溫度為250℃之時之MIS二極體之室溫CV特性(左)與高溫CV特性(右)。
第26圖係表示AlN層之形成溫度為300℃之時之MIS二極體之室溫CV特性(左)與高溫CV特性(右)。
第27圖係表示AlN層之形成溫度為350℃之時之MIS二極體之室溫CV特性(左)與高溫CV特性(右)。
第28圖係表示AlN層之形成溫度為450℃之時之MIS二極體之室溫CV特性(左)與高溫CV特性(右)。
第29圖係表示AlN層之形成溫度為550℃之時之MIS二極體之室溫CV特性(左)與高溫CV特性(右)。
第30圖係表示實施例4之MIS電晶體之Id-Vd性及gm-Vd特性。右邊之圖表係擴大Vd之範圍所示之Id-Vd特性。
第31圖係表示比較例(無AlN層)之MIS電晶體之Id-Vd性及gm-Vd特性。右邊之圖表係擴大Vd之範圍所示之Id-Vd特性。
第32圖係表示實施例4及比較例之MIS電晶體之Vd=0.05V中之Id-Vg特性及S值。
第33圖係表示MIS電晶體之移動度(μ eff)之圖表。
第34圖係表示MIS電晶體之移動度(μ eff)之圖表。
第35圖係表示實施例5之半導體多層構造之剖面。
第36圖係實施例5之MOS閘極型PHEMT之剖面。
第37圖係AlN/Al2O3閘極MOSPHEMT之Id-Vd特性。
第38圖係表示AlN/Al2O3閘極MOSPHEMT之Id-Vg特性。
第39圖係表示AlN/Al2O3閘極MOSPHEMT之Id-Vg 特性。
第40圖係表示與第38圖之ID-VD特性之測定同時測定之閘極漏電流Ig。
第41圖係表示藉Split-CV法所算出之移動度-薄片載體密度作圖。
第42圖係表示實施例6之MOS電容器之CV特性。
第43圖係表示實施例6之電晶體之Id-Vd特性。
第44圖係表示電晶體之Id-Vg特性(對數作圖)。
第45圖係表示電晶體之Id-Vg特性(線性作圖)。
第46圖係表示Vd=0.05V中之電晶體之Id-Vg特性。
第47圖係表示電晶體之移動度-薄片載體密度作圖。
第48圖係表示電晶體之C-Vg特性。
第49圖係表示電晶體之Id-Vg特性。
第50圖係表示使用實施例7之半導體基板的MIS二極體之室溫CV特性。
第51圖係表示使用實施例7之半導體基板的MIS二極體之室溫CV特性。
第52圖係表示使用實施例7之半導體基板的MIS二極體之高溫CV特性。
第53圖係表示使用實施例7之半導體基板的MIS二極體之高溫CV特性。
(實施形態1)
第1圖係表示本實施形態1之半導體基板100之剖面 圖。半導體基板100係具有基板102、化合物半導體層104、第1絕緣層106及第2絕緣層108。基板102、化合物半導體層104、第1絕緣層106及第2絕緣層108係依基板102、化合物半導體層104、第1絕緣層106、第2絕緣層108之順序設置。
基板102只要具有可安定地支撐化合物半 導體層104之程度的機械強度，則構成材料、尺寸等係任意。就基板102而言，可使用GaAs基板、Ge基板、藍寶石基板、矽基板、玻璃基板等之無機基板，塑膠等之有機基板。又，亦可使用金屬等所構成的基板。但，從確保表面平坦性之觀點，較佳為GaAs基板、Ge基板、藍寶石基板、矽基板。又，就可為化合物半導體層104之磊晶成長的基板而言，更佳為GaAs基板、Ge基板、藍寶石基板。 又，基板102係亦可為基板自體兼備化合物半導體層104之功能的化合物半導體基板。如此之基板係可舉例如GaAs基板、InP基板等。使用半導體基板100形成電子裝置時，從可降低電子裝置之浮遊電容，提升動作速度之觀點，基板102係以SOI(Silicon on Insulator)或GOI(Germanium on Insulator)為佳。從作為如上述基板102之較佳觀點，若依較佳的順序列舉具體的基板102，則如以下所列。亦即，最佳之基板102係GaAs基板，其次為InP基板、其次為SOI基板、GOI基板、其次為Si基板、Ge基板、其次為藍寶石基板、最後為玻璃基板等之無機基板、塑膠等之有機基板、金屬等所構成的基板。
化合物半導體層104係作為電子裝置之活 性層功能的半導體層。化合物半導體層104亦可藉磊晶成長法形成於基板102上，亦可將磊晶成長於其他之磊晶成長用基板上的化合物半導體層104藉轉印法轉印形成至基板102上。
化合物半導體層104係包含金屬原子之第3 原子與非金屬原子之第4原子。第3原子係金屬元素，亦即典型金屬元素及過渡金屬元素所包含之原子。第3原子係包含Al原子、Ge原子、Sb原子、Po原子、Ga原子、Sn原子、Bi原子、Zn原子、In原子、Pb原子。第3原子較佳係Al原子、Ge原子、Ga原子、In原子，更佳為Al原子、Ga原子、In原子。第4原子係金屬原子以外之原子，包含B原子、Si原子、As原子、Te原子、At原子、C原子、P原子、Se原子、I原子。第4原子較佳為Si原子、As原子、C原子、P原子、Se原子，更佳為As原子、P原子。
化合物半導體層104係可為單層，亦可為 將複數層異質接合者。化合物半導體層104為複數層之異質接合層時，可使化合物半導體層104適用於HEMT(High Electron Mobility Transistor)或P-HEMT之二次元電子氣體(2DEG)層。化合物半導體層104係可舉例GaAs層、AlGaAs層、InGaAs層、InGaP層、InP層、GaN層、GaP層、AlInP層、GaAlP層、InxGayAlZP(1-x-y-Z)層(0<x<1、0<y<1、0<Z<1)、及組合此等之異質接合層。化合物半導體 層104係從於GaAs單結晶基板上之磊晶成長為容易之觀點，較佳為GaAs層、AlGaAs層、InGaAs層、InGaP層、及組合此等之異質接合層。
第1絕緣層106及第2絕緣層108係構成 MIS構造之絕緣層的層，適用於MIS電晶體時，係作為閘極絕緣層之功能。第1絕緣層106係含有由全部之金屬原子、B原子、Si原子、As原子、Te原子、At原子及P原子所構成的群組中選出之1種以上之第1原子、氧原子及氮原子。第2絕緣層108係含有由全部之金屬原子所構成的群組中選出之1種以上之第2原子、氧原子及氮原子。 繼而，第1絕緣層106及第2絕緣層108所含有之氧原子及氮原子係從第2絕緣層108之表面朝向基板102之深度方向，在第2絕緣層108、第1絕緣層106及化合物半導體層104之中連續地分布。第1絕緣層106及第2絕緣層108所含有之氮原子之每單位體積原子數係在深度方向於第1絕緣層106之中顯示極大值。又，延著深度方向之第3原子及第4原子之每單位體積合計原子數在化合物半導體層104之中為最大，化合物半導體層104與第1絕緣層106之界面的第1界面110中之氧原子之每單位體積原子數係比第1絕緣層106與第2絕緣層108之界面的第2界面112中之氧原子之每單位體積原子數更小。
如此之第1至第4原子、氧原子及氮原子 之深度方向輪廓圖係起因於第1絕緣層106及第2絕緣層108之製造方法。藉由使各原子之深度輪廓圖成為上述般 的方式，可降低MIS構造之界面準位。
又，從上述之深度輪廓圖，界面(尤其是 第2界面112)不會成為急遽的界面，而是構成各層之物質成為彼此相互擴散之模糊界面。因而，本說明書中，係如以下般定義界面。亦即，所謂第1界面110係意指在深度方向之第3原子及第4原子之平均每單位體積原子數為減少至最大值之一半的深度位置之面，所謂第2界面112係意指在第2絕緣層108側中，深度方向之氮原子之每單位體積原子數為減少至極大值之一半的深度位置之面。
第1原子及第2原子係可為由同種元素所 構成的絕緣層構成金屬原子。此時，絕緣層構成金屬原子、氧原子及氮原子為在深度方向，於第2絕緣層108、第1絕緣層106及化合物半導體層104之中連續地分布。又，第1界面110中之絕緣層構成金屬原子之每單位體積原子數較佳係比在第2界面112之絕緣層構成金屬原子之每單位體積原子數更小。
較佳係第1界面110中之第3原子之每單位 體積原子數係比第2界面112中之第3原子之每單位體積原子數更大，且第1界面110中之第4原子之每單位體積原子數比第2界面112中之第4原子之每單位體積原子數更大。又，沿著深度方向之第2絕緣層108中之氮原子之每單位體積原子數較佳係隨著深度增加而增加。沿著深度方向之化合物半導體層104中之氮原子之每單位體積原子數較佳係隨著深度增加而減少。
第3原子及第4原子亦可存在於第1絕緣 層106之中，此時，沿著深度方向之第1絕緣層106中之第3原子及第4原子之每單位體積原子數較佳係隨著深度增加而增加。
第1原子係可舉例如由Al原子、Ga原子、 In原子、Ti原子、Zr原子、Hf原子、Gd原子、Er原子、B原子、Si原子、As原子、Te原子、At原子及P原子所構成的群組中選出之1種以上之原子。第1原子係由Al原子、Ga原子、In原子、Ti原子、Zr原子、Hf原子、Gd原子、Er原子、B原子、Si原子、As原子及P原子所構成的群組中選出之1種以上之原子為較佳。更較佳係可舉例如由Al原子、Ga原子、In原子、Hf原子、Gd原子、As原子及P原子所構成的群組中選出之1種以上之原子。 進而更較佳係可舉例如由Al原子、Ga原子及As原子所構成的群組中選出之1種以上之原子。
第2原子係可舉例如由Al原子、Ga原子、 In原子、Ti原子、Zr原子、Hf原子、Gd原子及Er原子所構成的群組中選出之1種以上之原子。第1原子較佳係由Al原子、Ga原子、In原子、Hf原子及Gd原子所構成的群組中選出之1種以上之原子。更佳係可舉例如由Al原子及Ga原子所構成的群組中選出之1種以上之原子。
第1原子與第2原子之組合係可舉例如由 Al原子、Ga原子、Hf原子、Gd原子、As原子及P原子所構成的群組中選出之1種以上之原子的第1原子與由Al 原子、Ga原子、Hf原子及Gd原子所構成的群組中選出之1種以上之原子的第2原子之組合。第1原子與第2原子之組合係由Al原子、Ga原子及As原子所構成的群組中選出之1種以上之第1原子與由Al原子及Ga原子所構成的群組中選出之1種以上之第2原子之組合為較佳。更較佳係可組合作為第1原子之Al原子與作為第2原子之Al原子。
第1絕緣層106及第2絕緣層108可含有氫 原子。此時，第1絕緣層106中之氫原子之每單位體積原子數之最大值係比第2絕緣層108中之氫原子之每單位體積原子數之最大值大。藉由使第1絕緣層106中含有許多之氫原子，可使存在於第1界面110之附近的懸鍵(dangling-bond)以氫原子終止，可降低起因於懸鍵之界面準位。
又，在本說明書中，以每單位體積原子數 表現時，係謂於深度方向之微小區域的原子數。又，本說明書中所謂金屬原子係謂各別對應於被分類成金屬元素之複數元素之原子。
半導體基板100係可以如下般製造。亦即， 於基板102上形成化合物半導體層104，於化合物半導體層104之上以第1氣體及第2氣體作為原料氣體，藉由使基板102溫度設為250℃以上450℃以下之CVD法，形成第1絕緣層106，形成第1絕緣層106之後，使用第3氣體及第4氣體，藉ALD法，形成第2絕緣層108。此處， 第1氣體係含有氣體之第1原子之化合物的氣體，第2氣體係由氣體之氮化合物及氮分子所構成的群組中選出之1種以上之氣體，第3氣體係含有氣體之第2原子之化合物的氣體，第4氣體係由氣體之氧化合物及氧分子所構成的群組中選出之1種以上之氣體。
第1原子係如前述般，由全部之金屬原子、 B原子、Si原子、As原子、Te原子、At原子及P原子所構成的群組中選出之1種以上之原子，第2原子係由全部之金屬原子所構成的群組中選出之1以上之原子。第1原子之化合物除了第1原子外，亦可含有N原子、O原子、H原子。第1原子之化合物可舉例如具有適當的蒸氣壓之有機金屬化合物。如此之有機金屬化合物可舉例如TMGa(三甲基鎵)、TMA(三甲基鋁)、TMIn(三甲基銦)。 第2原子之化合物係除了第2原子外，亦可含有N原子、O原子、H原子。第2原子之化合物可舉例如具有適當的蒸氣壓之有機金屬化合物。如此之有機金屬化合物可舉例如TMGa(三甲基鎵)、TMA(三甲基鋁)、TMIn(三甲基銦)。第1絕緣層及第2絕緣層係任一者均可藉由CVD法或ALD法來形成。
化合物半導體層104係可藉磊晶成長法、 ALD法來形成。於磊晶成長法中係可利用MOCVD(Metal Organic Chemical Vapor Deposition)法、MBE(Molecular Beam Epitaxy)法。化合物半導體層104為由III-V族化合物半導體所構成，以MOCVD法形成時，源極氣體係可使 用TMGa(三甲基鎵)、TMA(三甲基鋁)、TMIn(三甲基銦)、AsH3(三氫化砷)、PH3(膦)等。化合物半導體層104為由IV族化合物半導體所構成，以CVD法形成時，源極氣體係可使用GeH4(鍺烷)、SiH4(矽烷)或Si2H6(二矽烷)等。可使用載體氣體之氫氣。亦可使用使源極氣體之複數之氫原子基之一部以氯原子或烴基取代的化合物。反應溫度係在300℃至900℃之範圍，較佳係可在400至800℃之範圍內適宜選擇。可以適當選擇源極氣體供給量或反應時間控制化合物半導體層104之厚度。
第1絕緣層106係可藉由以NH3與有機金屬(例如TMA)作為原料之ALD法或LT-CVD法來製作。反應溫度較佳係設為250℃以上450℃以下之較低溫。由於是在250℃以上450℃以下之較低溫形成，故成長速率變低，厚度之控制變得容易。又，以較低溫供給有機金屬氣體，可期待表面之自然氧化物之除去(所謂TMA之自潔效果)。因係低溫成長，故因NH3所造成之III-V表面的劣化亦少。
與一般的ALD法(至0.1Torr)或必須有超高真空之MBE法相異，第1絕緣層106係可以接近大氣壓之壓力製作。由於可以接近大氣壓之壓力製膜，故有對應於產量之向上與基板之大型化的優點。反應爐之壓力較佳係0.1氣壓以上1.5氣壓以下，以大氣壓為更佳。該壓力係可為用以製造III-V族化合物半導體之MOCVD裝置使用的壓力，可利用既有之MOCVD裝置。因而，可使用同一 裝置進行化合物半導體層104之作製與第1絕緣層106之作製，可不大氣開放而連續形成。此結果，可謀求產量之向上、表面污染之防止。
第2絕緣層108係藉由以水或醇與有機金 屬(例如TMA)之交互供給所進行的ALD法來製作。反應溫度係以250℃以上400℃以下為佳。成長速度係可於0.5至1.5Å/循環之範圍適當選擇。又，形成第1絕緣層106之後，較佳為不大氣開放而連續地形成第2絕緣層108。
依據上述之半導體基板100，藉由使各原子 之組成設為上述之深度輪廓圖，可形成降低界面準位且適合於高性能電子裝置之半導體基板。
(實施形態2)
第2圖係表示實施形態2之電子裝置200之剖面圖。電子裝置200係具有：與以實施形態1說明者相同的半導體基板100、源極電極204、汲極電極206及閘極電極208。但，於電子裝置200之化合物半導體層104係形成凹部210，閘極電極208係位於凹部210。
化合物半導體層104、第1絕緣層106、第2絕緣層108及閘極電極208係依化合物半導體層104、第1絕緣層106、第2絕緣層108、閘極電極208之順序放置。源極電極204及汲極電極206係於平面配置夾住閘極電極208而設置。又，源極電極204及汲極電極206係電性連接於化合物半導體層104。
電子裝置200係可如以下般製造。亦即， 與實施形態1相同地形成化合物半導體層104之後，藉乾式蝕刻法或濕蝕式刻法於化合物半導體層104之表面形成凹部210。其後，與實施形態1相同地，形成第1絕緣層106及第2絕緣層108，依需要而實施後退火。剝離位於源極及汲極之形成區域的第1絕緣層106及第2絕緣層108之後，與源極及汲極區域接觸而形成源極電極204及汲極電極206。進而於凹部210形成閘極電極208。又，形成源極電極204及汲極電極206之後，亦可實施後退火。
依據電子裝置200，因降低化合物半導體層 104與第1絕緣層106之間之界面準位，故可設為高性能的MISFET。又，可於化合物半導體層104適用複數之異質接合層，例如形成具有MIS構造之HEMT或P-HEMT。
亦可製造如以下之電子裝置取代電子裝置 200。亦即，與實施形態1相同地形成化合物半導體層104之後，與實施形態1與相同地，形成第1絕緣層106及第2絕緣層108，依需要而實施後退火。其後，形成閘極電極，以閘極電極作為遮罩而剝離不與閘極電極接觸之部分之第1絕緣層106及第2絕緣層108。其後，以閘極電極作為遮罩而於化合物半導體層104露出之部分導入雜質以形成源極及汲極區域。進而，接觸源極及汲極區域而形成源極電極及汲極電極。如此作法，亦可製造取代電子裝置200之電子裝置。又，在形成源極及汲極區域之步驟中，可使用鎳合金取代導入雜質。亦即，可於化合物半導體層104露出之部分蒸鍍鎳而加熱至200℃以上，形成化合物半導體 與鎳之合金。其後，除去未反應之鎳，形成源極及汲極區域。
以下之實施例中，係將AlN層之厚度以設 計厚度表示。所謂設計厚度係從成長速度算出，以反應時間控制之設計上之厚度，對於複數之試樣精密地測定之厚度與該試樣之成長時間之函數所製作之校正曲線而校正成實際之厚度。第3圖係表示以如下之實施例使用之校正曲線。第3圖之校正曲線係以如下般所製作。製作AlN層之成長時間為15秒(設計厚度1nm)、30秒(設計厚度1.94nm)、90秒(設計厚度5.82nm)之3個試樣，對於各試樣進行SIMS分析。從SIMS之深度輪廓圖測定AlN層之厚度。成長時間為15秒(設計厚度1nm)、30秒(設計厚度1.94nm)、90秒(設計厚度5.82nm)之各試樣之厚度係分別為2.65nm、4.11nm、6.79nm。對於成長時間為90秒(設計厚度5.82nm)之試樣係亦可藉RBS(Rutherford Backscattering Spectrometry)測定厚度，以SIMS所得之值(6.79nm)與以RBS所得之值(6.68nm)非常一致。
(實施例1)
就基板102及化合物半導體層104而言，使用GaAs基板。本案發明係可適用於全部III-V族半導體之技術，但本案僅使用最一般之GaAs作為III-V族半導體而表示本案發明之效果。為表示本案發明之MOS界面中之性能之提升，在本實施例1係使用GaAs層作為化合物半導體層104。
製作使用AlN層作為第1絕緣層106、使用 Al2O3層作為第2絕緣層108的半導體基板。又，於第1絕緣層106中含有氧，於第2絕緣層108中含有氮，故作為第1絕緣層106之AlN層及作為第2絕緣層108之Al2O3層嚴格來說並非純由AlN所構成的層及Al2O3所構成的層，惟在本實施例1及以下之實施例中，權宜上係稱為AlN層、Al2O3層。
實施例1之半導體基板之具體的製造方法 係如以下般。首先，於n+GaAs(001)基板上藉MOCVD法形成1μm厚之n-GaAs(4×1016，Si dope)，準備N型基板。又，於p+GaAs(001)基板上形成1μm厚之p-GaAs(4×1016，Zn dope)，準備P型基板。藉以氨水溶液為基底之表面處理除去GaAs表面之自然氧化膜後，將基板導入於氧化膜形成用MOCVD裝置。其次，如以下般進行AlN之形成製程。首先，在使載體氣體為N2、使反應爐壓力為1氣壓、使反應爐溫度為400至600℃之條件實施清淨(cleaning)，其後，使溫度降至400℃，供給NH3與TMA而形成AlN層。AlN之成長速度係0.65〔Å/s〕，藉由時間控制，使設計厚度為1nm。形成AlN層之後，不使基板露出於裝置之外，而連續藉ALD法形成12.5nm之Al2O3層。 所製作之AlN層/Al2O3層構造係藉由以ALD製程之AlN層之氧化或混合成為AlOxNy/Al2O3。此處，「AlOxNy」係意指含有氧及氮作為組成之氧氮化鋁，x及y之值係超過0且未達1之範圍為任意。其後，取出基板，以氮氣環 境、600℃、90秒之條件實施後沉積退火。如以上做法而製造實施例1之半導體基板。又，比較例除了不進行AlN之形成製程以外，其他之條件係與實施例1與相同地製造不具有AlN層之半導體基板。
第4圖係觀察實施例1之半導體基板之表面的AFM(Atomic Force Microscope)影像。可知表面粗糙度RMS(Root Mean Square)之值係0.38nm，且充分平坦。第5圖係觀察實施例1之半導體基板之剖面的STEM(Scanning Transmission Electron Microscope)影像，第6圖係表示藉XRR(X-ray Reflectivity)法觀察實施例1之半導體基板之表面的結果。從以上之結果，可知形成平坦且良好的表面及界面。
第7圖係表示實施例1之半導體基板之PL(Photo Luminescence)分光測定之結果。對於不形成AlN層之比較例之半導體基板亦同時地表示。相較於比較例，可知實施例1之半導體基板之PL發光強度大，故在MOS界面之再結合速度變小，界面特性提升。
第8圖係表示實施例1之半導體基板之SIMS深度輪廓圖，第9圖係表示比較例之半導體基板之SIMS深度輪廓圖。有關第8圖係使深度之值以橢圓儀測定所得之絕緣層全體(AlN層及Al2O3層)之厚度修正。
相對於在比較例中的Al2O3層至GaAs基板幾乎未觀測到N原子，在實施例1之半導體基板中，於AlN層可觀測到N原子。O原子、N原子及Al原子係Al2O3 層至GaAs基板連續地分布，N原子之每單位體積原子數係於AlN層內具有極大值。進而，Ga原子及As原子係於GaAs基板成為最大，在GaAs基板與AlN層之界面(第1界面)中之O原子之每單位體積原子數係比AlN層與Al2O3層之界面(第2界面)中之O原子之每單位體積原子數更小。 又，第1界面中之Al原子之每單位體積原子數係比第2界面小，第1界面中之Ga原子及As原子之每單位體積原子數係比第2界面大。又，Al2O3層中之N原子之每單位體積原子數係隨深度增加而增加，GaAs基板中之N原子之每單位體積原子數係隨深度增加而減少。進而，AlN層中之Ga原子及As原子之每單位體積原子數係隨深度增加而增加。
使用實施例1之半導體基板，於Al2O3層上 形成閘極電極(Au)，於試樣之背面形成背面歐姆電極(AuGe/NI/Au)。以氫氣環境，420℃、90秒之條件實施後金屬化退火，製造使用實施例1之半導體基板的MIS二極體。
第10圖係表示使用實施例1之半導體基板 的MIS二極體之室溫CV特性。第11圖係表示使用比較例之半導體基板的MIS二極體之室溫CV特性。在第10圖及第11圖中，左側係表示p型基板之室溫CV特性，右側係表示n型基板之室溫CV特性。相較於比較例，可知在實施例1之半導體基板中係可改善儲存電容之頻率分散。
第12圖係表示使用實施例1之半導體基板 的MIS二極體之高溫(150℃)中之CV特性(以下稱為「高溫CV特性」)。第13圖係表示使用比較例之半導體基板的MIS二極體之高溫CV特性。第12圖及第13圖中，上係p型基板之高溫CV特性，下係表示n型基板之高溫CV特性。相較於比較例，可知在實施例1之半導體基板中反轉區域之隆起大幅變小。認為高溫CV特性中之隆起係反應中間隙中之界面準位密度之大小，故可看到在實施例1中係相較於比較例，中間隙之界面準位密度為大幅降低。
第14圖係表示使用實施例1之半導體基板 的MIS二極體之室溫CV特性(左側)及室溫GV光譜分析圖譜(右側)。上係有關p型基板之數據，下係表示n型基板之數據。第15圖係表示使用實施例1之半導體基板的MIS二極體之高溫CV特性(左側)及高溫GV光譜分析圖譜(右側)。上係表示p型基板之數據，下係表示n型基板之數據。第14圖及第15圖中，表示為「Fermi-level trace」之點線為依照閘極偏壓變化之費米能階之動作，亦即表示費米能階釘扎之狀態。例如「Fermi-level trace」之斜率愈大，表示費米能階愈依照閘極偏壓之變化而移動，而認為不產生費米能階釘扎。從為高溫測定結果的第15圖，認為在中間隙中費米能階為略被釘扎，從為低溫測定之第14圖之結果，可知中間隙以外之區域之費米能階係依照閘極偏壓之變化而順利地移動。
第16圖係使用實施例1之半導體基板構成MIS二極體，以室溫、60℃、100℃及150℃所測定之CV 測定之結果，藉阻抗法求出界面準位密度(DIT)，使橫軸表示來自傳導帶之能量之圖表。表示相同方法所求出之為比較例(無AlN層)之時之界面準位密度作為比較。相較於比較例，可知實施例1之半導體基板係中間隙附近之界面準位密度減低。
第17圖係表示使用實施例1之半導體基板 的MIS二極體之JV特性。Vg為0〔V〕以下之作圖係表示P型基板之數據、Vg為0〔V〕以上之作圖係表示n型基板之數據。可知能得到良好的漏出特性。
(實施例2)
在實施例2中係製作複數於實施例1之半導體基板中使AlN層之厚度改變的半導體基板，研究AlN層之厚度依存性。AlN層係在0.1nm至10nm之範圍變化，製作AlN層設計厚度相異之9種半導體基板。AlN之成長速度係設為0.65〔Å/s〕，藉由時間控制，形成設計厚度為0.1nm、1nm、2nm、3nm、4nm、5nm、6nm、8nm及10nm之AlN層。其他條件等係與實施例1相同。
第18圖係表示AlN層設計厚度為2nm之半導體基板之SIMS深度輪廓圖，第19圖係表示AlN層設計厚度為6nm之半導體基板之SIMS深度輪廓圖。在第18圖及第19圖中，使深度之值藉由橢圓儀測定所得之絕緣層全體(AlN/Al2O3)之厚度修正。可知即使改變AlN層之厚度，亦可得到與實施例1相同之深度輪廓圖。
第20圖係表示改變AlN層之設計厚度時之 MIS二極體之IV特性，縱軸係表示電流密度，橫軸係表示絕緣層內之電場強度。第21圖係表示改變AlN層之設計厚度時之MIS二極體之IV特性，縱軸係表示電流密度，橫軸係表示電極間電壓(VG)。在第20圖及第21圖中，左邊係表示p型基板，右邊係表示n型基板。可知AlN層設計厚度愈大，絕緣耐壓(耐壓破壞強度)愈提高，但可知隨缺陷之增加等漏電流會增加。
第22圖係表示使用改變AlN層設計厚度之 半導體基板及比較例之半導體基板而構成MIS二極體，從室溫CV特性求出之儲存電容之頻率分散對於AlN層之厚度作圖之圖表。第23圖係使用改變AlN層設計厚度之半導體基板及比較例之半導體基板而構成MIS二極體，表示從室溫CV特性求出之平面能帶電壓之頻率分散對於AlN層之厚度作圖的圖表。第24圖係表示使用改變AlN層設計厚度之半導體基板及比較例之半導體基板而構成MIS二極體，從室溫CV特性求出之1kHZ中之遲滯對於AlN層之厚度作圖之圖表。在第22圖至第24圖中，以虛線表示比較例之程度。從圖可知於AlN層具有最適的厚度，在過厚之AlN層中儲存電容及平面能帶電壓之頻率分散(尤特n型時)係大。若亦包含遲滯而考察，AlN層厚度(設計厚度)係以3至6nm左右為適宜。
又，若對於AlN層設計厚度為6nm之半導體基板以RBS測定，AlN層內之氮組成之最大為28.4%。又，若依據SIMS分析，比較例之Al2O3層中氫濃度為6.7× 1020[atoms/cc]，但AlN層設計厚度為1nm及6nm之半導體基板中之AlN層內氫濃度係高達1.70至1.75×1021[atoms/cc]。
(實施例3)
除了使AlN層設計厚度設為1nm，使AlN層之形成溫度為250℃至550℃之範圍改變之外，係與實施例1相同地製作實施例3之半導體基板。第25圖係表示AlN層之形成溫度為250℃時之MIS二極體之室溫CV特性(左)與高溫CV特性(右)。第26圖係表示AlN層之形成溫度為300℃時之MIS二極體之室溫CV特性(左)與高溫CV特性(右)。第27圖係表示AlN層之形成溫度為350℃時之MIS二極體之室溫CV特性(左)與高溫CV特性(右)。第28圖係表示AlN層之形成溫度為450℃時之MIS二極體之室溫CV特性(左)與高溫CV特性(右)。第29圖係表示AlN層之形成溫度為550℃時之MIS二極體之室溫CV特性(左)與高溫CV特性(右)。從第25圖至第29圖，可知頻率分散及隆起之狀態在溫度至450℃左右為止係比較良好，但若溫度達550℃則變差。可謂AlN層之形成溫度係以250℃至450℃為適宜。
(實施例4)
於GaAs基板上形成200nm厚度之GaAs層，形成100nm深度之凹部後，形成設計厚度為1nm之AlN層與厚度為10nm之Al2O3層。其他之條件係與實施例1做法相同。形成源極電極及汲極電極，並於凹部形成閘極電極，製造實 施例4之MIS電晶體。就比較而言，不形成AlN層以外係亦製作與實施例4與相同之比較例之MIS電晶體。
第30圖係表示實施例4之MIS電晶體之Id-Vd特性及Gm-Vd特性。第31圖係表示比較例之MIS電晶體之Id-Vd特性及Gm-Vd特性。第30圖及第31圖中，實線為Id-Vd特性，圓作圖為Gm-Vd特性。又，右邊之圖表係放大Vd之範圍所示之Id-Vd特性。表示使Vg於-3V至3V之範圍(0.5V步驟)改變之情形。相較於比較例，實施例4之電晶體係表示良好的IV特性及阻抗特性。第32圖係表示實施例4及比較例之MIS電晶體之VD=0.05V中之Id-Vg特性及S值。第32圖中，實線表示實施例4，虛線表示比較例。從第32圖可知，相較於比較例，實施例4之電晶體之Id-Vg特性係被大幅地改善，S值亦變小至100[mV/dec.]附近。
第33圖及第34圖係表示實施例4之MIS電晶體之移動度(μ eff)的圖表。第33圖係表示移動度對薄片載體濃度(NS)，第34圖係表示移動度對有效電場強度(Eeff)。MIS電晶體之閘極長係設為10μm，閘極幅係設為100μm。
於第33圖所示之移動度係從MIS電晶體之Id-Vg測定及Cg-Vg測定藉Split-CV法算出。第34圖所示之移動度係為除去寄生電阻與寄生電容，從閘極長10μm與5μm之2個元件測定數據，使用數學式1而算出。
【數學式1】
又，在數學式1中，LM,1、LM,2、CGc,1、CGc,2、VG、VDS、IDS,1、IDS,2係分別表示閘極長10um之元件之閘極長、閘極長5um之元件之閘極長、閘極長10um之元件之閘極容量、閘極長5um之元件之閘極容量、閘極電壓、汲極-源極間電壓、閘極長10um之元件之汲極電流、閘極長5um之元件之汲極電流。又，第34圖中係將第33圖中之移動度之值重複表示。
如示於第33圖及第34圖，可確認相對於Al2O3閘極，使用AlN/Al2O3閘極時，移動度大幅地提升。
如以上所述，可知於MIS構造之半導體/絕緣體間，形成實施例1至實施例4之AlN層係對界面準位之降低極為有效。
(實施例5)
在本實施例5中，係說明於MIS閘極構造之閘極絕緣體使用AlN層及Al2O3層之PHEMT(Pseudomorphic High Electron Mobility Transistor)之製造例。
使用MOCVD法，形成第35圖所示之半導體多層構造。半導體多層構造係於半絕緣性GaAs單結晶晶圓上形成緩衝層、AlGaAs背側阻隔層、InGaAs通道層、AlGaAs前側阻隔層、n-InGaP蝕刻終止層、n-GaAs接觸層。AlGaAs背側阻隔層及AlGaAs前側阻隔層係設為I-AlGaAs/n-AlGaAs/I-AlGaAs之三層構成。各層之Al或In組成、 厚度、n型雜質之Si之摻雜濃度係如第35圖記載。
使用上述之半導體多層構造晶圓，製作 MOS閘極型PHEMT。第36圖係表示所製作之MOS閘極型PHEMT之剖面。首先，蝕刻除去n-GaAs接觸層與n-InGaP蝕刻終止層，製作凹部構造。n-GaAs接觸層之蝕刻係使用過氧化氨水溶液選擇性蝕刻，n-InGaP蝕刻終止層之選擇性蝕刻係使用HCl水溶液。
其次，絕緣膜形成之前處理係以稀釋氨水溶液清淨表面，將試樣(已形成凹部構造之半導體多層構造晶圓)導入於MOCVD裝置，形成AlN層/Al2O3層。AlN層/Al2O3層之形成條件係與實施例1相同。
從MOCVD裝置取出試樣，以600℃、90秒之條件進行氮退火。為形成源極/汲極，除去絕緣膜之一部分，蒸鍍AuGe/NI/Au層，藉剝除法使AuGe/NI/Au層圖案化，形成源極電極及汲極電極。繼而，以400℃、90秒之條件進行氫氣退火，於源極電極及汲極電極形成歐姆接觸。
最後，藉剝除法蒸鍍Ni/Au層並進行圖案化，形成閘極電極。閘極幅寬係100μm，閘極長係5μm。又，為以Split-CV法進行移動度評估，製作閘極幅200μm、閘極長100μm之大FET，作為比較例，係製作閘極絕緣層並非AlN層/Al2O3層，且只以Al2O3層構成之MOS閘極型PHEMT。
第37圖係表示AlN/Al2O3閘極MOSPHEMT 之Id-Vd特性。第37圖係表示良好形狀之IV曲線、與藉閘極電壓之調變控制Id之ON/OFF的情形。代表性特性係可得到IdMAx=600mA/mm。
第38圖及第39圖係表示AlN/Al2O3閘極 MOSPHEMT之Id-Vg特性。第38圖係表示線性作圖，第39圖係表示對數作圖。從第38圖可得到GmMAx=260mS/mm，從第39圖可得到S值=80mV/dec.。此等GmMAx、S值之值係與使用相同的構造之晶圓而製作的肖特基閘極之PHEMT相同。第38圖係表示在既有之肖特基閘極之PHEMT中因閘極漏大，很難作動之Vg>0之區域的良好動作。亦即，所製作之AlN/Al2O3閘極MOSPHEMT中即使Vg=3V，亦可安定而作動。認為此係因使用MOS閘極，使閘極耐壓提高之故。
第40圖係表示與第38圖之Id-Vd特性之測 定同時地測定之閘極漏電流Ig。Vg係在+3V至-2.5V之範圍變化。Vd之值係在0V至3V之範圍變化。在此測定範圍Ig未超過1×10-6mA/mm。亦即，可確認出AlN/Al2O3閘極之良好絕緣性。
第41圖係表示從閘極長100μm之FET之 Id-Vg特性與Cg-Vg特性藉Split-CV法算出之移動度-薄片載體濃度(Ns)之作圖。作為比較，亦表示並非AlN/Al2O3閘極而僅使用Al2O3之閘極的比較例之移動度-薄片載體濃度(Ns)之作圖。從第41圖明顯可知，藉由於Al2O3層形成前形成AlN層，峰值移動度係從4000cm2/Vs增 加至5725cm2/Vs。此移動度提升係反應在實施例1所得之界面準位密度之降低。亦即，認為界面準位密度降低，藉此，庫倫散射之助益會降低。
(實施例6)
本實施例6中係說明使Al2O3層薄化之例。除了使Al2O3層之厚度為4nm之外，係與實施例1相同地製作MOS電容及MOS閘極型PHEMT。
第42圖係表示MOS電容之CV特性。與Al2O3層為厚時(實施例1)相同地可得到良好的CV特性。第43圖係表示電晶體之ID-VD特性。可得到良好的Id-Vd特性，IdMAx係達到630mA/mm。第44圖係表示電晶體之Id-Vg特性(對數作圖)。S值之值亦同時地作圖成為第44圖。S值係83mV/Dec。第45圖係表示電晶體之Id-Vg特性(線性作圖)。Gm之值亦同時地表示於第45圖。GmMAx係達到260mS/mm。第46圖係表示Vd=0.05V中之電晶體之Id-Vg特性。Id-Vg測定係進行使Vg從負值改變成正值，其後從正值返回負值之掃描。從第46圖，可知無遲滯。第47圖係表示電晶體之移動度-薄片載體密度作圖。移動度係由製作移動度評估用，閘極幅200μm、閘極長100μm之大FET之C-Vg特性與Id-Vg特性藉Split-CV法算出。峰值移動度係於薄片載體密度為3.1×1012cm-2時，到達6722cm2/Vs。第48圖係表示電晶體之C-Vg特性，第49圖係表示電晶體之Id-Vg特性。Id-Vg測定及C-Vg測定係進行使VG從值改變成正值，其後從正值返回負值之掃 描。從第49圖可知幾乎無遲滯。
如以上所述，可得到即使薄化Al2O3層，亦 顯示良好的MOS界面特性之CV特性。又，可知即使薄化Al2O3層，亦與實施例1相同，可得到良好的電晶體特性。
(實施例7)
本實施例7中係說明取代實施例1之AlN層而使用厚度1nm之GaN層的例子。除了將實施例1中之AlN層取代成GaN層之外，與實施例1相同地製作半導體基板。又，GaN層之成長溫度係設為425℃。
第50圖及第51圖係表示使用實施例7之半 導體基板的MIS二極體之室溫CV特性。第50圖係表示p型基板之室溫CV特性，第51圖係表示n型基板之室溫CV特性。與實施例1相同地，相較於比較例(第11圖)，可知可改善儲存電容之頻率分散。
第52圖及第53圖係表示使用實施例7之半導體基板的MIS二極體之高溫(150℃)中之CV特性(高溫CV特性)。第52圖係表示p型基板之高溫CV特性，第53圖係表示n型基板之高溫CV特性。與實施例1相同，相較於比較例(第13圖)，可知反轉區域之隆起大幅變小。與實施例1相同，認為高溫CV特性中之隆起係反應中間隙中之界面準位密度之大小，相較於比較例，可看出中間隙之界面準位密度被大幅地降低。
如以上，使用GaN層取代AlN層時，與實施例1相同，可確認出儲存電容之頻率分散之改善、中間 隙界面準位密度之降低。
100‧‧‧半導體基板
102‧‧‧基板
104‧‧‧化合物半導體層
106‧‧‧第1絕緣層
108‧‧‧第2絕緣層
110‧‧‧第1界面
112‧‧‧第2界面

Claims (14)

  1. 一種半導體基板，係將基板、化合物半導體層、第1絕緣層及第2絕緣層依前述基板、前述化合物半導體層、前述第1絕緣層、前述第2絕緣層之順序配置的半導體基板，其中，前述第1絕緣層含有由全部之金屬原子、B原子、Si原子、As原子、Te原子及At原子所構成的群組中選出之1種以上之第1原子、氧原子及氮原子；前述第2絕緣層含有由全部之金屬原子所構成的群組中選出之1種以上之第2原子、氧原子及氮原子；前述化合物半導體層含有金屬原子之第3原子與非金屬原子之第4原子；前述氧原子及前述氮原子為在從前述第2絕緣層之表面朝前述基板之深度方向，於前述第2絕緣層、前述第1絕緣層及前述化合物半導體層之中連續地分布，沿著前述深度方向之前述氮原子之每單位體積原子數在前述第1絕緣層之中顯示極大，沿著前述深度方向之前述第3原子及第4原子之每單位體積合計原子數在前述化合物半導體層之中成為最大，前述化合物半導體層與前述第1絕緣層之界面的第1界面中之前述氧原子之每單位體積原子數，小於前述第1絕緣層與前述第2絕緣層之界面的第2界面中 前述氧原子之每單位體積原子數。
  2. 如申請專利範圍第1項所述之半導體基板，其中，前述第1原子及前述第2原子為由同種元素所構成的絕緣層構成金屬原子，前述絕緣層構成金屬原子、前述氧原子及前述氮原子為在前述深度方向，於前述第2絕緣層、前述第1絕緣層及前述化合物半導體層之中連續地分布。
  3. 如申請專利範圍第2項所述之半導體基板，其中，前述第1界面中之前述絕緣層構成金屬原子之每單位體積原子數小於前述第2界面中之前述絕緣層構成金屬原子之每單位體積原子數。
  4. 如申請專利範圍第1至3項中任一項所述之半導體基板，其中，前述第1界面中前述第3原子之每單位體積原子數大於前述第2界面中之前述第3原子之每單位體積原子數，前述第1界面中之前述第4原子之每單位體積原子數大於前述第2界面中之前述第4原子之每單位體積原子數。
  5. 如申請專利範圍第1至3項中任一項所述之半導體基板，其中，沿著前述深度方向之前述第2絕緣層之中的前述氮原子之每單位體積原子數為隨著深度之增加而增加。
  6. 如申請專利範圍第1至3項中任一項所述之半導體基板，其中，沿著前述深度方向之前述化合物半導體層 之中的前述氮原子之每單位體積原子數為隨著深度之增加而減少。
  7. 如申請專利範圍第1至3項中任一項所述之半導體基板，其中，前述第3原子及前述第4原子為存在於前述第1絕緣層之中，沿著前述深度方向之前述第1絕緣層之中的前述第3原子及前述第4原子之每單位體積原子數為隨著深度之增加而增加。
  8. 如申請專利範圍第1至3項中任一項所述之半導體基板，其中，前述第1原子為由Al原子、Ga原子、In原子、Ti原子、Zr原子、Hf原子、Gd原子、Er原子、B原子、Si原子、As原子、Te原子及At原子所構成的群組中選出之1種以上之原子，前述第2原子為由Al原子、Ga原子、In原子、Ti原子、Zr原子、Hf原子、Gd原子及Er原子所構成的群組中選出之1種以上之原子。
  9. 如申請專利範圍第1至3項中任一項所述之半導體基板，其中，前述第1絕緣層及前述第2絕緣層為含有氫原子，前述第1絕緣層中之氫原子之每單位體積原子數之最大值為大於前述第2絕緣層中之氫原子之每單位體積原子數之最大值。
  10. 如申請專利範圍第1至3項中任一項所述之半導體基板，其中，前述第1絕緣層為藉由使基板溫度設為250 ℃以上450℃以下之CVD法所形成者，前述第2絕緣層為形成前述第1絕緣層後，不進行大氣開放而連續地以ALD法所形成者。
  11. 一種半導體基板之製造方法，其係具有：於基板上形成化合物半導體層之步驟；於前述化合物半導體層之上，藉由使第1氣體及第2氣體作為原料氣體，並使基板溫度設為250℃以上450℃以下之CVD法，形成第1絕緣層之步驟；形成前述第1絕緣層之後，使用第3氣體及第4氣體，藉ALD法形成第2絕緣層之步驟；前述第1氣體為含有氣體之第1原子之化合物的氣體；前述第2氣體為由氣體之氮化合物及氮分子所構成的群組中選出之1種以上之氣體；前述第3氣體為含有氣體之第2原子之化合物之氣體；前述第4氣體為由氣體之氧化合物及氧分子所構成的群組中選出之1種以上之氣體，前述第1原子為由全部之金屬原子、B原子、Si原子、As原子、Te原子及At原子所構成的群組中選出之1種以上之原子；前述第2原子為由全部之金屬原子所構成的群組中選出之1種以上之原子。
  12. 如申請專利範圍第11項所述之半導體基板之製造方 法，其中，形成前述第1絕緣層之後，不進行大氣開放而連續地形成前述第2絕緣層。
  13. 一種電子裝置，其係具有如申請專利範圍第1項至第13項中任一項所述之半導體基板、源極電極、汲極電極及閘極電極；前述化合物半導體層、前述第1絕緣層、前述第2絕緣層及前述閘極電極為依前述化合物半導體層、前述第1絕緣層、前述第2絕緣層、前述閘極電極之順序配置，前述源極電極及前述汲極電極為在平面配置中夾住前述閘極電極而配置，同時電性連接於前述化合物半導體層。
  14. 如申請專利範圍第13項所述之電子裝置，其中，前述化合物半導體層具有凹部，前述閘極電極為位於前述凹部。
TW103118954A 2013-05-31 2014-05-30 半導體基板、半導體基板之製造方法及電子裝置 TWI609490B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013114982 2013-05-31

Publications (2)

Publication Number Publication Date
TW201507161A true TW201507161A (zh) 2015-02-16
TWI609490B TWI609490B (zh) 2017-12-21

Family

ID=51988362

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103118954A TWI609490B (zh) 2013-05-31 2014-05-30 半導體基板、半導體基板之製造方法及電子裝置

Country Status (4)

Country Link
US (1) US9755040B2 (zh)
JP (1) JP6272612B2 (zh)
TW (1) TWI609490B (zh)
WO (1) WO2014192311A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6640762B2 (ja) * 2017-01-26 2020-02-05 株式会社東芝 半導体装置
US10629749B2 (en) 2017-11-30 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of treating interfacial layer on silicon germanium
US10811253B2 (en) * 2019-02-21 2020-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having crystalline high-K gate dielectric layer
US11133408B2 (en) * 2019-08-06 2021-09-28 Iqe Plc Dielectric passivation for layered structures
US11186909B2 (en) * 2019-08-26 2021-11-30 Applied Materials, Inc. Methods of depositing low-K films
US11081485B2 (en) * 2019-10-23 2021-08-03 Win Semiconductors Corp. Monolithic integrated circuit device having gate-sinking pHEMTs
US11688802B2 (en) 2021-02-18 2023-06-27 United Microelectronics Corp. High electron mobility transistor and fabrication method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170209A (ja) * 2000-11-28 2002-06-14 Tdk Corp 薄膜ヒートシンクおよびその製造方法
US6770923B2 (en) 2001-03-20 2004-08-03 Freescale Semiconductor, Inc. High K dielectric film
JP4741792B2 (ja) 2003-12-18 2011-08-10 日本電気株式会社 窒化物半導体ｍｉｓ型電界効果トランジスタの製造方法
TW200537695A (en) * 2004-03-19 2005-11-16 Adv Lcd Tech Dev Ct Co Ltd Insulating film forming method, insulating film forming apparatus, and plasma film forming apparatus
US20050258491A1 (en) 2004-05-14 2005-11-24 International Business Machines Corporation Threshold and flatband voltage stabilization layer for field effect transistors with high permittivity gate oxides
JP2006032552A (ja) 2004-07-14 2006-02-02 Toshiba Corp 窒化物含有半導体装置
JP2008277640A (ja) * 2007-05-02 2008-11-13 Toshiba Corp 窒化物半導体素子
JP5589329B2 (ja) * 2009-09-24 2014-09-17 豊田合成株式会社 Ｉｉｉ族窒化物半導体からなる半導体装置、電力変換装置
JP2013004545A (ja) 2011-06-10 2013-01-07 Sumitomo Chemical Co Ltd 半導体基板の製造方法および半導体基板
JP2013074069A (ja) * 2011-09-27 2013-04-22 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP6090764B2 (ja) * 2012-05-24 2017-03-08 ローム株式会社 窒化物半導体装置およびその製造方法
US20140077266A1 (en) * 2012-09-14 2014-03-20 Power Integrations, Inc. Heterostructure Transistor with Multiple Gate Dielectric Layers

Also Published As

Publication number Publication date
US9755040B2 (en) 2017-09-05
WO2014192311A1 (ja) 2014-12-04
JPWO2014192311A1 (ja) 2017-02-23
JP6272612B2 (ja) 2018-01-31
US20160079386A1 (en) 2016-03-17
TWI609490B (zh) 2017-12-21

Similar Documents

Publication Publication Date Title
TWI609490B (zh) 半導體基板、半導體基板之製造方法及電子裝置
US10658500B2 (en) Layer structure for a group-III-nitride normally-off transistor
US9130026B2 (en) Crystalline layer for passivation of III-N surface
US7964896B2 (en) Buried channel MOSFET using III-V compound semiconductors and high k gate dielectrics
US20120299060A1 (en) Nitride semiconductor device and manufacturing method thereof
JP2007335677A (ja) Ｉｉｉ族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びその製造方法
US20150162425A1 (en) III-V Device with Overlapped Extension Regions Using Replacement Gate
CN103384917B (zh) 半导体基板及其制造方法
US9064946B1 (en) III-V FET device with overlapped extension regions using gate last
US11705511B2 (en) Metal-insulator-semiconductor transistors with gate-dielectric/semiconductor interfacial protection layer
He et al. Correlating device behaviors with semiconductor lattice damage at MOS interface by comparing plasma-etching and regrown recessed-gate Al2O3/GaN MOS-FETs
Liu et al. Plasma-enhanced atomic layer deposition of AlN epitaxial thin film for AlN/GaN heterostructure TFTs
US9184240B2 (en) Method of producing semiconductor wafer, and semiconductor wafer
US9269801B2 (en) Normally-off-type heterojunction field-effect transistor
Liu et al. In situ Surface Passivation of Gallium Nitride for Metal–Organic Chemical Vapor Deposition of High-Permittivity Gate Dielectric
Lee et al. Band alignment of BeO gate dielectric grown by atomic-layer deposition on AlGaN/GaN HEMTs
US20210376127A1 (en) Method for producing semiconductor device
Abraham Engineering ohmic contacts to III-V, III-N, and 2D dichalcogenides: the impact of annealing and surface preparation on contact resistance
Meng High Mobility III-V Semiconductor Devices with Gate Dielectrics and Passivation Layers Grown by Atomic Layer Deposition
Hossain et al. Theoretical Study of drain current of AlInN/GaN HEMTs on SiC Substrate
Wong et al. Interface characterization of epitaxial GaAs on Ge (001) substrates with high-k dielectrics for nanoscale CMOS

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees