CN103384917B - 半导体基板及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体基板及其制造方法，其目的在于提供一种在DWB法中的贴合时能够减小半导体层所受的损坏，将受到的损坏的影响以及界面能级的影响抑制得低且具有高的载流子迁移率的晶体管。本发明提供的半导体基板具有：基底基板(102)、第1绝缘体层(104)以及半导体层(106)，第1绝缘体层(102)由非晶状金属氧化物或非晶状金属氮化物构成，半导体层(106)包含第1结晶层(108)以及第2结晶层(110)，第1结晶层(108)的电子亲和力(Ea1)大于第2结晶层(110)的电子亲和力(Ea2)。

Description

半导体基板及其制造方法
技术领域
本发明涉及半导体基板、场效应晶体管、半导体基板的制造方法以及场效应晶体管的制造方法。此外，本申请是接受平成21年度、NEDO、“纳米电子学半导体新材料·新构造纳米电子设备技术开发-硅平台上III-V族半导体沟道晶体管技术的研究开发”委托研究产业技术力增强法第19条的应用的专利申请。
背景技术
将III-V族化合物半导体层用于沟道层的III-V族MISFET(Metal-Insulator-SemiconductorField-EffectTransistor；金属-绝缘体-半导体场效应晶体管)的电子迁移率高，被期待作为适合高频动作以及大功率动作的开关设备。另外，III-V族MISFET有望作为将硅用于沟道材料的SiCMOSFET(ComplementaryMetal-Oxide-SemiconductorFieldEffectTransistor；互补金属氧化物半导体场效应晶体管)的替代元件。在以III-V族MISFET构成互补型元件来制造LSI(LargeScaleIntegration；大规模集成电路)的情况下，若考虑能利用已有制造装置以及已有工序，则优选在硅基板上形成III-V族MISFET。
此外，在非专利文献1～2中记载了将III-V族化合物半导体层用于沟道层的MISFET。另外，在非专利文献3中记载了半导体与绝缘体的界面所形成的能级(在本说明书中称为“界面能级”)的降低例如在以硫化物来处理化合物半导体的表面方面是有效的。
非专利文献1：Ren，F.etal.Demonstrationofenhancement-modep-andn-channelGaAsMOSFETswithGa2O3(Gd2O3)Asgateoxide.SolidStateElectron.41，1751-1753(1997).
非专利文献2：Chin，H.C.etal.Silane-ammoniasurfacepassivationforgalliumarsenidesurface-channeln-MOSFETs.IEEEElectronDeviceLett.30，110-112(2009).
非专利文献3：S.Arabasz,etal.著,Vac.80卷(2006年)，888页
发明内容
(发明要解决的课题)
要在硅基板上制造III-V族MISFET，需要在硅基板上形成III-V族化合物半导体层。然而，由于III-V族化合物半导体层与硅基板的晶格失配大，因此难以通过外延结晶生长来形成高质量的III-V族化合物半导体层。
另一方面，考虑利用作为光设备的集积化技术而熟知的DWB(directwaferbonding；晶片直接键合)法，即直接贴合基板的方法来在硅基板上形成III-V族化合物半导体层。然而在DWB法中，因对硅基板与III-V族化合物半导体层进行贴合，有时会对III-V族化合物半导体层造成结晶缺陷的发生等的损坏。若该损坏的大小超过在将III-V族化合物半导体层用作MISFET的沟道层时所能容许的损坏的大小，则变得难以将该III-V族化合物半导体层作为MISFET的沟道层进行使用。特别是在III-V族化合物半导体层的厚度极薄的超薄膜体构造的MISFET中，对III-V族化合物半导体层的损坏更明显。
进而，对进一步提高III-V族MISFET的性能的需求强劲，特别是对实现高的载流子的迁移率的需求强劲。沟道层与栅极绝缘层的界面存在界面能级，若载流子在此被陷俘，则载流子的迁移率会因库仑散射等而下降，因此期望进一步降低界面能级。另外，MIS界面即使具有一定程度高的界面能级密度，也期望通过实施将该界面能级的影响抑制得低的策略来提高FET的性能。
本发明的目的在于，提供一种III-V族MISFET，在DWB法中的贴合时不仅能减小III-V族化合物半导体层所受的损坏，而且能将受到的损坏的影响以及界面能级的影响抑制得低，还具有高的载流子的迁移率。
(用于解决课题的手段)
为了解决上述课题，在本发明的第1方式中，提供一种半导体基板，具有：基底基板、第1绝缘体层、以及半导体层，基底基板、第1绝缘体层以及半导体层按照基底基板、第1绝缘体层、半导体层的顺序排位，第1绝缘体层由非晶状金属氧化物或非晶状金属氮化物构成，半导体层包含第1结晶层以及第2结晶层，第1结晶层以及第2结晶层从基底基板之侧起，按照第1结晶层、第2结晶层的顺序排位，第1结晶层的电子亲和力Ea1大于第2结晶层的电子亲和力Ea2。
半导体层还可包含第3结晶层，在此情况下，第1结晶层、第2结晶层以及第3结晶层从基底基板之侧起，按照第3结晶层、第1结晶层、第2结晶层的顺序排位，第3结晶层的电子亲和力Ea3小于第1结晶层的电子亲和力Ea1。优选地，作为第1结晶层能例示Inx1Ga1-x1As(0＜x1≤1)，作为第2结晶层能例示Inx2Ga1-x2As(0≤x2＜1)，作为第3结晶层能例示Inx3Ga1-x3As(0≤x3＜1)，并满足x1＞x2、且x1＞x3的关系。优选地，半导体层的厚度为20nm以下。
在本发明的第2方式中，提供一种场效应晶体管，具备与上述的半导体基板中的半导体层电连接的源极电极以及漏极电极。
半导体层可以具有与源极电极接触的源极区域或与漏极电极接触的漏极区域，在此情况下，源极区域或漏极区域包含从构成半导体层的III族原子以及V族原子所组成的群中选出的至少1种原子与金属原子的合金。优选地，金属原子是镍原子。优选地，在半导体层的与基底基板相反的一侧具有栅极电极，源极区域的位于漏极区域侧的界面以及漏极区域的位于源极区域侧的界面形成于栅极电极下区域，该栅极电极下区域是被夹在栅极电极与基底基板之间的半导体层的区域。由此，能制作沟道长100nm以下的平面型MOSFET。在场效应晶体管是n沟道型场效应晶体管的情况下，源极区域或漏极区域可以包含施主杂质原子。在场效应晶体管是p沟道型场效应晶体管的情况下，源极区域或漏极区域可以包含受主杂质原子。
在本发明的第3方式中，提供一种半导体基板的制造方法，包括：半导体层形成步骤，在半导体层形成基板上通过外延结晶生长法形成半导体层；第1绝缘体层形成步骤，在半导体层上通过原子层沉积法使第1绝缘体层成膜；接合步骤，在第1绝缘体层上接合基底基板；以及去除步骤，去除半导体层形成基板，半导体层形成步骤具有：第1步骤，在半导体层形成基板上通过外延结晶生长法形成第2结晶层；以及第2步骤，在第1步骤之后，在第2结晶层上通过外延结晶生长法形成具有比第2结晶层的电子亲和力Ea2大的电子亲和力Ea1的第1结晶层。
半导体层形成步骤在第2步骤之后还可具有第3步骤，在第1结晶层上通过外延结晶生长法形成具有比第1结晶层的电子亲和力Ea1小的电子亲和力Ea3的第3结晶层。
在本发明的第4方式中，提供一种场效应晶体管的制造方法，包括：在通过上述的半导体基板的制造方法制造出的半导体基板的半导体层上，通过原子层沉积法来使第2绝缘体层成膜的步骤；在第2绝缘体层上形成栅极电极的步骤；对形成有栅极电极的区域以外的第2绝缘体层的一部分进行蚀刻，来形成到达半导体层的开口的步骤；形成与通过开口而露出的半导体层相接的金属膜的步骤；以及对金属膜进行热处理，在与金属膜相接的半导体层的部分形成源极区域和漏极区域的至少一者的步骤。
在形成源极区域和漏极区域的至少一者的步骤中，能对从热处理的温度以及时间中选出的1个以上的条件进行控制，通过该条件的控制，能进行控制使得从源极区域的位于漏极区域侧的界面以及漏极区域的位于源极区域侧的界面中选出的1个以上的界面的位置形成于栅极电极下区域，该栅极电极下区域是被夹在栅极电极和基底基板之间的半导体层的区域。
附图说明
图1表示半导体基板100的截面。
图2表示半导体基板100的制造过程中的截面。
图3表示半导体基板100的制造过程中的截面。
图4表示半导体基板100的制造过程中的截面。
图5表示场效应晶体管200的截面。
图6表示场效应晶体管200的制造过程中的截面。
图7表示场效应晶体管200的制造过程中的截面。
图8表示场效应晶体管200的制造过程中的截面。
图9表示半导体基板300的截面。
图10表示场效应晶体管400的截面。
图11表示场效应晶体管500的截面。
图12表示场效应晶体管600的截面。
图13表示实施例1的场效应晶体管的截面TEM照片。
图14表示实施例1的场效应晶体管的Id-Vg特性。
图15表示实施例1的场效应晶体管的Id-Vd特性。
图16表示实施例1的场效应晶体管的迁移率。
图17表示实施例1的场效应晶体管的Id-Vg特性。
图18表示实施例1的场效应晶体管的Id-Vg特性。
图19表示实施例1的场效应晶体管的迁移率。
图20表示实施例1的场效应晶体管的迁移率的沟道层厚度依赖性。
图21表示实施例2的场效应晶体管的截面TEM照片。
图22表示实施例2的场效应晶体管的Id-Vg特性。
图23表示实施例2的场效应晶体管的迁移率。
图24表示实施例3的场效应晶体管的截面TEM照片。
图25表示实施例3的场效应晶体管的截面TEM照片。
图26表示实施例3的场效应晶体管的Id-Vg特性。
图27表示实施例3的场效应晶体管的Id-Vd特性。
图28表示场效应晶体管的亚阈值(S.S.)值的沟道长依赖性。
图29表示场效应晶体管的漏极电压所致的阻隔壁下降效果(DIBL)值的沟道长依赖性。
图30表示实施例3的场效应晶体管的阈值(Vth)的沟道长依赖性。
图31表示实施例3的场效应晶体管的S.S.值的沟道长依赖性。
图32表示实施例3的场效应晶体管的DIBL值的沟道长依赖性。
图33表示实施例3的场效应晶体管的导通电流·截止电流特性。
图34表示实施例3的场效应晶体管的导通电流的DIBL依赖性。
图35表示实施例3的场效应晶体管的总电阻值的沟道长依赖性。
图36表示实施例3以及参照例中的场效应晶体管的S.S.值的沟道长依赖性。
图37表示实施例3以及参照例中的场效应晶体管的DIBL值的沟道长依赖性。
具体实施方式
图1表示半导体基板100的截面。半导体基板100具有：基底基板102、第1绝缘体层104、以及半导体层106。基底基板102、第1绝缘体层104以及半导体层106按照基底基板102、第1绝缘体层104、半导体层106的顺序排位。
作为基底基板102，可列举表面为硅结晶的基板。作为表面为硅结晶的基板，可列举硅基板或SOI(SilicononInsulator；绝缘衬底上的硅)基板，生产上优选廉价的硅基板。通过使用表面为硅结晶的基板来作为基底基板102，能利用已有的制造装置以及已有的制造工艺，从而能提高研究开发以及制造的效率。基底基板102不限于表面为硅结晶的基板，还可以是玻璃、陶瓷等的绝缘体基板、金属等的导电体基板或碳化硅等的半导体基板。
第1绝缘体层104由非晶状金属氧化物或非晶状金属氮化物构成。作为第1绝缘体层104，可列举Al2O3、SiO2、AlN、AlON、HfO2、HfSiON、ZrO2、SiNx(例如Si3N4)以及Ta2O5当中的的至少1个所组成的层、或从它们中选出的至少2层的层叠。
如后说明，半导体层106通过贴合法而隔着第1绝缘体层104形成于基底基板102上。因此，期望第1绝缘体层104的表面平坦。第1绝缘体层104优选由通过原子层沉积法(ALD法)而形成的金属氧化物或金属氮化物、或者通过热氧化而形成的SiO2构成。作为表面平坦性的指标，能使用利用AFM(AtomicForceMicroscope；原子力显微镜)而观察到的表面粗糙度的RMS(RootMeanSquare；均方根)值，优选第1绝缘体层104的表面的RMS值为1nm以下。通过以原子层沉积法(ALD法)来形成第1绝缘体层104，能形成从表面平坦的非晶状的Al2O3、SiO2、AlN、AlON、HfO2、HfSiON、ZrO2、SiNx(例如Si3N4)以及Ta2O5中选出的1个以上的层所组成的第1绝缘体层104。另外，通过以热氧化法来形成第1绝缘体层104，能形成表面平坦的非晶状的SiO2。由于SiO2以及Al2O3的热稳定性高，因此通过对于第1绝缘体层104使用从SiO2以及Al2O3中选出的1个以上的绝缘层，而能够提高工艺容限(在后面的工序中能应用高的基板温度下的工艺的制造工序上的优点)，故更优选。
另外，若将基底基板102与半导体层106直接贴合，则有时会产生因基底基板102与半导体层106之间的晶格常数之差而引起的应力，基于该应力，有时会在半导体层106产生结晶缺陷。与此相对，本例的半导体基板100在基底基板102与半导体层106之间具有由非晶状金属氧化物或非晶状金属氮化物构成的第1绝缘体层104。第1绝缘体层104不具有结晶构造，因此在本例的半导体基板100中，因基底基板102与半导体层106之间的晶格常数之差而引起的应力将被缓和。由此，结晶缺陷在半导体层106变得不易产生。如此，通过在基底基板102与半导体层106之间配置非晶状的第1绝缘体层104，能减小制造过程中对半导体层106的损坏。
半导体层106由III-V族化合物半导体构成。通过使半导体基板100具有由III-V族化合物半导体构成的半导体层106，能在基底基板102上形成迁移率大的高性能的MISFET。
半导体层106的厚度优选为20nm以下的范围内。通过使半导体层106的厚度为20nm以下，能构成超薄膜体的MISFET。超薄膜体的MISFET能抑制短沟道效应，减少泄漏电流。半导体层106的厚度进一步优选为10nm以下。
在半导体层106位置处于与第1绝缘体层104相接的情况下，半导体层106可以在与第1绝缘体层104相接的面上，以硫原子被终止。在此情况下，能减少第1绝缘体层104与半导体层106的界面的界面能级密度。
半导体层106包含第1结晶层108以及第2结晶层110。第1结晶层108以及第2结晶层110从基底基板102之侧起按照第1结晶层108、第2结晶层110的顺序排位。第1结晶层108与第2结晶层110晶格匹配或拟晶格匹配。并且，按照第1结晶层108的电子亲和力Ea1大于第2结晶层110的电子亲和力Ea2的方式来形成第1结晶层108以及第2结晶层110。通过使第1结晶层108的电子亲和力Ea1大于第2结晶层110的电子亲和力Ea2，能使载流子电子在第1结晶层108上分布得多。即，在第2结晶层110之上形成绝缘层，即使在绝缘层与第2结晶层110的界面产生了界面能级的情况下，基于界面能级的载流子电子的散射也变得不易发生。故而，在形成了以半导体层106为沟道层的半导体元件的情况下，能增大该沟道层中的电子迁移率。
作为第1结晶层108，能例示InGaAs或InAs，在此情况下，作为第2结晶层110，能例示InGaAsP。作为第1结晶层108，能例示Inx1Ga1-x1As(0＜x1≤1)，在此情况下，作为第2结晶层110，能例示Inx2Ga1-x2As(0≤x2＜1，x1＞x2)。作为第1结晶层108，能例示Inx1Ga1-x1As(0.53≤x1≤1)，在此情况下，作为第2结晶层110，能例示Inx2Ga1-x2As(0≤x2＜0.53)。作为第1结晶层108，能例示In0.7Ga0.3As，在此情况下，作为第2结晶层110，能例示In0.3Ga0.7As。作为第1结晶层108，能例示InAs，在此情况下，作为第2结晶层110，能例示In0.3Ga0.7As。
第1结晶层108的厚度能设为10nm以下的范围内，尤其优选为5nm以下的范围内。第2结晶层110的厚度能设为10nm以下的范围内，尤其优选为2nm～5nm的范围内。可以对第2结晶层110的至少一部分掺入杂质。
图2至图4示出半导体基板100的制造过程中的截面。如图2所示，准备半导体层形成基板120，在半导体层形成基板120上通过外延结晶生长法来形成半导体层106。其后，在半导体层106上通过原子层沉积法来使第1绝缘体层104成膜。
作为半导体层形成基板120，可列举InP基板。通过将InP基板用于半导体层形成基板120，能形成高质量的III-V族化合物的半导体层106。
关于半导体层106，通过外延结晶生长法来形成了第2结晶层110后，通过外延结晶生长法来形成第1结晶层108。在此。按照第1结晶层108的电子亲和力Ea1大于第2结晶层110的电子亲和力Ea2的方式来形成第2结晶层110以及第1结晶层108。
在半导体层106的基于外延生长法的形成中，可以利用MOCVD(MetalOrganicChemicalVaporDeposition；有机金属化学气相沉积)法。在MOCVD法中，能对于In源极使用TMIn(三甲基铟)，对于Ga源极使用TMGa(三甲基镓)，对于As源极使用AsH3(砷化三氢)，对于P源极使用PH3(磷化氢)。能对于载流子气体使用氢。反应温度能在300℃至900℃的范围内，优选能在450～750℃的范围内适当选择。通过适当选择反应时间，能控制外延生长层的厚度。
通过以原子层沉积法(ALD法)来形成第1绝缘体层104，能平坦地形成第1绝缘体层104，因此不仅第1绝缘体层104与半导体层106之间的紧贴性得以提高，而且能在对第1绝缘体层104与基底基板102进行贴合的工序中减轻对半导体层106的损坏。贴合工序的细节将后述。
如图3所示，另行准备基底基板102，以氩气束122来活化第1绝缘体层104的表面和基底基板102的表面。其后，如图4所示，使以氩气束122活化后的第1绝缘体层104的表面与基底基板102的表面贴合来进行接合。贴合能以室温进行。此外，活化无需以氩气束122进行，也可以以其他的稀有气体等的气束来进行。其后，通过以HCl溶液等进行蚀刻，来去除半导体层形成基板120。如此，能制造图1所示的半导体基板100。
此外，可以在贴合之前，在基底基板102的表面形成基于ALD法的绝缘层，并对基底基板102表面的绝缘层与第1绝缘体层104进行接合。另外，能取代以氩气束122等进行活化，而在对基底基板102上的绝缘层的表面以及第1绝缘体层104的表面进行贴合前执行亲水化处理。在进行了亲水化处理的情况下，优选在对基底基板102与第1绝缘体层104进行贴合后加热。另外，可以在半导体层106的形成与第1绝缘体层104的形成之间，对半导体层106的表面进行硫终止处理。
图5示出场效应晶体管200的截面。场效应晶体管200使用图1所示的半导体基板100而形成。场效应晶体管200在半导体基板100上具备源极电极202以及漏极电极204。源极电极202以及漏极电极204与半导体基板100的半导体层106电连接。半导体层106具有源极区域206以及漏极区域208。源极区域206与源极电极202接触，漏极区域208与漏极电极204接触。场效应晶体管200在半导体层106和第1绝缘体层104相接的面所对置的半导体层106的另一面具有第2绝缘体层210。第2绝缘体层210可以设置于半导体层106当中被夹在源极区域206以及漏极区域208之间的区域上。另外，场效应晶体管200在第2绝缘体层210上具备栅极电极212。第2绝缘体层210的一部分作为栅极绝缘膜发挥功能。另外，源极区域206的位于漏极区域208侧的界面、以及漏极区域208的位于源极区域206侧的界面的至少一者，形成于被夹在栅极电极212和基底基板102之间的半导体层106的区域即栅极电极下区域。在此，被夹在栅极电极212和基底基板102之间的区域是指，在栅极电极212以及基底基板102之间，与栅极电极212以及基底基板102的两者重叠的区域。另外，源极区域206的位于漏极区域208侧的界面可以指，源极区域206的界面当中离漏极区域208的距离最近的界面。另外，漏极区域208的位于源极区域206侧的界面可以指，漏极区域208的界面当中离源极区域206的距离最近的界面。
源极区域206或漏极区域208包含从构成半导体层106的III族原子以及V族原子所组成的群中选出的至少1种原子与金属原子的合金。即，源极区域206以及漏极区域208的至少一者(优选为源极区域206以及漏极区域208的两者)是通过上述的金属原子将半导体层106金属化后的区域。作为该金属原子，可列举镍原子、钴原子，特别优选镍原子。合金可列举从镍原子以及钴原子所组成的群中选出的至少1种原子、III族原子以及V族原子的合金，优选为III族原子、V族原子以及镍原子的3元素所组成的合金。
因源极区域206或漏极区域208包含上述的合金，故源极电极202与源极区域206的接触、以及漏极电极204与漏极区域208的接触成为欧姆接触，从而能增大场效应晶体管200的导通电流。另外，由于源极·漏极间的电阻变小，因此无需降低沟道电阻，能减少掺杂杂质原子的浓度。其结果，能增大沟道层中的载流子的迁移率。
在场效应晶体管200是n沟道型场效应晶体管的情况下，源极区域206或漏极区域208还可以包含施主杂质原子。作为施主杂质原子，可列举Si、S、Se或Ge。在场效应晶体管200是p沟道型场效应晶体管的情况下，源极区域206或漏极区域208可以还包含受主杂质原子。作为受主杂质原子，可列举Zn、C或Mg。
第2绝缘体层210和第2结晶层110的介电常数、膜厚以及电子亲和力优选选择满足数式1的关系的值。
(数式1)
(ε1·d0)/(ε0·d1)＞(V-δ)/δ
其中，d0以及ε0表示被夹在栅极电极212与第1结晶层108之间的栅极下区域中的第2绝缘体层210的厚度以及相对介电常数，d1以及ε1表示栅极下区域中的第2结晶层110的厚度以及相对介电常数。Δ是第2结晶层110与第1结晶层108的电子亲和力之差，δ＝Ea-Ea2。V是以V＝Vg-Vt所定义的电压，Vg是施加至场效应晶体管200的栅极电极212的电压，Vt是阈值电压。在将阈值电压以上的电压施加至栅极电极212来使场效应晶体管200动作的情况下，电压V能近似为对栅极下区域的第2结晶层110和第2绝缘体层210的层叠构造的部分所施加的电压。
通过在载流子于场效应晶体管200的源极电极202与漏极电极204之间进行移动的状态下满足数式1的关系，能在第1结晶层108与第2结晶层110的界面感应众多的沟道电子。故而，能降低第2绝缘体层210与第2结晶层110之间存在的界面能级对沟道电子的影响。其结果，能提高沟道电子的迁移率。在将场效应晶体管200用于CMOS电路的情况下，电源电压优选为0.4V以上1.0V以下。
此外，数式1的关系能如下导出。在对栅极下区域的第2结晶层110与第2绝缘体层210的层叠构造的部分施加了电压V时，能以数式2来表征第2结晶层110中的电压降ΔV。
(数式2)
ΔV＝V×(d1/ε1)/((d1/ε1)+d0/ε0)
在此，若ΔV＜δ，则能在第2绝缘体层210与第2结晶层110之间感应众多的沟道电子。由此得到数式3。
(数式3)
V×(d1/ε1)/((d1/ε1)+d0/ε0)＜δ
通过整理数式3来得到数式1。即，在满足数式1的关系的情况下，能在第1结晶层108与第2结晶层110的界面感应高迁移率沟道电子。
图6至图8示出场效应晶体管200的制造过程中的截面。如图6所示，在半导体基板100之上通过原子层沉积法来形成第2绝缘体层210，并形成作为栅极电极212的金属层211。如图7所示，对金属层211进行图案成形来形成栅极电极212，并以栅极电极212为掩模来对第2绝缘体层210进行图案成形。即，对形成有栅极电极212的区域以外的第2绝缘体层210的一部分进行蚀刻，来形成到达半导体层106的开口。
进而形成金属膜220。即，形成与通过开口而露出的半导体层106相接的金属膜220。金属膜220例如能通过溅射法或蒸镀法来形成。作为金属膜220，可列举镍膜或钴膜，优选镍膜。如图8所示，对金属膜220进行热处理，在与金属膜220相接的半导体层106的部分形成源极区域206或漏极区域208。在去除了未反应的金属膜220后，在源极区域206以及漏极区域208之上分别形成源极电极202以及漏极电极204，能制造图5的场效应晶体管200。
此外，在场效应晶体管200是N沟道型场效应晶体管的情况下，金属膜220可以包含镍原子以及施主杂质原子(Si等)。在场效应晶体管200是P沟道型场效应晶体管的情况下，金属膜220可以包含镍原子以及受主杂质原子(Zn等)。金属膜220的热处理优选通过RTA(rapidthermalannealing；快速热退火)法来进行。在使用RTA法的情况下，能优选将退火温度设为250℃。通过上述那样的方法，能以自校准来形成源极区域206以及漏极区域208。此外，通过对基于RTA法等的退火温度或退火时间或者其两者进行控制，能对构成金属膜220的金属原子、以及构成半导体层106的半导体原子的横向的反应进行控制，能控制源极区域206以及漏极区域208的相互对置的界面的位置。即，能控制源极区域206以及漏极区域208进入栅极电极下区域的程度。由此，能容易地制作沟道长为数十nm左右(100nm以下)的平面型MOSFET。
根据上述半导体基板100及利用了其的场效应晶体管200，能在由InP构成的半导体层形成基板120上通过外延生长法来形成半导体层106，因此能提高半导体层106的质量。另外，由于经由非晶状的第1绝缘体层104将半导体层106与基底基板102贴合，因此能将半导体层106的质量维持得较高。由此，能提高将这样的半导体层106用于沟道层的场效应晶体管200的性能。另外，通过将半导体层106的厚度设为超薄，能降低泄漏电流。另外，由于将离栅极绝缘膜远的第1结晶层108的电子亲和力Ea1设得比离栅极绝缘膜近的第2结晶层110的电子亲和力Ea2大，因此经过沟道的载流子电子的散射被抑制，从而使沟道中的载流子的迁移率得以提高。进而，由于场效应晶体管200的源极区域206及漏极区域208被金属化，因此能减小源极·漏极间的电阻。由于减小了源极·漏极间的电阻，因此能减少对沟道层的掺杂量，从而使载流子的迁移率得以提高。
此外，如图9所示，半导体层106还可以包含第3结晶层302。图9示出半导体基板300的截面。关于半导体基板300，除了半导体层106还包含第3结晶层302以外，可以具有与半导体基板100相同的构成。在半导体基板300中，第1结晶层108、第2结晶层110以及第3结晶层302从基底基板102之侧起，按照第3结晶层302、第1结晶层108、第2结晶层110的顺序进行了层叠。第3结晶层302的电子亲和力Ea3构成为小于第1结晶层108的电子亲和力Ea1。图10示出使用了半导体基板300的场效应晶体管400的截面。关于场效应晶体管400，除了半导体层106还具有第3结晶层302以外，可以具有与场效应晶体管200相同的构成。
根据半导体基板300以及场效应晶体管400，由于具有第3结晶层302，因此半导体层106内的载流子电子能远离半导体层106与第1绝缘体层104之间的界面。其结果，能抑制因位于第1绝缘体层104与第3结晶层302的界面的界面能级所引起的载流子电子的散射。其结果，载流子的迁移率得以提高。另外，通过使第1结晶层夹在满足Ea2＜Ea1且Ea3＜Ea1的第2结晶层110与第3结晶层302之间，能对半导体层106中的沟道电子进行量化。故而，能使半导体层106中的沟道电子的数量最大的位置远离半导体层106与第1绝缘体层104的界面、以及半导体层106与第2绝缘体层210的界面。由此，载流子的迁移率得以提高。
第3结晶层302与第1结晶层108晶格匹配或拟晶格匹配。在第1结晶层108是InGaAs、且第2结晶层110是InGaAsP的情况下，作为第3结晶层302，能例示InGaAsP。在第1结晶层108是Inx1Ga1-x1As(0＜x1≤1)、且第2结晶层110是Inx2Ga1-x2As(0≤x2＜1，x1＞x2)的情况下，作为第3结晶层302，能例示Inx3Ga1-x3As(0≤x3＜1，x1＞x3)。作为第1结晶层108，能例示Inx1Ga1-x1As(0.53≤x1≤1)，在此情况下，作为第2结晶层110，能例示Inx2Ga1-x2As(0≤x2＜0.53)，作为第3结晶层302，能例示Inx3Ga1-x3As(0≤x3＜0.53)。此外，可以是x2＝x3。在第1结晶层108是In0.7Ga0.3As、且第2结晶层110是In0.3Ga0.7As的情况下，作为第3结晶层302，能例示In0.3Ga0.7As。在第1结晶层108是InAs、且第2结晶层110是In0.3Ga0.7As的情况下，作为第3结晶层302，能例示In0.3Ga0.7As。
第3结晶层302的厚度在20nm以下的范围内为好，尤其优选为2nm～5nm的范围内。第3结晶层302能在半导体层106的制造过程中在形成了第1结晶层108后通过外延生长法来形成。
尽管在上述的说明中，针对在半导体基板的表面侧具有栅极电极212的前栅极型的场效应晶体管的例子进行了说明，但场效应晶体管也可以采用具有图11所示那样的背栅电极502的构造。即图11所示的场效应晶体管500相对于图5或图10所示的场效应晶体管200或场效应晶体管400的构成，在不具备第2绝缘体层210以及栅极电极212而在与第1绝缘体层104相反侧的基底基板102的面上具备背栅电极502这一点上不同。场效应晶体管500可以具有：与图5或图10所示的场效应晶体管200或场效应晶体管400相同的源极电极202、漏极电极204、源极区域206、漏极区域208、半导体层106、第1绝缘体层104以及基底基板102。另外，在场效应晶体管500中，第1绝缘体层104的一部分作为栅极绝缘层发挥功能。
另外，如图12所示，场效应晶体管可以具有具备前栅极构造以及后栅极构造的两构造的双栅极构造。即，图12所示的场效应晶体管600具备：基底基板102中所具备的背栅电极502、以及在半导体层106和第1绝缘体层104相接的面所对置的半导体层106的另一面隔着第2绝缘体层210而具备的栅极电极212，并将第1绝缘体层104以及第2绝缘体层210的一部分作为栅极绝缘膜。场效应晶体管600可以具有：与图5或图10所示的场效应晶体管200或场效应晶体管400相同的源极电极202、漏极电极204、源极区域206、漏极区域208、半导体层106、第1绝缘体层104以及基底基板102。
(实施例1)
在面方位(001)的InP基板上，通过MOVPE(MetalOrganicVaporPhaseEpitaxy；金属有机化学气相外延)法来使InGaAs层外延生长，在InGaAs层上通过ALD法形成了Al2O3层。另外，在硅基板上通过ALD法形成了Al2O3层。在对InP基板和硅基板各自的Al2O3层进行亲水化处理、并对InP基板与硅基板进行了贴合后，通过HCl溶液来选择性地去除了InP。由此，制作了由InGaAs层/Al2O3层(BOX层)/硅基板构成的半导体基板。
在将上述半导体基板的InGaAs层表面以丙酮、NH4OH、(NH4)2S进行洗浄且进行了硫终止处理后，在InGaAs层上，通过ALD法形成了10nm厚度的Al2O3层。在硫终止处理中，可以不使用丙酮、NH4OH而仅使用(NH4)2S。在以溅射法形成由钽构成的栅极电极、且实施了后金属化退火后，形成了20nm厚度的镍膜。以250℃对镍膜进行RTA处理，形成Ni-InGaAs合金的源极·漏极(S/D)，来制作了场效应晶体管。
InGaAs层制成了以下的5种类的样本(1)至(5)。
(1)10nm厚度的In0.7Ga0.3As(单层)
(2)5nm厚度的In0.7Ga0.3As(单层)
(3)In0.3Ga0.7As/In0.7Ga0.3As/In0.3Ga0.7As的各厚度为2/1/3nm的层叠
(4)In0.3Ga0.7As/In0.7Ga0.3As/In0.3Ga0.7As的各厚度为2/3/3nm的层叠
(5)In0.3Ga0.7As/In0.7Ga0.3As/In0.3Ga0.7As的各厚度为2/5/3nm的层叠
此外，在以下的图13～图20中，有时将(1)～(2)的样本称为“无缓冲层”或“单沟道”，有时将(3)～(5)的样本称为“有缓冲层”。有时将InGaAs层的厚度称为“体厚度”，在(3)～(5)的样本中有时将In0.7Ga0.3As的厚度称为“沟道的厚度”。
图13是样本(5)的截面TEM照片。可知适当地形成了各层的构造。另外可知，栅极下的Ni-InGaAs合金的重叠适度，能以自校准来形成Ni-InGaAs合金的源极·漏极。
图14示出样本(1)的Id-Vg特性。图15示出样本(1)的Id-Vd特性。另外，图16示出样本(1)的迁移率与电荷密度Ns的关系。在图16中，作为比较，还示出了不对源极·漏极进行Ni-InGaAs合金化而将InGaAs沟道(9nm厚度)进行了重掺杂后的样本的数据。若参照图14～图16，则对于样本(1)，尽管沟道掺杂浓度低到1×1016atoms/cm3，但观测到了高的导通电流。这被认为是对源极·漏极进行Ni-InGaAs合金化而引起的。如图15所示，样本(1)的Id-Vd特性良好。如图16所示，若与不对源极·漏极进行Ni-InGaAs合金化的比较例相比，则样本(1)的迁移率呈现出约1.9倍的值。由此能确认基于Ni-InGaAs合金的源极·漏极的迁移率提高的效果。
图17示出样本(5)的Id-Vg特性。观测了3位的导通截止比、以及183mV/dec这样低的亚阈值系数。图18示出样本(3)的Id-Vg特性。观测了7位的导通截止比、以及亚阈值系数为103mV/dec这样极良好的特性。图19将样本(5)的迁移率以与电荷密度Ns的关系来示出。在图19中，作为比较，还示出样本(1)的值(无缓冲层)以及SiMOSFET的值。关于样本(5)的迁移率，在与SiMOSFET的比较中观测出4.2倍，与样本(1)的比较中观测出1.6倍这样高的值。由此确认了基于In0.3Ga0.7As/In0.7Ga0.3As/In0.3Ga0.7As的层叠沟道的迁移率提高的效果。
图20示出样本(1)至(5)的迁移率的沟道层厚度依赖性。尽管迁移率在沟道层的厚度(总的体厚度)低于10nm的附近急剧下降，但在In0.3Ga0.7As/In0.7Ga0.3As/In0.3Ga0.7As的层叠沟道构造(有缓冲层)的情况下可知，即使以与单层(无缓冲层)比较更薄的沟道厚度，也能维持高的迁移率。另外，关于层叠沟道构造可知，较之于散置(Bulk)的情况，迁移率变高。
(实施例2)
与实施例1同样，在面方位(001)的InP基板上，通过MOVPE法来使InGaAs层外延生长，并在InGaAs层上通过ALD法形成了Al2O3层。并另行在硅基板上通过ALD法形成了Al2O3层。在对InP基板与硅基板各自的Al2O3层进行亲水化处理、且对InP基板与硅基板进行了贴合后，通过HCl溶液来选择性地去除了InP。由此，制作了由InGaAs层/Al2O3层(BOX层)/硅基板构成的半导体基板。
在将上述半导体基板的InGaAs层表面以丙酮、NH4OH、(NH4)2S进行洗浄且进行了硫终止处理后，在InGaAs层上，通过ALD法来形成了10nm厚度的Al2O3层。在以溅射法形成由钽构成的栅极电极且实施了后金属化退火后，形成了20nm厚度的镍膜。以250℃对镍膜进行RTA处理来形成Ni-InGaAs合金的源极·漏极(S/D)，由此制作了场效应晶体管。场效应晶体管的栅极长L设为了5μm，栅极宽W设为了100μm。
InGaAs层制成了以下的4种类的样本(6)至(9)。
(6)In0.3Ga0.7As/InAs/In0.3Ga0.7As的各厚度为3/3/3nm的层叠
(7)In0.3Ga0.7As/In0.7Ga0.3As/In0.3Ga0.7As的各厚度为3/5/3nm的层叠
(8)10nm厚度的In0.7Ga0.3As(单层)
(9)20nm厚度的In0.53Ga0.47As(单层)
此外，在以下的图21～图23中，有时将(8)、(9)的样本称为“无缓冲层”或“单沟道”，有时将(6)、(7)的样本称为“有缓冲层”。有时将InGaAs层的厚度称为“体厚度”，有时在(8)、(9)的样本中将In0.7Ga0.3As或In0.53Ga0.47As的厚度称为“沟道的厚度”。
图21是样本(6)的截面TEM照片。即使在沟道层是InAs的情况下，也与实施例1同样地适当形成各层的构造，栅极下的Ni-InGaAs合金的重叠也适度。能以自校准来形成Ni-InGaAs合金的源极·漏极。图22示出样本(6)的Id-Vg特性。即使在沟道层是InAs的情况下，也与实施例1同样地示出了适当的晶体管动作。
图23示出样本(6)～(9)的室温下的迁移率与电荷密度Ns的关系。在层叠型沟道的样本(6)以及样本(7)中观察到比单层沟道的样本(8)以及样本(9)更高的迁移率。另外，在相当于第1结晶层108的层的铟组分为1的样本(6)中，观察到比相当于第1结晶层108的层的铟组分为0.7的样本(7)更高的迁移率。可以说该铟组分越大越能实现高的迁移率。样本(6)的最大迁移率达到了3180cm2/Vs，在膜厚10nm以下的超薄膜体InAs层叠沟道(ultrathinbody(UTB)InAs-composite-OIchannel)中，首次实现了迁移率3180cm2/Vs。
(实施例3)
与实施例1同样，在面方位(001)的InP基板上通过MOVPE法使InGaAs层外延生长，并在InGaAs层上通过ALD法形成了Al2O3层。另行在硅基板上通过ALD法形成了Al2O3层。在对InP基板与硅基板各自的Al2O3层进行亲水化处理、且对InP基板与硅基板进行了贴合后，通过HCl溶液来选择性地去除了InP。由此，制作了由InGaAs层/Al2O3层(BOX层)/硅基板构成的半导体基板。
在将上述半导体基板的InGaAs层表面以丙酮、NH4OH、(NH4)2S进行洗浄且进行了硫终止处理后，在InGaAs层上，通过ALD法形成了10nm厚度的Al2O3层。使用溅射法以及电子射线束光刻法形成了由钽构成的栅极电极。将栅极电极的宽度设为200nm左右，尝试了精细加工。在实施了后金属化退火后，形成了20nm厚度的镍膜。以250℃对镍膜进行RTA处理，形成了Ni-InGaAs合金的源极·漏极(S/D)。源极·漏极通过InGaAs层与镍的热反应，侧向(横向)地生长，源极区域、漏极区域的相互对置的部分形成于栅极电极下。如此，制作了场效应晶体管。场效应晶体管的栅极长L为55nm左右。
InGaAs层制成了以下的2种类的样本(10)以及(11)。
(10)In0.3Ga0.7As/InAs/In0.3Ga0.7As的各厚度为3/3/3nm的层叠
(11)10nm厚度的In0.53Ga0.47As(单层)
此外，在以下的图24～图37中，有时将(11)的样本称为“无缓冲层”或“单沟道”，有时将(10)的样本称为“有缓冲层”。有时将InGaAs层的厚度称为“体厚度”，有时在(11)的样本中将In0.53Ga0.47As的厚度称为“沟道的厚度”。
图24以及图25是样本(10)的截面TEM照片。与实施例1同样地适当形成各层的构造。若参照图25，则在InGaAs层的栅极下形成了Ni-InGaAs合金的重叠，从栅极端起的重叠长度为数十nm左右。若将栅极电极的宽度设为数百nm、且以热处理的温度或时间来控制重叠长度，则能精密且简单地控制晶体管的栅极长(源极·漏极间的距离)。另外可知，能以自校准来形成Ni-InGaAs合金的源极·漏极。基于这样的方法，能容易地制作沟道长为100nm以下的平面型MOSFET。
图26示出样本(10)的Id-Vg特性。图27示出样本(10)的Id-Vd特性。可知即使是栅极长被精细化至55nm的InAs层叠沟道绝缘层上MOSFET，也呈现良好的晶体管特性。
图28示出样本(11)的S.S.值(亚阈值值)的沟道长依赖性，图29示出样本(11)的DIBL值(阻隔壁下降效果值)的沟道长依赖性。在两图中，对比地示出了作为栅极绝缘层的Al2O3的厚度各自为6nm、12nm的情况。关于S.S.值，在Al2O3的厚度为6nm时比为12nm时更小。这被认为是沟道形成于离栅极电极近的场所的效果。关于DIBL值，在Al2O3的厚度为6nm时比为12nm时更小。可知通过对有效氧化膜厚(EOT)的厚度进行缩小化(缩放)的效果，将改善晶体管的性能。
图30～图35针对样本(10)以及样本(11)，各自示出阈值(Vth)的沟道长依赖性(图30)、S.S.值的沟道长依赖性(图31)、DIBL值的沟道长依赖性(图32)、导通电流·截止电流特性(图33)、导通电流的DIBL依赖性(图34)、以及源极·漏极间的总电阻值的沟道长依赖性(图35)。此外，阈值以漏极电流为10-6μA/μm时的栅极电压来定义，DIBL以各自的漏极电压下的阈值之差来进行了评价。
从图31，在样本(10)以及样本(11)中均见不到阈值的急剧的变化(滚降)或者阈值移位到负偏压的现象。滚降等现象由短沟道效应而产生，因此能确认对短沟道效应进行了抑制。该短沟道效应的抑制效果被认为能通过在绝缘层(BOX层)上形成晶体管的OI构造而得到，由此能确认OI构造的优势性。
从图32以及图33可知，即使在沟道长为数百nm左右的短沟道MOSFET，也将得到良好的S.S.值以及DIBL值。此外，在沟道长为100nm以下的区域中，样本(10)的DIBL值更低从而更良好。由此能确认短沟道区域中的InAs层叠沟道构造(样本(10))的优势性。
从图34可知，样本(10)与样本(11)比较，能实现约4倍的导通电流(截止电流为1nA/μm时)，从图35可知，样本(10)与样本(11)比较，能实现约4倍的导通电流(相同的DIBL值的情况下)。
从图35可知，样本(10)的源极·漏极间的寄生电阻为1.16kΩ·μm，样本(11)的源极·漏极间的寄生电阻为5.54kΩ·μm。此外，源极·漏极间的寄生电阻与将沟道长Lch设为零时的源极·漏极间的总电阻值Rtot对应。即，可知样本(10)的寄生电阻与样本(11)的寄生电阻比较，约为5分之1。
图36示出样本(10)、样本(11)以及参照例1、2、4中的场效应晶体管的S.S.值的沟道长依赖性，图37示出样本(10)以及参照例1～4中的场效应晶体管的DIBL值的沟道长依赖性。表1对比地示出作为实施例3的样本(10)和参照例1～4的主要的构造和特性。
[表1]
此外，参照例1～4是下述文献记载的晶体管，均具有三栅极型(tri-gate)、鳍片型(FinFET)或栅极全包围型(GAA)的立体栅极构造。
参照例1：M.Radosavljevicetal.，2010IEDM，pp.126-129.
参照例2：M.Radosavljevicetal.，2011IEDM，pp.765-768.
参照例3：H.C.Chinetal.，EDL32，2(2011).
参照例4：J.J.Guetal.，2011IEDM，pp.769-772.
从图36、图37以及表1可知，样本(10)是具有平面型的栅极构造的MOSFET，同时具有与立体构造栅极同等或超过其的特性。
此外，在本说明书中，除了层、区域或基板那样的第1要素位于第2要素之上(on)这样的情况、以及第1要素直接位于第2要素上的情况之外，还能包含在第1要素以及第2要素之间介入其他的要素从而第1要素间接位于第2要素上的情况。另外，通过开口露出的半导体层106是指开口的底部处的半导体层106。另外，在场效应晶体管是n沟道型场效应晶体管的情况下，在本说明书中说明的各电子亲和力的关系可以相反。
符号说明
100半导体基板、102基底基板、104第1绝缘体层、106半导体层、108第1结晶层、110第2结晶层、120半导体层形成基板、122氩气束、200场效应晶体管、202源极电极、204漏极电极、206源极区域、208漏极区域、210第2绝缘体层、211金属层、212栅极电极、220金属膜、300半导体基板、302第3结晶层、400场效应晶体管、500场效应晶体管、502背栅电极、600场效应晶体管。

Claims (12)

1.一种半导体基板，具有：基底基板、第1绝缘体层、以及半导体层，
所述基底基板、所述第1绝缘体层以及所述半导体层按照所述基底基板、所述第1绝缘体层、所述半导体层的顺序排位，
所述第1绝缘体层由非晶状金属氧化物或非晶状金属氮化物构成，
所述半导体层包含第1结晶层、第2结晶层以及第3结晶层，
所述第1结晶层、所述第2结晶层以及所述第3结晶层从所述基底基板之侧起，按照所述第3结晶层、所述第1结晶层、所述第2结晶层的顺序排位，
所述第1结晶层的电子亲和力Ea1大于所述第2结晶层的电子亲和力Ea2，
所述第3结晶层的电子亲和力Ea3小于所述第1结晶层的电子亲和力Ea1。
2.根据权利要求1所述的半导体基板，其中，
所述第1结晶层由Inx1Ga1-x1As构成，0＜x1≤1，
所述第2结晶层由Inx2Ga1-x2As构成，0≤x2＜1，
所述第3结晶层由Inx3Ga1-x3As构成，0≤x3＜1，
并满足x1＞x2、且x1＞x3的关系。
3.根据权利要求1所述的半导体基板，其中，
所述半导体层的厚度为20nm以下。
4.一种场效应晶体管，具有权利要求1所述的半导体基板，其中，
所述场效应晶体管具备与所述半导体层电连接的源极电极以及漏极电极。
5.根据权利要求4所述的场效应晶体管，其中，
所述半导体层具有与所述源极电极接触的源极区域或与所述漏极电极接触的漏极区域，
所述源极区域或所述漏极区域包含从构成所述半导体层的III族原子以及V族原子所组成的群中选出的至少1种原子与金属原子的合金。
6.根据权利要求5所述的场效应晶体管，其中，
所述金属原子是镍原子。
7.根据权利要求5所述的场效应晶体管，其中，
在所述半导体层的与所述基底基板相反的一侧具有栅极电极，
所述源极区域的位于所述漏极区域侧的界面以及所述漏极区域的位于所述源极区域侧的界面形成于栅极电极下区域，该栅极电极下区域是被夹在所述栅极电极和所述基底基板之间的所述半导体层的区域。
8.根据权利要求5所述的场效应晶体管，其中，
所述场效应晶体管是n沟道型场效应晶体管，
所述源极区域或所述漏极区域还包含施主杂质原子。
9.根据权利要求5所述的场效应晶体管，其中，
所述场效应晶体管是p沟道型场效应晶体管，
所述源极区域或所述漏极区域还包含受主杂质原子。
10.一种半导体基板的制造方法，包括：
半导体层形成步骤，在半导体层形成基板上通过外延结晶生长法形成半导体层；
第1绝缘体层形成步骤，在所述半导体层上通过原子层沉积法使第1绝缘体层成膜；
接合步骤，在所述第1绝缘体层上接合基底基板；和
去除步骤，去除所述半导体层形成基板，
所述半导体层形成步骤具有：第1步骤，在所述半导体层形成基板上通过外延结晶生长法形成第2结晶层；第2步骤，在所述第1步骤之后，在所述第2结晶层上通过外延结晶生长法形成具有比所述第2结晶层的电子亲和力Ea2大的电子亲和力Ea1的第1结晶层；以及第3步骤，在所述第2步骤之后，在所述第1结晶层上通过外延结晶生长法形成具有比所述第1结晶层的电子亲和力Ea1小的电子亲和力Ea3的第3结晶层。
11.一种场效应晶体管的制造方法，包括：
在通过权利要求10所述的半导体基板的制造方法制造出的所述半导体基板的所述半导体层上，通过原子层沉积法来使第2绝缘体层成膜的步骤；
在所述第2绝缘体层上形成栅极电极的步骤；
对形成有所述栅极电极的区域以外的所述第2绝缘体层的一部分进行蚀刻，来形成到达所述半导体层的开口的步骤；
形成与通过所述开口而露出的所述半导体层相接的金属膜的步骤；和
对所述金属膜进行热处理，在与所述金属膜相接的所述半导体层的部分形成源极区域和漏极区域的至少一者的步骤。
12.根据权利要求11所述的场效应晶体管的制造方法，其中，
在形成所述源极区域和所述漏极区域的至少一者的步骤中，对从所述热处理的温度以及时间中选出的1个以上的条件进行控制，使得从所述源极区域的位于所述漏极区域侧的界面以及所述漏极区域的位于所述源极区域侧的界面中选出的1个以上的界面的位置形成于栅极电极下区域，该栅极电极下区域是被夹在所述栅极电极和所述基底基板之间的所述半导体层的区域。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102560634A (zh) * 2012-02-20 2012-07-11 华南理工大学 在GaAs衬底上生长InGaAs薄膜的方法
US9389199B2 (en) * 2013-03-14 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Backside sensing bioFET with enhanced performance
US8941123B2 (en) * 2013-05-30 2015-01-27 International Business Machines Corporation Local interconnects by metal-III-V alloy wiring in semi-insulating III-V substrates
KR20160061980A (ko) * 2013-09-27 2016-06-01 인텔 코포레이션 클래딩된 ⅲ-ⅴ족 채널 재료들에서 높은 이동도를 달성하기 위한 방법들
KR102366953B1 (ko) 2016-01-06 2022-02-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI611587B (zh) * 2016-08-31 2018-01-11 明新科技大學 氧化物薄膜電晶體
CN111081771B (zh) * 2019-12-24 2023-04-18 成都挚信电子技术有限责任公司 一种绝缘层掩埋型晶体管结构及器件
WO2023223375A1 (ja) * 2022-05-16 2023-11-23 日本電信電話株式会社 半導体積層構造およびその作製方法、ならびに半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101960605A (zh) * 2008-03-26 2011-01-26 国立大学法人东京大学 半导体基板、半导体装置、及半导体装置的制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102196A (ja) * 1991-10-03 1993-04-23 Rohm Co Ltd 電界効果トランジスタ
JPH05327127A (ja) * 1992-05-15 1993-12-10 Fujitsu Ltd 半導体装置及びその製造方法
JPH11354776A (ja) * 1998-06-10 1999-12-24 Hitachi Ltd 半導体結晶積層体およびそれを用いた半導体装置
US6963090B2 (en) 2003-01-09 2005-11-08 Freescale Semiconductor, Inc. Enhancement mode metal-oxide-semiconductor field effect transistor
US6998657B2 (en) * 2003-10-21 2006-02-14 Micron Technology, Inc. Single poly CMOS imager
JP4771510B2 (ja) * 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法
US7282425B2 (en) * 2005-01-31 2007-10-16 International Business Machines Corporation Structure and method of integrating compound and elemental semiconductors for high-performance CMOS
JP4907942B2 (ja) * 2005-09-29 2012-04-04 シャープ株式会社 トランジスタおよび電子デバイス
US7799669B2 (en) * 2007-04-27 2010-09-21 Texas Instruments Incorporated Method of forming a high-k gate dielectric layer
US20080251814A1 (en) * 2007-04-16 2008-10-16 International Business Machines Corporation Hetero-bonded semiconductor-on-insulator substrate with an unpinning dielectric layer
US20090267130A1 (en) * 2008-04-28 2009-10-29 International Business Machines Corporation Structure and process integration for flash storage element and dual conductor complementary mosfets
EP2120266B1 (en) * 2008-05-13 2015-10-28 Imec Scalable quantum well device and method for manufacturing the same
JP5599089B2 (ja) * 2008-12-08 2014-10-01 住友化学株式会社 半導体装置、半導体装置の製造方法、半導体基板、および半導体基板の製造方法
US20100148153A1 (en) * 2008-12-16 2010-06-17 Hudait Mantu K Group III-V devices with delta-doped layer under channel region
JP2010232568A (ja) * 2009-03-29 2010-10-14 Univ Of Tokyo 半導体デバイス及びその製造方法
US8455860B2 (en) * 2009-04-30 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing source/drain resistance of III-V based transistors
WO2010137260A1 (ja) * 2009-05-26 2010-12-02 住友化学株式会社 半導体基板、半導体基板の製造方法、および電子デバイス
CN102460642A (zh) * 2009-06-24 2012-05-16 株式会社半导体能源研究所 半导体衬底的再加工方法及soi衬底的制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101960605A (zh) * 2008-03-26 2011-01-26 国立大学法人东京大学 半导体基板、半导体装置、及半导体装置的制造方法

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