KR20140027938A - 반도체 기판, 전계 효과 트랜지스터, 반도체 기판의 제조 방법, 및 전계 효과 트랜지스터의 제조 방법 - Google Patents

반도체 기판, 전계 효과 트랜지스터, 반도체 기판의 제조 방법, 및 전계 효과 트랜지스터의 제조 방법 Download PDF

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KR20140027938A
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히사시 야마다
노보루 후쿠하라
마사히코 하타
마사후미 요코야마
상현 김
미츠루 다케나카
신이치 다카기
데츠지 야스다
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스미또모 가가꾸 가부시키가이샤
고쿠리츠다이가쿠호우진 도쿄다이가쿠
내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지
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Abstract

본 발명은, DWB법에 있어서의 접합 시에, 반도체층이 받는 손상을 작게 하고, 받은 손상의 영향 및 계면 준위의 영향을 낮게 억제하고, 높은 캐리어 이동도를 갖는 트랜지스터를 제공하는 것을 목적으로 한다. 본 발명은, 베이스 기판(102)과 제1 절연체층(104)과 반도체층(106)을 갖고, 제1 절연체층(102)이, 비정질형 금속 산화물 또는 비정질형 금속 질화물로 이루어지며, 반도체층(106)이, 제1 결정층(108) 및 제2 결정층(110)을 포함하고, 제1 결정층(108)의 전자 친화력 Ea1이, 제2 결정층(110)의 전자 친화력 Ea2보다 큰 반도체 기판을 제공한다.

Description

반도체 기판, 전계 효과 트랜지스터, 반도체 기판의 제조 방법, 및 전계 효과 트랜지스터의 제조 방법{SEMICONDUCTOR SUBSTRATE AND METHOD OF PRODUCING SAME, AND FIELD EFFECT TRANSISTOR AND METHOD OF PRODUCING SAME}
본 발명은, 반도체 기판, 전계 효과 트랜지스터, 반도체 기판의 제조 방법 및 전계 효과 트랜지스터의 제조 방법에 관한 것이다. 또한 본원은, 2009년, NEDO, 「나노 엘렉트로닉스 반도체 신재료·신구조 나노 전자 디바이스 기술 개발-실리콘 플랫폼상 III-V족 반도체 채널 트랜지스터 기술의 연구 개발」 위탁 연구 산업 기술력 강화법 제19조의 적용을 받는 특허 출원이다.
III-V족 화합물 반도체층을 채널층에 이용하는 III-V족 MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)는, 전자 이동도가 높고, 고주파 동작 및 대전력 동작에 적합한 스위칭 디바이스로서 기대되고 있다. 또한, III-V족 MISFET은, 실리콘을 채널 재료에 이용하는 Si CMOSFET(Complementary Metal-Oxide-Semiconductor Field Effect Transistor)의 대체 소자로서 유망시되고 있다. III-V족 MISFET로 상보형 소자를 구성하고, LSI(Large Scale Integration)를 제조하는 경우, 기존 제조 장치 및 기존 공정을 이용할 수 있는 것을 고려하면, 실리콘 기판 상에 III-V족 MISFET을 형성하는 것이 바람직하다.
또, III-V족 화합물 반도체층을 채널층에 이용하는 MISFET는, 비특허문헌 1∼2에 기재되어 있다. 또한, 반도체와 절연체의 계면에 형성되는 에너지 준위(본 명세서 중에서는 「계면 준위」라고 함)의 저감에는, 예컨대 화합물 반도체의 표면을 황화물로 처리하는 것이 유효한 것이 비특허문헌 3에 기재되어 있다.
비특허문헌 1 : Ren, F. 외, Demonstration of enhancement-mode p- and n-channel GaAs MOSFETs with Ga2O3(Gd2O3) As gate oxide. Solid State Electron. 41, 1751-1753 (1997). 비특허문헌 2 : Chin, H. C. 외, Silane-ammonia surface passivation for gallium arsenide surface-channel n-MOSFETs. IEEE Electron Device Lett. 30, 110-112 (2009). 비특허문헌 3 : S.Arabasz, 외 저, Vac. 80권(2006년), 888페이지
III-V족 MISFET을 실리콘 기판상에 제조하기 위해서는, 실리콘 기판상에 III-V족 화합물 반도체층을 형성해야 한다. 그러나, III-V족 화합물 반도체층과 실리콘 기판의 격자 미스 매치가 크기 때문에, 고품질인 III-V족 화합물 반도체층을 에피택셜 결정 성장에 의해 형성하는 것은 곤란하다.
한편, 광디바이스의 집적화 기술로서 알려져 있는 DWB(direct wafer bonding)법, 즉 기판을 직접 접합시키는 방법을 이용하여 실리콘 기판상에 III-V족 화합물 반도체층을 형성하는 것이 생각된다. 그러나 DWB법에서는, 실리콘 기판과 III-V족 화합물 반도체층을 접합시킴으로써, III-V족 화합물 반도체층에 결정 결함의 발생 등의 손상이 가해지는 경우가 있다. 이 손상의 크기가, III-V족 화합물 반도체층을 MISFET의 채널층으로서 사용하는 경우에 허용할 수 있는 손상의 크기를 넘어버리면, 해당 III-V족 화합물 반도체층을 MISFET의 채널층으로서 사용하는 것이 곤란해진다. 특히, III-V족 화합물 반도체층의 두께가 매우 얇은 극박막 보디 구조의 MISFET에서는, III-V족 화합물 반도체층으로의 손상이 보다 현저해진다.
또한, III-V족 MISFET의 성능을 더욱 높이는 요청이 강하다. 특히, 높은 캐리어의 이동도를 실현하는 요청은 강하다. 채널층과 게이트 절연층의 계면에 계면 준위가 있고, 거기에 캐리어가 트랩되면, 쿨롱 산란 등에 의해 캐리어의 이동도가 저하하기 때문에, 계면 준위를 더욱 저감시키는 것이 바람직하다. 또한, MIS 계면이, 어느 정도 높은 계면 준위 밀도를 갖더라도, 해당 계면 준위의 영향을 낮게 억제하는 방책을 실시함으로써, FET의 성능을 높이는 것이 요구된다.
본 발명의 목적은, DWB법에 있어서의 접합 시에 III-V족 화합물 반도체층이 받는 손상을 작게 하고, 받은 손상의 영향 및 계면 준위의 영향을 낮게 억제하여, 높은 캐리어의 이동도를 갖는 III-V족 MISFET을 제공하는 것에 있다.
상기 과제를 해결하기 위해서, 본 발명의 제1 양태에 있어서는, 베이스 기판과 제1 절연체층과 반도체층을 갖고, 베이스 기판, 제1 절연체층 및 반도체층이, 베이스 기판, 제1 절연체층, 반도체층의 순서로 위치하고, 제1 절연체층이, 비정질형 금속 산화물 또는 비정질형 금속 질화물로 이루어지며, 반도체층이, 제1 결정층 및 제2 결정층을 포함하고, 제1 결정층 및 제2 결정층이, 베이스 기판의 측으로부터, 제1 결정층, 제2 결정층의 순서로 위치하며, 제1 결정층의 전자 친화력 Ea1이, 제2 결정층의 전자 친화력 Ea2보다 큰 반도체 기판을 제공한다.
반도체층이, 제3 결정층을 더욱 포함해도 좋고, 이 경우, 제1 결정층, 제2 결정층 및 제3 결정층이, 베이스 기판 측으로부터, 제3 결정층, 제1 결정층, 제2 결정층의 순서로 위치하고, 제3 결정층의 전자 친화력 Ea3이, 제1 결정층의 전자 친화력 Ea1보다 작다. 제1 결정층으로서 Inx1Ga1 -x1As(0<x1≤1)를 예시할 수 있고, 제2 결정층으로서 Inx2Ga1 -x2As(0≤x2<1)를 예시할 수 있으며, 제3 결정층으로서 Inx3Ga1 -x3As(0≤x3<1)를 예시할 수 있고, x1>x2, 그리고, x1>x3의 관계를 만족하는 것이 바람직하다. 반도체층의 두께는, 20 ㎚ 이하인 것이 바람직하다.
본 발명의 제2 양태에 있어서는, 상기한 반도체 기판에 있어서의 반도체층에, 전기적으로 접속된 소스 전극 및 드레인 전극을 구비하는 전계 효과 트랜지스터를 제공한다.
반도체층이, 소스 전극과 접촉하는 소스 영역 또는 드레인 전극과 접촉하는 드레인 영역을 갖고, 이 경우, 소스 영역 또는 드레인 영역이, 반도체층을 구성하는 III족 원자 및 V족 원자로 이루어지는 군에서 선택된 적어도 1종의 원자와 금속 원자의 합금을 포함해도 좋다. 금속 원자는 니켈 원자인 것이 바람직하다. 반도체층의 베이스 기판과는 반대의 측에 게이트 전극을 갖고, 소스 영역의 드레인 영역측에 위치하는 계면 및 드레인 영역의 소스 영역측에 위치하는 계면이, 게이트 전극과 베이스 기판으로 끼워진 반도체층의 영역인 게이트 전극밑 영역에 형성되어 있는 것이 바람직하다. 이에 따라, 채널 길이 100 ㎚ 이하의 플레이너형 MOSFET을 제작할 수 있다. 전계 효과 트랜지스터가 n 채널형 전계 효과 트랜지스터인 경우, 소스 영역 또는 드레인 영역은, 도너 불순물 원자를 더욱 포함해도 좋다. 전계 효과 트랜지스터가 p 채널형 전계 효과 트랜지스터인 경우, 소스 영역 또는 드레인 영역은, 억셉터 불순물 원자를 더욱 포함해도 좋다.
본 발명의 제3 양태에 있어서는, 반도체층 형성 기판상에 반도체층을 에피택셜 결정 성장법에 의해 형성하는 반도체층 형성 단계와, 반도체층상에 제1 절연체층을 원자층 퇴적법에 의해 성막(成膜)하는 제1 절연체층 형성 단계와, 제1 절연체층상에 베이스 기판을 접합하는 접합 단계와, 반도체층으로부터 반도체층 형성 기판을 제거하는 제거 단계를 포함하고, 반도체층 형성 단계가, 반도체층 형성 기판상에 제2 결정층을 에피택셜 결정 성장법에 의해 형성하는 제1 단계와, 제1 단계 후에, 제2 결정층의 전자 친화력 Ea2보다 큰 전자 친화력 Ea1을 갖는 제1 결정층을, 제2 결정층상에 에피택셜 결정 성장법에 의해 형성하는 제2 단계를 갖는 반도체 기판의 제조 방법을 제공한다.
반도체층 형성 단계가, 제2 단계 후에, 제1 결정층의 전자 친화력 Ea1보다 작은 전자 친화력 Ea3을 갖는 제3 결정층을, 제1 결정층상에 에피택셜 결정 성장법에 의해 형성하는 제3 단계를 더 가져도 좋다.
본 발명의 제4 양태에 있어서는, 상기한 반도체 기판의 제조 방법에 의해 제조된 반도체 기판의 반도체층의 위에, 원자층 퇴적법에 의해 제2 절연체층을 성막하는 단계와, 제2 절연체층의 위에 게이트 전극을 형성하는 단계와, 게이트 전극이 형성된 영역 이외의 제2 절연체층의 일부를 에칭하여, 반도체층에 도달하는 개구를 형성하는 단계와, 개구에 의해 노출되는 반도체층에 접하는 금속막을 형성하는 단계와, 금속막을 열처리하여, 금속막과 접하는 반도체층의 부분에 소스 영역 또는 드레인 영역 중 적어도 한쪽을 형성하는 단계를 포함한 전계 효과 트랜지스터의 제조 방법을 제공한다.
소스 영역 또는 드레인 영역 중 적어도 한쪽을 형성하는 단계에 있어서, 열처리의 온도 및 시간으로부터 선택된 1이상의 조건을 제어할 수 있고, 이 조건의 제어에 의해, 소스 영역의 드레인 영역측에 위치하는 계면 및 드레인 영역의 소스 영역측에 위치하는 계면으로부터 선택된 1이상의 계면의 위치를, 게이트 전극과 베이스 기판으로 끼워진 반도체층의 영역인 게이트 전극밑 영역에 형성하도록 제어할 수 있다.
도 1은 반도체 기판(100)의 단면을 나타낸다.
도 2는 반도체 기판(100)의 제조 과정에서의 단면을 나타낸다.
도 3은 반도체 기판(100)의 제조 과정에서의 단면을 나타낸다.
도 4는 반도체 기판(100)의 제조 과정에서의 단면을 나타낸다.
도 5는 전계 효과 트랜지스터(200)의 단면을 나타낸다.
도 6은 전계 효과 트랜지스터(200)의 제조 과정에서의 단면을 나타낸다.
도 7은 전계 효과 트랜지스터(200)의 제조 과정에서의 단면을 나타낸다.
도 8은 전계 효과 트랜지스터(200)의 제조 과정에서의 단면을 나타낸다.
도 9는 반도체 기판(300)의 단면을 나타낸다.
도 10은 전계 효과 트랜지스터(400)의 단면을 나타낸다.
도 11은 전계 효과 트랜지스터(500)의 단면을 나타낸다.
도 12는 전계 효과 트랜지스터(600)의 단면을 나타낸다.
도 13은 실시예 1의 전계 효과 트랜지스터의 단면 TEM 사진을 나타낸다.
도 14는 실시예 1의 전계 효과 트랜지스터의 Id-Vg 특성을 나타낸다.
도 15는 실시예 1의 전계 효과 트랜지스터의 Id-Vd 특성을 나타낸다.
도 16은 실시예 1의 전계 효과 트랜지스터의 이동도를 나타낸다.
도 17은 실시예 1의 전계 효과 트랜지스터의 Id-Vg 특성을 나타낸다.
도 18은 실시예 1의 전계 효과 트랜지스터의 Id-Vg 특성을 나타낸다.
도 19는 실시예 1의 전계 효과 트랜지스터의 이동도를 나타낸다.
도 20은 실시예 1의 전계 효과 트랜지스터의 이동도의 채널층 두께 의존성을 나타낸다.
도 21은 실시예 2의 전계 효과 트랜지스터의 단면 TEM 사진을 나타낸다.
도 22 는 실시예 2의 전계 효과 트랜지스터의 Id-Vg 특성을 나타낸다.
도 23은 실시예 2의 전계 효과 트랜지스터의 이동도를 나타낸다.
도 24는 실시예 3의 전계 효과 트랜지스터의 단면 TEM 사진을 나타낸다.
도 25는 실시예 3의 전계 효과 트랜지스터의 단면 TEM 사진을 나타낸다.
도 26은 실시예 3의 전계 효과 트랜지스터의 Id-Vg 특성을 나타낸다.
도 27은 실시예 3의 전계 효과 트랜지스터의 Id-Vd 특성을 나타낸다.
도 28은 전계 효과 트랜지스터의 서브 임계(S.S.)치의 채널 길이 의존성을 나타낸다.
도 29는 전계 효과 트랜지스터의 드레인 전압에 의한 장벽 저하 효과(DIBL)치의 채널 길이 의존성을 나타낸다.
도 30은 실시예 3의 전계 효과 트랜지스터의 임계치(Vth)의 채널 길이 의존성을 나타낸다.
도 31은 실시예 3의 전계 효과 트랜지스터의 S.S.치의 채널 길이 의존성을 나타낸다.
도 32는 실시예 3의 전계 효과 트랜지스터의 DIBL치의 채널 길이 의존성을 나타낸다.
도 33은 실시예 3의 전계 효과 트랜지스터의 온 전류·오프 전류 특성을 나타낸다.
도 34는 실시예 3의 전계 효과 트랜지스터의 온 전류의 DIBL 의존성을 나타낸다.
도 35는 실시예 3의 전계 효과 트랜지스터의 총 저항치의 채널 길이 의존성을 나타낸다.
도 36은 실시예 3 및 참조예에 있어서의 전계 효과 트랜지스터의 S.S.값의 채널 길이 의존성을 나타낸다.
도 37은 실시예 3 및 참조예에 있어서의 전계 효과 트랜지스터의 DIBL치의 채널 길이 의존성을 나타낸다.
도 1은, 반도체 기판(100)의 단면을 나타낸다. 반도체 기판(100)은, 베이스 기판(102)과 제1 절연체층(104)과 반도체층(106)을 갖는다. 베이스 기판(102), 제1 절연체층(104) 및 반도체층(106)은, 베이스 기판(102), 제1 절연체층(104), 반도체층(106)의 순서로 위치한다.
베이스 기판(102)으로서, 표면이 실리콘 결정인 기판을 들 수 있다. 표면이 실리콘 결정인 기판으로서, 실리콘 기판 또는 SOI(Silicon on Insulator) 기판을 들 수 있고, 저렴한 실리콘 기판이 생산상 바람직하다. 베이스 기판(102)으로서 표면이 실리콘 결정인 기판을 이용함으로써, 기존의 제조 장치 및 기존의 제조 프로세스를 이용할 수 있어, 연구 개발 및 제조의 효율을 높일 수 있다. 베이스 기판(102)은, 표면이 실리콘 결정인 기판에 한정되지 않고, 유리, 세라믹스 등의 절연체 기판, 금속 등의 도전체 기판 또는 탄화실리콘 등의 반도체 기판이라도 좋다.
제1 절연체층(104)은, 비정질형 금속 산화물 또는 비정질형 금속 질화물로 이루어진다. 제1 절연체층(104)으로서, Al2O3, SiO2, AlN, AlON, HfO2, HfSiON, ZrO2, SiNx(예컨대 Si3N4) 및 Ta2O5 중 적어도 하나로 이루어지는 층, 또는 이들 중에서 선택된 적어도 2층의 적층을 들 수 있다.
후에 설명하듯이, 반도체층(106)은, 접합법에 의해, 베이스 기판(102)상에 제1 절연체층(104)을 통해 형성된다. 따라서, 제1 절연체층(104)의 표면은, 평탄 한 것이 바람직하다. 제1 절연체층(104)은, 원자층 퇴적법(ALD법)에 의해 형성된 금속 산화물 혹은 금속 질화물, 또는 열산화에 의해 형성한 SiO2로 이루어지는 것이 바람직하다. 표면 평탄성의 지표로서, AFM(Atomic Force Microscope)를 이용하여 관찰한 표면 거칠기의 RMS(Root Mean Square)치를 이용할 수 있고, 제1 절연체층(104)의 표면의 RMS치는 1 ㎚ 이하인 것이 바람직하다. 제1 절연체층(104)을 원자층 퇴적법(ALD법)에 의해 형성함으로써, 표면이 평탄한 비정질형의 Al2O3, SiO2, AlN, AlON, HfO2, HfSiON, ZrO2, SiNx(예컨대 Si3N4) 및 Ta2O5에서 선택된 1이상의 층을 포함하는 제1 절연체층(104)을 형성할 수 있다. 또한, 제1 절연체층(104)을 열산화법에 의해 형성함으로써, 표면이 평탄한 비정질형의 SiO2를 형성할 수 있다. SiO2 및 Al2O3은 열적 안정성이 높기 때문에, 제1 절연체층(104)에 SiO2 및 Al2O3에서 선택된 1이상의 절연층을 이용함으로써, 프로세스 내성(후의 공정에 높은 기판 온도에서의 프로세스를 적용할 수 있는 제조 공정상의 이점)을 높일 수 있어, 보다 바람직하다.
또한, 베이스 기판(102)과 반도체층(106)을 직접 접합시키면, 베이스 기판(102)과 반도체층(106) 사이의 격자 정수의 차이에 기인하는 응력이 발생하는 경우가 있고, 이 응력에 의해, 반도체층(106)에 결정 결함이 생기는 경우가 있다. 이것에 대하여 본 예의 반도체 기판(100)은, 베이스 기판(102)과 반도체층(106) 사이에, 비정질형 금속 산화물 또는 비정질형 금속 질화물로 이루어지는 제1 절연체층(104)을 갖는다. 제1 절연체층(104)은, 결정 구조를 갖지 않기 때문에, 본 예의 반도체 기판(100)에서는, 베이스 기판(102)과 반도체층(106) 사이의 격자 정수의 차이에 기인하는 응력은 완화된다. 따라서, 반도체층(106)에 결정 결함이 생기기 어려워진다. 이와 같이, 베이스 기판(102)과 반도체층(106) 사이에 비정질형의 제1 절연체층(104)을 배치함으로써, 제조 과정에서의 반도체층(106)으로의 손상을 작게 할 수 있다.
반도체층(106)은, III-V족 화합물 반도체로 이루어진다. 반도체 기판(100)이 III-V족 화합물 반도체로 이루어지는 반도체층(106)을 가짐으로써, 베이스 기판(102)상에 이동도가 큰 고성능인 MISFET를 형성할 수 있다.
반도체층(106)의 두께는, 20 ㎚ 이하의 범위 내인 것이 바람직하다. 반도체층(106)의 두께를 20 ㎚ 이하로 함으로써 극박막 보디의 MISFET를 구성할 수 있다. 극박막 보디의 MISFET는, 단채널 효과를 억제하고, 누설 전류를 감소할 수 있다. 반도체층(106)의 두께는, 10 ㎚ 이하로 하는 것이 보다 바람직하다.
제1 절연체층(104)과 반도체층(106)이 접하여 위치하는 경우, 반도체층(106)은, 제1 절연체층(104)과 접하는 면에 있어서, 유황 원자로 종단되어 있어도 좋다. 이 경우, 제1 절연체층(104)과 반도체층(106)의 계면에 있어서의 계면 준위 밀도를 감소시킬 수 있다.
반도체층(106)은, 제1 결정층(108) 및 제2 결정층(110)을 포함한다. 제1 결정층(108) 및 제2 결정층(110)은, 베이스 기판(102)의 측으로부터, 제1 결정층(108), 제2 결정층(110)의 순서로 위치한다. 제1 결정층(108)은, 제2 결정층(110)에 격자 정합 또는 의사 격자 정합한다. 그리고 제1 결정층(108)의 전자 친화력 Ea1이, 제2 결정층(110)의 전자 친화력 Ea2보다 커지도록 제1 결정층(108) 및 제2 결정층(110)을 형성한다. 제1 결정층(108)의 전자 친화력 Ea1을, 제2 결정층(110)의 전자 친화력 Ea2보다 크게 함으로써, 캐리어 전자가 제1 결정층(108)에 많이 분포하게 된다. 즉, 제2 결정층(110)의 위에 절연층을 형성하고, 절연층과 제2 결정층(110)의 계면에 계면 준위가 생긴 경우라도, 계면 준위에 의한 캐리어 전자의 산란이 발생하기 어려워진다. 이 때문에, 반도체층(106)을 채널층으로 하는 반도체 소자를 형성한 경우에, 이 채널층에 있어서의 전자 이동도를 크게 할 수 있다.
제1 결정층(108)으로서 InGaAs 또는 InAs를 예시할 수 있고, 이 경우, 제2 결정층(110)으로서 InGaAsP를 예시할 수 있다. 제1 결정층(108)으로서 Inx1Ga1 -x1As(0<x1≤1)을 예시할 수 있고, 이 경우, 제2 결정층(110)으로서 Inx2Ga1 -x2As(0≤x2<1, x1>x2)를 예시할 수 있다. 제1 결정층(108)으로서 Inx1Ga1 -x1As(0.53≤x1≤1)를 예시할 수 있고, 이 경우, 제2 결정층(110)으로서 Inx2Ga1 -x2As(0≤x2<0.53)를 예시할 수 있다. 제1 결정층(108)으로서 In0 .7Ga0 .3As를 예시할 수 있고, 이 경우, 제2 결정층(110)으로서 In0 .3Ga0 .7As를 예시할 수 있다. 제1 결정층(108)으로서 InAs를 예시할 수 있고, 이 경우, 제2 결정층(110)으로서 In0 .3Ga0 .7As를 예시할 수 있다.
제1 결정층(108)의 두께는, 10 ㎚ 이하의 범위 내로 할 수 있고, 특히, 5 ㎚ 이하의 범위 내인 것이 바람직하다. 제2 결정층(110)의 두께는, 10 ㎚ 이하의 범위 내로 할 수 있고, 특히, 2 ㎚∼5 ㎚의 범위 내인 것이 바람직하다. 제2 결정층(110)의 적어도 일부에 불순물이 도핑되어 있어도 좋다.
도 2부터 도 4는, 반도체 기판(100)의 제조 과정에서의 단면을 나타낸다. 도 2에 나타낸 바와 같이, 반도체층 형성 기판(120)을 준비하고, 반도체층 형성 기판(120)상에 반도체층(106)을 에피택셜 결정 성장법에 의해 형성한다. 그 후, 반도체층(106)상에 제1 절연체층(104)을 원자층 퇴적법에 의해 성막한다.
반도체층 형성 기판(120)으로서, InP 기판을 들 수 있다. InP 기판을 반도체층 형성 기판(120)에 이용함으로써, 고품질인 III-V족 화합물의 반도체층(106)을 형성할 수 있다.
반도체층(106)은, 제2 결정층(110)을 에피택셜 결정 성장법에 의해 형성한 후, 제1 결정층(108)을 에피택셜 결정 성장법에 의해 형성한다. 여기서 제1 결정층(108)의 전자 친화력 Ea1이, 제2 결정층(110)의 전자 친화력 Ea2보다 커지도록 제2 결정층(110) 및 제1 결정층(108)을 형성한다.
반도체층(106)의 에피택셜 성장법에 의한 형성에는, MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용할 수 있다. MOCVD법에 있어서, In 소스에는 TMIn(트리메틸인듐)을, Ga 소스에는 TMGa(트리메틸갈륨)을, As 소스에는 AsH3(아루신), P 소스에는 PH3(포스핀)을 이용할 수 있다. 캐리어 가스에는 수소를 이용할 수 있다. 반응 온도는, 300℃부터 900℃의 범위에서, 바람직하게는 450℃∼750℃의 범위에서 적절하게 선택할 수 있다. 반응 시간을 적절하게 선택함으로써 에피택셜 성장층의 두께를 제어할 수 있다.
제1 절연체층(104)을 원자층 퇴적법(ALD법)에 의해 형성함으로써, 제1 절연체층(104)을 평탄하게 형성할 수 있기 때문에, 제1 절연체층(104)과 반도체층(106) 사이의 밀착성이 높아지고, 제1 절연체층(104)과 베이스 기판(102)을 접합시키는 공정에 있어서 반도체층(106)으로의 손상을 경감할 수 있다. 접합 공정의 상세는, 후술한다.
도 3에 나타낸 바와 같이, 베이스 기판(102)을 별도 준비하고, 제1 절연체층(104)의 표면과 베이스 기판(102)의 표면을 아르곤 빔(122)으로 활성화한다. 그 후, 도 4에 나타낸 바와 같이, 아르곤 빔(122)으로 활성화된 제1 절연체층(104)의 표면과 베이스 기판(102)의 표면을 접합시켜 접합한다. 접합은 실온에서 행할 수 있다. 또, 활성화는 아르곤 빔(122)으로 행할 필요는 없고, 다른 희가스 등의 빔으로 행해도 좋다. 그 후, HCl 용액 등으로 에칭함으로써, 반도체층 형성 기판(120)을 제거한다. 이와 같이 하여, 도 1에 나타내는 반도체 기판(100)을 제조할 수 있다.
또 접합 전에, 베이스 기판(102)의 표면에 ALD법에 의한 절연층을 형성하고, 베이스 기판(102) 표면의 절연층과 제1 절연체층(104)을 접합해도 좋다. 또한, 아르곤 빔(122) 등으로 활성화하는 대신에, 베이스 기판(102)상의 절연층의 표면 및 제1 절연체층(104)의 표면을 접합시키기 전에 친수화 처리할 수 있다. 친수화 처리한 경우는, 베이스 기판(102)과 제1 절연체층(104)을 접합시킨 후에 가열하는 것이 바람직하다. 또한, 반도체층(106)의 형성과 제1 절연체층(104)의 형성 사이에, 반도체층(106)의 표면을 유황 종단 처리해도 좋다.
도 5는, 전계 효과 트랜지스터(200)의 단면을 나타낸다. 전계 효과 트랜지스터(200)는, 도 1에 나타낸 반도체 기판(100)을 이용하여 형성된다. 전계 효과 트랜지스터(200)는, 반도체 기판(100)상에 소스 전극(202) 및 드레인 전극(204)을 구비한다. 소스 전극(202) 및 드레인 전극(204)은, 반도체 기판(100)의 반도체층(106)에, 전기적으로 접속되어 있다. 반도체층(106)은, 소스 영역(206) 및 드레인 영역(208)을 갖는다. 소스 영역(206)은 소스 전극(202)과 접촉하고, 드레인 영역(208)은 드레인 전극(204)과 접촉한다. 전계 효과 트랜지스터(200)는, 반도체층(106)과 제1 절연체층(104)이 접하는 면과 대향하는 반도체층(106)의 다른 면에, 제2 절연체층(210)을 갖는다. 제2 절연체층(210)은, 반도체층(106) 중, 소스 영역(206) 및 드레인 영역(208)으로 끼워지는 영역상에 설치되어 좋다. 또한, 전계 효과 트랜지스터(200)는, 제2 절연체층(210)상에 게이트 전극(212)을 구비한다. 제2 절연체층(210)의 일부는 게이트 절연막으로서 기능한다. 또한, 소스 영역(206)의 드레인 영역(208)측에 위치하는 계면, 및, 드레인 영역(208)의 소스 영역(206)측에 위치하는 계면 중 적어도 한쪽이, 게이트 전극(212)과 베이스 기판(102)으로 끼워진 반도체층(106)의 영역인 게이트 전극밑 영역에 형성된다. 여기서, 게이트 전극(212)과 베이스 기판(102)으로 끼워진 영역이란, 게이트 전극(212) 및 베이스 기판(102)의 사이에 있어서, 게이트 전극(212) 및 베이스 기판(102)의 쌍방과 중복되는 영역을 가리킨다. 또한, 소스 영역(206)의 드레인 영역(208)측에 위치하는 계면이란, 소스 영역(206)의 계면 중, 드레인 영역(208)과의 거리가 가장 가까운 계면을 가리켜도 좋다. 또한, 드레인 영역(208)의 소스 영역(206)측에 위치하는 계면이란, 드레인 영역(208)의 계면 중, 소스 영역(206)과의 거리가 가장 가까운 계면을 가리켜도 좋다.
소스 영역(206) 또는 드레인 영역(208)은, 반도체층(106)을 구성하는 III족 원자 및 V족 원자로 이루어지는 군에서 선택된 적어도 1종의 원자와 금속 원자의 합금을 포함한다. 즉, 소스 영역(206) 및 드레인 영역(208) 중 적어도 한쪽(바람직하게는 소스 영역(206) 및 드레인 영역(208)의 쌍방)은, 반도체층(106)이 상기한 금속 원자에 의해 메탈라이즈된 영역이다. 해당 금속 원자로서 니켈 원자, 코발트 원자를 들 수 있고, 특히 니켈 원자가 바람직하다. 합금은, 니켈 원자 및 코발트 원자로 이루어지는 군에서 선택된 적어도 1종의 원자와, III족 원자 및 V족 원자의 합금을 들 수 있고, III족 원자, V족 원자 및 니켈 원자의 3원소로 이루어지는 합금인 것이 바람직하다.
소스 영역(206) 또는 드레인 영역(208)이 상기한 합금을 포함하는 것으로부터, 소스 전극(202)과 소스 영역(206)의 컨택트, 및 드레인 전극(204)과 드레인 영역(208)의 컨택트가 오믹 컨택트가 되고, 전계 효과 트랜지스터(200)의 온 전류를 크게 할 수 있다. 또한, 소스·드레인 사이에서의 저항이 작아지기 때문에, 채널 저항을 낮게 할 필요가 없고, 도핑 불순물 원자의 농도를 적게 할 수 있다. 이 결과, 채널층에서의 캐리어의 이동도를 크게 할 수 있다.
전계 효과 트랜지스터(200)가 n 채널형 전계 효과 트랜지스터인 경우, 소스 영역(206) 또는 드레인 영역(208)은, 도너 불순물 원자를 더 포함해도 좋다. 도너 불순물 원자로서, Si, S, Se 또는 Ge를 들 수 있다. 전계 효과 트랜지스터(200)가 p 채널형 전계 효과 트랜지스터인 경우, 소스 영역(206) 또는 드레인 영역(208)은, 억셉터 불순물 원자를 더욱 포함하여 좋다. 억셉터 불순물 원자로서, Zn, C 또는 Mg를 들 수 있다.
제2 절연체층(210)과 제2 결정층(110)의 유전율, 막 두께 및 전자 친화력은, 수 1의 관계를 만족하도록 선택하는 것이 바람직하다.
(수 1)
(ε1·d0)/(ε0·d1)>(V-δ)/δ
다만, d0 및 ε0은 게이트 전극(212)과 제1 결정층(108)으로 끼워진 게이트하 영역에서의 제2 절연체층(210)의 두께 및 비유전율을 나타내고, d1 및 ε1은 게이트하 영역에서의 제2 결정층(110)의 두께 및 비유전율을 나타낸다. δ는, 제2 결정층(110)과 제1 결정층(108)의 전자 친화력의 차이이며, δ=Ea1-Ea2이다. V는, V=Vg-Vt로 정의된 전압이며, Vg는 전계 효과 트랜지스터(200)의 게이트 전극(212)에 인가하는 전압이며, Vt는 임계치 전압이다. 전압 V는, 임계치 전압 이상의 전압을 게이트 전극(212)에 가하여 전계 효과 트랜지스터(200)를 동작시킨 경우에, 게이트하 영역의 제2 결정층(110)과 제2 절연체층(210)의 적층 구조의 부분에 인가되는 전압으로서 근사할 수 있다.
전계 효과 트랜지스터(200)의 소스 전극(202)과 드레인 전극(204) 사이를 캐리어가 이동하는 상태에 있어서 수 1의 관계를 만족함으로써, 제1 결정층(108)과 제2 결정층(110)의 계면에 많은 채널 전자를 유기할 수 있다. 그 때문에, 제2 절연체층(210)과 제2 결정층(110) 사이에 존재하는 계면 준위의, 채널전자로의 영향을 저감시킬 수 있다. 그 결과, 채널 전자의 이동도를 높게 할 수 있다. 전계 효과 트랜지스터(200)를 CMOS 회로에 이용하는 경우, 전원 전압은 0.4V 이상 1.0V 이하인 것이 바람직하다.
또, 수 1의 관계는, 이하와 같이 유도할 수 있다. 게이트하 영역의 제2 결정층(110)과 제2 절연체층(210)의 적층 구조의 부분에 전압 V가 인가되었을 때, 제2 결정층(110)에서의 전압 강하 ΔV를 수 2로 나타낼 수 있다.
(수 2)
ΔV=V×(d1/ε1)/((d1/ε1)+d0/ε0)
여기서 ΔV<δ이면, 많은 채널 전자를 제2 절연체층(210)과 제2 결정층(110) 사이에 유기할 수 있다. 따라서 수 3이 얻어진다.
(수 3)
V×(d1/ε1)/((d1/ε1)+d0/ε0)<δ
수 3을 정리함으로써 수 1이 얻어진다. 즉, 수 1의 관계가 만족되는 경우에, 제1 결정층(108)과 제2 결정층(110)의 계면에 고이동도 채널 전자를 유기할 수 있다.
도 6부터 도 8은, 전계 효과 트랜지스터(200)의 제조 과정에서의 단면을 나타낸다. 도 6에 나타낸 바와 같이, 반도체 기판(100)의 위에 원자층 퇴적법에 의해 제2 절연체층(210)을 형성하고, 게이트 전극(212)이 되는 금속층(211)을 형성한다. 도 7에 나타낸 바와 같이, 금속층(211)을 패터닝하여 게이트 전극(212)을 형성하고, 게이트 전극(212)을 마스크로 하여 제2 절연체층(210)을 패터닝한다. 즉, 게이트 전극(212)이 형성된 영역 이외의 제2 절연체층(210)의 일부를 에칭하여, 반도체층(106)에 도달하는 개구를 형성한다.
또한 금속막(220)을 형성한다. 즉, 개구에 의해 노출하는 반도체층(106)에 접하는 금속막(220)을 형성한다. 금속막(220)은, 예컨대 스퍼터법 또는 증착법에 의해 형성할 수 있다. 금속막(220)으로서, 니켈막 또는 코발트막을 들 수 있고, 니켈막이 바람직하다. 도 8에 나타낸 바와 같이, 금속막(220)을 열처리하여, 금속막(220)과 접하는 반도체층(106)의 부분에 소스 영역(206) 또는 드레인 영역(208)을 형성한다. 미반응의 금속막(220)을 제거한 후, 소스 영역(206) 및 드레인 영역(208)의 위에 소스 전극(202) 및 드레인 전극(204)을 각각 형성하고, 도 5의 전계 효과 트랜지스터(200)를 제조할 수 있다.
또, 전계 효과 트랜지스터(200)가 N 채널형 전계 효과 트랜지스터인 경우, 금속막(220)이, 니켈 원자 및 도너 불순물 원자(Si 등)를 포함해도 좋다. 전계 효과 트랜지스터(200)가 P 채널형 전계 효과 트랜지스터인 경우, 금속막(220)이, 니켈 원자 및 억셉터 불순물 원자(Zn 등)를 포함해도 좋다. 금속막(220)의 열처리는, RTA(rapid thermal annealing)법에 의해 행하는 것이 바람직하다. RTA법을 이용하는 경우, 바람직하게는 어닐링 온도를 250℃로 할 수 있다. 상기와 같은 방법에 의해 소스 영역(206) 및 드레인 영역(208)을 셀프 얼라인으로 형성할 수 있다. 또, RTA법 등에 의한 어닐링 온도 혹은 어닐링 시간 또는 그 양방을 제어함으로써, 금속막(220)을 구성하는 금속 원자와, 반도체층(106)을 구성하는 반도체 원자의 가로 방향의 반응을 제어하고, 소스 영역(206) 및 드레인 영역(208)의 서로 대향하는 계면의 위치를 제어할 수 있다. 즉 소스 영역(206) 및 드레인 영역(208)의 게이트 전극밑 영역으로의 진입의 정도를 제어할 수 있다. 이에 따라, 채널 길이가 수십 ㎚ 정도(100 ㎚ 이하)인 플레이너형 MOSFET을 용이하게 제작할 수 있다.
상기한 반도체 기판(100) 및 그것을 이용한 전계 효과 트랜지스터(200)에 따르면, InP로 이루어지는 반도체층 형성 기판(120)상에 반도체층(106)을 에피택셜 성장법에 의해 형성하기 때문에, 반도체층(106)의 품질을 높게 할 수 있다. 또한 비정질형의 제1 절연체층(104)을 개재하여 반도체층(106)을 베이스 기판(102)에 접합시키기 때문에, 반도체층(106)의 품질을 높게 유지할 수 있다. 따라서, 이러한 반도체층(106)을 채널층에 이용하는 전계 효과 트랜지스터(200)의 성능을 높일 수 있다. 또한 반도체층(106)의 두께를 극박으로 함으로써 누설 전류를 저감시킬 수 있다. 또한 게이트 절연막에 먼 제1 결정층(108)의 전자 친화력 Ea1을, 게이트 절연막에 가까운 제2 결정층(110)의 전자 친화력 Ea2보다 크게 하기 때문에, 채널을 통과하는 캐리어 전자의 산란이 억제되어, 채널에 있어서의 캐리어의 이동도를 향상시킬 수 있다. 또한, 전계 효과 트랜지스터(200)의 소스 영역(206) 및 드레인 영역(208)이 금속화되어 있기 때문에, 소스·드레인 사이의 저항을 작게 할 수 있다. 소스·드레인 사이의 저항이 저감되기 때문에, 채널층으로의 도핑량을 감소시킬 수 있고, 캐리어의 이동도를 향상시킬 수 있다.
또한 도 9에 나타낸 바와 같이, 반도체층(106)은, 제3 결정층(302)을 더 포함해도 좋다. 도 9는, 반도체 기판(300)의 단면을 나타낸다. 반도체 기판(300)은, 반도체층(106)이 제3 결정층(302)을 더 포함하는 것 이외에는, 반도체 기판(100)과 동일한 구성을 가져 좋다. 반도체 기판(300)에 있어서, 제1 결정층(108), 제2 결정층(110) 및 제3 결정층(302)이, 베이스 기판(102)의 측으로부터, 제3 결정층(302), 제1 결정층(108), 제2 결정층(110)의 순서로 적층되어 있다. 제3 결정층(302)의 전자 친화력 Ea3이, 제1 결정층(108)의 전자 친화력 Ea1보다 작아지 도록 구성한다. 도 10은, 반도체 기판(300)을 이용한 전계 효과 트랜지스터(400)의 단면을 나타낸다. 전계 효과 트랜지스터(400)는, 반도체층(106)이 제3 결정층(302)을 더 갖는 것 이외에는, 전계 효과 트랜지스터(200)와 동일한 구성을 가져도 좋다.
반도체 기판(300) 및 전계 효과 트랜지스터(400)에 따르면, 제3 결정층(302)을 갖기 때문에, 반도체층(106) 내의 캐리어 전자가, 반도체층(106)과 제1 절연체층(104) 사이의 계면으로부터 멀어진다. 이 결과, 제1 절연체층(104)과 제3 결정층(302)의 계면에 있는 계면 준위에 기인한 캐리어 전자의 산란을 억제할 수 있다. 그 결과, 캐리어의 이동도가 향상된다. 또한, 제1 결정층이 Ea2<Ea1, 그리고, Ea3<Ea1을 만족하는 제2 결정층(110)과 제3 결정층(302)으로 끼워짐에 따라, 반도체층(106) 중의 채널 전자가 양자화된다. 그 때문에, 반도체층(106) 중의, 채널 전자의 수가 최대가 되는 위치를, 반도체층(106)과 제1 절연체층(104)의 계면, 및 반도체층(106)과 제2 절연체층(210)의 계면으로부터 멀게 할 수 있다. 따라서 캐리어의 이동도가 향상된다.
제3 결정층(302)은, 제1 결정층(108)에 격자 정합 또는 의사 격자 정합한다. 제1 결정층(108)이 InGaAs, 제2 결정층(110)이 InGaAsP인 경우, 제3 결정층(302)으로서 InGaAsP를 예시할 수 있다. 제1 결정층(108)이 Inx1Ga1 -x1As(0<x1≤1), 제2 결정층(110)이 Inx2Ga1 -x2As(0≤x2<1, x1>x2)인 경우, 제3 결정층(302)으로서 Inx3Ga1 -x3As(0≤x3<1, x1>x3)를 예시할 수 있다. 제1 결정층(108)으로서 Inx1Ga1 -x1As(0.53≤x1≤1)를 예시할 수 있으며, 이 경우, 제2 결정층(110)으로서 Inx2Ga1 -x2As(0≤x2<0.53)를 예시할 수 있고, 제3 결정층(302)으로서 Inx3Ga1 -x3As(0≤x3<0.53)를 예시할 수 있다. 또, x2=x3여도 좋다. 제1 결정층(108)이 In0 .7Ga0 .3As, 제2 결정층(110)이 In0 .3Ga0 .7As인 경우, 제3 결정층(302)으로서 In0 .3Ga0 .7As를 예시할 수 있다. 제1 결정층(108)이 InAs, 제2 결정층(110)이 In0 .3Ga0 .7As인 경우, 제3 결정층(302)으로서 In0.3Ga0.7As를 예시할 수 있다.
제3 결정층(302)의 두께는, 20 ㎚ 이하의 범위 내인 것이 좋고, 특히, 2 ㎚∼5 ㎚의 범위 내인 것이 바람직하다. 제3 결정층(302)은, 반도체층(106)의 제조 과정에 있어서, 제1 결정층(108)을 형성한 후에 에피택셜 성장법에 의해 형성할 수 있다.
상기한 설명에서는, 반도체 기판의 표면측에 게이트 전극(212)을 갖는 프론트 게이트형의 전계 효과 트랜지스터의 예에 관해서 설명했지만, 전계 효과 트랜지스터는, 도 11에 나타낸 바와 같은 백게이트 전극(502)을 갖는 구조를 채용해도 좋다. 즉 도 11에 나타내는 전계 효과 트랜지스터(500)는, 도 5 또는 도 10에 나타낸 전계 효과 트랜지스터(200) 또는 전계 효과 트랜지스터(400)의 구성에 대하여, 제2 절연체층(210) 및 게이트 전극(212)을 구비하지 않고, 제1 절연체층(104)과는 반대측의 베이스 기판(102)의 면에 백게이트 전극(502)을 구비하는 점에서 상이하다. 전계 효과 트랜지스터(500)는, 도 5 또는 도 10에 나타낸 전계 효과 트랜지스터(200) 또는 전계 효과 트랜지스터(400)와 동일한 소스 전극(202), 드레인 전극(204), 소스 영역(206), 드레인 영역(208), 반도체층(106), 제1 절연체층(104) 및 베이스 기판(102)을 가져도 좋다. 또한, 전계 효과 트랜지스터(500)에 있어서는, 제1 절연체층(104)의 일부가 게이트 절연층으로서 기능한다.
또한, 도 12에 나타낸 바와 같이, 전계 효과 트랜지스터는, 프론트 게이트 구조 및 백게이트 구조의 양 구조를 구비하는 더블 게이트 구조를 가져도 좋다. 즉, 도 12에 나타내는 전계 효과 트랜지스터(600)는, 베이스 기판(102)에 구비된 백게이트 전극(502)과, 반도체층(106)과 제1 절연체층(104)이 접하는 면과 대향하는 반도체층(106)의 다른 면에, 제2 절연체층(210)을 개재하여 구비된 게이트 전극(212)을 구비하고, 제1 절연체층(104) 및 제2 절연체층(210)의 일부를 게이트 절연막으로 한다. 전계 효과 트랜지스터(600)는, 도 5 또는 도 10에 나타낸 전계 효과 트랜지스터(200) 또는 전계 효과 트랜지스터(400)와 동일한 소스 전극(202), 드레인 전극(204), 소스 영역(206), 드레인 영역(208), 반도체층(106), 제1 절연체층(104) 및 베이스 기판(102)을 가져 좋다.
(실시예 1)
면방위(001)의 InP 기판상에, MOVPE(Metal Organic Vapor Phase Epitaxy)법에 의해 InGaAs층을 에피택셜 성장하고, InGaAs층상에 ALD법에 의해 Al2O3층을 형성했다. 별도 실리콘 기판상에 ALD법에 의해 Al2O3층을 형성했다. InP 기판과 실리콘 기판의 각각의 Al2O3층을 친수화 처리하고, InP 기판과 실리콘 기판을 접합시킨 후, HCl 용액에 의해 InP를 선택적으로 제거했다. 이에 따라 InGaAs층/Al2O3층(BOX층)/실리콘 기판을 포함하는 반도체 기판을 제작했다.
상기 반도체 기판의 InGaAs층 표면을, 아세톤, NH4OH, (NH4)2S로 세정하고 유황 종단 처리를 한 후에, InGaAs층 상에, 10 ㎚ 두께의 Al2O3층을 ALD법에 의해 형성했다. 유황 종단 처리에 있어서는, 아세톤, NH4OH를 이용하지 않고서, (NH4)2S만을 이용해도 좋다. 탄탈로 이루어지는 게이트 전극을 스퍼터법으로 형성하고, 포스트 메탈라이제이션 어닐링을 실시한 후, 20 ㎚ 두께의 니켈막을 형성했다. 니켈막을 250℃에서 RTA 처리하고, Ni-InGaAs 합금의 소스·드레인(S/D)을 형성하여, 전계 효과 트랜지스터를 제작했다.
InGaAs층이 이하의 5종류인 샘플 (1) 부터 (5)를 작성했다.
(1) 10 ㎚ 두께의 In0 .7Ga0 .3As(단층)
(2) 5 ㎚ 두께의 In0 .7Ga0 .3As(단층)
(3) In0 .3Ga0 .7As/In0 .7Ga0 .3As/In0 .3Ga0 .7As의 각 두께가 2/1/3 ㎚인 적층
(4) In0 .3Ga0 .7As/In0 .7Ga0 .3As/In0 .3Ga0 .7As의 각 두께가 2/3/3 ㎚인 적층
(5) In0 .3Ga0 .7As/In0 .7Ga0 .3As/In0 .3Ga0 .7As의 각 두께가 2/5/3 ㎚인 적층
또, 이하의 도 13∼도 20에 있어서, (1)∼(2)의 샘플을 「버퍼 없음」 또는 「단채널」이라고 칭하는 경우가 있고, (3)∼(5)의 샘플을 「버퍼 있음」이라고 칭하는 경우가 있다. InGaAs층의 두께를 「보디 두께」라고 칭하는 경우가 있고, (3)∼(5)의 샘플에 있어서 In0 .7Ga0 .3As의 두께를 「채널의 두께」라고 칭하는 경우가 있다.
도 13은, 샘플 (5)의 단면 TEM 사진이다. 각 층의 구조가 적절히 형성되어 있는 것을 알 수 있었다. 또한, 게이트 하의 Ni-InGaAs 합금의 오버랩이 적당하며, 셀프 얼라인으로 Ni-InGaAs 합금의 소스·드레인이 형성되어 있는 것을 알 수 있었다.
도 14는, 샘플 (1)의 Id-Vg 특성을 나타낸다. 도 15는, 샘플 (1)의 Id-Vd 특성을 나타낸다. 또한, 도 16은, 샘플 (1)의 이동도와 전하 밀도 Ns의 관계를 나타낸다. 도 16에서는, 비교로서, 소스·드레인을 Ni-InGaAs 합금화하지 않고서 InGaAs 채널(9 ㎚ 두께)을 헤비 도핑한 샘플의 데이터도 나타냈다. 도 14∼도 16을 참조하면, 샘플 (1)은 채널 도핑 농도가 1×1016 atoms/㎤로 낮음에도 상관없이, 높은 온 전류가 관측되었다. 이것은 소스·드레인을 Ni-InGaAs 합금화한 것에 기인한다고 생각된다. 도 15에 나타낸 바와 같이, 샘플 (1)의 Id-Vd 특성은 양호하다. 도 16에 나타낸 바와 같이, 소스·드레인을 Ni-InGaAs 합금화하지 않는 비교예와 비교하면, 샘플 (1)의 이동도는, 약 1.9배의 값을 나타냈다. Ni-InGaAs 합금의 소스·드레인에 의한 이동도 향상의 효과를 확인할 수 있었다.
도 17은, 샘플 (5)의 Id-Vg 특성을 나타낸다. 3자릿수의 온/오프비와, 183 mV/dec라는 낮은 서브 임계 계수가 관측되었다. 도 18은, 샘플 (3)의 Id-Vg 특성을 나타낸다. 7자릿수의 온/오프비와, 서브 임계 계수 103 mV/dec라는 매우 양호한 특성이 관측되었다. 도 19는, 샘플 (5)의 이동도를 전하 밀도 Ns와의 관계로 나타낸다. 도 19에 있어서는, 비교로서, 샘플 (1)의 값(버퍼 없음) 및 Si MOSFET의 값도 나타낸다. 샘플 (5)의 이동도는, Si MOSFET과의 비교로 4.2배, 샘플 (1)과의 비교로 1.6배라는 높은 값을 관측했다. In0 .3Ga0 .7As/In0 .7Ga0 .3As/In0 .3Ga0 .7As의 적층 채널에 의한 이동도 향상의 효과를 확인했다.
도 20은, 샘플 (1)부터 (5)의 이동도의 채널층 두께 의존성을 나타낸다. 채널층의 두께(총 보디 두께)가 10 ㎚을 하회하는 부근으로부터 급격히 이동도가 저하되지만, In0 .3Ga0 .7As/In0 .7Ga0 .3As/In0 .3Ga0 .7As의 적층 채널 구조(버퍼 있음)의 경우, 단층(버퍼 없음)에 비교하여 얇은 채널 두께라도 높은 이동도를 유지할 수 있는 것을 알았다. 또한, 적층 채널 구조에서는, 벌크의 경우보다 이동도가 높아지는 것을 알았다.
(실시예 2)
실시예 1과 동일하게, 면방위(001)의 InP 기판상에, MOVPE법에 의해 InGaAs층을 에피택셜 성장하고, InGaAs층상에 ALD법에 의해 Al2O3층을 형성했다. 별도 실리콘 기판상에 ALD법에 의해 Al2O3층을 형성했다. InP 기판과 실리콘 기판의 각각의 Al2O3층을 친수화 처리하고, InP 기판과 실리콘 기판을 접합시킨 후, HCl 용액에 의해 InP를 선택적으로 제거했다. 이에 따라 InGaAs층/Al2O3층(BOX층)/실리콘 기판을 포함하는 반도체 기판을 제작했다.
상기 반도체 기판의 InGaAs층 표면을, 아세톤, NH4OH, (NH4)2S으로 세정하고 유황 종단 처리를 한 후에, InGaAs층상에, 10 ㎚ 두께의 Al2O3층을 ALD법에 의해 형성했다. 탄탈로 이루어지는 게이트 전극을 스퍼터법으로 형성하고, 포스트 메탈라이제이션 어닐링을 실시한 후, 20 ㎚ 두께의 니켈막을 형성했다. 니켈막을 250℃에서 RTA 처리하고, Ni-InGaAs 합금의 소스·드레인(S/D)을 형성하여, 전계 효과 트랜지스터를 제작했다. 전계 효과 트랜지스터의 게이트 길이 L은 5 ㎛이며 게이트폭 W는 100 ㎛로 했다.
InGaAs층이 이하의 4종류인 샘플 (6)부터 (9)를 제작했다.
(6) In0 .3Ga0 .7As/InAs/In0 .3Ga0 .7As의 각 두께가 3/3/3 ㎚인 적층
(7) In0 .3Ga0 .7As/In0 .7Ga0 .3As/In0 .3Ga0 .7As의 각 두께가 3/5/3 ㎚인 적층
(8) 10 ㎚ 두께의 In0 .7Ga0 .3As(단층)
(9) 20 ㎚ 두께의 In0 .53Ga0 .47As(단층)
또, 이하의 도 21∼도 23에 있어서, (8), (9)의 샘플을 「버퍼 없음」또는 「단채널」이라고 칭하는 경우가 있고, (6), (7)의 샘플을 「버퍼 있음」이라고 칭하는 경우가 있다. InGaAs층의 두께를 「보디 두께」라고 칭하는 경우가 있고, (8), (9)의 샘플에 있어서 In0 .7Ga0 .3As 또는 In0 .53Ga0 .47As의 두께를 「채널의 두께」라고 칭하는 경우가 있다.
도 21은, 샘플 (6)의 단면 TEM 사진이다. 채널층이 InAs인 경우라도, 실시예 1과 동일하게 각 층의 구조가 적절하게 형성되고, 게이트 하의 Ni-InGaAs 합금의 오버랩도 적절했다. 셀프 얼라인으로 Ni-InGaAs 합금의 소스·드레인이 형성되어 있었다. 도 22는, 샘플 (6)의 Id-Vg 특성을 나타낸다. 채널층이 InAs인 경우라도, 실시예 1과 동일하게 적절한 트랜지스터 동작을 나타냈다.
도 23은, 샘플 (6)∼(9)의 실온에 있어서의 이동도와 전하 밀도 Ns의 관계를 나타낸다. 적층형 채널의 샘플 (6) 및 샘플 (7)에서는 단층 채널의 샘플 (8) 및 샘플 (9)보다 높은 이동도가 관찰되었다. 또한, 제1 결정층(108)에 해당하는 층의 인듐 조성이 1인 샘플 (6)에서는, 제1 결정층(108)에 해당하는 층의 인듐 조성이 0.7인 샘플 (7)보다 높은 이동도가 관찰되었다. 해당 인듐 조성이 클수록 높은 이동도를 실현할 수 있다고 말할 수 있다. 샘플 (6)의 최대 이동도는, 3180 ㎠/Vs에 도달하고 있고, 막 두께 10 ㎚ 이하의 초박막 보디 InAs 적층 채널(ultrathin body (UTB) InAs-composite-OI channel)에 있어서, 처음으로 이동도 3180 ㎠/Vs를 달성했다.
(실시예 3)
실시예 1과 동일하게, 면방위(001)의 InP 기판상에, MOVPE법에 의해 InGaAs층을 에피택셜 성장하고, InGaAs층상에 ALD법에 의해 Al2O3층을 형성했다. 별도 실리콘 기판상에 ALD법에 의해 Al2O3층을 형성했다. InP 기판과 실리콘 기판의 각각의 Al2O3층을 친수화 처리하고, InP 기판과 실리콘 기판을 접합시킨 후, HCl 용액에 의해 InP를 선택적으로 제거했다. 이에 따라 InGaAs층/Al2O3층(BOX층)/실리콘 기판을 포함하는 반도체 기판을 제작했다.
상기 반도체 기판의 InGaAs층 표면을, 아세톤, NH4OH, (NH4)2S로 세정하고 유황 종단 처리를 한 후에, InGaAs층 상에, 10 ㎚ 두께의 Al2O3층을 ALD법에 의해 형성했다. 탄탈로 이루어지는 게이트 전극을 스퍼터법 및 전자선 빔리소그래피법을 이용하여 형성했다. 게이트 전극의 폭을 200 ㎚ 정도로 하여 미세 가공을 시도했다. 포스트 메탈라이제이션 어닐링을 실시한 후, 20 ㎚ 두께의 니켈막을 형성했다. 니켈막을 250℃에서 RTA 처리하고, Ni-InGaAs 합금의 소스·드레인(S/D)을 형성했다. 소스·드레인은, InGaAs층과 니켈의 열반응에 의해, 옆(가로 방향)으로 성장하고, 소스 영역, 드레인 영역의 서로 대향하는 부분은 게이트 전극 하에 형성되었다. 이와 같이 하여, 전계 효과 트랜지스터를 제작했다. 전계 효과 트랜지스터의 게이트 길이 L은 55 ㎚ 정도였다.
InGaAs층이 이하의 2종류인 샘플 (10) 및 (11)을 작성했다.
(10) In0 .3Ga0 .7As/InAs/In0 .3Ga0 .7As의 각 두께가 3/3/3 ㎚인 적층
(11) 10 ㎚ 두께의 In0 .53Ga0 .47As(단층)
또, 이하의 도 24∼도 37에 있어서, (11)의 샘플을 「버퍼 없음」또는「단채널」이라고 칭하는 경우가 있고, (10)의 샘플을 「버퍼 있음 」이라고 칭하는 경우가 있다. InGaAs층의 두께를 「보디 두께」라고 칭하는 경우가 있고, (11)의 샘플에 있어서 In0 .53Ga0 .47As의 두께를 「채널의 두께」라고 칭하는 경우가 있다.
도 24 및 도 25는, 샘플 (10)의 단면 TEM 사진이다. 실시예 1과 동일하게 각 층의 구조가 적절히 형성되어 있다. 도 25를 참조하면, InGaAs층의 게이트 하에서 Ni-InGaAs 합금의 오버랩이 형성되어 있고, 게이트단으로부터의 오버랩 길이는 수십 ㎚ 정도이다. 게이트 전극의 폭을 수백 ㎚으로 해 두고, 오버랩 길이를 열처리의 온도 또는 시간으로 제어하면, 트랜지스터의 게이트 길이(소스·드레인 사이의 거리)를 정밀하고, 그리고 간단하게 제어할 수 있다. 또한, 셀프 얼라인으로 Ni-InGaAs 합금의 소스·드레인이 형성되어 있는 것을 알 수 있다. 이러한 방법으로, 채널 길이가 100 ㎚ 이하인 플레이너형 MOSFET을 용이하게 제작할 수 있다.
도 26은, 샘플 (10)의 Id-Vg 특성을 나타낸다. 도 27은, 샘플 (10)의 Id-Vd 특성을 나타낸다. 게이트 길이가 55 ㎚로 미세화된 InAs 적층 채널 절연층상 MOSFET이라도, 양호한 트랜지스터 특성을 나타내는 것을 알 수 있었다.
도 28은, 샘플 (11)의 S.S.값(서브 임계치)의 채널 길이 의존성을 나타내고, 도 29는, 샘플 (11)의 DIBL치(장벽 저하 효과치)의 채널 길이 의존성을 나타낸다. 양 도면에 있어서, 게이트 절연층인 Al2O3의 두께가 각각 6 ㎚, 12 ㎚인 경우를 대비하여 나타냈다. S.S.값은, Al2O3의 두께가 6 ㎚인 쪽이 12 ㎚인 경우보다 작다. 이것은 채널이 게이트 전극에 의해 가까운 장소에 형성되는 효과라고 생각된다. DIBL치는, Al2O3의 두께가 6 ㎚인 쪽이 12 ㎚인 경우보다 작다. 실효 산화막 두께(EOT)의 두께를 축소화(스케일링)하는 효과에 의해, 트랜지스터의 성능이 개선되는 것을 알 수 있다.
도 30∼도 35는, 샘플 (10) 및 샘플 (11)에 관해서, 각각 임계치(Vth)의 채널 길이 의존성(도 30), S.S.값의 채널 길이 의존성(도 31), DIBL치의 채널 길이 의존성(도 32), 온 전류·오프 전류 특성(도 33), 온 전류의 DIBL 의존성(도 34), 소스·드레인 사이의 총 저항치의 채널 길이 의존성(도 35)을 나타낸다. 또, 임계치는, 드레인 전류가 10-6 μA/㎛에서의 게이트 전압으로 정의하고, DIBL은, 각각의 드레인 전압에 있어서의 임계치의 차이로 평가했다.
도 31에서, 샘플 (10) 및 샘플 (11) 중 어느 것에 있어서도, 임계치의 급격한 변화(롤 오프) 혹은 임계치의 마이너스 바이어스에 시프트하는 현상은 보이지 않는다. 롤 오프 등의 현상은 단채널 효과에 의해 생기는 것으로부터, 단채널 효과가 억제되어 있는 것을 확인할 수 있었다. 해당 단채널 효과의 억제 효과는, 절연층(BOX층) 상에 트랜지스터를 형성하는 OI 구조에 의해 얻어진다고 생각되고, OI 구조의 우위성을 확인할 수 있었다.
도 32 및 도 33에서, 채널 길이가 수백 ㎚ 정도인 단채널 MOSFET에 있어서도, 양호한 S.S.치 및 DIBL치가 얻어지는 것을 알 수 있었다. 또, 채널 길이가 100 ㎚ 이하의 영역에서는, 샘플 (10)쪽이 DIBL치가 낮고 양호하다. 단채널 영역에서의 InAs 적층 채널 구조(샘플 (10))의 우위성을 확인할 수 있었다.
도 34에서, 샘플 (10)쪽이 샘플 (11)과 비교하여, 약 4배의 온 전류(오프 전류가 1 nA/㎛일 때)를 실현할 수 있고, 도 35에서, 샘플 (10)쪽이 샘플 (11)과 비교하여, 약 4배의 온 전류(동일한 DIBL치의 경우)를 실현할 수 있는 것을 알았다.
도 35에서, 샘플 (10)의 소스·드레인 사이의 기생 저항은, 1.16 kΩ·㎛이며, 샘플 (11)의 소스·드레인 사이의 기생 저항은, 5.54 kΩ·㎛인 것을 알 수 있다. 또, 소스·드레인 사이의 기생 저항은, 채널 길이 Lch를 제로로 했을 때의 소스·드레인 사이의 총 저항치 Rtot에 대응한다. 즉, 샘플 (10)의 기생 저항은, 샘플 (11)의 기생 저항과 비교하여, 약 5분의 1인 것을 알 수 있었다.
도 36은, 샘플 (10), 샘플 (11) 및 참조예 1, 2, 4에 있어서의 전계 효과 트랜지스터의 S.S.치의 채널 길이 의존성을 나타내고, 도 37은, 샘플 (10) 및 참조예 1∼4에 있어서의 전계 효과 트랜지스터의 DIBL치의 채널 길이 의존성을 나타낸다. 표 1은, 실시예 3인 샘플 (10)과 참조예 1∼4의 주된 구조와 특성을 대비하여 나타낸 것이다.
[표 1]
Figure pct00001
또, 참조예 1∼4는, 하기 문헌에 기재된 트랜지스터이며, 모두 트라이게이트형, 핀형 혹은 게이트올어라운드형의 입체 게이트 구조를 갖는 것이다.
참조예 1 : M. Radosavljevic 외, 2010 IEDM, pp. 126-129.
참조예 2 : M. Radosavljevic 외, 2011 IEDM, pp. 765-768.
참조예 3 : H. C. Chin 외, EDL 32, 2 (2011).
참조예 4 : J. J. Gu 외, 2011 IEDM, pp. 769-772.
도 36, 도 37 및 표 1로부터, 샘플 (10)은 플레이너형의 게이트 구조를 갖는 MOSFET이면서, 입체 구조 게이트와 동등 혹은 그것을 초과하는 특성을 갖는 것을 알 수 있다.
또 본 명세서에 있어서, 층, 영역 또는 기판과 같은 제1 요소가, 제2 요소의 위에(on) 위치한다고 하는 경우, 제1 요소가 제2 요소상에 직접적으로 위치하는 경우에 더하여, 제1 요소 및 제2 요소 사이에 그 외의 요소가 개재하여, 제1 요소가 제2 요소상에 간접적으로 위치하는 경우도 포함할 수 있다. 또한, 개구에 의해 노출하는 반도체층(106)이란, 개구의 바닥부에 있어서의 반도체층(106)을 가리킨다. 또한, 전계 효과 트랜지스터가 n 채널형 전계 효과 트랜지스터인 경우, 본 명세서에서 설명한 각 전자 친화력의 관계는 역이라도 좋다.
100 : 반도체 기판 102 : 베이스 기판
104 : 제1 절연체층 106 : 반도체층
108 : 제1 결정층 110 : 제2 결정층
120 : 반도체층 형성 기판 122 : 아르곤 빔
200 : 전계 효과 트랜지스터 202 : 소스 전극
204 : 드레인 전극 206 : 소스 영역
208 : 드레인 영역 210 : 제2 절연체층
211 : 금속층 212 : 게이트 전극
220 : 금속막 300 : 반도체 기판
302 : 제3 결정층 400 : 전계 효과 트랜지스터
500 : 전계 효과 트랜지스터 502 : 백게이트 전극
600 : 전계 효과 트랜지스터

Claims (14)

  1. 베이스 기판과 제1 절연체층과 반도체층을 갖고,
    상기 베이스 기판, 상기 제1 절연체층 및 상기 반도체층이, 상기 베이스 기판, 상기 제1 절연체층, 상기 반도체층의 순서로 위치하고,
    상기 제1 절연체층은, 비정질형 금속 산화물 또는 비정질형 금속 질화물로 이루어지고,
    상기 반도체층은, 제1 결정층 및 제2 결정층을 포함하고,
    상기 제1 결정층 및 상기 제2 결정층은, 상기 베이스 기판의 측으로부터, 상기 제1 결정층, 상기 제2 결정층의 순서로 위치하고,
    상기 제1 결정층의 전자 친화력 Ea1은, 상기 제2 결정층의 전자 친화력 Ea2보다 큰 것인 반도체 기판.
  2. 제1항에 있어서, 상기 반도체층은, 제3 결정층을 더 포함하고,
    상기 제1 결정층, 상기 제2 결정층 및 상기 제3 결정층은, 상기 베이스 기판의 측으로부터, 상기 제3 결정층, 상기 제1 결정층, 상기 제2 결정층의 순서로 위치하고,
    상기 제3 결정층의 전자 친화력 Ea3은, 상기 제1 결정층의 전자 친화력 Ea1보다 작은 것인 반도체 기판.
  3. 제2항에 있어서, 상기 제1 결정층은 Inx1Ga1 -x1As(0<x1≤1)로 이루어지고,
    상기 제2 결정층은 Inx2Ga1 -x2As(0≤x2<1)로 이루어지고,
    상기 제3 결정층은 Inx3Ga1 -x3As(0≤x3<1)로 이루어지고,
    x1>x2 및 x1>x3의 관계를 만족하는 반도체 기판.
  4. 제1항에 있어서, 상기 반도체층의 두께는, 20 ㎚ 이하인 것인 반도체 기판.
  5. 제1항에 기재된 반도체 기판을 갖는 전계 효과 트랜지스터로서, 상기 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극을 구비하는 전계 효과 트랜지스터.
  6. 제5항에 있어서, 상기 반도체층은, 상기 소스 전극과 접촉하는 소스 영역 또는 상기 드레인 전극과 접촉하는 드레인 영역을 갖고,
    상기 소스 영역 또는 상기 드레인 영역은, 상기 반도체층을 구성하는 III족 원자 및 V족 원자로 이루어지는 군에서 선택된 적어도 1종의 원자와 금속 원자의 합금을 포함하는 것인 전계 효과 트랜지스터.
  7. 제6항에 있어서, 상기 금속 원자는 니켈 원자인 것인 전계 효과 트랜지스터.
  8. 제6항에 있어서, 상기 반도체층의 상기 베이스 기판과는 반대의 측에 게이트 전극을 갖고,
    상기 소스 영역의 상기 드레인 영역측에 위치하는 계면 및 상기 드레인 영역의 상기 소스 영역측에 위치하는 계면은, 상기 게이트 전극과 상기 베이스 기판으로 끼워진 상기 반도체층의 영역인 게이트 전극밑 영역에 형성되어 있는 것인 전계 효과 트랜지스터.
  9. 제6항에 있어서, 상기 전계 효과 트랜지스터는 n 채널형 전계 효과 트랜지스터이고,
    상기 소스 영역 또는 상기 드레인 영역은, 도너 불순물 원자를 더 포함하는 것인 전계 효과 트랜지스터.
  10. 제6항에 있어서, 상기 전계 효과 트랜지스터는 p 채널형 전계 효과 트랜지스터이고,
    상기 소스 영역 또는 상기 드레인 영역은, 억셉터 불순물 원자를 더 포함하는 것인 전계 효과 트랜지스터.
  11. 반도체층 형성 기판상에 반도체층을 에피택셜 결정 성장법에 의해 형성하는 반도체층 형성 단계와,
    상기 반도체층상에 제1 절연체층을 원자층 퇴적법에 의해 성막(成膜)하는 제1 절연체층 형성 단계와,
    상기 제1 절연체층상에 베이스 기판을 접합하는 접합 단계와,
    상기 반도체층 형성 기판을 제거하는 제거 단계
    를 포함하고,
    상기 반도체층 형성 단계는, 상기 반도체층 형성 기판상에 제2 결정층을 에피택셜 결정 성장법에 의해 형성하는 제1 단계와, 상기 제1 단계 후에, 상기 제2 결정층의 전자 친화력 Ea2보다 큰 전자 친화력 Ea1을 갖는 제1 결정층을, 상기 제2 결정층상에 에피택셜 결정 성장법에 의해 형성하는 제2 단계를 갖는 것인 반도체 기판의 제조 방법.
  12. 제11항에 있어서, 상기 반도체층 형성 단계는, 상기 제2 단계 후에, 상기 제1 결정층의 전자 친화력 Ea1보다 작은 전자 친화력 Ea3을 갖는 제3 결정층을, 상기 제1 결정층상에 에피택셜 결정 성장법에 의해 형성하는 제3 단계를 더 갖는 것인 반도체 기판의 제조 방법.
  13. 제11항에 기재된 반도체 기판의 제조 방법에 의해 제조된 상기 반도체 기판의 상기 반도체층상에, 원자층 퇴적법에 의해 제2 절연체층을 성막하는 단계와,
    상기 제2 절연체층상에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극이 형성된 영역 이외의 상기 제2 절연체층의 일부를 에칭하여, 상기 반도체층에 도달하는 개구를 형성하는 단계와,
    상기 개구에 의해 노출되는 상기 반도체층에 접하는 금속막을 형성하는 단계와,
    상기 금속막을 열처리하여, 상기 금속막과 접하는 상기 반도체층의 부분에 소스 영역 또는 드레인 영역 중 적어도 한쪽을 형성하는 단계
    를 포함한 전계 효과 트랜지스터의 제조 방법.
  14. 제13항에 있어서, 상기 소스 영역 또는 상기 드레인 영역 중 적어도 한쪽을 형성하는 단계에 있어서, 상기 열처리의 온도 및 시간에서 선택된 1이상의 조건을 제어하여, 상기 소스 영역의 상기 드레인 영역측에 위치하는 계면, 및 상기 드레인 영역의 상기 소스 영역측에 위치하는 계면에서 선택된 1이상의 계면의 위치를, 상기 게이트 전극과 상기 베이스 기판으로 끼워진 상기 반도체층의 영역인 게이트 전극밑 영역에 형성하도록 제어하는 것인 전계 효과 트랜지스터의 제조 방법.
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