TWI528548B - 半導體基板、場效電晶體、半導體基板之製造方法及場效電晶體之製造方法 - Google Patents

半導體基板、場效電晶體、半導體基板之製造方法及場效電晶體之製造方法 Download PDF

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Description

半導體基板、場效電晶體、半導體基板之製造方法及場效電晶體之製造方法
本發明係有關半導體基板、場效電晶體、半導體基板之製造方法及場效電晶體之製造方法。
以作為適用於高電子移動率、高頻動作及大電力動作之開關裝置而言，將III-V族化合物半導體層使用於通道層之III-V族MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor，金屬-絕緣體半導體場效電晶體)正受到期待。此外，III-V族MISFET係作為使用矽於通道材料之Si CMOSFET(Complementary Metal-Oxide-Semiconductor Field-Effect Transistor，互補式金屬氧化物半導體場效電晶體)的代替元件正受到期待。以III-V族MISFET構成互補式元件，來製造LSI(Large Scale Integration，大型積體電路)時，若考慮可利用既有製造裝置及既有步驟，則最好在矽基板上形成III-V族MISFET。
再者，使用III-V族化合物半導體層於通道層之MISFET，記載在非專利文獻1至2。此外，在非專利文獻3記載一種有效的技術，該技術係為了降低形成在半導體與絕緣體的界面之能階(在本說明書中簡稱為「界面狀態」)，例如利用硫化物來處理化合物半導體的表面。
非專利文獻1 Ren,F.et al.Demonstration of enhancement-mode p- and n- channel GaAs MOSFETs with Ga2O3(Gd2O3)As gate oxide.Solid State Electron.41, 1751-1753(1997).
非專利文獻2 Chin,H.C.et al.Silane-ammonia surface passivation for gallium arsenide surface-channel n- MOSFETS.IEEE Electron Device Lett.30,110-112(2009).
非專利文獻3 S.Arabas,et al.著，Vac.80卷(2006年)、888頁
為了將III-V族MISFET製造於矽基板上，必須在矽基板上形成III-V族化合物半導體層。但是，III-V族化合物半導體層與矽基板之晶格不匹配大，故難以使用磊晶成長法來形成高品質的III-V族化合物半導體層。
另一方面，可考慮利用一種作為光學裝置之積體化技術而被熟知的DWB(direct wafer bonding，直接晶圓鍵合)法，亦即利用直接貼合基板之方法，在矽基板上形成III-V族化合物半導體層。但在DWB法中，會有因為將矽基板與III-V族化合物半導體層予以貼合，而在III-V族化合物半導體層產生結晶缺陷等損壞的情形。該損壞的大小若超過將III-V族化合物半導體層作為MISFET的通道層使用時可容許之損壞的大小時，便難以將該III-V族化合物半導體層作為MISFET的通道層來使用。尤其在III-V族化合物半導體層的厚度為極薄的極薄膜本體結構的MISFET中，對III-V族化合物半導體層造成之損壞會變得更顯著。
並且，進一步提高III-V族MISFET的性能之要求強烈。尤其是強烈要求達成高的載子之移動率。在通道層與閘極絕緣層之界面具有界面狀態，當在該界面捕捉到載子時，會因庫倫散射等使得載子移動率降低，故最好進一步降低界面狀態。此外，MIS(Metal-Insulator-Semiconductor，金屬-絕緣層-半導體)界面即使具有某些程度較高的界面狀態密度，亦最好藉由施加抑制且降低該界面狀態的影響之對策，來提高FET的性能。
本發明的目的係在提供一種具有高的載子移動率之III-V族MISFET，其係利用DWB法進行貼合時降低III-V族化合物半導體層所受到的損壞，同時抑制且降低受到的損壞之影響及界面狀態的影響。
為了解決上述課題，在本發明第1態樣中，提供一種半導體基板，其具有基底基板、第1絕緣體層與半導體層，而基底基板、第1絕緣體層及半導體層的位置係依基底基板、第1絕緣體層、半導體層之順序而排列，且第1絕緣體層係由非結晶型金屬氧化物或非結晶型金屬氮化物所構成，而半導體層包含第1結晶層及第2結晶層，且第1結晶層及第2結晶層的位置係從基底基板之側，依第1結晶層、第2結晶層之順序而排列，且第1結晶層之電子親和力Ea1比第2結晶層的電子親和力Ea2為大。
半導體層可復包含第3結晶層，此情形時，第1結晶層、第2結晶層及第3結晶層的位置係從基底基板之側， 依第3結晶層、第1結晶層、第2結晶層之順序排列，而第3結晶層之電子親和力Ea3比第1結晶層之電子親和力Ea1還小。作為第1結晶層可例示Inx1Ga1-x1As(0<x1≦1)，作為第2結晶層可例示Inx2Ga1-x2As(0≦x2<1)，作為第3結晶層可例示Inx3Ga1-x3As(0≦x3<1)，且最好滿足x1>x2與x1>x3之關係。半導體層的厚度最好在20mm以下。
在本發明第2態樣中，提供一種場效電晶體，其係在上述半導體基板之半導體層，具備電性連接之源極電極及汲極電極。
半導體層具有與源極電極接觸之源極區域或與汲極電極接觸之汲極區域，此情形時，源極區域或汲極區域亦可包含一種合金，該合金係從由構成半導體層之III族原子及V族原子所構成之群所選出之至少1種原子與金屬原子之合金。金屬原子最好是鎳原子。最好在半導體層的與基底基板為相反之側具有閘極電極，且源極區域的位於汲極區域側之界面及汲極區域的位於源極區域側之界面係形成在包夾於閘極電極與基底基板之屬於半導體層的區域之閘極電極下的區域。藉此方式，可製造通道長100nm以下之平面型MOSFET。場效電晶體為n通道型場效電晶體時，源極區域或汲極區域可復包含有施體雜質原子。場效電晶體為p通道型場效電晶體時，源極區域或汲極區域可復包含有受體雜質原子。
在本發明第3態樣中，提供一種半導體基板的製造方法，其具有：使用磊晶成長法在半導體層形成基板上形成 半導體層之半導體層形成步驟；利用原子層堆積法將第1絕緣體層進行成膜在半導體層上之第1絕緣體層形成步驟；接合基底基板於第1絕緣體層上之接合步驟；以及從半導體層去除半導體層形成基板之去除步驟，而半導體層形成步驟具有第1步驟與第2步驟，其中第1步驟係使用磊晶成長法將第2結晶層形成在半導體層形成基板上，而第2步驟係在第1步驟之後，將具有比第2結晶層的電子親和力Ea2還大的電子親和力Ea1之第1結晶層，藉由磊晶成長法形成在第2結晶層上。
半導體層形成步驟復可具有第3步驟，其係在第2步驟之後，將具有比第1結晶層的電子親和力Ea1還小的電子親和力Ea3之第3結晶層，藉由磊晶成長法形成在第1結晶層上。
在本發明第4態樣中，提供一種場效電晶體的製造方法，其具有：在利用上述半導體基板的製造方法所製造的半導體基板之半導體層上，利用原子層堆積法將第2絕緣體層進行成膜之步驟；在第2絕緣體層上形成閘極電極之步驟；將形成有閘極電極之區域以外的第2絕緣體層之一部分進行蝕刻，以形成到達半導體層之開口之步驟；形成與從開口露出之半導體層接觸之金屬薄膜之步驟；以及將金屬薄膜進行熱處理，且將源極區域或汲極區域之至少一方形成在與金屬薄膜接觸之半導體層的部分。
在形成源極區域或汲極區域的至少一方之步驟中，可將從熱處理之溫度及時間所選擇之1個以上的條件予以控 制，且藉由控制該條件，將從源極區域的位於汲極區域側之界面及汲極區域的位於源極區域側之界面所選擇之1個以上的界面之位置，以形成於包夾在閘極電極與基底基板之屬於半導體層的區域之閘極電極下的區域之方式來進行控制。
第1圖係顯示半導體基板100之剖面。半導體基板100具有基底基板102、第1絕緣體層104以及半導體層106。基底基板102、第1絕緣體層104及半導體層106的位置係依基底基板102、第1絕緣體層104，半導體層106之順序而排列。
以基底基板102而言，可舉表面為矽結晶之基板為例。而以表面為矽結晶之基板而言，可舉矽基板或SOI(Silicon on Insulator，絕緣層上覆矽)基板為例，而於生產方面最好是便宜的矽基板。藉由使用表面為矽結晶之基板作為基底基板102，可利用既有的製造裝置及既有的製造過程，而可提高研究開發及製造的效率。基底基板102係不限於表面為矽結晶之基板，亦可為玻璃、陶瓷等絕緣體基板、金屬等導電體基板或炭化矽等半導體基板。
第1絕緣體層104係由非結晶型金屬氧化物或非結晶型金屬氮化物所構成。以第1絕緣體層104而言，可舉出由Al2O3、SiO2、AlN、AlON、HfO2、HfSiON、ZrO2、SiNX(例如Si3N4)及Ta2O5中之至少1個所構成的層，或從這些當中所選出之至少2層的積層。
如後所述，半導體層106係利用貼合法，而隔介第1絕緣體層104形成在基底基板102上。因此，第1絕緣體層104的表面最好為平坦。第1絕緣體層104最好是由利用原子層堆積法(ALD法)所形成之金屬氧化物或金屬氮化物，或利用熱氧化所形成之SiO2來構成。作為表面平坦性之指標，可使用利用AFM(Atomic Force Microscope，原子力顯微鏡)觀察之表面粗糙度的RMS(Root Mean Square，均方根)值，而第1絕緣體層104的表面之RMS值最好為1nm以下。藉由利用原子層堆積法(ALD法)形成第1絕緣體層104，可形成由表面為平坦之非結晶型的Al2O3、SiO2、AlN、AlON、HfO2、HfSiON、ZrO2、SiNx(例如Si3N4)及Ta2O5所選擇之1以上的層所構成之第1絕緣體層104。此外，藉由利用熱氧化法形成第1絕緣體層104，可形成表面為平坦之非結晶型的SiO2。SiO2及Al2O3之熱穩定性高，故藉由在第1絕緣體層104使用從SiO2及Al2O3選擇之1以上的絕緣層，可提高製程耐性(具有在之後的步驟可適用高的基板溫度的製程之製造步驟上的優點)，而更為理想。
再者，當直接將基底基板102與半導體層106進行貼合時，會有產生起因於基底基板102與半導體層106之間的晶格常數的差之應力，且會有因該應力，而在半導體層106產生結晶缺陷之情形。相對地本例的半導體基板100，係在基底基板102與半導體層106之間，具有由非結晶型金屬氧化物或非結晶型金屬氮化物所構成之第1絕緣體層 104。第1絕緣體層104不具有結晶結構，故在本例之半導體基板100中，起因於基底基板102與半導體層106之間的晶格常數之差的應力會減輕。因此，在半導體層106不容易產生結晶缺陷。如此，藉由將非結晶型的第1絕緣體層104配置在基底基板102與半導體層106之間，可減少對製造過程之半導體層106的損壞。
半導體層106由III-V族化合物半導體所構成。藉由半導體基板100具有由III-V族化合物半導體構成半導體層106，而可在基底基板102上形成移動率大的高性能之MISFET。
較佳是半導體層106之厚度在20nm以下之範圍內。透過將半導體層106之厚度設為20nm以下可構成極薄膜本體之MISFET。極薄膜本體之MISFET可抑制短通道效應，並可減少洩漏電流。半導體層106之厚度更佳是設在10nm以下。
第1絕緣體層104與半導體層106位於相接時，半導體層106亦可在與第1絕緣體層104相接之面，以硫原子作終端。此時，可減少第1絕緣體層104與半導體層106的界面之界面狀態密度。
半導體層106包含第1結晶層108及第2結晶層110。第1結晶層108及第2結晶層110的位置係從基底基板102之側，依第1結晶層108、第2結晶層110之順序排列。第1結晶層108係與第2結晶層110進行晶格匹配或擬晶格匹配。而且以第1結晶層108的電子親和力Ea1比第2結 晶層110的電子親和力Ea2大之方式來形成第1結晶層108及第2結晶層110。透過第1結晶層108的電子親和力Ea1比第2結晶層110的電子親和力Ea2更大，使得載子電子變得較多分布於第1結晶層108。亦即，即使形成絕緣層於第2結晶層110上，且在絕緣層與第2結晶層110之界面產生界面狀態時，亦變得不易產生界面狀態引起之載子電子的散射。因此，在將半導體層106設為通道層而形成半導體元件時，可加大該通道層之電子移動率。
作為第1結晶層108可例示InGaAs或InAs，此情形時，作為第2結晶層110可例示InGaAsP。作為第1結晶層108，可例示Inx1Ga1-x1As(0<x1≦1)，此情形時，作為第2結晶層110，可例示Inx2Ga1-x2As(0≦x2<1,x1>x2)。作為第1結晶層108，可例示Inx1Ga1-x1As(0.53≦x1≦1)，此情形時，作為第2結晶層110，可例示Inx2Ga1-x2As(0≦x2<0.53)。作為第1結晶層108，可例示In0.7Ga0.3As，此情形時，作為第2結晶層110，可例示In0.3Ga0.7As。作為第1結晶層108可例示InAs，此情形時，作為第2結晶層110可例示In0.3Ga0.7As。
第1結晶層108之厚度可設在10nm以下的範圍內，尤其，較佳是設在5nm以下之範圍內。第2結晶層110之厚度可設在10nm以下之範圍內，尤其，較佳是設在2nm至5nm之範圍內。亦可在第2結晶層110之至少一部分摻雜雜質。
從第2圖到第4圖係顯示半導體基板100的製造過程 之剖面。如第2圖所示，準備半導體層形成基板120，使用磊晶成長法將半導體層106形成在半導體層形成基板120上。之後，利用原子層堆積法將第1絕緣體層104進行成膜於半導體層106上。
作為半導體層形成基板120，可舉出InP基板。藉由使用InP基板於半導體層形成基板120，可形成高品質的III-V族化合物之半導體層106。
半導體層106係使用磊晶成長法形成第2結晶層110後，使用磊晶成長法形成第1結晶層108。在此以第1結晶層108的電子親和力Ea1變得比第2結晶層110的電子親和力Ea2更大之方式來形成第2結晶層110及第1結晶層108。
為了使用磊晶成長法來形成半導體層106，可利用MOCVD(Metal Organic Chemical Vapor Deposition，有機金屬化學氣相沉積法)法。在MOCVD法中，在In源可使用TMIn(trimethylindium，三甲基銦)，而在Ga源可使用TMGa(trimethylgallium，三甲基鎵)，在As源可使用AsH3(砷化氫)，而在P源可使用PH3(磷化氫)。於載子氣體方面可使用氫。反應溫度係在300℃到900℃之範圍內，較佳是可在450至750℃之範圍內作適當的選擇。藉由適當選擇反應時間而可控制磊晶成長層的厚度。
藉由利用原子層堆積法(ALD法)形成第1絕緣體層104，而可平坦地形成第1絕緣體層104，故第1絕緣體層104與半導體層106之間的緊貼性提高，並且在將第1絕 緣體層104與基底基板102貼合之步驟中可減輕對半導體層106造成的損壞。貼合步驟之詳細內容，將於後述。
如第3圖所示，另行準備基底基板102，並利用氬氣束122將第1絕緣體層104的表面與基底基板102的表面予以活性化。之後，如第4圖所示，將利用氬氣束122進行過活性化之第1絕緣體層104的表面與基底基板102的表面進行貼合且予以接合。貼合可在室溫下進行。再者，活性化不須利用氬氣束122來進行，亦可利用其他的稀有氣體等之束(beam)來進行。之後，藉由利用HCl溶液等進行蝕刻，將半導體層形成基板120予以去除。如此，可製造第1圖所示之半導體基板100。
再者亦可在進行貼合之前，利用ALD法在基底基板102的表面形成絕緣層，且將基底基板102表面的絕緣層與第1絕緣體層104進行接合。此外，替代利用氬氣束122等進行活性化，而可在將基底基板102上之絕緣層的表面及第1絕緣體層104的表面進行貼合之前進行親水化處理。進行親水化處理時，最好在將基底基板102與第1絕緣體層104進行貼合後將之予以加熱。此外，亦可在形成半導體層106與形成第1絕緣體層104之間，進行使硫原子鍵合於半導體層106的表面之處理。
第5圖係表示場效電晶體200之剖面。場效電晶體200係使用第1圖所示之半導體基板100而形成。場效電晶體200係在半導體基板100上具備源極電極202及汲極電極204。源極電極202及汲極電極204係電性連接在半導體基 板100的半導體層106。半導體層106具有源極區域206及汲極區域208。源極區域206與源極電極202接觸，而汲極區域208與汲極電極204接觸。場效電晶體200係在半導體層106之與第1絕緣體層104接觸的面之相反側的半導體層106的另一面具有第2絕緣體層210。第2絕緣體層210亦可設在半導體層106中，被包夾在源極區域206及汲極區域208之區域上。此外，場效電晶體200在第2絕緣體層210上設有閘極電極212。第2絕緣體層210的一部分具有閘極絕緣膜的功能。再者，源極區域206之位於汲極區域208側的界面，及汲極區域208之位於源極區域206側的界面之至少一方，係形成在包夾於閘極電極212與基底基板102之屬於半導體層106的區域之閘極電極下的區域。在此，所謂包夾在閘極電極212與基底基板102之區域，係指在閘極電極212及基底基板102間，與閘極電極212及基底基板102的雙方重疊之區域。此外，所謂源極區域206之位於汲極區域208側的界面，係指源極區域206的界面中，與汲極區域208之距離為最近的界面。再者，汲極區域208之位於源極區域206側之界面，係指汲極區域208的界面中，與源極區域206之距離為最近之界面。
源極區域206或汲極區域208，係包含有從由構成半導體層106之III族原子及V族原子所構成之群所選出之至少1種原子與金屬原子之合金。亦即，源極區域206及汲極區域208之至少一方(最好是源極區域206及汲極區域 208之雙方)，係利用上述金屬原子對半導體層106進行過金屬處理(metallize)之區域。作為該金屬原子可舉出鎳原子、鈷原子，尤其最好是鎳原子。合金係可舉出從由鎳原子及鈷原子所構成之群所選出之至少1種原子與III族原子及V族原子之合金，而最好是由III族原子、V族原子及鎳原子之3元素所構成之合金。
由源極區域206或汲極區域208包含上述合金來看，源極電極202與源極區域206之接觸，以及汲極電極204與汲極區域208之接觸成為歐姆接觸，而可加大場效電晶體200之導通電流。此外，在源極/汲極間之電阻變小，故不須降低通道電阻，而可減少摻雜雜質原子之濃度。結果，可加大在通道層之載子移動率。
場效電晶體200為n通道型場效電晶體時，源極區域206或汲極區域208可復包含有施體雜質原子。作為施體雜質原子而言，可舉出Si、S、Se或Ge。場效電晶體200為p通道型場效電晶體時，源極區域206或汲極區域208可復包含有受體雜質原子。作為受體雜質原子，可舉出Zn、C或Mg。
第2絕緣體層210與第2結晶層110之介電係數、膜厚及電子親和力，最好以滿足數學式1的關係之方式來選擇。
(數學式1)(ε1‧d0)/(ε0‧d1)>(V-δ)/δ
其中，d0及ε0係表示包夾在閘極電極212與第1結晶 層108的閘極下的區域之第2絕緣體層210的厚度及相對電容率，d1及ε1係表示閘極下的區域之第2結晶層110的厚度及相對電容率。δ係第2結晶層110與第1結晶層108之電子親和力的差，即δ=Ea1-Ea2。V係以V=V2-Vt定義之電壓，Vg係施加在場效電晶體200的閘極電極212之電壓，Vt為閾值電壓。電壓V係將閾值電壓以上的電壓施加在閘極電極212來使場效電晶體200動作時，可作為施加在閘極下的區域之第2結晶層110與第2絕緣體層210之積層結構的部分之電壓而可與之近似。
藉由在載子移動於場效電晶體200之源極電極202與汲極電極204之間的狀態中滿足數學式1的關係，而可將多數通道電子誘發到第1結晶層108與第2結晶層110之界面。因此，可將存在於第2絕緣體層210與第2結晶層110間之界面狀態之對通道電子造成的影響予以降低。結果，可提高通道電子之移動率。使用場效電晶體200於CMOS電路時，電源電壓最好是在0.4V以上1.0V以下。
再者，數學式1之關係可如以下方式予以導出。將電壓V施加在閘極下的區域之第2結晶層110與第2絕緣體層210的積層結構之部分時，可以數學式2來表示在第2結晶層110之電壓降△V。
(數學式2)△V=V×(d1/ε1)/(d1/ε1)+d0/ε0)在此若為△V<δ，則可將多數的通道電子誘發到第2絕緣體層210與第2結晶層110之間。因此得到數學式3。
(數學式3)V×(d1/ε1)/((d1/ε1)+d0/ε0)<δ藉由整理數學式3可得到數學式1。亦即，滿足數學式1之關係時，可將高移動率通道電子誘發到第1結晶層108與第2結晶層110的界面。
第6圖到第8圖係顯示場效電晶體200的製造過程之剖面。如第6圖所示，利用原子層堆積法將第2絕緣體層210形成在半導體基板100上，且形成成為閘極電極212之金屬層211。如第7圖所示，將金屬層211予以圖案化來形成閘極電極212，且以閘極電極212作為遮罩而將第2絕緣體層210予以圖案化。亦即，將形成有閘極電極212之區域以外的第2絕緣體層210之一部分予以蝕刻，來形成到達半導體層106之開口。
復形成金屬薄膜220。亦即，形成與從開口露出之半導體層106接觸之金屬薄膜220。例如可利用濺鍍法或蒸鍍法來形成金屬薄膜220。作為金屬薄膜220，可舉出鎳膜或鈷膜，而最好為鎳膜。如第8圖所示，將金屬薄膜220進行熱處理，而在與金屬薄膜220接觸之半導體層106的部分形成源極區域206或汲極區域208。去除未反應之金屬薄膜220後，在源極區域206及汲極區域208上各別形成源極電極202及汲極電極204，而可製造第5圖的場效電晶體200。
此外，場效電晶體200為N通道型場效電晶體時，金屬薄膜220亦可含有鎳原子及施體雜質原子(Si等)。場效 電晶體200為P通道型場效電晶體時，金屬薄膜220亦可含有鎳原子及受體雜質原子(Zn等)。金屬薄膜220之熱處理較佳為利用RTA(rapid thermal annealing，快速熱退火)法進行。使用RTA法時，最好可將退火溫度設為250℃。可利用上述之方法且以自我對準之方式形成源極區域206及汲極區域208。此外，藉由將RTA法等之退火溫度或退火時間或該兩方予以控制，而可將構成金屬薄膜220之金屬原子，以及構成半導體層106的半導體原子之橫方向的反應予以控制，且可將源極區域206及汲極區域208之彼此相對的界面之位置予以控制。亦即可將進入到源極區域206及汲極區域208的閘極電極下的區域之程度予以控制。藉此方式，可容易製造通道長度為數十nm左右(100nm以下)之平面型MOSFET。
依據上述半導體基板100及使用有該基板之場效電晶體200，利用磊晶成長法將半導體層106形成在由InP所構成之半導體層形成基板120上，故可提高半導體層106的品質。再者由於隔介非結晶型的第1絕緣體層104將基底基板102貼合於半導體層106，故可維持高的半導體層106之品質。因此，可將使用此種半導體層106於通道層之場效電晶體200的性能予以提高。此外藉由將半導體層106的厚度設為極薄而可降低洩漏電流。此外因將離閘極絕緣膜遠的第1結晶層108之電子親和力Ea1設為比離閘極絕緣膜近的第2結晶層110之電子親和力Ea2還大，故可抑制通過通道之載子電子的散射，且可提高通道之載子移動 率。並且，因將場效電晶體200之源極區域206及汲極區域208進行有金屬化處理，故可減少源極/汲極間之電阻。由於降低源極/汲極間的電阻故可減少對通道層之摻雜量，且可提高載子移動率。
此外如第9圖所示，半導體層106可復包含第3結晶層302。第9圖係顯示半導體基板300之剖面。半導體基板300係半導體層106復包含第3結晶層302之外，亦可具有與半導體基板100相同的構成。在半導體基板300中，從基底基板102之側將第1結晶層108、第2結晶層110及第3結晶層302，按照第3結晶層302、第1結晶層108、第2結晶層110之順序進行積層。第3結晶層302之電子親和力Ea3係以比第1結晶層108的電子親和力Ea1還小之方式構成。第10圖係使顯示用有半導體基板300之場效電晶體400的剖面。場效電晶體100係半導體層106復具有第3結晶層302之外，亦可具有與場效電晶體200相同的構成。
依據半導體基板300及場效電晶體400，因具有第3結晶層302，故半導體層106內之載子電子，從半導體層106與第1絕緣體層104之間的界面遠離。結果，可將起因於在第1絕緣體層104與第3結晶層302的界面之界面狀態的載子電子之散射予以抑制。結果，載子之移動率提高。此外，藉由第1結晶層被包夾在滿足Ea2<Ea1與Ea3<Ea1之第2結晶層110與第3結晶層302，來將半導體層106中的通道電子進行量化。因此，可使半導體層106中之通 道電子的數目成為最大之位置從半導體層106與第1絕緣體層104的界面以及半導體層106與第2絕緣體層210之界面遠離。因此載子移動率提高。
第3結晶層302係對第1結晶層108進行晶格匹配或擬晶格匹配。第1結晶層108為InGaAs，而第2結晶層110為InGaAsP時，作為第3結晶層302可例示InGaAsP。第1結晶層108為Inx1Ga1-x1As(0<x1≦1)，第2結晶層110為Inx2Ga1-x2As(0≦x2<1,x1>x2)時，作為第3結晶層302可例示Inx3Ga1-x3As(0≦x3<1,x1>x3)。作為第1結晶層108可例示Inx1Ga1-x1As(0.53≦x1≦1)，此情形時，作為第2結晶層110可例示Inx2Ga1-x2As(0≦x2<0.53)，而作為第3結晶層302可例示Inx3Ga1-x3As(0≦x3<0.53)。再者，亦可為x2=x3。第1結晶層108為In0.7Ga0.3As，而第2結晶層110為In0.3Ga0.7As時，作為第3結晶層302可例示In0.3Ga0.7As。第1結晶層108為InAs，而第2結晶層110為In0.3Ga0.7As時，作為第3結晶層302可例示In0.3Ga0.7As。
第3結晶層302的厚度可在20nm以下之範圍內，尤其以在2nm至5nm之範圍內為佳。在半導體層106的製造過程中，第3結晶層302係可在形成第1結晶層108後利用磊晶成長法來形成。
在上述說明中，就在半導體基板的表面側具有閘極電極212之前閘極型的場效電晶體之例作了說明，而場效電晶體亦可採用具有如第11圖所示之後閘極電極502之結構。亦即相對於第5圖或第10圖所示之場效電晶體200或 場效電晶體400的構成，第11圖所示之場效電晶體500在不具備第2絕緣體層210及閘極電極212，且在基底基板102的與第1絕緣體層104相反側之面具備後閘極電極502這點上為不同之處。場效電晶體500可具有與第5圖或第10圖所示之場效電晶體200或場效電晶體400相同的源極電極202、汲極電極204、源極區域206、汲極區域208、半導體層106、第1絕緣體層104及基底基板102。此外，在場效電晶體500中，第1絕緣體層104的一部分具有作為閘極絕緣層之功能。
此外，如第12圖所示，場效電晶體亦可具備前閘極結構及後閘極結構的兩個結構之雙閘極結構。亦即，第12圖所示之場效電晶體600係具備後閘極電極502及閘極電極212，其中後閘極電極502係設置在基底基板102，而閘極電極212係在與半導體層106與第1絕緣體層104接觸之面相對向之半導體層106的另一面，隔介第2絕緣體層210而設置，並將第1絕緣體層104及第2絕緣體層210的一部分作為閘極絕緣膜。場效電晶體600可具備與第5圖或第10圖所示之場效電晶體200或場效電晶體400相同之源極電極202、汲極電極204、源極區域206、汲極區域208、半導體層106、第1絕緣體層104及基底基板102。
(第1實施例)
利用MOVPE(Metal Organic Vapor Phase Epitaxy，有機金屬氣相磊晶法)法在面方向(001)之InP基板上將InGaAs層進行磊晶成長，且利用ALD法在InGaAs層上形 成Al2O3層。另在矽基板上利用ALD法形成Al2O3層。對InP基板與矽基板之各個的Al2O3層進行親水化處理，且將InP基板與矽基板進行貼合後，利用HCl溶液選擇性地去除InP。藉此方式製造由InGaAs層/Al2O3層(BOX層)/矽基板構成的半導體基板。
使用丙酮、NH4OH、(NH4)2S將上述半導體基板之InGaAs層表面予以清洗，並且進行使硫原子鍵結於基板表面的處理後，在InGaAs層上，利用ALD法形成10nm厚度之Al2O3層。在使硫原子鍵結於基板表面的處理中，亦可不使用丙酮、NH4OH，而僅用(NH4)2S。利用濺鍍法形成由鉭構成的閘極電極，且施行後金屬化退火處理後，形成20nm厚度的鎳膜。以250℃對鎳膜施行RTA處理，以形成Ni-InGaAs合金的源極/汲極(S/D)，來製造場效電晶體。
製作InGaAs層為下述5種之樣本(1)至樣本(5)。
(1)10nm厚度之In0.7Ga0.3As(單層)
(2)5nm厚度之In0.7Ga0.3As(單層)
(3)In0.3Ga0.7As/In0.7Ga0.3As/In0.3Ga0.7As之各厚度為2/1/3nm之積層
(4)In0.3Ga0.7As/In0.7Ga0.3As/In0.3Ga0.7As之各厚度為2/3/3nm之積層
(5)In0.3Ga0.7As/In0.7Ga0.3As/In0.3Ga0.7As之各厚度為2/5/3nm之積層
此外，在下述之第13圖至第20圖中，有將(1)及(2)之樣本稱為「無緩衝區」或稱為「單通道」之情形，而有 將(3)至(5)之樣本稱為「有緩衝區」之情形。有將InGaAs層的厚度稱為「本體厚度」的情形，而在(3)至(5)的樣本中有將In0.7Ga0.3As之厚度稱為「通道的厚度」之情形。
第13圖係樣本(5)之剖面TEM照片。可清楚看出適宜地形成有各層的結構。此外，可以看清閘極下之Ni-InGaAs合金的重疊適度，且看清藉自我對準可形成Ni-InGaAs合金之源極/汲極。
第14圖係顯示樣本(1)的Id-Vg特性。第15圖係顯示樣本(1)之Id-Vd特性。此外，第16圖係顯示樣本(1)之移動率與電荷密度Ns之關係。在第16圖中，作為比較，亦顯示不對源極/汲極進行Ni-InGaAs合金化處理而將InGaAs通道(9nm厚度)進行重摻雜之樣本的資料。參照第14圖至第16圖時，樣本(1)雖通道摻雜濃度為低的1×1016 atoms/cm3，但觀測到高的導通電流。此係可推測為起因於將源極/汲極進行過Ni-InGaAs合金化處理之故。如第15圖所示，樣本(1)之Id-Vd特性佳。如第16圖所示，與沒對源極/汲極進行Ni-InGaAs合金化處理之比較例比較時，樣本(1)的移動率顯示為約1.9倍的值。可確認Ni-InGaAs合金的源極/汲極之移動率提高的效果。
第17圖係顯示樣本(5)之Id-Vg特性。觀測到3位數之導通關斷比與183mV/dec之低的次臨限(subthreshold)係數。第18圖係顯示樣本(3)之Id-Vg特性。觀測到7位數之導通關斷比與次臨限係數103mV/dec之極佳的特性。第19圖係以與電荷密度Ns之關係來顯示樣本(5)的移動 率。在第19圖中，作為比較，亦顯示樣本(1)之值(無緩衝區)及Si MOSFET的值。與Si MOSFET之比較，觀測到樣本(5)之移動率為4.2倍，而與樣本(1)之比較，觀測到樣本(5)之移動率為1.6倍之高的值。證實In0.3Ga0.7As/In0.7Ga0.3As/In0.3Ga0.7As的積層通道之移動率提高的效果。
第20圖係顯示樣本(1)到(5)之移動率的通道層厚度依賴性。可以看出從通道層之厚度(整體的本體厚度)低於10nm的附近起移動率急速降低，惟於In0.3Ga0.7As/In0.7Ga0.3As/In0.3Ga0.7As之積層通道結構(有緩衝區)之情況與單層(無緩衝區)比較，即使為薄的通道厚度亦可維持高的移動率。此外，在積層通道結構中，可知比起塊體(bulk)的情況其移動率變高。
(第2實施例)
與第1實施例相同，在面方向(001)之InP基板上，利用MOVPE法，將InGa As層進行磊晶成長，並利用ALD法在InGaAs層上形成Al2O3層。另利用ALD法在矽基板上形成Al2O3層。對InP基板與矽基板之各個的Al2O3層進行親水化處理，且在將InP基板與矽基板予以貼合後，利用HCl溶液選擇性地去除InP。藉此方式製造由inGaAs層/Al2O3層(BOX層)/矽基板構成之半導體基板。
利用丙酮、NH4OH、(NH4)S將上述半導體基板之InGaAs層表面予以清洗，並且進行使硫原子鍵結於基板表面的處理後，在InGaAs層上，利用ALD法形成10nm厚度之Al2O3層。利用濺鍍法形成由鉭構成之閘極電極，且進行後金屬 化退火處理後，形成20nm厚度的鎳膜。以250℃對鎳膜進行RTA處理，而形成Ni-InGaAs合金之源極/汲極(S/D)，來製造場效電晶體。場效電晶體之閘極長度L為5μm且將閘極寬度w設為100μm。
製造InGaAs層為下述4種之樣本(6)至(9)。
(6)In0.3Ga0.7As/InAs/In0.3Ga0.7As之各厚度為3/3/3nm之積層
(7)In0.3Ga0.7As/In0.7Ga0.3As/In0.3Ga0.7As之各厚度為3/5/3nm之積層
(8)10nm厚度之In0.7Ga0.3As(單層)
(9)20nm厚度之In0.53Ga0.47As(單層)
此外，在下述之第21圖至第23圖中，有將(8)及(9)之樣本稱為「無緩衝區」或「單通道」之情形，且有將(6)及(7)之樣本稱為「有緩衝區」之情形。有將InGaAs層的厚度稱為「主體厚度」之情形，在(8)及(9)之樣本中有將In0.7Ga0.3As或In0.53Ga0.47As之厚度稱為「通道之厚度」的情形。
第21圖係樣本(6)的剖面TEM照片。通道層為InAs時，亦與第1實施例相同適當地形成各層的結構，且閘極下之Ni-InGaAs合金之重疊亦適度。以自我對準之方式可形成Ni-InGaAs合金之源極/汲極。第22圖係顯示樣本(6)之Id-Vg特性。通道層為InAs時，亦與第1實施例相同地顯示適當的電晶體運作。
第23圖係顯示樣本(6)至(9)的室溫之移動率與電荷 密度Ns之關係。在積層型通道之樣本(6)及樣本(7)中可觀察到比單層通道的樣本(8)及樣本(9)還高的移動率。此外，在相當於第1結晶層108的層之銦組成為1之樣本(6)中，觀察到比相當於第1結晶層108之層的銦組成為0.7之樣本(7)還高的移動率。可說該銦組成愈大愈可實現高的移動率。樣本(6)之最大移動率到達3180cm2/Vs，且在膜厚10nm以下之超薄膜主體InAs積層通道(ultrathin body(UTB)InAs-composite-0 I channel)中，首次達成移動率3180cm2/Vs。
(第3實施例)
與第l實施例相同，在面方向(001)之InP基板上，利用MOVPE法磊晶成長InGaAs層，且利用ALD法在InGaAs層上形成Al2O3層。另利用ALD法在矽基板上形成Al2O3層。對InP基板與矽基板之各個Al2O3層進行親水化處理，並將InP基板與矽基板予以貼合後，利用HCI溶液選擇性地去除InP。藉此方式來製造由InGaAs層/Al2O3層(BOX層)/矽基板所構成的半導體基板。
利用丙酮、NH4OH、(NH4)2S將上述半導體基板之InGaAs層表面予以清洗，並於進行使硫原子鍵結於基板表面的處理後，利用ALD法在InGaAs層上形成10nm厚度之Al2O3層。使用濺鍍法及電子束微影法形成由鉭所構成之閘極電極。將閘極電極之寬度設為200nm左右，來嘗試微細加工。施行後金屬化退火處理後，形成20nm厚度之鎳膜。以250℃對鎳膜進行RTA處理，形成Ni-InGaAs合金之源極/汲極 (S/D)。源極/汲極係藉InGaAs層與鎳之熱反應，橫向(lateral)地成長，而源極區域、汲極區域之彼此相對的部分形成在閘極電極下。以此方式製造場效電晶體。電界效果電晶體之閘極長度L為55nm左右。
製作InGaAs層為下述2種之樣本(10)及(11)。
(10)In0.3Ga0.7As/InAs/In0.3Ga0.7As之各厚度為3/3/3nm之積層
(11)10nm厚度之In0.53Ga0.47As(單層)
再者，在下述之第24圖至第37圖中，有將(11)之樣本稱為「無緩衝區」或「單通道」之情形，而有將(10)之樣本稱為「有緩衝區」之情形。有將InGaAs層之厚度稱為「主體厚度」之情形，而在(11)之樣本中，有將In0.53Ga0.47As之厚度稱為「通道的厚度」之情形。
第24圖及第25圖係樣本(10)之剖面TEM照片。與第1實施例相同適當地形成各層的結構。若參照第25圖，在InGaAs層之閘極下形成有Ni-InGaAs合金之重疊，而從閘極端起之重疊長度為數十nm左右。若事先將閘極電極之寬度設為數百nm，且以熱處理的溫度或時間來控制重疊長度，便可精密且簡單地控制電晶體的閘極長度(源極/汲極間的距離)。此外，可知藉自我對準之方式可形成Ni-InGaAs合金之源極/汲極。依此種方法，可容易製造通道長度為100nm以下之平面型MOSFET。
第26圖係顯示樣本(10)之Id-Vg特性。第27圖係顯示樣本(10)之Id-Vd特性。可知即使為將閘極長度予以微 細化處理為55nmn之InAs積層通道絕緣層上的MOSFET，亦可顯示良好的電晶體特性。
第28圖係顯示樣本(11)的S.S值(次臨限值)之通道長度依賴性，第29圖係顯示樣本(11)的DIBL值(汲極引致能障下降效應值)之通道長度依賴性。在兩圖中，將屬於閘極絕緣層之Al2O3的厚度分別為6nm、12nm之情況的對比予以顯示。S.S值係Al2O3的厚度為6nm之情況比12nm之情況還小。此現象可推測是通道形成在離閘極電極較近的場所之效果。DIBL值係Al2O3的厚度為6nm之情況比12nm之情況還小。可知道藉由縮小(scaling)等效氧化層厚度(EOT Equivalent Oxide Thickness)之效果，改善電晶體之性能。
第30圖至第35圖係針對樣本(10)及樣本(11)，分別顯示臨限值(Vth)之通道長度依賴性(第30圖)、S.S值之通道長度依賴性(第31圖)、DIBL值之通道長度依賴性(第32圖)、導通電流/關斷電流特性(第33圖)、導通電流之DIBL依賴性(第34圖)、源極/汲極間之總電阻值的通道長度依賴性(第35圖)。此外，臨限值係汲極電流以10-6μA/μm之閘極電壓來定義，而DIBL係以各個的汲極電壓之臨限值的差來予以評估。
從第31圖來看，在樣本(10)及樣本(11)之任一個中，亦看不到臨限值之激烈的變化(roll-off)或臨限值轉移為負偏差之現象。由roll-off等之現象係因短通道效應而產生，可確認抑制短通道效應。該短通道效應之抑制效果係可推測可藉由在絕緣層(BOX層)上形成電晶體之OI結構而 得到，而可確認OI結構之優點。
透過第32圖及第33圖，可知在通道長度為數百nm左右之短通道MOSFET中，亦可得到良好的S.S.值及DIBL值。此外，在通道長度為100nm以下之區域中，樣本(10)的DIBL值低且佳。可確認短通道區域之InAs積層通道結構(樣本(10))的優越性。
透過第34圖，可知道比起樣本(11)，樣本(10)可實現約4倍的導通電流(關斷電流為1nA/μm之情況)，而透過第35圖，可知道比起樣本(11)，樣本(10)可實現約4倍的導通電流(相同的DIBL值之情況)。
透過第35圖，可知道樣本(10)之源極/汲極間的寄生電阻為1.16kΩ‧μm，而樣本(11)之源極/汲極間的寄生電阻為5.54kΩ‧μm。此外，源極/汲極間之寄生電阻係對應將通道長Lch設為零時之源極/汲極間的總電阻值Rtot。亦即，可知樣本(10)之寄生電阻比起樣本(11)之寄生電阻，為約其5分之1。
第36圖係顯示樣本(10)，樣本(11)及第1、2、4參照例之場效電晶體的S.S.值之通道長度依賴性，而第37圖係顯示樣本(10)及第1參照例至第4參照例之場效電晶體的DIBL值之通道長度依賴性。第1表係顯示與第3實施例之樣本(10)及第1參照例至第4參照例之主要的結構與特性作比較之表。
此外，第1參照例至第4參照例係記載在下列文獻之電晶體，任一參照例皆具有三閘極型、鰭式或環繞式閘極之立體閘極結構。
第1參照例：M.Radosavljevic et al.,2010 IEDW,pp.126-129.
第2參照例：M.Radosavljevic et al.,2010 IEDW,pp.765-768.
第3參照例：H.C.Chin et al.,EDL32,2(2011).
第4參照例：J.J.Gu.et al.,2011 IEDW,pp.769-772.
從第36圖、第37圖及第1表，可知樣本(10)為具有平面型的閘極結構之MOSFET，且具有與立體結構閘極相同或超過立體結構閘極之特性。
此外在本說明書中，除了層、區域或基板之類的第1元件位於第2元件上(on)的情況外，第1元件直接位於第2元件上之情況之外，亦可包含其他元件介設第1元件及 第2元件之間，而使第1元件間接位於第2元件上之情況。此外，所謂從開口露出之半導體層106，係指開口的底部之半導體層106。再者，場效電晶體為n通道型場效電晶體時，在本說明書中說明過的各電子親和力之關係亦可為相反。
100‧‧‧半導體基板
102‧‧‧基底基板
104‧‧‧第1絕緣體層
106‧‧‧半導體層
108‧‧‧第1結晶層
110‧‧‧第2結晶層
120‧‧‧半導體層形成基板
122‧‧‧氬氣束
200‧‧‧場效電晶體
202‧‧‧源極電極
204‧‧‧汲極電極
206‧‧‧源極區域
209‧‧‧汲極區域
210‧‧‧第2絕緣體層
211‧‧‧金屬層
212‧‧‧閘極電極
220‧‧‧金屬薄膜
300‧‧‧半導體基板
302‧‧‧第3結晶層
400‧‧‧場效電晶體
500‧‧‧場效電晶體
502‧‧‧後閘極電極
600‧‧‧場效電晶體
第1圖係顯示半導體基板100的剖面。
第2圖係顯示半導體基板100的製造過程之剖面。
第3圖係顯示半導體基板100的製造過程之剖面。
第4圖係顯示半導體基板100的製造過程之剖面。
第5圖係顯示場效電晶體200的剖面。
第6圖係顯示場效電晶體200的製造過程之剖面。
第7圖係顯示場效電晶體200的製造過程之剖面。
第8圖係顯示場效電晶體200的製造過程之剖面。
第9圖係顯示半導體基板300之剖面。
第10圖係顯示場效電晶體400之剖面。
第11圖係顯示場效電晶體500之剖面。
第12圖係顯示場效電晶體600之剖面。
第13圖係顯示第1實施例的場效電晶體之剖面TEM照片。
第14圖係顯示第1實施例的場效電晶體之Id-Vg特性。
第15圖係顯示第1實施例的場效電晶體之Id-Vd特性。
第16圖係顯示第1實施例的場效電晶體之移動率。
第17圖係顯示第1實施例的場效電晶體之Id-Vg特性。
第18圖係顯示第1實施例的場效電晶體之Id-Vg特性。
第19圖係顯示第1實施例的場效電晶體之移動率。
第20圖係顯示第1實施例的場效電晶體之移動率的通道層厚度依賴性。
第21圖係顯示第2實施例的場效電晶體之剖面TEM照片。
第22圖係顯示第2實施例的場效電晶體之Id-Vg特性。
第23圖係顯示第2實施例的場效電晶體之移動率。
第24圖係顯示第3實施例的場效電晶體之剖面TEM照片。
第25圖係顯示第3實施例的場效電晶體之剖面TEM照片。
第26圖係顯示第3實施例的場效電晶體之Id-V特性。
第27圖係顯示第3實施例的場效電晶體之Id-Vd特性。
第28圖係顯示場效電晶體的次臨限(S.S)值之通道長度依賴性。
第29圖係顯示場效電晶體的汲極電壓造成之汲極引致能障下降效應(DIBL)值的通道長度依賴性。
第30圖係顯示第3實施例的場效電晶體之臨限值(Vth)的通道長度依賴性。
第31圖係顯示第3實施例的場效電晶體之S.S值的通道長度依賴性。
第32圖係顯示第3實施例的場效電晶體之DIBL值的通道長度依賴性。
第33圖係顯示第3實施例的場效電晶體之導通電流/關斷電流特性。
第34圖係顯示第3實施例的場效電晶體之導通電流的DIBL依賴性。
第35圖係顯示第3實施例的場效電晶體之總電阻值的通道長度依賴性。
第36圖係顯示第3實施例及參照例之場效電晶體的S.S.值之通道長度依賴性。
第37圖係顯示第3實施例及參照例之場效電晶體的DIBL值之通道長度依賴性。
100‧‧‧半導體基板
102‧‧‧基底基板
104‧‧‧第1絕緣體層
106‧‧‧半導體層
108‧‧‧第1結晶層
110‧‧‧第2結晶層

Claims (9)

  1. 一種半導體基板，係具有基底基板、第1絕緣體層與半導體層，而前述基底基板、前述第1絕緣體層及前述半導體層的位置係依前述基底基板、前述第1絕緣體層、前述半導體層之順序而排列，前述第1絕緣體層係由非結晶型金屬氧化物或非結晶型金屬氮化物所構成，而前述半導體層包含第1結晶層、第2結晶層及第3結晶層，前述第1結晶層、前述第2結晶層及前述第3結晶層的位置係從前述基底基板之側，依前述第3結晶層、前述第1結晶層、前述第2結晶層之順序而排列，前述第1結晶層之電子親和力Ea1比前述第2結晶層的電子親和力Ea2為大，而前述第3結晶層之電子親和力Ea3比前述第1結晶層之電子親和力Ea1還小。
  2. 如申請專利範圍第1項所述之半導體基板，其中，前述半導體層的厚度在20nm以下。
  3. 一種場效電晶體，係具有申請專利範圍第1項所述之半導體基板的場效電晶體，且具備電性連接在前述半導體層之源極電極及汲極電極。
  4. 如申請專利範圍第3項所述之場效電晶體，其中，前述半導體層具有與前述源極電極接觸之源極區域或與前述汲極電極接觸之汲極區域， 而前述源極區域或前述汲極區域包含由構成前述半導體層之III族原子及V族原子所構成之群所選出之至少1種原子與金屬原子之合金。
  5. 如申請專利範圍第4項所述之場效電晶體，其中，前述金屬原子為鎳原子。
  6. 如申請專利範圍第4項所述之場效電晶體，其中，前述場效電晶體為n通道型場效電晶體，而前述源極區域或前述汲極區域復包含施體雜質原子。
  7. 如申請專利範圍第4項所述之場效電晶體，其中，前述場效電晶體為p通道型場效電晶體，而前述源極區域或前述汲極區域復包含受體雜質原子。
  8. 一種半導體基板之製造方法，係具備：半導體層形成步驟，係使用磊晶成長法將半導體層形成在半導體層形成基板上；第1絕緣體層形成步驟，係利用原子層堆積法將第1絕緣體層進行成膜在前述半導體層上；接合步驟，係接合基底基板於前述第1絕緣體層上；以及去除步驟，去除前述半導體層形成基板，而前述半導體層形成步驟具有第1步驟與第2步驟，其中第1步驟係使用磊晶成長法將第2結晶層形成在前述半導體層形成基板上，而第2步驟係在前述第1 步驟之後，將具有比前述第2結晶層的電子親和力Ea2還大的電子親和力Ea1之第1結晶層，藉由磊晶成長法形成在前述第2結晶層上，其中，前述半導體層形成步驟復具有第3步驟，係在前述第2步驟之後，將具有比前述第1結晶層的電子親和力Ea1還小的電子親和力Ea3之第3結晶層，藉由磊晶成長法形成在前述第1結晶層上。
  9. 一種場效電晶體的製造方法，係具有：在利用申請專利範圍第8項所述之半導體基板的製造方法所製造的前述半導體基板之前述半導體層上，利用原子層堆積法將第2絕緣體層進行成膜之步驟；在前述第2絕緣體層上形成閘極電極之步驟；將形成有前述閘極電極之區域以外的前述第2絕緣體層之一部分予以蝕刻，以形成到達前述半導體層之開口之步驟；形成與從前述開口露出之前述半導體層接觸之金屬薄膜之步驟；以及將前述金屬薄膜進行熱處理，且將源極區域或汲極區域之至少一方形成在與前述金屬薄膜接觸之前述半導體層的部分。
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