KR102223971B1 - 결정성의 다중-나노시트 스트레인 채널 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

전계 효과 트랜지스터 및 그 제조 방법이 제공된다. 상기 전계 효과 트랜지스터는 스트레인된 결정성 반도체 채널 영역 및 상기 채널 영역 상의 게이트 스택을 갖는 바디 층을 포함한다. 상기 게이트 스택은 상기 채널 영역과 격자 부정합된(lattice mismatched) 결정성 반도체 게이트 층 및 상기 게이트 층과 상기 채널 영역 사이의 결정성 게이트 유전 층을 포함한다.

Description

결정성의 다중-나노시트 스트레인 채널 전계 효과 트랜지스터 및 그 제조 방법{CRYSTALLINE MULTIPLE-NANOSHEET STRAINED CHANNEL FETS AND METHODS OF FABRICATING THE SAME}
본 발명은 반도체 디바이스, 특히, 반도체 전계 효과 트랜지스터 디바이스에 관한 것이다.
III-V 채널 물질을 포함하는 III-V 반도체-기반 MOSFET은 저전압에서 상대적으로 높은 전류 및 양호한 CV/I 특성을 가질 수 있다. 이것은, 일부 반도체/금속 조합에 대한 상대적으로 낮은 기생 저항뿐 아니라, 채널에서 달성할 수 있는 상대적으로 높은 이동성(mobility)에 기인할 수 있다. 높은 이동성은 적어도 일부는 상대적으로 낮은 유효 전자 질량(electron effective mass)에 기인할 수 있다. 다수의 III-V 반도체의 유효 질량의 등방성(isotropic nature)으로 인해, 양자-구속 질량(quantum-confinement mass) 역시 작을 수 있고, 이에 따라 전자의 파동 함수는 넓을 수 있고, 채널을 둘러싸는 게이트 절연 층(들)에 침투할 수 있다. 게이트 절연 층(들)은 채널 상의 비결정성(non-crystalline) 층일 수 있고, 및/또는 채널을 비결정성 게이트 전극으로부터 분리할 수 있다. 일반적인 결정성 채널의 표면 상에 이러한 비결정성 층들의 존재는 구속된 전자의 이동성을 제한할 수 있는 (통상적으로 표면 거칠기(SR) 산란(surface roughness (SR) scattering)으로 참조되는) 캐리어 산란(carrier scattering) 을 야기할 수 있다.
III-V 채널 물질을 포함하는 일부 III-V 반도체 기반의 MOSFET은 채널 주위에, InP(indium phosphide)와 같은, 결정성 버퍼 층을 포함할 수 있다. 결정성 버퍼 층(들)은 결정성 채널을 비결정성 층으로부터 분리하기에 충분한 두께를 가지고, 캐리어 산란의 감소에 기여할 수 있다. 그러나, 이러한 버퍼 층은, 게이트 전극과 채널 반전(inversion) 층의 분리가 증가됨으로 인해 디바이스의 단채널 성능(short-channel performance)을 열화시킬 수 있다. 따라서, 결정성 버퍼 층의 사용은 III-V MOSFET의 사용을 상대적으로 긴(예컨대, 약 40 nm 보다 긴) 게이트 길이로 제한할 수 있다.
Si 및 SiGe 나노시트 트랜지스터와 같은 IV 반도체 기반의 MOSFET은, (핀펫에 대해) 개선된 정전기 특성 및 나노시트의 적재성 때문에, 10nm 이하 기술을 위한 선택일 수 있다. 그러나, 핀펫에 대해 개선된 DC 성능은 원하는 레이아웃 영역에서 충분한 Ieff를 달성하기 위해 상대적으로 넓은 나노시트를 요구하며, 원하는 수의 적층된 나노시트 층을 요구하게 된다. 이는, 원하는 타입의 나노시트 물질로 형성된 원하는 도전 채널을 형성하기 위해, 다른 타입의 나노시트(예를 들어, SiGe 또는 Si)에 대해 하나의 타입의 나노시트(예를 들어, Si 또는 SiGe)를 언더컷하는데 필요한 고도의 선택적 에칭과 같은 어려운 공정이 존재한다. 또한, 에칭 공정은 일시적으로 나노시트 주위에 자유 표면을 형성할 수 있으며, 이는 빌트인 스트레인(built-in strain)을 완화하여 나노시트 성능을 제한할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 높은 이동성 및 향상된 단채널 성능을 같는 전계 효과 트랜지스터를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 높은 이동성 및 향상된 단채널 성능을 같는 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전계 효과 트랜지스터는, 복수의 개별 게이트(individually-gated) 도전 채널을 포함하는 나노시트(nanosheet) 스택을 포함하고, 상기 개별 게이트 도전 채널은 결정성 채널 층, 상기 채널 층 상의 결정성 게이트 유전 층, 및 상기 채널 층에 대향하는 상기 게이트 유전 층 상의 결정성 게이트 층을 각각 포함하고, 상기 나노시트 스택은 상기 층들 중 어느 둘 사이의 격자 부정합(lattice mismatch)으로부터 스트레인된다.
본 발명의 몇몇 실시예에서, 상기 결정성 채널 층, 상기 결정성 게이트 유전 층, 및 상기 결정성 게이트 층은 이종에피택셜(heteroepitaxial) 층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 전계 효과 트랜지스터는 N형 디바이스이고, 상기 결정성 채널 층은 실리콘(Si)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 전계 효과 트랜지스터는 P형 디바이스이고, 상기 결정성 채널 층은 실리콘 저마늄(SiGe)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 결정성 게이트 유전 층은 CaF2(calcium fluoride), ZnS(zinc sulfide), Pr2O3(praseodymium oxide), 및/또는 Gd2O3(gadolinium oxide)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 전계 효과 트랜지스터는 N형 디바이스이고, 상기 결정성 게이트 층은 도핑된 실리콘 저마늄(SiGe)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 전계 효과 트랜지스터는 P형 디바이스이고, 상기 결정성 게이트 층은 도핑된 실리콘(Si)을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 전계 효과 트랜지스터는, 결정성 반도체 채널 영역을 포함하는 바디 층(body layer), 및 상기 채널 영역 상의 게이트 스택을 포함하고, 상기 게이트 스택은 상기 채널 영역과 격자 부정합된(lattice mismatched) 결정성 게이트 층 및 상기 게이트 층과 상기 채널 영역 사이의 결정성 게이트 유전 층을 포함한다.
본 발명의 몇몇 실시예에서, 상기 채널 영역과 상기 게이트 스택 사이의 인터페이스는 비정질 물질을 비포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 유전 층은 상기 채널 영역 상에 직접 형성된 고유전율(high-k) 결정성 절연 층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 층은 상기 게이트 유전 층 상에 직접 형성되고, 상기 채널 영역과 상기 게이트 층은 이종에피택셜(heteroepitaxial) 스트레인된 반도체 층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 채널 영역과 상기 게이트 층은 서로 다른 IV 물질을 포함하고, 상기 게이트 층은 상기 채널 영역에 비하여 고도로 도핑(heavily doped)될 수 있다.
본 발명의 몇몇 실시예에서, 상기 채널 영역과 상기 게이트 층 중 어느 하나는 압축 스트레인된 실리콘 저마늄(SiGe)을 포함하고, 상기 채널 영역과 상기 게이트 층 중 다른 하나는 인장 스트레인된 실리콘(Si)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 층은 상기 채널 영역의 대향하는 표면들 상에 각각의 결정성 반도체 게이트 층을 포함하고, 상기 게이트 유전 층은 상기 각각의 게이트 층과 상기 채널 영역의 상기 대향하는 표면들 사이에 각각의 결정성 게이트 유전 층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 스택 및 상기 바디 층을 포함하는 구조는 반복되어 적층되어, 복수의 개별 게이트(individually-gated) 채널 영역을 정의하고, 상기 채널 영역과 상기 게이트 층 내의 스트레인은 상기 구조 전체적으로 유지될 수 있다.
본 발명의 몇몇 실시예에서, 상기 구조는 30nm 이상 100nm 이하의 폭을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 채널 영역의 상기 대향하는 표면들 상의 상기 각각의 게이트 층은 주 게이트 층을 포함하고, 상기 전계 효과 트랜지스터는 대향하는 표면들 사이의 상기 채널 영역의 측벽 상에 부 게이트 층을 더 포함하고, 상기 부 게이트 층은 금속 또는 도핑된 다결정성 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 개별 게이트 채널 영역은 기판으로부터 돌출된 핀(fin)을 정의하고, 상기 부 게이트 층은 상기 핀의 대향하는 측벽과 그 사이의 표면 상에 연장될 수 있다.
본 발명의 몇몇 실시예에서, 상기 채널 영역의 상기 측벽을 상기 부 게이트 층으로부터 분리하는 비정질 절연 층을 더 포함하고, 상기 부 게이트 층은 상기 주 게이트 층과 전도적으로(conductively) 커플링될 수 있다.
본 발명의 몇몇 실시예에서, 상기 채널 영역의 양 단부(opposite ends) 상에 형성되고, 상기 채널 영역과 전도적으로(conductively) 커플링되고, 그 위의 게이트 스택에 인접한 소스/드레인 영역, 및 상기 게이트 층의 대향하는 측벽을 상기 소스/드레인 영역으로부터 분리하는 비정질 절연 층을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 제조 방법은, 결정성 반도체 채널 영역을 포함하는 바디 층(body layer)을 형성하고, 상기 채널 영역 상에 게이트 스택을 형성하는 것을 포함하고, 상기 게이트 스택은 상기 채널 영역과 격자 부정합된(lattice mismatched) 결정성 게이트 층 및 상기 게이트 층과 상기 채널 영역 사이의 결정성 게이트 유전 층을 포함한다.
본 발명의 몇몇 실시예에서, 상기 채널 영역과 상기 게이트 스택 사이의 인터페이스는 비정질 물질을 비포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 유전 층은 상기 채널 영역 상에 직접 형성된 고유전율(high-k) 결정성 절연 층을 포함하고, 상기 채널 영역과 상기 게이트 층은 스트레인된 반도체 층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 바디 층을 형성하는 것과 상기 게이트 스택을 형성하는 것은, 이종에피택셜(heteroepitaxial) 성장에 의해 상기 채널 영역, 상기 게이트 유전 층, 및 상기 게이트 층을 형성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 채널 영역과 상기 게이트 층은 서로 다른 IV 물질로 형성되고, 상기 게이트 층은 상기 채널 영역에 비하여 고도로 도핑(heavily doped)될 수 있다.
본 발명의 몇몇 실시예에서, 상기 채널 영역과 상기 게이트 층 중 어느 하나는 압축 스트레인된 실리콘 저마늄(SiGe)을 포함하고, 상기 채널 영역과 상기 게이트 층 중 다른 하나는 인장 스트레인된 실리콘(Si)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 스택을 형성하는 것은, 상기 채널 영역의 대향하는 표면들 상의 각각의 게이트 유전 층과, 상기 각각의 게이트 유전 층 위의 각각의 게이트 층을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 스택과 상기 바디 층을 형성하는 것은, 복수의 개별 게이트(individually-gated) 채널 영역을 정의하도록 상기 게이트 스택 및 상기 바디 층이 반복되어 적층된 구조를 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 채널 영역의 상기 대향하는 표면들 상의 상기 각각의 게이트 층은 주 게이트 층을 포함하고, 상기 대향하는 표면들 사이의 상기 채널 영역의 측벽 상에 부 게이트 층을 더 형성하고, 상기 부 게이트 층은 상기 주 게이트 층과 전도적으로(conductively) 커플링되고, 상기 부 게이트 층은 금속 또는 도핑된 다결정성 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 개별 게이트 채널 영역은 기판으로부터 돌출된 핀(fin)을 정의하고, 상기 부 게이트 층은 상기 핀의 대향하는 측벽과 그 사이의 표면 상에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 부 게이트 층을 형성하기 전에, 상기 채널 영역 내에 리세스를 정의하기 위해 상기 채널 영역의 상기 측벽을 선택적으로 리세스하고, 상기 채널 영역의 상기 측벽 내의 상기 리세스 내에 비정질 절연 층을 형성하는 것을 포함하고, 상기 비정질 절연 층은 상기 채널 영역을 상기 부 게이트 층으로부터 분리할 수 있다.
본 발명의 몇몇 실시예에서, 상기 주 게이트 층 내에 각각의 리세스된 영역을 정의하기 위해 상기 주 게이트 층의 대향하는 측벽을 선택적으로 리세스하고, 상기 각각의 리세스된 영역 내에 비정질 절연 층을 형성하고, 상기 채널 영역과 전도적으로(conductively) 커플링되도록 상기 채널 영역의 양 단부(opposite ends)로부터 소스/드레인 영역을 에피택셜 성장하는 것을 포함하고, 상기 비정질 절연 층은 상기 주 게이트 층의 상기 대향하는 측벽을 상기 소스/드레인 영역으로부터 분리할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a는 본 발명의 몇몇의 실시예에 따른 결정성 채널, 유전체 및 게이트 층을 포함하는 FET를 설명하기 위한 사시도이다.
도 1b 및 도 1c는 각각 도 1a의 B-B' 및 C-C'를 따라 절단한 단면을 도시한 것이다.
도 2 내지 도 6은, 본 발명의 몇몇의 실시예에 따른 결정성 채널, 유전체 및 게이트 층을 포함하는 FET의 제조 방법을 설명하기 위해, 도 1a의 B-B'를 따라 절단한 단면을 도시한 것이다.
도 7 내지 도 12는, 본 발명의 몇몇의 실시예에 따른 결정성 채널, 유전체 및 게이트 층을 포함하는 FET의 제조 방법을 설명하기 위해, 도 1a의 C-C'를 따라 절단한 단면을 도시한 것이다.
도 13은 본 발명의 몇몇의 실시예에 따른 결정성 채널, 게이트 및 유전 층을 포함하는 FET 디바이스를 설명하기 위한 사시도이다.
도 14a 및 도 14b는 본 발명의 몇몇의 실시예에 따른 nFET을 도시한 도 13의 A-A' 및 B-B'를 따라 절단한 단면을 각각 도시한 것이다.
도 15a 및 도 15b는 본 발명의 몇몇의 실시예에 따른 pFET을 도시한 도 13의 A-A' 및 B-B'를 따라 절단한 단면을 각각 도시한 것이다.
도 16 내지 도 20은 본 발명의 몇몇의 실시예에 따른 nFET 디바이스의 제조 방법을 설명하기 위해, 도 13의 A-A'를 따라 절단한 단면을 도시한 것이다.
도 21 내지 도 26은 본 발명의 몇몇의 실시예에 따른 nFET 디바이스의 제조 방법을 더 설명하기 위해, 도 13의 B-B'를 따라 절단한 단면을 도시한 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
한편, 본 명세서에서 사용되는 "일 실시예(one example)"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
본 발명의 일부 실시예들은, 채널 영역 상 및/또는 주변의 결정성 버퍼 물질의 사용이 단채널 성능을 희생하여 SR 산란을 억제하여, Ⅲ-V MOSFET에서 이동성 및 단채널 성능 사이의 트레이드오프를 야기할 수 있다는 점에 대한 자각을 기초로 한다. 본 발명의 일부 실시예들은 이러한 트레이드오프를 감소 및/또는 제거하여 Ⅲ-V FET의 포텐셜을 향상시키기 위한 Ⅲ-V FET 구조를 제공한다.
특히, 본 발명의 일부 실시예는, 채널 층 및 게이트 스택이 실질적으로 또는 전적으로 단결정성의(monocrystalline), 격자-정합된(lattice-matched) 반도체로 형성되는 Ⅲ-V 채널 FET를 제공한다. 예를 들면, 게이트 스택은 II-VI 넓은 밴드갭(wide bandgap), 고유전율(high-k)(즉, 실리콘 디옥사이드(silicon dioxide)에 비해 높은 유전 상수를 갖는) 반도체를 게이트 유전 층으로서 포함하고, 중간 밴드갭(moderate bandgap) Ⅲ-V 반도체를 게이트로서 포함할 수 있다. 일부 실시예에서, 채널 물질은 InAs(indium arsenide)이고, 게이트 유전 물질은 ZnTe(zinc telluride)이고, 게이트 물질은 AlSb(aluminum antimonide)이다. 다중 채널 층 (및 다중 게이트 스택)이, 예를 들면, 디바이스의 목표된 전류-운반 용량(current-carrying capacity) 조건에 의해 결정되거나 이것을 기초로 형성될 수 있다. 각 채널 층은 고도로 도핑된 AlSb 층에 의해 위 및 아래로부터 게이팅(gated)될 수 있다. ZnTe 게이트 유전 층은 각 채널 층과 인접한 게이트 층 사이에 제공될 수 있다. 채널/유전/게이트 스택은 이제부터 나노시트(nanosheet)로 참조되는 (각각의 폭은 각각의 두께보다 큰) 얇은 층으로 구성될 수 있다. 전체 구조는 (예컨대, 표면 거칠기(SR) 산란(surface roughness (SR) scattering)의 감소 또는 최소화로 인한) 높은 채널 이동성, (예컨대, 채널을 비결정성 층으로부터 추가적으로 분리시켜, 반전(inversion) 층을 게이트에 인접하게 유지하는 도전 버퍼 층의 부재로 인한) 양호한 단채널 동작 및 (예컨대, 도핑된 InAs의 높은 도전율과 n-콘택에 대한 낮은 콘택 저항으로 인한) 낮은 기생 저항을 갖고 7 nm 기술 및 그 이상에서 사용하기에 적합한 FET를 제공할 수 있다.
도 1a는 본 발명의 몇몇의 실시예에 따른 결정성 채널, 게이트 및 유전 층을 포함하는 FET 디바이스를 설명하기 위한 사시도이고, 도 1b 및 도 1c는 각각 도 1a의 B-B' 및 C-C'를 따라 절단한 단면을 도시한 것이다. 도 1a 내지 1c에 도시된 바와 같이, 본 발명의 몇몇의 실시예에 따른 전계 효과 트랜지스터(FET)(100)는, 트랜지스터 채널 층 또는 영역(105)을 정의하는 반도체 액티브 또는 바디(body) 층을 갖는 구조(102) 및 채널 층(105) 상의 반도체 게이트 스택(106)을 포함한다. 게이트 스택(106)은 결정성 게이트 유전 층(110) 및 그 위에 결정성 게이트 층(115)(또한, 본 명세서에서 주 게이트 층 또는 제1 게이트 전극이라고도 함)을 포함한다. 결정성 게이트 유전 층(110)은 고유전율(high-k)의 넓은 밴드갭 반도체일 수 있고, 결정성 게이트 층(115)는 높은 도펀트 활성화(high dopant activation)를 갖는 중간 밴드갭 반도체일 수 있다. 예를 들어, 구조는 InAs(indium arsenide) 채널 층(105), ZnTe(zinc telluride) 게이트 유전 층(110) 및 고도로 도핑된 AlSb(aluminum antimonide) 게이트 층(115)를 포함할 수 있고, 몇몇의 실시예에서 이들 모두는 단결정성일 수 있다.
채널 층(105)은 서로 반대 측에 있는 소스 영역(105s)와 드레인 영역(105d) 사이에 연장되는 결정성 반도체 층이다. 소스 영역(105s) 및 드레인 영역(105d)은 고도로 도핑되어, 낮은 콘택 저항을 제공할 수 있다. 소스 영역(105s) 및 드레인 영역(105d)은 또한 결정성 반도체 물질로 형성될 수 있고, 몇몇의 실시예에서 채널 층(105)과 같은 물질로 형성될 수 있다. 몇몇의 실시예에서, 소스 영역(105s) 및 드레인 영역(105d)은 또한 낮은 저항을 위한 금속으로 일부 형성될 수도 있다.
채널 층(105), 게이트 유전 층(110) 및 게이트 층(115)을 포함하는 구조는, 본 명세서에서 나노시트(101)로도 참조되는 개별 게이트(individually gated) 채널 영역을 정의하며, 나노시트(101)는 반복되어, 본 명세서에서 나노시트 스택(102)으로도 참조되는, 복수의 적층된 개별 게이트 채널 영역들을 정의한다. 따라서, 나노시트 스택(102)은 기판(107) 상에 (예컨대, 기판(107)의 표면 상에 돌출된 핀(fin)으로서) 형성되거나 기판(107) 내에 (예컨대, 기판(107)에 정의된 트렌치 내에) 형성될 수 있는 3차원 구조이고, 예를 들면, 원하는 응용 분야에 따라, 임의의 개수/양의 개별 게이트 채널(105)을 포함할 수 있다. 예를 들면, 트랜지스터(100)의 채널(106)의 개수 또는 양은 트랜지스터(100)에 대한 목표된 전류-운반 용량(current-carrying capacity)에 의해 결정될 수 있다. 각각의 채널 층(105)은 상대적으로 얇을 수 있어(즉, 약 10 나노미터 미만의 두께), 향상된 정전기 제어를 할 수 있다. 기판(107)은, 예를 들면, 실리콘 기판, SOI(silicon-on-insulator) 기판, 또는 기타 기판일 수 있다.
게이트 유전 층(110), 게이트 층(115) 및 채널 층(105)에 대해 결정성 반도체 물질을 사용하는 것은 거의 전적으로 결정성 나노시트 스택(102)이 결정성 게이트 유전 층(110)과 함께 결정성 채널 층(105) 상에 직접 형성되도록 한다. 따라서, 채널 층(105)과 게이트 스택(106) 사이의 인터페이스에는 비정질 또는 비결정성 층이 존재하지 않고, 이에 따라 인터페이스 표면 거칠기의 부족으로 인한 SR 산란을 감소시킨다. 이에 따라, 트랜지스터(100)는 매우 높은 채널 이동성을 나타낸다. 또한, 채널 층(105)과 게이트 스택(106) 사이의 인터페이스에는 InP(indium phosphide)와 같은 저유전율(low-k) 결정성 버퍼 층이 존재하지 않아, 상대적으로 얇은(예컨대, 약 2-3 nm의 두께) 게이트 유전 층(110)만이 게이트 층(115)을 채널 층(105)으로부터 분리함에 따라, 유효 산화 두께(equivalent oxide thickness, EOT)를 향상시킴(즉, 감소시킴)으로써 트랜지스터(100)의 단채널 성능을 향상시킬 수 있다.
또한, 도 1a 내지 도 1c의 실시예에 도시된 바와 같이, 각각의 채널 층(105)은 그 위에 또는 그 아래에 (즉, 채널 층(105)의 대향하는 표면 상에) 게이트 스택(106)을 포함하고, 향상된 제어를 할 수 있도록 한다. 예를 들어, 각각의 InAs(indium arsenide) 채널 층(105)의 2 차원 전자 가스(two-dimensional electron gas, 2DEG)는 위(즉, 채널(105)의 상부) 및 아래(즉, 채널(105)의 하부)로부터 게이팅될 수 있다. 또한, 나노시트 스택(102)의 각각의 층(105, 110, 115)은 그 아래의 층과 실질적으로 격자-정합된(lattice-matched) 각각의 결정 구조를 포함할 수 있다. 예를 들어, 층(105, 110 및/또는 115)은 이종에피택셜(heteroepitaxial) 층과 정합될 수 있다.
트랜지스터(100)는 또한 금속 또는 다결정성 게이트 콘택 층(615)(또한, 본 명세서에서 부 게이트 층 또는 제2 게이트 전극이라고도 함)을 나노시트 스택(102)의 대향하는 측벽과 상면 상에(즉, 적어도 3개의 측면 상에) 포함할 수 있다. 게이트 콘택 층(615)는 나노시트 스택(102)의 각각의 게이트 층(115)에 전기적으로 접촉하여, 다중 게이트(115)가 단일 게이트 전극/콘택(615)에 의해 제어될 수 있도록 하여, 다중 게이트, 다중 채널 디바이스를 정의한다.
본 발명의 몇몇의 실시예에 따른 나노시트 스택(102)의 물리적인 속성은, 완전한 결정(fully crystalline)이고, 격자-정합되고(lattice-matched), 결정성 반도체 채널(105), 게이트 유전 층(110) 및 게이트 층(115)를 포함하는 다중 채널 구조; 각각의 채널(105)은 상부 및 하부에서 게이팅되며, 게이트(115)는 공통 게이트 콘택(615)에 의해 전기적으로 접촉됨; 7.9의 k 값(중간 고유전율(moderate high-k))과 약 3 eV의 밴드갭을 갖는 ZnTe 게이트 유전 층(110)(넓은 밴드갭 반도체); 높은 도펀트 활성화(high dopant activation)를 갖고 약 1.5 eV의 밴드갭을 갖는 AlSb 게이트 층(115)(중간 밴드갭 반도체); 및/또는 특정 응용을 위해 필요한 개수 만큼의 다중 채널 층(105)을 포함할 수 있지만, 이에 한정되는 것은 아니다.
본 발명의 몇몇의 실시예에 따른 나노시트 스택(102)의 전기적 속성은, 채널 층(105)과 게이트 층(115) 사이에 InP 또는 기타 버퍼 층의 부재 또는 생략으로 인해 향상된(즉, 얇아진) EOT; 각각의 InAs 채널 층(105)의 2DEG는 각각의 게이트 층(115)에 의해 위 및 아래로부터 제어될 수 있음; 채널 층(105)과 게이트 유전 층(110) 사이의 인터페이스에 표면 거칠기/비정질 층의 부재/생략으로 인한 SR 산란의 감소 (이 경우 게이트 콘택(615)으로부터 절연하기 위해 비정질 절연 층(420r)의 소량만이 채널 층(105)의 측벽에 존재함); 고도로 도핑된 InAs 소스 영역(105s)/드레인 영역(105d)으로 인한 낮은 기생 저항 및/또는 낮은 콘택 저항; 및 (채널 층(105)과 게이트 유전 층(110) 사이의 인터페이스에서 비정질 층의 부재로 인한) 버퍼 층의 사용하지 않고도 높은 채널 이동성을 포함할 수 있지만, 이에 한정되는 것은 아니다. 이와 같이, 본 발명의 여러 실시예들은 이동성/EOT 트레이드오프를 감소시키거나 및/또는 제거할 수 있다.
비록 도 1a 내지 도 1c에 도시된 예시적인 구조를 참조하여 설명하였지만, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 몇몇의 실시예에서, 나노시트 스택(102)은 핀펫(finFET) 구조에 기판으로부터 돌출된 3차원 핀 형상의 액티브 영역을 정의할 수 있고, 그 상부 표면 및 측벽 상에 게이트 콘택 층(615)을 정의할 수 있다. 다른 실시예에서, 나노시트 스택(102)은 기판의 트렌치 구조 내에 마찬가지로 형성될 수 있고, 게이트 콘택(615)은 기판과 나노시트 스택(102) 사이의 트렌치의 적어도 한 측벽을 따라 연장될 수 있다. 게이트 콘택(615)은 또한 게이트-올-어라운드(gate-all-around, GAA) FET 구조의 나노시트 스택의 상면 상에 연장될 수도 있다. 보다 일반적으로, 여기에서는 특정 구조를 참조하여 설명하였지만, 본 발명의 실시예들은, 본 명세서에서 설명된, 실질적으로 결정성 채널/유전체/게이트 스택을 구현하는 임의의 구조 또는 그 하위 구조를 포함할 수 있다.
도 2 내지 도 12는 본 발명의 몇몇의 실시예에 따른 FET 디바이스를 제조하는 방법을 설명하기 위한 단면도들이고, 도 2 내지 도 6은 도 1의 B-B'를 따라 절단한 단면을 도시한다. 이제 도 2를 참조하면, 본 발명의 몇몇의 실시예에 따라 다중 채널 Ⅲ-V FET을 형성함에 있어서, 실질적으로 또는 전적으로 결정인 나노시트 스택(102')이 형성된다. 스택(102')의 각각의 나노시트(101')는 게이트 층(115'), (게이트 스택(106')을 정의하는) 게이트 유전 층(110') 및 채널 층(105')을 포함한다. 스택(102')의 하나 이상의 층(105', 110', 115')은 (예컨대, II-VI 및/또는 Ⅲ-V 물질을 포함하는) 에피택셜 성장된 결정성 반도체 층일 수 있고, 층(105', 110' 및/또는 115')의 각각의 결정학적 배향(crystallographic orientation)은 그 아래의 층과 레지스터되거나(registered) 정렬될(ordered) 수 있다. 도 2 내지 도 12의 실시예에서, 각각의 채널 층(105')은 그 반대 측면에 게이트 층(115')을 포함하고, 각각의 유전 층(110')에 의해 그로부터 분리되어, 채널 층(105')이 위 및 아래로부터 개별 게이팅된다.
층(105', 110', 115') 중 일부 또는 전부는 실질적으로 격자-정합된(lattice-matched) 결정 구조를 갖는 반도체 물질을 이용하여 형성된다. 도 2 내지 도 12에 도시된 제조 방법의 실시예에서, 게이트 층(115')은 고도로 도핑된 (n+) AlSb를 이용하여 형성되고, 유전 층(110')은 진성 ZnTe (또는 기타 넓은 밴드갭 II-VI 반도체)를 이용하여 형성되고, 채널 층(105')은 진성 (또는 약하게 도핑된) InAs를 이용하여 형성된다. 채널 층(105')은 양호한 정전기 제어를 위해 (예컨대, 약 2 nm 내지 약 10 nm의 두께로) 상대적으로 얇을 수 있고, 이에 따라 다중 양자 우물을 형성할 수 있다. 다중 나노시트(101')는 (예컨대, 층(105', 110', 115')의 이종에피택셜(heteroepitaxial) 성장을 교대로 함으로써) 형성되어, 예컨대, 전류 및/또는 레이아웃 영역 제약을 만족시키기 위해, 필요한 만큼의 개수의 채널 층(105')을 포함하는 스택을 정의할 수 있다.
본 발명의 실시예에 따라 실질적인 또는 완전한 결정성 나노시트 스택(102')을 사용하는 것은, 버퍼 층을 사용하지 않더라도, SR 산란을 크게 감소시킬 수 있다. 또한, 버퍼 층의 부재 또는 생략은 단채널 성능을 향상시키고, 10 nm 하위의 집적(sub-10nm integration)에 적합한 디바이스를 제공한다. 따라서, 본 발명의 실시예에 따른 FET 디바이스는, 다른 Ⅲ-V 디바이스에서 발견될 수 있는 채널(들)의 상태의 낮은 밀도와 이에 따른 낮은 커패시턴스 뿐 아니라, 높은 이동도, 양호한 단채널 동작 및 훌륭한 기생 저항을 가질 수 있다.
따라서, 본 발명의 실시예에 따른 디바이스들은 뛰어나거나, 향상된 CV/I 지표를 제공할 수 있다. 채널 층(105')의 반전 층의 낮은 전하 시트 밀도(charge sheet density)는 또한 (금속 게이트 콘택이 아닌) 고도로 도핑된 다결정성 게이트 콘택을 사용하여 완전한 결정성 스택(102')을 다중 측면에서 둘러쌀 수 있도록 하여, (도 6을 참조하여 이하에서 설명되는 바와 같이) 제조 공정을 단순화할 수 있다. 왜냐하면 고도로 도핑된 게이트 콘택의 연관된 낮은 전하 밀도는 매우 얇은 공핍 층을 야기할 수 있기 때문(그리고 결과적으로 정전기 성능을 현저하게 열화시키지 않을 수 있기 때문)이다.
콘택을 3차원 나노시트 스택(102')으로 형성하기 위해, 채널 층(105')은 모든 게이트 또는 금속 층과의 콘택으로부터 절연되어야 한다. 이와 같이, 도 3에 도시된 바와 같이, 채널 층(105')에 대해 선택적인 등방성 식각이 수행된다. 식각액은, 게이트 층(115') 및/또는 게이트 유전 층(110')을 실질적으로 제거하거나 아니면 손상시키지 않고, 나노시트 스택(102')의 측벽에서 채널 층(105')의 부분을 제거하도록 선택된다. 예를 들어, 도 3의 InAs 채널 층(105')을 선택적으로 식각하기 위해, 아세트 산(acetic acid) 및 과산화 수소(hydrogen peroxide)가 식각액으로 사용될 수 있다. 그러나, 게이트 층(115') 및/또는 게이트 유전 층(110')을 실질적으로 식각하지 않으면서 채널 층(105')을 선택적으로 식각하기 위해, 그 특정 물질에 의존적으로, 다른 식각 화학 물질이 사용될 수 있다. 이와 같이, 채널 층(105')의 측벽은 나노시트 스택(102')의 측벽에 상대적으로 선택적으로 리세스되어, 리세스 영역(105r')을 정의한다.
이제 도 4를 참조하면, 절연 층(420')은 나노시트 스택의 상부 표면 및 측벽 상에 증착되거나, 다르게 형성된다. 절연 층(420')은 산화물 또는 다른 비정질 층일 수 있고, 스택(102') 상에 형성되어 채널 층(105')의 측벽의 리세스 영역(105r')을 실질적으로 채울 수 있다.
도 5에 도시된 바와 같이, 식각 공정은 절연 층(420')을 나노시트 스택(102')의 측벽 및 상부 표면으로부터 제거하기 위해 수행된다. 예를 들면, 산화물 층이 절연 층(420')으로서 사용되면, 산화물 층을 제거하기 위해 플라즈마 식각 공정이 사용될 수 있다. 그러나, 절연 층(420')의 부분은 채널 층(105')의 측벽의 리세스 영역(105r')에 잔존할 수 있다. 이러한 절연 층(420')의 잔존 부분(420r')은 채널 층(105')을 후속 공정에서 형성되니는 하나 이상의 도전 층으로부터 전기적으로 격리시킬 수 있다.
이제 도 6을 참조하면, 게이트 콘택 층(615')은 나노시트 스택(102')의 측벽 및 상부 표면의 부분에 선택적으로 형성된다. 게이트 콘택 층은 또한 본 명세서에서 부 게이트 또는 상부 게이트(615')로서 참조될 수도 있다. 이에 따라 게이트 콘택 층(615')은 나노시트 스택(102') 전부를 "감싸고(wrap)", 스택(102')의 각각의 게이트 층(115')에 대한 전기적 콘택을 제공하여, 이에 대한 집단적인 제어(collective control)를 허용한다. 그러나, 채널 층(105')은 그 측벽의 절연 층(420')의 잔존 부분(420r')에 의해 게이트 콘택(615')로부터 전기적으로 격리될 수 있다. 특히, 도 6에 도시된 바와 같이, 게이트 콘택 층(615')은 그 측벽에서 AlSb 게이트 층(115')에 접촉할 수 있지만, 잔존하는 절연 층 부분(420r')에 의해 InAs 채널(105')로부터 분리되고 전기적으로 격리될 수 있다.
게이트 콘택 층(615')은 금속 또는 반도체 물질을 포함할 수 있다. 예를 들어, 몇몇의 실시예에서, 다결정성 반도체 물질이 게이트 콘택(615')으로 사용될 수 있다. 다결정성 게이트 콘택(615')은 고도로 도핑되고, 고도로 도핑된 게이트 콘택(615')의 상대적으로 낮은 전하 밀도는 상대적으로 얇은 공핍 층을 야기할 (그리고, 이에 따라, 디바이스의 정전기적 성능을 현저히 열화시키지 않을) 수 있다. 게이트 콘택 층(615')에 금속의 부재는 또한 제조 공정을 단순화할 수도 있다. 그러나, 다른 실시예에서, 금속 물질은 향상된 제어 및/또는 성능을 위해 게이트 콘택(615')으로 사용될 수 있다. 예를 들어, 다결정성 게이트 콘택(615')은 몇몇의 실시예에서 본 명세서에 설명된 작업들을 처리한 후, 또는 마지막에 금속으로 대체될 수 있다.
도 7 내지 도 12는 본 발명의 몇몇의 실시예에 따른 FET 디바이스의 제조 방법을 더 설명하기 위해, 도 1a의 C-C'를 따라 절단한 단면을 도시한 것이다. 도 6의 게이트 콘택 층(615')이 다결정성 반도체 물질(들)을 포함하는 실시예에서, 도 7 내지 도 12의 작업들은 도 6의 게이트 콘택 층(615')의 형성 후에 수행될 수 있다.
도 7의 단면에 도시된 바와 같이, 채널 층(105')의 측벽은, 그 리세스 영역(105r')의 잔존하는 절연 층 부분(420r')에 의해 전기적으로 절연된 채로 유지된다. 이와 같이, 채널 층(105')과 소스/드레인 영역 사이의 콘택을 고려하기 위해, 식각 공정이 수행되어, 후속의 공정에서 소스/드레인 영역이 형성될 나노시트 스택(102')의 부분을 제거한다. 특히, 도 8에 도시된 바와 같이, 나노시트 스택(102')은 (예컨대, 마스크를 사용하여) 패터닝되고 식각되어 채널 층(105')의 대향하는 측면에서 그 부분(103')을 제거한다.
이제 도 9를 참조하면, 게이트 층(115')에 대한 선택적인 식각이 수행된다. 식각 용액은 게이트 유전 층(110') 및/또는 채널 층(105')을 실질적으로 제거하거나 아니면 손상시키지 않고 게이트 층(115')의 부분을 선택적으로 제거하도록 선택된다. 예를 들어, 도 9에 도시된 AlSb 게이트 층(115')에 대해, 플루오르화 수소(hydrogen fluoride), 과산화수소(hydrogen peroxide) 및 젖산(lactic acid), 및/또는 AZ400K가 식각 용액으로서 사용될 수 있다. 그러나, 게이트 유전 층(110') 및/또는 채널 층(105')을 실질적으로 식각하지 않고 게이트 층(115')을 선택적으로 식각하기 위해, 그 특정 물질에 의존적으로, 다른 식각 화학 물질이 사용될 수 있다. 이와 같이, 게이트 층(115')의 측벽은 나노시트 스택(102')의 측벽에 대하여 선택적으로 리세스되어, 리세스 영역(115r')을 정의한다.
도 10에 도시된 바와 같이, 절연 층(1020')은 나노시트 스택(102')의 상부 표면 및 측벽 상에 증착되거나 다르게 형성된다. 절연 층(1020')은 산화물 또는 기타 비정질 층일 수 있고, 게이트 층(115')의 측벽의 리세스 영역(115r') 상에 형성되거나, 및/또는 게이트 층(115')의 측벽의 리세스 영역(115r')을 실질적으로 채울 수 있다.
도 11을 참조하면, 식각 공정이 수행되어 절연 층(1020')을 나노시트 스택(102')의 측벽 및 상부 표면으로부터 제거한다. 예를 들면, 산화물 층이 절연 층(1020')으로 사용되는 경우, 산화물 층을 제거하기 위해 플라즈마 식각 공정이 사용될 수 있다. 그러나, 절연 층(1020')의 부분(1020r')은 게이트 층(115')의 측벽의 리세스 영역(115r')에 잔존할 수 있다. 이러한 절연 층의 잔존 부분(1020r')은 게이트 층(115')을 후속 공정에서 형성되는 소스/드레인 영역으로부터 전기적으로 격리시킬 수 있다.
특히, 도 12에 도시된 바와 같이, InAs 소스 영역(105s')/드레인 영역(105d')은 나노시트 스택(102')의 InAs 채널 층(105')의 대향하는 측에 형성되어 FET(100')를 완성한다. 소스 영역(105s')/드레인 영역(105d')은 에피택셜 재성장 공정에 의해 형성될 수 있다. 특히, 도 12의 실시예에서, 인-시츄(in-situ) 도핑된 n+ InAs 영역이 채널 층(105')의 대향하는 측 상에서(즉, 도 8의 패터닝되고 식각된 나노시트 스택의 영역(103')에서) 에피택셜 성장될 수 있다. 이와 같이, 소스 영역(105s')/드레인 영역(105d')은 그 측벽에서 채널 층(105')에 접촉할 수 있다. 그러나, 게이트 층(115')의 측벽의 리세스 영역(115r')의 잔존 절연 층 부분(1020r')은 소스 영역(105s')/드레인 영역(105d')을 게이트 층(115')으로부터 전기적으로 격리할 수 있다. 특히, 도 12는 InAs 소스 영역(105s') 및 드레인 영역(105d')이 InAs 채널(105')에 접촉할 수 있음을 나타내지만, 잔존 절연 층 부분(1020r')에 의해 AlSb 게이트(115')로부터 분리되고 전기적으로 절연될 수 있다.
여기에서 본 발명의 실시예들은 채널 층, 게이트 유전 층 및 게이트 층에 대해 특정한 물질을 참조하여 설명되었지만, 다른 물질 역시 사용될 수 있음은 자명하다. 특히, 여기에서 설명된InAs 채널 층(105')/ZnTe 유전 층(110')/AlSb 게이트 층(115') 나노시트 스택(102')은 층(105', 110', 115') 사이의 격자 부정합(lattice mismatch)을 감소 또는 최소화하기 위해 선택될 수 있다. 그러나, 몇몇의 실시예에서, 이완(및 그로 인한 결함의 발생)을 감소 또는 방지하기 위해 층들이 충분히 얇은(또는 변형 정도가 충분히 작은) 경우, (예컨대, 1 %의 차수(order)인) 소량의 부정합이 사용되어 층(105', 110' 및/또는 155')의 변형을 야기할 수 있다. 예를 들어, GaSb(gallium antimonide)가 게이트 층(115)을 위해, 그리고 InSb(indium antimonide)가 채널 층(105)을 위해 사용되어, 더 높거나 증가된 이동성을 야기할 수 있다. 또한, InAs는 소스 영역(105s) 및 드레인 영역(105d)에서 저항성 콘택을 생성하기 위서도 사용되어, 더 낮거나 더 감소된 기생 저항을 야기할 수 있다.
본 발명의 실시예들은 여러가지 이점을 제공할 수 있다. 특히, 본 명세서에서 설명된 디바이스들은 높은 이동성 채널을 제공할 수 있는데, 이것은 채널 층(105)과 게이트 스택(106) 사이의 인터페이스에서 비정질 층의 부재로 인해 SR 산란이 크게 감소되거나, 및/또는 제거되기 때문이다. 또한, 단채널 성능이 10 nm 하위의 스케일링(sub-10nm scaling)과 호환될 수 있는데, 이것은 유효 게이트 산화물 두께를 증가시키는 버퍼 층의 부재로 인한 것이다.
또한, 나노시트(101)의 스택(102)을 둘러싸는 (또는 "감싸는(wrap)") 상부 게이트(615)는 금속 또는 다결정성 반도체일 수 있다. 다결정성 상부 게이트(615)는 몇몇의 실시예에서 기대되는 낮은 전하 시트 밀도가 주어진 정전기 패널티가 거의 없이 사용될 수 있고, 상부 게이트(615)에서 금속의 부재는 제조 공정을 단순화할 수 있다. 그러나, 다른 실시예에서, 상부 게이트(615)로서 금속이 사용되어, 향상된 제어 및/또는 성능을 제공할 수 있다.
따라서, 본 발명의 일부 실시예들은 고성능의 다중채널 Ⅲ-V 핀펫을 제공할 수 있고, 각각의 채널은 개별적으로 게이팅된다. 결정성 버퍼 층이 사용되지 않아, 높은 이동성과 양호한(즉, 얇은) EOT를 고려할 수 있다. 본 명세서에서 설명된 핀펫 디바이스는 몇몇의 기존의 공정 작업들을 사용하여 제조될 수도 있다. 본 발명의 특정 실시예들의 특징들은 아래와 같다:
(1) 다중의 격자-정합된 층들의 실질적으로 또는 전적으로 결정인 스택을 포함하는 FET. 다중의 격자-정합된 층들은 개별 게이트 전도 채널을 형성한다.
(2) 결정성 도전 채널을 형성하는 다중의 격자-정합된 층들의 서브셋(subset)을 포함하는, (1)과 같은 FET. 다중의 격자-정합된 층들의 서브셋은 결정성 게이트 유전체를 형성하고, 다중의 격자-정합된 층들의 서브셋은 결정성 제1 게이트 전극을 형성하고, 실질적으로 또는 전적으로 결정성인 스택의 각각의 결정성 도전 채널은 결정성 게이트 유전체 및 결정성 제1 게이트 전극에 의해 부분적으로 또는 완전히 둘러싸임.
(3) 격자-정합된 층들은 Ⅲ-V 또는 II-VI 물질을 포함하는 (1)과 같은 FET.
(4) InAs로 형성된 도전 채널, ZnTe로 형성된 게이트 유전체 및 AlSb로형성된 제1 게이트 전극을 포함하는 (2)와 같은 FET.
(5) 핀펫을 더 포함하는 (4)와 같은 FET. 핀펫은 다중의 격자-정합된 층들의 실질적으로 또는 전적으로 결정성인 스택 주위를 감싸는 제2 게이트 전극과 함께 형성되고, 제2 게이트 전극은 제1 게이트 전극과 선택적으로 접촉하고, 제2 게이트 전극 및 제1 게이트 전극은 게이트-올-어라운드 구조를 형성하고, 게이트-올-어라운드 구조는 개별 게이트 도전 채널을 둘러쌈.
(6) 제2 게이트 전극이 금속 또는 다결정성 반도체를 포함하는 (5)와 같은 FET.
(7) 핀펫은 소스/드레인 전극과 함께 형성되고, 소스/드레인 전극은 도전 채널을 오로지 선택적으로 접촉하는 (6)과 같은 FET.
(8) 소스/드레인 전극은 InAs를 포함하는 (7)과 같은 FET.
(9) 각각의 도전 채널의 위 및 아래 영역의 표면-거칠기 산란의 감소 또는 실질적인 제거로 인한 고 이동성 도전 채널을 포함하는 (8)과 같은 FET.
(10) (8)과 같은 핀펫을 형성하는 방법. 상기 방법은 다중의 격자-정합된 층들의 실질적으로 또는 완전하게 결정성인 스택을 형성하고, 다중의 격자-정합된 층들의 결정성 스택 주위를 감싸는 제2 게이트 전극을 형성하고, 제2 게이트 전극은 제1 게이트 전극과 선택적으로 접촉하고, 도전 채널과 선택적으로 접촉하는 소스/드레인 전극을 형성하는 것을 포함함.
따라서, 본 발명의 몇몇의 실시예에 따른 전계 효과 트랜지스터는 (예컨대, 채널 영역 상에 비정질 또는 비결정성 층의 실질적인 부재로 인한) 높은 채널 이동성의 예전 목표와 (예컨대, 유효 게이트 산화물의 두께를 증가시킬 수 있는, 채널 영역과 게이트 스택 사이에 결정성 버퍼 층의 부재로 인해) 향상된 단채널 성능을 동시에 달성할 수 있다. 따라서, 본 발명의 실시예들은 이동성-EOT 트레이드오프를 감소 및/또는 제거시킬 수 있다.
본 발명의 또 다른 실시예들에서, SR 산란을 억제하기 위한 채널 영역 상 및/또는 주변의 결정성 물질들이, 일부 Ⅲ-V 디바이스의 이동성보다 고이동성을 제공하기 위해 Ⅳ MOSFET의 스트레인 층(strained layers)이 함께 사용될 수 있다. 하기에서 상술하는 본 발명의 실시예들은 FET 응용 장치(예컨대, FET를 이용한 MOSFET, 보조 장치, 호스트 장치)에서 사용될 수 있는 스트레인 나노시트 구조를 제공한다. 이러한 실시예들은 또한 나노시트 스택의 채널 층에서의 스트레인의 유지뿐만 아니라, 30 nm 이상의 폭을 갖는 나노 시트의 제조를 용이하게 할 수 있다. 또는, 종래의 에칭 및 필(etch-and-fill) 공정을 이용하여 실질적으로 달성할 수 있는 것보다 넓은, 40 nm 이상의 폭을 갖는 나노 시트의 제조를 용이하게 할 수 있다. 예를 들어, III-V 시스템에서는 시트 폭(sheet width)이 고유전율(high-k) 및/또는 금속 필(fill)에 의해 제한되나, Si/SiGe 시스템에서는 시트 폭이 (고유전율 / 금속 필(fill)에 추가적으로 또는 이러한 요소들보다는) 희생 물질과 채널 물질 사이의 선택적 식각성에 의해 더 제한될 수 있다.
특히, 본 발명의 일부 실시예는, 바디 층 또는 채널 층과, 게이트 스택이 실질적으로 또는 전적으로 단결정성의(monocrystalline), 격자-부정합된(lattice-mismatched) 고체 상태(solid-state) 물질 층으로 형성되는 Ⅳ 채널 FET를 제공한다. 특정 실시예에서, 멀티 채널 Si/SiGe MOSFET은 Si 층, SiGe 층, 및 결정성 절연체(예컨대, CaF2) 층이 교대로 적층된 완전한 결정성 스택 구조로 구현된다. n-채널 MOSFET(이하에서, nFET) 디바이스에서, 채널은 Si이고, 게이트는 SiGe이 고농도로 도핑될 수 있다. p-채널 MOSFET(이하에서, pFET) 디바이스에서, 채널은 SiGe이고, 게이트는 Si가 고농도로 도핑될 수 있다. 스택 구조는, nFET 및 pFET 모두에 대한 채널 이동도를 증가시키기 위해, 채널 층 및 게이트 층의 물질 각각의 결정 구조 사이에 격자 부정합에 의해 스트레인된다. 또한, 비정질 또는 비결정성의 유전 층 계면(interface)의 부재는 채널 이동성을 개선하도록, 표면 거칠기(SR) 산란을 상당하게 억제한다. 에피택셜 성장 및 딥 에칭과 고선택적 에칭(언더컷)의 필요가 없는 경우에, 일반적인 표준 나노시트 공정에서의 높이 및/또는 폭에 관한 제약을 받지 않는 나노시트 구조를 제조할 수 있다. 본 발명의 기술적 사상에 따른 실시예에 따른 디바이스는, 종래의 (언더컷 에칭) 나노시트 및 핀펫(FinFET)에 관한 DC 및 AC 특성에 대해 현저한 개선을 제공할 수 있다. 본 발명의 실시예에 따라 형성될 수 있는 채널 두께는 약 4nm 내지 6nm 범위 내에 있을 수 있고, 유전 층 및 게이트 층과 결합된 두께는 약 9nm 내지 10nm 범위 내일 수 있다. 두꺼운 채널 형성은 가능하지만, 본 발명의 실시예에서는 얇은 채널에서 높은 성능을 가질 수 있다.
도 13은 본 발명의 몇몇의 실시예에 따른 결정성 채널, 게이트 및 유전 층을 포함하는 FET 디바이스를 설명하기 위한 사시도이다. 도 14a 및 도 14b는 본 발명의 몇몇의 실시예에 따른 nFET을 도시한 도 13의 A-A' 및 B-B'를 따라 절단한 단면을 각각 도시한 것이다. 도 15a 및 도 15b는 본 발명의 몇몇의 실시예에 따른 pFET을 도시한 도 13의 A-A' 및 B-B'를 따라 절단한 단면을 각각 도시한 것이다.
도 13 내지 15에 도시된 바와 같이, 본 발명의 몇몇의 실시예에 따른 전계 효과 트랜지스터(FET)(1300/1300'/1300'')는, 트랜지스터 채널 층 또는 영역(1305)을 정의하는 반도체 액티브 또는 바디(body) 층을 갖는 구조(1302) 및 채널 층(1305) 상의 반도체 게이트 스택(1306)을 포함한다. 게이트 스택(1306)은 결정성 게이트 유전 층(1310) 및 그 위에 결정성 게이트 층(1315)(또한, 본 명세서에서 주 게이트 층 또는 제1 게이트 전극이라고도 함)을 포함한다. 결정성 게이트 유전 층(1310)은 도핑되지 않은 고유전율(high-k)의 넓은 밴드갭 반도체 또는 유전체일 수 있고, 결정성 게이트 층(1315)은 고농도 도핑된 중간 밴드갭 반도체일 수 있다.
특히, 도 14a 및 도 14b에 도시된 nFET에서 구조(1302)는 실리콘(Si) 채널 층(1305')과, CaF2(calcium fluoride), ZnS(zinc sulfide), Pr2O3(praseodymium oxide), 및/또는 Gd2O3(gadolinium oxide) 게이트 유전 층(1310')과, 고도로 도핑된 SiGe(n++ SiGe; silicon germanium) 게이트 층(1315')을 포함할 수 있고, 몇몇의 실시예에서 이들 모두는 단결정성일 수 있다. 채널 층(1305')은 인장 스트레인(tensile strain; t-Si)을 갖고, 게이트 층(1315')은 압축 스트레인(compressive strain; c-SiGe)을 가질 수 있다.
또한, 도 15a 및 도 15b에 도시된 pFET에서 구조(1302)는 SiGe 채널 층(1305'')과, CaF2(calcium fluoride), ZnS(zinc sulfide), Pr2O3(praseodymium oxide), 및/또는 Gd2O3(gadolinium oxide) 게이트 유전 층(1310'')과, 고도로 도핑된 실리콘(p++ Si) 게이트 층(1315'')을 포함할 수 있고, 몇몇의 실시예에서 이들 모두는 단결정성일 수 있다. 채널 층(1305'')은 압축 스트레인(c-SiGe)을 갖고, 게이트 층(1315'')은 인장 스트레인(t-Si)을 가질 수 있다.
채널 층(1305)은 서로 반대 측에 있는 소스 영역(1305s)와 드레인 영역(1305d) 사이에 연장되는 결정성 반도체 층이다. 소스 영역(1305s) 및 드레인 영역(1305d)은 고도로 도핑되어, 낮은 콘택 저항을 제공할 수 있다. 소스 영역(1305s) 및 드레인 영역(1305d)은 또한 결정성 반도체 물질로 형성될 수 있고, 몇몇의 실시예에서 채널 층(1305)과 같은 물질(도 14a 및 도 14b에서의 n+ Si 1305s'/1305d'; 도 15a 및 도 15b에서의 p++ SiGe 1305s''/1305d'')로 형성될 수 있다. 몇몇의 실시예에서, 소스 영역(1305s) 및 드레인 영역(1305d)은 또한 낮은 저항을 위한 금속(1308s/1308d)으로 일부 형성될 수도 있다.
채널 층(1305), 게이트 유전 층(1310) 및 게이트 층(1315)을 포함하는 구조는, 본 명세서에서 나노시트(1301)로도 참조되는 개별 게이트(individually gated) 채널 영역을 정의하며, 나노시트(1301)는 반복되어, 본 명세서에서 나노시트 스택(1302)으로도 참조되는, 복수의 적층된 개별 게이트 채널 영역들을 정의한다. 따라서, 나노시트 스택(1302)은 기판(1307) 상에 (예컨대, 기판(1307)의 표면 상에 돌출된 핀(fin)으로서) 형성되거나 기판(1307) 내에 (예컨대, 기판(1307)에 정의된 트렌치 내에) 형성될 수 있는 3차원 구조이고, 예를 들면, 원하는 응용 분야 및/또는 원하는 전류 밀도를 제공하기 위해 필요한 스택 높이(stack height)에 따라, 임의의 개수/양의 개별 게이트 채널(1305)을 포함할 수 있다. 또한, 채널 층(1305) 내의 스트레인은 스택 높이에 관계없이, 스택(1302) 전체에 걸쳐 스트레인 소스(즉, 채널 층(1305)과 하부/상부의 게이트 층(1315) 사이의 격자 부정합)가 계속됨에 따라 스택(1302) 전체에 걸쳐 유지될 수 있다. 각각의 채널 층(1305)은 상대적으로 얇을 수 있어(즉, 약 10 나노미터 미만의 두께), 향상된 정전기 제어를 할 수 있다. 기판(1307)은, 예를 들면, 실리콘 기판, SOI(silicon-on-insulator) 기판, 또는 기타 기판일 수 있다.
게이트 유전 층(1310), 게이트 층(1315) 및 채널 층(1305)에 대해 결정성 반도체 물질을 사용하는 것은 거의 전적으로 결정성 나노시트 스택(1302)이 결정성 게이트 유전 층(1310)과 함께 결정성 채널 층(1305) 상에 직접 형성되도록 한다. 따라서, 채널 층(1305)과 게이트 스택(1306) 사이의 인터페이스에는 비정질 또는 비결정성 층이 존재하지 않고, 이에 따라 인터페이스 표면 거칠기의 부족으로 인한 SR 산란을 감소시킨다. 이에 따라, 트랜지스터(1300)는 매우 높은 채널 이동성을 나타낸다.
또한, (예를 들어, 높은 Ge 농도를 갖는 SiGe 채널에서는) 채널 층(1305)과 게이트 스택(1306) 사이의 인터페이스에는 InP(indium phosphide)와 같은 저유전율(low-k) 결정성 버퍼 층이 존재하지 않아, 상대적으로 얇은(예컨대, 약 2-3 nm의 두께) 게이트 유전 층(1310)만이 게이트 층(1315)을 채널 층(1305)으로부터 분리함에 따라, 유효 산화 두께(equivalent oxide thickness, EOT)를 향상시킴(즉, 감소시킴)으로써 트랜지스터(1300)의 단채널 성능을 향상시킬 수 있다.
또한, 완전한 결정성 나노시트 스택(1302)(즉, 결정성 게이트 유전 층(1310), 결정성 게이트 층(1315), 및 결정성 채널 층(1305)을 포함)은, 일부 종래의 방법에 의해 제조될 수 있는 스택 폭 및/또는 스택 높이를 초과하는 스트레인 채널 영역의 제조를 가능하게 한다. 특히, 본 발명의 기술적 사상에 따른 몇몇 실시예는, 에피택셜 성장에 의한 완전한 결정성 스택을 제공하며, 종래의 언더컷/측면 식각 및 하나의 나노시트 물질(층들 사이의 스트레인을 완화하는 물질) 채움(refill)이 불필요하고, 스택 높이에 관계없이 스트레인이 가능하게 하고, 측면 식각 제약에 제한되지 않는 스택 폭을 가능하게 한다. 따라서, 본 발명의 기술적 사상에 따른 몇몇 실시예는, 종래 기술로 구현할 수 없는, 약 100nm 이상의 스택 폭(stack width) 및/또는 약 100nm 이상의 스택 높이(stack height)를 가능하게 한다. 예를 들어, 5nm 나노시트의 6층 스택(각 10nm 두께를 갖는 7개의 게이트 층)은 약 100nm의 스택 높이를 제공할 수 있으나, 종래의 에칭 및 필 공정에 의해서는 형성될 수 없다.
또한, 도 13 내지 도 15의 실시예에 도시된 바와 같이, 각각의 채널 층(1305, 1305', 1305'')은 그 위에 또는 그 아래에 (즉, 채널 영역의 대향하는 표면 상에) 게이트 스택(1306)을 포함하고, 향상된 제어를 할 수 있도록 한다. 예를 들어, Si 채널 층(1305') 또는 SiGe 채널 층(1305'') 각각 내의 2 차원 전자 가스(two-dimensional electron gas, 2DEG)는 위(즉, 채널(1305', 1305'')의 상부) 및 아래(즉, 채널(1305', 1305'')의 하부)로부터 게이팅될 수 있다. 또한, 나노시트 스택(1302)의 각각의 층(1305, 1310, 1315)은 그 아래의 층과 실질적으로 격자-부정합된(lattice-mismatched) 각각의 결정 구조를 포함할 수 있다. 예를 들어, 층(1305, 1310 및/또는 1315)은 이종에피택셜(heteroepitaxial) 층과 격자-부정합될 수 있다.
트랜지스터(1300, 1300', 1300'')는 또한 금속 또는 다결정성 게이트 콘택 층(2015, 2015', 2015'')(또한, 본 명세서에서 부 게이트 층 또는 제2 게이트 전극이라고도 함)을 나노시트 스택(1302)의 대향하는 측벽과 상면 상에(즉, 적어도 3개의 측면 상에) 포함할 수 있다. 예를 들어, 게이트 콘택 층(2015')은 nFET(1300')의 SiGe이고, 게이트 콘택 층(2015'')은 pFET(1300'')의 Si일 수 있다. 게이트 콘택 층(2015)는 나노시트 스택(1302)의 각각의 게이트 층(1315)에 전기적으로 접촉하여, 다중 게이트(1315)가 단일 게이트 전극/콘택(2015)에 의해 제어될 수 있도록 하여, 다중 게이트, 다중 채널 디바이스를 정의한다. 랩어라운드(wraparound) 스페이서(1390)는 게이트 콘택 층(2015, 2015', 2015'')의 대향하는 측벽 상에 제공될 수 있다.
본 발명의 몇몇의 실시예에 따른 나노시트 스택(1302)의 물리적인 속성은, 완전한 결정(fully crystalline)이고, 격자-부정합되고(lattice-mismatched), 결정성 반도체 채널(1305), 게이트 유전 층(1310) 및 게이트 층(1315)를 포함하는 다중 채널 구조; 각각의 채널(1305)은 상부 및 하부에서 게이팅되며, 게이트(1315)는 공통 게이트 콘택(2015)에 의해 전기적으로 접촉됨; 중간 고유전율(moderate high-k)과 넓은 밴드갭을 갖는 CaF2, ZnS, Pr2O3, 및/또는 Gd2O3 게이트 유전 층(1310); 게이트 유전 층(1310) 상에 에피택셜 성장된 Si/SiGe 층; 특정 응용을 위해 필요한 개수 만큼의 다중 채널 층(1305); 절연 층(예를 들어, SiO2)에 의해 채널(1305)과 게이트 층(1315) 사이의 절연; 절연 층(예를 들어, SiO2)에 의해 게이트 층(1315)과 소스/드레인 영역(1305s, 1305d) 사이의 절연; 고도로 도핑된 게이트 단결정성 층(1315); 고도로 도핑된(또는 고유의) 채널(1305); 및 Si 층 내의 충분한 스트레인을 유발하기 위해 선택된 SiGe 층을 위한 화학양론(stoichiometry)을 포함할 수 있지만, 이에 한정되는 것은 아니다.
본 발명의 몇몇의 실시예에 따른 나노시트 스택(1302)의 전기적 속성은, 각각의 Si 또는 SiGe 채널 층(1305' 또는 1305'')의 2DEG는 각각의 게이트 층(1315' 또는 1315'')에 의해 위 및 아래로부터 제어될 수 있음; 채널 층(1305)과 게이트 유전 층(1310) 사이의 인터페이스에 표면 거칠기/비정질 층의 부재/생략으로 인한 SR 산란의 감소(이 경우 게이트 콘택(2015)으로부터 절연하기 위해 비정질 절연 층(1920r)의 소량만이 채널 층(1305)의 측벽에 존재함); 스택 높이 전체를 따라 스트레인 소스를 유지하기 때문에 감소되거나 최소한의 완화에 의한, Si 채널 내의 고도의 인장 스트레인(또는 SiGe 채널 내의 고도의 압축 스트레인); (채널 층(1305)과 게이트 유전 층(1310) 사이의 인터페이스에서 비정질 층의 부재로 인한) 버퍼 층을 사용하지 않고도 높은 채널 이동성; 게이트 디플레이션(depletion)으로 인한 적당한 반전 전하(inversion charge)/낮은 커패시턴스; 및 넓은 콘택 영역으로 인한 낮은 기생 저항(Rpara)을 포함할 수 있지만, 이에 한정되는 것은 아니다.
본 발명에 따른 몇몇 실시예에서, 채널 층 내의 스트레인 크기는, 채널과 게이트 스택에서의 (절대적인 두께보다는) 격자 상수 차이뿐만 아니라, 채널 층과 유전 층과 게이트 층의 상대적인 두께에 따라 결정될 수 있다. 예를 들어, 두께 비가 1인 경우 약 1.5 Gpa의 스트레스를 채널 내에 가할 수 있다. 또한, 두께 비가 2인 경우 스트레스 범위는 2.5 내지 3 Gpa일 수 있다. 따라서, 상기의 층들은 완화(relaxation)를 방지하거나 줄이기 위해, (20nm 이하로) 얇게 형성될 수 있다.
비록 도 13 내지 도 15에 도시된 예시적인 구조를 참조하여 설명하였지만, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 몇몇의 실시예에서, 나노시트 스택(1302)은 핀펫(finFET) 구조에 기판으로부터 돌출된 3차원 핀 형상의 액티브 영역을 정의할 수 있고, 그 상부 표면 및 측벽 상에 게이트 콘택 층(2015)을 정의할 수 있다. 다른 실시예에서, 나노시트 스택(1302)은 기판의 트렌치 구조 내에 마찬가지로 형성될 수 있고, 게이트 콘택(2015)은 기판과 나노시트 스택(1302) 사이의 트렌치의 적어도 한 측벽을 따라 연장될 수 있다. 게이트 콘택(2015)은 또한 게이트-올-어라운드(gate-all-around, GAA) FET 구조의 나노시트 스택의 상면 상에 연장될 수도 있다. 보다 일반적으로, 여기에서는 특정 구조를 참조하여 설명하였지만, 본 발명의 실시예들은, 본 명세서에서 설명된, 실질적으로 결정성으로 스트레인된 채널/유전체/게이트 스택을 구현하는 임의의 구조 또는 그 하위 구조를 포함할 수 있다.
도 16 내지 도 20은 도 14a 및 도 14b에 도시된 실시예에 따른 nFET 디바이스를 제조하는 방법을 설명하기 위한 단면도들이고, 도 16 내지 도 20은 도 13의 A-A'를 따라 절단한 단면을 도시한다. 다만, 도 16 내지 도 20에 도시된 제조 방법은 도 15a 및 도 15b에 도시된 pFET을 제조하는데도 마찬가지로 적용될 수 있다. 즉, NFET의 제조 방법에 관한 설명은 PFET에 대응하는 물질 층으로 교체함으로써 PFET의 제조에 대해서도 적용될 수 있다.
이제 도 16을 참조하면, 본 발명의 몇몇의 실시예에 따라 다중 채널 Si/SiGe MOSFET을 형성함에 있어서, 실질적으로 또는 전적으로 결정인 나노시트 스택(1302)이 형성된다. 스택(1302)의 각각의 나노시트(1301)는 게이트 층(1315'), (게이트 스택(1306)을 정의하는) 결정성 게이트 유전 층 (1310') 및 채널 층(1305')을 포함한다. 모든 층(1305', 1310', 1315')은 결정성 반도체 또는 절연체를 이용하여 형성된다. 스택(1302) 내의 하나 이상의 층(1305', 1310', 1315')은 에피택셜 성장될 수 있고, 층(1305', 1310' 및/또는 1315')의 각각의 결정학적 배향(crystallographic orientation)은 그 아래의 층과 레지스터되거나(registered) 정렬될(ordered) 수 있다. 도 16 내지 도 26의 실시예에서, 각각의 채널 층(1305')은 그 반대 측면에 게이트 층(1315')을 포함하고, 각각의 유전 층(1310')에 의해 그로부터 분리되어, 채널 층(1305')이 위 및 아래로부터 개별 게이팅된다.
층(1305', 1310', 1315') 중 일부 또는 전부는 실질적으로 격자-부정합된(lattice-mismatched) 결정 구조를 갖는 반도체 물질을 이용하여 형성된다. 도 16 내지 도 26에 도시된 제조 방법의 실시예에서, 게이트 층(1315')은 고도로 도핑된 (n++) SiGe를 이용하여 형성되고, 결정성 유전 층(1310')은 CaF2(calcium fluoride), ZnS(zinc sulfide), Pr2O3(praseodymium oxide), 또는 Gd2O3(gadolinium oxide) 중 하나를 이용하여 형성되고, 채널(1305')은 진성(또는 저도로 도핑된) Si를 이용하여 형성된다. 반면에, PFET의 경우에, 게이트 층(1315')은 고도로 도핑된 Si를 이용하여 형성되고, 결정성 유전 층(1310')은 CaF2(calcium fluoride), ZnS(zinc sulfide), Pr2O3(praseodymium oxide), 또는 Gd2O3(gadolinium oxide) 중 하나를 이용하여 형성되고, 채널 층(1305')은 진성(또는 저도로 도핑된) SiGe를 이용하여 형성된다. 채널 층(1305')은 양호한 정전기 제어를 위해 (예컨대, 약 2 nm 내지 약 10 nm의 두께로) 상대적으로 얇을 수 있고, 이에 따라 다중 양자 우물을 형성할 수 있다. 다중 나노시트(1301)는 전류 및/또는 레이아웃 영역 제약을 만족시키기 위해 이용될 수 있다.
본 발명의 실시예에 따라 실질적인 또는 완전한 결정성 나노시트 스택(1302)을 사용하는 것은, 채널 층(1305)과 게이트 스택(1306) 사이의 인터페이스에 비정질/비결정성 층을 사용하지 않기 때문에, SR 산란을 크게 감소시킬 수 있다. 또한, Si 층과 SiGe 층 사이의 격자 부정합은 전체 스택 내에서의 스트레인을 유발한다. SiGe 층은 압축 스트레인을, Si 층은 인장 스트레인을 갖는다. 스택이 완전히 결정질 스택인 경우에, 스트레인 소스(격자 부정합)가 스택 높이를 따라 전체적으로 유지되기 때문에, 스택이 높아지더라도 스트레인은 유지될 수 있다(즉, 스택 높이의 독립성). 이는 핀의 상부 방향으로 스트레인이 완화되는 (SRB(stress-relaxed buffer) 또는 실리콘-절연체(또는 다른 절연체 xOI) 상의) 바닥-스트레인 finFET(bottom-strained finFET)과는 대조적이다. 사실, 각 채널 시트는 스트레스 완화를 위한 공정 중에 두 개의 자유 표면을 갖기 때문에, 몇몇 표준 나노시트(다른 나노시트 물질에 대해 하나의 나노시트 물질에만 언더컷 식각을 수행하고, 언더컷 영역에 적절한 물질을 채워서 형성하는 표준 나노시트)는 스트레인을 가지지 않는다(unstrained). 따라서, 본 발명의 기술적 사상에 의한 실시예에 따라, 채널 층에서의 SR 억제 및 스트레인을 결합하는 것은, 버퍼없는 Ⅲ-V InGaAs 디바이스에서의 이동성보다 높은 이동성을 가질 수 있다.
금속 게이트를 대신하여 게이트 물질로서 고도로 도핑된 반도체를 사용하는 것은, 밀도 반전의 손실을 초래할 수 있다(“폴리” 디플레이션). 그러나, 매우 높은 채널 이동성은, 전반적으로 높은 전류 밀도에 의해 전하 밀도의 손실을 만회할 수 있다. 따라서, 본 발명의 기술적 사상에 의한 디바이스는, CV/I 특성이 개선되도록 향상된 전류 밀도와 감소된 커패시턴스를 제공할 수 있다. 나노시트의 수는, 회로의 BEOL(back end of line) 로딩부를 구동하는데 이용되는 시트의 수보다 많고, 작은 팬아웃(small-fanout) 어플리케이션의 게이트 로드 용 시트의 수보다 적게 회로 어플리케이션에 맞춰질 수 있다.
콘택을 3차원 나노시트 스택으로 형성하기 위해, 소스/드레인 영역(1305s'/1305d')은 채널 층(1305')에 전기적으로 접촉되어야하고, 게이트 층(1315')과는 절연되어야 한다(도 14b 참조). 반면에, 랩어라운드(wraparound) 또는 부 게이트(2015)는 채널 층(1305')이 아닌 게이트 층(1315')에 전기적으로 접촉되어야 한다(도 14a 참조). 특히, 도 17에 도시된 것과 같이, 채널 층(1305')이 접촉하는 모든 게이트 또는 금속 층으로부터 절연되도록 3차원 나노시트 스택(1302)의 콘택을 형성하기 위해, 채널 층(1305')의 선택적인 등방성 식각이 수행된다. 식각액은, 게이트 층(1315') 및/또는 게이트 유전 층(1310')을 실질적으로 제거하거나 아니면 손상시키지 않고, 나노시트 스택(1302)의 측벽에서 채널 층(1305')의 부분을 제거하도록 선택된다. 예를 들어, Si/SiGe 의 선택적 식각을 위한 종래의 식각 화학 물질이 사용될 수 있으며, 상당히 높은 선택성은 얕은 에칭을 제공하기 위해 요구되지 않을 수도 있다. 이와 같이, 채널 층(1305')의 측벽은 나노시트 스택(1302)의 측벽에 상대적으로 선택적으로 리세스되어, 리세스 영역(1305r')을 정의한다.
도 18에 도시된 바와 같이, 절연 층(1820)은 나노시트 스택(1302)의 상부 표면 및 측벽 상에 증착되거나 다르게 형성된다. 절연 층(1820)은 산화물 또는 기타 비정질 층일 수 있고, 채널 층(1305')의 측벽의 리세스 영역(1305r')을 실질적으로 채워 스택(1302) 상에 형성될 수 있다. 예를 들어, 몇몇 실시예에서, 절연 층(1820)은 SiO2와 같은 저유전율(low-k) 절연 층일 수 있다.
도 19를 참조하면, 식각 공정이 수행되어 절연 층(1820)을 나노시트 스택(1302)의 측벽 및 상부 표면으로부터 제거한다. 예를 들면, 산화물 층이 절연 층(1820)으로 사용되는 경우, 산화물 층을 제거하기 위해 플라즈마 식각 공정이 사용될 수 있다. 그러나, 절연 층(1820)의 부분은 게이트 층(1305')의 측벽의 리세스 영역(1305r')에 잔존할 수 있다. 이러한 절연 층의 잔존 부분(1820r)은 채널 층(1305')을 후속 공정에서 형성되는 하나 이상의 도전층으로부터 전기적으로 격리시킬 수 있다.
도 20을 참조하면, 게이트 콘택 층(2015')은 나노시트 스택(1302)의 측벽 및 상부 표면의 일부 상에 선택적으로 형성된다. 여기에서, 게이트 콘택 층(2015')은 부 게이트 또는 상부 게이트(2015')로서 참조될 수 있다. 게이트 콘택 층(2015')은 나노시트 스택(1302) 전부를 "감싸고(wrap)", 스택(1302)의 각각의 게이트 층(1315')에 대한 전기적 콘택을 제공하여, 이에 대한 집단적인 제어(collective control)를 허용한다. 그러나, 채널 층(1305')은 그 측벽의 절연 층(1820)의 잔존 부분(1820r)에 의해 게이트 콘택(1315')로부터 전기적으로 격리될 수 있다. 특히, 도 20에 도시된 바와 같이, 게이트 콘택 층(2015')은 그 측벽에서 SiGe 게이트 층(115')에 접촉할 수 있지만, 잔존하는 절연 층 부분(1820r)에 의해 Si 채널(1305')로부터 분리되고 전기적으로 격리될 수 있다.
게이트 콘택 층(2015')은 금속 또는 반도체 물질을 포함할 수 있다. 예를 들어, 몇몇의 실시예에서, 다결정성 반도체 물질이 게이트 콘택(2015')으로 사용될 수 있다. 다결정성 게이트 콘택(2015')은 고도로 도핑되고, 고도로 도핑된 게이트 콘택(2015')의 상대적으로 낮은 전하 밀도는 상대적으로 얇은 공핍 층을 야기할 (그리고, 이에 따라, 디바이스의 정전기적 성능을 현저히 열화시키지 않을) 수 있다. 예를 들어, 게이트 콘택 층(2015')은 NFET에서 SiGe일 수 있고, 게이트 콘택 층(2015'')은 pFET에서 Si일 수 있다. 게이트 콘택 층(2015')에 금속의 부재는 또한 제조 공정을 단순화할 수도 있다. 그러나, 다른 실시예에서, 금속 물질은 향상된 제어 및/또는 성능을 위해 게이트 콘택(2015')으로 사용될 수 있다. 예를 들어, 다결정성 게이트 콘택(2015')은 몇몇의 실시예에서 본 명세서에 설명된 작업들을 처리한 후, 또는 마지막에 금속으로 대체될 수 있다.
도 21 내지 도 26은 본 발명의 몇몇의 실시예에 따른 nFET 디바이스의 제조 방법을 더 설명하기 위해, 도 13의 B-B'를 따라 절단한 단면을 도시한 것이다. 도 20의 게이트 콘택 층(2015')이 다결정성 반도체 물질(들)을 포함하는 실시예에서, 도 21 내지 도 26의 작업들은 도 20의 게이트 콘택 층(2015')의 형성 후에 수행될 수 있다.
도 21의 단면에 도시된 바와 같이, 채널 층(1305')의 측벽은, 그 리세스 영역(1305r')의 잔존하는 절연 층 부분(1820r)에 의해 전기적으로 절연된 채로 유지된다. 이와 같이, 채널 층(1305')과 소스/드레인 영역 사이의 콘택을 고려하기 위해, 식각 공정이 수행되어, 후속의 공정에서 소스/드레인 영역이 형성될 나노시트 스택(1302)의 부분을 제거한다. 특히, 도 22에 도시된 바와 같이, 나노시트 스택(1302)은 (예컨대, 마스크를 사용하여) 패터닝되고 식각되어 채널 층(1305')의 대향하는 측면에서 그 부분(1303')을 제거한다.
이제 도 23을 참조하면, 게이트 층(1315')에 대한 선택적인 식각이 수행된다. 식각 용액은 게이트 유전 층(1310') 및/또는 채널 층(1305')을 실질적으로 제거하거나 아니면 손상시키지 않고 게이트 층(1315')의 부분을 선택적으로 제거하도록, 그 특정 물질에 의존적으로 선택된다. 이와 같이, 게이트 층(1315')의 측벽은 나노시트 스택(1302)의 측벽에 대하여 선택적으로 리세스되어, 리세스 영역(1315r')을 정의한다.
도 24에 도시된 바와 같이, 절연 층(2420)은 나노시트 스택(1302)의 상부 표면 및 측벽 상에 증착되거나 다르게 형성된다. 절연 층(2420)은 산화물 또는 기타 비정질 층일 수 있고, 게이트 층(1315')의 측벽의 리세스 영역(1315r') 상에 형성되거나, 및/또는 게이트 층(1315')의 측벽의 리세스 영역(1315r')을 실질적으로 채워 형성될 수 있다. 예를 들어, 몇몇 실시예에서, 절연 층(2420)은 SiO2와 같은 저유전율(low-k) 절연 층일 수 있다.
도 25를 참조하면, 식각 공정이 수행되어 절연 층(2420)을 나노시트 스택(1302)의 측벽 및 상부 표면으로부터 제거한다. 예를 들면, 산화물 층이 절연 층(2420)으로 사용되는 경우, 산화물 층을 제거하기 위해 플라즈마 식각 공정이 사용될 수 있다. 그러나, 절연 층(2420)의 부분(2420r)은 게이트 층(1315')의 측벽의 리세스 영역(1315r')에 잔존할 수 있다. 이러한 절연 층의 잔존 부분(2420r)은 게이트 층(1315')을 후속 공정에서 형성되는 소스/드레인 영역으로부터 전기적으로 격리시킬 수 있다.
특히, 도 26에 도시된 바와 같이, n++ Si 소스 영역(1305s')/드레인 영역(1305d')은 나노시트 스택(1302')의 Si 채널 층(1305')의 대향하는 측에 형성되어 nFET(1300')를 완성한다. 소스 영역(1305s')/드레인 영역(1305d')은 에피택셜 재성장 공정에 의해 형성될 수 있다. 특히, 도 26의 NFET(1300') 디바이스 실시예에서, 인-시츄(in-situ) 도핑된 n+ Si 영역(1305s'/1305d')이 Si 채널 층(1305')의 대향하는 측 상에서(즉, 도 21의 패터닝되고 식각된 나노시트 스택의 영역(1303')에서) 에피택셜 성장될 수 있다. 마찬가지로, 도 15b의 PFET(1300'') 디바이스 실시예에서, 인-시츄(in-situ) 도핑된 p++ SiGe 영역(1305s''/1305d'')이 SiGe 채널 층(1305'')의 대향하는 측 상에서 에피택셜 성장될 수 있다. 이와 같이, 소스 영역(1305s')/드레인 영역(1305d')은 그 측벽에서 채널 층(1305')에 접촉할 수 있다. 그러나, 게이트 층(1315')의 측벽의 리세스 영역(1315r')의 잔존 절연 층 부분(2420r)은 소스 영역(1305s')/드레인 영역(1305d')을 게이트 층(1315')으로부터 전기적으로 격리할 수 있다. 특히, 도 26은 Si 소스 영역(1305s') 및 드레인 영역(1305d')이 Si 채널(1305')에 접촉할 수 있음을 나타내지만, 잔존 절연 층 부분(2420r)에 의해 SiGe 게이트(1315')로부터 분리되고 전기적으로 절연될 수 있다.
도 22를 참조하면, 스택(1302)의 높이 전체로 게이트 층(1315')과 채널 층(1305') 사이에 스트레인 소스가 배치되어 소스/드레인 리세싱에 의한 스트레인 손실을 방지하거나 줄일 수 있다. 따라서, 상대적으로 깊은 소스/드레인 리세스가 수행될 수 있고, 남아있는 소스/드레인 에피택셜 층의 수직 측벽의 전체 또는 대다수가 실리사이드화 되어 도 13, 도 14b, 및 도 15b에 도시된 금속 소스/드레인 영역(1307s/1307d)을 정의할 수 있다. 이는 비교적 넓은 콘택 면적을 제공할 수 있고, 전체 기생 저항을 감소시킬 수 있다.
본 발명의 기술적 사상에 따른 실시예는 n형 핀펫의 채널 층, 게이트 유전 층, 게이트 층에 사용되는 특정한 물질을 참고로 하여 설명하였으나, 다른 물질도 사용될 수 있음은 자명하다. 특히, 전술한 바와 같이, (도 15a 및 도 15b에 도시된) p형 핀펫(1300'')은 도 16 내지 도 26에 도시된 제조 방법과 실질적으로 동일한 제조 방법에 의해 제조될 수 있다. 다만, p형 핀펫에서는 채널 층(1305'')이 SiGe로 형성되고, 게이트 층(1315'')은 Si로 형성되고, 소스/드레인 영역(1305s''/1305d'')은 SiGe로 형성된다.
여기에서 설명된 n형 디바이스(1300')와 p형 디바이스(1300'')는 채널 층(1305'/1305'')과 게이트 층(1315'/1315'') 사이의 격자-부정합이 스트레인(SiGe 층에서는 압축 스트레인; Si 층에서는 인장 스트레인)을 발생시키는데 이용된다.
본 발명의 실시예들은 여러가지 이점을 제공할 수 있다. 특히, 본 명세서에서 설명된 디바이스들은 높은 이동성 채널을 제공할 수 있는데, 이것은 채널 층(1305)과 게이트 스택(1306) 사이의 인터페이스에서 비정질 층의 부재로 인해 SR 산란이 크게 감소되거나, 및/또는 제거되기 때문이다. 또한, 채널 층(1305) 내에서 높은 스트레인이 유지되기 때문이다. 그리고, 종래의 나노시트(즉, 다른 나노시트 물질에 대해 하나의 나노시트 물질을 언더컷 식각하고, 언더컷 영역의 금속 리필에 의해 형성된 나노시트)와 대조적으로, 본 발명의 실시예들에 따른 나노시트 폭은 나노시트 물질에 대한 언더컷 에칭의 선택성 또는 언더컷 영역의 금속 채움(fill)에 따른 한계에 제한되지 않을 수 있다. 그리고, 본 발명의 기술적 사상에 따른 실시예는, 얇은 채널 층을 정밀하게 제어할 수 있도록 하고, 여기에서 설명된 디바이스는 짧은 게이트 길이(short-gate length)를 위한 기술에도 확장될 수 있다.
본 발명의 기술적 사상에 따른 실시예들은, Ⅳ MOSFET의 스트레인된 완전한 결정성의 다중 나노시트를 제조하는 방법을 제공한다. 여기에서 설명된 방법의 일부는 종래 기술을 포함하나, 이에 한정되는 것은 아니다. 예를 들어, 기판은 GaAs 및 InAs와 같은 반도체 물질 또는 실리콘, 벌크 실리콘, 단결정 실리콘, 다결정 실리콘, SiGe, 비정질 실리콘, SOI(silicon-on-insulator), SGOI(SiGe-on-insulator), 스트레인된 SOI(strained-silicon-on-insulator), 어닐링된 폴리실리콘 등과 같은 Si를 포함하는 물질을 포함할 수 있으나, 이에 제한되지 않고, 다른 반도체 물질을 포함할 수도 있다. 다른 실시예에서, 게이트 유전 층과 같은 레이어는 종래의 기술을 이용하여 형성될 수 있다. 즉, CVD(chemical vapor deposition), ALD(atomic layer deposition), 펄스 CVD(pulsed CVD), 플라즈마 CVD(plasma assisted CVD), 스퍼터링(sputtering), e-빔 증착(e-beam deposition), 용액 증착(solution-based deposition), 및/또는 산화, 산질화, 질화, 및/또는 플라즈마 처리를 포함하는 열 성장 공정을 이용하여 형성될 수 있다.
추가적인 예에서, 게이트 구조는 어떤 통상적인 방법을 이용하여 제조 될 수있다. 예를 들어, 하드 마스크는 예컨대 화학 기상 증착(CVD), 플라즈마 CVD, 스퍼터링과 같은 종래 증착 공정을 이용하여 반도체 물질 층 위에 형성 될 수있다. 또한, 하드 마스크는 종래의 열 산화 공정을 이용하여 반도체 바디 상에 성장되고, 질화 처리를 수행하여 형성될 수 있다. 패터닝은 종래의 리소그래피 및 에칭을 이용하여 수행될 수 있다. 구체적으로, 리소그래피 공정은 포토레지스트를 도포하고, 방사선의 패턴에 포토레지스트를 노출하고, 종래의 레지스트 현상액을 이용하여 포토레지스트로 패턴을 현상하는 것을 포함할 수 있다. 포토레지스트의 패터닝 후, 노출 된 부분은, 예를 들어, 패턴화된 포토레지스트에 의해 보호되지 않아, 노광된 부분을 제거하는데 매우 선택적인 에칭 공정을 이용하여 제거될 수 있다. 패턴화된 층을 형성하는데는 반응성 이온 에칭(RIE), 플라즈마 에칭(예를 들면, 이온 밀링) 및/또는 레이저 어블레이션(laser ablation)과 같은 적절한 에칭 방법이 적용될 수 있으나, 이에 제한되는 것은 아니다. 이러한 에칭 공정 후에는, 포토레지스트는 구조체로부터 제거될 수 있다.
다른 실시예에서, 종래의 주입 공정은 핀 내에 예컨대 채널 영역에 대해, 인접 영역에서 구조체 내에 소스/드레인 영역을 형성하는데 이용될 수 있다. 도핑은 N형 또는 p형 중 하나일 수 있다. 일 실시예에서, 상기 핀에 인접하여 노출된 영역은 각각, 도너 또는 억셉터 불순물이 소스/드레인 영역을 형성하도록, 예컨대 비소(As) 및/또는 붕소(B)와 같은 다른 주입 종을 이용하여 도핑될 수 있다.
본 발명의 특정 실시예들의 특징들은 아래와 같다:
일 실시예에서, 다중의 결정성 Si/SiGe 및 절연 층들의 완전한 결정성 스택을 포함하는 FET. 다중의 층들은 개별 게이트 전도 채널을 형성한다.
일 실시예에서, 다중의 결정성 Si/SiGe 및 절연 층들의 완전한 결정성 스택을 포함하는 FET. 다중의 스트레인된 결정성 Si/SiGe 및 절연 층들의 완전한 결정성 스택을 포함한다.
일 실시예에서, 저도로 도핑된(lightly-doped) 결정성 도전 채널을 형성하는 다중의 스트레인된 층들의 서브셋(subset)을 포함하는 FET. 다중의 스트레인된 층들의 서브셋은 비도핑된 결정성 게이트 유전체를 형성하고, 스트레인된 층들의 서브셋은 고도로 도핑된(heavily-doped) 결정성 게이트 전극을 형성하고, 전적으로 결정성인 스택의 각각의 결정성 도전 채널은 결정성 게이트 유전체 및 결정성 제1 게이트 전극에 의해 둘러싸임.
일 실시예에서, Si로 형성된 도전 채널과, CaF2, ZnS, Pr2O3, 또는 Gd2O3로 형성된 결정성 게이트 전극과, SiGe로 형성된 제1 게이트 전극을 포함하는 nFET.
일 실시예에서, SiGe로 형성된 도전 채널과, CaF2, ZnS, Pr2O3, 또는 Gd2O3로 형성된 결정성 게이트 전극과, Si로 형성된 제1 게이트 전극을 포함하는 pFET.
일 실시예에서, 나노시트 FET를 포함하는 FET. 나노시트 FET는 다중의 층들의 완전한 결정성 스택 주위를 감싸는 제2 게이트 전극과 함께 형성되고, 제2 게이트 전극은 제1 게이트 전극과 선택적으로 접촉하고, 제2 게이트 전극 및 제1 게이트 전극은 게이트-올-어라운드 구조를 형성하고, 게이트-올-어라운드 구조는 개별 게이트 도전 채널을 둘러쌈.
일 실시예에서, 금속 또는 다결정성 반도체로 형성된 제2 게이트 전극을 포함하는 FET.
일 실시예에서, 나노시트 FET를 포함하는 FET. 나노시트 FET는 소스/드레인 전극과 함께 형성되고, 소스/드레인 전극은 도전 채널에 선택적으로 접촉하고, 게이트 전극에는 비접촉함.
일 실시예에서, NFET의 소스/드레인 전극은 Si, C, N형 도펀트, 및 금속으로 형성되지만, 이에 한정되지 않음.
일 실시예에서, PFET의 소스/드레인 전극은 SiGe, C, P형 도펀트, 및 금속으로 형성되지만, 이에 한정되지 않음.
일 실시예에서, 각각의 도전 채널의 위 및 아래 영역의 표면-거칠기 산란의 실질적인 제거로 인한 고 이동성 도전 채널을 포함하는 나노시트 FET.
일 실시예에서, 나노시트 FET를 형성하는 방법. 상기 방법은 스트레인된 층들의 다중의 결정성 스택을 형성하고, 다중의 스트레인된 층들의 완전한 결정성 스택 주위를 감싸는 제2 게이트 전극을 형성하고, 제2 게이트 전극은 제1 게이트 전극과 선택적으로 접촉 및 도전 채널과 비접촉하고, 도전 채널과 선택적으로 접촉 및 제1 게이트 전극과 비접촉하는 소스/드레인 전극을 형성하는 것을 포함함.
일 실시예에서, 나노시트 FET는 SiGe 층을 포함하고, 과도한 결함도(excessive defectivity) 없이 안정적인 스트레인 또는 채널 층에서의 이동성을 제공하기 위해 상기 SiGe 층은 Ge%가 100% 미만이고, 비 과도한 결함도(non-excessive defectivity)를 달성하기 위해 실질적으로 50% 미만이고, 비 과도한 결함도를 달성하기 위해 실질적으로 30% 이하이고, NFET의 게이트 영역 내의 Ge%는 PFET의 도전 채널 내의 Ge%와 반드시 동일할 필요가 없음.
일 실시예에서, 나노시트 FET는 이동성 향상을 위해 층의 두께에 따라 게이트 영역 내에서의 Ge%의 범위는 30%~50%를 갖는 NFET을 포함할 수 있고, 또한, 도전 채널 영역 내에서 높은 Ge%(예를 들어, 이동성 향상을 위해 100%)를 갖거나 대역간 터널링 전류(band-to-band-tunneling current) 및 기생 바이폴라 효과를 제한하기 위해 Ge%가 70% 이하(또는 0.6V 이하 VDD 동작을 위해 그 이상)인 PFET을 포함할 수 있음.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 100': 전계 효과 트랜지스터(FET)
101, 101': 나노시트
102, 102': 나노시트 스택
105, 105': 채널 층
105d, 105d': 드레인 영역
105r': 리세스 영역
105s, 105s': 소스 영역
106, 106': 게이트 스택
107: 기판
110, 110': 게이트 유전 층
115, 115': 게이트 층
115r': 리세스 영역
420r: 비정질 절연 층
420r': 잔존 부분
615, 615': 게이트 콘택 층
1020r': 잔존 부분

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  21. 복수의 개별 게이트(individually-gated) 도전 채널을 포함하는 나노시트(nanosheet) 스택을 포함하고,
    상기 개별 게이트 도전 채널은 결정성 반도체 채널 층, 상기 결정성 반도체 채널 층 상의 결정성 게이트 유전 층, 및 상기 결정성 반도체 채널 층에 대향하는 결정성 유전 층 상의 결정성 반도체 게이트 층을 각각 포함하고,
    상기 나노시트 스택은 상기 층들 중 어느 둘 사이의 격자 부정합(lattice mismatch)으로부터 스트레인되고,
    상기 결정성 반도체 채널 층 및 상기 결정성 반도체 게이트 층은 상이한 Ⅳ족 반도체 물질을 포함하고,
    상기 결정성 유전 층은 자유 전하 캐리어(free charge carriers)를 상기 결정성 반도체 채널 층에 공급하도록 구성되지 않는 전계 효과 트랜지스터.
  22. 결정성 반도체 채널 영역을 포함하는 바디 층(body layer); 및
    상기 결정성 반도체 채널 영역 상의 게이트 스택을 포함하고,
    상기 게이트 스택은 상기 결정성 반도체 채널 영역과 격자 부정합된(lattice mismatched) 결정성 게이트 층 및 결정성 반도체 게이트 층과 상기 결정성 반도체 채널 영역 사이의 결정성 게이트 유전 층을 포함하고,
    상기 결정성 반도체 채널 영역 및 상기 결정성 반도체 게이트 층은 상이한 Ⅳ족 반도체 물질을 포함하고,
    상기 결정성 게이트 유전 층은 자유 전하 캐리어를 상기 결정성 반도체 채널 영역에 공급하도록 구성되지 않는 전계 효과 트랜지스터.
  23. 제 22항에 있어서,
    상기 결정성 반도체 채널 영역과 상기 게이트 스택 사이의 인터페이스는 비정질 물질을 비포함하는 전계 효과 트랜지스터.
  24. 제 23항에 있어서,
    상기 결정성 게이트 유전 층은 상기 채널 영역 상에 직접 형성된 고유전율(high-k) 결정성 절연 층을 포함하는 전계 효과 트랜지스터.
  25. 제 24항에 있어서,
    상기 결정성 반도체 게이트 층은 상기 결정성 게이트 유전 층 상에 직접 형성되고,
    상기 채널 영역과 상기 게이트 층은 이종에피택셜(heteroepitaxial) 스트레인된 반도체 층을 포함하는 전계 효과 트랜지스터.
  26. 제 25항에 있어서,
    상기 결정성 반도체 게이트 층은 상기 결정성 반도체 채널 영역에 비하여 고도로 도핑된(heavily doped) 전계 효과 트랜지스터.
  27. 제 26항에 있어서,
    상기 결정성 반도체 채널 영역과 상기 결정성 반도체 게이트 층 중 어느 하나는 압축 스트레인된 실리콘 저마늄(SiGe)을 포함하고,
    상기 결정성 반도체 채널 영역과 상기 결정성 반도체 게이트 층 중 다른 하나는 인장 스트레인된 실리콘(Si)을 포함하는 전계 효과 트랜지스터.
  28. 제 25항에 있어서,
    상기 결정성 반도체 게이트 층은 상기 결정성 반도체 채널 영역의 대향하는 표면들 상에 각각의 결정성 반도체 게이트 층을 포함하고, 상기 결정성 게이트 유전 층은 상기 각각의 결정성 반도체 게이트 층과 상기 결정성 반도체 채널 영역의 상기 대향하는 표면들 사이에 각각의 결정성 게이트 유전 층을 포함하는 전계 효과 트랜지스터.
  29. 제 28항에 있어서,
    상기 게이트 스택 및 상기 바디 층을 포함하는 구조는 반복되어 적층되어, 복수의 개별 게이트(individually-gated) 채널 영역을 정의하고,
    상기 개별 게이트 채널 영역과 각각의 상기 결정성 반도체 게이트 층 내의 스트레인은 상기 구조 전체적으로 유지되는 전계 효과 트랜지스터.
  30. 제 29항에 있어서,
    상기 결정성 반도체 채널 영역의 상기 대향하는 표면들 상의 상기 각각의 결정성 반도체 게이트 층은 주 게이트 층을 포함하고,
    상기 전계 효과 트랜지스터는 대향하는 표면들 사이의 상기 결정성 반도체 채널 영역의 측벽 상에 부 게이트 층을 더 포함하고,
    상기 부 게이트 층은 금속 또는 도핑된 다결정성 물질을 포함하는 전계 효과 트랜지스터.
  31. 제 30항에 있어서,
    상기 복수의 개별 게이트 채널 영역은 기판으로부터 돌출된 핀(fin)을 정의하고, 상기 부 게이트 층은 상기 핀의 대향하는 측벽과 그 사이의 표면 상에 연장되는 전계 효과 트랜지스터.
  32. 제 30항에 있어서,
    상기 결정성 반도체 채널 영역의 상기 측벽을 상기 부 게이트 층으로부터 분리하는 비정질 절연 층을 더 포함하고,
    상기 부 게이트 층은 상기 주 게이트 층과 전도적으로(conductively) 커플링된 전계 효과 트랜지스터.
  33. 제 22항에 있어서,
    상기 결정성 반도체 채널 영역의 양 단부(opposite ends) 상에 형성되고, 상기 결정성 반도체 채널 영역과 전도적으로(conductively) 커플링되고, 그 위의 게이트 스택에 인접한 소스/드레인 영역; 및
    상기 결정성 반도체 게이트 층의 대향하는 측벽을 상기 소스/드레인 영역으로부터 분리하는 비정질 절연 층을 더 포함하는 전계 효과 트랜지스터.
  34. 복수의 개별 게이트(individually-gated) 도전 채널을 포함하는 나노시트(nanosheet) 스택을 포함하고,
    상기 개별 게이트 도전 채널은 결정성 반도체 채널 층, 상기 채널 층 상의 결정성 게이트 유전 층, 및 상기 결정성 반도체 채널 층에 대향하는 결정성 유전 층 상의 결정성 반도체 게이트 층을 각각 포함하고,
    상기 나노시트 스택은 상기 층들 중 어느 둘 사이의 격자 부정합(lattice mismatch)으로부터 스트레인되어, 30nm 이상 100nm 이하의 폭을 갖고,
    상기 결정성 반도체 채널 층 및 상기 결정성 반도체 게이트 층 중 어느 하나는 압축 스트레인된(compressively strained) 실리콘 저마늄(SiGe)을 포함하고,
    상기 결정성 반도체 채널 층 및 상기 결정성 반도체 게이트 층 중 다른 어느 하나는 인장 스트레인된(tensile strained) 실리콘(Si)를 포함하고,
    상기 결정성 유전 층은 자유 전하 캐리어를 상기 결정성 반도체 채널 층에 공급하도록 구성되지 않는 전계 효과 트랜지스터.
  35. 제 34항에 있어서,
    상기 결정성 반도체 채널 층, 상기 결정성 유전 층, 및 상기 결정성 반도체 게이트 층은 이종에피택셜(heteroepitaxial) 층을 포함하는 전계 효과 트랜지스터.
  36. 제 34항에 있어서,
    상기 전계 효과 트랜지스터는 N형 디바이스이고,
    상기 결정성 반도체 채널 층은 실리콘(Si)을 포함하는 전계 효과 트랜지스터.
  37. 제 34항에 있어서,
    상기 전계 효과 트랜지스터는 P형 디바이스이고,
    상기 결정성 반도체 채널 층은 실리콘 저마늄(SiGe)을 포함하는 전계 효과 트랜지스터.
  38. 제 34항에 있어서,
    상기 결정성 게이트 유전 층은 CaF2(calcium fluoride), ZnS(zinc sulfide), Pr2O3(praseodymium oxide), 및/또는 Gd2O3(gadolinium oxide)를 포함하는 전계 효과 트랜지스터.
  39. 제 34항에 있어서,
    상기 전계 효과 트랜지스터는 N형 디바이스이고,
    상기 결정성 반도체 게이트 층은 도핑된 실리콘 저마늄(SiGe)을 포함하는 전계 효과 트랜지스터.
  40. 제 34항에 있어서,
    상기 전계 효과 트랜지스터는 P형 디바이스이고,
    상기 결정성 반도체 게이트 층은 도핑된 실리콘(Si)을 포함하는 전계 효과 트랜지스터.
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