CN111697072B - 半导体结构及其制作工艺 - Google Patents
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Abstract
本发明公开一种半导体结构及其制作工艺，其中该半导体结构包含至少一堆叠的鳍状结构、一栅极以及一源/漏极。至少一此堆叠的鳍状结构位于一基底上，其中堆叠的鳍状结构包含一第一鳍状层以及一第二鳍状层，且一鳍状介电层夹置于第一鳍状层以及第二鳍状层之间。栅极跨设堆叠的鳍状结构。源/漏极直接设置于基底上以及全部的堆叠的鳍状结构侧壁上。
Description
技术领域
本发明涉及一种半导体结构及其制作工艺，且特别是涉及一种具有堆叠的鳍状结构的半导体结构及其制作工艺。
背景技术
随着半导体元件尺寸的缩小，维持小尺寸半导体元件的效能是目前业界的主要目标。为了提高半导体元件的效能，目前已逐渐发展出各种多栅极场效晶体管元件(multi-gate MOSFET)。多栅极场效晶体管元件包含以下几项优点。首先，多栅极场效晶体管元件的制作工艺能与传统的逻辑元件制作工艺整合，因此具有相当的制作工艺相容性；其次，由于立体结构增加了栅极与基底的接触面积，因此可增加栅极对于通道区域电荷的控制，从而降低小尺寸元件带来的漏极引发的能带降低(Drain Induced Barrier Lowering，DIBL)效应以及短通道效应(short channel effect)；此外，由于同样长度的栅极具有更大的通道宽度，因此也可增加源极与漏极间的电流量。
发明内容
本发明提出一种半导体结构及其制作工艺，其形成堆叠的鳍状结构，以改善栅极的调控能力。
本发明提供一种半导体结构，包含至少一堆叠的鳍状结构、一栅极以及一源/漏极。至少一此堆叠的鳍状结构位于一基底上，其中堆叠的鳍状结构包含一第一鳍状层以及一第二鳍状层，且一鳍状介电层夹置于第一鳍状层以及第二鳍状层之间。栅极跨设堆叠的鳍状结构。源/漏极直接设置于基底上以及全部的堆叠的鳍状结构侧壁上。
本发明提供一种半导体制作工艺，包含有下述步骤。首先，形成一堆叠层于一基底上，其中堆叠层包含由下而上堆叠的一第一层、一介电层以及一第二层。接着，图案化堆叠层，以形成至少一堆叠的鳍状结构于基底上，其中堆叠的鳍状结构包含一第一鳍状层以及一第二鳍状层，且一鳍状介电层夹置于第一鳍状层以及第二鳍状层之间。接续，形成一栅极跨设堆叠的鳍状结构。之后，蚀刻栅极侧边的堆叠的鳍状结构，以形成凹槽于堆叠的鳍状结构中并暴露出基底。而后，形成一源/漏极于此些凹槽中以及直接于基底上。
基于上述，本发明提出一种半导体结构及其制作工艺，其形成堆叠的鳍状结构于基底上，其中堆叠的鳍状结构包含多层鳍状层以及多层鳍状介电层，且各层鳍状层夹置于鳍状介电层之间，使各层鳍状层及基底彼此电性绝缘。相较于现有的鳍状结构，本发明形成一栅极跨设堆叠的鳍状结构，可改善栅极对于堆叠的鳍状结构的调控能力。
附图说明
图1为本发明一实施例的半导体制作工艺的立体示意图；
图2为本发明一实施例的半导体制作工艺的立体示意图；
图3为本发明一实施例的半导体制作工艺的立体示意图；
图4为本发明一实施例的半导体制作工艺的立体示意图；
图5为本发明一实施例的半导体制作工艺的立体示意图；
图6为本发明一实施例的半导体制作工艺的立体示意图；
图7为本发明一实施例的半导体制作工艺的立体示意图；
图8为沿图7方向BB’的局部截面示意图。
主要元件符号说明
10：绝缘结构
110、110a：基底
112：鳍状部
114：块状底部
120：堆叠的鳍状结构
120’：堆叠层
122：第一鳍状层
122’：第一层
123、125、127：鳍状介电层
123’、125’、127’：介电层
123a、123a’、125a、125a’、127a、127a’：高介电常数介电层
123b、123b’、123c、123c’、125b、125b’、125c、125c’、127b、127b’、127c、127c’：缓冲层
124：第二鳍状层
124’：第二层
126：第三鳍状层
126’：第三层
130：栅极
132、172：栅极介电层
134：栅极导电层
136：盖层
140：间隙壁
150：源/漏极
160：层间介电层
170：金属栅极
174：功函数金属层
176：低电阻率材料
R1、R2：凹槽
S1、S2、T2、T3：侧壁
S3、S4、T1：顶面
BB’：方向
具体实施方式
图1～图7是绘示本发明一实施例的半导体制作工艺的立体示意图。如图1所示，形成一堆叠层120’于一基底110上。基底110例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或一硅覆绝缘(silicon-on-insulator，SOI)基底等半导体基底。在本实施例中，基底110为一块状底材，堆叠于基底110上方的堆叠层120’则用以形成堆叠的鳍状结构。在本实施例中，堆叠层120’包含一第一层122’、一介电层123’、一第二层124’、一介电层125’、一第三层126’以及一介电层127’。并且，介电层127’、第三层126’、介电层125’、第二层124’、介电层123’以及第一层122’由下而上堆叠。第一层122’、第二层124’以及第三层126’可例如为硅质层或硅锗层等含硅层，用以作为栅极通道。介电层123’、介电层125’以及介电层127’将第一层122’、第二层124’以及第三层126’电性绝缘。
各介电层123’、介电层125’以及介电层127’可包含高介电常数介电层。较佳者，各介电层123’、介电层125’以及介电层127’可包含高介电常数介电层夹置于缓冲层之间，缓冲层则能作为高介电常数介电层及含硅层(第一层122’、第二层124’以及第三层126’、基底110)之间的缓冲之用。在本实施例中，介电层123’可包含一高介电常数介电层123a’位于二缓冲层123b’/123c’之间；介电层125’可包含一高介电常数介电层125a’位于二缓冲层125b’/125c’之间；介电层127’可包含一高介电常数介电层127a’位于二缓冲层127b’/127c’之间，但本发明不以此为限。缓冲层123b’/123c’/125b’/125c’/127b’/127c’可例如为氧化层；高介电常数介电层123a’/125a’/127a’可例如为一含金属介电层，可包含有铪(Hafnium)氧化物、锆(Zirconium)氧化物，但本发明不以此为限。更进一步而言，高介电常数介电层123a’/125a’/127a’可选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化镧(lanthanum oxide，La2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化钇(yttrium oxide，Y2O3)、氧化锆(zirconium oxide，ZrO2)、钛酸锶(strontium titanate oxide，SrTiO3)、硅酸锆氧化合物(zirconium siliconoxide，ZrSiO4)、锆酸铪(hafnium zirconium oxide，HfZrO4)、锶铋钽氧化物(strontiumbismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)与钛酸钡锶(barium strontium titanate,BaxSr1-xTiO3,BST)所组成的群组，但本发明不以此为限。在本实施例中，高介电常数介电层123a’/125a’/127a’为铪氧化层。
如图2所示，形成至少一堆叠的鳍状结构120于一基底110a上。本实施例仅绘示一个堆叠的鳍状结构120，但本发明不以此为限。在本实施例中，图案化图1的堆叠层120’，以形成堆叠的鳍状结构120于基底110a上，其中堆叠的鳍状结构120可包含一第一鳍状层122、一鳍状介电层123、一第二鳍状层124、一鳍状介电层125、一第三鳍状层126以及一鳍状介电层127。鳍状介电层127、第三鳍状层126、鳍状介电层125、第二鳍状层124、鳍状介电层123以及第一鳍状层122由下而上堆叠。第一鳍状层122、第二鳍状层124以及第三鳍状层126可例如为硅质层或硅锗层等含硅层用以作为栅极通道，而鳍状介电层123、鳍状介电层125以及鳍状介电层127将第一鳍状层122、第二鳍状层124、第三鳍状层126以及基底110a电性绝缘。
各鳍状介电层123、鳍状介电层125以及鳍状介电层127包含高介电常数介电层。意即，鳍状介电层123可包含一高介电常数介电层123a、鳍状介电层125可包含一高介电常数介电层125a以及鳍状介电层127可包含一高介电常数介电层127a。再者，鳍状介电层123可包含高介电常数介电层123a位于二缓冲层123b/123c之间；鳍状介电层125可包含高介电常数介电层125a位于二缓冲层125b/125c之间；鳍状介电层127可包含高介电常数介电层127a位于二缓冲层127b/127c之间，但本发明不以此为限。第一鳍状层122可包含一硅质鳍状层、第二鳍状层124可包含一硅锗鳍状层以及第三鳍状层126可包含一硅质鳍状层；或者，第一鳍状层122、第二鳍状层124以及第三鳍状层126都可包含硅质鳍状层，视实际情况而定。
在本实施例中，图案化图1的堆叠层120’时，也图案化部分的基底110，因而形成基底110a，其中基底110a包含一鳍状部112于一块状底部114上。堆叠的鳍状结构120则直接形成于基底110a的鳍状部112上，且堆叠的鳍状结构120的侧壁S1与鳍状部112的侧壁S2切齐。为能清晰揭示本发明，本实施例的堆叠的鳍状结构120及鳍状部112仅绘示一个，但本发明所能应用的堆叠的鳍状结构120及鳍状部112也可为多个。
由于本实施例的鳍状介电层127夹置于第三鳍状层126以及基底110a之间，鳍状介电层125夹置于第三鳍状层126以及第二鳍状层124之间，且鳍状介电层123夹置于第二鳍状层124以及第一鳍状层122之间，因而第三鳍状层126、第二鳍状层124以及第一鳍状层122可个别作为栅极通道。第一鳍状层122、第二鳍状层124以及第三鳍状层126的厚度及材质可不同，以分别具有不同的通道特性，视实际需要而定。较佳者，鳍状介电层127位于堆叠的鳍状结构120的底部并接触基底110a，因而可防止堆叠的鳍状结构120中的电流向下漏电至基底110a。本实施例仅绘示三层鳍状层夹置于鳍状介电层之间，但本发明的鳍状层以及鳍状介电层的个数不限于此。本发明的精神是以多个鳍状介电层夹置多个鳍状层，而能在同一栅极晶体管中形成多个栅极通道，以能改善栅极的调控能力。文中的第一鳍状层、第二鳍状层以及第三鳍状层仅为区别各鳍状层的名词，本发明的结构也可表示为第一鳍状层、多个鳍状介电层以及多个第二鳍状层，且第一鳍状层、鳍状介电层以及第二鳍状层堆叠排列，其中鳍状介电层夹置于第一鳍状层以及各第二鳍状层之间，以电性绝缘第一鳍状层以及各第二鳍状层。
接着，形成一绝缘结构10于堆叠的鳍状结构120及鳍状部112以外的块状底部114上。绝缘结构10可例如为一浅沟槽绝缘结构，其可例如以一浅沟槽绝缘(shallow trenchisolation,STI)制作工艺形成，但本发明不以此为限。在本实施例中，绝缘结构10的一顶面S3与鳍状部112的一顶面S4齐平，因而堆叠的鳍状结构120完全突出且位于绝缘结构10上。并且，鳍状介电层127位于堆叠的鳍状结构120的底部，可防止后续跨设堆叠的鳍状结构120的栅极漏电至基底110a。
如图3所示，形成一栅极130，跨设堆叠的鳍状结构120。栅极130可包含一缓冲层(未绘示)、一栅极介电层132、一栅极导电层134以及一盖层136。详细而言，可先全面且依序覆盖一缓冲层(未绘示)、一介电层(未绘示)、一栅极层(未绘示)以及一盖层(未绘示)，而后再将此些材料层图案化，而可形成堆叠的缓冲层(未绘示)、栅极介电层132、栅极导电层134以及盖层136。如此一来，栅极130跨设堆叠的鳍状结构120，其中第一鳍状层122在堆叠的鳍状结构120的顶部，且第一鳍状层122的一顶面T1以及二侧壁T2接触栅极130，第二鳍状层124在堆叠的鳍状结构120的中间，第二鳍状层124的二侧壁T3接触栅极130。
具体而言，缓冲层(未绘示)为选择性形成，作为栅极介电层132与堆叠的鳍状结构120的缓冲之用。缓冲层(未绘示)可例如为一氧化层，但本发明不以此为限。如以一前置高介电常数后栅极(Gate-Last for High-K First)制作工艺或前栅极(Gate-First)制作工艺为例，栅极介电层132为一高介电常数介电层，其例如为一含金属介电层，可包含有铪(Hafnium)氧化物、锆(Zirconium)氧化物，但本发明不以此为限。更进一步而言，栅极介电层132可选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminumoxide，Al2O3)、氧化镧(lanthanum oxide，La2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化钇(yttrium oxide，Y2O3)、氧化锆(zirconium oxide，ZrO2)、钛酸锶(strontium titanateoxide，SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO4)、锆酸铪(hafniumzirconiumoxide，HfZrO4)、锶铋钽氧化物(strontiumbismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)与钛酸钡锶(bariumstrontium titanate,BaxSr1-xTiO3,BST)所组成的群组，但本发明不以此为限。在本实施例中，以一后置高介电常数后栅极(Gate-Last for High-K Last)制作工艺为例，栅极介电层132则可为一氧化层，其又可在后续制作工艺中移除而被一高介电常数介电层所取代。栅极导电层134例如为一多晶硅的牺牲栅极层，其可能于后续制作工艺中被金属栅极所取代，但本发明不以此为限。盖层136可例如为一单层或多层的结构，其可由氮化层或氧化层等材质所组成，而用来当作蚀刻制作工艺的硬掩模。另外，栅极130也可包含一阻障层(未绘示)于栅极介电层132以及栅极导电层134之间，而阻障层(未绘示)可包含由氮化钛或氮化钽等材料所组成的单层或多层结构。
之后，形成一间隙壁140于栅极130侧边的堆叠的鳍状结构120及基底110a上。详细而言，可先毯覆式地形成一间隙壁材料(未绘示)全面覆盖堆叠的鳍状结构120、绝缘结构10以及基底110a。然后，将间隙壁材料(未绘示)回蚀刻以形成间隙壁140。间隙壁140可例如是以氮化硅或氧化硅等材质所组成的单层或多层复合结构。
接续，蚀刻栅极130侧边的堆叠的鳍状结构120，以形成凹槽R1于堆叠的鳍状结构120中并暴露出基底110a，如图4所示。如图5所示，形成一源/漏极150于凹槽R1中并直接设置于基底110a上。较佳者，源/漏极150接触全部的堆叠的鳍状结构120侧壁，以充分使用各栅极通道。源/漏极150可例如以一外延制作工艺形成，其可自鳍状部112成长形成，但本发明不以此为限。
如图6～图7所示，在形成源/漏极150之后，进行一金属栅极置换制作工艺，以将栅极130置换为一金属栅极170。为清楚说明本发明所形成的半导体结构，图8更绘示沿图7方向BB’的局部截面示意图。首先，可如图6所示，先全面覆盖一层间介电层160于栅极130旁的源/漏极150以及绝缘结构10上，并暴露出栅极130。之后，移除栅极130而形成凹槽R2，并暴露出堆叠的鳍状结构120。然后，如图7～图8所示，形成金属栅极170于凹槽R2中。金属栅极170可包含一栅极介电层172、一功函数金属层174以及一低电阻率材料176。栅极介电层172、功函数金属层174以及低电阻率材料176具有U形剖面结构。栅极介电层172例如为一含金属介电层的高介电常数介电层，其可包含有铪(Hafnium)氧化物、锆(Zirconium)氧化物；功函数金属层174为一满足晶体管所需功函数要求的金属，其可为单层结构或复合层结构，例如氮化钛(titanium nitride，TiN)、碳化钛(titanium carbide，TiC)、氮化钽(tantalumnitride，TaN)、碳化钽(tantalumcarbide，TaC)、碳化钨(tungsten carbide，WC)、铝化钛(titanium aluminide,TiAl)或氮化铝钛(aluminum titanium nitride，TiAlN)等；低电阻率材料176可由铝、钨、钛铝合金(TiAl)或钴钨磷化物(cobalt tungstenphosphide，CoWP)等构成，但本发明不以此为限。栅极介电层172、功函数金属层174以及低电阻率材料176之间可选择性形成阻障层(未绘示)。阻障层可例如为单层或多层的氮化钛层或氮化钽层等。
综上所述，本发明提出一种半导体结构及其制作工艺，其形成堆叠的鳍状结构于基底上，其中堆叠的鳍状结构包含多层鳍状层以及多层鳍状介电层，且各层鳍状层夹置于鳍状介电层之间，使各层鳍状层及基底彼此电性绝缘。相较于现有的鳍状结构，本发明形成一栅极跨设堆叠的鳍状结构，可改善栅极对于堆叠的鳍状结构的调控能力。
较佳者，源/漏极直接设置于基底上以及接触全部的堆叠的鳍状结构侧壁，以充分使用各栅极通道。鳍状介电层之一在堆叠的鳍状结构的底部并接触基底，以避免堆叠的鳍状结构中的电流漏电至基底。鳍状介电层可包含一高介电常数介电层，且较佳高介电常数介电层夹置于二缓冲层之间，以缓冲高介电常数介电层及鳍状层。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (18)
1.一种半导体结构，其特征在于，包含：
至少一堆叠的鳍状结构，位于基底上，其中该堆叠的鳍状结构包含第一鳍状层以及第二鳍状层，第一鳍状介电层夹置于该第一鳍状层以及该第二鳍状层之间，且第二鳍状介电层位于该堆叠的鳍状结构的底部并接触该基底，其中该第一鳍状介电层、该第二鳍状介电层、该第一鳍状层以及该第二鳍状层的各侧壁均切齐；
栅极，跨设该堆叠的鳍状结构；以及
源/漏极，直接设置于该基底上以及全部的该堆叠的鳍状结构侧壁上，
其中，该基底包括块状底部和位于该块状底部上的鳍状部，且该半导体结构包括绝缘结构，位于该鳍状结构和该鳍状部以外该块状底部上，该绝缘结构的顶面与该鳍状部的顶面齐平。
2.如权利要求1所述的半导体结构，其中该堆叠的鳍状结构包含该第一鳍状层、多个该第一鳍状介电层以及多个该第二鳍状层，且该第一鳍状层、该些第一鳍状介电层以及该些第二鳍状层堆叠排列，其中该些第一鳍状介电层夹置于该第一鳍状层以及各该些第二鳍状层之间，以电性绝缘该第一鳍状层以及各该些第二鳍状层。
3.如权利要求1所述的半导体结构，其中该第一鳍状层在该堆叠的鳍状结构的顶部，该第一鳍状层的顶面以及两侧壁接触该栅极，该第二鳍状层在该堆叠的鳍状结构的中间，该第二鳍状层的两侧壁接触该栅极。
4.如权利要求1所述的半导体结构，其中该第一鳍状层以及该第二鳍状层包含硅质鳍状层。
5.如权利要求1所述的半导体结构，其中该第一鳍状层包含硅质鳍状层以及该第二鳍状层包含硅锗鳍状层。
6.如权利要求1所述的半导体结构，其中该第一鳍状介电层包含高介电常数介电层。
7.如权利要求6所述的半导体结构，其中该高介电常数介电层包含铪氧化层。
8.如权利要求6所述的半导体结构，其中该第一鳍状介电层包含该高介电常数介电层夹置于两缓冲层之间。
9.如权利要求8所述的半导体结构，其中该些缓冲层包含氧化层。
10.如权利要求1所述的半导体结构，其中该栅极包含栅极介电层以及栅极导电层。
11.如权利要求10所述的半导体结构，其中该栅极导电层包含金属栅极。
12.如权利要求1所述的半导体结构，其中该第一鳍状层以及该第二鳍状层的厚度不同。
13.一种半导体制作工艺，包含：
形成堆叠层于基底上，其中该堆叠层包含由下而上堆叠的第二介电层、第一层、第一介电层以及第二层，且该基底括块状底部和位于该块状底部上的鳍状部；
图案化该堆叠层，以形成至少一堆叠的鳍状结构于该基底上，其中该堆叠的鳍状结构包含第一鳍状层以及第二鳍状层，第一鳍状介电层夹置于该第一鳍状层以及该第二鳍状层之间，第二鳍状介电层位于该堆叠的鳍状结构的底部并接触该基底；
形成绝缘结构，位于该鳍状结构和该鳍状部以外该块状底部上，该绝缘结构的顶面与该鳍状部的顶面齐平；
形成栅极，跨设该堆叠的鳍状结构；
蚀刻该栅极侧边的该堆叠的鳍状结构，以形成凹槽于该堆叠的鳍状结构中并暴露出该基底，其中该第一鳍状介电层、该第二鳍状介电层、该第一鳍状层以及该第二鳍状层的各侧壁均切齐；以及
形成源/漏极，在该些凹槽中以及直接于该基底上。
14.如权利要求13所述的半导体制作工艺，其中该堆叠的鳍状结构包含该第一鳍状层、多个该第一鳍状介电层以及多个该第二鳍状层，且该第一鳍状层、该些第一鳍状介电层以及该些第二鳍状层堆叠排列，其中该些第一鳍状介电层夹置于该第一鳍状层以及各该些第二鳍状层之间，以电性绝缘该第一鳍状层以及各该些第二鳍状层。
15.如权利要求13所述的半导体制作工艺，其中该第一鳍状层在该堆叠的鳍状结构的顶部，该第一鳍状层的顶面以及两侧壁接触该栅极，该第二鳍状层在该堆叠的鳍状结构的中间，该第二鳍状层的两侧壁接触该栅极。
16.如权利要求13所述的半导体制作工艺，其中该第一鳍状介电层包含高介电常数介电层夹置于两缓冲层之间。
17.如权利要求13所述的半导体制作工艺，其中该源/漏极以外延制作工艺形成。
18.如权利要求13所述的半导体制作工艺，在形成该源/漏极之后，还包含：
进行金属栅极置换制作工艺，将该栅极置换为金属栅极。
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